WO2024074969A1 - 記憶装置 - Google Patents

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WO2024074969A1
WO2024074969A1 PCT/IB2023/059840 IB2023059840W WO2024074969A1 WO 2024074969 A1 WO2024074969 A1 WO 2024074969A1 IB 2023059840 W IB2023059840 W IB 2023059840W WO 2024074969 A1 WO2024074969 A1 WO 2024074969A1
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WO
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conductor
transistor
oxide
insulator
opening
Prior art date
Application number
PCT/IB2023/059840
Other languages
English (en)
French (fr)
Inventor
齋藤利彦
松嵜隆徳
山崎舜平
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • One aspect of the present invention relates to a transistor, a semiconductor device, a memory device, and an electronic device. Alternatively, one aspect of the present invention relates to a method for manufacturing a memory device or a semiconductor device. Alternatively, one aspect of the present invention relates to a semiconductor wafer and a module.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • Semiconductor elements such as transistors, as well as semiconductor circuits, arithmetic devices, and memory devices, are one embodiment of semiconductor devices.
  • Display devices (such as liquid crystal display devices and light-emitting display devices), projection devices, lighting devices, electro-optical devices, power storage devices, memory devices, semiconductor circuits, imaging devices, electronic devices, and the like may be said to have semiconductor devices.
  • one aspect of the present invention is not limited to the above technical fields.
  • One aspect of the invention disclosed in this specification relates to an object, a method, or a manufacturing method.
  • Another aspect of the present invention relates to a process, a machine, a manufacture, or a composition of matter.
  • IC chips Semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on printed wiring boards and used as one of the components of various electronic devices.
  • IC chips Semiconductor circuits
  • technology that uses semiconductor thin films to construct transistors has attracted attention.
  • These transistors have been put to practical use as electronic devices such as image display devices (also simply referred to as display devices), and it is expected that they will also be applied to the semiconductor circuits mentioned above.
  • Silicon-based semiconductor materials are widely known as semiconductor thin films that can be used in transistors, but oxide semiconductors are also attracting attention as other materials. Transistors using oxide semiconductors are known to have extremely low leakage current when in a non-conducting state.
  • Patent Document 1 discloses a low-power consumption CPU that utilizes the property of low leakage current of transistors that use oxide semiconductors.
  • Patent Document 2 discloses a memory device that can retain memory contents for a long period of time by utilizing the property of low leakage current of transistors that use oxide semiconductors.
  • Patent Document 3 and Non-Patent Document 1 disclose a technique for increasing the density of integrated circuits by stacking a first transistor using an oxide semiconductor film and a second transistor using an oxide semiconductor film to provide multiple overlapping memory cells.
  • Patent Document 4 discloses a vertical transistor in which the side surface of the oxide semiconductor is covered by a gate electrode via a gate insulator.
  • a DRAM cell that uses silicon semiconductors has one transistor and one capacitance element, and in order to increase the degree of integration in the two-dimensional direction (plane direction), a trench capacitor is used as the capacitance element.
  • Trench capacitors are cylindrical and can be formed with a wide electrode area, which increases the capacitance per unit area.
  • one object of one embodiment of the present invention is to provide a memory device that can be miniaturized or highly integrated. Another object is to provide a memory device having a thin memory cell array. Another object is to provide a memory device having good electrical characteristics. Another object is to provide a memory device with good reliability. Another object is to provide a memory device with low power consumption. Another object is to provide a new memory device. Another object is to provide a new semiconductor device or the like.
  • the second opening has an area that overlaps with the first opening.
  • the diameter of the second opening is the same as the width of the other of the source electrode or drain electrode of the transistor.
  • the channel length of the transistor is smaller than the channel width of the transistor.
  • the dielectric is preferably a laminate of a first zirconium oxide, an aluminum oxide, and a second zirconium oxide.
  • the channel formation region of the transistor preferably has an oxide semiconductor, and the oxide semiconductor preferably has one or more selected from the group consisting of In, Ga, and Zn.
  • One embodiment of the present invention can provide a memory device that can be miniaturized or highly integrated. Or, a memory device having a thin memory cell array can be provided. Or, a memory device having good electrical characteristics can be provided. Or, a memory device with good reliability can be provided. Or, a memory device with low power consumption can be provided. Or, a new memory device can be provided. Or, a new semiconductor device or the like can be provided.
  • FIG. 1A is a plan view illustrating a memory device
  • Fig. 1B and Fig. 1C are cross-sectional views illustrating the memory device
  • 2A and 2B are plan views illustrating a storage device.
  • FIG. 3 is a circuit diagram for explaining the configuration of the storage device.
  • 4A to 4D are diagrams illustrating a storage device.
  • 5A and 5C are diagrams for explaining a model of a capacitance element
  • FIG 5B is a diagram for explaining a model of a transistor.
  • FIG. 6 is a diagram illustrating the relationship between the density of memory cells and the thickness of a dielectric film.
  • FIG. 7 is a diagram for explaining the relationship between memory cell density and bit line load.
  • FIG. 1A is a plan view illustrating a memory device
  • Fig. 1B and Fig. 1C are cross-sectional views illustrating the memory device.
  • 2A and 2B are plan views illustrating a storage device.
  • FIG. 3 is a circuit diagram for
  • FIG 8 is a diagram illustrating the relationship between the density of memory cells and the thickness of a dielectric film.
  • 9A and 9B are diagrams illustrating a transistor.
  • 10A and 10B are cross-sectional views showing an example of a memory device.
  • 11A and 11B are cross-sectional views showing an example of a memory device.
  • 12A is a plan view illustrating an example of a storage device, and
  • FIG 12B is a cross-sectional view illustrating an example of the storage device.
  • 13A is a plan view illustrating an example of a storage device, and
  • FIG. 13B is a cross-sectional view illustrating an example of the storage device.
  • FIG. 14A is a plan view illustrating an example of a storage device
  • FIG 14B is a cross-sectional view illustrating an example of the storage device.
  • 15A to 15C are plan layouts for explaining an example of a storage device.
  • 16A to 16C are plan layouts illustrating an example of a storage device.
  • FIG. 17 is a block diagram illustrating an example of the configuration of a storage device.
  • Fig. 18A is a schematic diagram illustrating a configuration example of a memory device, and Fig. 18B is a circuit diagram illustrating the configuration example of a memory device.
  • 19A and 19B are schematic diagrams illustrating an example of the configuration of a storage device.
  • FIG. 20 is a circuit diagram illustrating an example of the configuration of a storage device.
  • 21A and 21B are schematic diagrams of a semiconductor device according to one embodiment of the present invention.
  • 22A and 22B are diagrams illustrating an example of an electronic component.
  • 23A to 23E are schematic diagrams of a memory device according to one embodiment of the present invention.
  • 24A to 24H are diagrams illustrating electronic devices according to one embodiment of the present invention.
  • FIG. 25 is a diagram showing an example of space equipment.
  • an oxynitride is a material whose composition contains more oxygen than nitrogen.
  • examples of oxynitrides include silicon oxynitride, aluminum oxynitride, and hafnium oxynitride.
  • a nitride oxide is a material whose composition contains more nitrogen than oxygen. Examples of nitride oxides include silicon nitride oxide, aluminum nitride oxide, and hafnium nitride oxide.
  • the term “insulator” can be replaced with “insulating film” or “insulating layer.”
  • the term “conductor” can be replaced with “conductive film” or “conductive layer.”
  • the term “semiconductor” can be replaced with “semiconductor film” or “semiconductor layer.”
  • parallel refers to a state in which two straight lines are arranged at an angle of -10 degrees or more and 10 degrees or less. Therefore, it also includes cases in which the angle is -5 degrees or more and 5 degrees or less.
  • approximately parallel refers to a state in which two straight lines are arranged at an angle of -30 degrees or more and 30 degrees or less.
  • Perfect refers to a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, it also includes cases in which the angle is 85 degrees or more and 95 degrees or less.
  • approximately perpendicular refers to a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • the memory device according to one embodiment of the present invention includes one transistor and one capacitor.
  • vertical transistors are used that occupy a small area and have a channel formation region on the side of an insulating layer in an opening provided in the insulating layer.
  • Vertical transistors have a short channel length and a long channel width, which allows for a high on-current.
  • trench capacitors are used for the capacitive elements.
  • the capacitance element can be formed directly under the vertical transistor, and one of the source or drain electrodes of the vertical transistor is shared with one of the electrodes of the capacitance element. Therefore, the overlapping area of the vertical transistor and the capacitance element is large, making it possible to form a highly integrated memory device.
  • the overlapping area between the transistor and the capacitance element cannot be easily increased due to the structure, but in one embodiment of the present invention, the occupied areas of the vertical transistor and the capacitance element can be made approximately equal. Therefore, the area ratio of the transistor and the capacitance element to the cell area can be increased.
  • a capacitance element trench capacitor
  • the larger the diameter is for the same capacitance the lower the height can be, and a thinner memory cell array can be formed.
  • one embodiment of the present invention can be said to be a configuration that makes it easy to increase the degree of integration even when the memory device has a three-dimensional structure.
  • low profile means reducing the height of the structure.
  • FIGS. 1A to 1C are plan and cross-sectional views of a memory device having a transistor 200 and a capacitor 100.
  • FIG. 1A is a plan view of the memory device.
  • FIGS. 1B and 1C are cross-sectional views of the memory device.
  • FIG. 1B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. 1A.
  • FIG. 1C is a cross-sectional view of a portion indicated by a dashed line A3-A4 in FIG. 1A. Note that some elements are omitted from the plan view of FIG. 1A for clarity.
  • arrows indicating the X-direction, Y-direction, and Z-direction may be attached.
  • the "X-direction” is the direction along the X-axis, and the forward direction and the reverse direction may not be distinguished unless explicitly stated.
  • the X-direction, Y-direction, and Z-direction are directions that intersect with each other. More specifically, the X-direction, Y-direction, and Z-direction are directions that are perpendicular to each other.
  • one of the X-direction, Y-direction, and Z-direction may be called the "first direction” or “first direction”.
  • the other may be called the “second direction” or “second direction”.
  • the remaining one may be called the "third direction” or "third direction”.
  • the memory device shown in Figures 1A to 1C has an insulator 140 on a substrate (not shown), a conductor 110 on the insulator 140, a memory cell 150 on the conductor 110, an insulator 180 on the conductor 110, an insulator 280, and an insulator 283 on the memory cell 150.
  • the insulator 140, the insulator 180, the insulator 280, and the insulator 283 function as interlayer films.
  • the conductor 110 functions as wiring.
  • the memory cell 150 has a capacitance element 100 on a conductor 110 and a transistor 200 on the capacitance element 100.
  • the capacitance element 100 has a conductor 115 provided on and in contact with the conductor 110, an insulator 130 provided in contact with the conductor 115, and a conductor 120 provided in contact with the insulator 130.
  • the conductor 120 functions as one of a pair of electrodes (sometimes called an upper electrode)
  • the conductor 115 functions as the other of the pair of electrodes (sometimes called a lower electrode)
  • the insulator 130 functions as a dielectric.
  • the capacitance element 100 constitutes a MIM (Metal-Insulator-Metal) capacitance.
  • the insulator 180 has an opening 190 that reaches the conductor 110. At least a portion of the conductor 115 is disposed in the opening 190. The conductor 115 has a region in contact with the upper surface of the conductor 110 in the opening 190 and a region disposed along the side surface of the insulator 180 in the opening 190. The insulator 130 is disposed so that at least a portion of it covers the opening 190. The conductor 120 is disposed so that at least a portion of it is located within the opening 190. It is preferable that the conductor 120 is disposed so that it fills the opening 190 as shown in FIG. 1B and 1C.
  • Figure 2A is a plan view selectively showing conductor 110, conductor 115, conductor 120, and opening 190. Note that opening 190 provided in insulator 180 is indicated by a dashed line. As shown in Figure 2A, conductor 115 is arranged to cover opening 190 in the area where it overlaps with conductor 110.
  • the capacitance element 100 is configured such that an upper electrode and a lower electrode face each other with a dielectric between them on the side of the opening 190, which allows the capacitance per unit area to be increased. Therefore, the deeper the opening 190, the greater the capacitance of the capacitance element 100. Increasing the capacitance per unit area of the capacitance element 100 in this way can stabilize the read operation of the memory device. It also allows for miniaturization or high integration of memory devices to be promoted.
  • the opening 190 has a cylindrical shape with a circular upper surface. This configuration allows for miniaturization or high integration of the memory device. It is preferable that the side of the opening 190 is perpendicular to the upper surface of the conductor 110.
  • a conductor 115 and an insulator 130 are laminated along the side of the opening 190 and the top surface of the conductor 110.
  • a conductor 120 is provided on the insulator 130 so as to fill the opening 190.
  • a capacitance element 100 having such a configuration can also be called a trench capacitance or a trench capacitor.
  • the insulator 280 is disposed on the capacitance element 100. That is, the insulator 280 is disposed on the conductor 115, the insulator 130, and the conductor 120. In other words, the conductor 120 is disposed below the insulator 280.
  • the transistor 200 has a conductor 120, a conductor 240 on the insulator 280, an oxide semiconductor 230, an insulator 250 on the oxide semiconductor 230, and a conductor 260 on the insulator 250.
  • the oxide semiconductor 230 functions as a semiconductor layer
  • the conductor 260 functions as a gate electrode
  • the insulator 250 functions as a gate insulator
  • the conductor 120 functions as one of the source electrode and the drain electrode
  • the conductor 240 functions as the other of the source electrode and the drain electrode.
  • the insulator 280 and the conductor 240 have an opening 290 that reaches the conductor 120. At least a portion of the oxide semiconductor 230 is disposed in the opening 290.
  • the oxide semiconductor 230 has a region that contacts the upper surface of the conductor 120 in the opening 290, a region that contacts the side surface of the conductor 240 in the opening 290, and a region that contacts at least a portion of the upper surface of the conductor 240 outside the opening 290.
  • the insulator 250 is disposed so that at least a portion of it is located in the opening 290.
  • the conductor 260 is disposed so that at least a portion of it is located in the opening 290. It is preferable that the conductor 260 is disposed so that it fills the opening 290, as shown in FIG. 1B and 1C.
  • Figure 2B is a plan view showing an excerpt of the conductor 120, the oxide semiconductor 230, the conductor 240, the conductor 260, and the opening 290. Note that the opening 290 provided in the insulator 280 is shown by a dashed line. As shown in Figure 2B, the conductor 240 has an opening 290 in the region where it overlaps with the conductor 120.
  • the oxide semiconductor 230 has a region in contact with the side surface of the conductor 240 in the opening 290 and a region in contact with a part of the top surface of the conductor 240. In this way, the oxide semiconductor 230 contacts not only the side surface but also the top surface of the conductor 240, so that the area of contact between the oxide semiconductor 230 and the conductor 240 can be increased.
  • the transistor 200 is provided so as to overlap with the capacitor 100. Furthermore, the opening 290 in which part of the structure of the transistor 200 is provided has a region that overlaps with the opening 190 in which part of the structure of the capacitor 100 is provided.
  • the conductor 120 functions as one of the source electrode and drain electrode of the transistor 200 and as the upper electrode of the capacitor 100, so that the transistor 200 and the capacitor 100 share part of their structures.
  • the transistor 200 and the capacitor element 100 can be provided without significantly increasing the area occupied in a plan view. This reduces the area occupied by the memory cells 150, so that the memory cells 150 can be arranged at a high density and the memory capacity of the memory device can be increased. In other words, the memory device can be highly integrated.
  • one of the source electrode or drain electrode of the transistor 200 and one of the electrodes of the capacitor 100 are shared, that is, the transistor 200 and the capacitor 100 are directly connected without any wiring. Therefore, the electrical resistance between them can be minimized, and the current loss during charging or discharging can be reduced.
  • FIG. 3 A circuit diagram of the memory device shown in this embodiment is shown in FIG. 3.
  • the configuration shown in FIG. 1A to FIG. 1C functions as a memory cell of the memory device.
  • the memory cell has a transistor Tr and a capacitor C.
  • the transistor Tr corresponds to the transistor 200
  • the capacitor C corresponds to the capacitor 100.
  • One of the source and drain of the transistor Tr is connected to one of a pair of electrodes of the capacitance element C.
  • the other of the source and drain of the transistor Tr is connected to the wiring BL.
  • the gate of the transistor Tr is connected to the wiring WL.
  • the other of the pair of electrodes of the capacitance element C is connected to the wiring PL.
  • the wiring BL corresponds to the conductor 240
  • the wiring WL corresponds to the conductor 260
  • the wiring PL corresponds to the conductor 110.
  • the conductor 260 is provided extending in the Y direction
  • the conductor 240 is provided extending in the X direction.
  • the wiring BL and the wiring WL are provided so as to intersect with each other.
  • the wiring PL (conductor 110) is provided in a planar shape, but the present invention is not limited to this.
  • the wiring PL may be provided parallel to the wiring WL (conductor 260) or parallel to the wiring BL (conductor 240).
  • the transistor 200 and the capacitor 100 can be provided so that the overlapping area is large. Therefore, the cell size can be easily reduced, and the area ratio of the capacitor to the cell area can be increased.
  • the diameter of the capacitance element 100 can be increased, and therefore the area of the electrode provided on the side of the opening 190 can be increased. Therefore, a thin memory cell array having a low-profile capacitance element 100 can be formed.
  • the transistor 200 and the capacitor 100 are arranged so that the overlapping area is large, the area of the top surface of the conductor 120, which is the upper electrode of the capacitor 100 and one of the source or drain electrodes of the transistor 200, can be made small.
  • the parasitic capacitance formed between the conductor 120 and the conductor 240 can be made extremely small.
  • the conductor 240 functions as a bit line (corresponding to the wiring BL in FIG. 3), so the bit line load is reduced.
  • the capacitance of the capacitance element 100 can be reduced, making it easier to further reduce the height of the capacitance element 100.
  • FIGS. 4A to 4D show an example of a memory cell composed of a planar type transistor and a capacitance element.
  • Figure 4A is a top view showing an outline of the arrangement of a transistor 200p and a capacitance element 100 provided below the transistor 200p in a cell when a planar transistor is used.
  • Figure 4B is a cross-sectional view corresponding to the dashed line B1-B2 shown in Figure 4A.
  • an element CE such as a wiring and a plug that connects the source electrode or drain electrode of the transistor 200p to one electrode (upper electrode) of the capacitance element 100 is provided.
  • the transistor and capacitance element 100 need to be placed taking into account the element CE, which hinders cell miniaturization.
  • a process is required to form the element CE.
  • Figure 4C is a top view showing an outline of the arrangement of transistor 200p and capacitive element 100 provided above transistor 200p in a memory cell when a planar transistor is used.
  • Figure 4D is a cross-sectional view corresponding to dashed line B1-B2 shown in Figure 4C.
  • the capacitance required for the capacitance element 100 can be determined based on the load connected to the bit line. A number of memory cells are connected to the bit line, and parasitic capacitance is added. To increase the degree of integration, it is desirable for the capacitance element 100 to have a small capacitance, but the potential of the bit line must be changed so that the sense amplifier is activated when reading data. Therefore, the capacitance element 100 is required to have a capacitance that is a certain ratio or more to the bit line load.
  • Fig. 5A is a diagram for explaining a model for calculating the capacitance of the capacitance element 100, which is a trench capacitor.
  • the configuration of the capacitance element 100 shown in Fig. 5 is basically the same as the configuration shown in Fig. 1B, Fig. 1C, etc., but is premised on a top surface layout of 4F 2 (F is the minimum processing dimension) as shown in Fig. 5B and Fig. 5C.
  • Fig. 5B is a top view showing some elements of the transistor 200
  • Fig. 5C is a top view showing some elements of the capacitance element 100.
  • the width of the bit line (conductor 240), the width of the word line (conductor 260), and the diameter of the opening 290 are each F, and the cell size is 4F2 (2F ⁇ 2F).
  • the diameter of the opening 190 is F, and the top surface shape of the conductor 115 and the conductor 120 is F ⁇ F.
  • the density can be calculated from the reciprocal of 4F2 .
  • the radius of conductor 120 one electrode of capacitance element 100 provided within opening 190 is a
  • the film thickness of insulator 130 dielectric
  • the film thickness of conductor 115 is c
  • the area of the lower surface (bottom surface) of conductor 120 is Sb
  • the area of conductor 120 that does not overlap opening 190 is St (see FIG.
  • the depth (height) of the opening 190 is defined as L
  • the length of the conductor 120 at the opening 190 may also be defined as L.
  • the film thickness c of the conductor 115 and the film thickness b of the insulator 130 provided at the opening 190 are extremely small values compared to the depth of the opening 190 and can be ignored.
  • the film thickness of the insulator 180 in which the opening 190 is provided may also be defined as L.
  • the depth (height) L of the opening 190 may also be referred to as the L length in the following description.
  • F/4L 0.0125.
  • F/4L 0.0055.
  • F(1- ⁇ /4)/ ⁇ L 0.0034.
  • F(1- ⁇ /4)/ ⁇ L 0.0015.
  • the diameter of the bottom of the opening 190 tends to be smaller than the diameter of the top due to process influences.
  • the area Sb of the bottom surface of the conductor 120 tends to be small, and the actual capacitance C1 is smaller than the value calculated according to the model.
  • capacitance C1 is an extremely small value compared to capacitance C2 and is difficult to calculate accurately, it is preferable to ignore capacitance C1.
  • capacitance C1 it is preferable to consider capacitance C1 to be 0.
  • Cs C2
  • the density is preferably 100 pieces/ ⁇ m2 or more, more preferably 200 pieces/ ⁇ m2 or more, and even more preferably 300 pieces/ ⁇ m2 or more.
  • the diameter of the opening 190 is larger than 20 nm. That is, when the diameter of the opening 190 is 20 nm, the density is 625 pieces/ ⁇ m2 , so the density is preferably about 600 pieces/ ⁇ m2 or less, and more preferably 500 pieces/ ⁇ m2 or less.
  • the L length is preferably 1000 nm or less, more preferably 600 nm or less, and even more preferably 400 nm or less.
  • the L length is preferably 1000 nm or less, more preferably 600 nm or less, and even more preferably 400 nm or less.
  • the L length is preferably 1000 nm or less, more preferably 600 nm or less, and even more preferably 400 nm or less.
  • the L length there is no particular lower limit for the L length, and it is sufficient if the length is such that the required capacitance can be obtained.
  • the configuration of the memory cell according to one embodiment of the present invention in which the capacitor 100 is provided directly under the transistor 200, greatly contributes to forming the capacitor 100 with a low height.
  • FIG. 6 is a graph illustrating the film thickness of the insulator 130 (dielectric) calculated from formula 3 when the L length is set to 1000 nm to 400 nm.
  • the relative dielectric constant ⁇ r of the insulator 130 is set to 25.
  • the value of Cs is calculated from formula 1 with the number of cells N set to 16, the load Csa of the sense amplifier set to 1E-15F, and the ratio P of the bit line load Cbl per cell to the capacitance Cs of the capacitive element set to 2.
  • bit line load Cbl was calculated using the software CLEVER manufactured by Silvaco.
  • Figure 7 is a graph showing the bit line load per cell versus the diameter of the opening 190 calculated using CLEVER.
  • the memory cell model used to calculate the bit line load used the configurations described in Figures 1A to 1C and Figures 5A to 5C, and the physical properties of each element were the general physical properties of the materials that can be used for each element described later.
  • Any material can be used for the insulator 130, but by using a material with a relatively high dielectric constant, the film thickness can be increased, thereby reducing leakage current and forming a capacitance element with good characteristics.
  • Figures 6 and 8 show the range of possible film thicknesses of the insulator 130 when several parameters are fixed, but the thickness can also be calculated using Equation 3 when these parameters take different values.
  • the film thickness of the insulator 130 calculated from formula 3 is the film thickness for providing the capacitance element 100 with the minimum required capacitance.
  • the film thickness B of the insulator 130 in the actual capacitance element 100 is preferably greater than 0.85b and less than b (0.85b ⁇ B ⁇ b), more preferably greater than 0.90b and less than b (0.90b ⁇ B ⁇ b), and even more preferably greater than 0.95b and less than b (0.95b ⁇ B ⁇ b).
  • the value required for the capacitance Cs can be reduced. From formula 1, the value required for the capacitance Cs can be reduced by reducing one or more of the values of the bit line load Cbl per cell, the number of cells N, and the sense amplifier load Csa. As described above, the bit line load Cbl can be reduced by the configuration of the memory cell of one embodiment of the present invention (the transistor 200 and the capacitor 100 are arranged so that the overlapping area is large).
  • the memory cell configuration of one aspect of the present invention can be said to be suitable for making the capacitive element low-profile.
  • one aspect of the present invention makes it possible to form a high-density, thin memory cell array.
  • Capacitive element 100 Next, the structure of the capacitor 100 according to one embodiment of the present invention will be described in detail.
  • the capacitor element 100 has a conductor 115, an insulator 130, and a conductor 120.
  • a conductor 110 is provided below the conductor 115.
  • the conductor 115 has a region in contact with the conductor 110 (see Figures 1A to 1C).
  • the conductor 110 is provided on the insulator 140.
  • the conductor 110 functions as the wiring PL (see FIG. 3) and can be provided in a planar shape, for example.
  • the conductors described in the [Conductor] section below can be used as the conductor 110 in a single layer or multilayer.
  • a conductive material with high conductivity such as tungsten, can be used as the conductor 110. By using such a conductive material with high conductivity, the conductivity of the conductor 110 can be improved, allowing it to function sufficiently as the wiring PL.
  • the conductor 115 is preferably made of a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen, and is used in a single layer or a laminated layer.
  • a conductive material that is not easily oxidized or a conductive material that has a function of suppressing the diffusion of oxygen may be used in a single layer or a laminated layer.
  • titanium nitride or indium tin oxide with added silicon may be used.
  • tungsten Alternatively, for example, a structure in which titanium nitride is laminated on tungsten may be used.
  • a structure in which tungsten is laminated on a first titanium nitride, and a second titanium nitride is laminated on the tungsten may be used.
  • the insulator 130 is provided on the conductor 115.
  • the insulator 130 is provided so as to contact the top and side surfaces of the conductor 115.
  • the insulator 130 is structured to cover the side end portion of the conductor 110. This can prevent the conductor 115 and the conductor 120 from shorting out.
  • the side end of the insulator 130 may be aligned with the side end of the conductor 115.
  • the insulator 130 and the conductor 115 can be formed using the same mask, simplifying the manufacturing process of the memory device.
  • the insulator 130 it is preferable to use a material with a high relative dielectric constant, so-called high-k material, as described in the [Insulator] section below.
  • high-k material a material with a high relative dielectric constant
  • the insulator 130 can be made thick enough to suppress leakage current, and the capacitance of the capacitance element 100 can be sufficiently ensured.
  • the insulator 130 is preferably made of a laminate of insulating layers made of a high-k material, and preferably has a laminate structure of a material with a high dielectric constant (high-k) and a material with a higher dielectric strength than the high-k material.
  • the insulator 130 can be made of an insulating film laminated in the order of zirconium oxide, aluminum oxide, and zirconium oxide.
  • an insulating film laminated in the order of zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide can be used.
  • an insulating film laminated in the order of hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide can be used.
  • the conductor 120 is provided in contact with a portion of the upper surface of the insulator 130. As shown in FIG. 2A, the side end of the conductor 120 is preferably located inside the side end of the conductor 115 in both the X and Y directions. In a structure in which the insulator 130 covers the side end of the conductor 115, the side end of the conductor 120 may be located outside the side end of the conductor 115.
  • the conductor 120 may be a single layer or a laminate of the conductors described in the section [Conductor] described later. It is preferable to use a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen as the conductor 120.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen as the conductor 120.
  • titanium nitride or tantalum nitride may be used.
  • a structure in which tantalum nitride is laminated on titanium nitride may be used. In this case, the titanium nitride is in contact with the insulator 130, and the tantalum nitride is in contact with the oxide semiconductor 230.
  • the conductor 120 can be prevented from being excessively oxidized by the oxide semiconductor 230.
  • the conductor 120 can be prevented from being excessively oxidized by the insulator 130.
  • the conductor 120 may be a structure in which tungsten is laminated on titanium nitride, for example.
  • the conductor 120 since the conductor 120 has a region in contact with the oxide semiconductor 230, it is preferable to use a conductive material containing oxygen described in the section [Conductor] described later. By using a conductive material containing oxygen as the conductor 120, the conductor 120 can maintain its conductivity even if it absorbs oxygen. In addition, even when an insulator containing oxygen such as zirconium oxide is used as the insulator 130, the conductor 120 is preferable because it can maintain its conductivity.
  • indium tin oxide also referred to as ITO
  • indium tin oxide with added silicon also referred to as ITSO
  • indium zinc oxide also referred to as IZO (registered trademark)
  • ITO indium tin oxide
  • ITSO indium tin oxide with added silicon
  • IZO indium zinc oxide
  • the insulator 180 functions as an interlayer film, it is preferable that it has a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • a single layer or a multilayer of insulators containing a material with a low dielectric constant, as described in the [Insulator] section below, can be used. Silicon oxide and silicon oxynitride are preferable because they are thermally stable. In this case, the insulator 180b contains at least silicon and oxygen.
  • the insulator 180 is shown as a single layer in FIGS. 1B and 1C, the present invention is not limited to this.
  • the insulator 180 may have a laminated structure.
  • the transistor 200 can have a configuration including a conductor 120, a conductor 240 on an insulator 280, an oxide semiconductor 230 provided in contact with the upper surface of the conductor 120 exposed in the opening 290, the side surface of the insulator 280 in the opening 290, the side surface of the conductor 240 in the opening 290, and at least a portion of the upper surface of the conductor 240, an insulator 250 provided in contact with the upper surface of the oxide semiconductor 230, and a conductor 260 provided in contact with the upper surface of the insulator 250.
  • the bottom of the opening 290 is the top surface of the conductor 120
  • the sides of the opening 290 are the sides of the insulator 280 and the sides of the conductor 240.
  • the opening 290 has a cylindrical shape with a circular upper surface. This configuration allows for miniaturization or high integration of the memory device. It is preferable that the side of the opening 290 is perpendicular to the upper surface of the conductor 110.
  • the opening 290 is circular in plan view, but the present invention is not limited to this.
  • the opening 290 may be approximately circular such as an ellipse, polygonal such as a rectangle, or polygonal such as a rectangle with rounded corners in plan view.
  • the maximum width of the opening 290 may be calculated appropriately according to the shape of the top of the opening 290. For example, if the opening is rectangular in plan view, the maximum width of the opening 290 may be the length of the diagonal line at the top of the opening 290.
  • the top surface shape of the opening 290 and the top surface shape of the opening 190 in which the capacitor 100 is formed are the same or similar.
  • the portions of the oxide semiconductor 230, the insulator 250, and the conductor 260 that are to be placed in the opening 290 are provided to reflect the shape of the opening 290.
  • the oxide semiconductor 230 is provided to cover the bottom and side surfaces of the opening 290
  • the insulator 250 is provided to cover the oxide semiconductor 230
  • the conductor 260 is provided to fill the recess in the insulator 250 that reflects the shape of the opening 290.
  • FIG. 9A shows an enlarged view of the oxide semiconductor 230 and its vicinity in FIG. 1B.
  • FIG. 9B shows a cross-sectional view in the XY plane including the conductor 240.
  • the oxide semiconductor 230 has a region 230i and regions 230na and 230nb arranged to sandwich the region 230i.
  • Region 230na is a region of oxide semiconductor 230 in contact with conductor 120. At least a portion of region 230na functions as one of the source region and drain region of transistor 200.
  • Region 230nb is a region of oxide semiconductor 230 in contact with conductor 240. At least a portion of region 230nb functions as the other of the source region and drain region of transistor 200.
  • conductor 240 contacts the entire outer periphery of oxide semiconductor 230.
  • the other of the source region and drain region of transistor 200 can be formed on the entire outer periphery of a portion of oxide semiconductor 230 that is formed in the same layer as conductor 240.
  • Region 230i is a region between regions 230na and 230nb of the oxide semiconductor 230. At least a part of region 230i functions as a channel formation region of the transistor 200. In other words, the channel formation region of the transistor 200 is located in a region of the oxide semiconductor 230 between the conductor 120 and the conductor 240. It can also be said that the channel formation region of the transistor 200 is located in a region of the oxide semiconductor 230 that is in contact with the insulator 280 or in the vicinity of the region.
  • the channel length of the transistor 200 is the distance between the source region and the drain region. In other words, it can be said that the channel length of the transistor 200 is determined by the thickness of the insulator 280 on the conductor 120.
  • the channel length L of the transistor 200 is indicated by a dashed double-headed arrow.
  • the channel length L is the distance between the end of the region where the oxide semiconductor 230 and the conductor 120 contact each other and the end of the region where the oxide semiconductor 230 and the conductor 240 contact each other in a cross-sectional view. In other words, the channel length L corresponds to the length of the side surface of the insulator 280 on the opening 290 side in a cross-sectional view.
  • the channel length is set by the exposure limit of photolithography, but in the present invention, the channel length can be set by the film thickness of the insulator 280. Therefore, the channel length of the transistor 200 can be made into a very fine structure below the exposure limit of photolithography (for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 1 nm or more, or 5 nm or more). This increases the on-current of the transistor 200, and improves the frequency characteristics. Therefore, the read speed and write speed of the memory cell 150 can be improved, and a memory device with high operating speed can be provided.
  • the exposure limit of photolithography for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 1 nm or more, or 5 nm or more.
  • a channel formation region, a source region, and a drain region can be formed in the opening 290. This allows the area occupied by the transistor 200 to be reduced compared to conventional transistors in which the channel formation region, the source region, and the drain region are provided separately on the XY plane. This allows the memory device to be highly integrated, thereby increasing the memory capacity per unit area.
  • a transistor having a channel formation region along the side of the insulator 280 in the opening 290 is also called a vertical transistor.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are arranged concentrically in the XY plane including the channel formation region of the oxide semiconductor 230. Therefore, the side of the conductor 260 arranged at the center faces the side of the oxide semiconductor 230 through the insulator 250. That is, in a plan view, the entire circumference of the oxide semiconductor 230 becomes the channel formation region.
  • the channel width of the transistor 200 is determined by the outer periphery length of the oxide semiconductor 230. That is, it can be said that the channel width of the transistor 200 is determined by the maximum width of the opening 290 (maximum diameter when the opening 290 is circular in a plan view). In FIGS.
  • the maximum width D of the opening 290 is indicated by a double-headed arrow of a two-dot chain line.
  • the channel width W of the transistor 200 is indicated by a double-dot chain line of a one-dot chain line.
  • the maximum width D of the opening 290 is set by the exposure limit of photolithography.
  • the maximum width D of the opening 290 is set by the film thickness of each of the oxide semiconductor 230, the insulator 250, and the conductor 260 provided in the opening 290.
  • the maximum width D of the opening 290 is, for example, 5 nm or more, 10 nm or more, or 20 nm or more, and is preferably 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, or 30 nm or less. Note that when the opening 290 is circular in plan view, the maximum width D of the opening 290 corresponds to the diameter of the opening 290, and the channel width W can be calculated as "D x ⁇ ".
  • the channel length L of the transistor 200 is preferably at least smaller than the channel width W of the transistor 200.
  • the channel length L of the transistor 200 of one embodiment of the present invention is 0.1 to 0.99 times, preferably 0.5 to 0.8 times, the channel width W of the transistor 200.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are arranged concentrically. This makes the distance between the conductor 260 and the oxide semiconductor 230 approximately uniform, so that a gate electric field can be applied to the oxide semiconductor 230 approximately uniformly.
  • the channel formation region of a transistor using an oxide semiconductor for the semiconductor layer has fewer oxygen vacancies or a lower concentration of impurities such as hydrogen, nitrogen, and metal elements than the source and drain regions.
  • impurities such as hydrogen, nitrogen, and metal elements
  • VOH defects in which hydrogen enters the oxygen vacancies and generate electrons that serve as carriers
  • VOH is also reduced in the channel formation region.
  • the channel formation region of the transistor is a high-resistance region with a low carrier concentration. Therefore, it can be said that the channel formation region of the transistor is i-type (intrinsic) or substantially i-type.
  • the source and drain regions of a transistor that uses an oxide semiconductor for its semiconductor layer have more oxygen vacancies, more VOH , or a higher concentration of impurities such as hydrogen, nitrogen, or metal elements than the channel formation region, and thus have an increased carrier concentration and low resistance.
  • the source and drain regions of the transistor are n-type regions that have a higher carrier concentration and lower resistance than the channel formation region.
  • the opening 290 is provided so that the side of the opening 290 is perpendicular to the top surface of the conductor 110, but the present invention is not limited to this.
  • the side of the opening 290 may be tapered.
  • the storage device shown in Figures 10A and 10B has a configuration in which the side of the opening 290 is tapered. Note that Figure 1A can be referred to for a plan view of the storage device shown in Figures 10A and 10B.
  • the angle (angle ⁇ 1 shown in FIG. 10A ) between the side of the insulator 280 at the opening 290 and the top surface of the conductor 120 is preferably 45 degrees or more and less than 90 degrees. Alternatively, it is preferably 45 degrees or more and 75 degrees or less. Alternatively, it is preferably 45 degrees or more and 65 degrees or less.
  • a tapered shape refers to a shape in which at least a portion of the side of the structure is inclined with respect to the substrate surface or the surface on which the structure is to be formed.
  • the structure has a region in which the angle between the inclined side and the substrate surface (hereinafter, sometimes referred to as the taper angle) is less than 90 degrees.
  • the side of the structure and the substrate surface do not necessarily need to be completely flat, and may be approximately planar with a slight curvature, or approximately planar with fine irregularities.
  • the shape of the opening 290 shown in Figures 10A and 10B is a truncated cone.
  • the opening 290 is circular in plan view and trapezoidal in cross section.
  • the area of the upper base surface of the truncated cone e.g., the opening provided in the conductor 240
  • the area of the lower base surface of the truncated cone is larger than the area of the lower base surface of the truncated cone (the upper surface of the conductor 120 exposed at the opening 290).
  • the maximum diameter of the opening 290 may be calculated based on the upper base surface of the truncated cone.
  • the channel length can be set by the film thickness of the insulator 280 and the angle ⁇ 1 between the side of the insulator 280 at the opening 290 and the top surface of the conductor 110.
  • the outer periphery of the oxide semiconductor 230 may be determined, for example, in a region facing the conductor 240 or at a position half the film thickness of the insulator 280. If necessary, the periphery at any position of the opening 290 may be the channel width of the transistor 200. For example, the periphery at the bottom of the opening 290 may be the channel width, or the periphery at the top of the opening 290 may be the channel width.
  • the side surface of the conductor 240 in the opening 290 coincides with the side surface of the insulator 280 in the opening 290, but this is not a limitation of one embodiment of the present invention.
  • the side surface of the conductor 240 in the opening 290 may be discontinuous with the side surface of the insulator 280 in the opening 290.
  • the inclination of the side surface of the conductor 240 in the opening 290 may differ from the inclination of the side surface of the insulator 280 in the opening 290.
  • the angle between the side surface of the conductor 240 in the opening 290 and the top surface of the conductor 280 is preferably smaller than the angle ⁇ 1.
  • the band gap of the metal oxide used as the oxide semiconductor 230 is preferably 2 eV or more, more preferably 2.5 eV or more.
  • the frequency of the refresh operation can be about once per 10 sec, which is 10 times or more or 100 times or more. Note that in the memory device of one embodiment of the present invention, the frequency of the refresh operation can be set to once per 1 sec to 100 sec, preferably once per 5 sec to 50 sec.
  • oxide semiconductor 230 can be a single layer or a stack of metal oxides described in the [Metal Oxide] section below.
  • the composition in the vicinity includes a range of ⁇ 30% of the desired atomic ratio. It is also preferable to use gallium as the element M.
  • the above atomic ratio is not limited to the atomic ratio of the formed metal oxide film, but may be the atomic ratio of the sputtering target used to form the metal oxide film.
  • energy dispersive X-ray spectrometry EDX
  • XPS X-ray photoelectron spectrometry
  • ICP-MS inductively coupled plasma mass spectrometry
  • ICP-AES inductively coupled plasma-atomic emission spectrometry
  • EDX energy dispersive X-ray spectrometry
  • XPS X-ray photoelectron spectrometry
  • ICP-MS inductively coupled plasma mass spectrometry
  • ICP-AES inductively coupled plasma-atomic emission spectrometry
  • the actual content may differ from the content obtained by analysis due to the influence of analytical accuracy. For example, if the content of element M is low, the content of element M obtained by analysis may be lower than the actual content.
  • the metal oxide can be formed preferably by sputtering or atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • the composition of the formed metal oxide may differ from the composition of the sputtering target.
  • the zinc content in the formed metal oxide may decrease to about 50% compared to the sputtering target.
  • the oxide semiconductor 230 preferably has crystallinity.
  • oxide semiconductors having crystallinity include CAAC-OS (c-axis aligned crystalline oxide semiconductor), nc-OS (nanocrystalline oxide semiconductor), polycrystalline oxide semiconductor, single crystal oxide semiconductor, and the like. It is preferable to use CAAC-OS or nc-OS as the oxide semiconductor 230, and it is particularly preferable to use CAAC-OS.
  • the CAAC-OS preferably has multiple layered crystal regions with the c-axis oriented in the normal direction to the surface on which it is formed.
  • the oxide semiconductor 230 preferably has layered crystals that are approximately parallel to the side surface of the opening 290, particularly to the side surface of the insulator 280. With this structure, the layered crystals of the oxide semiconductor 230 are formed approximately parallel to the channel length direction of the transistor 200, thereby increasing the on-state current of the transistor.
  • CAAC-OS is a metal oxide that has a highly crystalline and dense structure and has few impurities and defects (e.g., oxygen vacancies).
  • a temperature e.g. 400° C. or higher and 600° C. or lower
  • the CAAC-OS can be made to have a more crystalline and dense structure. In this way, the density of the CAAC-OS can be further increased, thereby further reducing the diffusion of impurities or oxygen in the CAAC-OS.
  • the oxide semiconductor 230 by using a crystalline oxide such as CAAC-OS as the oxide semiconductor 230, it is possible to suppress the extraction of oxygen from the oxide semiconductor 230 by the source electrode or the drain electrode. As a result, even when heat treatment is performed, oxygen can be suppressed from being extracted from the oxide semiconductor 230, and the transistor 200 is stable against high temperatures (so-called thermal budget) in the manufacturing process.
  • a crystalline oxide such as CAAC-OS
  • the crystallinity of the oxide semiconductor 230 can be analyzed, for example, by X-ray diffraction (XRD), a transmission electron microscope (TEM), or electron diffraction (ED). Alternatively, the analysis may be performed by combining a plurality of these techniques.
  • XRD X-ray diffraction
  • TEM transmission electron microscope
  • ED electron diffraction
  • the oxide semiconductor 230 may have a laminated structure of multiple oxide layers with different chemical compositions.
  • the oxide semiconductor 230 may have a structure in which multiple types selected from the above metal oxides are appropriately laminated.
  • the oxide semiconductor 230 may have a layered structure of an oxide semiconductor 230a and an oxide semiconductor 230b on the oxide semiconductor 230a.
  • the conductivity of the material used for oxide semiconductor 230a is preferably different from the conductivity of the material used for oxide semiconductor 230b.
  • the oxide semiconductor 230a can be made of a material having a higher conductivity than the oxide semiconductor 230b.
  • a material having a high conductivity for the oxide semiconductor 230a in contact with the conductor 120 and the conductor 240 that function as a source electrode or a drain electrode the contact resistance between the oxide semiconductor 230 and the conductor 120 and the contact resistance between the oxide semiconductor 230 and the conductor 240 can be reduced, and a transistor with a large on-current can be obtained.
  • the threshold voltage of the transistor may shift, and the drain current (hereinafter also referred to as cutoff current) that flows when the gate voltage is 0 V may become large.
  • the threshold voltage may become low. Therefore, it is preferable to use a material with lower conductivity than the oxide semiconductor 230a for the oxide semiconductor 230b.
  • the threshold voltage can be increased, and the transistor can have a small cutoff current. Note that a small cutoff current may be referred to as a normally-off transistor.
  • the oxide semiconductor 230 As described above, by forming the oxide semiconductor 230 into a stacked structure and using a material having a higher conductivity than the oxide semiconductor 230b for the oxide semiconductor 230a, a transistor that is normally off and has a large on-state current can be obtained. Therefore, a memory device that achieves both low power consumption and high performance can be obtained.
  • the carrier concentration of the oxide semiconductor 230a is preferably higher than that of the oxide semiconductor 230b. Increasing the carrier concentration of the oxide semiconductor 230a increases the conductivity, and the contact resistance between the oxide semiconductor 230 and the conductor 120 and the contact resistance between the oxide semiconductor 230 and the conductor 240 can be reduced, resulting in a transistor with a large on-current. Reducing the carrier concentration of the oxide semiconductor 230b decreases the conductivity, resulting in a normally-off transistor.
  • the oxide semiconductor 230a is made of a material having a higher conductivity than the oxide semiconductor 230b; however, one embodiment of the present invention is not limited to this.
  • the oxide semiconductor 230a may be made of a material having a lower conductivity than the oxide semiconductor 230b.
  • a configuration can be adopted in which the carrier concentration of the oxide semiconductor 230a is lower than the carrier concentration of the oxide semiconductor 230b.
  • the band gap of the first metal oxide used in the oxide semiconductor 230a is preferably different from the band gap of the second metal oxide used in the oxide semiconductor 230b.
  • the difference between the band gap of the first metal oxide and the band gap of the second metal oxide is preferably 0.1 eV or more, more preferably 0.2 eV or more, and even more preferably 0.3 eV or more.
  • the band gap of the first metal oxide used in the oxide semiconductor 230a can be smaller than the band gap of the second metal oxide used in the oxide semiconductor 230b. This can reduce the contact resistance between the oxide semiconductor 230 and the conductor 120 and the contact resistance between the oxide semiconductor 230 and the conductor 240, and can provide a transistor with a large on-state current.
  • the transistor 200 is an n-channel transistor, the threshold voltage can be increased, and the transistor can be a normally-off transistor.
  • band gap of the first metal oxide is smaller than the band gap of the second metal oxide, but one embodiment of the present invention is not limited to this.
  • a configuration in which the band gap of the first metal oxide is larger than the band gap of the second metal oxide can be used.
  • the band gap of the first metal oxide used in the oxide semiconductor 230a can be smaller than the band gap of the second metal oxide used in the oxide semiconductor 230b.
  • the composition of the first metal oxide is preferably different from that of the second metal oxide.
  • the band gap can be controlled.
  • the content of element M in the first metal oxide is preferably lower than the content of element M in the second metal oxide.
  • the first metal oxide and the second metal oxide are In-M-Zn oxides
  • the first metal oxide may not contain the element M.
  • the first metal oxide used in the oxide semiconductor 230a may be an In-Zn oxide
  • the second metal oxide used in the oxide semiconductor 230b may be an In-M-Zn oxide.
  • the first metal oxide may be an In-Zn oxide
  • the second metal oxide may be an In-Ga-Zn oxide.
  • the content of element M in the first metal oxide is lower than the content of element M in the second metal oxide, but one embodiment of the present invention is not limited to this.
  • the content of element M in the first metal oxide may be higher than the content of element M in the second metal oxide. Note that it is sufficient that the first metal oxide and the second metal oxide have different compositions, and the contents of elements other than element M may be different.
  • the thickness of the oxide semiconductor 230 is preferably 1 nm or more, 3 nm or more, or 5 nm or more, and 20 nm or less, 15 nm or less, 12 nm or less, or 10 nm or less.
  • each layer (here, oxide semiconductor 230a and oxide semiconductor 230b) constituting oxide semiconductor 230 may be determined so that the thickness of oxide semiconductor 230 falls within the above-mentioned range.
  • the thickness of oxide semiconductor 230a can be determined so that the contact resistance between oxide semiconductor 230a and conductor 120 and the contact resistance between oxide semiconductor 230a and conductor 240 fall within the required range.
  • the thickness of oxide semiconductor 230b can be determined so that the threshold voltage of the transistor falls within the required range. Note that the thickness of oxide semiconductor 230a may be the same as or different from the thickness of oxide semiconductor 230b.
  • 11A and 11B show a configuration in which the oxide semiconductor 230 has a two-layer stacked structure of the oxide semiconductor 230a and the oxide semiconductor 230b, but the present invention is not limited to this.
  • the oxide semiconductor 230 may have a stacked structure of three or more layers.
  • the insulators described in the section [Insulators] below can be used in a single layer or a multilayer.
  • silicon oxide or silicon oxynitride can be used as the insulator 250. Silicon oxide and silicon oxynitride are preferred because they are stable against heat.
  • the insulator 250 may be a material with a high relative dielectric constant, so-called high-k material, as described in the [Insulator] section below.
  • high-k material such as hafnium oxide or aluminum oxide may be used.
  • the thickness of the insulator 250 is preferably 0.5 nm or more and 15 nm or less, more preferably 0.5 nm or more and 12 nm or less, and even more preferably 0.5 nm or more and 10 nm or less. It is sufficient that the insulator 250 has a region with the above-mentioned thickness in at least a portion.
  • the concentration of impurities such as water and hydrogen in the insulator 250 is reduced. This can prevent impurities such as water and hydrogen from entering the channel formation region of the oxide semiconductor 230.
  • a portion of the insulator 250 is located outside the opening 290, i.e., above the conductor 240 and the insulator 280. At this time, it is preferable that the insulator 250 covers the side end of the oxide semiconductor 230. This can prevent the conductor 260 and the oxide semiconductor 230 from shorting out. It is also preferable that the insulator 250 covers the side end of the conductor 240. This can prevent the conductor 260 and the conductor 240 from shorting out.
  • the insulator 250 is shown as a single layer in FIGS. 1B and 1C, the present invention is not limited to this.
  • the insulator 250 may have a laminated structure.
  • the insulator 250 may have a layered structure of an insulator 250a, an insulator 250b on the insulator 250a, and an insulator 250c on the insulator 250b.
  • the insulator 250b is preferably made of a material with a low dielectric constant, as described in the [Insulator] section below. Silicon oxide and silicon oxynitride are particularly preferred because they are stable against heat. In this case, the insulator 250b contains at least oxygen and silicon. This configuration can reduce the parasitic capacitance between the conductor 260 and the conductor 240. It is also preferable that the concentration of impurities such as water and hydrogen in the insulator 250b is reduced.
  • the insulator 250a is preferably an insulator having a barrier property against oxygen, as described in the [Insulator] section below.
  • the insulator 250a has a region in contact with the oxide semiconductor 230.
  • the insulator 250a has a barrier property against oxygen, it is possible to suppress oxygen from being released from the oxide semiconductor 230 during heat treatment or the like. This can suppress the formation of oxygen vacancies in the oxide semiconductor 230. This can improve the electrical characteristics and reliability of the transistor 200.
  • aluminum oxide is preferably used as the insulator 250a. In this case, the insulator 250a contains at least oxygen and aluminum.
  • the insulator 250c is preferably an insulator having a barrier property against hydrogen as described in the [Insulator] section below. This can suppress the diffusion of impurities contained in the conductor 260 into the oxide semiconductor 230. Silicon nitride has high hydrogen barrier properties and is therefore suitable as the insulator 250c. In this case, the insulator 250c contains at least nitrogen and silicon.
  • the insulator 250c may further have a barrier property against oxygen.
  • the insulator 250c is provided between the insulator 250b and the conductor 260. This prevents the oxygen contained in the insulator 250b from diffusing into the conductor 260, suppressing oxidation of the conductor 260. In addition, a decrease in the amount of oxygen supplied to the region 230i can be suppressed.
  • an insulator may be provided between the insulator 250b and the insulator 250c.
  • the insulator it is preferable to use an insulator having a function of capturing or fixing hydrogen, which will be described later in the section [Insulator].
  • the insulator hydrogen contained in the oxide semiconductor 230 can be captured or fixed more effectively.
  • the hydrogen concentration in the oxide semiconductor 230 can be reduced.
  • hafnium oxide may be used as the insulator.
  • the insulator contains at least oxygen and hafnium.
  • the insulator may have an amorphous structure.
  • the thicknesses of the insulators 250a to 250c are preferably thin and within the aforementioned range.
  • the thicknesses of the insulators 250a, 250b, the insulator having the function of capturing or fixing hydrogen, and the insulator 250c are 1 nm, 2 nm, 2 nm, and 1 nm, respectively.
  • 11A and 11B show a configuration in which the insulator 250 has a three-layer stacked structure of insulators 250a to 250c, but one embodiment of the present invention is not limited to this.
  • the insulator 250 may have a two-layer or four or more-layer stacked structure. In this case, each layer included in the insulator 250 may be appropriately selected from the insulators 250a to 250c and an insulator that has a function of capturing or fixing hydrogen.
  • the conductor 260 may be a single layer or a multilayer of the conductors described in the section [Conductor] below.
  • the conductor 260 may be a highly conductive material such as tungsten.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen as the conductor 260.
  • conductive materials include conductive materials that contain nitrogen (e.g., titanium nitride or tantalum nitride) and conductive materials that contain oxygen (e.g., ruthenium oxide). This can suppress a decrease in the conductivity of the conductor 260.
  • the conductor 260 may have a laminated structure.
  • the conductor 260 may have a laminated structure of a conductor 260a and a conductor 260b on the conductor 260a.
  • titanium nitride may be used as the conductor 260a
  • tungsten may be used as the conductor 260b.
  • 11A and 11B show that the conductor 260 has a two-layer laminate structure of conductor 260a and conductor 260b, but the present invention is not limited to this.
  • the conductor 260 may have a laminate structure of three or more layers.
  • the conductor 260 is provided so as to fill the opening 290, but the present invention is not limited to this.
  • a recess reflecting the shape of the opening 290 may be formed in the center of the conductor 260, and a part of the recess may be located in the opening 290.
  • the recess may be filled with an inorganic insulating material or the like.
  • a part of the conductor 260 is located outside the opening 290, that is, on the conductor 240 and the insulator 280.
  • the side end of the conductor 260 is located inside the side end of the oxide semiconductor 230. This makes it possible to prevent the conductor 260 and the oxide semiconductor 230 from being short-circuited.
  • the side end of the conductor 260 may coincide with the side end of the oxide semiconductor 230, or may be located outside the side end of the oxide semiconductor 230.
  • the conductor 120 may be provided as described in the [Capacitive element 100] section.
  • FIGS. 1B and 1C show a configuration in which the upper surface of the conductor 120 is flat
  • the present invention is not limited to this.
  • a configuration in which a recess overlapping the opening 290 is formed on the upper surface of the conductor 120 may be used.
  • the conductor 240 may be a single layer or a multilayer of the conductors described in the section [Conductor] below.
  • the conductor 240 may be a highly conductive material such as tungsten.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen, for the conductor 240.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen, for the conductor 240.
  • titanium nitride or tantalum nitride can be used. With this configuration, excessive oxidation of the conductor 240 by the oxide semiconductor 230 can be suppressed.
  • a structure in which tungsten is laminated on titanium nitride may be used. By laminating tungsten in this manner, the conductivity of the conductor 240 can be improved, allowing it to function adequately as the wiring BL.
  • the conductor 240 when the conductor 240 is configured by stacking a first conductor and a second conductor, for example, the first conductor may be formed using a conductive material with high conductivity, and the second conductor may be formed using a conductive material containing oxygen.
  • a conductive material containing oxygen as the second conductor of the conductor 240 that contacts the insulator 250, it is possible to suppress the diffusion of oxygen in the insulator 250 to the first conductor of the conductor 240.
  • the oxide semiconductor 230 and the conductor 120 come into contact with each other, a metal compound or oxygen vacancy is formed, and the resistance of the region 230na of the oxide semiconductor 230 is reduced.
  • the contact resistance between the oxide semiconductor 230 and the conductor 120 is reduced.
  • the resistance of the region 230nb of the oxide semiconductor 230 is reduced. Therefore, the contact resistance between the oxide semiconductor 230 and the conductor 240 can be reduced.
  • the insulators 140 and 280 function as interlayer films, it is preferable that they have a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced. As the insulators 140 and 280, insulators containing materials with a low dielectric constant, as described in the [Insulators] section below, can be used in a single layer or stack. Silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the concentrations of impurities such as water and hydrogen in the insulator 140 and the insulator 280 are reduced. This can suppress the intrusion of impurities such as water and hydrogen into the channel formation region of the oxide semiconductor 230.
  • the insulator 280 disposed in the vicinity of the channel formation region is preferably an insulator containing oxygen that is released by heating (hereinafter may be referred to as excess oxygen).
  • excess oxygen By performing heat treatment on the insulator 280 containing excess oxygen, oxygen can be supplied from the insulator 280 to the channel formation region of the oxide semiconductor 230, thereby reducing oxygen vacancies and VOH .
  • the electrical characteristics of the transistor 200 can be stabilized and the reliability can be improved.
  • the insulator 280 may be an insulator having a function of capturing or fixing hydrogen, as described in the [Insulator] section below. With such a structure, hydrogen in the oxide semiconductor 230 can be captured or fixed, and the hydrogen concentration in the oxide semiconductor 230 can be reduced. Magnesium oxide, aluminum oxide, or the like can be used as the insulator 280.
  • the insulator 280 is shown as a single layer in FIGS. 1B and 1C, the present invention is not limited to this.
  • the insulator 280 may have a laminated structure.
  • the insulator 283 is preferably an insulator having barrier properties against hydrogen, as described in the [Insulator] section below. This can prevent hydrogen from diffusing from outside the transistor to the oxide semiconductor 230 through the insulator 250.
  • a silicon nitride film and a silicon nitride oxide film each have the characteristics of releasing little impurities (e.g., water and hydrogen) from themselves and being difficult for oxygen and hydrogen to permeate, and therefore can be suitably used for the insulator 283.
  • the insulator 283 an insulator having a function of capturing hydrogen or fixing hydrogen, as described in the section [Insulator] below. With such a structure, it is possible to suppress diffusion of hydrogen from above the insulator 283 to the oxide semiconductor 230, and further to capture or fix hydrogen in the oxide semiconductor 230, thereby reducing the hydrogen concentration in the oxide semiconductor 230.
  • the insulator 283, magnesium oxide, aluminum oxide, hafnium oxide, or the like can be used.
  • the insulator 283 may be a stacked film of aluminum oxide and silicon nitride on the aluminum oxide.
  • the substrate on which the transistor 200 and the capacitor element 100 are formed may be, for example, an insulating substrate, a semiconductor substrate, or a conductive substrate.
  • the insulating substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as an yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • Examples of the semiconductor substrate include a semiconductor substrate having an insulating region inside the semiconductor substrate, such as an SOI (Silicon On Insulator) substrate.
  • Examples of the conductive substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • Examples of the conductive substrate include a substrate having a metal nitride and a substrate having a metal oxide.
  • Examples of the conductive substrate include a substrate having a conductor or semiconductor provided on an insulating substrate, a substrate having a conductor or insulator provided on a semiconductor substrate, and a substrate having a semiconductor or insulator provided on a conductive substrate.
  • a substrate provided with elements may be used.
  • the elements provided on the substrate include a capacitor element, a resistor element, a switch element, a light-emitting element, a memory element, and the like.
  • Insulator examples include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides, each of which has insulating properties.
  • Examples of materials with a high dielectric constant include aluminum oxide, gallium oxide, hafnium oxide, tantalum oxide, zirconium oxide, hafnium zirconium oxide, oxides having aluminum and hafnium, oxynitrides having aluminum and hafnium, oxides having silicon and hafnium, oxynitrides having silicon and hafnium, and nitrides having silicon and hafnium.
  • materials with a low relative dielectric constant include inorganic insulating materials such as silicon oxide, silicon oxynitride, and silicon nitride oxide, and resins such as polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, and acrylic.
  • inorganic insulating materials with a low relative dielectric constant include silicon oxide with added fluorine, silicon oxide with added carbon, and silicon oxide with added carbon and nitrogen. Another example is silicon oxide with vacancies. These silicon oxides may contain nitrogen.
  • the electrical characteristics of a transistor using a metal oxide can be stabilized by surrounding the transistor with an insulator that has a function of suppressing the permeation of impurities and oxygen.
  • an insulator that has a function of suppressing the permeation of impurities and oxygen for example, an insulator containing boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, neodymium, hafnium, or tantalum can be used in a single layer or a stacked layer.
  • metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide
  • metal nitrides such as aluminum nitride, silicon nitride oxide, and silicon nitride can be used.
  • Insulators in contact with a semiconductor such as a gate insulator, or insulators provided near a semiconductor layer are preferably insulators having a region containing excess oxygen.
  • insulators having a region containing excess oxygen in contact with a semiconductor layer or in the vicinity of the semiconductor layer, oxygen vacancies in the semiconductor layer can be reduced.
  • Examples of insulators that are likely to form a region containing excess oxygen include silicon oxide, silicon oxynitride, and silicon oxide with vacancies.
  • Insulators that have a barrier property against oxygen include oxides containing either or both of aluminum and hafnium, oxides containing hafnium and silicon (hafnium silicate), magnesium oxide, gallium oxide, gallium zinc oxide, indium gallium zinc oxide, silicon nitride, and silicon nitride oxide.
  • oxides containing either or both of aluminum and hafnium include aluminum oxide, hafnium oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • Insulators that have barrier properties against hydrogen include aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, and silicon nitride oxide.
  • An insulator that has a barrier property against oxygen and an insulator that has a barrier property against hydrogen can be said to have a barrier property against either or both of oxygen and hydrogen.
  • Insulators having the function of capturing or fixing hydrogen include oxides containing magnesium, and oxides containing one or both of aluminum and hafnium. It is more preferable that these oxides have an amorphous structure. In oxides having an amorphous structure, oxygen atoms have dangling bonds, and the dangling bonds may have the property of capturing or fixing hydrogen. It is preferable that these metal oxides have an amorphous structure, but crystalline regions may be formed in some parts.
  • a barrier insulating film refers to an insulating film having a barrier property.
  • the barrier property refers to a property that a corresponding substance is difficult to diffuse (also referred to as a property that a corresponding substance is difficult to permeate, a property that the permeability of a corresponding substance is low, or a function of suppressing the diffusion of a corresponding substance).
  • the function of capturing or fixing a corresponding substance can be rephrased as a barrier property.
  • hydrogen refers to at least one of, for example, a hydrogen atom, a hydrogen molecule, and a substance bonded to hydrogen such as a water molecule and OH ⁇ .
  • impurities refer to impurities in a channel formation region or a semiconductor layer unless otherwise specified, and refer to at least one of, for example, a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2 , etc.), a copper atom, etc.
  • oxygen refers to at least one of, for example, an oxygen atom, an oxygen molecule, etc.
  • the barrier property against oxygen refers to a property that at least one of an oxygen atom, an oxygen molecule, etc. is difficult to diffuse.
  • the conductor it is preferable to use a metal element selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc., or an alloy containing the above-mentioned metal elements as a component, or an alloy combining the above-mentioned metal elements.
  • a nitride of the alloy or an oxide of the alloy may be used as the alloy containing the above-mentioned metal elements as a component.
  • tantalum nitride titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, etc.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • conductive materials containing nitrogen such as nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, nitrides containing ruthenium, nitrides containing tantalum and aluminum, or nitrides containing titanium and aluminum
  • conductive materials containing oxygen such as ruthenium oxide, oxides containing strontium and ruthenium, or oxides containing lanthanum and nickel
  • materials containing metal elements such as titanium, tantalum, or ruthenium are preferred because they are conductive materials that are difficult to oxidize, conductive materials that have a function of suppressing the diffusion of oxygen, or materials that maintain conductivity even when oxygen is absorbed.
  • examples of conductive materials containing oxygen include indium oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide, indium tin oxide containing titanium oxide, indium tin oxide to which silicon has been added, indium zinc oxide, and indium zinc oxide containing tungsten oxide.
  • a conductive film formed using a conductive material containing oxygen may be called an oxide conductive film.
  • conductive materials primarily composed of tungsten, copper, or aluminum are preferred because they have high conductivity.
  • a laminate structure may be formed by combining the above-mentioned material containing a metal element and a conductive material containing oxygen.
  • a laminate structure may be formed by combining the above-mentioned material containing a metal element and a conductive material containing nitrogen.
  • a laminate structure may be formed by combining the above-mentioned material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen.
  • a metal oxide is used for the channel formation region of a transistor, it is preferable to use a layered structure in which a material containing the above-mentioned metal element and a conductive material containing oxygen are combined for the conductor that functions as the gate electrode. In this case, it is preferable to provide the conductive material containing oxygen on the channel formation region side. By providing the conductive material containing oxygen on the channel formation region side, oxygen released from the conductive material is easily supplied to the channel formation region.
  • a conductive material containing oxygen and a metal element contained in the metal oxide in which the channel is formed as a conductor that functions as a gate electrode may also be used.
  • a conductive material containing the above-mentioned metal element and nitrogen may also be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride, may be used.
  • Indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and indium tin oxide with added silicon may also be used.
  • Indium gallium zinc oxide containing nitrogen may also be used.
  • Metal oxides may have lattice defects.
  • Lattice defects include point defects such as atomic vacancies and heteroatoms, line defects such as dislocations, surface defects such as grain boundaries, and volume defects such as voids.
  • Factors that cause lattice defects include a deviation in the ratio of the number of atoms of the constituent elements (an excess or deficiency of constituent atoms) and impurities.
  • the metal oxide used in the semiconductor layer of a transistor When a metal oxide is used in the semiconductor layer of a transistor, lattice defects in the metal oxide can cause carrier generation or capture. Therefore, if a metal oxide with many lattice defects is used in the semiconductor layer of a transistor, the electrical characteristics of the transistor may become unstable. Therefore, it is preferable that the metal oxide used in the semiconductor layer of a transistor has few lattice defects.
  • V O H oxygen vacancies
  • the transistor is likely to have normally-on characteristics. Therefore, it is preferable that oxygen vacancies and impurities are reduced as much as possible in the channel formation region in the metal oxide. In other words, it is preferable that the carrier concentration of the channel formation region in the metal oxide is reduced and the channel formation region in the metal oxide is made i-type (intrinsic) or substantially i-type.
  • the types of lattice defects likely to exist in metal oxides and the amount of lattice defects present vary depending on the structure of the metal oxide or the method of forming the metal oxide film.
  • Non-single crystal structures include, for example, CAAC structures, polycrystalline structures, nc structures, pseudo-amorphous (a-like) structures, and amorphous structures.
  • A-like structures have a structure between the nc structures and the amorphous structures. The classification of crystal structures will be described later.
  • metal oxides having an a-like structure and metal oxides having an amorphous structure have voids or low-density regions. That is, metal oxides having an a-like structure and metal oxides having an amorphous structure have lower crystallinity than metal oxides having an nc structure and metal oxides having a CAAC structure. In addition, metal oxides having an a-like structure have a higher hydrogen concentration in the metal oxide than metal oxides having an nc structure and metal oxides having a CAAC structure. Therefore, lattice defects are easily generated in metal oxides having an a-like structure and metal oxides having an amorphous structure.
  • a metal oxide with high crystallinity for the semiconductor layer of the transistor.
  • a metal oxide having a CAAC structure or a metal oxide having a single crystal structure By using such a metal oxide for the transistor, a transistor with good electrical characteristics can be realized. In addition, a highly reliable transistor can be realized.
  • a metal oxide for the channel formation region of a transistor, which increases the on-state current of the transistor.
  • the crystal has a crystal structure in which multiple layers (e.g., a first layer, a second layer, and a third layer) are stacked. That is, the crystal has a layered crystal structure (also called a layered crystal or layered structure). In this case, the c-axis of the crystal is oriented in the direction in which the multiple layers are stacked.
  • metal oxides having the crystal include single crystal oxide semiconductors and CAAC-OS.
  • the c-axis of the crystal in the normal direction to the surface on which the metal oxide is formed or the film surface. This allows the multiple layers to be arranged parallel or approximately parallel to the surface on which the metal oxide is formed or the film surface. In other words, the multiple layers extend in the channel length direction.
  • the above three-layered crystal structure has the following structure.
  • the first layer has an atomic coordination structure of an oxygen octahedron with the metal of the first layer at the center.
  • the second layer has an atomic coordination structure of an oxygen trigonal bipyramid or tetrahedron with the metal of the second layer at the center.
  • the third layer has an atomic coordination structure of an oxygen trigonal bipyramid or tetrahedron with the metal of the third layer at the center.
  • the crystal structure of the above crystals includes, for example, a YbFe 2 O 4 type structure, a Yb 2 Fe 3 O 7 type structure, and modified structures thereof.
  • each of the first layer to the third layer is preferably composed of one metal element or multiple metal elements having the same valence, and oxygen.
  • the valence of the one or multiple metal elements constituting the first layer is preferably the same as the valence of the one or multiple metal elements constituting the second layer.
  • the first layer and the second layer may have the same metal element.
  • the valence of the one or multiple metal elements constituting the first layer is different from the valence of the one or multiple metal elements constituting the third layer.
  • the above structure improves the crystallinity of the metal oxide and increases the mobility of the metal oxide. Therefore, by using the metal oxide in the channel formation region of a transistor, the on-state current of the transistor increases, and the electrical characteristics of the transistor can be improved.
  • Examples of the metal oxide of one embodiment of the present invention include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide of one embodiment of the present invention preferably contains at least indium (In) or zinc (Zn).
  • the metal oxide preferably has two or three elements selected from indium, element M, and zinc.
  • the element M is a metal element or semimetal element having a high bond energy with oxygen, for example, a metal element or semimetal element having a higher bond energy with oxygen than indium.
  • the element M include aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, calcium, strontium, barium, boron, silicon, germanium, and antimony.
  • the element M in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and even more preferably gallium.
  • the metal oxide of one embodiment of the present invention preferably has one or more selected from indium, gallium, and zinc.
  • metal elements and metalloid elements may be collectively referred to as "metal elements", and the "metal element” described in this specification, etc. may include metalloid elements.
  • indium zinc oxide In-Zn oxide
  • indium tin oxide In-Sn oxide
  • indium titanium oxide In-Ti oxide
  • indium gallium oxide In-Ga oxide
  • indium gallium aluminum oxide In-Ga-Al oxide
  • indium gallium tin oxide In-Ga-Sn oxide
  • gallium zinc oxide Ga-Zn oxide, also referred to as GZO
  • aluminum zinc oxide Al-Zn oxide, also referred to as AZO
  • IAZO indium Indium aluminum zinc oxide
  • indium tin zinc oxide In-Sn-Zn oxide
  • indium titanium zinc oxide In-Ti-Zn oxide
  • indium gallium tin zinc oxide In-Ga-Sn-Zn oxide, also written as IGZTO
  • the field effect mobility of the transistor can be increased.
  • the metal oxide may have one or more metal elements with a large periodic number instead of indium.
  • the metal oxide may have one or more metal elements with a large periodic number in addition to indium.
  • Examples of metal elements with a large periodic number include metal elements belonging to the fifth period and metal elements belonging to the sixth period.
  • the metal elements include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Note that lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
  • the metal oxide may also contain one or more nonmetallic elements.
  • the field effect mobility of the transistor may be increased.
  • nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. Therefore, fluctuations in the electrical characteristics of the transistor can be suppressed, and reliability can be improved.
  • the formation of oxygen vacancies in the metal oxide can be suppressed. Therefore, carrier generation due to oxygen vacancies can be suppressed, and a transistor with a small off-current can be obtained. Furthermore, fluctuations in the electrical characteristics of the transistor can be suppressed, and reliability can be improved.
  • the transistor can obtain a large on-current and high frequency characteristics.
  • In-Ga-Zn oxide may be used as an example of a metal oxide.
  • the metal oxide film formation method of the present invention it is preferable to deposit atoms one layer at a time.
  • the ALD method is used, so that it is easy to form a metal oxide having the above-mentioned layered crystal structure.
  • ALD plasma Enhanced ALD
  • the ALD method can deposit atoms one layer at a time, and therefore has the following advantages: extremely thin films can be formed; films can be formed on structures with high aspect ratios; films can be formed with fewer defects such as pinholes; films can be formed with excellent coverage; and films can be formed at low temperatures.
  • the PEALD method may be preferable because it can form films at lower temperatures by using plasma.
  • some precursors used in the ALD method contain elements such as carbon or chlorine.
  • films formed by the ALD method may contain more elements such as carbon or chlorine than films formed by other film formation methods. Note that the quantification of these elements can be performed using XPS or SIMS.
  • the metal oxide film formation method of one embodiment of the present invention uses the ALD method, but adopts one or both of the conditions of a high substrate temperature during film formation and the implementation of an impurity removal process, and therefore the amount of carbon and chlorine contained in the film may be smaller than when the ALD method is used without applying these.
  • the ALD method is a film formation method in which a film is formed by a reaction on the surface of a workpiece, unlike a film formation method in which particles released from a target are deposited. Therefore, it is a film formation method that is not easily affected by the shape of the workpiece and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, making it suitable for coating the surface of an opening with a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film formation speed, it may be preferable to use it in combination with other film formation methods such as a sputtering method or a CVD method, which have a fast film formation speed.
  • a method of forming a first metal oxide film using a sputtering method and forming a second metal oxide film on the first metal oxide using an ALD method can be mentioned.
  • the second metal oxide may grow as a crystal with the crystal part as a nucleus.
  • the ALD method can control the composition of the resulting film by the amount of raw material gas introduced.
  • the ALD method can form a film of any composition by adjusting the amount of raw material gas introduced, the number of introductions (also called the number of pulses), the time required for one pulse (also called the pulse time), and the like.
  • the ALD method can form a film whose composition changes continuously by changing the raw material gas while forming the film.
  • the time required for film formation can be shortened compared to forming a film using multiple film formation chambers because no time is required for transportation and pressure adjustment. Therefore, the productivity of memory devices can be increased in some cases.
  • a transistor with high field-effect mobility can be realized.
  • a highly reliable transistor can be realized.
  • a miniaturized or highly integrated transistor can be realized. For example, a transistor with a channel length of 2 nm to 30 nm can be manufactured.
  • an oxide semiconductor having a low carrier concentration is preferably used for the channel formation region of the transistor.
  • the carrier concentration of the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably 1 ⁇ 10 17 cm ⁇ 3 or less, more preferably 1 ⁇ 10 15 cm ⁇ 3 or less, more preferably 1 ⁇ 10 13 cm ⁇ 3 or less, more preferably 1 ⁇ 10 11 cm ⁇ 3 or less, and further preferably less than 1 ⁇ 10 10 cm ⁇ 3 and 1 ⁇ 10 ⁇ 9 cm ⁇ 3 or more. Note that in order to reduce the carrier concentration of the oxide semiconductor film, it is only necessary to reduce the impurity concentration in the oxide semiconductor film and reduce the density of defect states.
  • a semiconductor having a low impurity concentration and a low density of defect states is referred to as a high-purity intrinsic or substantially high-purity intrinsic.
  • an oxide semiconductor having a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • a highly pure intrinsic or substantially highly pure intrinsic oxide semiconductor film may have a low density of trap states because of its low density of defect states.
  • the charge trapped in the trap states of the oxide semiconductor takes a long time to disappear and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high density of trap states may have unstable electrical characteristics.
  • an impurity in an oxide semiconductor refers to, for example, anything other than the main component that constitutes the oxide semiconductor.
  • an element with a concentration of less than 0.1 atomic % can be considered an impurity.
  • the band gap of the oxide semiconductor is preferably larger than that of silicon (typically 1.1 eV), and is preferably 2 eV or more, more preferably 2.5 eV or more, and further preferably 3.0 eV or more.
  • the off-state current (also referred to as Ioff) of the transistor can be reduced.
  • OS transistors use oxide semiconductors, which are semiconductor materials with a wide band gap, and therefore the short channel effect can be suppressed. In other words, OS transistors are transistors that do not have the short channel effect or have an extremely small short channel effect.
  • the short channel effect is a degradation of electrical characteristics that becomes evident as transistors are miniaturized (channel length is reduced).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • S value refers to the amount of change in gate voltage in the subthreshold region that changes the drain current by one order of magnitude at a constant drain voltage.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • Characteristic length is an index of how easily the potential of the channel formation region bends. The smaller the characteristic length, the steeper the potential rises, and therefore the more resistant it is to short channel effects.
  • OS transistors are accumulation-type transistors, while Si transistors are inversion-type transistors. Therefore, compared to Si transistors, OS transistors have smaller characteristic lengths between the source region and the channel-forming region, and between the drain region and the channel-forming region. Therefore, OS transistors are more resistant to the short-channel effect than Si transistors. In other words, when it is desired to manufacture a transistor with a short channel length, OS transistors are more suitable than Si transistors.
  • the OS transistor can also be regarded as having an n + / n ⁇ /n + accumulation-type junction-less transistor structure or an n + /n ⁇ /n + accumulation-type non-junction transistor structure in which the channel formation region is an n ⁇ type region and the source and drain regions are n + type regions.
  • the OS transistor can have good electrical characteristics even when the memory device is miniaturized or highly integrated. For example, good electrical characteristics can be obtained even when the channel length or gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and 1 nm or more, 3 nm or more, or 5 nm or more.
  • the OS transistor can be preferably used as a transistor having a shorter channel length than that of a Si transistor.
  • the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region when the transistor is operating.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to, for example, 50 GHz or more, preferably 100 GHz or more, and more preferably 150 GHz or more in a room temperature environment.
  • OS transistors As explained above, compared to Si transistors, OS transistors have the excellent advantages of having a smaller off-state current and being able to fabricate transistors with a short channel length.
  • the carbon concentration in a channel formation region of the oxide semiconductor measured by SIMS is 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 19 atoms/cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 18 atoms/cm 3 or less, and further preferably 1 ⁇ 10 18 atoms/cm 3 or less.
  • the silicon concentration in the channel formation region of the oxide semiconductor measured by SIMS is 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 19 atoms/cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 18 atoms/cm 3 or less, and still more preferably 1 ⁇ 10 18 atoms/cm 3 or less.
  • the nitrogen concentration in a channel formation region of an oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 5 ⁇ 10 18 atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less, and further preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • Hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to form water, which may form an oxygen vacancy.
  • an electron serving as a carrier may be generated.
  • some of the hydrogen may bond to oxygen bonded to a metal atom to generate an electron serving as a carrier. Therefore, a transistor using an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. For this reason, it is preferable that hydrogen in a channel formation region of the oxide semiconductor is reduced as much as possible.
  • the hydrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 5 ⁇ 10 19 atoms/cm 3 , more preferably less than 1 ⁇ 10 19 atoms/cm 3 , more preferably less than 5 ⁇ 10 18 atoms/cm 3 , and further preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the concentration of the alkali metal or the alkaline earth metal in a channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the oxide semiconductor 230 can be rephrased as a semiconductor layer including a channel formation region of a transistor.
  • a semiconductor material that can be used for the semiconductor layer is not limited to the above-mentioned metal oxides.
  • a semiconductor material having a band gap (a semiconductor material that is not a zero-gap semiconductor) may be used for the semiconductor layer.
  • a semiconductor of a single element, a compound semiconductor, or a layered material (also referred to as an atomic layer material, a two-dimensional material, or the like) is preferably used for the semiconductor material.
  • layered material is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are stacked via bonds weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • Layered materials have high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity.
  • Examples of elemental semiconductors that can be used in the semiconductor material include silicon and germanium.
  • Examples of silicon that can be used in the semiconductor layer include single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon.
  • An example of polycrystalline silicon is low temperature polysilicon (LTPS).
  • Compound semiconductors that can be used for the semiconductor material include silicon carbide, silicon germanium, gallium arsenide, indium phosphide, boron nitride, and boron arsenide.
  • the boron nitride that can be used for the semiconductor layer preferably includes an amorphous structure.
  • the boron arsenide that can be used for the semiconductor layer preferably includes crystals with a cubic crystal structure.
  • Layered materials include graphene, silicene, boron carbonitride, and chalcogenides.
  • boron carbonitride carbon atoms, nitrogen atoms, and boron atoms are arranged in a hexagonal lattice structure on a plane.
  • Chalcogenides are compounds that contain chalcogen. Chalcogen is a general term for elements that belong to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • Other examples of chalcogenides include transition metal chalcogenides and Group 13 chalcogenides.
  • transition metal chalcogenide that functions as a semiconductor.
  • transition metal chalcogenides that can be used as the semiconductor layer include molybdenum sulfide (representatively MoS 2 ), molybdenum selenide (representatively MoSe 2 ), molybdenum tellurium (representatively MoTe 2 ), tungsten sulfide (representatively WS 2 ), tungsten selenide (representatively WSe 2 ), tungsten tellurium (representatively WTe 2 ), hafnium sulfide (representatively HfS 2 ), hafnium selenide (representatively HfSe 2 ), zirconium sulfide (representatively ZrS 2 ), and zirconium selenide (representatively ZrSe 2 ).
  • a new transistor, a new semiconductor device, and a new memory device can be provided.
  • a memory device that can be miniaturized or highly integrated can be provided.
  • a memory device with good frequency characteristics can be provided.
  • a memory device with high operating speed can be provided.
  • a memory device with good reliability can be provided.
  • a memory device with low power consumption can be provided.
  • a memory device having a transistor with a large on-state current can be provided.
  • a memory device with little variation in transistor characteristics can be provided.
  • a memory device with good electrical characteristics can be provided.
  • the memory cell 150 including the transistor 200 and the capacitor 100 described in this embodiment can be used as a memory cell of a storage device.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the off-state current of the transistor 200 is small, the use of the transistor 200 in a storage device allows stored contents to be retained for a long period of time. In other words, since no refresh operation is required or the frequency of the refresh operation is extremely low, the power consumption of the storage device can be sufficiently reduced. Furthermore, since the frequency characteristics of the transistor 200 are high, reading and writing to the storage device can be performed at high speed.
  • FIG. 12A is a plan view of the memory device.
  • Figure 12B is a cross-sectional view of the portion indicated by the dashed dotted line A1-A2 in Figure 12A. Note that some elements have been omitted from the plan view of Figure 12A to clarify the drawing.
  • each of the memory cells 150a and 150b shown in FIGS. 12A and 12B has the same configuration as the memory cell 150.
  • the memory cell 150a has a capacitance element 100a and a transistor 200a
  • the memory cell 150b has a capacitance element 100b and a transistor 200b. Therefore, in the memory device shown in FIGS. 12A and 12B, structures having the same functions as the structures constituting the memory device shown in FIGS. 1A to 1C are denoted by the same reference numerals. Note that in this section as well, the materials constituting the memory device can be the materials described in detail in ⁇ Configuration example of memory device>.
  • the conductor 260 functioning as the wiring WL is provided in each of the memory cells 150a and 150b.
  • the conductor 240 functioning as part of the wiring BL is provided in common to the memory cells 150a and 150b. In other words, the conductor 240 is in contact with the oxide semiconductor 230 of the memory cell 150a and the oxide semiconductor 230 of the memory cell 150b.
  • the memory device shown in Figures 12A and 12B has conductors 245 and 246 that are electrically connected to memory cells 150a and 150b and function as plugs (which can also be called connection electrodes).
  • Conductor 245 is disposed in openings formed in insulators 180, 280, and 140, and contacts the lower surface of conductor 240.
  • Conductor 246 is disposed in openings formed in insulators 287, 283, and 250, and contacts the upper surface of conductor 240.
  • conductors 245 and 246 can be made of a conductive material that is applicable to conductor 240.
  • the insulator 287 preferably has a low dielectric constant because it functions as an interlayer film. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • an insulator containing a material with a low dielectric constant, as described above in the [Insulator] section, can be used in a single layer or a multilayer configuration.
  • the concentration of impurities such as water and hydrogen in the insulator 287 be reduced. This can prevent impurities such as water and hydrogen from entering the channel formation region of the oxide semiconductor 230.
  • the conductors 245 and 246 function as plugs or wirings for electrically connecting circuit elements, wirings, electrodes, or terminals such as switches, transistors, capacitance elements, inductors, resistance elements, and diodes to the memory cells 150a and 150b.
  • the conductor 245 can be electrically connected to a sense amplifier (not shown) provided below the memory device shown in Figures 12A and 12B, and the conductor 246 can be electrically connected to a similar memory device (not shown) provided above the memory device shown in Figures 12A and 12B.
  • the conductors 245 and 246 function as part of the wiring BL. In this way, by providing a memory device or the like above or below the memory device shown in Figures 12A and 12B, the memory capacity per unit area can be increased.
  • memory cell 150a and memory cell 150b are configured to be line-symmetrical with respect to the perpendicular bisector of dashed dotted line A1-A2. Therefore, transistor 200a and transistor 200b are also arranged in line-symmetrical positions with conductor 245 and conductor 246 in between.
  • conductor 240 functions as the other of the source electrode and drain electrode of transistor 200a and as the other of the source electrode and drain electrode of transistor 200b.
  • transistor 200a and transistor 200b share conductor 245 and conductor 246 that function as plugs. In this way, by configuring the connection between two transistors and a plug as described above, a memory device that can be miniaturized or highly integrated can be provided.
  • the conductor 110 functioning as the wiring PL may be provided in each of the memory cells 150a and 150b, or may be provided in common to the memory cells 150a and 150b. However, as shown in FIG. 12B, the conductor 110 is provided at a distance from the conductor 245 to prevent the conductor 110 and the conductor 245 from shorting out.
  • a memory cell array can be formed by arranging the memory cells 150 in a three-dimensional matrix.
  • FIGS. 13A and 13B show an example of a memory device in which 4 ⁇ 2 ⁇ 4 memory cells 150 are arranged in the X, Y, and Z directions.
  • FIG. 13A is a plan view of the memory device.
  • FIG. 13B is a cross-sectional view of the portion indicated by the dashed dotted line A1-A2 in FIG. 13A. Note that some elements have been omitted from the plan view of FIG. 13A to clarify the drawing.
  • each of the memory cells 150a to 150d shown in FIG. 13A and FIG. 13B has the same configuration as the memory cell 150.
  • the memory cell 150a has a capacitor 100a and a transistor 200a
  • the memory cell 150b has a capacitor 100b and a transistor 200b
  • the memory cell 150c has a capacitor 100c and a transistor 200c
  • the memory cell 150d has a capacitor 100d and a transistor 200d. Therefore, in the memory device shown in FIG. 13A and FIG. 13B, the same reference numerals are attached to structures having the same functions as the structures constituting the memory device shown in FIG. 1. Note that in this section as well, the materials described in detail in ⁇ Configuration example of memory device> can be used as the constituent materials of the memory device.
  • a memory device consisting of memory cells 150a to 150d is referred to as a memory unit.
  • the memory device shown in FIG. 13A and FIG. 13B has memory units 160[1,1] to 160[2,4].
  • memory units 160[1,1] to 160[2,4] may be collectively referred to as memory unit 160.
  • Memory unit 160[1,2] is provided on memory unit 160[1,1]
  • memory unit 160[1,3] is provided on memory unit 160[1,2]
  • memory unit 160[1,4] is provided on memory unit 160[1,3].
  • Memory unit 160[2,1] is provided adjacent to memory unit 160[1,1] in the Y direction.
  • Memory unit 160[2,2] is provided above memory unit 160[2,1]
  • memory unit 160[2,3] is provided above memory unit 160[2,2]
  • memory unit 160[2,4] is provided above memory unit 160[2,3].
  • memory unit 160 has memory cell 150c arranged outside memory cell 150a, and memory cell 150d arranged outside memory cell 150b, with conductor 245 at the center.
  • this is a memory device in which memory cell 150c is provided adjacent to memory cell 150a, and memory cell 150d is provided adjacent to memory cell 150b, in the memory device shown in FIG. 12A and FIG. 12B.
  • the conductor 260 functioning as the wiring WL is shared between memory cells 150 adjacent in the Y direction. Furthermore, the conductor 240 functioning as part of the wiring BL is shared within the same memory unit. In other words, the conductor 240 is in contact with each of the oxide semiconductors 230 of the memory cells 150a to 150d.
  • a conductor 245 is provided between the conductors 240 of memory units adjacent in the Z direction.
  • the conductor 245 is provided in contact with the upper surface of the conductor 240 of memory unit 160[1,1] and the lower surface of the conductor 240 of memory unit 160[1,2].
  • the wiring BL is formed by the conductors 240 and 245 provided in each memory unit 160.
  • the conductor 245 is electrically connected to a sense amplifier (not shown) provided under the memory device shown in FIGS. 13A and 13B.
  • the memory cell of one embodiment of the present invention has a low-profile capacitor element and the memory unit can be formed thin, so that it can be said that the structure makes it easy to increase the degree of integration three-dimensionally.
  • the memory cells 150a and 150c and the memory cells 150b and 150d are configured to be linearly symmetrical with respect to the perpendicular bisector of the dashed dotted line A1-A2. Therefore, the transistors 200a and 200c and the transistors 200b and 200d are also arranged in linearly symmetrical positions with the conductor 245 in between.
  • the conductor 240 functions as the other of the source electrode and drain electrode of each of the transistors 200a to 200d.
  • the transistors 200a to 200d share the conductor 245 that functions as a plug. In this way, by configuring the connections between the four transistors and the plug as described above, a memory device that can be miniaturized or highly integrated can be provided.
  • the cells can be integrated and arranged without increasing the area occupied by the memory cell array.
  • a 3D memory cell array can be configured. Note that, although Figures 13A and 13B show an example of a configuration in which four layers each having two memory units are stacked, the present invention is not limited to this.
  • the memory device may have one layer having at least one memory cell 150, or two or more layers may be stacked.
  • Figures 13A and 13B show a configuration in which the conductor 245 functioning as a plug is arranged between the memory cells 150.
  • the configuration shows the conductor 245 functioning as a plug being arranged inside the memory unit 160.
  • the conductor 245 may be arranged outside the memory unit.
  • FIGS. 14A and 14B show an example of a memory device in which 3 ⁇ 3 ⁇ 4 memory cells 150 are arranged in the X, Y, and Z directions.
  • FIG. 14A is a plan view of the memory device.
  • FIG. 14B is a cross-sectional view of the area indicated by the dashed dotted line A1-A2 in FIG. 14A. Note that some elements have been omitted from the plan view of FIG. 14A to clarify the drawing.
  • the memory device illustrated in FIG. 14A and FIG. 14B has a structure in which m layers including memory cells 150 are stacked (m is an integer of 2 or more).
  • the layer provided in the first layer (bottom) is layer 170[1]
  • the layer provided in the second layer is layer 170[2]
  • the layer provided in the (m-1)th layer is layer 170[m-1]
  • the layer provided in the mth layer (top) is layer 170[m], as illustrated in FIG. 14B.
  • the memory device of one embodiment of the present invention may have a structure in which multiple layers including memory cells 150 are stacked.
  • the conductor 245 may be provided outside the memory unit.
  • the conductor 245 may also be electrically connected to a wiring provided in an upper layer of the layer including the conductor 245.
  • the conductor 245 provided in the layer 170[1] is electrically connected to a wiring provided in the layer 170[2].
  • the wiring provided in the layer 170[2] is provided in the same layer as the lower electrode (conductor 110) of the memory cell 150 included in the layer 170[2]. In other words, the wiring can be formed in the same process as the conductor 110.
  • the conductor 245 may be electrically connected to a wiring provided in an upper layer of the layer including the conductor 245, but the present invention is not limited to this.
  • the conductor 245 may be electrically connected to a wiring provided in the layer including the conductor 245.
  • the conductor 245 provided in the layer 170[1] may be electrically connected to a wiring provided in the layer 170[1].
  • the wiring provided in the layer 170[1] is provided in the same layer as the lower electrode (conductor 110) of the memory cell 150 included in the layer 170[1]. In other words, the wiring can be formed in the same process as the conductor 110.
  • FIG. 15A the planar layout of the memory device shown in FIG. 14A is shown in FIG. 15A.
  • the planar layout in FIG. 15A shows an area including 4 ⁇ 4 memory cells 150.
  • conductor 260 functioning as wiring WL
  • conductor 240 functioning as wiring BL
  • opening 290 Note that memory cell 150 is provided in an area where conductor 260, conductor 240, and opening 290 overlap.
  • opening 290 is provided in an area of conductor 240 where conductor 240 and conductor 260 intersect.
  • FIG. 15A shows a configuration in which memory cells 150 are arranged in a matrix. Also, a configuration in which openings 290 are arranged in a matrix is shown. Also, a configuration in which conductor 260 is provided extending in the Y direction, and conductor 240 is provided extending in the X direction is shown. In other words, a configuration in which conductor 260 and conductor 240 are perpendicular to each other is shown. Also, a configuration in which conductor 260 has a uniform width in a direction perpendicular to the direction in which conductor 260 extends (X direction), and conductor 240 has a uniform width in a direction perpendicular to the direction in which conductor 240 extends (Y direction) is shown. However, the present invention is not limited to this.
  • Figure 15B is another example of a planar layout of a memory device.
  • the planar layout of Figure 15B illustrates conductor 260, conductor 240, conductor 245, and opening 290, similar to Figure 15A.
  • the memory device shown in Figure 15B differs from the memory device shown in Figure 15A mainly in the arrangement of memory cells 150 (opening 290), the shape of conductor 240, and the direction in which conductor 260 extends.
  • the memory cells 150 may be arranged in a zigzag pattern in the Y direction.
  • the memory cell adjacent to the first memory cell in the X direction is the second memory cell
  • the memory cell adjacent to the first and second memory cells in the Y direction is the third memory cell.
  • the center of the third memory cell may be located on a straight line that passes through the middle of the first and second memory cells and is parallel to the Y direction.
  • the third memory cell can be said to be located at a position that is halfway in the X direction from the first and second memory cells.
  • the conductor 240 has a first region and a second region.
  • the first region is the opening 290 and the region in the vicinity thereof, and the width in the Y direction of the first region is the first width.
  • the first region can be said to have a shape with rounded corners of a rectangle.
  • the second region is the region between adjacent openings 290 in one conductor 240, and the width in the Y direction of the second region is the second width. In this case, it is preferable that the second width is smaller than the first width.
  • the extension direction of the conductor 260 is inclined with respect to the Y direction.
  • the extension direction of the conductor 260 may not be perpendicular to the extension direction of the conductor 240. In other words, it is preferable that the conductor 260 intersects with the conductor 240.
  • Figure 15C is another example of a planar layout of a memory device.
  • the planar layout of Figure 15C illustrates conductor 260, conductor 240, conductor 245, and opening 290, similar to Figure 15B.
  • the memory device shown in Figure 15C differs from the memory device shown in Figure 15B mainly in the shape of the first region of conductor 240.
  • the first region of the conductor 240 shown in FIG. 15B has a rectangular shape with rounded corners in a plan view, and one side of the rectangle is parallel to the X or Y direction.
  • the first region of the conductor 240 shown in FIG. 15C has a rectangular shape with rounded corners in a plan view, and the diagonal of the rectangle is parallel to the X or Y direction.
  • Figures 15B and 15C show an example in which the first region of the conductor 240 has a rectangular shape with rounded corners in a plan view, but the present invention is not limited to this.
  • FIG. 16A is another example of a planar layout of a memory device.
  • the planar layout of FIG. 16A illustrates conductor 260, conductor 240, conductor 245, and opening 290, similar to FIG. 15B.
  • the memory device illustrated in FIG. 16A differs from the memory device illustrated in FIG. 15B or FIG. 15C mainly in the shape of the first region of conductor 240.
  • the first region of the conductor 240 shown in FIG. 16B is circular in plan view.
  • the memory cells 150 openings 290
  • the physical distance between the conductors 240 can be reduced. This allows for miniaturization and high integration of the memory device.
  • the first region of the conductor 240 in plan view is not limited to the shape described above.
  • the first region of the conductor 240 in plan view may be an approximately circular shape such as an ellipse, a polygonal shape such as a rectangle, or a polygonal shape such as a rectangle with rounded corners.
  • FIG. 16A shows a configuration in which the width of the conductor 260 in the direction perpendicular to the direction in which the conductor 260 extends is uniform, but the present invention is not limited to this.
  • Figure 16B is another example of a planar layout of a memory device.
  • the planar layout of Figure 16B illustrates conductor 260, conductor 240, conductor 245, and opening 290, similar to Figure 16A.
  • the memory device shown in Figure 16B differs from the memory device shown in Figure 16A mainly in the shape of conductor 260.
  • the conductor 260 shown in FIG. 16B has a first region and a second region, similar to the conductor 240.
  • the first region is the opening 290 and the region in its vicinity, and is circular in plan view.
  • the second region is the region between adjacent openings 290 in one conductor 260.
  • the first region of the conductor 260 overlaps with the first region of the conductor 240.
  • Figure 16C is another example of a planar layout of a memory device.
  • the planar layout of Figure 16C illustrates conductor 260, conductor 240, conductor 245, and opening 290, similar to Figure 16A.
  • the memory device shown in Figure 16C differs from the memory device shown in Figure 16A mainly in the shape and extension direction of conductor 260.
  • the conductor 260 shown in FIG. 16C has a triangular wave shape in plan view and extends in the Y direction. With this configuration, when the memory cells 150 (openings 290) are arranged in a zigzag pattern in the Y direction, the physical distance between the conductors 240 can be reduced. This allows the memory device to be miniaturized and highly integrated. Note that the conductor 260 in plan view is not limited to the above, and may be meander-shaped, for example.
  • a memory device having a 3D memory cell array will be described in detail in a later embodiment.
  • FIG. 17 is a block diagram illustrating a configuration example of a memory device 300 according to one embodiment of the present invention.
  • the memory device 300 illustrated in Fig. 17 includes a driver circuit 21 and a memory cell array 20.
  • the memory cell array 20 includes a functional layer 50 including a plurality of memory cells 10 and a plurality of functional circuits 51.
  • FIG. 17 shows an example in which the memory cell array 20 has a plurality of memory cells 10 arranged in a matrix of m rows and n columns (m and n are integers of 2 or more).
  • a functional circuit 51 is provided for each wiring BL that functions as a bit line.
  • FIG. 17 shows an example in which a plurality of functional circuits 51 are provided corresponding to n wirings BL.
  • the memory cell 10 in the first row and first column is indicated as memory cell 10[1,1] and the memory cell 10 in the mth row and nth column is indicated as memory cell 10[m,n].
  • an arbitrary row may be indicated as row i.
  • An arbitrary column may be indicated as column j.
  • i is an integer between 1 and m
  • j is an integer between 1 and n.
  • the memory cell 10 in the ith row and jth column is indicated as memory cell 10[i,j].
  • i+ ⁇ ⁇ is a positive or negative integer
  • the memory cell array 20 also includes m wirings WL extending in the row direction, m wirings PL extending in the row direction, and n wirings BL extending in the column direction.
  • the first wiring WL (first row) is indicated as wiring WL[1]
  • the mth wiring WL (mth row) is indicated as wiring WL[m].
  • the first wiring PL (first row) is indicated as wiring PL[1]
  • the mth wiring PL (mth row) is indicated as wiring PL[m].
  • the first wiring BL (first column) is indicated as wiring BL[1]
  • the nth wiring BL (nth column) is indicated as wiring BL[n].
  • the memory cells 10 in the i-th row are electrically connected to the wiring WL (wiring WL[i]) in the i-th row and the wiring PL (wiring PL[i]) in the i-th row.
  • the memory cells 10 in the j-th column are electrically connected to the wiring BL (wiring BL[j]) in the j-th column.
  • the memory cell array 20 can be a DOSRAM (registered trademark) (Dynamic Oxide Semiconductor Random Access Memory).
  • DOSRAM is a RAM having 1T (transistor) 1C (capacitor) type memory cells, and refers to a memory in which the access transistor is a transistor having an oxide semiconductor in the channel formation region (hereinafter also referred to as an "OS transistor").
  • OS transistor oxide semiconductor in the channel formation region
  • the access transistor In the off state, the current flowing between the source and drain of an OS transistor, that is, the leakage current, is extremely small.
  • DOSRAM can hold a charge corresponding to the data held in the capacitance element (capacitor) for a long time. Therefore, DOSRAM can reduce the frequency of refresh operations compared to DRAM consisting of a transistor having silicon in the channel formation region (hereinafter also referred to as an "Si transistor”). As a result, it is possible to achieve low power consumption.
  • the memory cells 10 can be stacked by stacking OS transistors as described in embodiment 1 and the like.
  • the memory cell array 20 shown in FIG. 17 multiple memory cell arrays 20[1] to 20[m] can be stacked.
  • the memory cell arrays 20[1] to 20[m] of the memory cell array 20 can be arranged in the vertical direction of the substrate surface on which the driver circuit 21 is provided, thereby improving the memory density of the memory cells 10.
  • the memory cell array 20 can be manufactured by repeatedly using the same manufacturing process in the vertical direction.
  • the memory device 300 can reduce the manufacturing cost of the memory cell array 20.
  • the wiring BL functions as a bit line for writing and reading data.
  • the wiring WL functions as a word line for controlling the on/off (conductive or non-conductive) of an access transistor that functions as a switch.
  • the wiring PL functions as a constant potential line connected to a capacitance element.
  • the memory cells 10 in each of the memory cell arrays 20[1] to 20[m] are connected to the functional circuit 51 via wiring BL.
  • the wiring BL can be arranged in a vertical direction to the substrate surface on which the driver circuit 21 is provided.
  • the length of the wiring between the memory cell array 20 and the functional circuit 51 can be shortened. Therefore, the signal propagation distance between the two circuits connected to the bit line can be shortened, and the resistance and parasitic capacitance of the bit line can be significantly reduced, thereby reducing power consumption and signal delay.
  • the functional circuit 51 has a function of amplifying the data potential held in the memory cell 10 and outputting it to the sense amplifier 46 of the driver circuit 21 via the wiring GBL (not shown) described later.
  • This configuration makes it possible to amplify a slight potential difference in the wiring BL when reading data.
  • the wiring GBL can be arranged in the vertical direction of the substrate surface on which the driver circuit 21 is provided, just like the wiring BL.
  • the wiring BL is provided in contact with the semiconductor layer of the transistor included in the memory cell 10.
  • the wiring BL is provided in contact with a region that functions as the source or drain of the semiconductor layer of the transistor included in the memory cell 10.
  • the wiring BL is provided in contact with a conductor that is provided in contact with a region that functions as the source or drain of the semiconductor layer of the transistor included in the memory cell 10.
  • the wiring BL can be said to be a wiring for electrically connecting one of the source or drain of the transistor included in the memory cell 10 in each layer of the memory cell array 20 to the functional circuit 51 in the vertical direction.
  • the memory cell array 20 can be stacked on the drive circuit 21. By stacking the drive circuit 21 and the memory cell array 20, the signal propagation distance between the drive circuit 21 and the memory cell array 20 can be shortened. This reduces the resistance and parasitic capacitance between the drive circuit 21 and the memory cell array 20, thereby reducing power consumption and signal delay. In addition, the memory device 300 can be made smaller.
  • the functional circuit 51 is made of OS transistors, similar to the transistors in the memory cells 10 of the DOSRAM, and can be freely arranged on circuits using Si transistors, similar to the memory cell arrays 20[1] to 20[m], making integration easy. By configuring the functional circuit 51 to amplify signals, the circuits in the subsequent stages, such as the sense amplifier 46, can be made smaller, and the memory device 300 can be made smaller.
  • the drive circuit 21 has a PSW 22 (power switch), a PSW 23, and a peripheral circuit 31.
  • the peripheral circuit 31 has a peripheral circuit 41, a control circuit 32, and a voltage generation circuit 33.
  • each circuit, signal, and voltage can be selected or removed as needed. Alternatively, other circuits or other signals may be added.
  • Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • signals BW, CE, and GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signals PON1 and PON2 are power gating control signals. Signals PON1 and PON2 may be generated by control circuit 32.
  • the control circuit 32 is a logic circuit that has the function of controlling the overall operation of the memory device 300. For example, the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the memory device 300. Alternatively, the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode (e.g., write operation, read operation) of the memory device 300.
  • the control circuit 32 generates a control signal for the peripheral circuit 41 so that this operation mode is executed.
  • the voltage generation circuit 33 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling the input of the signal CLK to the voltage generation circuit 33. For example, when an H-level signal is given to the signal WAKE, the signal CLK is input to the voltage generation circuit 33, and the voltage generation circuit 33 generates a negative voltage.
  • the peripheral circuit 41 is a circuit for writing and reading data to the memory cells 10.
  • the peripheral circuit 41 is also a circuit for outputting various signals for controlling the functional circuit 51.
  • the peripheral circuit 41 has a row decoder 42, a column decoder 44, a row driver 43, a column driver 45, an input circuit 47, an output circuit 48, and a sense amplifier 46.
  • the row decoder 42 and the column decoder 44 have the function of decoding the signal ADDR.
  • the row decoder 42 is a circuit for specifying the row to be accessed
  • the column decoder 44 is a circuit for specifying the column to be accessed.
  • the row driver 43 has the function of selecting the wiring WL specified by the row decoder 42.
  • the column driver 45 has the function of writing data to the memory cell 10, the function of reading data from the memory cell 10, the function of retaining the read data, etc.
  • the input circuit 47 has a function of holding a signal WDA.
  • the data held by the input circuit 47 is output to the column driver 45.
  • the output data of the input circuit 47 is data (Din) to be written to the memory cell 10.
  • the data (Dout) read from the memory cell 10 by the column driver 45 is output to the output circuit 48.
  • the output circuit 48 has a function of holding Dout.
  • the output circuit 48 has a function of outputting Dout to the outside of the memory device 300.
  • the data output from the output circuit 48 is the signal RDA.
  • PSW22 has a function of controlling the supply of VDD to the peripheral circuit 31.
  • PSW23 has a function of controlling the supply of VHM to the row driver 43.
  • the high power supply voltage of the memory device 300 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to set the word line to a high level, and is higher than VDD.
  • the on/off of PSW22 is controlled by signal PON1, and the on/off of PSW23 is controlled by signal PON2.
  • the number of power domains to which VDD is supplied in the peripheral circuit 31 is one, but it is also possible to have multiple power domains. In this case, a power switch can be provided for each power domain.
  • the memory cell array 20 having memory cell arrays 20[1] to 20[m] (m is an integer of 2 or more) and a functional layer 50 can be provided by stacking multiple layers of memory cell arrays 20 on a driving circuit 21. By stacking multiple layers of memory cell arrays 20, the memory density of the memory cells 10 can be increased.
  • the memory cell array 20 provided in the first layer is shown as memory cell array 20[1]
  • the memory cell array 20 provided in the second layer is shown as memory cell array 20[2]
  • the memory cell array 20 provided in the fifth layer is shown as memory cell array 20[5].
  • the wiring WL and wiring PL extending in the X direction, and the wiring BL extending in the Z direction are illustrated. Note that, in order to make the drawing easier to see, the wiring WL and wiring PL of each memory cell array 20 are partially omitted.
  • FIG. 18A shows a configuration in which the wiring PL is extended in the X direction, the present invention is not limited to this.
  • the wiring PL may be extended in the Y direction, or the wiring PL may be extended in the X direction and the Y direction, for example, the wiring PL may be provided in a planar shape.
  • Figure 18B is a schematic diagram illustrating a configuration example of a functional circuit 51 connected to the wiring BL illustrated in Figure 18A, and memory cells 10 in memory cell arrays 20[1] to 20[5] connected to the wiring BL.
  • Figure 18B also illustrates a wiring GBL provided between the functional circuit 51 and the driver circuit 21. Note that a configuration in which multiple memory cells (memory cells 10) are electrically connected to one wiring BL is also referred to as a "memory string.” Note that in the drawings, the wiring GBL may be illustrated with a thick line to improve visibility.
  • Figure 18B illustrates an example of the circuit configuration of a memory cell 10 connected to wiring BL.
  • the memory cell 10 has a transistor 11 and a capacitor 12.
  • the transistor 11, the capacitor 12, and each wiring (BL, WL, etc.) may also be referred to as wiring BL[1] and wiring WL[1], for example, as wiring BL and wiring WL.
  • one of the source and drain of transistor 11 is connected to wiring BL.
  • the other of the source and drain of transistor 11 is connected to one electrode of capacitance element 12.
  • the other electrode of capacitance element 12 is connected to wiring PL.
  • the gate of transistor 11 is connected to wiring WL.
  • two memory cells 10 connected to a common wiring BL in the same layer can have the structure shown in FIG. 12 according to the first embodiment.
  • FIG. 18B and other figures a configuration is shown in which two memory cells 10 are connected to a common wiring BL in the same layer, but the present invention is not limited to this.
  • a configuration in which four memory cells 10 are connected to a common wiring BL in the same layer may be used, or a configuration in which eight memory cells 10 are connected to a common wiring BL in the same layer may be used.
  • the structure shown in FIG. 13 relating to embodiment 1 may be used.
  • the wiring PL is a wiring that provides a constant potential to maintain the potential of the capacitance element 12.
  • FIG. 19A shows a schematic diagram of a memory device 300 in which the functional layer 50 and the memory cell arrays 20[1] to 20[m] are repeated as a unit 70. Note that although FIG. 19A shows one wiring GBL, the wiring GBL may be provided as appropriate according to the number of functional circuits 51 provided in the functional layer 50.
  • the wiring GBL is provided in contact with the semiconductor layer of the transistor in the functional circuit 51.
  • the wiring GBL is provided in contact with a region that functions as the source or drain of the semiconductor layer of the transistor in the functional circuit 51.
  • the wiring GBL is provided in contact with a conductor that is provided in contact with a region that functions as the source or drain of the semiconductor layer of the transistor in the functional circuit 51.
  • the wiring GBL can be said to be a wiring for electrically connecting one of the source or drain of the transistor in the functional circuit 51 in the functional layer 50 to the driver circuit 21 in the vertical direction.
  • the repeating unit 70 including the functional circuit 51 and the memory cell arrays 20[1] to 20[m] may be further stacked.
  • the memory device 300A of one embodiment of the present invention can include repeating units 70[1] to 70[p] (p is an integer of 2 or more) as illustrated in FIG. 19B.
  • the wiring GBL is connected to the functional layer 50 included in the repeating unit 70.
  • the wiring GBL may be provided as appropriate depending on the number of functional circuits 51.
  • OS transistors are stacked and wiring that functions as a bit line is arranged in a vertical direction to the substrate surface on which the driver circuit 21 is provided.
  • the wiring that functions as a bit line extending from the memory cell array 20 in a vertical direction to the substrate surface By arranging the wiring that functions as a bit line extending from the memory cell array 20 in a vertical direction to the substrate surface, the length of the wiring between the memory cell array 20 and the driver circuit 21 can be shortened. Therefore, the parasitic capacitance of the bit line can be significantly reduced.
  • a functional layer 50 having a functional circuit 51 that has a function of amplifying and outputting the data potential held in the memory cell 10 is provided in the layer in which the memory cell array 20 is provided.
  • a slight potential difference in the wiring BL that functions as a bit line when reading data can be amplified to drive the sense amplifier 46 of the driver circuit 21. Since circuits such as the sense amplifier can be miniaturized, the memory device 300 can be miniaturized. In addition, it is possible to operate the memory device even if the capacitance of the capacitive element 12 in the memory cell 10 is reduced.
  • Example of configuration of memory cell array 20 and functional circuit 51 20 a configuration example of the functional circuit 51 described in FIG. 17 to FIG. 19 and a configuration example of the sense amplifier 46 included in the memory cell array 20 and the driver circuit 21 will be described.
  • the driver circuit 21 connected to wirings GBL (GBL_A, GBL_B) connected to functional circuits 51 (51_A, 51_B) connected to memory cells 10 (10_A, 10_B) connected to different wirings BL (BL_A, BL_B) is illustrated.
  • a precharge circuit 71_A, a precharge circuit 71_B, a switch circuit 72_A, a switch circuit 72_B, and a write/read circuit 73 are illustrated.
  • Transistors 52_a, 52_b, 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b are illustrated as functional circuits 51_A and 51_B.
  • Transistors 52_a, 52_b, 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b illustrated in FIG. 20 are OS transistors, similar to transistor 11 included in memory cell 10.
  • the functional layer 50 including the functional circuit 51 can be stacked in the same manner as memory cell arrays 20[1] to 20[m].
  • Wirings BL_A and BL_B are connected to the gates of transistors 52_a and 52_b.
  • Wirings GBL_A and GBL_B are connected to one of the sources or drains of transistors 53_a, 53_b, 54_a, and 54_b.
  • Wirings GBL_A and GBL_B are provided in the vertical direction like wirings BL_A and BL_B, and are connected to transistors in driver circuit 21.
  • Control signals WE, RE, and MUX are provided to the gates of transistors 53_a, 53_b, 54_a, 54_b, 55_a, and 55_b, as shown in FIG. 20.
  • the transistors 81_1 through 81_6 and 82_1 through 82_4 constituting the sense amplifier 46, precharge circuit 71_A, and precharge circuit 71_B shown in FIG. 20 are composed of Si transistors.
  • the switches 83_A through 83_D constituting the switch circuit 72_A and switch circuit 72_B can also be composed of Si transistors.
  • One of the sources or drains of the transistors 53_a, 53_b, 54_a, and 54_b is connected to the transistors or switches constituting the precharge circuit 71_A, precharge circuit 71_B, sense amplifier 46, and switch circuit 72_A.
  • the precharge circuit 71_A has n-channel transistors 81_1 to 81_3.
  • the precharge circuit 71_A is a circuit for precharging the wirings BL_A and BL_B to an intermediate potential VPC that corresponds to a potential VDD/2 between VDD and VSS in response to a precharge signal provided to the precharge line PCL1.
  • the precharge circuit 71_B has n-channel transistors 81_4 to 81_6.
  • the precharge circuit 71_B is a circuit for precharging the wiring GBL_A and the wiring GBL_B to an intermediate potential VPC that corresponds to a potential VDD/2 between VDD and VSS in response to a precharge signal provided to the precharge line PCL2.
  • the sense amplifier 46 has a p-channel transistor 82_1, a p-channel transistor 82_2, an n-channel transistor 82_3, and an n-channel transistor 82_4 connected to the wiring VHH or the wiring VLL.
  • the wiring VHH or the wiring VLL is a wiring having a function of providing VDD or VSS.
  • the transistors 82_1 to 82_4 are transistors that form an inverter loop.
  • the potentials of the precharged wirings BL_A and BL_B change by selecting the memory cell 10_A and the memory cell 10_B, and the potentials of the wirings GBL_A and GBL_B are set to the high power supply potential VDD or the low power supply potential VSS according to the change.
  • the potentials of the wirings GBL_A and GBL_B can be output to the outside via the switches 83_C and 83_D, and the write/read circuit 73.
  • the wirings BL_A and BL_B, and the wirings GBL_A and GBL_B correspond to bit line pairs.
  • the write/read circuit 73 controls the writing of data signals according to the signal EN_data.
  • the switch circuit 72_A is a circuit for controlling the conduction state between the sense amplifier 46 and the wiring GBL_A and wiring GBL_B.
  • the switch circuit 72_A is switched on or off under the control of the switching signal CSEL1.
  • the switches 83_A and 83_B are n-channel transistors, the switching signal CSEL1 is turned on at a high level and turned off at a low level.
  • the switch circuit 72_B is a circuit for controlling the conduction state between the write/read circuit 73 and the bit line pair connected to the sense amplifier 46.
  • the switch circuit 72_B is switched on or off under the control of the switching signal CSEL2.
  • the switches 83_C and 83_D may be similar to the switches 83_A and 83_B.
  • the memory device 300 can be configured to connect the memory cell 10, the functional circuit 51, and the sense amplifier 46 via wiring BL and wiring GBL arranged in the vertical direction, which is the shortest distance.
  • the number of functional layers 50 having transistors that constitute the functional circuit 51 increases, the load on the wiring BL is reduced, which shortens the write time and makes it easier to read data.
  • each transistor in the functional circuits 51_A and 51_B is controlled in response to control signals WE, RE, and a selection signal MUX.
  • Each transistor can output the potential of the wiring BL to the driver circuit 21 via the wiring GBL in response to the control signal and the selection signal.
  • the functional circuits 51_A and 51_B can function as sense amplifiers composed of OS transistors. With this configuration, a slight potential difference in the wiring BL can be amplified during reading to drive the sense amplifier 46 using Si transistors.
  • FIG. 3 an example of a chip 1200 on which a memory device of the present invention is implemented is shown with reference to Figures 21A and 21B.
  • a plurality of circuits (systems) are implemented on the chip 1200.
  • a technology for integrating a plurality of circuits (systems) on a single chip in this manner is sometimes called a system on chip (SoC).
  • SoC system on chip
  • the chip 1200 has a CPU 1211, a GPU 1212, one or more analog calculation units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, etc.
  • Bumps (not shown) are provided on the chip 1200, which are connected to the first surface of the package substrate 1201, as shown in FIG. 21B.
  • a plurality of bumps 1202 are provided on the back surface of the first surface of the package substrate 1201, which are connected to the motherboard 1203.
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221 or a flash memory 1222.
  • a storage device such as a DRAM 1221 or a flash memory 1222.
  • the DOSRAM described in the previous embodiment may be used for the DRAM 1221. This allows the DRAM 1221 to consume less power, operate at a higher speed, and have a larger capacity.
  • the CPU 1211 preferably has multiple CPU cores.
  • the GPU 1212 preferably has multiple GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the memory may be the DOSRAM described above.
  • the GPU 1212 is suitable for parallel calculation of multiple data, and may be used for image processing or multiply-and-accumulate operations. By providing the GPU 1212 with an image processing circuit or a multiply-and-accumulate circuit using the oxide semiconductor of the present invention, it becomes possible to perform image processing and multiply-and-accumulate operations with low power consumption.
  • the wiring between the CPU 1211 and GPU 1212 can be shortened, and data can be transferred from the CPU 1211 to the GPU 1212, data can be transferred between the memories of the CPU 1211 and GPU 1212, and the results of calculations performed by the GPU 1212 can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog calculation unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit.
  • the analog calculation unit 1213 may also be provided with the above-mentioned product-sum calculation circuit.
  • the memory controller 1214 has a circuit that functions as a controller for the DRAM 1221 and a circuit that functions as an interface for the flash memory 1222.
  • the interface 1215 has an interface circuit with externally connected devices such as a display device, a speaker, a microphone, a camera, and a controller. Controllers include a mouse, a keyboard, and a game controller. Examples of such interfaces that can be used include a Universal Serial Bus (USB) and a High-Definition Multimedia Interface (HDMI (registered trademark)).
  • USB Universal Serial Bus
  • HDMI High-Definition Multimedia Interface
  • the network circuit 1216 includes a network circuit such as a LAN (Local Area Network). It may also include a circuit for network security.
  • LAN Local Area Network
  • circuits can be formed in chip 1200 using the same manufacturing process. Therefore, even if the number of circuits required for chip 1200 increases, there is no need to increase the manufacturing process, and chip 1200 can be manufactured at low cost.
  • the package substrate 1201 on which the chip 1200 having the GPU 1212 is provided, the motherboard 1203 on which the DRAM 1221 and the flash memory 1222 are provided can be referred to as a GPU module 1204.
  • the GPU module 1204 has the chip 1200 using SoC technology, so that its size can be reduced. In addition, since it excels in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (portable) game consoles.
  • the product-sum calculation circuit using the GPU 1212 can execute techniques such as deep neural networks (DNN), convolutional neural networks (CNN), recurrent neural networks (RNN), autoencoders, deep Boltzmann machines (DBM), and deep belief networks (DBN), so that the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • DNN deep neural networks
  • CNN convolutional neural networks
  • RNN recurrent neural networks
  • DBM deep Boltzmann machines
  • DBN deep belief networks
  • Embodiment 4 This embodiment describes an example of an electronic component and an electronic device in which the memory device described in the above embodiment is built in.
  • the electronic components and electronic devices can have low power consumption and high speed.
  • FIG. 22A shows a perspective view of an electronic component 700 and a substrate (mounting substrate 704) on which the electronic component 700 is mounted.
  • the electronic component 700 shown in FIG. 22A has a memory device 720 in a mold 711.
  • FIG. 22A omits a portion of the electronic component 700 to show its interior.
  • the electronic component 700 has lands 712 on the outside of the mold 711.
  • the lands 712 are electrically connected to electrode pads 713, and the electrode pads 713 are electrically connected to the memory device 720 by wires 714.
  • the electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and electrically connected on the printed circuit board 702 to complete the mounting substrate 704.
  • the memory device 720 has a drive circuit layer 721 and a memory circuit layer 722.
  • FIG 22B shows a perspective view of electronic component 730.
  • Electronic component 730 is an example of a SiP (System in package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and multiple memory devices 720 are provided on interposer 731.
  • a semiconductor device 735 and multiple memory devices 720 are provided on interposer 731.
  • the semiconductor device 735 can be an integrated circuit (semiconductor device) such as a CPU, GPU, or FPGA.
  • the package substrate 732 may be a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like.
  • the interposer 731 may be a silicon interposer, a resin interposer, or the like.
  • the interposer 731 has multiple wirings and functions to electrically connect multiple integrated circuits with different terminal pitches.
  • the multiple wirings are provided in a single layer or multiple layers.
  • the interposer 731 also functions to electrically connect the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732.
  • the interposer may be called a "rewiring substrate” or "intermediate substrate.”
  • a through electrode may be provided in the interposer 731, and the integrated circuits and the package substrate 732 may be electrically connected using the through electrode.
  • a TSV Through Silicon Via
  • interposer 731 It is preferable to use a silicon interposer as the interposer 731. Since silicon interposers do not require active elements, they can be manufactured at lower cost than integrated circuits. On the other hand, wiring on silicon interposers can be formed using semiconductor processes, making it easy to form fine wiring that is difficult to achieve with resin interposers.
  • SiP, MCM, etc. that use silicon interposers
  • deterioration in reliability due to differences in the expansion coefficient between the integrated circuit and the interposer is less likely to occur.
  • the surface of the silicon interposer is highly flat, poor connection between the integrated circuit mounted on the silicon interposer and the silicon interposer is less likely to occur.
  • a heat sink may be provided overlapping the electronic component 730.
  • electrodes 733 may be provided on the bottom of the package substrate 732.
  • FIG. 22B shows an example in which the electrodes 733 are formed from solder balls. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be achieved.
  • the electrodes 733 may also be formed from conductive pins. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be achieved.
  • the electronic component 730 can be mounted on other substrates using various mounting methods, including but not limited to BGA and PGA.
  • mounting methods such as SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), or QFN (Quad Flat Non-leaded package) can be used.
  • Embodiment 5 an application example of a storage device using the storage device described in the previous embodiment will be described.
  • the storage device described in the previous embodiment can be applied to various electronic devices (e.g., information terminals, computers, smartphones, electronic book terminals, digital cameras (including video cameras), recording and playback devices, navigation systems, etc.).
  • the storage device described in the above embodiment as a storage device for the electronic device, the electronic device can be made to consume less power and operate at a higher speed.
  • the computer here includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • FIGS. 23A to 23E are schematic diagrams showing some configuration examples of a removable storage device.
  • the storage device described in the previous embodiment is processed into a packaged memory chip and used in various storage devices and removable memories.
  • FIG 23A is a schematic diagram of a USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the board 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the board 1104.
  • the memory device shown in the previous embodiment can be incorporated in the memory chip 1105, etc.
  • FIG 23B is a schematic diagram of the external appearance of an SD card
  • Figure 23C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the board 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the board 1113.
  • the capacity of the SD card 1110 can be increased by providing a memory chip 1114 on the back side of the board 1113 as well.
  • a wireless chip with a wireless communication function may also be provided on the board 1113. This makes it possible to read and write data from and to the memory chip 1114 through wireless communication between the host device and the SD card 1110.
  • the memory device shown in the previous embodiment can be incorporated into the memory chip 1114, etc.
  • FIG 23D is a schematic diagram of the appearance of an SSD
  • Figure 23E is a schematic diagram of the internal structure of the SSD.
  • SSD 1150 has a housing 1151, a connector 1152, and a board 1153.
  • Board 1153 is housed in housing 1151.
  • memory chip 1154, memory chip 1155, and controller chip 1156 are attached to board 1153.
  • Memory chip 1155 is a work memory for controller chip 1156, and may be, for example, a DOSRAM chip.
  • the memory device shown in the previous embodiment can be incorporated into memory chip 1154, etc.
  • a memory device can be used in a processor such as a CPU or a GPU, or a chip.
  • a processor such as a CPU or a GPU, or a chip in an electronic device
  • the electronic device can have low power consumption and high speed.
  • Specific examples of electronic devices including a processor such as a CPU or a GPU, or a chip using the memory device are shown in FIG. 24A to FIG. 24H .
  • the GPU or chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • electronic devices include electronic devices with relatively large screens, such as television devices, monitors for desktop or notebook information terminals, digital signage, large game machines such as pachinko machines, digital cameras, digital video cameras, digital photo frames, electronic book readers, mobile phones, portable game machines, portable information terminals, and audio playback devices.
  • game machines such as pachinko machines, digital cameras, digital video cameras, digital photo frames, electronic book readers, mobile phones, portable game machines, portable information terminals, and audio playback devices.
  • by providing the GPU or chip according to one embodiment of the present invention in an electronic device it is possible to mount artificial intelligence on the electronic device.
  • the electronic device of one embodiment of the present invention may have an antenna. By receiving a signal through the antenna, images, information, and the like can be displayed on the display portion.
  • the antenna may be used for contactless power transmission.
  • the electronic device of one embodiment of the present invention may have a sensor (including a function to sense, detect or measure force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared light).
  • a sensor including a function to sense, detect or measure force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substances, sound, time, hardness, electric field, current, voltage, power, radiation, flow rate, humidity, gradient, vibration, odor or infrared light).
  • the electronic device of one embodiment of the present invention can have various functions. For example, it can have a function of displaying various information (still images, videos, text images, etc.) on a display unit, a touch panel function, a function of displaying a calendar, date, or time, a function of executing various software (programs), a wireless communication function, a function of reading out a program or data recorded on a recording medium, and the like. Examples of electronic devices are shown in Figures 24A to 24H.
  • [Information terminal] 24A illustrates a mobile phone (smartphone), which is a type of information terminal.
  • the information terminal 5100 includes a housing 5101 and a display unit 5102. As input interfaces, a touch panel is provided on the display unit 5102 and buttons are provided on the housing 5101.
  • the information terminal 5100 can achieve low power consumption and high speed.
  • FIG. 24B shows a notebook type information terminal 5200.
  • the notebook type information terminal 5200 has an information terminal main body 5201, a display unit 5202, and a keyboard 5203.
  • the notebook information terminal 5200 can achieve low power consumption and high speed by applying a chip of one embodiment of the present invention.
  • a smartphone and a notebook type information terminal are shown as examples of electronic devices in Figs. 24A and 24B, respectively, but information terminals other than smartphones and notebook type information terminals can also be applied.
  • Examples of information terminals other than smartphones and notebook type information terminals include PDAs (Personal Digital Assistants), desktop type information terminals, and workstations.
  • [game machine] 24C illustrates a portable game machine 5300, which is an example of a game machine.
  • the portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, an operation key 5306, and the like.
  • the housing 5302 and the housing 5303 can be detached from the housing 5301.
  • an image displayed on the display portion 5304 can be output to another video device (not shown).
  • the housing 5302 and the housing 5303 can each function as an operation portion. This allows a plurality of players to play a game at the same time.
  • the chips described in the above embodiments can be incorporated in the chips provided on the substrates of the housings 5301, 5302, and 5303.
  • FIG. 24D also shows a stationary game machine 5400, which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or via a wired connection.
  • a game machine with low power consumption By applying a GPU or chip of one embodiment of the present invention to a game machine such as a portable game machine 5300 or a stationary game machine 5400, a game machine with low power consumption can be realized.
  • low power consumption can reduce heat generation from the circuit, so that the effect of heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • 24C and 24D show a portable game machine and a stationary game machine as examples of game machines, but game machines to which the GPU or chip of one embodiment of the present invention is applied are not limited to these.
  • game machines to which the GPU or chip of one embodiment of the present invention is applied include arcade game machines installed in entertainment facilities (game centers, amusement parks, etc.) and pitching machines for batting practice installed in sports facilities.
  • the GPU or chip of one aspect of the present invention can be applied to a large computer.
  • Figure 24E is a diagram showing a supercomputer 5500, which is an example of a large computer.
  • Figure 24F is a diagram showing a rack-mounted calculator 5502 that the supercomputer 5500 has.
  • the supercomputer 5500 has a rack 5501 and multiple rack-mounted computers 5502.
  • the multiple computers 5502 are stored in the rack 5501.
  • the computer 5502 is also provided with multiple boards 5504, and the GPU or chip described in the above embodiment can be mounted on the boards.
  • the supercomputer 5500 is a large computer used mainly for scientific and technological calculations. In scientific and technological calculations, huge amounts of calculations need to be processed at high speed, so power consumption is high and chips generate a lot of heat. For example, in a data center that has multiple supercomputers 5500, the amount of digital data used becomes extremely large. Specifically, the amount of digital data in the world is expected to exceed 10 24 (yota) bytes or 10 30 (quetta) bytes.
  • a supercomputer with low power consumption can be realized.
  • low power consumption can reduce heat generation from the circuit, and therefore the influence of heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • a supercomputer with low power consumption can be realized. This is expected to reduce the amount of digital data in the world and make a significant contribution to measures against global warming.
  • a supercomputer is illustrated as an example of a large computer, but large computers to which the GPU or chip of one embodiment of the present invention is applied are not limited to this.
  • Examples of large computers to which the GPU or chip of one embodiment of the present invention is applied include computers that provide services (servers) and large general-purpose computers (mainframes).
  • the GPU or chip according to one embodiment of the present invention can be applied to automobiles, which are moving objects, and to the area around the driver's seat of an automobile.
  • Figure 24G is a diagram showing the area around the windshield inside an automobile, which is an example of a moving body.
  • Figure 24G shows display panel 5701, display panel 5702, and display panel 5703 attached to the dashboard, as well as display panel 5704 attached to a pillar.
  • the display panels 5701 to 5703 can provide various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear status, air conditioning settings, and the like.
  • the display items and layouts displayed on the display panels can be changed as appropriate to suit the user's preferences, making it possible to improve the design.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 can display an image from an imaging device (not shown) installed in the vehicle to complement the field of view (blind spot) blocked by the pillar. In other words, by displaying an image from an imaging device installed outside the vehicle, blind spots can be complemented and safety can be increased. Furthermore, by displaying an image that complements the invisible parts, safety can be confirmed more naturally and without any sense of discomfort.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one embodiment of the present invention can be used as a component of artificial intelligence, and therefore, for example, the chip can be used in an automatic driving system for automobiles.
  • the chip can also be used in a system that provides road guidance, hazard prediction, and the like.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance and hazard prediction.
  • moving bodies can include trains, monorails, ships, and flying bodies (helicopters, unmanned aerial vehicles (drones), airplanes, rockets), and the chip of one embodiment of the present invention can be applied to these moving bodies to provide them with a system that utilizes artificial intelligence.
  • [electric appliances] 24H shows an example of an electric appliance, an electric refrigerator-freezer 5800.
  • the electric refrigerator-freezer 5800 has a housing 5801, a refrigerator door 5802, a freezer door 5803, and the like.
  • an electric refrigerator-freezer 5800 with artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 can have a function of automatically generating a menu based on the ingredients stored in the electric refrigerator-freezer 5800 and the expiration dates of those ingredients, and a function of automatically adjusting the temperature to match the ingredients stored in the electric refrigerator-freezer 5800.
  • An electric refrigerator-freezer has been described as an example of an electrical appliance, but other electrical appliances include, for example, vacuum cleaners, microwave ovens, electric ovens, rice cookers, water heaters, induction cookers, water servers, air conditioners and other heating and cooling appliances, washing machines, dryers, and audiovisual equipment.
  • a storage device of one embodiment of the present invention includes an OS transistor.
  • the OS transistor has small changes in electrical characteristics due to radiation exposure.
  • the OS transistor has high resistance to radiation and can be preferably used in an environment where radiation may be incident.
  • the OS transistor can be preferably used in outer space.
  • FIG. 25 a specific example of application of the storage device of one embodiment of the present invention to space equipment will be described with reference to FIG. 25 .
  • Figure 25 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is shown as an example of outer space.
  • outer space refers to an altitude of 100 km or more, for example, but the outer space described in this specification may also include the thermosphere, mesosphere, and stratosphere.
  • outer space is an environment with radiation levels 100 times higher than on Earth.
  • radiation include electromagnetic waves (electromagnetic radiation) such as X-rays and gamma rays, as well as particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
  • the solar panel 6802 When sunlight is irradiated onto the solar panel 6802, the power required for the operation of the satellite 6800 is generated. However, for example, in a situation where the solar panel is not irradiated with sunlight, or where the amount of sunlight irradiating the solar panel is small, the amount of power generated is small. Therefore, there is a possibility that the power required for the operation of the satellite 6800 will not be generated. In order to operate the satellite 6800 even in a situation where the generated power is small, it is advisable to provide the satellite 6800 with a secondary battery 6805. Note that the solar panel may be called a solar cell module.
  • the artificial satellite 6800 can generate a signal.
  • the signal is transmitted via the antenna 6803, and can be received, for example, by a receiver installed on the ground or by another artificial satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • the control device 6807 also has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using, for example, one or more selected from a CPU, a GPU, and a storage device.
  • a storage device including an OS transistor which is one embodiment of the present invention, is preferably used for the control device 6807.
  • the electrical characteristics of an OS transistor change less when exposed to radiation than those of a Si transistor. In other words, the OS transistor is highly reliable even in an environment where radiation may be incident, and can be preferably used.
  • the artificial satellite 6800 can also be configured to have a sensor.
  • the artificial satellite 6800 can have the function of detecting sunlight reflected off an object on the ground.
  • the artificial satellite 6800 can have a thermal infrared sensor, the artificial satellite 6800 can have the function of detecting thermal infrared rays emitted from the earth's surface. From the above, the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is given as an example of space equipment, but the present invention is not limited thereto.
  • a storage device according to one embodiment of the present invention can be suitably used in space equipment such as a spaceship, a space capsule, or a space probe.

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Abstract

微細化または高集積化が可能な記憶装置を提供する。 縦型トランジスタの直下に形成された容量素子を有し、縦型トランジスタのソース電極またはドレイン電極の一方と容量素子の一方の電極は共有される構成を有する。したがって、縦型トランジスタおよび容量素子の重畳面積が大きく、集積度の高い記憶装置とすることができる。また、セル面積に対する容量素子の面積比率を大きくすることができるため容量素子を低背化することができ、薄型のメモリセルアレイを形成することができる。

Description

記憶装置
本発明の一態様は、トランジスタ、半導体装置、記憶装置、および電子機器に関する。または、本発明の一態様は、記憶装置、または半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、およびモジュールに関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
また、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。また、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
ＬＳＩ、ＣＰＵ、メモリなどの半導体回路（ＩＣチップ）は、プリント配線基板などに実装され、様々な電子機器の部品の一つとして用いられている。また、半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは、画像表示装置（単に表示装置とも表記する）のような電子デバイスとして実用化されているが、上述の半導体回路にも適用されることが期待されている。
トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。
例えば、特許文献１には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている。また、特許文献２には、酸化物半導体を用いたトランジスタのリーク電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置などが開示されている。
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３および非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。
さらに、トランジスタを縦型とすることができれば、集積回路の高密度化を図ることができる。例えば、特許文献４には、酸化物半導体の側面が、ゲート絶縁体を介してゲート電極に覆われている縦型のトランジスタが開示されている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報 国際公開第２０２１／０５３４７３号 特開２０１３−２１１５３７号公報
Ｍ．Ｏｏｔａ　ｅｔ．ａｌ，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３
記憶装置（メモリ）は、設計ルールの縮小とともに記憶容量が高められてきた。シリコン半導体を用いるＤＲＡＭセルは一つのトランジスタと一つの容量素子を有し、２次元方向（面方向）の集積度を高めるために、当該容量素子としてトレンチキャパシタが用いられている。トレンチキャパシタは円筒型で電極面積を広く形成できるため、単位面積あたりの静電容量を高めることができる。
ただし、必要な静電容量を確保するためには微細化が進むほどアスペクト比を大きくしなければならず、プロセスの難度が高まっていた。そのため、比較的アスペクト比が小さく、作りやすいトレンチキャパシタを用いた場合でも動作が可能な新規の記憶装置の開発が求められている。
また、更なる微細化は難度が高く、開発コストは膨大であり、２次元方向の集積度は原理的にもいずれ限界に達する。そのため、３次元方向（高さ方向）にもセルを集積化する技術の開発が行われている。３次元構造の記憶装置において、集積度を高めるには、メモリセルアレイを薄型とすることが望まれる。すなわち、トレンチキャパシタを低背化してアスペクト比を小さくすることが望まれる。
したがって、本発明の一態様は、微細化または高集積化が可能な記憶装置を提供することを課題の一つとする。または、薄型のメモリセルアレイを有する記憶装置を提供することを課題の一つとする。または、良好な電気特性を有する記憶装置を提供することを課題の一つとする。または、信頼性が良好な記憶装置を提供することを課題の一つとする。または、低消費電力の記憶装置を提供することを課題の一つとする。または、新規の記憶装置を提供することを課題の一つとする。または、新規の半導体装置等を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、トランジスタの下方に容量素子が設けられたメモリセルを有し、トランジスタは、第１の絶縁体が有する第１の開口部の側面に沿って設けられたチャネル形成領域を有し、容量素子は、第２の絶縁体が有する第２の開口部の側面に沿って設けられた第１の電極と、第１の電極と接して第２の開口部を覆う誘電体と、誘電体と接して第２の開口部を埋め込むように設けられる第２の電極と、を有し、第２の開口部は、上面が円形の柱状形状であり、第２の電極は、トランジスタのソース電極またはドレイン電極の一方と共有される領域を有し、メモリセルのレイアウトが４Ｆ２（Ｆは最小加工寸法）であり、密度が１００個／μｍ２以上５００個／μｍ２以下であり、第２の開口部の深さＬが４００ｎｍ以上１０００ｎｍ以下であり、容量素子に必要な静電容量をＣｓ、誘電体の誘電率をε、第２の開口部に設けられる第２の電極の半径をａとしたとき、誘電体の膜厚は、０．８５ｂより大きく、ｂより小さい値であり、ｂ＝ａ（ｅｘｐ（２πεＬ／Ｃｓ）−１）である記憶装置である。
上記記憶装置において、第２の開口部は、第１の開口部と重なる領域を有することが好ましい。
上記記憶装置において、第２の開口部の径は、トランジスタのソース電極またはドレイン電極の他方の幅と同一であることが好ましい。
上記記憶装置において、トランジスタのチャネル長は、トランジスタのチャネル幅よりも小さいことが好ましい。
上記記憶装置において、誘電体は、第１の酸化ジルコニウムと、酸化アルミニウムと、第２の酸化ジルコニウムとの積層であることが好ましい。
上記記憶装置において、トランジスタのチャネル形成領域は酸化物半導体を有し、酸化物半導体は、Ｉｎ、Ｇａ、およびＺｎの中から選ばれるいずれか一つまたは複数を有することが好ましい。
本発明の一態様により、微細化または高集積化が可能な記憶装置を提供することができる。または、薄型のメモリセルアレイを有する記憶装置を提供することができる。または、良好な電気特性を有する記憶装置を提供することができる。または、信頼性が良好な記憶装置を提供することができる。または、低消費電力の記憶装置を提供することができる。または、新規の記憶装置を提供することができる。または、新規の半導体装置等を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａは、記憶装置を説明する平面図である。図１Ｂおよび図１Ｃは、記憶装置を説明する断面図である。
図２Ａおよび図２Ｂは、記憶装置を説明する平面図である。
図３は、記憶装置の構成を説明するための回路図である。
図４Ａ乃至図４Ｄは、記憶装置を説明する図である。
図５Ａおよび図５Ｃは、容量素子のモデルを説明する図である。図５Ｂはトランジスタのモデルを説明する図である。
図６は、メモリセルの密度と誘電体の膜厚の関係を説明する図である。
図７は、メモリセルの密度とビット線負荷の関係を説明する図である。
図８は、メモリセルの密度と誘電体の膜厚の関係を説明する図である。
図９Ａおよび図９Ｂはトランジスタを説明する図である。
図１０Ａおよび図１０Ｂは、記憶装置の一例を示す断面図である。
図１１Ａおよび図１１Ｂは、記憶装置の一例を示す断面図である。
図１２Ａは、記憶装置の一例を説明する平面図である。図１２Ｂは、記憶装置の一例を説明する断面図である。
図１３Ａは、記憶装置の一例を説明する平面図である。図１３Ｂは、記憶装置の一例を説明する断面図である。
図１４Ａは、記憶装置の一例を説明する平面図である。図１４Ｂは、記憶装置の一例を説明する断面図である。
図１５Ａ乃至図１５Ｃは、記憶装置の一例を説明する平面レイアウトである。
図１６Ａ乃至図１６Ｃは、記憶装置の一例を説明する平面レイアウトである。
図１７は、記憶装置の構成例を説明するブロック図である。
図１８Ａは、記憶装置の構成例を説明する模式図である。図１８Ｂは、記憶装置の構成例とそれを説明する回路図である。
図１９Ａおよび図１９Ｂは、記憶装置の構成例を説明する模式図である。
図２０は、記憶装置の構成例を説明する回路図である。
図２１Ａおよび図２１Ｂは本発明の一態様に係る半導体装置の模式図である。
図２２Ａおよび図２２Ｂは電子部品の一例を説明する図である。
図２３Ａ乃至図２３Ｅは本発明の一態様に係る記憶装置の模式図である。
図２４Ａ乃至図２４Ｈは本発明の一態様に係る電子機器を示す図である。
図２５は、宇宙用機器の一例を示す図である。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
また、本明細書等において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多いものである。酸化窒化物としては、酸化窒化シリコン、酸化窒化アルミニウム、および、酸化窒化ハフニウムなどが挙げられる。また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多いものである。窒化酸化物としては、窒化酸化シリコン、窒化酸化アルミニウム、および、窒化酸化ハフニウムなどが挙げられる。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
（実施の形態１）
本実施の形態では、本発明の一態様である記憶装置について説明する。本発明の一態様である記憶装置は、一つのトランジスタおよび一つの容量素子を有する。
トランジスタには、絶縁層に設けた開口部において、当該絶縁層の側面にチャネル形成領域を有する占有面積の小さい縦型トランジスタが用いられる。縦型トランジスタはチャネル長を短く、チャネル幅を長くできる構成であることから、オン電流を高めることができる。また、容量素子にはトレンチキャパシタが用いられる。
容量素子は、縦型トランジスタの直下に形成することができ、縦型トランジスタのソース電極またはドレイン電極の一方と容量素子の一方の電極は共有される構成を有する。したがって、縦型トランジスタおよび容量素子の重畳面積が大きく、集積度の高い記憶装置とすることができる。
プレーナ型トランジスタまたはＦＩＮ型トランジスタを用いる場合は、構造上トランジスタと容量素子との重畳面積を容易に大きくできないが、本発明の一態様では、縦型トランジスタと容量素子の占有面積を略同等とすることができる。したがって、セル面積に対するトランジスタおよび容量素子の面積比率を大きくすることができる。容量素子（トレンチキャパシタ）において、同一の静電容量では径が大きいほど低背化することができ、薄型のメモリセルアレイを形成することができる。すなわち、本発明の一態様は、記憶装置を３次元構造とした場合においても集積度を高めやすい構成であるといえる。
なお、本明細書等において、低背化とは、構造体の高さを減少させることを意味する。
＜記憶装置の構成例＞
図１を用いて、トランジスタおよび容量素子を有する記憶装置の構成を説明する。図１Ａ乃至図１Ｃは、トランジスタ２００および容量素子１００を有する記憶装置の平面図および断面図である。図１Ａは、当該記憶装置の平面図である。また、図１Ｂおよび図１Ｃは、当該記憶装置の断面図である。ここで、図１Ｂは、図１ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図１Ｃは、図１ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。なお、図１Ａの平面図では、図の明瞭化のために一部の要素を省いている。
なお、本明細書に係る図面等において、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。なお、本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」および「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書等では、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
図１Ａ乃至図１Ｃに示す記憶装置は、基板（図示せず）上の絶縁体１４０と、絶縁体１４０上の導電体１１０と、導電体１１０上のメモリセル１５０と、導電体１１０上の絶縁体１８０と、絶縁体２８０と、メモリセル１５０上の絶縁体２８３と、を有する。絶縁体１４０、絶縁体１８０、絶縁体２８０、および絶縁体２８３は、層間膜として機能する。導電体１１０は、配線として機能する。
メモリセル１５０は、導電体１１０上の容量素子１００と、容量素子１００上のトランジスタ２００と、を有する。
容量素子１００は、導電体１１０上に接して設けられる導電体１１５と、導電体１１５に接して設けられる絶縁体１３０と、絶縁体１３０に接して設けられる導電体１２０と、を有する。導電体１２０は一対の電極の一方（上部電極と呼ぶ場合がある）として機能し、導電体１１５は一対の電極の他方（下部電極と呼ぶ場合がある）として機能し、絶縁体１３０は誘電体として機能する。つまり、容量素子１００は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
図１Ｂおよび図１Ｃに示すように、絶縁体１８０には、導電体１１０に達する開口部１９０が設けられている。導電体１１５の少なくとも一部は、開口部１９０に配置されている。なお、導電体１１５は、開口部１９０において導電体１１０の上面に接する領域と、開口部１９０において絶縁体１８０の側面に沿って配置された領域と、を有する。絶縁体１３０は、少なくとも一部が開口部１９０を覆うように配置されている。導電体１２０は、少なくとも一部が開口部１９０内に位置するように配置されている。なお、導電体１２０は、図１Ｂおよび図１Ｃに示すように、開口部１９０を埋め込むように設けることが好ましい。
図２Ａは、導電体１１０、導電体１１５、導電体１２０、および開口部１９０を抜粋して示す平面図である。なお、絶縁体１８０に設けられる開口部１９０は破線で示している。図２Ａに示すように、導電体１１５は、導電体１１０と重なる領域において、開口部１９０を覆うように配置される。
容量素子１００は、開口部１９０の側面において、上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、開口部１９０の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、記憶装置の読み出し動作を安定にすることができる。また、記憶装置の微細化または高集積化を推し進めることができる。
開口部１９０は上面が円形の柱状形状を有する。このような構成にすることで、記憶装置の微細化または高集積化を図ることができる。なお、開口部１９０の側面は、導電体１１０の上面に対して垂直であることが好ましい。
開口部１９０の側面および導電体１１０の上面に沿って導電体１１５および絶縁体１３０が積層して設けられている。また、開口部１９０を埋めるように、絶縁体１３０上に導電体１２０が設けられている。このような構成を有する容量素子１００は、トレンチ型容量またはトレンチキャパシタと呼称することもできる。
容量素子１００上に、絶縁体２８０が配置されている。つまり、導電体１１５、絶縁体１３０、および導電体１２０の上に、絶縁体２８０が配置されている。別言すると、絶縁体２８０の下に、導電体１２０が配置されている。
トランジスタ２００は、導電体１２０と、絶縁体２８０上の導電体２４０と、酸化物半導体２３０と、酸化物半導体２３０上の絶縁体２５０と、絶縁体２５０上の導電体２６０と、を有する。酸化物半導体２３０は半導体層として機能し、導電体２６０はゲート電極として機能し、絶縁体２５０はゲート絶縁体として機能し、導電体１２０はソース電極およびドレイン電極の一方として機能し、導電体２４０はソース電極およびドレイン電極の他方として機能する。
図１Ｂおよび図１Ｃに示すように、絶縁体２８０および導電体２４０には、導電体１２０に達する開口部２９０が設けられている。酸化物半導体２３０の少なくとも一部は、開口部２９０に配置されている。なお、酸化物半導体２３０は、開口部２９０において導電体１２０の上面に接する領域と、開口部２９０において導電体２４０の側面に接する領域と、開口部２９０の外部において導電体２４０の上面の少なくとも一部に接する領域と、を有する。絶縁体２５０は、少なくとも一部が開口部２９０に位置するように配置されている。導電体２６０は、少なくとも一部が開口部２９０に位置するように配置されている。なお、導電体２６０は、図１Ｂおよび図１Ｃに示すように、開口部２９０を埋め込むように設けることが好ましい。
図２Ｂは、導電体１２０、酸化物半導体２３０、導電体２４０、導電体２６０、および開口部２９０を抜粋して示す平面図である。なお、絶縁体２８０に設けられる開口部２９０は破線で示している。図２Ｂに示すように、導電体２４０は、導電体１２０と重なる領域に開口部２９０を有する。
酸化物半導体２３０は、開口部２９０における導電体２４０の側面と接する領域と、導電体２４０の上面の一部と接する領域と、を有する。このように、酸化物半導体２３０が導電体２４０の側面だけでなく上面にも接することで、酸化物半導体２３０と導電体２４０とが接する面積を大きくすることができる。
図１Ａ乃至図１Ｃに示すように、トランジスタ２００は、容量素子１００と重なるように設けられる。また、トランジスタ２００の構造の一部が設けられる開口部２９０は、容量素子１００の構造の一部が設けられる開口部１９０と重なる領域を有する。特に、導電体１２０は、トランジスタ２００のソース電極およびドレイン電極の一方としての機能と、容量素子１００の上部電極としての機能とを有するため、トランジスタ２００と容量素子１００は、構造の一部を共有することになる。
このような構成にすることで、平面視において、占有面積を大きく増加させることなく、トランジスタ２００および容量素子１００を設けることができる。これにより、メモリセル１５０の占有面積を低減できるため、メモリセル１５０を高密度に配置し、記憶装置の記憶容量を大きくすることができる。言い換えると、記憶装置を高集積化することができる。
また、トランジスタ２００のソース電極またはドレイン電極の一方と容量素子１００の一方の電極は共有された構成、すなわち配線などを介さずにトランジスタ２００と容量素子１００が直接接続された構成である。したがって、両者間の電気抵抗を最小限とすることができ、充電または放電時の電流損失を低減させることができる。
本実施の形態に示す記憶装置の回路図を図３に示す。図３に示すように、図１Ａ乃至図１Ｃに示す構成は、記憶装置のメモリセルとして機能する。メモリセルは、トランジスタＴｒと容量素子Ｃとを有する。ここで、トランジスタＴｒはトランジスタ２００に対応し、容量素子Ｃは容量素子１００に対応する。
トランジスタＴｒのソースおよびドレインの一方は、容量素子Ｃの一対の電極の一方に接続される。トランジスタＴｒのソースおよびドレインの他方は、配線ＢＬに接続される。トランジスタＴｒのゲートは、配線ＷＬに接続される。容量素子Ｃの一対の電極の他方は、配線ＰＬに接続される。
ここで、配線ＢＬは導電体２４０に対応し、配線ＷＬは導電体２６０に対応し、配線ＰＬは導電体１１０に対応する。図１Ａ乃至図１Ｃに示すように、導電体２６０はＹ方向に延在して設けられ、導電体２４０はＸ方向に延在して設けられることが好ましい。このような構成にすることで、配線ＢＬと、配線ＷＬは互いに交差して設けられる。また、図１Ａでは、配線ＰＬ（導電体１１０）が面状に設けられているが、本発明はこれに限られるものではない。例えば、配線ＰＬは、配線ＷＬ（導電体２６０）に平行に設けられてもよいし、配線ＢＬ（導電体２４０）に平行に設けられてもよい。
なお、メモリセルおよびメモリセルアレイについては、後の実施の形態で詳細に説明する。
次に、容量素子１００に必要な静電容量について説明する。前述したように、本発明の一態様のメモリセルは、トランジスタ２００および容量素子１００を重畳面積が大きくなるように設けることができる。したがって、セルサイズを小さくしやすく、かつセル面積に対する容量素子の面積比率を大きくすることができる。
容量素子１００の面積比率を大きくすることで容量素子１００の径を大きくすることができるため、開口部１９０の側面に設けられる電極の面積を増加させることができる。したがって、低背化した容量素子１００を有する薄型のメモリセルアレイを形成することができる。
また、トランジスタ２００および容量素子１００を重畳面積が大きくなるように設けることで、容量素子１００の上部電極かつトランジスタ２００のソースまたはドレインの一方の電極である導電体１２０の上面の面積を小さく形成することができる。
導電体１２０の上面面積を小さくすることで、導電体１２０と導電体２４０との間に形成される寄生容量を極めて小さくことができる。導電体２４０はビット線（図３の配線ＢＬに相当）として機能するため、ビット線負荷が低減する。ビット線負荷を低減することにより、容量素子１００の静電容量を低減することができるため、容量素子１００をさらに低背化しやすくなる。
トランジスタとしてプレーナ型またはフィン型を用いた場合も、トランジスタと容量素子等が重なる領域を有する構成が一般的である。図４Ａ乃至図４Ｄにプレーナ型トランジスタと容量素子で構成されるメモリセルの一例を示す。
図４Ａは、プレーナ型トランジスタを用いた場合におけるトランジスタ２００ｐと、トランジスタ２００ｐの下方に設けられる容量素子１００のセル内における配置の概略を示す上面図である。また、図４Ｂは、図４Ａに示す一点鎖線Ｂ１−Ｂ２に対応する断面図である。
図４Ａ、図４Ｂに示すように、トランジスタ２００ｐの下方に容量素子１００を設ける場合は、トランジスタ２００ｐのソース電極またはドレイン電極と容量素子１００の一方の電極（上部電極）とを接続する配線およびプラグ等の要素ＣＥが設けられる。このように、要素ＣＥを考慮してトランジスタおよび容量素子１００を配置する必要があるため、セルの微細化を妨げてしまう。また、要素ＣＥを形成するための工程が必要になる。
図４Ｃは、プレーナ型トランジスタを用いた場合におけるトランジスタ２００ｐと、トランジスタ２００ｐの上方に設けられる容量素子１００のメモリセル内における配置の概略を示す上面図である。また、図４Ｄは、図４Ｃに示す一点鎖線Ｂ１−Ｂ２に対応する断面図である。
図４Ｃ、図４Ｄに示すように、トランジスタ２００ｐの上方に容量素子１００を設ける場合は、トランジスタ２００Ｐと容量素子１００との間に両者を接続する要素ＣＥを配置することができる。したがって、トランジスタ２００ｐの下方に容量素子１００を設ける場合よりも微細化には優位である。ただし、本発明の一態様のように、トランジスタおよび容量素子の形状および面積をほぼ一致させて重ねることは困難であり、薄型および微細化への課題が残る。
容量素子１００に必要な静電容量は、ビット線に接続される負荷に対して定めることができる。ビット線には複数のメモリセルが接続されており、寄生容量が付加されている。集積度を高めるには容量素子１００は小容量とすることが望ましいが、データの読み出しの際にセンスアンプが活性化するようにビット線の電位を変化させなければならない。したがって、容量素子１００には、ビット線負荷に対する比率が一定以上となるような静電容量が求められる。
図５Ａは、トレンチキャパシタである容量素子１００の静電容量を算出するためのモデルを説明する図である。図５に示す容量素子１００の構成は、基本的に図１Ｂ、図１Ｃ等に示す構成と同等であるが、図５Ｂ、図５Ｃに示すように上面レイアウトを４Ｆ２（Ｆは最小加工寸法）とすることを前提としている。図５Ｂは、トランジスタ２００の一部要素を示す上面図であり、図５Ｃは、容量素子１００の一部要素を示す上面図である。
ここで、ビット線（導電体２４０）幅、ワード線（導電体２６０）幅、および開口部２９０の径のそれぞれはＦであって、セルサイズは４Ｆ２（２Ｆ×２Ｆ）とする。また、開口部１９０の径はＦ、導電体１１５および導電体１２０の上面形状は、Ｆ×Ｆとする。また、密度は４Ｆ２の逆数から求めることができる。
メモリセルの容量素子に必要な静電容量Ｃｓは、１セル当たりのビット線の負荷をＣｂｌ、ビット線に接続するメモリセル数をＮ、ビット線に接続されるセンスアンプの負荷をＣｓａ、ビット線負荷Ｃｂｌと容量素子の静電容量Ｃｓとの比率（Ｃｂｌ／Ｃｓ）をＰとすると、Ｃｓ＝（Ｃｂｌ・Ｎ＋Ｃｓａ）／Ｐ（式１）となる。なお、Ｐには、例えば、１乃至９程度の値を用いることができる。
また、開口部１９０内に設けられる導電体１２０（容量素子１００の一方の電極）の半径をａ、絶縁体１３０（誘電体）の膜厚をｂ、導電体１１５の膜厚をｃ、開口１９０の半径をｒ（ｒ＝ａ＋ｂ＋ｃ）、導電体１２０下面（底面）の面積をＳｂ、開口１９０と重ならない導電体１２０の面積をＳｔ（図５Ｃ参照）、導電体１２０上面の面積をＳ（Ｓ＝Ｓｔ＋Ｓｂ）、開口部１９０の深さ（高さ）をＬ、絶縁体１３０の誘電率（真空の誘電率ε０と絶縁体１３０の比誘電率εｒの積）をεとすると、導電体１２０上面と概略平行に形成される容量部の静電容量の和Ｃ１は、Ｃ１＝（Ｓｔ・ε／ｂ）＋（Ｓｂ・ε／ｂ）＝Ｓε／ｂとなる。また、開口部１９０内における導電体１２０側部を電極とする容量部の静電容量Ｃ２は、Ｃ２＝２πεＬ／ｌｎ（（ａ＋ｂ）／ａ）（ｌｎ：自然対数）となる。
なお、開口部１９０の深さ（高さ）をＬとしたが、開口部１９０における導電体１２０の長さをＬとしてもよい。開口部１９０に設けられる導電体１１５の膜厚ｃおよび絶縁体１３０の膜厚ｂは、開口部１９０の深さに比べると極めて小さい値であり、無視することができる。または、開口部１９０が設けられる絶縁体１８０の膜厚をＬとしてもよい。なお、開口部１９０の深さ（高さ）Ｌは、以下の説明において、Ｌ長と呼ぶこともある。
上記から、容量素子１００の静電容量Ｃｓは、Ｃｓ＝Ｃ１＋Ｃ２＝Ｓε／ｂ＋２πεＬ／ｌｎ（（ａ＋ｂ）／ａ）となる。ただし、メモリセルの密度が高いほど、すなわち、開口部１９０の半径ｒが小さいほど導電体１２０上面の面積Ｓは小さくなるため、静電容量Ｃｓに占める静電容量Ｃ１の割合は小さくなる。
導電体１２０下面の面積Ｓｂと導電体１２０の側面の面積の比は、メモリセルのレイアウトを４Ｆ２とした場合において、πｒ２／２πｒ・Ｌ＝ｒ／２Ｌ＝Ｆ／４Ｌとなる。例えば、開口１９０の半径ｒ（＝Ｆ／２）が２５ｎｍ（密度１００個／μｍ２）のとき、Ｌ＝１０００ｎｍであれば、Ｆ／４Ｌ＝０．０１２５となる。また、開口１９０の半径ｒが１１ｎｍ（密度５１７個／μｍ２）のとき、Ｌ＝１０００ｎｍであれば、Ｆ／４Ｌ＝０．００５５となる。
また、開口１９０と重ならない導電体１２０の面積Ｓｔは、（２ｒ）２−πｒ２＝Ｆ２−π（Ｆ２／４）＝Ｆ２（１−π／４）であって、面積Ｓｔと、導電体１２０の側面の面積の比は、Ｆ２（１−π／４）／πＦＬ＝Ｆ（１−π／４）／πＬとなる。例えば、開口１９０の半径ｒ（＝Ｆ／２）が２５ｎｍ（密度１００個／μｍ２）であって、Ｌ＝１０００ｎｍのとき、Ｆ（１−π／４）／πＬ＝０．００３４となる。また、開口１９０の半径ｒが１１ｎｍ（密度５１７個／μｍ２）であって、Ｌ＝１０００ｎｍであれば、Ｆ（１−π／４）／πＬ＝０．００１５となる。
すなわち、面積Ｓｂおよび面積Ｓｔは、ともに導電体１２０の側面の面積と比べて極めて小さいことから、静電容量Ｃｓに占める静電容量Ｃ１の割合は非常に小さくなることがわかる。
また、実際の容量素子１００では、工程の影響によって、開口部１９０の底部の径が上部の径よりも小さくなりやすい。すなわち、導電体１２０下面の面積Ｓｂは小さくなりやすく、実際の静電容量Ｃ１は、モデルに従って算出された値よりもさらに小さくなるといえる。
したがって、本発明の一態様では、静電容量Ｃ１は静電容量Ｃ２に対して極めて小さい値となり、かつ正確に算出することが困難であるため、静電容量Ｃ１は無視することが好ましい。または、本発明の一態様では、静電容量Ｃ１は０とみなすことが好ましい。または、本発明の一態様では、実質的に導電体１２０上面と概略平行に形成される容量部は形成されないと判断してよいといえる。
これらより、静電容量Ｃｓは、Ｃｓ＝Ｃ２とみなすことができ、Ｃｓ＝Ｃ２＝２πεＬ／ｌｎ（（ａ＋ｂ）／ａ）（式２）とすることができる。
次に、本発明の一態様のメモリセルにおける適切な密度、および容量素子１００（トレンチキャパシタ）が形成される開口部１９０の深さＬの適切な範囲について説明する。
ここで、記憶容量を高めるには、密度は１００個／μｍ２以上が好ましく、２００個／μｍ２以上がより好ましく、３００個／μｍ２以上がさらに好ましい。また、開口部１９０内に形成する下部電極（導電体１１５）、誘電体（絶縁体１３０）および上部電極（導電体１２０）を安定に形成するためのそれぞれの膜厚を考慮すると、開口部１９０の径は２０ｎｍより大きいことが好ましい。すなわち、開口部１９０の径が２０ｎｍであるとき、密度は６２５個／μｍ２となるから、密度は大凡６００個／μｍ２以下が好ましく、５００個／μｍ２以下がより好ましい。
また、薄型のセルアレイを形成するためには、Ｌ長は、１０００ｎｍ以下が好ましく、６００ｎｍ以下がより好ましく、４００ｎｍ以下がさらに好ましい。なお、Ｌ長の下限は特に設けられず、必要な静電容量が得られる長さであればよい。ただし、Ｌ長が小さくなると静電容量Ｃ１が無視できなくなり、Ｃｓ＝Ｃ２で算出される値と実際の静電容量との誤差が大きくなる。したがって、面積Ｓ（Ｓ＝Ｓｔ＋Ｓｂ）が導電体１２０の側面の面積に対して無視できない程度とする。具体的には、面積Ｓ／側面の面積＝１０％以下、好ましくは５％以下とする。
導電体１２０の上面の面積Ｓと導電体１２０の側面の面積の比は、メモリセルのレイアウトを４Ｆ２とした場合において、４ｒ２／２πｒ・Ｌ＝２ｒ／πＬ＝Ｆ／πＬとなる。したがって、面積Ｓ／側面の面積＝１０％では、例えば、開口１９０の半径ｒ（＝Ｆ／２）が２５ｎｍ（密度１００個／μｍ２）であるとき、５０ｎｍ／πＬ＝０．１からＬ＝１５９ｎｍとなる。また、開口１９０の半径ｒが１１ｎｍ（密度５１７個／μｍ２）であれば、２２ｎｍ／πＬ＝０．１からＬ＝７０ｎｍとなる。したがって、Ｌ長は密度１００個／μｍ２乃至５１７個／μｍ２の範囲において、密度に応じて７０ｎｍ乃至１６０ｎｍ程度を下限とすることが好ましい。
また、面積Ｓ／側面の面積＝５％では、開口１９０の半径ｒ（＝Ｆ／２）が２５ｎｍであるとき、５０ｎｍ／πＬ＝０．０５からＬ＝３１８ｎｍとなる。また、開口１９０の半径ｒが１１ｎｍであれば、２２ｎｍ／πＬ＝０．０５からＬ＝１４０ｎｍとなる。したがって、Ｌ長は密度１００個／μｍ２乃至５１７個／μｍ２の範囲において、密度に応じて１４０ｎｍ乃至３２０ｎｍ程度を下限とすることがより好ましい。
このように、容量素子１００を低背に形成するには、トランジスタ２００の直下に容量素子１００を設ける本発明の一態様のメモリセルの構成が大きく寄与する。
また、容量素子１００の静電容量Ｃｓを決定する上で大きな要素となる絶縁体１３０（誘電体）の膜厚ｂは、次に示す式３から求めることができる。式２から、ｌｎ（（ａ＋ｂ）／ａ）＝２πεＬ／Ｃｓであって、（ａ＋ｂ）／ａ＝ｅｘｐ（２πεＬ／Ｃｓ）となり、ｂ／ａ＝ｅｘｐ（２πεＬ／Ｃｓ）−１からｂ＝ａ（ｅｘｐ（２πεＬ／Ｃｓ）−１）（式３）となる。
なお、Ｃｓ＝Ｃ１＋Ｃ２とした場合は、Ｃｓ＝Ｓε／ｂ＋２πεＬ／（ｌｎ（（ａ＋ｂ）／ａ）から、ｂ／ａ＝ｅｘｐ（２πεＬ／（Ｃｓ−Ｓε／ｂ））−１となり、右辺のｅｘｐの項にｂが残ってしまう。当該式からａとｂの比を求めて、ｂを算出するのは容易ではなく、かつ誤差が大きくなるため、絶縁体１３０の膜厚ｂは、式３から算出することが好ましい。
図６は、Ｌ長を１０００ｎｍ乃至４００ｎｍとした場合の式３から求めた絶縁体１３０（誘電体）の膜厚を例示するグラフである。なお、絶縁体１３０の比誘電率εｒは２５とした。また、Ｃｓの値は、セル数Ｎを１６、センスアンプの負荷Ｃｓａを１Ｅ−１５Ｆ、１セルあたりのビット線負荷Ｃｂｌと容量素子の静電容量Ｃｓとの比率Ｐを２として、式１から求めた。
なお、ビット線負荷Ｃｂｌは、Ｓｉｌｖａｃｏ社製ソフトウェアＣＬＥＶＥＲで算出した値を用いた。図７は、開口部１９０の径に対する１セルあたりのビット線負荷をＣＬＥＶＥＲで算出したグラフである。ビット線負荷を算出するためのメモリセルのモデルには、図１Ａ乃至図１Ｃおよび図５Ａ乃至図５Ｃで説明した構成を用い、各要素の物性値は、後述する各要素に用いることのできる材料の一般的な物性値を用いた。
図６より、密度１００個／μｍ２近傍において、Ｌ＝１０００ｎｍ乃至４００ｎｍとするには、絶縁体１３０の膜厚を大凡８ｎｍ乃至１５ｎｍの範囲に調整すればよいことがわかる。また、密度５００個／μｍ２近傍において、Ｌ＝１０００ｎｍ乃至４００ｎｍとするには、絶縁体１３０の膜厚を大凡４．５ｎｍ乃至７．５ｎｍの範囲に調整すればよいことがわかる。
なお、図６は、絶縁体１３０の比誘電率εｒを２５（酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層に相当）とした場合の算出結果であるが、比誘電率εｒが異なる他の材料を用いた場合の絶縁体１３０の膜厚を図８に例示する。なお、図８では、Ｌ＝６００ｎｍとした場合の絶縁体１３０の膜厚を示している。また、絶縁体１３０の膜厚を算出する他のパラメータは、図６の算出時と同じ値を用いている。
図８では、絶縁体１３０に比誘電率εｒ＝２５（酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの積層に相当）、比誘電率εｒ＝１６．４（酸化ハフニウム単層に相当）、比誘電率εｒ＝７．４（窒化シリコン単層に相当）、比誘電率εｒ＝４．１（酸化窒化シリコン単層に相当）の材料を用いた場合を例示している。いずれの材料も絶縁体１３０に適用することは可能であるが、比誘電率が比較的高い材料を用いることで膜厚を厚くできるため、リーク電流を低減させることができ、特性の良好な容量素子を形成することができる。
なお、図６および図８では、いくつかのパラメータを固定したときの絶縁体１３０がとりうる膜厚の範囲を示したが、これらのパラメータが別の値をとる場合も式３によって、算出することができる。
なお、式３より求められる絶縁体１３０の膜厚は、容量素子１００に最低限必要な静電容量を与えるための膜厚である。膨大な数のメモリセルを安定に動作させるには、工程のばらつき、および回路動作に必要な静電容量の範囲などを考慮して、容量素子の静電容量を大きめに設定することが好ましい。ただし、静電容量が大きすぎると書き込み動作にも影響を与えるため、適切な範囲とすることが好ましい。
具体的には、実際の容量素子１００における絶縁体１３０の膜厚Ｂは、式３から算出された値がｂのとき、０．８５ｂより大きくｂより小さい値（０．８５ｂ＜Ｂ＜ｂ）とすることが好ましく、０．９０ｂより大きくｂより小さい値（０．９０ｂ＜Ｂ＜ｂ）とすることがより好ましく、０．９５ｂより大きくｂより小さい値（０．９５ｂ＜Ｂ＜ｂ）とすることがさらに好ましい。
なお、Ｌ長を小さくするには、静電容量Ｃｓに必要な値を小さくすればよい。式１より１セルあたりのビット線負荷Ｃｂｌ、セル数Ｎ、センスアンプ負荷Ｃｓａの一つ以上の値を小さくすることで、静電容量Ｃｓに必要な値を小さくすることができる。ビット線負荷Ｃｂｌは、前述したように本発明の一態様のメモリセルの構成（トランジスタ２００および容量素子１００を重畳面積が大きくなるように設ける）によって小さい値をとることができる。
したがって、本発明の一態様のメモリセルの構成は、容量素子を低背にすることに適した構成であるといえる。すなわち、本発明の一態様により、高密度かつ薄型のメモリセルアレイを形成することができる。
［容量素子１００］
次に、本発明の一態様における容量素子１００の構成の詳細について説明する。
容量素子１００は、導電体１１５と、絶縁体１３０と、導電体１２０と、を有する。また、導電体１１５の下方に導電体１１０が設けられている。導電体１１５は、導電体１１０と接する領域を有する（図１Ａ乃至図１Ｃ参照）。
導電体１１０は、絶縁体１４０上に設けられる。導電体１１０は、配線ＰＬ（図３参照）として機能し、例えば、面状に設けることができる。導電体１１０としては、後述する［導電体］の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体１１０として、タングステンなどの、導電性が高い導電性材料を用いることができる。このように導電性が高い導電性材料を用いることで、導電体１１０の導電性を向上させ、配線ＰＬとして十分に機能させることができる。
また、導電体１１５は、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを、単層または積層で用いることが好ましい。例えば、窒化チタン、またはシリコンを添加したインジウム錫酸化物などを用いてもよい。または、例えば、タングステンの上に窒化チタンを積層した構造にしてもよい。または、例えば、第１の窒化チタンの上にタングステンを積層し、当該タングステンの上に第２の窒化チタンを積層した構造にしてもよい。このような構造にすることで、絶縁体１３０に酸化物絶縁体を用いる場合、絶縁体１３０による導電体１１０の酸化を抑制することができる。また、絶縁体１８０に酸化物絶縁体を用いる場合、絶縁体１８０による導電体１１０の酸化を抑制することができる。
絶縁体１３０は、導電体１１５上に設けられる。絶縁体１３０は、導電体１１５の上面および側面に接するように設けられる。つまり、絶縁体１３０は、導電体１１０の側端部を覆う構造にすることが好ましい。これにより、導電体１１５と導電体１２０がショートすることを防ぐことができる。
また、絶縁体１３０の側端部と導電体１１５の側端部が一致する構造にしてもよい。このような構造にすることで、絶縁体１３０と導電体１１５を同一のマスクを用いて形成することができ、記憶装置の作製工程を簡略化することができる。
絶縁体１３０として、後述する［絶縁体］の項目に記載の比誘電率が高い材料、所謂ｈｉｇｈ−ｋ材料を用いることが好ましい。絶縁体１３０としてｈｉｇｈ−ｋ材料を用いることで、リーク電流を抑制できる程度に絶縁体１３０を厚くし、且つ容量素子１００の静電容量を十分確保することができる。
また、絶縁体１３０は、ｈｉｇｈ−ｋ材料からなる絶縁層を積層して用いることが好ましく、比誘電率が高い（ｈｉｇｈ−ｋ）材料と、当該ｈｉｇｈ−ｋ材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体１３０として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制できる。
導電体１２０は、絶縁体１３０の上面の一部に接して設けられる。また、図２Ａに示すように、導電体１２０の側端部は、Ｘ方向およびＹ方向のいずれにおいても、導電体１１５の側端部よりも内側に位置することが好ましい。なお、絶縁体１３０が導電体１１５の側端部を覆う構造においては、導電体１２０の側端部は、導電体１１５の側端部よりも外側に位置してもよい。
導電体１２０としては、後述する［導電体］の項目に記載の導電体を、単層または積層で用いることができる。導電体１２０として、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。また、例えば、窒化チタンの上に窒化タンタルを積層した構造にしてもよい。この場合、窒化チタンが絶縁体１３０に接し、窒化タンタルが酸化物半導体２３０に接する。このような構造にすることで、酸化物半導体２３０によって導電体１２０が過剰に酸化されることを抑制できる。また、絶縁体１３０に酸化物絶縁体を用いる場合、絶縁体１３０によって導電体１２０が過剰に酸化されることを抑制できる。または、導電体１２０として、例えば、窒化チタンの上にタングステンを積層した構造にしてもよい。
また、導電体１２０は、酸化物半導体２３０と接する領域を有するため、後述する［導電体］の項目に記載の酸素を含む導電性材料を用いることが好ましい。導電体１２０として酸素を含む導電性材料を用いることで、導電体１２０が酸素を吸収しても導電性を維持することができる。また、絶縁体１３０として酸化ジルコニウムなどの酸素を含む絶縁体を用いる場合においても、導電体１２０は導電性を維持できるため好適である。導電体１２０として、例えば、インジウム錫酸化物（ＩＴＯともいう）、シリコンを添加したインジウム錫酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（ＩＺＯ（登録商標）ともいう）などを単層または積層で用いることができる。
絶縁体１８０は層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体１８０としては、後述する［絶縁体］の項目に記載の、比誘電率が低い材料を含む絶縁体を、単層または積層で用いることができる。酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。このとき、絶縁体１８０ｂは、少なくともシリコンと、酸素と、を有する。
なお、図１Ｂおよび図１Ｃでは、絶縁体１８０を単層で示したが、本発明はこれに限られるものではない。絶縁体１８０は、積層構造であってもよい。
［トランジスタ２００］
次に、トランジスタ２００の詳細について説明する。
図１Ａ乃至図１Ｃに示すように、トランジスタ２００は、導電体１２０と、絶縁体２８０上の導電体２４０と、開口部２９０において露出している導電体１２０の上面、開口部２９０における絶縁体２８０の側面、開口部２９０における導電体２４０の側面、および導電体２４０の上面の少なくとも一部に接して設けられた酸化物半導体２３０と、酸化物半導体２３０の上面に接して設けられた絶縁体２５０と、絶縁体２５０の上面に接して設けられた導電体２６０と、を有する構成にすることができる。
トランジスタ２００の構成要素の少なくとも一部は、開口部２９０に配置される。ここで、開口部２９０の底部は、導電体１２０の上面であり、開口部２９０の側面は、絶縁体２８０の側面、および導電体２４０の側面である。
開口部２９０は上面が円形の柱状形状を有する。このような構成にすることで、記憶装置の微細化または高集積化を図ることができる。なお、開口部２９０の側面は、導電体１１０の上面に対して垂直であることが好ましい。
また、本実施の形態では、平面視において開口部２９０が円形である例について示したが、本発明はこれに限られるものではない。例えば、平面視において開口部２９０が、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。このとき、開口部２９０の最大幅は、開口部２９０の最上部の形状に合わせて適宜算出するとよい。例えば、平面視において開口部が四角形である場合、開口部２９０の最大幅は、開口部２９０の最上部の対角線の長さとするとよい。
なお、トランジスタ２００と容量素子１００の重畳面積を大きくするためには、開口部２９０の上面形状と、容量素子１００が形成される開口部１９０の上面形状を同一形状または相似形とすることが好ましい。
酸化物半導体２３０、絶縁体２５０、および導電体２６０の開口部２９０に配置される部分は、開口部２９０の形状を反映して設けられる。よって、開口部２９０の底部および側面を覆うように酸化物半導体２３０が設けられ、酸化物半導体２３０を覆うように絶縁体２５０が設けられ、開口部２９０の形状を反映した絶縁体２５０の凹部を埋め込むように導電体２６０が設けられる。
ここで、図１Ｂにおける酸化物半導体２３０およびその近傍の拡大図を図９Ａに示す。また、導電体２４０を含む、ＸＹ平面における断面図を、図９Ｂに示す。
図９Ａに示すように、酸化物半導体２３０は、領域２３０ｉと、領域２３０ｉを挟むように設けられる領域２３０ｎａおよび領域２３０ｎｂと、を有する。
領域２３０ｎａは、酸化物半導体２３０の導電体１２０と接する領域である。領域２３０ｎａの少なくとも一部は、トランジスタ２００のソース領域およびドレイン領域の一方として機能する。領域２３０ｎｂは、酸化物半導体２３０の導電体２４０と接する領域である。領域２３０ｎｂの少なくとも一部は、トランジスタ２００のソース領域およびドレイン領域の他方として機能する。図９Ｂに示すように、導電体２４０は酸化物半導体２３０の外周全体に接する。よって、トランジスタ２００のソース領域およびドレイン領域の他方は、酸化物半導体２３０の、導電体２４０と同じ層に形成される部分の外周全体に形成されうる。
領域２３０ｉは、酸化物半導体２３０の、領域２３０ｎａと領域２３０ｎｂの間の領域である。領域２３０ｉの少なくとも一部が、トランジスタ２００のチャネル形成領域として機能する。つまり、トランジスタ２００のチャネル形成領域は、酸化物半導体２３０の、導電体１２０と導電体２４０の間の領域に位置する。また、トランジスタ２００のチャネル形成領域は、酸化物半導体２３０の、絶縁体２８０と接する領域またはその近傍の領域に位置する、ということもできる。
トランジスタ２００のチャネル長は、ソース領域とドレイン領域の間の距離となる。つまり、トランジスタ２００のチャネル長は、導電体１２０上の絶縁体２８０の厚さによって決定される、ということができる。図９Ａは、トランジスタ２００のチャネル長Ｌを破線の両矢印で示している。チャネル長Ｌは、断面視において、酸化物半導体２３０と導電体１２０が接する領域の端部と、酸化物半導体２３０と導電体２４０が接する領域の端部との距離となる。つまり、チャネル長Ｌは、断面視における絶縁体２８０の開口部２９０側の側面の長さに相当する。
従来のトランジスタでは、チャネル長がフォトリソグラフィの露光限界で設定されていたが、本発明においては、絶縁体２８０の膜厚でチャネル長を設定することができる。よって、トランジスタ２００のチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上）にすることができる。これにより、トランジスタ２００のオン電流が大きくなり、周波数特性の向上を図ることができる。よって、メモリセル１５０の読み出し速度および書き込み速度を向上させることができるため、動作速度が速い記憶装置を提供できる。
さらに、上記のように、開口部２９０に、チャネル形成領域、ソース領域、およびドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、およびドレイン領域が、ＸＹ平面上に別々に設けられていた、従来のトランジスタと比較して、トランジスタ２００の占有面積を低減できる。これにより、記憶装置を高集積化することができるため、単位面積当たりの記憶容量を大きくすることができる。
このように、開口部２９０において、絶縁体２８０の側面に沿ってチャネル形成領域を有するトランジスタを縦型トランジスタとも呼ぶ。
また、酸化物半導体２３０のチャネル形成領域を含むＸＹ平面においても、図９Ｂと同様に、酸化物半導体２３０、絶縁体２５０、および導電体２６０は、同心円状に設けられる。よって、中心に設けられた導電体２６０の側面は、絶縁体２５０を介して、酸化物半導体２３０の側面と対向する。つまり、平面視において、酸化物半導体２３０の周全体がチャネル形成領域になる。このとき、例えば、酸化物半導体２３０の外周の長さによって、トランジスタ２００のチャネル幅が決まる。つまり、トランジスタ２００のチャネル幅は、開口部２９０の最大幅（平面視において開口部２９０が円形である場合は最大径）の大きさによって決定される、ということができる。図９Ａおよび図９Ｂは、開口部２９０の最大幅Ｄを二点鎖線の両矢印で示している。図９Ｂは、トランジスタ２００のチャネル幅Ｗを一点鎖線の両矢印で示している。開口部２９０の最大幅Ｄの大きさを大きくすることで、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。
フォトリソグラフィ法を用いて開口部２９０を形成する場合、開口部２９０の最大幅Ｄはフォトリソグラフィの露光限界で設定される。また、開口部２９０の最大幅Ｄは、開口部２９０に設ける、酸化物半導体２３０、絶縁体２５０、および導電体２６０それぞれの膜厚によって設定される。開口部２９０の最大幅Ｄは、例えば、５ｎｍ以上、１０ｎｍ以上、または２０ｎｍ以上であって、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、または３０ｎｍ以下が好ましい。なお、平面視において開口部２９０が円形である場合、開口部２９０の最大幅Ｄは開口部２９０の直径に相当し、チャネル幅Ｗは“Ｄ×π”と算出することができる。
また、本発明の一態様の記憶装置においては、トランジスタ２００のチャネル長Ｌは、少なくともトランジスタ２００のチャネル幅Ｗよりも小さいことが好ましい。本発明の一態様に係るトランジスタ２００のチャネル長Ｌは、トランジスタ２００のチャネル幅Ｗに対し、０．１倍以上０．９９倍以下、好ましくは０．５倍以上０．８倍以下である。このような構成にすることで、良好な電気特性および高い信頼性を有するトランジスタを実現できる。
また、平面視で円形になるように開口部２９０を形成することで、酸化物半導体２３０、絶縁体２５０、および導電体２６０は、同心円状に設けられる。これにより、導電体２６０と酸化物半導体２３０の距離が概略均一になるため、酸化物半導体２３０にゲート電界を概略均一に印加することができる。
半導体層に酸化物半導体を用いるトランジスタのチャネル形成領域は、ソース領域およびドレイン領域よりも、酸素欠損が少ない、または水素、窒素、金属元素などの不純物濃度が低いことが好ましい。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合があるため、チャネル形成領域においては、ＶＯＨも低減されていることが好ましい。このように、トランジスタのチャネル形成領域は、キャリア濃度が低い高抵抗領域である。よってトランジスタのチャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
また、半導体層に酸化物半導体を用いるトランジスタのソース領域およびドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、トランジスタのソース領域およびドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
なお、図１Ｂおよび図１Ｃでは、開口部２９０の側面が導電体１１０の上面に対して垂直となるように、開口部２９０を設けているが、本発明はこれに限られるものではない。例えば、開口部２９０の側面は、テーパー形状になってもよい。
図１０Ａおよび図１０Ｂに示す記憶装置は、開口部２９０の側面がテーパー形状である構成を有する。なお、図１０Ａおよび図１０Ｂに示す記憶装置の平面図は、図１Ａを参照できる。
開口部２９０の側面をテーパー形状にすることで、酸化物半導体２３０、または絶縁体２５０などの被覆性が向上し、鬆などの欠陥を低減できる。例えば、開口部２９０における絶縁体２８０の側面と、導電体１２０の上面とがなす角度（図１０Ａに示す角度θ１）は、４５度以上であって、９０度未満であることが好ましい。または、４５度以上であって、７５度以下であることが好ましい。または、４５度以上であって、６５度以下であることが好ましい。
なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面とがなす角（以下、テーパー角と呼ぶ場合がある）が９０度未満である領域を有する。なお、構造の側面および基板面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
図１０Ａおよび図１０Ｂに示す開口部２９０の形状は、円錐台形状である。この場合、平面視において開口部２９０は円形であり、断面視において開口部２９０は台形になる。また、円錐台形状の上底面（例えば、導電体２４０に設けられた開口部）の面積は、円錐台形状の下底面（開口部２９０において露出している導電体１２０の上面）の面積よりも大きい。このとき、開口部２９０の最大径は、円錐台形状の上底面をもとに算出するとよい。
開口部２９０の側面がテーパー形状である場合、絶縁体２８０の膜厚と、開口部２９０における絶縁体２８０の側面と導電体１１０の上面とがなす角度θ１でチャネル長を設定することができる。また、酸化物半導体２３０の外周の長さは、例えば、導電体２４０と対向する領域、または絶縁体２８０の膜厚の半分の位置で求めればよい。なお、必要に応じて、開口部２９０の任意の位置の周の長さを、トランジスタ２００のチャネル幅としてもよい。例えば、開口部２９０の最下部の周の長さをチャネル幅としてもよいし、開口部２９０の最上部の周の長さをチャネル幅としてもよい。
図１０Ａおよび図１０Ｂでは、開口部２９０における導電体２４０の側面と、開口部２９０における絶縁体２８０の側面とが一致する構成を示しているが、本発明の一態様はこれに限られない。例えば、開口部２９０における導電体２４０の側面と、開口部２９０における絶縁体２８０の側面とが不連続になってもよい。また、開口部２９０における導電体２４０の側面の傾きと、開口部２９０における絶縁体２８０の側面の傾きとが互いに異なってもよい。また例えば、開口部２９０における導電体２４０の側面と、導電体２８０の上面とがなす角度は、角度θ１よりも小さいことが好ましい。このような構成にすることで、開口部２９０における導電体２４０の側面への、酸化物半導体２３０の被覆性が向上し、鬆などの欠陥を低減できる。
酸化物半導体２３０として用いる金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。酸化物半導体２３０としてバンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。オフ電流が小さいトランジスタをメモリセルに用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。なお、一般的なＤＲＡＭにおいては、リフレッシュ動作の頻度を約１回／６０ｍｓｅｃとする必要があるが、本発明の一態様の記憶装置においては、リフレッシュ動作の頻度を約１回／１０ｓｅｃと、１０倍以上または１００倍以上のリフレッシュ動作の頻度とすることができる。なお、本発明の一態様の記憶装置とすることで、リフレッシュ動作は、１ｓｅｃ以上１００ｓｅｃ以下、好ましくは、５ｓｅｃ以上５０ｓｅｃ以下に１回の頻度とすることができる。
なお、酸化物半導体２３０としては、後述する［金属酸化物］の項目に記載の金属酸化物を、単層または積層で用いることができる。
酸化物半導体２３０として、具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
酸化物半導体２３０に用いる金属酸化物の組成の分析には、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、または誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。または、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が、実際の含有率より低くなる場合がある。
金属酸化物の形成には、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、形成後の金属酸化物の組成はスパッタリングターゲットの組成と異なる場合がある。特に、亜鉛は、形成後の金属酸化物における含有率が、スパッタリングターゲットと比較して５０％程度にまで減少する場合がある。
酸化物半導体２３０は、結晶性を有することが好ましい。結晶性を有する酸化物半導体として、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、単結晶酸化物半導体等が挙げられる。酸化物半導体２３０として、ＣＡＡＣ−ＯＳまたはｎｃ−ＯＳを用いることが好ましく、ＣＡＡＣ−ＯＳを用いることが特に好ましい。
ＣＡＡＣ−ＯＳは、複数の層状の結晶領域を有し、ｃ軸が被形成面の法線方向に配向していることが好ましい。例えば、酸化物半導体２３０は、開口部２９０の側面、特に絶縁体２８０の側面に対して、概略平行な層状の結晶を有することが好ましい。このような構成にすることで、トランジスタ２００のチャネル長方向に対して、酸化物半導体２３０の層状の結晶が概略平行に形成されるため、トランジスタのオン電流を大きくすることができる。
ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物および欠陥（例えば、酸素欠損など）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
また、酸化物半導体２３０としてＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることで、ソース電極またはドレイン電極による、酸化物半導体２３０からの酸素の引き抜きを抑制できる。これにより、熱処理を行なっても、酸化物半導体２３０から酸素が引き抜かれることを抑制できるため、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
酸化物半導体２３０の結晶性は、例えば、Ｘ線回折（ＸＲＤ：ＸＲａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、または電子線回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。または、これらの手法を複数組み合わせて分析を行ってもよい。
なお、図１Ｂおよび図１Ｃでは、酸化物半導体２３０を単層で示したが、本発明はこれに限られるものではない。酸化物半導体２３０は、化学組成が異なる複数の酸化物層の積層構造を有してもよい。例えば、上記金属酸化物から選ばれる複数種を適宜積層する構造にしてもよい。
例えば、図１１Ａおよび図１１Ｂに示すように、酸化物半導体２３０は、酸化物半導体２３０ａと、酸化物半導体２３０ａ上の酸化物半導体２３０ｂとの積層構造を有してもよい。
酸化物半導体２３０ａに用いる材料の導電率は、酸化物半導体２３０ｂに用いる材料の導電率と異なることが好ましい。
例えば、酸化物半導体２３０ａには、酸化物半導体２３０ｂより導電率の高い材料を用いることができる。ソース電極またはドレイン電極として機能する導電体１２０および導電体２４０と接する酸化物半導体２３０ａに導電率の高い材料を用いることにより、酸化物半導体２３０と導電体１２０との接触抵抗、および酸化物半導体２３０と導電体２４０との接触抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。
ここで、ゲート電極として機能する導電体２６０側に設けられる酸化物半導体２３０ｂに導電率の高い材料を用いる場合、トランジスタのしきい値電圧がシフトし、ゲート電圧が０Ｖ時に流れるドレイン電流（以下、カットオフ電流とも記す）が大きくなってしまう場合がある。具体的には、トランジスタ２００がｎチャネル型のトランジスタである場合、しきい値電圧が低くなってしまう場合がある。したがって、酸化物半導体２３０ｂには、酸化物半導体２３０ａより導電率の低い材料を用いることが好ましい。これにより、トランジスタ２００がｎチャネル型のトランジスタである場合はしきい値電圧を高くすることができ、カットオフ電流が小さいトランジスタとすることができる。なお、カットオフ電流が小さいことをノーマリオフと記す場合がある。
前述したように酸化物半導体２３０を積層構造とし、酸化物半導体２３０ａには、酸化物半導体２３０ｂより導電率の高い材料を用いることにより、ノーマリオフ、かつオン電流が大きいトランジスタとすることができる。したがって、低い消費電力と高い性能が両立した記憶装置とすることができる。
なお、酸化物半導体２３０ａのキャリア濃度は、酸化物半導体２３０ｂのキャリア濃度より高いことが好ましい。酸化物半導体２３０ａのキャリア濃度を高くすることにより導電率が高くなり、酸化物半導体２３０と導電体１２０との接触抵抗、および酸化物半導体２３０と導電体２４０との接触抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。酸化物半導体２３０ｂのキャリア濃度を低くすることにより導電率が低くなり、ノーマリオフのトランジスタとすることができる。
ここでは、酸化物半導体２３０ａに酸化物半導体２３０ｂより導電率の高い材料を用いる例を示したが、本発明の一態様はこれに限られない。酸化物半導体２３０ａに、酸化物半導体２３０ｂより導電率の低い材料を用いてもよい。酸化物半導体２３０ａのキャリア濃度が、酸化物半導体２３０ｂのキャリア濃度より低い構成とすることができる。
酸化物半導体２３０ａに用いる第１の金属酸化物のバンドギャップは、酸化物半導体２３０ｂに用いる第２の金属酸化物のバンドギャップと異なることが好ましい。例えば、第１の金属酸化物のバンドギャップと第２の金属酸化物のバンドギャップの差は、０．１ｅＶ以上が好ましく、さらには０．２ｅＶ以上が好ましく、さらには０．３ｅＶ以上が好ましい。
酸化物半導体２３０ａに用いる第１の金属酸化物のバンドギャップは、酸化物半導体２３０ｂに用いる第２の金属酸化物のバンドギャップより小さい構成とすることができる。これにより、酸化物半導体２３０と導電体１２０との接触抵抗、および酸化物半導体２３０と導電体２４０との接触抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。また、トランジスタ２００がｎチャネル型のトランジスタである場合はしきい値電圧を高くすることができ、ノーマリオフのトランジスタとすることができる。
ここでは、第１の金属酸化物のバンドギャップが、第２の金属酸化物のバンドギャップより小さい例を示したが、本発明の一態様はこれに限られない。第１の金属酸化物のバンドギャップが、第２の金属酸化物のバンドギャップより大きい構成とすることができる。
前述したように、酸化物半導体２３０ａに用いる第１の金属酸化物のバンドギャップは、酸化物半導体２３０ｂに用いる第２の金属酸化物のバンドギャップより小さい構成とすることができる。第１の金属酸化物の組成は、第２の金属酸化物の組成と異なることが好ましい。第１の金属酸化物と第２の金属酸化物の組成を異ならせることで、バンドギャップを制御できる。例えば、第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より低いことが好ましい。具体的には、第１の金属酸化物および第２の金属酸化物をＩｎ−Ｍ−Ｚｎ酸化物とする場合、第１の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］またはその近傍とすることができる。元素Ｍとして、ガリウム、アルミニウム、およびスズの一または複数を用いることが特に好ましい。
第１の金属酸化物が元素Ｍを含まない構成としてもよい。例えば、酸化物半導体２３０ａに用いる第１の金属酸化物をＩｎ−Ｚｎ酸化物とし、酸化物半導体２３０ｂに用いる第２の金属酸化物をＩｎ−Ｍ−Ｚｎ酸化物とすることができる。具体的には、第１の金属酸化物をＩｎ−Ｚｎ酸化物とし、第２の金属酸化物をＩｎ−Ｇａ−Ｚｎ酸化物とすることができる。さらに具体的には、第１の金属酸化物はＩｎ：Ｚｎ＝１：１［原子数比］またはその近傍の組成、もしくはＩｎ：Ｚｎ＝４：１［原子数比］またはその近傍の組成とし、第２の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成とすることができる。
ここでは、第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より低い例を示したが、本発明の一態様はこれに限られない。第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より高い構成としてもよい。なお、第１の金属酸化物と第２の金属酸化物で組成が異なればよく、元素Ｍ以外の元素の含有率が異なってもよい。
酸化物半導体２３０の膜厚は、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であって、２０ｎｍ以下、１５ｎｍ以下、１２ｎｍ以下、または１０ｎｍ以下であることが好ましい。
酸化物半導体２３０を構成する各層（ここでは、酸化物半導体２３０ａおよび酸化物半導体２３０ｂ）の膜厚は、酸化物半導体２３０の膜厚が前述の範囲となるように決めればよい。酸化物半導体２３０ａと導電体１２０との接触抵抗、および酸化物半導体２３０ａと導電体２４０との接触抵抗が求められる範囲になるように、酸化物半導体２３０ａの膜厚を決めることができる。また、トランジスタのしきい値電圧が求められる範囲になるように、酸化物半導体２３０ｂの膜厚を決めることができる。なお、酸化物半導体２３０ａの膜厚は、酸化物半導体２３０ｂの膜厚と同じであってもよく、異なってもよい。
図１１Ａおよび図１１Ｂには、酸化物半導体２３０が、酸化物半導体２３０ａと酸化物半導体２３０ｂの２層の積層構造である構成を示しているが、本発明はこれに限られるものではない。酸化物半導体２３０は、３層以上の積層構造としてもよい。
酸化物半導体２３０を３層積層構造とする場合、例えば、導電体１２０側から順に、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成である金属酸化物、Ｉｎ：Ｚｎ＝１：１［原子数比］またはその近傍の組成、もしくはＩｎ：Ｚｎ＝４：１［原子数比］またはその近傍の組成である金属酸化物、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成である金属酸化物が設けられた構成としてもよい。このような構成にすることで、トランジスタ２００のオン電流を大きくし、且つ、ばらつきが少なく信頼性の高いトランジスタ構造とすることができる。
絶縁体２５０としては、後述する［絶縁体］の項目に記載の絶縁体を、単層または積層で用いることができる。例えば、絶縁体２５０として、酸化シリコンまたは酸化窒化シリコンを用いることができる。酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
また、絶縁体２５０として、後述する［絶縁体］の項目に記載の比誘電率が高い材料、所謂ｈｉｇｈ−ｋ材料を用いてもよい。例えば、酸化ハフニウムまたは酸化アルミニウムなどを用いてもよい。
絶縁体２５０の膜厚は、０．５ｎｍ以上１５ｎｍ以下とすることが好ましく、０．５ｎｍ以上１２ｎｍ以下とすることがより好ましく、０．５ｎｍ以上１０ｎｍ以下とすることがさらに好ましい。絶縁体２５０は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
絶縁体２５０中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体２３０のチャネル形成領域への、水、水素などの不純物の混入を抑制できる。
図１Ｂおよび図１Ｃに示すように、絶縁体２５０の一部は、開口部２９０の外、つまり、導電体２４０および絶縁体２８０の上に位置する。このとき、絶縁体２５０は、酸化物半導体２３０の側端部を覆うことが好ましい。これにより、導電体２６０と酸化物半導体２３０がショートすることを防ぐことができる。また、絶縁体２５０は、導電体２４０の側端部を覆うことが好ましい。これにより、導電体２６０と導電体２４０がショートすることを防ぐことができる。
なお、図１Ｂおよび図１Ｃでは、絶縁体２５０を単層で示したが、本発明はこれに限られるものではない。絶縁体２５０は、積層構造であってもよい。
例えば、図１１Ａおよび図１１Ｂに示すように、絶縁体２５０は、絶縁体２５０ａと、絶縁体２５０ａ上の絶縁体２５０ｂと、絶縁体２５０ｂ上の絶縁体２５０ｃとの積層構造を有してもよい。
絶縁体２５０ｂは、後述する［絶縁体］の項目に記載の比誘電率が低い材料を用いることが好ましい。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体２５０ｂは、少なくとも酸素と、シリコンと、を有する。このような構成にすることで、導電体２６０と導電体２４０の間の寄生容量を低減できる。また、絶縁体２５０ｂ中の、水、水素などの不純物の濃度は低減されていることが好ましい。
絶縁体２５０ａは、後述する［絶縁体］の項目に記載の酸素に対するバリア性を有する絶縁体を用いることが好ましい。絶縁体２５０ａは、酸化物半導体２３０と接する領域を有する。絶縁体２５０ａが酸素に対するバリア性を有することで、熱処理などを行った際に、酸化物半導体２３０から酸素が脱離することを抑制できる。よって、酸化物半導体２３０に酸素欠損が形成されることを抑制できる。これにより、トランジスタ２００の電気特性を良好にし、信頼性を向上させることができる。絶縁体２５０ａとして、例えば、酸化アルミニウムを用いるとよい。この場合、絶縁体２５０ａは、少なくとも酸素と、アルミニウムと、を有する。
絶縁体２５０ｃは、後述する［絶縁体］の項目に記載の水素に対するバリア性を有する絶縁体を用いることが好ましい。これにより、導電体２６０に含まれる不純物の、酸化物半導体２３０への拡散を抑制できる。窒化シリコンは水素バリア性が高いため、絶縁体２５０ｃとして好適である。この場合、絶縁体２５０ｃは、少なくとも窒素と、シリコンと、を有する。
絶縁体２５０ｃは、さらに酸素に対するバリア性を有してもよい。絶縁体２５０ｃは、絶縁体２５０ｂと導電体２６０の間に設けられている。したがって、絶縁体２５０ｂに含まれる酸素の導電体２６０への拡散を防ぎ、導電体２６０の酸化を抑制できる。また、領域２３０ｉへ供給する酸素量の減少を抑制できる。
また、絶縁体２５０ｂと絶縁体２５０ｃの間に絶縁体を設けてもよい。当該絶縁体は、後述する［絶縁体］の項目に記載の水素を捕獲するまたは固着する機能を有する絶縁体を用いることが好ましい。当該絶縁体を設けることで、酸化物半導体２３０に含まれる水素を、より効果的に捕獲させるまたは固着させることができる。よって、酸化物半導体２３０中の水素濃度を低減できる。当該絶縁体として、例えば、酸化ハフニウムを用いるとよい。この場合、当該絶縁体は、少なくとも酸素と、ハフニウムと、を有する。また、当該絶縁体は、アモルファス構造を有してもよい。
トランジスタ２００の微細化を図るにあたって、絶縁体２５０ａ乃至絶縁体２５０ｃの膜厚は薄いことが好ましく、前述の範囲内にすることが好ましい。代表的には、絶縁体２５０ａ、絶縁体２５０ｂ、水素を捕獲するまたは固着する機能を有する絶縁体、および絶縁体２５０ｃの膜厚をそれぞれ、１ｎｍ、２ｎｍ、２ｎｍ、および１ｎｍとする。このような構成にすることで、トランジスタ２００を微細化または高集積化しても良好な電気特性を有することができる。
図１１Ａおよび図１１Ｂには、絶縁体２５０が、絶縁体２５０ａ乃至絶縁体２５０ｃの３層の積層構造である構成を示しているが、本発明の一態様はこれに限られるものではない。絶縁体２５０は、２層、または４層以上の積層構造としてもよい。このとき、絶縁体２５０に含まれる各層は、絶縁体２５０ａ乃至絶縁体２５０ｃおよび水素を捕獲するまたは固着する機能を有する絶縁体から適宜選択するとよい。
導電体２６０としては、後述する［導電体］の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体２６０として、タングステンなどの導電性が高い導電性材料を用いることができる。
また、導電体２６０として、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。当該導電性材料として、窒素を含む導電性材料（例えば、窒化チタンまたは窒化タンタルなど）、および酸素を含む導電性材料（例えば、酸化ルテニウムなど）などが挙げられる。これにより、導電体２６０の導電率が低下することを抑制できる。
なお、図１Ｂおよび図１Ｃでは、導電体２６０を単層で示したが、本発明はこれに限られるものではない。導電体２６０は、積層構造であってもよい。例えば、図１１Ａおよび図１１Ｂに示すように、導電体２６０は、導電体２６０ａと、導電体２６０ａ上の導電体２６０ｂとの積層構造を有してもよい。このとき、例えば、導電体２６０ａとして窒化チタンを用い、導電体２６０ｂとしてタングステンを用いてもよい。このようにタングステンを積層して設けることで、導電体２６０の導電性を向上させ、配線ＷＬとして十分に機能させることができる。
図１１Ａおよび図１１Ｂには、導電体２６０が、導電体２６０ａと導電体２６０ｂの２層の積層構造である構成を示しているが、本発明はこれに限られるものではない。導電体２６０は、３層以上の積層構造としてもよい。
図１Ｂおよび図１Ｃでは、導電体２６０が開口部２９０を埋め込むように設けられているが、本発明はこれに限られるものではない。例えば、導電体２６０の中央部に、開口部２９０の形状を反映した凹部が形成され、当該凹部の一部が開口部２９０に位置する場合がある。このとき、当該凹部を無機絶縁材料などで充填する構成にしてもよい。
また、図１Ｂおよび図１Ｃに示すように、導電体２６０の一部は、開口部２９０の外、つまり、導電体２４０および絶縁体２８０の上に位置する。このとき、図１Ｂに示すように、導電体２６０の側端部は、酸化物半導体２３０の側端部より内側に位置することが好ましい。これにより、導電体２６０と酸化物半導体２３０がショートすることを防ぐことができる。なお、導電体２６０の側端部は、酸化物半導体２３０の側端部と一致してもよいし、酸化物半導体２３０の側端部より外側に位置してもよい。
導電体１２０は、［容量素子１００］の項目で説明した通りに設ければよい。
また、図１Ｂおよび図１Ｃでは、導電体１２０の上面が平坦である構成を示しているが、本発明はこれに限られるものではない。例えば、導電体１２０の上面に、開口部２９０と重なる凹部が形成される構成にしてもよい。当該凹部を埋め込むように、酸化物半導体２３０、絶縁体２５０、および導電体２６０の少なくとも一部が形成される構成にすることで、酸化物半導体２３０の導電体１２０近傍まで、導電体２６０のゲート電界を印加しやすくすることができる。
導電体２４０としては、後述する［導電体］の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体２４０として、タングステンなどの、導電性が高い導電性材料を用いることができる。
導電体２４０も導電体２６０と同様に、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。このような構成にすることで、酸化物半導体２３０によって導電体２４０が過剰に酸化されることを抑制できる。
また、例えば、窒化チタンの上にタングステンを積層した構造にしてもよい。このようにタングステンを積層して設けることで、導電体２４０の導電性を向上させ、配線ＢＬとして十分に機能させることができる。
また、導電体２４０を第１の導電体と第２の導電体とを積層する構成とする場合、例えば、第１の導電体を導電性が高い導電性材料を用いて形成し、第２の導電体を酸素を含む導電性材料を用いて形成してもよい。絶縁体２５０と接する導電体２４０の第２の導電体として酸素を含む導電性材料を用いることで、絶縁体２５０中の酸素が導電体２４０の第１の導電体に拡散することを抑制できる。例えば、導電体２４０の第１の導電体としてタングステンを用い、導電体２４０の第２の導電体としてシリコンを添加したインジウム錫酸化物を用いるとよい。
酸化物半導体２３０と導電体１２０とが接することで、金属化合物、または酸素欠損が形成され、酸化物半導体２３０の領域２３０ｎａが低抵抗化する。導電体１２０と接する酸化物半導体２３０が低抵抗化することで、酸化物半導体２３０と導電体１２０との接触抵抗を低減できる。同様に、酸化物半導体２３０と導電体２４０とが接することで、酸化物半導体２３０の領域２３０ｎｂが低抵抗化する。したがって、酸化物半導体２３０と導電体２４０との接触抵抗を低減できる。
絶縁体１４０および絶縁体２８０は層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体１４０および絶縁体２８０としては、後述する［絶縁体］の項目に記載の、比誘電率が低い材料を含む絶縁体を、単層または積層で用いることができる。酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。
また、絶縁体１４０および絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体２３０のチャネル形成領域への、水、水素などの不純物の混入を抑制できる。
また、チャネル形成領域近傍に配置される絶縁体２８０は、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を用いることが好ましい。過剰酸素を含む絶縁体２８０に熱処理を行うことで、絶縁体２８０から酸化物半導体２３０のチャネル形成領域に酸素を供給し、酸素欠損およびＶＯＨの低減を図ることができる。これにより、トランジスタ２００の電気特性を安定にし、信頼性の向上を図ることができる。
また、絶縁体２８０として、後述する［絶縁体］の項目に記載の、水素を捕獲するまたは水素を固着する機能を有する絶縁体を用いてもよい。このような構成にすることで、酸化物半導体２３０の水素を捕獲または固着し、酸化物半導体２３０の水素濃度を低減できる。絶縁体２８０としては、酸化マグネシウム、または酸化アルミニウムなどを用いることができる。
なお、図１Ｂおよび図１Ｃでは、絶縁体２８０を単層で示したが、本発明はこれに限られるものではない。絶縁体２８０は、積層構造であってもよい。
絶縁体２８３には、後述する［絶縁体］の項目に記載の、水素に対するバリア性を有する絶縁体を用いることが好ましい。これにより、トランジスタの外から絶縁体２５０を介して、酸化物半導体２３０に水素が拡散することを抑制できる。窒化シリコン膜、および窒化酸化シリコン膜は、それぞれ、自身からの不純物（例えば、水および水素）の放出が少なく、酸素および水素が透過しにくい特徴を有するため、絶縁体２８３に好適に用いることができる。
また、絶縁体２８３として、後述する［絶縁体］の項目に記載の、水素を捕獲するまたは水素を固着する機能を有する絶縁体を用いることが好ましい。このような構成にすることで、絶縁体２８３の上方から酸化物半導体２３０に水素が拡散することを抑制し、さらに酸化物半導体２３０の水素を捕獲または固着し、酸化物半導体２３０の水素濃度を低減できる。絶縁体２８３としては、酸化マグネシウム、酸化アルミニウム、または酸化ハフニウムなどを用いることができる。また、例えば、絶縁体２８３として、酸化アルミニウムと、当該酸化アルミニウム上の窒化シリコンの積層膜を用いてもよい。
＜記憶装置の構成材料＞
以下では、記憶装置に用いることができる構成材料について説明する。
［基板］
トランジスタ２００および容量素子１００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
［絶縁体］
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減できる。したがって、絶縁体の機能に応じて、材料を選択するとよい。なお、比誘電率が低い材料は、絶縁耐力が大きい材料でもある。
比誘電率が高い（ｈｉｇｈ−ｋ）材料としては、例えば、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、並びに、シリコンおよびハフニウムを有する窒化物などが挙げられる。
比誘電率が低い材料としては、例えば、酸化シリコン、酸化窒化シリコン、および窒化酸化シリコンなどの無機絶縁材料、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、およびアクリルなどの樹脂が挙げられる。また、比誘電率が低い他の無機絶縁材料として、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、並びに、炭素および窒素を添加した酸化シリコンなどが挙げられる。また、例えば、空孔を有する酸化シリコンが挙げられる。なお、これらの酸化シリコンは、窒素を含んでもよい。
また、金属酸化物を用いたトランジスタは、不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いることができる。具体的には、不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
また、ゲート絶縁体などの、半導体と接する絶縁体、または半導体層の近傍に設ける絶縁体は、過剰酸素を含む領域を有する絶縁体であることが好ましい。例えば、過剰酸素を含む領域を有する絶縁体を半導体層と接する、または半導体層の近傍に設ける構造とすることで、半導体層が有する酸素欠損を低減することができる。過剰酸素を含む領域を形成しやすい絶縁体として、酸化シリコン、酸化窒化シリコン、または空孔を有する酸化シリコンなどが挙げられる。
また、酸素に対するバリア性を有する絶縁体としては、アルミニウムおよびハフニウムの一方または両方を含む酸化物、ハフニウムおよびシリコンを含む酸化物（ハフニウムシリケート）、酸化マグネシウム、酸化ガリウム、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、窒化シリコン、並びに、窒化酸化シリコンなどが挙げられる。また、アルミニウムおよびハフニウムの一方また両方を含む酸化物として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、などが挙げられる。
また、水素に対するバリア性を有する絶縁体としては、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコンまたは窒化酸化シリコン等が挙げられる。
酸素に対するバリア性を有する絶縁体、および水素に対するバリア性を有する絶縁体は、酸素および水素の一方または両方に対するバリア性を有する絶縁体といえる。
また、水素を捕獲するまたは固着する機能を有する絶縁体として、マグネシウムを含む酸化物、またはアルミニウムおよびハフニウムの一方または両方を含む酸化物が挙げられる。また、これらの酸化物は、アモルファス構造を有することがより好ましい。アモルファス構造を有する酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲するまたは固着する性質を有する場合がある。なお、これらの属酸化物は、アモルファス構造であることが好ましいが、一部に結晶領域が形成されていてもよい。
なお、本明細書等において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。また、バリア性とは、対応する物質が拡散し難い性質（対応する物質が透過し難い性質、対応する物質の透過性が低い性質、または、対応する物質の拡散を抑制する機能ともいう）とする。なお、対応する物質を捕獲するまたは固着する（ゲッタリングともいう）機能を、バリア性と言い換えることができる。なお、対応する物質として記載される場合の水素は、例えば、水素原子、水素分子、並びに、水分子およびＯＨ−などの水素と結合した物質などの少なくとも一を指す。また、対応する物質として記載される場合の不純物は、特段の明示が無い限り、チャネル形成領域または半導体層における不純物を指し、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの少なくとも一を指す。また、対応する物質として記載される場合の酸素は、例えば、酸素原子、酸素分子などの少なくとも一を指す。具体的には、酸素に対するバリア性とは、酸素原子、酸素分子等の少なくとも一が拡散し難い性質を指す。
［導電体］
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または前述した金属元素を成分とする合金か、前述した金属元素を組み合わせた合金等を用いることが好ましい。前述した金属元素を成分とする合金として、当該合金の窒化物、または当該合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、ルテニウムを含む窒化物、タンタルおよびアルミニウムを含む窒化物、またはチタンおよびアルミニウムを含む窒化物などの窒素を含む導電性材料、酸化ルテニウム、ストロンチウムおよびルテニウムを含む酸化物、またはランタンおよびニッケルを含む酸化物などの酸素を含む導電性材料、チタン、タンタル、またはルテニウムなどの金属元素を含む材料は、酸化しにくい導電性材料、酸素の拡散を抑制する機能を有する導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。なお、酸素を含む導電性材料として、酸化タングステンを含むインジウム酸化物、酸化チタンを含むインジウム酸化物、インジウム錫酸化物、酸化チタンを含むインジウム錫酸化物、シリコンを添加したインジウム錫酸化物、インジウム亜鉛酸化物、および、酸化タングステンを含むインジウム亜鉛酸化物などが挙げられる。本明細書等では、酸素を含む導電性材料を用いて成膜される導電膜を、酸化物導電膜と呼ぶことがある。
また、タングステン、銅、またはアルミニウムを主成分とする導電性材料は、導電性が高いため、好ましい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に金属酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、および、シリコンを添加したインジウム錫酸化物のうち一つまたは複数を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
［金属酸化物］
金属酸化物は、格子欠陥を有する場合がある。格子欠陥とは、原子空孔、異種原子などの点欠陥、転位などの線欠陥、結晶粒界などの面欠陥、空隙などの体積欠陥がある。また、格子欠陥の生成の要因としては、構成元素の原子数の比率のずれ（構成原子の過不足）、および不純物などがある。
金属酸化物をトランジスタの半導体層に用いる場合、金属酸化物中の格子欠陥は、キャリアの生成または捕獲などを引き起こす要因となりうる。よって、格子欠陥が多い金属酸化物をトランジスタの半導体層に用いると、当該トランジスタの電気特性が不安定となる恐れがある。よって、トランジスタの半導体層に用いる金属酸化物は、格子欠陥が少ないことが好ましい。
金属酸化物を用いたトランジスタは、特に、金属酸化物中のチャネル形成領域に酸素欠損（ＶＯ）および不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。このため、金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、金属酸化物中のチャネル形成領域では、酸素欠損および不純物はできる限り低減されていることが好ましい。言い換えると、金属酸化物中のチャネル形成領域は、キャリア濃度が低減され、ｉ型化（真性化）または実質的にｉ型化されていることが好ましい。
金属酸化物中に存在しやすい格子欠陥の種類、および格子欠陥の存在量は、金属酸化物の構造または金属酸化物の成膜方法などによって異なる。
金属酸化物の構造は、単結晶構造と、それ以外の構造（非単結晶の構造）と、に分けられる。非単結晶の構造としては、例えば、ＣＡＡＣ構造、多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）構造、ｎｃ構造、擬似非晶質（ａ−ｌｉｋｅ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ）構造、および非晶質構造などがある。ａ−ｌｉｋｅ構造は、ｎｃ構造と非晶質構造との間の構造を有する。なお、結晶構造の分類については、後述する。
また、ａ−ｌｉｋｅ構造を有する金属酸化物、および非晶質構造を有する金属酸化物は、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ構造を有する金属酸化物、および非晶質構造を有する金属酸化物は、ｎｃ構造を有する金属酸化物およびＣＡＡＣ構造を有する金属酸化物と比べて、結晶性が低い。また、ａ−ｌｉｋｅ構造を有する金属酸化物は、ｎｃ構造を有する金属酸化物およびＣＡＡＣ構造を有する金属酸化物と比べて、金属酸化物中の水素濃度が高い。よって、ａ−ｌｉｋｅ構造を有する金属酸化物、および非晶質構造を有する金属酸化物では、格子欠陥が生成されやすい。
よって、トランジスタの半導体層には、結晶性の高い金属酸化物を用いることが好ましい。例えば、ＣＡＡＣ構造を有する金属酸化物、または単結晶構造の金属酸化物を用いることが好ましい。当該金属酸化物をトランジスタに用いることで、良好な電気特性を有するトランジスタを実現できる。また、信頼性の高いトランジスタを実現できる。
また、トランジスタのチャネル形成領域には、当該トランジスタのオン電流が大きくなる金属酸化物を用いることが好ましい。当該トランジスタのオン電流を大きくするには、当該トランジスタに用いる金属酸化物の移動度を高くするとよい。金属酸化物の移動度を高くするには、キャリア（ｎチャネル型トランジスタの場合は、電子）の伝送を向上させる、または、キャリアの伝送に寄与する散乱因子を低減する必要がある。なお、キャリアは、チャネル形成領域を介して、ソースからドレインに流れる。よって、キャリアがチャネル長方向に流れやすいチャネル形成領域を設けることで、トランジスタのオン電流を大きくすることができる。
ここで、チャネル形成領域を含む金属酸化物に、結晶性の高い金属酸化物を用いることが好ましい。さらに、当該結晶は、複数の層（例えば、第１の層と、第２の層と、第３の層）が積層された結晶構造を有することが好ましい。つまり、当該結晶は、層状の結晶構造（層状結晶、層状構造ともいう）を有する。このとき、当該結晶のｃ軸の向きは、複数の層が積層される方向となる。当該結晶を有する金属酸化物には、例えば、単結晶酸化物半導体、ＣＡＡＣ−ＯＳなどが含まれる。
また、上記結晶のｃ軸を、金属酸化物の被形成面または膜表面に対する法線方向に配向することが好ましい。これにより、複数の層は、金属酸化物の被形成面または膜表面に対して、平行または概略平行に配置される。つまり、複数の層は、チャネル長方向に広がる。
例えば、上記のような３層の層状の結晶構造は、以下のような構造になる。第１の層は、当該第１の層が有する金属が中心に存在する酸素の八面体形の、原子の配位構造を有する。また、第２の層は、当該第２の層が有する金属が中心に存在する酸素の三方両錐形または四面体形の、原子の配位構造を有する。また、第３の層は、当該第３の層が有する金属が中心に存在する酸素の三方両錐形または四面体形の、原子の配位構造を有する。
上記結晶の結晶構造として、例えば、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造、これらの変形型構造などがある。
さらに、第１の層乃至第３の層のそれぞれは、一の金属元素、または、価数が同じである複数の金属元素と、酸素とで構成されることが好ましい。なお、第１の層を構成する一または複数の金属元素の価数と、第２の層を構成する一または複数の金属元素の価数と、は同じであることが好ましい。また、第１の層と、第２の層とは、同じ金属元素を有してもよい。また、第１の層を構成する一または複数の金属元素の価数と、第３の層を構成する一または複数の金属元素の価数と、は異なることが好ましい。
上記構成にすることで、金属酸化物の結晶性を向上し、当該金属酸化物の移動度を高くすることができる。よって、当該金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタのオン電流が大きくなり、当該トランジスタの電気特性を向上させることができる。
本発明の一態様の金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、および亜鉛酸化物が挙げられる。本発明の一態様の金属酸化物は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素または半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素または半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、およびアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、スズ、およびイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウムがさらに好ましい。金属酸化物が有する元素Ｍがガリウムである場合、本発明の一態様の金属酸化物は、インジウム、ガリウム、および亜鉛の中から選ばれるいずれか一または複数を有することが好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
本発明の一態様の金属酸化物半導体として、例えば、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯまたはＩＡＧＺＯとも記す）などを用いることができる。または、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などが挙げられる。
金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。
なお、金属酸化物は、インジウムに代えて、周期の数が大きい金属元素の一種または複数種を有してもよい。または、金属酸化物は、インジウムに加えて、周期の数が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期の数が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。周期の数が大きい金属元素として、第５周期に属する金属元素、および第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、およびユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、およびユウロピウムは、軽希土類元素と呼ばれる。
また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、および水素などが挙げられる。
また、金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
また、金属酸化物に含まれる全ての金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、金属酸化物に酸素欠損が形成されることを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
また、金属酸化物に含まれる全ての金属元素の原子数の和に対するＩｎの原子数の割合を高くすることにより、トランジスタは大きいオン電流、および高い周波数特性を得ることができる。
本実施の形態では、金属酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物を例に挙げて説明する場合がある。
上記の層状の結晶構造を有する金属酸化物を形成するためには、一層ずつ原子を堆積することが好ましい。本発明の一態様の金属酸化物の成膜方法では、ＡＬＤ法を用いるため、上記の層状の結晶構造を有する金属酸化物を形成することが容易である。
ＡＬＤ法としては、プリカーサおよびリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、および、プラズマ励起されたリアクタントを用いるプラズマＡＬＤ（ＰＥＡＬＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などが挙げられる。
ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、および低温での成膜が可能、などの効果がある。また、ＰＥＡＬＤ法は、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素または塩素などの元素を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素または塩素などの元素を多く含む場合がある。なお、これらの元素の定量は、ＸＰＳまたはＳＩＭＳを用いて行うことができる。なお、本発明の一態様の金属酸化物の成膜方法では、ＡＬＤ法を用いるが、成膜時の基板温度が高い条件の採用、および、不純物除去処理の実施の一方または双方を適用するため、これらを適用せずにＡＬＤ法を用いる場合に比べて、膜中に含まれる炭素および塩素の量が少ないことがある。
ＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いスパッタリング法、またはＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。例えば、スパッタリング法を用いて、第１の金属酸化物を成膜し、当該第１の金属酸化物上にＡＬＤ法を用いて、第２の金属酸化物を成膜する方法などが挙げられる。例えば、上記第１の金属酸化物が結晶部を有する場合、上記第２の金属酸化物が当該結晶部を核として、結晶成長する場合がある。
ＡＬＤ法は、原料ガスの導入量によって、得られる膜の組成を制御することができる。例えば、ＡＬＤ法では、原料ガスの導入量、導入回数（パルス回数ともいう）、１パルスに要する時間（パルス時間ともいう）などを調節することによって、任意の組成の膜を成膜することができる。また、例えば、ＡＬＤ法では、成膜しながら原料ガスを変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスを変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送および圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
［［金属酸化物を有するトランジスタ］］
続いて、金属酸化物（酸化物半導体）をトランジスタに用いる場合について説明する。以下では、半導体層に酸化物半導体を用いたトランジスタをＯＳトランジスタと記し、半導体層にシリコンを用いたトランジスタをＳｉトランジスタと記す場合がある。
本発明の一態様の金属酸化物（酸化物半導体）をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現できる。また、信頼性の高いトランジスタを実現できる。また、微細化または高集積化されたトランジスタを実現できる。例えば、チャネル長が２ｎｍ以上３０ｎｍ以下のトランジスタを作製しうる。
トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３以下、より好ましくは１×１０１５ｃｍ−３以下、より好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、炭素、窒素などが挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物といえる。
また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減できる。
また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、およびドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
チャネル形成領域がｉ型または実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
ＯＳトランジスタを、上記の構造とすることで、記憶装置を微細化または高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのチャネル長またはゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さである。
また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
［［金属酸化物中の不純物］］
ここで、金属酸化物（酸化物半導体）中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における炭素の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域におけるシリコンの濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における窒素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における水素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
［その他の半導体材料］
酸化物半導体２３０は、トランジスタのチャネル形成領域を含む半導体層と言い換えることができる。半導体層に用いることができる半導体材料は、上述の金属酸化物に限られない。半導体層として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、単体元素の半導体、化合物半導体、または層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供できる。
半導体材料に用いることができる単体元素の半導体として、シリコン、およびゲルマニウムなどが挙げられる。半導体層に用いることができるシリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、および非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。
半導体材料に用いることができる化合物半導体として、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、窒化ホウ素、およびヒ化ホウ素などが挙げられる。半導体層に用いることができる窒化ホウ素は、アモルファス構造を含むことが好ましい。半導体層に用いることができるヒ化ホウ素は、立方晶構造の結晶を含むことが好ましい。
層状物質として、グラフェン、シリセン、炭窒化ホウ素、カルコゲン化物などがある。層状物質としての炭窒化ホウ素は、炭素原子、窒素原子、およびホウ素原子が平面上に六角形格子構造で配列している。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
半導体層として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。上述の遷移金属カルコゲナイドを、半導体層に適用することで、オン電流が大きい記憶装置を提供できる。
本発明の一態様により、新規のトランジスタ、新規の半導体装置、および新規の記憶装置を提供できる。または、微細化または高集積化が可能な記憶装置を提供できる。または、周波数特性が良好な記憶装置を提供できる。または、動作速度が速い記憶装置を提供できる。または、信頼性が良好な記憶装置を提供できる。または、低消費電力の記憶装置を提供できる。または、オン電流が大きいトランジスタを有する記憶装置を提供できる。または、トランジスタ特性のばらつきが少ない記憶装置を提供できる。または、良好な電気特性を有する記憶装置を提供できる。
本実施の形態に示す、トランジスタ２００および容量素子１００を有するメモリセル１５０は、記憶装置のメモリセルとして用いることができる。トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。また、トランジスタ２００の周波数特性が高いため、記憶装置の読み出し、および書き込みを高速に行うことができる。
また、２個のメモリセル１５０（以下、メモリセル１５０ａおよびメモリセル１５０ｂと呼ぶ）を共通の配線に接続する記憶装置の例について、図１２Ａおよび図１２Ｂを用いて説明する。図１２Ａは、記憶装置の平面図である。また、図１２Ｂは、図１２ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。なお、図１２Ａの平面図では、図の明瞭化のために一部の要素を省いている。
ここで、図１２Ａおよび図１２Ｂに示すメモリセル１５０ａおよびメモリセル１５０ｂのそれぞれは、メモリセル１５０と同様の構成を有する。メモリセル１５０ａは、容量素子１００ａおよびトランジスタ２００ａを有し、メモリセル１５０ｂは、容量素子１００ｂおよびトランジスタ２００ｂを有する。よって、図１２Ａおよび図１２Ｂに示す記憶装置において、図１Ａ乃至図１Ｃに示した記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、記憶装置の構成材料については＜記憶装置の構成例＞で詳細に説明した材料を用いることができる。
図１２Ａおよび図１２Ｂに示すように、配線ＷＬとして機能する導電体２６０は、メモリセル１５０ａおよびメモリセル１５０ｂに、それぞれ設けられる。また、配線ＢＬの一部として機能する導電体２４０は、メモリセル１５０ａおよびメモリセル１５０ｂに、共通に設けられる。つまり、導電体２４０は、メモリセル１５０ａの酸化物半導体２３０と、メモリセル１５０ｂの酸化物半導体２３０に接する。
ここで、図１２Ａおよび図１２Ｂに示す記憶装置は、メモリセル１５０ａおよびメモリセル１５０ｂと電気的に接続してプラグ（接続電極とよぶこともできる）として機能する、導電体２４５および導電体２４６を有する。導電体２４５は、絶縁体１８０、絶縁体２８０、および絶縁体１４０に形成された開口内に配置され、導電体２４０の下面に接する。また、導電体２４６は、絶縁体２８７、絶縁体２８３、および絶縁体２５０に形成された開口内に配置され、導電体２４０の上面に接する。なお、導電体２４５および導電体２４６は、導電体２４０に適用可能な導電性材料などを用いることができる。
絶縁体２８７は、層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体２８７としては、前述した［絶縁体］の項目に記載の、比誘電率が低い材料含む絶縁体を、単層または積層で用いることができる。
また、絶縁体２８７中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体２３０のチャネル形成領域に、水、水素などの不純物が混入することを抑制できる。
導電体２４５および導電体２４６は、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、およびダイオードなどの回路素子、配線、電極、または、端子と、メモリセル１５０ａおよびメモリセル１５０ｂを電気的に接続するためのプラグまたは配線として機能する。例えば、導電体２４５が、図１２Ａ、図１２Ｂに示す記憶装置の下に設けられたセンスアンプ（図示せず）に電気的に接続され、導電体２４６が、図１２Ａ、図１２Ｂに示す記憶装置の上に設けられた同様の記憶装置（図示せず）と電気的に接続される構成にすることができる。この場合、導電体２４５および導電体２４６は、配線ＢＬの一部として機能する。このように、図１２Ａ、図１２Ｂに示す記憶装置の上または下に記憶装置などを設けることで、単位面積当たりの記憶容量を大きくすることができる。
また、メモリセル１５０ａとメモリセル１５０ｂは、一点鎖線Ａ１−Ａ２の垂直二等分線を対称軸とした線対称の構成となっている。よって、トランジスタ２００ａとトランジスタ２００ｂも、導電体２４５および導電体２４６を挟んで、線対称の位置に配置される。ここで、導電体２４０は、トランジスタ２００ａのソース電極およびドレイン電極の他方としての機能と、トランジスタ２００ｂのソース電極およびドレイン電極の他方としての機能とを有する。また、トランジスタ２００ａおよびトランジスタ２００ｂは、プラグとして機能する導電体２４５および導電体２４６を共有する。このように、２つのトランジスタと、プラグとの接続を上述の構成とすることで、微細化または高集積化が可能な記憶装置を提供できる。
なお、配線ＰＬとして機能する導電体１１０は、メモリセル１５０ａおよびメモリセル１５０ｂに、それぞれ設けてもよいし、メモリセル１５０ａおよびメモリセル１５０ｂに、共通に設けてもよい。ただし、図１２Ｂに示すように、導電体１１０は、導電体２４５と離隔して設け、導電体１１０と導電体２４５がショートしないようにする。
また、メモリセル１５０を３次元的にマトリクス状に配置することで、メモリセルアレイを構成することができる。メモリセルアレイの一例として、図１３Ａおよび図１３Ｂに、Ｘ方向、Ｙ方向、およびＺ方向に、４個×２個×４個のメモリセル１５０を配置した記憶装置の例を示す。図１３Ａは、記憶装置の平面図である。また、図１３Ｂは、図１３ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。なお、図１３Ａの平面図では、図の明瞭化のために一部の要素を省いている。
ここで、図１３Ａおよび図１３Ｂに示すメモリセル１５０ａ乃至メモリセル１５０ｄのそれぞれは、メモリセル１５０と同様の構成を有する。メモリセル１５０ａは、容量素子１００ａおよびトランジスタ２００ａを有し、メモリセル１５０ｂは、容量素子１００ｂおよびトランジスタ２００ｂを有し、メモリセル１５０ｃは、容量素子１００ｃおよびトランジスタ２００ｃを有し、メモリセル１５０ｄは、容量素子１００ｄおよびトランジスタ２００ｄを有する。よって、図１３Ａおよび図１３Ｂに示す記憶装置において、図１に示した記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目においても、記憶装置の構成材料については＜記憶装置の構成例＞で詳細に説明した材料を用いることができる。
以下において、メモリセル１５０ａ乃至メモリセル１５０ｄからなる記憶装置をメモリユニットと呼ぶ。図１３Ａおよび図１３Ｂに示す記憶装置は、メモリユニット１６０［１，１］乃至メモリユニット１６０［２，４］を有する。なお、以下において、メモリユニット１６０［１，１］乃至メモリユニット１６０［２，４］をまとめて、メモリユニット１６０と呼ぶ場合がある。メモリユニット１６０［１，２］は、メモリユニット１６０［１，１］上に設けられ、メモリユニット１６０［１，３］は、メモリユニット１６０［１，２］上に設けられ、メモリユニット１６０［１，４］は、メモリユニット１６０［１，３］上に設けられる。メモリユニット１６０［２，１］は、メモリユニット１６０［１，１］のＹ方向に隣接して設けられる。メモリユニット１６０［２，２］は、メモリユニット１６０［２，１］の上に設けられ、メモリユニット１６０［２，３］は、メモリユニット１６０［２，２］の上に設けられ、メモリユニット１６０［２，４］は、メモリユニット１６０［２，３］の上に設けられる。
メモリユニット１６０は、図１３Ｂに示すように、導電体２４５を中心にして、メモリセル１５０ａの外側にメモリセル１５０ｃが配置され、メモリセル１５０ｂの外側にメモリセル１５０ｄが配置されている。つまり、図１２Ａ、図１２Ｂに示す記憶装置において、メモリセル１５０ａに隣接してメモリセル１５０ｃを設け、メモリセル１５０ｂに隣接してメモリセル１５０ｄを設けた、記憶装置ともいえる。
図１３Ａおよび図１３Ｂに示すように、配線ＷＬとして機能する導電体２６０は、Ｙ方向に隣接するメモリセル１５０同士で共有されている。また、配線ＢＬの一部として機能する導電体２４０は、同一メモリユニット内で共有されている。つまり、導電体２４０は、メモリセル１５０ａ乃至メモリセル１５０ｄの、それぞれの酸化物半導体２３０に接する。
Ｚ方向に隣接するメモリユニットが有する導電体２４０の間に導電体２４５が設けられる。例えば、図１３Ｂに示すように、導電体２４５は、メモリユニット１６０［１，１］の導電体２４０の上面と、メモリユニット１６０［１，２］の導電体２４０の下面に接して設けられる。このように、各メモリユニット１６０に設けられた、導電体２４０と導電体２４５によって、配線ＢＬが形成される。導電体２４５は、図１３Ａ、図１３Ｂに示す記憶装置の下に設けられたセンスアンプ（図示せず）に電気的に接続される。
このように、図１３Ａ、図１３Ｂに示す記憶装置において、複数のメモリユニットを積層することで、単位面積当たりの記憶容量を大きくすることができる。また、本発明の一態様のメモリセルは、低背型の容量素子を有し、メモリユニットを薄型に形成できるため、３次元的に集積度を高めやすい構成といえる。
また、メモリセル１５０ａおよびメモリセル１５０ｃと、メモリセル１５０ｂおよびメモリセル１５０ｄとは、一点鎖線Ａ１−Ａ２の垂直二等分線を対称軸とした線対称の構成となっている。よって、トランジスタ２００ａおよびトランジスタ２００ｃと、トランジスタ２００ｂおよびトランジスタ２００ｄも、導電体２４５を挟んで、線対称の位置に配置される。ここで、導電体２４０は、トランジスタ２００ａ乃至トランジスタ２００ｄそれぞれのソース電極およびドレイン電極の他方としての機能を有する。また、トランジスタ２００ａ乃至トランジスタ２００ｄは、プラグとして機能する導電体２４５を共有する。このように、４つのトランジスタと、プラグとの接続を上述の構成とすることで、微細化または高集積化が可能な記憶装置を提供できる。
図１３Ａ、図１３Ｂに示すように、複数のメモリセルを積層することにより、メモリセルアレイの占有面積を増やすことなく、セルを集積して配置することができる。つまり、３Ｄメモリセルアレイを構成することができる。なお、図１３Ａ、図１３Ｂでは、２つのメモリユニットを有する層を４層積層する構成を例示したが、本発明はこれに限られるものではない。記憶装置は、少なくとも一つのメモリセル１５０を有する層を１層有してもよいし、２層以上積層してもよい。
図１３Ａ、図１３Ｂでは、プラグとして機能する導電体２４５がメモリセル１５０間に配置される構成を示している。別言すると、プラグとして機能する導電体２４５がメモリユニット１６０の内側に配置される構成を示している。なお、本発明はこれに限られるものではない。導電体２４５は、メモリユニットの外側に配置されてもよい。
メモリセルアレイの一例として、図１４Ａおよび図１４Ｂに、Ｘ方向、Ｙ方向、およびＺ方向に、３個×３個×４個のメモリセル１５０を配置した記憶装置の例を示す。図１４Ａは、記憶装置の平面図である。また、図１４Ｂは、図１４ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。なお、図１４Ａの平面図では、図の明瞭化のために一部の要素を省いている。
図１４Ａおよび図１４Ｂに示す記憶装置は、メモリセル１５０を含む層がｍ（ｍは２以上の整数である）層積層された構成を有する。ここで、１層目（一番下）に設けられた上記層を層１７０［１］とし、２層目に設けられた上記層を層１７０［２］とし、（ｍ−１）層目に設けられた上記層を層１７０［ｍ−１］とし、ｍ層目（一番上）に設けられた上記層を層１７０［ｍ］として、図１４Ｂに図示している。つまり、本発明の一態様の記憶装置は、メモリセル１５０を含む層を複数有し、複数の層が積層されている構成を有してもよい。
図１４Ａおよび図１４Ｂに示すように、導電体２４５は、メモリユニットの外側に設けられてもよい。また、導電体２４５は、当該導電体２４５を含む層の上層に設けられた配線と電気的に接続されてもよい。例えば、層１７０［１］に設けられている導電体２４５は、層１７０［２］に設けられている配線と電気的に接続されている。なお、層１７０［２］に設けられている当該配線は、層１７０［２］に含まれるメモリセル１５０の下部電極（導電体１１０）と同じ層に設けられている。つまり、当該配線は、導電体１１０と同じ工程で形成することができる。
なお、図１４Ａ、図１４Ｂでは、導電体２４５が、当該導電体２４５を含む層の上層に設けられた配線と電気的に接続される構成を示しているが、本発明はこれに限られるものではない。例えば、導電体２４５は、当該導電体２４５を含む層に設けられた配線と電気的に接続されてもよい。例えば、層１７０［１］に設けられている導電体２４５は、層１７０［１］に設けられている配線と電気的に接続されてもよい。なお、層１７０［１］に設けられている当該配線は、層１７０［１］に含まれるメモリセル１５０の下部電極（導電体１１０）と同じ層に設けられている。つまり、当該配線は、導電体１１０と同じ工程で形成することができる。
ここで、図１４Ａに示す記憶装置の平面レイアウトを図１５Ａに示す。具体的には、図１５Ａの平面レイアウトでは、４個×４個のメモリセル１５０を含む領域を示している。また、配線ＷＬとして機能する導電体２６０、配線ＢＬとして機能する導電体２４０、および開口部２９０を図示している。なお、導電体２６０、導電体２４０、および開口部２９０が重なる領域にメモリセル１５０が設けられている。別言すると、開口部２９０は、導電体２４０の、導電体２４０と導電体２６０とが交差する領域に設けられる。
図１５Ａでは、メモリセル１５０がマトリクス状に配置されている構成を示している。また、開口部２９０がマトリクス状に配置されている構成を示している。また、導電体２６０がＹ方向に延在して設けられ、導電体２４０がＸ方向に延在して設けられている構成を示している。別言すると、導電体２６０と導電体２４０とが直交する構成を示している。また、導電体２６０が延在する方向と垂直な方向（Ｘ方向）における導電体２６０の幅が一様であり、導電体２４０が延在する方向と垂直な方向（Ｙ方向）における導電体２４０の幅が一様である構成を示している。なお、本発明はこれに限られるものではない。
図１５Ｂは、記憶装置の平面レイアウトの別の一例である。図１５Ｂの平面レイアウトでは、図１５Ａと同様に、導電体２６０、導電体２４０、導電体２４５、および開口部２９０を図示している。図１５Ｂに示す記憶装置は、メモリセル１５０（開口部２９０）の配置、導電体２４０の形状、および、導電体２６０が延在する方向が、図１５Ａに示す記憶装置と主に異なる。
図１５Ｂに示すように、メモリセル１５０（開口部２９０）は、Ｙ方向においてジグザグに配置されてもよい。図１５Ｂにおいて、第１のメモリセルとＸ方向に隣接するメモリセルを第２のメモリセルとし、第１のメモリセルおよび第２のメモリセルとＹ方向に隣接するメモリセルを、第３のメモリセルとする。例えば、第１のメモリセルと第２のメモリセルの中間を通り、Ｙ方向に平行な直線上に、第３のメモリセルの中心が位置するとよい。このとき、第３のメモリセルは、第１のメモリセルおよび第２のメモリセルとＸ方向に半分ずれた位置に位置するともいえる。
また、図１５Ｂに示すように、導電体２４０は、第１の領域と、第２の領域と、を有する。第１の領域は、開口部２９０およびその近傍の領域であり、第１の領域におけるＹ方向の幅を第１の幅とする。平面視において第１の領域は、四角形の角部を丸めた形状といえる。また、第２の領域は、１つの導電体２４０において隣接する開口部２９０の間の領域であり、第２の領域におけるＹ方向の幅を第２の幅とする。このとき、第２の幅は、第１の幅よりも小さいことが好ましい。このような構成にすることで、メモリセル１５０（開口部２９０）がＹ方向においてジグザグに配置される場合、導電体２４０間の物理距離を小さくすることができる。よって、記憶装置の微細化および高集積化を図ることができる。
また、図１５Ｂでは、導電体２６０の延伸方向が、Ｙ方向に対して傾けて配置されている。つまり、メモリセル１５０（開口部２９０）の配置によっては、導電体２６０の延伸方向は、導電体２４０の延伸方向と直交しない場合がある。別言すると、導電体２６０は、導電体２４０と交差するとよい。
図１５Ｃは、記憶装置の平面レイアウトの別の一例である。図１５Ｃの平面レイアウトでは、図１５Ｂと同様に、導電体２６０、導電体２４０、導電体２４５、および開口部２９０を図示している。図１５Ｃに示す記憶装置は、導電体２４０の第１の領域の形状が、図１５Ｂに示す記憶装置と主に異なる。
図１５Ｂに示す導電体２４０の第１の領域は、平面視において四角形の角部を丸めた形状であり、当該四角形の一辺がＸ方向またはＹ方向に平行となっている。一方、図１５Ｃに示す導電体２４０の第１の領域は、平面視において四角形の角部を丸めた形状であり、当該四角形の対角線がＸ方向またはＹ方向に平行となっている。このような構成にすることで、メモリセル１５０（開口部２９０）がＹ方向においてジグザグに配置される場合、導電体２４０間の物理距離を小さくすることができる。よって、記憶装置の微細化および高集積化を図ることができる。
図１５Ｂおよび図１５Ｃでは、導電体２４０の第１の領域が、平面視において四角形の角部を丸めた形状である例を示しているが、本発明はこれに限られるものではない。
図１６Ａは、記憶装置の平面レイアウトの別の一例である。図１６Ａの平面レイアウトでは、図１５Ｂと同様に、導電体２６０、導電体２４０、導電体２４５、および開口部２９０を図示している。図１６Ａに示す記憶装置は、導電体２４０の第１の領域の形状が、図１５Ｂまたは図１５Ｃに示す記憶装置と主に異なる。
図１６Ｂに示す導電体２４０の第１の領域は、平面視において円形状である。このような構成にすることで、メモリセル１５０（開口部２９０）がＹ方向においてジグザグに配置される場合、導電体２４０間の物理距離を小さくすることができる。よって、記憶装置の微細化および高集積化を図ることができる。
なお、平面視における導電体２４０の第１の領域は、前述した形状に限定されない。例えば、平面視における導電体２４０の第１の領域は、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。
また、図１６Ａでは、導電体２６０が延在する方向と垂直な方向における導電体２６０の幅が一様である構成を示しているが、本発明はこれに限られるものではない。
図１６Ｂは、記憶装置の平面レイアウトの別の一例である。図１６Ｂの平面レイアウトでは、図１６Ａと同様に、導電体２６０、導電体２４０、導電体２４５、および開口部２９０を図示している。図１６Ｂに示す記憶装置は、導電体２６０の形状が、図１６Ａに示す記憶装置と主に異なる。
図１６Ｂに示す導電体２６０は、導電体２４０と同様に、第１の領域と、第２の領域と、を有する。第１の領域は、開口部２９０およびその近傍の領域であり、平面視において円形状である。また、第２の領域は、１つの導電体２６０において隣接する開口部２９０の間の領域である。なお、導電体２６０の第１の領域は、導電体２４０の第１の領域と重なる。このような構成にすることで、メモリセル１５０（開口部２９０）がＹ方向においてジグザグに配置される場合、導電体２４０間の物理距離を小さくすることができる。よって、記憶装置の微細化および高集積化を図ることができる。
図１６Ｃは、記憶装置の平面レイアウトの別の一例である。図１６Ｃの平面レイアウトでは、図１６Ａと同様に、導電体２６０、導電体２４０、導電体２４５、および開口部２９０を図示している。図１６Ｃに示す記憶装置は、導電体２６０の形状および延伸方向が、図１６Ａに示す記憶装置と主に異なる。
図１６Ｃに示す導電体２６０は、平面視において三角波のような形状であり、Ｙ方向に延在して設けられている。このような構成にすることで、メモリセル１５０（開口部２９０）がＹ方向においてジグザグに配置される場合、導電体２４０間の物理距離を小さくすることができる。よって、記憶装置の微細化および高集積化を図ることができる。なお、平面視における導電体２６０は上記に限られず、ミアンダ形状などであってもよい。
上記の構成にすることで、導電体２６０間の物理距離、および導電体２４０間の物理距離の一方または両方を小さくし、記憶装置の微細化および高集積化を図ることができる。
３Ｄメモリセルアレイを有する記憶装置については、後の実施の形態で詳細に説明する。
以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記実施の形態で説明したメモリセルを用いた記憶装置の構成例について説明する。本実施の形態では、積層されたメモリセルを有する層の間に、メモリセルに保持したデータ電位を増幅して出力する機能を有する機能回路を有する層が設けられた、記憶装置の構成例について説明する。
［記憶装置の構成例］
図１７に、本発明の一態様に係る記憶装置３００の構成例を示すブロック図を示す。図１７に示す記憶装置３００は、駆動回路２１と、メモリセルアレイ２０と、を有する。メモリセルアレイ２０は、複数のメモリセル１０および複数の機能回路５１を有する機能層５０を有する。
図１７では、メモリセルアレイ２０がｍ行ｎ列（ｍおよびｎは２以上の整数。）のマトリクス状に配置された複数のメモリセル１０を有する例を示している。また機能回路５１は、一例としてビット線として機能する配線ＢＬごとに設けられる。図１７では、ｎ本の配線ＢＬに対応して設けられた複数の機能回路５１を有する例を示している。
図１７では、１行１列目のメモリセル１０をメモリセル１０［１，１］と示し、ｍ行ｎ列目のメモリセル１０をメモリセル１０［ｍ，ｎ］と示している。また、本実施の形態などでは、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目のメモリセル１０をメモリセル１０［ｉ，ｊ］と示している。なお、本実施の形態などにおいて、「ｉ＋α」（αは正または負の整数）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
また、メモリセルアレイ２０は、行方向に延在するｍ本の配線ＷＬと、行方向に延在するｍ本の配線ＰＬと、列方向に延在するｎ本の配線ＢＬと、を備える。本実施の形態などでは、１本目（１行目）に設けられた配線ＷＬを配線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＷＬを配線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられた配線ＰＬを配線ＰＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＰＬを配線ＰＬ［ｍ］と示す。同様に、１本目（１列目）に設けられた配線ＢＬを配線ＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられた配線ＢＬを配線ＢＬ［ｎ］と示す。
ｉ行目に設けられた複数のメモリセル１０は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）とｉ行目の配線ＰＬ（配線ＰＬ［ｉ］）に電気的に接続される。ｊ列目に設けられた複数のメモリセル１０は、ｊ列目の配線ＢＬ（配線ＢＬ［ｊ］）と電気的に接続される。
メモリセルアレイ２０は、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を適用することができる。ＤＯＳＲＡＭは、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭであり、アクセストランジスタがチャネル形成領域に酸化物半導体を有するトランジスタ（以下、「ＯＳトランジスタ」とも呼ぶ。）であるメモリのことをいう。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＤＯＳＲＡＭは、アクセストランジスタをオフ（非導通状態）にすることで、容量素子（キャパシタ）に保持しているデータに応じた電荷を長時間保持することが可能である。そのためＤＯＳＲＡＭは、チャネル形成領域にシリコンを有するトランジスタ（以下、「Ｓｉトランジスタ」とも呼ぶ。）で構成されるＤＲＡＭと比較して、リフレッシュ動作の頻度を低減できる。その結果、低消費電力化を図ることができる。
また、メモリセル１０は、実施の形態１等で説明したようにＯＳトランジスタを積層して配置することで、メモリセル１０を積層して設けることができる。例えば図１７に示すメモリセルアレイ２０では、複数のメモリセルアレイ２０［１］乃至２０［ｍ］を積層して設けることができる。メモリセルアレイ２０が有するメモリセルアレイ２０［１］乃至２０［ｍ］は、駆動回路２１が設けられる基板表面の垂直方向に配置することで、メモリセル１０のメモリ密度の向上を図ることができる。またメモリセルアレイ２０は、垂直方向に繰り返し同じ製造工程を用いて作製することができる。記憶装置３００は、メモリセルアレイ２０の製造コストの低減を図ることができる。
配線ＢＬは、データの書き込みおよび読み出しを行うためのビット線として機能する。配線ＷＬは、スイッチとして機能するアクセストランジスタのオンまたはオフ（導通状態または非導通状態）を制御するためのワード線として機能する。配線ＰＬは、容量素子に接続される定電位線としての機能を有する。
メモリセルアレイ２０［１］乃至２０［ｍ］がそれぞれ有するメモリセル１０は、配線ＢＬを介して機能回路５１に接続される。配線ＢＬは、駆動回路２１が設けられる基板表面の垂直方向に配置することができる。メモリセルアレイ２０［１］乃至２０［ｍ］が有するメモリセル１０から延びて設けられる配線ＢＬを基板表面の垂直方向に設けることで、メモリセルアレイ２０と機能回路５１との間の配線の長さを短くできる。そのため、ビット線に接続される２つの回路の間の信号伝搬距離を短くでき、ビット線の抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。またメモリセル１０が有する容量素子の容量を小さくしても動作させることが可能となる。
機能回路５１は、メモリセル１０に保持したデータ電位を増幅し、後述する配線ＧＢＬ（図示せず）を介して駆動回路２１が有するセンスアンプ４６に出力する機能を有する。当該構成にすることで、データ読み出し時に配線ＢＬのわずかな電位差を増幅することができる。配線ＧＢＬは、配線ＢＬと同様に駆動回路２１が設けられる基板表面の垂直方向に配置することができる。メモリセルアレイ２０［１］乃至２０［ｍ］が有するメモリセル１０から延びて設けられる配線ＢＬおよび配線ＧＢＬを基板表面の垂直方向に設けることで、機能回路５１とセンスアンプ４６との間の配線の長さを短くできる。そのため、配線ＧＢＬに接続される２つの回路の間の信号伝搬距離を短くでき、配線ＧＢＬの抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。
なお配線ＢＬは、メモリセル１０が有するトランジスタの半導体層に接して設けられる。あるいは配線ＢＬは、メモリセル１０が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＢＬは、メモリセル１０が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＢＬは、メモリセルアレイ２０の各層におけるメモリセル１０が有するトランジスタのソースまたはドレインの一方のそれぞれと、機能回路５１と、を垂直方向で電気的に接続するための配線であるといえる。
メモリセルアレイ２０は、駆動回路２１上に重ねて設けることができる。駆動回路２１とメモリセルアレイ２０を重ねて設けることで、駆動回路２１とメモリセルアレイ２０の間の信号伝搬距離を短くすることができる。よって、駆動回路２１とメモリセルアレイ２０の間の抵抗および寄生容量が低減され、消費電力および信号遅延の低減が実現できる。また、記憶装置３００の小型化が実現できる。
機能回路５１は、ＤＯＳＲＡＭのメモリセル１０が有するトランジスタと同様にＯＳトランジスタで構成することで、メモリセルアレイ２０［１］乃至２０［ｍ］と同様にしてＳｉトランジスタを用いた回路上などに自由に配置可能であるため、集積化を容易に行うことができる。機能回路５１で信号を増幅する構成とすることで後段の回路であるセンスアンプ４６等の回路を小型化できるため、記憶装置３００の小型化を図ることができる。
駆動回路２１は、ＰＳＷ２２（パワースイッチ）、ＰＳＷ２３、および周辺回路３１を有する。周辺回路３１は、周辺回路４１、コントロール回路３２（Ｃｏｎｔｒｏｌ　Ｃｉｒｃｕｉｔ）、および電圧生成回路３３を有する。
記憶装置３００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路３２で生成してもよい。
コントロール回路３２は、記憶装置３００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、記憶装置３００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路３２は、この動作モードが実行されるように、周辺回路４１の制御信号を生成する。
電圧生成回路３３は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路３３への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路３３へ入力され、電圧生成回路３３は負電圧を生成する。
周辺回路４１は、メモリセル１０に対するデータの書き込みおよび読み出しをするための回路である。また周辺回路４１は、機能回路５１を制御するための各種信号を出力する回路である。周辺回路４１は、行デコーダ４２、列デコーダ４４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ４３、列ドライバ４５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路４７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路４８（Ｏｕｔｐｕｔ　Ｃｉｒ．）、センスアンプ４６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
行デコーダ４２および列デコーダ４４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ４２は、アクセスする行を指定するための回路であり、列デコーダ４４は、アクセスする列を指定するための回路である。行ドライバ４３は、行デコーダ４２が指定する配線ＷＬを選択する機能を有する。列ドライバ４５は、データをメモリセル１０に書き込む機能、メモリセル１０からデータを読み出す機能、読み出したデータを保持する機能等を有する。
入力回路４７は、信号ＷＤＡを保持する機能を有する。入力回路４７が保持するデータは、列ドライバ４５に出力される。入力回路４７の出力データが、メモリセル１０に書き込むデータ（Ｄｉｎ）である。列ドライバ４５がメモリセル１０から読み出したデータ（Ｄｏｕｔ）は、出力回路４８に出力される。出力回路４８は、Ｄｏｕｔを保持する機能を有する。また、出力回路４８は、Ｄｏｕｔを記憶装置３００の外部に出力する機能を有する。出力回路４８から出力されるデータが信号ＲＤＡである。
ＰＳＷ２２は周辺回路３１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２３は、行ドライバ４３へのＶＨＭの供給を制御する機能を有する。ここでは、記憶装置３００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２２のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２３のオン・オフが制御される。図１７では、周辺回路３１において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
メモリセルアレイ２０［１］乃至２０［ｍ］（ｍは２以上の整数）および機能層５０を有するメモリセルアレイ２０は、駆動回路２１上に複数層のメモリセルアレイ２０を重ねて設けることができる。複数層のメモリセルアレイ２０を重ねて設けることで、メモリセル１０のメモリ密度を高めることができる。図１８Ａに、駆動回路２１上に５層（ｍ＝５）のメモリセルアレイ２０［１］乃至２０［５］および機能層５０を重ねて設けられる様子を示す記憶装置３００の斜視図を示している。
図１８Ａでは、１層目に設けられたメモリセルアレイ２０をメモリセルアレイ２０［１］と示し、２層目に設けられたメモリセルアレイ２０をメモリセルアレイ２０［２］と示し、５層目に設けられたメモリセルアレイ２０をメモリセルアレイ２０［５］と示している。また図１８Ａにおいて、Ｘ方向に延びて設けられる配線ＷＬ、および配線ＰＬと、Ｚ方向（駆動回路が設けられる基板表面に垂直な方向）に延びて設けられる配線ＢＬと、を図示している。なお、図面を見やすくするため、メモリセルアレイ２０それぞれが有する配線ＷＬおよび配線ＰＬの記載を一部省略している。なお、図１８Ａでは、配線ＰＬをＸ方向に延ばして設ける構成について示したが、本発明はこれに限られるものではない。例えば、配線ＰＬをＹ方向に延ばして設ける構成にしてもよいし、配線ＰＬをＸ方向、およびＹ方向に伸ばして設ける構成、例えば配線ＰＬを面状に設ける構成にしてもよい。
図１８Ｂに、図１８Ａで図示した配線ＢＬに接続された機能回路５１、および配線ＢＬに接続されたメモリセルアレイ２０［１］乃至２０［５］が有するメモリセル１０の構成例を説明する模式図を示す。また図１８Ｂでは、機能回路５１と駆動回路２１との間に設けられる配線ＧＢＬを図示している。なお、１つの配線ＢＬに複数のメモリセル（メモリセル１０）が電気的に接続される構成を「メモリストリング」ともいう。なお図面において、配線ＧＢＬは、視認性を高めるため、太線で図示する場合がある。
図１８Ｂでは、配線ＢＬに接続されるメモリセル１０の回路構成の一例を図示している。メモリセル１０は、トランジスタ１１および容量素子１２を有する。トランジスタ１１、容量素子１２、および各配線（ＢＬ、およびＷＬなど）についても、例えば配線ＢＬ［１］および配線ＷＬ［１］を配線ＢＬおよび配線ＷＬなどのようにいう場合がある。
メモリセル１０において、トランジスタ１１のソースまたはドレインの一方は配線ＢＬに接続される。トランジスタ１１のソースまたはドレインの他方は容量素子１２の一方の電極に接続される。容量素子１２の他方の電極は、配線ＰＬに接続される。トランジスタ１１のゲートは配線ＷＬに接続される。
例えば、同じ層で共通の配線ＢＬに接続される、２個のメモリセル１０は、実施の形態１に係る図１２に示す構造にすることができる。
また、図１８Ｂなどでは、同じ層で共通の配線ＢＬに２個のメモリセル１０が接続される構成を示したが、本発明はこれに限られるものではない。例えば、同じ層で共通の配線ＢＬに４個のメモリセル１０が接続される構成にしてもよいし、同じ層で共通の配線ＢＬに８個のメモリセル１０が接続される構成にしてもよい。例えば、同じ層で共通の配線ＢＬに接続される、４個のメモリセル１０を設ける場合は、実施の形態１に係る図１３に示す構造にすることができる。
配線ＰＬは、容量素子１２の電位を保持するための定電位を与える配線である。
図１８Ｂに図示する配線ＧＢＬは、駆動回路２１と機能回路５１との間を電気的に接続するように設けられる。図１９Ａでは、機能層５０、およびメモリセルアレイ２０［１］乃至２０［ｍ］を繰り返し単位７０とする記憶装置３００の模式図を図示している。なお図１９Ａでは、配線ＧＢＬを１本図示しているが、配線ＧＢＬは機能層５０に設けられる機能回路５１の数に応じて適宜設ければよい。
なお配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層に接して設けられる。あるいは配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＧＢＬは、機能回路５１が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＧＢＬは、機能層５０における機能回路５１が有するトランジスタのソースまたはドレインの一方と、駆動回路２１と、を垂直方向で電気的に接続するための配線であるといえる。
また機能回路５１、およびメモリセルアレイ２０［１］乃至２０［ｍ］を有する繰り返し単位７０は、さらに積層する構成としてもよい。本発明の一態様の記憶装置３００Ａは、図１９Ｂに図示するように繰り返し単位７０［１］乃至７０［ｐ］（ｐは２以上の整数）を有することができる。配線ＧＢＬは繰り返し単位７０が有する機能層５０に接続される。配線ＧＢＬは、機能回路５１の数に応じて適宜設ければよい。
本発明の一形態では、ＯＳトランジスタは積層して設けるとともに、ビット線として機能する配線を、駆動回路２１が設けられる基板表面の垂直方向に配置する。メモリセルアレイ２０から延びて設けられるビット線として機能する配線を基板表面の垂直方向に設けることで、メモリセルアレイ２０と駆動回路２１との間の配線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できる。
また本発明の一形態は、メモリセルアレイ２０が設けられる層において、メモリセル１０に保持したデータ電位を増幅して出力する機能を有する機能回路５１を有する機能層５０を備えている。当該構成にすることで、データ読み出し時にビット線として機能する配線ＢＬのわずかな電位差を増幅して、駆動回路２１が有するセンスアンプ４６を駆動することができる。センスアンプ等の回路を小型化できるため、記憶装置３００の小型化を図ることができる。またメモリセル１０が有する容量素子１２の容量を小さくしても動作させることが可能となる。
［メモリセルアレイ２０および機能回路５１の構成例］
図２０を用いて、図１７乃至図１９で説明した機能回路５１の構成例、およびメモリセルアレイ２０および駆動回路２１が有するセンスアンプ４６の構成例、について説明する。図２０では、異なる配線ＢＬ（ＢＬ＿Ａ、ＢＬ＿Ｂ）に接続されたメモリセル１０（１０＿Ａ、１０＿Ｂ）に接続された機能回路５１（５１＿Ａ、５１＿Ｂ）に接続される配線ＧＢＬ（ＧＢＬ＿Ａ、ＧＢＬ＿Ｂ）に接続された駆動回路２１を図示している。図２０に図示する駆動回路２１として、センスアンプ４６の他、プリチャージ回路７１＿Ａ、プリチャージ回路７１＿Ｂ、スイッチ回路７２＿Ａ、スイッチ回路７２＿Ｂおよび書き込み読み出し回路７３を図示している。
機能回路５１＿Ａ、機能回路５１＿Ｂとして、トランジスタ５２＿ａ、トランジスタ５２＿ｂ、トランジスタ５３＿ａ、トランジスタ５３＿ｂ、トランジスタ５４＿ａ、トランジスタ５４＿ｂ、トランジスタ５５＿ａ、トランジスタ５５＿ｂを図示している。図２０に図示するトランジスタ５２＿ａ、５２＿ｂ、５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂは、メモリセル１０が有するトランジスタ１１と同様にＯＳトランジスタである。機能回路５１を有する機能層５０は、メモリセルアレイ２０［１］乃至２０［ｍ］と同様に積層して設けることができる。
配線ＢＬ＿ＡおよびＢＬ＿Ｂは、トランジスタ５２＿ａ、５２＿ｂのゲートに接続される。配線ＧＢＬ＿ＡおよびＧＢＬ＿Ｂは、トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂのソースまたはドレインの一方が接続される。配線ＧＢＬ＿ＡおよびＧＢＬ＿Ｂは、配線ＢＬ＿ＡおよびＢＬ＿Ｂと同様に垂直方向に設けられ、駆動回路２１が有するトランジスタに接続される。トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂ、５５＿ａ、５５＿ｂのゲートには、図２０に図示するように、制御信号ＷＥ、ＲＥ、ＭＵＸが与えられる。
図２０に示すセンスアンプ４６、プリチャージ回路７１＿Ａ、およびプリチャージ回路７１＿Ｂを構成するトランジスタ８１＿１乃至トランジスタ８１＿６、および８２＿１乃至８２＿４は、Ｓｉトランジスタで構成される。スイッチ回路７２＿Ａおよびスイッチ回路７２＿Ｂを構成するスイッチ８３＿Ａ乃至８３＿ＤもＳｉトランジスタで構成することができる。トランジスタ５３＿ａ、５３＿ｂ、５４＿ａ、５４＿ｂのソースまたはドレインの一方は、プリチャージ回路７１＿Ａ、プリチャージ回路７１＿Ｂ、センスアンプ４６、スイッチ回路７２＿Ａを構成するトランジスタまたはスイッチに接続される。
プリチャージ回路７１＿Ａは、ｎチャネル型のトランジスタ８１＿１乃至トランジスタ８１＿３を有する。プリチャージ回路７１＿Ａは、プリチャージ線ＰＣＬ１に与えられるプリチャージ信号に応じて、配線ＢＬ＿ＡおよびＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
プリチャージ回路７１＿Ｂは、ｎチャネル型のトランジスタ８１＿４乃至８１＿６を有する。プリチャージ回路７１＿Ｂは、プリチャージ線ＰＣＬ２に与えられるプリチャージ信号に応じて、配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿ＢをＶＤＤとＶＳＳの間の電位ＶＤＤ／２に相当する中間電位ＶＰＣにプリチャージするための回路である。
センスアンプ４６は、配線ＶＨＨまたは配線ＶＬＬに接続された、ｐチャネル型のトランジスタ８２＿１、ｐチャネル型のトランジスタ８２＿２およびｎチャネル型のトランジスタ８２＿３、ｎチャネル型のトランジスタ８２＿４を有する。配線ＶＨＨまたは配線ＶＬＬは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ８２＿１乃至８２＿４は、インバータループを構成するトランジスタである。メモリセル１０＿Ａ、メモリセル１０＿Ｂを選択することでプリチャージされた配線ＢＬ＿Ａおよび配線ＢＬ＿Ｂの電位が変化し、当該変化に応じて配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂの電位を高電源電位ＶＤＤまたは低電源電位ＶＳＳとする。配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂの電位は、スイッチ８３＿Ｃおよびスイッチ８３＿Ｄ、および書き込み読み出し回路７３を介して外部に出力することができる。配線ＢＬ＿Ａおよび配線ＢＬ＿Ｂ、ならびに配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂは、ビット線対に相当する。書き込み読み出し回路７３は、信号ＥＮ＿ｄａｔａに応じて、データ信号の書き込みが制御される。
スイッチ回路７２＿Ａは、センスアンプ４６と配線ＧＢＬ＿Ａおよび配線ＧＢＬ＿Ｂとの間の導通状態を制御するための回路である。スイッチ回路７２＿Ａは、切り替え信号ＣＳＥＬ１の制御によってオンまたはオフが切り替えられる。スイッチ８３＿Ａおよびスイッチ８３＿Ｂが、ｎチャネルトランジスタの場合、切り替え信号ＣＳＥＬ１がハイレベルでオン、ローレベルでオフとなる。スイッチ回路７２＿Ｂは、書き込み読み出し回路７３と、センスアンプ４６に接続されるビット線対との間の導通状態を制御するための回路である。スイッチ回路７２＿Ｂは、切り替え信号ＣＳＥＬ２の制御によってオンまたはオフが切り替えられる。スイッチ８３＿Ｃおよび８３＿Ｄは、スイッチ８３＿Ａおよび８３＿Ｂと同様にすればよい。
図２０に図示するように記憶装置３００は、メモリセル１０と、機能回路５１と、センスアンプ４６と、を最短距離である垂直方向に設けられる配線ＢＬおよび配線ＧＢＬを介して接続する構成とすることができる。機能回路５１を構成するトランジスタを有する機能層５０が増えるものの、配線ＢＬの負荷が低減されることで、書き込み時間の短縮、おおびデータを読み出しやすくすることができる。
また図２０に図示するように機能回路５１＿Ａ、５１＿Ｂが有する各トランジスタは、制御信号ＷＥ、ＲＥ、および選択信号ＭＵＸに応じて制御される。各トランジスタは、制御信号および選択信号に応じて、配線ＧＢＬを介して配線ＢＬの電位を駆動回路２１に出力することができる。機能回路５１＿Ａ、５１＿Ｂは、ＯＳトランジスタで構成されるセンスアンプとして機能させることができる。当該構成にすることで、読み出し時に配線ＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプ４６を駆動することができる。
以上のように、複数のメモリセルアレイ、および駆動回路を積層して設けることで、記憶装置の高集積化、および記憶容量の大容量化を図ることができる。
本実施の形態は、本明細書で示す他の実施の形態などと適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、図２１Ａおよび図２１Ｂを用いて、本発明の記憶装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
図２１Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
チップ１２００には、バンプ（図示しない）が設けられ、図２１Ｂに示すように、パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。これにより、ＤＲＡＭ１２２１を、低消費電力化、高速化、および大容量化させることができる。
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、複数のデータの並列計算に適しており、画像処理または積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路または、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。上記実施の形態に示す記憶装置を、以下の電子部品および電子機器に用いることで、電子部品および電子機器を、低消費電力化、および高速化させることができる。
＜電子部品＞
まず、記憶装置７２０が組み込まれた電子部品の例を、図２２Ａおよび図２２Ｂを用いて説明を行う。
図２２Ａに電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図２２Ａに示す電子部品７００は、モールド７１１内に記憶装置７２０を有している。図２２Ａは、電子部品７００の内部を示すために、一部を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は記憶装置７２０とワイヤ７１４によって電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
記憶装置７２０は、駆動回路層７２１と、記憶回路層７２２と、を有する。
図２２Ｂに電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置７２０が設けられている。記憶装置７２０に、上記実施の形態に示す記憶装置を用いることで、低消費電力化、および高速化させることができる。
半導体装置７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、セラミックス基板、プラスチック基板、ガラスエポキシ基板などを用いることができる。インターポーザ７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることもできる。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
また、シリコンインターポーザを用いたＳｉＰ、ＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置７２０と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２２Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
以上、本実施の形態に示す構成、方法などは、本実施の形態に示す他の構成、方法、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、先の実施の形態に示す記憶装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す記憶装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。上記実施の形態に示す記憶装置を、上記の電子機器の記憶装置に用いることで、電子機器を、低消費電力化、および高速化させることができる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２３Ａ乃至図２３Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す記憶装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図２３ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置を組み込むことができる。
図２３ＢはＳＤカードの外観の模式図であり、図２３Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置を組み込むことができる。
図２３ＤはＳＳＤの外観の模式図であり、図２３Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置を組み込むことができる。
以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態６）
本発明の一態様に係る記憶装置は、ＣＰＵ、ＧＰＵなどのプロセッサ、またはチップに用いることができる。このような、ＣＰＵ、ＧＰＵなどのプロセッサ、またはチップを電子機器に用いることで、電子機器を、低消費電力化、および高速化させることができる。図２４Ａ乃至図２４Ｈに、当該記憶装置を用いたＣＰＵ、ＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像、情報等の表示を行うことができる。また、電子機器がアンテナおよび二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を検知、検出または測定する機能を含むもの）を有していてもよい。
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２４Ａ乃至図２４Ｈに、電子機器の例を示す。
［情報端末］
図２４Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
情報端末５１００は、本発明の一態様のチップを適用することで、低消費電力化、および高速化させることができる。
図２４Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、低消費電力化、および高速化させることができる。
なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図２４Ａ、図２４Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
図２４Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
また、図２４Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力化、および高速化させることができる。
図２４Ｃ、図２４Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
図２４Ｅは、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図２４Ｆは、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。例えば、スーパーコンピュータ５５００を複数有する、データセンターでは、使用されるデジタルデータ量が非常に膨大になる。具体的には、世界のデジタルデータ量は、１０２４（ｙｏｔａ（ヨタ））バイト、または１０３０（ｑｕｅｔｔａ（クエタ））バイトを超えると予想されている。
スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。また、本発明の一態様の記憶装置を用いたＧＰＵまたはチップを用いることで、低消費電力のスーパーコンピュータの実現が可能となる。これにより、世界のデジタルデータ量を低減し、地球温暖化対策にも大きな貢献ができると期待される。
図２４Ｅ、図２４Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
図２４Ｇは、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図２４Ｇでは、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
表示パネル５７０１乃至表示パネル５７０３は、スピードメーター、タコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目、レイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
表示パネル５７０４には、自動車に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
図２４Ｈは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態などと適宜組み合わせて実施することができる。
（実施の形態７）
本発明の一態様の記憶装置は、ＯＳトランジスタを含む。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。本実施の形態においては、本発明の一態様の記憶装置を宇宙用機器に適用する場合の具体例について、図２５を用いて説明する。
図２５には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２５においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、および成層圏を含んでもよい。
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、およびガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様であるＯＳトランジスタを含む記憶装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の記憶装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器にも好適に用いることができる。
ＢＬ［１］：配線、ＢＬ［ｊ］：配線、ＢＬ［ｎ］：配線、ＢＬ＿Ａ：配線、ＢＬ＿Ｂ：配線、ＢＬ：配線、Ｃｂｌ：ビット線負荷、Ｃｓ：容量、ＧＢＬ＿Ａ：配線、ＧＢＬ＿Ｂ：配線、ＧＢＬ：配線、ＰＬ［１］：配線、ＰＬ［ｉ］：配線、ＰＬ［ｍ］：配線、ＰＬ：配線、Ｓｂ：面積、Ｓｔ：面積、Ｔｒ：トランジスタ、ＶＤＤ：高電源電位、ＶＨＨ：配線、ＶＬＬ：配線、ＶＰＣ：中間電位、ＶＳＳ：低電源電位、ＷＬ［１］：配線、ＷＬ［ｉ］：配線、ＷＬ［ｍ］：配線、ＷＬ：配線、１０［１，１］：メモリセル、１０［ｉ，ｊ］：メモリセル、１０［ｍ，ｎ］：メモリセル、１０＿Ａ：メモリセル、１０＿Ｂ：メモリセル、１０：メモリセル、１１：トランジスタ、１２：容量素子、２０［１］：メモリセルアレイ、２０［２］：メモリセルアレイ、２０［５］：メモリセルアレイ、２０［ｍ］：メモリセルアレイ、２０：メモリセルアレイ、２１：駆動回路、２２：ＰＳＷ、２３：ＰＳＷ、３１：周辺回路、３２：コントロール回路、３３：電圧生成回路、４１：周辺回路、４２：行デコーダ、４３：行ドライバ、４４：列デコーダ、４５：列ドライバ、４６：センスアンプ、４７：入力回路、４８：出力回路、５０：機能層、５１＿Ａ：機能回路、５１＿Ｂ：機能回路、５１：機能回路、５２＿ａ：トランジスタ、５２＿ｂ：トランジスタ、５３＿ａ：トランジスタ、５３＿ｂ：トランジスタ、５４＿ａ：トランジスタ、５４＿ｂ：トランジスタ、５５＿ａ：トランジスタ、５５＿ｂ：トランジスタ、７０［１］：繰り返し単位、７０：繰り返し単位、７１＿Ａ：プリチャージ回路、７１＿Ｂ：プリチャージ回路、７２＿Ａ：スイッチ回路、７２＿Ｂ：スイッチ回路、７３：書き込み読み出し回路、８１＿１：トランジスタ、８１＿３：トランジスタ、８１＿４：トランジスタ、８１＿６：トランジスタ、８２＿１：トランジスタ、８２＿２：トランジスタ、８２＿３：トランジスタ、８２＿４：トランジスタ、８３＿Ａ：スイッチ、８３＿Ｂ：スイッチ、８３＿Ｃ：スイッチ、８３＿Ｄ：スイッチ、１００ａ：容量素子、１００ｂ：容量素子、１００ｃ：容量素子、１００ｄ：容量素子、１００：容量素子、１１０：導電体、１１５：導電体、１２０：導電体、１３０：絶縁体、１４０：絶縁体、１５０ａ：メモリセル、１５０ｂ：メモリセル、１５０ｃ：メモリセル、１５０ｄ：メモリセル、１５０：メモリセル、１６０［１，１］：メモリユニット、１６０［１，２］：メモリユニット、１６０［１，３］：メモリユニット、１６０［１，４］：メモリユニット、１６０［２，１］：メモリユニット、１６０［２，２］：メモリユニット、１６０［２，３］：メモリユニット、１６０［２，４］：メモリユニット、１６０：メモリユニット、１７０［１］：層、１７０［２］：層、１７０［ｍ−１］：層、１７０［ｍ］：層、１８０ｂ：絶縁体、１８０：絶縁体、１９０：開口，　開口部、２００ａ：トランジスタ、２００ｂ：トランジスタ、２００ｃ：トランジスタ、２００ｄ：トランジスタ、２００Ｐ：トランジスタ、２００ｐ：トランジスタ、２００：トランジスタ、２３０ａ：酸化物半導体、２３０ｂ：酸化物半導体、２３０ｉ：領域、２３０ｎａ：領域、２３０ｎｂ：領域、２３０：酸化物半導体、２４０：導電体、２４５：導電体、２４６：導電体、２５０ａ：絶縁体、２５０ｂ：絶縁体、２５０ｃ：絶縁体、２５０：絶縁体、２６０ａ：導電体、２６０ｂ：導電体、２６０：導電体、２８０：絶縁体、２８３：絶縁体、２８７：絶縁体、２９０：開口部、３００Ａ：記憶装置、３００：記憶装置、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７２０：記憶装置、７２１：駆動回路層、７２２：記憶回路層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１２００：チップ、１２０１：パッケージ基板、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、５１００：情報端末、５１０１：筐体、５１０２：表示部、５２００：ノート型情報端末、５２０１：本体、５２０２：表示部、５２０３：キーボード、５３００：携帯ゲーム機、５３０１：筐体、５３０２：筐体、５３０３：筐体、５３０４：表示部、５３０５：接続部、５３０６：操作キー、５４００：据え置き型ゲーム機、５４０２：コントローラ、５５００：スーパーコンピュータ、５５０１：ラック、５５０２：計算機、５５０４：基板、５７０１：表示パネル、５７０２：表示パネル、５７０３：表示パネル、５７０４：表示パネル、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置

Claims (6)

  1. 　トランジスタの下方に容量素子が設けられたメモリセルを有し、
    　前記トランジスタは、第１の絶縁体が有する第１の開口部の側面に沿って設けられたチャネル形成領域を有し、
    　前記容量素子は、第２の絶縁体が有する第２の開口部の側面に沿って設けられた第１の電極と、前記第１の電極と接して前記第２の開口部を覆う誘電体と、前記誘電体と接して前記第２の開口部を埋め込むように設けられる第２の電極と、を有し、
    　前記第２の開口部は、上面が円形の柱状形状であり、
    　前記第２の電極は、前記トランジスタのソース電極またはドレイン電極の一方と共有される領域を有し、
    　前記メモリセルのレイアウトが４Ｆ２（Ｆは最小加工寸法）であり、
    　密度が１００個／μｍ２以上５００個／μｍ２以下であり、
    　前記第２の開口部の深さＬが４００ｎｍ以上１０００ｎｍ以下であり、
    　前記容量素子に必要な静電容量をＣｓ、前記誘電体の誘電率をε、前記第２の開口部に設けられる前記第２の電極の半径をａとしたとき、
    　前記誘電体の膜厚は、０．８５ｂより大きく、ｂより小さい値であり、
    　ｂ＝ａ（ｅｘｐ（２πεＬ／Ｃｓ）−１）である記憶装置。
  2. 　請求項１において、
    　前記第２の開口部は、前記第１の開口部と重なる領域を有する記憶装置。
  3. 　請求項１において、
    　前記第２の開口部の径は、前記トランジスタのソース電極またはドレイン電極の他方の幅と同一である記憶装置。
  4. 　請求項１において、
    　前記トランジスタのチャネル長は、前記トランジスタのチャネル幅よりも小さい記憶装置。
  5. 　請求項１において、
    　前記誘電体は、第１の酸化ジルコニウムと、酸化アルミニウムと、第２の酸化ジルコニウムとの積層である記憶装置。
  6. 　請求項１乃至５のいずれか一項において、
    　前記トランジスタのチャネル形成領域は酸化物半導体を有し、
    　前記酸化物半導体は、Ｉｎ、Ｇａ、およびＺｎの中から選ばれるいずれか一つまたは複数を有する記憶装置。
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