WO2024057167A1 - 記憶装置 - Google Patents

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WO2024057167A1
WO2024057167A1 PCT/IB2023/058971 IB2023058971W WO2024057167A1 WO 2024057167 A1 WO2024057167 A1 WO 2024057167A1 IB 2023058971 W IB2023058971 W IB 2023058971W WO 2024057167 A1 WO2024057167 A1 WO 2024057167A1
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WO
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insulator
conductor
oxide
transistor
oxide semiconductor
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PCT/IB2023/058971
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English (en)
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Inventor
山崎舜平
松嵜隆徳
井上広樹
國武寛司
Original Assignee
株式会社半導体エネルギー研究所
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • One embodiment of the present invention relates to a semiconductor device, a memory device, and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical fields of one embodiment of the present invention include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, electronic devices, lighting devices, input devices (for example, touch sensors), input/output devices (for example, touch panels), An example of such a driving method or a manufacturing method thereof can be mentioned.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • Semiconductor elements such as transistors, semiconductor circuits, arithmetic devices, and storage devices are one form of semiconductor devices.
  • Display devices liquid crystal display devices, light emitting display devices, etc.
  • projection devices lighting devices, electro-optical devices, power storage devices, storage devices, semiconductor circuits, imaging devices, electronic equipment, and the like may be said to include semiconductor devices.
  • LSI Large Scale Integration
  • CPU Central Processing Unit
  • memory storage device
  • DRAM Dynamic Random Access Memory
  • SRAM Static Random Access Memory
  • flash memory flash memory
  • Patent Document 1 and Non-Patent Document 1 disclose memory cells formed by stacking transistors.
  • Non-Patent Document 2 and Non-Patent Document 3 disclose a vertically structured transistor having a metal oxide in a region where a channel is formed (also referred to as a channel formation region).
  • An object of one embodiment of the present invention is to provide a memory device that can be miniaturized or highly integrated.
  • An object of one aspect of the present invention is to provide a storage device with a large storage capacity.
  • An object of one aspect of the present invention is to provide a storage device that occupies a small area.
  • An object of one embodiment of the present invention is to provide a highly reliable storage device.
  • An object of one embodiment of the present invention is to provide a storage device with low power consumption.
  • An object of one aspect of the present invention is to provide a novel storage device.
  • One embodiment of the present invention includes a first transistor and a second transistor over the first transistor, and the first transistor includes a first oxide semiconductor and a second transistor over the first oxide semiconductor. a first conductor and a second conductor spaced apart from each other; and a first conductor and a second conductor disposed on the first conductor and the second conductor, and between the first conductor and the second conductor; a first insulator having an opening located therein; a second insulator disposed within the opening in the first insulator and disposed over the first oxide semiconductor; and an opening in the first insulator.
  • the second oxide semiconductor is a memory device that penetrates the third insulator and is electrically connected to the third conductor.
  • a sixth conductor is disposed below the second oxide semiconductor, the opening of the third insulator reaches the sixth conductor, and the sixth conductor is connected to the second oxide semiconductor. It is preferable that the third conductor be in contact with a part of the physical semiconductor and electrically connected to the third conductor.
  • the fourth conductor functions as one of the source electrode and the drain electrode of the second transistor
  • the fifth conductor functions as the gate electrode of the second transistor
  • the fourth conductor functions as the gate electrode of the second transistor.
  • the body functions as the other of the source electrode and the drain electrode of the second transistor.
  • the channel length of the second transistor is smaller than at least the channel width of the second transistor.
  • a seventh conductor is provided in contact with the upper surface of the fifth conductor, the fourth conductor extends in the first direction, and the seventh conductor extends in the second direction. It is preferable that the first direction and the second direction intersect with each other.
  • another part of the second oxide semiconductor, part of the fourth insulator, and part of the fifth conductor may be located on the fourth conductor. preferable.
  • a part of the fourth insulator covers another part of the second oxide semiconductor.
  • the openings of the third insulator and the fourth conductor have a circular shape or a substantially circular shape in a plan view.
  • the second oxide semiconductor preferably contains one or more selected from In, Ga, and Zn.
  • the third insulator has a laminated structure, and the laminated structure includes a first layer, a second layer on the first layer, and a third layer on the second layer.
  • the first layer includes silicon and nitrogen
  • the second layer includes silicon and oxygen
  • the third layer includes silicon and nitrogen. It is preferable to have the following.
  • the first oxide semiconductor preferably contains one or more selected from In, Ga, and Zn.
  • a memory device that can be miniaturized or highly integrated can be provided.
  • a storage device with a large storage capacity can be provided.
  • a storage device that occupies a small area can be provided.
  • a highly reliable storage device can be provided.
  • a storage device with low power consumption can be provided.
  • a novel storage device can be provided.
  • FIG. 1A is a perspective view showing a configuration example of a storage device.
  • FIG. 1B is a circuit diagram for explaining the configuration of a storage device.
  • 2A and 2B are perspective views showing a configuration example of a storage device.
  • 3A and 3B are cross-sectional views showing an example of the configuration of a storage device.
  • 4A and 4B are cross-sectional views showing an example of the configuration of a storage device.
  • 5A and 5B are cross-sectional views showing an example of the configuration of a storage device.
  • 6A to 6F are cross-sectional views showing configuration examples of a storage device.
  • 7A to 7F are cross-sectional views showing configuration examples of a storage device.
  • FIG. 8 is a cross-sectional view showing a configuration example of a storage device.
  • 9A is a plan view showing an example of a semiconductor device.
  • 9B to 9D are cross-sectional views showing an example of a semiconductor device.
  • 10A and 10B are cross-sectional views showing an example of a semiconductor device.
  • 11A and 11B are cross-sectional views showing an example of a semiconductor device.
  • 12A and 12B are cross-sectional views showing an example of a semiconductor device.
  • 13A to 13E are cross-sectional views showing an example of a semiconductor device.
  • 14A to 14D are cross-sectional views showing an example of a semiconductor device.
  • 15A to 15D are cross-sectional views showing an example of a semiconductor device.
  • 16A and 16B are cross-sectional views showing an example of a semiconductor device.
  • FIG. 17A is a block diagram showing a configuration example of a storage device.
  • FIG. 17B is a perspective view showing a configuration example of a storage device.
  • FIGS. 18A and 18B are circuit diagrams showing configuration examples of memory cells.
  • 18C and 18D are perspective views showing an example of the configuration of a storage device.
  • 19A and 19B are diagrams showing an example of a semiconductor device.
  • 20A and 20B are diagrams showing an example of an electronic component.
  • 21A to 21E are schematic diagrams of a storage device according to one embodiment of the present invention.
  • 22A and 22B are diagrams showing an example of an electronic device, and
  • FIGS. 22C to 22E are diagrams showing an example of a large-sized computer.
  • FIG. 23 is a diagram showing an example of space equipment.
  • FIG. 24 is a diagram illustrating an example of a storage system applicable to a data center.
  • ordinal numbers such as “first” and “second” are used for convenience, and do not limit the number of components or the order of the components (for example, the order of steps or the order of lamination). It's not something you do. Further, the ordinal number attached to a constituent element in a certain part of this specification may not match the ordinal number attached to the constituent element in another part of this specification or in the claims.
  • the term “insulator” can be translated as an insulating film or an insulating layer. Further, the term “conductor” can be translated as a conductive film or a conductive layer. Further, the term “semiconductor” can be translated as a semiconductor film or a semiconductor layer.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitrided oxide refers to a material whose composition contains more nitrogen than oxygen.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • the heights match refers to a configuration in which the heights from a reference surface (for example, a flat surface such as a substrate surface) are equal in cross-sectional view.
  • a reference surface for example, a flat surface such as a substrate surface
  • the surface of a single layer or a plurality of layers may be exposed by performing a planarization process (typically a CMP process).
  • the surfaces to be subjected to CMP processing have the same height from the reference surface.
  • the heights of the plurality of layers may differ depending on the processing apparatus, processing method, or material of the surface to be processed during CMP processing.
  • this case is also treated as "the heights match.” For example, if there are layers that have two heights (here, the first layer and the second layer) with respect to the reference plane, the height of the top surface of the first layer and the height of the second layer Even when the difference from the height of the top surface is 20 nm or less, it is said that the heights match.
  • the ends coincide means that at least a portion of the outlines of the stacked layers overlap when viewed from above. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. However, strictly speaking, the contours do not overlap, and the contour of the upper layer may be located inside the contour of the lower layer, or the contour of the upper layer may be located outside the contour of the lower layer. "Concordance”.
  • match includes both a complete match and a general match.
  • One embodiment of the present invention relates to a storage device provided on a substrate.
  • the memory device includes a first transistor and a second transistor, and can constitute a memory cell.
  • a storage device according to one embodiment of the present invention has a function of storing data.
  • the memory device of one embodiment of the present invention preferably includes two transistors (OS transistors) that include a metal oxide in a channel formation region.
  • the OS transistor has a small off-state current. Therefore, by using an OS transistor in a memory device, stored contents can be retained for a long period of time. In other words, since a refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the storage device can be sufficiently reduced. Therefore, a storage device with low power consumption can be provided. Further, since the frequency characteristics of the OS transistor are high, the storage device can read and write data at high speed. Therefore, a storage device with high operating speed can be provided.
  • Example of storage device configuration A configuration example of a storage device according to one embodiment of the present invention will be described below.
  • FIG. 1A is a perspective view illustrating a configuration example of a storage device according to one embodiment of the present invention.
  • FIG. 1B is a circuit diagram corresponding to the storage device shown in FIG. 1A.
  • the perspective view shown in FIG. 2A is a perspective view obtained by cutting the perspective view of FIG. 1A along a plane including a dashed line A1-A2.
  • the perspective view shown in FIG. 2B is a perspective view obtained by cutting the perspective view in FIG. 1A along a plane including the dashed line A3-A4.
  • FIG. 3A is a cross-sectional view of the storage device corresponding to the portion indicated by the dashed line A1-A2.
  • FIG. 3A is a cross-sectional view of the storage device corresponding to the portion indicated by the dashed line A1-A2.
  • 3B is a cross-sectional view of the storage device corresponding to the portion indicated by the dashed line A3-A4.
  • the dashed-dotted line A1-A2 is a straight line parallel to the Y axis in the figure, and is also parallel or approximately parallel to the channel length direction of the transistor 20.
  • the dashed-dotted line A3-A4 is a straight line parallel to the X-axis in the figure, and is also parallel or approximately parallel to the channel width direction of the transistor 20. Further, in the above perspective view, some elements are omitted for clarity of illustration.
  • arrows indicating the X direction, Y direction, and Z direction may be attached.
  • the "X direction” refers to the direction along the X axis, and the forward direction and reverse direction may not be distinguished unless explicitly stated.
  • the Z direction may refer to a direction perpendicular or approximately perpendicular to the substrate surface.
  • the X direction, the Y direction, and the Z direction are directions that intersect with each other.
  • the X direction, the Y direction, and the Z direction are directions that are orthogonal to each other.
  • one of the X direction, the Y direction, or the Z direction may be referred to as a "first direction” or a “first direction.”
  • the other one may be called a "second direction” or a “second direction”.
  • the remaining one may be referred to as a "third direction” or "third direction.”
  • a memory device includes a transistor 20 and a transistor 40 over the transistor 20.
  • the transistor 20 is arranged on an oxide semiconductor 22 on a substrate (not shown), a conductor 24a and a conductor 24b spaced apart from each other on the oxide semiconductor 22, and on the conductor 24a and the conductor 24b, An insulator 34 having an opening located between the conductor 24a and the conductor 24b, an insulator 28 disposed within the opening of the insulator 34 and over the oxide semiconductor 22, and an opening of the insulator 34.
  • a conductor 26 disposed within and disposed on an insulator 28 .
  • the transistor 40 includes a conductor 32c on the conductor 26, an insulator 52 disposed on the conductor 32c and having an opening that overlaps with the oxide semiconductor 22, and an insulator 52 disposed on the insulator 52.
  • a conductor 44 having an opening that overlaps with the opening of the conductor 44; an oxide semiconductor 42 disposed within the openings of the insulator 52 and the conductor 44; and a conductor 46 disposed on the insulator 48 within the opening of the insulator 52 and the conductor 44.
  • a portion of the oxide semiconductor 42 penetrates the insulator 52 and is in contact with the conductor 32c.
  • an insulator 36 is provided on the insulator 34.
  • a conductor 30a and a conductor 30b are arranged in openings formed in the insulator 34 and the insulator 36.
  • a conductor 30c is arranged within an opening formed in the insulator 36. The conductor 30a is in contact with the top surface of the conductor 24a, the conductor 30b is in contact with the top surface of the conductor 24b, and the conductor 30c is in contact with the top surface of the conductor 26.
  • an insulator 38 is provided on the insulator 36.
  • a conductor 32a, a conductor 32b, and a conductor 32c are arranged in an opening formed in the insulator 38.
  • the conductor 32a is in contact with the top surface of the conductor 30a
  • the conductor 32b is in contact with the top surface of the conductor 30b
  • the conductor 32c is in contact with the top surface of the conductor 30c.
  • an insulator 52 is provided on the insulator 38.
  • an insulator 54 is provided on the insulator 52 .
  • a conductor 44 is disposed within an opening formed in the insulator 54.
  • an insulator 56 is provided on the insulator 54.
  • a portion of the oxide semiconductor 42 , a portion of the insulator 48 , and a portion of the conductor 46 are arranged within the opening formed in the insulator 56 . That is, part of the oxide semiconductor 42 , part of the insulator 48 , and part of the conductor 46 are located on the conductor 44 .
  • an insulator 58 is provided on the insulator 56 .
  • a conductor 50 is disposed within an opening formed in an insulator 58. Here, the conductor 50 is placed in contact with the upper surface of the conductor 46.
  • the conductor 26 functions as a gate electrode
  • the insulator 28 functions as a gate insulator
  • the conductor 24a functions as one of a source electrode and a drain electrode
  • the conductor 24b functions as one of a source electrode and a drain electrode. functions as the other.
  • the conductor 32a functions as a wiring that is electrically connected to one of the source electrode and the drain electrode of the transistor 20, and the conductor 32b is electrically connected to the other of the source electrode and the drain electrode of the transistor 20. Functions as wiring.
  • the conductor 26 and the insulator 28 are formed in a self-aligned manner so as to fill the opening formed by the insulator 34, the conductor 24a, and the conductor 24b. Thereby, the conductor 26 can be reliably placed in the region between the conductor 24a and the conductor 24b without alignment. Note that a detailed configuration example of the transistor 20 will be described in Embodiment 2.
  • the conductor 46 functions as a gate electrode
  • the insulator 48 functions as a gate insulator
  • the conductor 44 functions as one of a source electrode and a drain electrode
  • the conductor 32c functions as one of a source electrode and a drain electrode. functions as the other.
  • the conductor 44 is provided extending in the Y direction, and functions as a wiring electrically connected to one of the source electrode and the drain electrode.
  • the conductor 50 is provided extending in the X direction, and functions as a wiring electrically connected to the gate electrode. Therefore, the direction in which the conductor 44 is stretched and the direction in which the conductor 50 is stretched intersect with each other.
  • the other of the source electrode and drain electrode of the transistor 40 and the gate electrode of the transistor 20 are electrically connected via the conductor 30c.
  • the conductor 32c is electrically connected to the conductor 26.
  • the oxide semiconductor 42 is electrically connected to the conductor 26.
  • the transistor 40 is a vertical transistor in which a channel formation region is formed parallel to the Z direction. Therefore, a conductor 32c functioning as the other of the source electrode and the drain electrode is formed under the transistor 40.
  • a conductor 26 functioning as a gate electrode of the transistor 20 is formed above the transistor 20.
  • the transistor 40 and the transistor 20 can be electrically connected without providing any unnecessary wiring or vias. can be connected.
  • the area occupied by the memory cells can be reduced, so that the memory cells can be arranged at high density and the storage capacity of the memory device can be increased. In other words, the storage device can be highly integrated.
  • the oxide semiconductor 42 has a region in contact with the side surface of the conductor 44 and a region in contact with a part of the upper surface of the conductor 44 near the opening of the conductor 44 . In this way, the oxide semiconductor 42 is in contact with not only the side surface but also the top surface of the conductor 44, so that the area in which the oxide semiconductor 42 and the conductor 44 are in contact can be increased.
  • the transistor 40 overlaps at least a portion of the transistor 20.
  • the oxide semiconductor 42 overlap at least a portion of the oxide semiconductor 22 with the conductor 26 in between.
  • FIGS. 4A and 4B the oxide semiconductor 42 of the transistor 40 may be in contact with the conductor 26 of the transistor 20.
  • FIG. 4A is a drawing corresponding to FIG. 3A
  • FIG. 4B is a drawing corresponding to FIG. 3B.
  • the oxide semiconductor 42, the insulator 48, and the conductor 46 are arranged in the openings formed in the conductor 44, the insulator 52, the insulator 38, and the insulator 36. Since the opening reaches the conductor 26, the insulator 28, and the insulator 34, the lower surface of the oxide semiconductor 42 is in contact with the upper surface of the conductor 26, the insulator 28, and the insulator 34. With such a structure, there is no need to form the conductor 30c and the conductor 32c, so it is possible to miniaturize the memory device.
  • the memory device shown in this embodiment includes the transistor 20 and the transistor 40, and functions as a memory cell.
  • the gate electrode of the transistor 40 is electrically connected to the wiring WOL
  • one of the source electrode and the drain electrode is electrically connected to the wiring WBL
  • the other of the source electrode and the drain electrode is connected to the transistor 20.
  • the gate electrode of the transistor 20 is used as a storage capacitor.
  • the memory device shown in this embodiment can be said to be a capacitorless memory cell. Therefore, it can also be said to be a gain cell type memory cell with two transistors and zero capacitive elements.
  • the wiring WOL functions as a write word line
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring SL functions as a selection line.
  • the wiring WOL corresponds to the conductor 50
  • the wiring WBL corresponds to the conductor 44
  • the wiring RBL corresponds to the conductor 32a
  • the wiring SL corresponds to the conductor 32b.
  • Transistor 40 The structure of the transistor 40 will be described below with reference to FIGS. 1A to 8. Note that the transistors 40 shown in FIGS. 6A to 6F, FIG. 7A, FIGS. 7C to 7F, and FIG. 8 are partially modified structures of the transistor 40 shown in FIG. 3A. Further, the transistor 40 shown in FIG. 7B is a partially modified structure of the transistor 40 shown in FIG. 3B.
  • the transistor 40 is provided in contact with the conductor 32c, the conductor 44 on the insulator 52, the oxide semiconductor 42 on the conductor 32c, and the upper surface of the oxide semiconductor 42.
  • a configuration including an insulator 48 and a conductor 46 provided in contact with the upper surface of the insulator 48 can be adopted.
  • the oxide semiconductor 42 covers the top surface of the conductor 32c exposed in the openings of the insulator 52 and the conductor 44, the side surfaces of the insulator 52 and the conductor 44 in the openings, and the top surface of the conductor 44.
  • the conductor 50 on the conductor 46 is not necessarily provided.
  • the insulator 52 of the conductor 46 and the upper part of the conductor 44 may be extended from the opening to function as wiring.
  • At least some of the components of the transistor 40 are arranged within the openings of the insulator 52 and the conductor 44.
  • the bottoms of the openings in the insulator 52 and the conductor 44 are the upper surfaces of the conductors 32c
  • the side walls of the openings are the side surfaces of the insulator 52 and the conductor 44.
  • the side walls of the openings of the insulator 52 and the conductor 44 can be shaped perpendicular or approximately perpendicular to the upper surface of the conductor 32c.
  • the openings of the insulator 52 and the conductor 44 have a cylindrical shape. With this configuration, the area occupied by the openings of the insulator 52 and the conductor 44 can be reduced, and the storage device can be highly integrated.
  • the side walls of the openings of the insulator 52 and the conductor 44 may be tapered.
  • the coverage of the oxide semiconductor 42, the insulator 48, etc. can be improved, and defects such as holes can be reduced.
  • the angle between the side surface of the insulator 52 and the top surface of the conductor 32c at the openings of the insulator 52 and the conductor 44 is 45 degrees or more and 90 degrees or less. It is preferable. Alternatively, it is preferably 45 degrees or more and 75 degrees or less. Alternatively, it is preferably 45 degrees or more and 65 degrees or less.
  • a tapered shape refers to a shape in which at least a part of the side surface of the structure is inclined with respect to the substrate surface or the surface to be formed. For example, there is a region where the angle between the inclined side surface and the substrate surface (hereinafter sometimes referred to as a taper angle) is less than 90 degrees.
  • the side surface of the structure and the substrate surface do not necessarily have to be completely flat, and may be substantially planar with a minute curvature, or may be substantially planar with minute irregularities.
  • the openings of the insulator 52 and the conductor 44 can be made circular in plan view.
  • the present invention is not limited to this, and the openings of the insulator 52 and the conductor 44 may have a shape other than circular in plan view.
  • the openings of the insulator 52 and the conductor 44 may have a substantially circular shape such as an ellipse, a polygonal shape such as a quadrangular shape, or a shape with rounded corners of a polygonal shape such as a quadrangular shape.
  • the maximum widths of the openings of the insulator 52 and the conductor 44 may be calculated as appropriate according to the shapes of the tops of the openings of the insulator 52 and the conductor 44. For example, when the openings are square in plan view, the maximum width of the openings in the insulator 52 and the conductor 44 is preferably the length of the diagonal line at the top of the openings in the insulator 52 and the conductor 44.
  • the insulator 52 and the conductor 44 when the openings of the insulator 52 and the conductor 44 are circular in plan view and the side walls of the openings are tapered, the insulator 52 and the conductor The opening 44 has a truncated conical shape.
  • the area of the upper base surface of the truncated cone shape (for example, the opening provided in the conductor 44) is the area of the lower base surface of the truncated cone shape (the upper surface of the conductor 32c exposed at the opening of the insulator 52). larger than the area.
  • the maximum diameter of the openings of the insulator 52 and the conductor 44 may be calculated based on the upper base surface of the truncated cone shape.
  • the portions of the oxide semiconductor 42, the insulator 48, and the conductor 46 that are arranged in the openings of the insulator 52 and the conductor 44 are provided to reflect the shapes of the openings. Therefore, the oxide semiconductor 42 is provided to cover the bottom and sidewalls of the openings of the insulator 52 and the conductor 44 , the insulator 48 is provided to cover the oxide semiconductor 42 , and the insulator 52 and the conductor 44 are covered with the oxide semiconductor 42 .
  • the conductor 46 is provided so as to fill the recessed portion of the insulator 48 that reflects the shape of the opening.
  • the bottom of the conductor 46 located in the opening of the insulator 52 and the conductor 44 has a flat region.
  • the maximum width of the openings of the insulator 52 and the conductor 44 (the maximum diameter if the opening is circular in plan view), the film thickness of the insulator 52, the film thickness of the oxide semiconductor 42, and the insulation
  • the bottom of the conductor 46 located in the opening may not have a flat area.
  • the bottom of the conductor 46 located in the opening of the insulator 52 and the conductor 44 may have a needle-like shape.
  • the acicular shape refers to a shape that becomes thinner toward the tip (closer to the bottom of the conductor 46 located at the opening of the insulator 52 and the conductor 44).
  • the needle-like tip may have an acute angle or may have a downwardly convex curved shape.
  • a shape having an acute angle at the tip may be referred to as a V-shape.
  • a region of the conductor 46 located in the opening of the insulator 52 and the conductor 44 that faces the oxide semiconductor 42 with the insulator 48 in between functions as a gate electrode. Therefore, the conductor 46 that fills the openings of the insulator 52 and the conductor 44 and has a needle-like bottom shape may be referred to as a needle-shaped gate. Furthermore, as shown in FIGS. 7A and 7B, even if the conductor 46 has a flat bottom region, it may be called a needle-shaped gate.
  • FIG. 7A and the like show a configuration in which the side surface of the conductor 44 at the opening of the insulator 52 and the conductor 44 matches the side surface of the insulator 52 at the opening
  • the present invention is not limited to this.
  • the side surface of the conductor 44 at the opening of the insulator 52 and the conductor 44 may be discontinuous with the side surface of the insulator 52 at the opening.
  • the slope of the side surface of the conductor 44 at the opening of the insulator 52 and the conductor 44 may be different from the slope of the side surface of the insulator 52 at the opening.
  • the angle between the side surface of the conductor 44 at the opening of the insulator 52 and the conductor 44 and the top surface of the conductor 32c is defined as angle ⁇ 2.
  • the angle ⁇ 2 is smaller than the angle ⁇ .
  • the transistor 40 at least a portion of the region of the oxide semiconductor 42 in contact with the conductor 44 (hereinafter referred to as a first low resistance region) functions as one of a source region and a drain region. Furthermore, in the transistor 40, at least a portion of the region of the oxide semiconductor 42 in contact with the conductor 32c (hereinafter referred to as a second low resistance region) functions as the other of the source region and the drain region. As shown in FIGS. 2A and 2B, the conductor 44 is in contact with the entire outer periphery of the oxide semiconductor 42. As shown in FIGS. Therefore, one of the source region and the drain region of the transistor 40 can be formed over the entire outer periphery of the portion of the oxide semiconductor 42 that is formed in the same layer as the conductor 44 .
  • the channel formation region of the transistor 40 is located in a region of the oxide semiconductor 42 between the conductor 32c and the conductor 44. It can also be said that the channel formation region of the transistor 40 is located in a region of the oxide semiconductor 42 that is in contact with the insulator 52 or in a region near the region.
  • the channel length of the transistor 40 is the distance between the source region and the drain region. In other words, it can be said that the channel length of the transistor 40 is determined by the thickness of the insulator 52 on the conductor 32c.
  • the channel length is the distance between the end of the region where the oxide semiconductor 42 and the conductor 32c are in contact with each other and the end of the region where the oxide semiconductor 42 and the conductor 44 are in contact in a cross-sectional view. In other words, the channel length corresponds to the length of the side surface of the insulator 52 on the opening side in cross-sectional view.
  • the channel length is set by the exposure limit of photolithography, but in the present invention, the thickness of the insulator 52, the side surface of the insulator 52 in the opening of the insulator 52, and the top surface of the conductor 32c
  • the channel length can be set by the angle ⁇ between the two. Therefore, the channel length of the transistor 40 is set to a very fine structure below the exposure limit of photolithography (for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, but 1 nm or more, or 5 nm or more).
  • the on-state current of the transistor 40 increases, and the frequency characteristics can be improved. Therefore, it is possible to improve the read speed and write speed of the memory cell, and thus it is possible to provide a memory device with high operating speed.
  • a channel formation region, a source region, and a drain region can be formed in the openings of the insulator 52 and the conductor 44.
  • the area occupied by the transistor 40 can be reduced compared to a conventional transistor in which a channel formation region, a source region, and a drain region are provided separately on the XY plane. This allows the storage device to be highly integrated, thereby increasing the storage capacity per unit area.
  • the oxide semiconductor 42, the insulator 48, and the conductor 46 are provided concentrically in the vicinity of the channel formation region. Therefore, the side surface of the conductor 46 provided at the center faces the side surface of the oxide semiconductor 42 with the insulator 48 in between. That is, in plan view, the entire circumference of the oxide semiconductor 42 becomes a channel formation region.
  • the channel width of the transistor 40 is determined, for example, by the length of the outer periphery of the oxide semiconductor 42.
  • the channel width of the transistor 40 can be said to be determined by the maximum width (maximum diameter if the opening is circular in plan view) of the opening in the insulator 52 and the conductor 44. Therefore, by increasing the maximum width of the openings of the insulator 52 and the conductor 44, the channel width per unit area can be increased, and the on-state current can be increased.
  • the length of the outer periphery of the oxide semiconductor 42 may be determined, for example, at a region facing the conductor 44 or at a position half the thickness of the insulator 52.
  • the length of the circumference of an arbitrary position of the opening of the insulator 52 and the conductor 44 may be set as the channel width of the transistor 40.
  • the length of the circumference at the bottom of the openings in the insulator 52 and the conductor 44 may be set as the channel width, or the length of the circumference at the top of the openings in the insulator 52 and the conductor 44 may be set as the channel width. .
  • the maximum width of the openings is set by the exposure limit of photolithography. Furthermore, the maximum widths of the openings in the insulator 52 and the conductor 44 are set by the respective film thicknesses of the oxide semiconductor 42, the insulator 48, and the conductor 46 provided in the openings.
  • the maximum width of the openings of the insulator 52 and the conductor 44 is, for example, 5 nm or more, 10 nm or more, or 20 nm or more, and preferably 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, or 30 nm or less. Note that when the openings of the insulator 52 and the conductor 44 are circular in plan view, the maximum width of the opening corresponds to the diameter of the opening of the insulator 52 and the conductor 44.
  • the channel length of the transistor 40 is preferably at least smaller than the channel width of the transistor 40.
  • the channel length of the transistor 40 according to one embodiment of the present invention is 0.1 times or more and 0.99 times or less, preferably 0.5 times or more and 0.8 times or less, with respect to the channel width of the transistor 40. With such a configuration, a transistor having good electrical characteristics and high reliability can be realized.
  • the oxide semiconductor 42, the insulator 48, and the conductor 46 are provided concentrically. Thereby, the distance between the conductor 46 and the oxide semiconductor 42 becomes approximately uniform, so that the gate electric field can be applied approximately uniformly to the oxide semiconductor 42.
  • a channel formation region of a transistor using an oxide semiconductor for a semiconductor layer preferably has fewer oxygen vacancies or a lower concentration of impurities such as hydrogen, nitrogen, or a metal element than the source and drain regions.
  • hydrogen near oxygen vacancies may form defects in which hydrogen is present in oxygen vacancies (hereinafter sometimes referred to as V O H), and generate electrons that become carriers.
  • V O H oxygen vacancies
  • V OH are also preferably reduced.
  • the channel formation region of the transistor is a high resistance region with low carrier concentration. Therefore, the channel formation region of the transistor can be said to be i-type (intrinsic) or substantially i-type.
  • the source region and drain region of a transistor using an oxide semiconductor for the semiconductor layer have more oxygen vacancies, more V O H, or a higher concentration of impurities such as hydrogen, nitrogen, and metal elements than the channel formation region.
  • FIGS. 3A and 3B a portion of the oxide semiconductor 42 is located outside the openings of the insulator 52 and the conductor 44, that is, above the conductor 44.
  • FIGS. 3A, 3B, and the like show a configuration in which the oxide semiconductor 42 is divided in the Y direction, the present invention is not limited to this.
  • the oxide semiconductor 42 may be provided extending in the Y direction.
  • FIG. 3B shows a structure in which the side edges of the oxide semiconductor 42 and the side edges of the conductor 44 coincide
  • the present invention is not limited to this.
  • the side end portion of the oxide semiconductor 42 may be located inside the side end portion of the conductor 44.
  • a structure may be adopted in which the side end portion of the oxide semiconductor 42 is located outside the side end portion of the conductor 44.
  • the band gap of the metal oxide used as the oxide semiconductor 42 is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably It is 3.0eV or more.
  • the off-state current of the transistor can be reduced.
  • a transistor with a small off-state current in a memory cell it is possible to retain stored contents for a long period of time. In other words, since no refresh operation is required or the frequency of refresh operations is extremely low, power consumption of the storage device can be sufficiently reduced.
  • the refresh operation frequency needs to be approximately 1 time/60 msec, but in the storage device of one embodiment of the present invention, the refresh operation frequency is approximately 1 time/10 sec, and 10 msec.
  • the refresh operation frequency can be set to be twice or more or 100 times or more. Note that with the storage device of one embodiment of the present invention, the refresh operation can be performed once every 1 sec or more and 100 sec or less, preferably once every 5 sec or more and 50 sec or less.
  • oxide semiconductor 42 metal oxides described in the section [Metal oxide] described below can be used in a single layer or in a stacked layer.
  • the nearby composition includes a range of ⁇ 30% of the desired atomic ratio.
  • the element M it is preferable to use gallium.
  • the above atomic ratio is not limited to the atomic ratio of the formed metal oxide, but also the atomic ratio of the sputtering target used for forming the metal oxide film. It may be.
  • the energy distributed X -ray optical method EDX: ENERGY DISPERSIVE X -RAY SPECTROMETRY
  • XPS X -Ray PHOTOELECT
  • ICP-MS Inductively Coupled Plasma-Mass Spectrometry
  • ICP-AES Inductively Coupled Plasma-Atomi
  • analysis may be performed by combining two or more of these methods. Note that for elements with low content rates, the actual content rate and the content rate obtained by analysis may differ due to the influence of analysis accuracy. For example, when the content of element M is low, the content of element M obtained by analysis may be lower than the actual content.
  • a sputtering method or an atomic layer deposition (ALD) method can be suitably used to form the metal oxide.
  • the composition of the formed metal oxide may be different from the composition of the sputtering target.
  • the content of zinc in the metal oxide after formation may be reduced to about 50% compared to the sputtering target.
  • the oxide semiconductor 42 has crystallinity.
  • the crystallinity of the oxide semiconductor 42 can be improved by forming the oxide semiconductor 42 using a sputtering method that involves substrate heating, or by performing microwave treatment on the oxide semiconductor 42 in an atmosphere containing oxygen. can.
  • the CAAC-OS has a plurality of layered crystal regions, and the c-axis is oriented in the normal direction of the surface on which it is formed.
  • the oxide semiconductor 42 preferably has layered crystals that are approximately parallel to the side walls of the openings of the insulator 52 and the conductor 44, particularly to the side surfaces of the insulator 52. With this structure, the layered crystal of the oxide semiconductor 42 is formed approximately parallel to the channel length direction of the transistor 40, so that the on-state current of the transistor can be increased.
  • CAAC-OS is a metal oxide that has a highly crystalline and dense structure and has few impurities and defects (for example, oxygen vacancies).
  • heat treatment at a temperature that does not polycrystallize the metal oxide (e.g., 400°C or higher and 600°C or lower) allows CAAC-OS to have a more highly crystalline and dense structure. It can be done. In this way, by further increasing the density of the CAAC-OS, it is possible to further reduce the diffusion of impurities or oxygen in the CAAC-OS.
  • CAAC-OS it is difficult to confirm clear grain boundaries, so it can be said that reduction in electron mobility due to grain boundaries is less likely to occur. Therefore, the metal oxide with CAAC-OS has stable physical properties. Therefore, metal oxides with CAAC-OS are resistant to heat and have high reliability.
  • the oxide semiconductor 42 Furthermore, by using a crystalline oxide such as CAAC-OS as the oxide semiconductor 42, it is possible to suppress the extraction of oxygen from the oxide semiconductor 42 by the source electrode or the drain electrode. Thereby, even if heat treatment is performed, oxygen can be suppressed from being extracted from the oxide semiconductor 42, so the transistor 40 is stable against high temperatures (so-called thermal budget) during the manufacturing process.
  • a crystalline oxide such as CAAC-OS
  • the crystallinity of the oxide semiconductor 42 can be determined by, for example, X-ray diffraction (XRD), transmission electron microscope (TEM), or electron diffraction (ED). It can be analyzed by Alternatively, analysis may be performed by combining two or more of these methods.
  • XRD X-ray diffraction
  • TEM transmission electron microscope
  • ED electron diffraction
  • the oxide semiconductor 42 may have a stacked structure of a plurality of oxide layers having different chemical compositions. For example, a structure may be adopted in which a plurality of metal oxides selected from the above metal oxides are laminated as appropriate.
  • the oxide semiconductor 42 may have a stacked structure of an oxide semiconductor 42a and an oxide semiconductor 42b on the oxide semiconductor 42a.
  • the conductivity of the material used for the oxide semiconductor 42a is preferably different from the conductivity of the material used for the oxide semiconductor 42b.
  • a material with higher conductivity than the oxide semiconductor 42b can be used for the oxide semiconductor 42a.
  • the oxide semiconductor 42a By using a material with high conductivity for the oxide semiconductor 42a in contact with the conductor 32c and the conductor 44, which function as a source electrode or a drain electrode, the contact resistance between the oxide semiconductor 42 and the conductor 32c, and the oxide semiconductor 42 The contact resistance between the conductor 44 and the conductor 44 can be lowered, and a transistor with a large on-current can be obtained.
  • the threshold voltage of the transistor shifts, and the drain current (hereinafter referred to as (also referred to as cut-off current) may become large.
  • the transistor 40 is an n-channel transistor, the threshold voltage may become low. Therefore, it is preferable to use a material having lower conductivity than the oxide semiconductor 42a for the oxide semiconductor 42b.
  • the transistor 40 is an n-channel transistor, the threshold voltage can be increased, and the transistor can have a small cutoff current. Note that a small cutoff current is sometimes referred to as normally off.
  • the oxide semiconductor 42 As described above, by forming the oxide semiconductor 42 into a stacked structure and using a material with higher conductivity than the oxide semiconductor 42b for the oxide semiconductor 42a, a normally-off transistor with a large on-current can be obtained. Therefore, it is possible to provide a semiconductor device that has both low power consumption and high performance.
  • the carrier concentration of the oxide semiconductor 42a is preferably higher than the carrier concentration of the oxide semiconductor 42b.
  • the conductivity increases, and the contact resistance between the oxide semiconductor 42 and the conductor 32c and the contact resistance between the oxide semiconductor 42 and the conductor 44 can be reduced.
  • the transistor can have a large on-current.
  • the carrier concentration of the oxide semiconductor 42b By lowering the carrier concentration of the oxide semiconductor 42b, the conductivity is lowered, and a normally-off transistor can be obtained.
  • a material having higher conductivity than the oxide semiconductor 42b is used for the oxide semiconductor 42a; however, one embodiment of the present invention is not limited to this.
  • a material having lower conductivity than the oxide semiconductor 42b may be used for the oxide semiconductor 42a.
  • the carrier concentration of the oxide semiconductor 42a can be lower than the carrier concentration of the oxide semiconductor 42b.
  • the bandgap of the first metal oxide used for the oxide semiconductor 42a is preferably different from the bandgap of the second metal oxide used for the oxide semiconductor 42b.
  • the difference between the band gap of the first metal oxide and the band gap of the second metal oxide is preferably 0.1 eV or more, more preferably 0.2 eV or more, and even more preferably 0.3 eV or more.
  • the bandgap of the first metal oxide used for the oxide semiconductor 42a can be smaller than the bandgap of the second metal oxide used for the oxide semiconductor 42b. Thereby, the contact resistance between the oxide semiconductor 42 and the conductor 32c and the contact resistance between the oxide semiconductor 42 and the conductor 44 can be reduced, and a transistor with a large on-state current can be obtained. Further, when the transistor 40 is an n-channel transistor, the threshold voltage can be increased, and the transistor 40 can be a normally-off transistor.
  • the band gap of the first metal oxide is smaller than the band gap of the second metal oxide
  • one embodiment of the present invention is not limited to this.
  • the first metal oxide may have a larger band gap than the second metal oxide.
  • the bandgap of the first metal oxide used for the oxide semiconductor 42a can be smaller than the bandgap of the second metal oxide used for the oxide semiconductor 42b.
  • the composition of the first metal oxide is different from the composition of the second metal oxide.
  • the band gap can be controlled.
  • the content of element M in the first metal oxide is preferably lower than the content of element M in the second metal oxide.
  • the first metal oxide and the second metal oxide are In-M-Zn oxide
  • the first metal oxide used for the oxide semiconductor 42a can be an In-Zn oxide
  • the second metal oxide used for the oxide semiconductor 42b can be an In-M-Zn oxide.
  • the first metal oxide can be an In-Zn oxide
  • the second metal oxide can be an In-Ga-Zn oxide.
  • the content of element M in the first metal oxide is lower than the content of element M in the second metal oxide, but one embodiment of the present invention is not limited to this.
  • the content of element M in the first metal oxide may be higher than the content of element M in the second metal oxide. Note that it is sufficient that the first metal oxide and the second metal oxide have different compositions, and the content rates of elements other than element M may be different.
  • the film thickness of the oxide semiconductor 42 is preferably 1 nm or more, 3 nm or more, or 5 nm or more, and 20 nm or less, 15 nm or less, 12 nm or less, or 10 nm or less.
  • the thickness of each layer (here, the oxide semiconductor 42a and the oxide semiconductor 42b) constituting the oxide semiconductor 42 may be determined so that the thickness of the oxide semiconductor 42 falls within the above-mentioned range.
  • the thickness of the oxide semiconductor 42a can be determined so that the contact resistance between the oxide semiconductor 42a and the conductor 32c and the contact resistance between the oxide semiconductor 42a and the conductor 44 are within the desired range.
  • the thickness of the oxide semiconductor 42b can be determined so that the threshold voltage of the transistor is within the required range. Note that the thickness of the oxide semiconductor 42a may be the same as or different from the thickness of the oxide semiconductor 42b.
  • FIG. 8 shows a configuration in which the oxide semiconductor 42 has a two-layer stacked structure of an oxide semiconductor 42a and an oxide semiconductor 42b, the present invention is not limited to this.
  • the oxide semiconductor 42 may have a stacked structure of three or more layers.
  • the thickness of the first layer and the third layer can be approximately 1 nm
  • the thickness of the second layer can be approximately 3 nm to 5 nm.
  • the energy at the lower end of the conduction band of the first layer and the third layer is higher than the energy at the lower end of the conduction band of the second layer.
  • the electron affinities of the first layer and the third layer are smaller than the electron affinity of the second layer.
  • the difference between the energy (electron affinity) at the bottom of the conduction band of the first and third layers and the energy (electron affinity) of the bottom of the conduction band of the second layer is 0.05 eV or more and less than 0.3 eV. It is preferable.
  • the electron affinity or the energy level Ec at the bottom of the conduction band can be determined from the ionization potential Ip, which is the difference between the vacuum level and the energy Ev at the top of the valence band, and the energy gap Eg.
  • the ionization potential Ip can be measured using, for example, an ultraviolet photoelectron spectroscopy (UPS) device.
  • the energy gap Eg can be measured using, for example, a spectroscopic ellipsometer.
  • the on-state current of the transistor 200 can be increased, and a highly reliable transistor structure with little variation can be achieved.
  • the insulators described in the section [Insulator] described below can be used in a single layer or a laminated form.
  • silicon oxide or silicon oxynitride can be used as the insulator 48. Silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • insulator 48 a material with a high dielectric constant described in the section [Insulator] described later, a so-called high-k material, may be used.
  • hafnium oxide or aluminum oxide may be used.
  • the film thickness of the insulator 48 is preferably 0.5 nm or more and 15 nm or less, more preferably 0.5 nm or more and 12 nm or less, and even more preferably 0.5 nm or more and 10 nm or less.
  • the insulator 48 only needs to have a region with the thickness described above at least in part.
  • the concentration of impurities such as water and hydrogen in the insulator 48 is reduced. Thereby, it is possible to prevent impurities such as water and hydrogen from entering the channel formation region of the oxide semiconductor 42 .
  • a part of the insulator 48 is located outside the openings of the insulator 52 and the conductor 44, that is, above the conductor 44 and the insulator 52.
  • the insulator 48 covers the side end portions of the oxide semiconductor 42. This can prevent short-circuiting between the conductor 46 and the oxide semiconductor 42.
  • the insulator 48 covers the side end portions of the conductor 44. This can prevent the conductor 46 and the conductor 44 from shorting.
  • the insulator 48 is shown as a single layer in FIG. 3A and the like, the present invention is not limited to this.
  • the insulator 48 may have a laminated structure.
  • the insulator 48 is a stack of an insulator 48a, an insulator 48b on the insulator 48a, an insulator 48c on the insulator 48b, and an insulator 48d on the insulator 48c. It may have a structure.
  • the insulator 48b it is preferable to use a material with a low dielectric constant described in the section [Insulator] described below.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 48b contains at least oxygen and silicon. With such a configuration, the parasitic capacitance between the conductor 46 and the conductor 44 can be reduced. Further, it is preferable that the concentration of impurities such as water and hydrogen in the insulator 48b is reduced.
  • the insulator 48a it is preferable to use an insulator having barrier properties against oxygen as described in the section [Insulator] described below.
  • the insulator 48a has a region in contact with the oxide semiconductor 42. Since the insulator 48a has barrier properties against oxygen, desorption of oxygen from the oxide semiconductor 42 can be suppressed when heat treatment or the like is performed. Therefore, formation of oxygen vacancies in the oxide semiconductor 42 can be suppressed. Thereby, the electrical characteristics of the transistor 40 can be improved and reliability can be improved.
  • aluminum oxide may be used as the insulator 48a. In this case, the insulator 48a contains at least oxygen and aluminum.
  • the insulator 48d it is preferable to use an insulator having barrier properties against hydrogen as described in the section [Insulator] described later. Thereby, diffusion of impurities contained in the conductor 46 into the oxide semiconductor 42 can be suppressed. Silicon nitride has high hydrogen barrier properties and is therefore suitable as the insulator 48d. In this case, the insulator 48d includes at least nitrogen and silicon.
  • the insulator 48d may further have barrier properties against oxygen.
  • the insulator 48d is provided between the insulator 48b and the conductor 46. Therefore, oxygen contained in the insulator 48b can be prevented from diffusing into the conductor 46, and oxidation of the conductor 46 can be suppressed. Further, a decrease in the amount of oxygen supplied to the channel forming region can be suppressed.
  • an insulator 48c between the insulator 48b and the insulator 48d.
  • the insulator 48c it is preferable to use an insulator having a function of capturing or fixing hydrogen as described in the section [Insulator] described later.
  • the insulator 48c hydrogen contained in the oxide semiconductor 42 can be captured or fixed more effectively. Therefore, the hydrogen concentration in the oxide semiconductor 42 can be reduced.
  • hafnium oxide may be used as the insulator 48c.
  • the insulator 48c contains at least oxygen and hafnium.
  • the insulator 48c may have an amorphous structure.
  • the film thicknesses of the insulators 48a to 48d are preferably thin, and preferably within the above range.
  • the film thicknesses of the insulator 48a, insulator 48b, insulator 48c, and insulator 48d are 1 nm, 2 nm, 2 nm, and 1 nm, respectively.
  • FIG. 8 shows a configuration in which the insulator 48 has a four-layer stacked structure of insulators 48a to 48d
  • the insulator 48 may have a laminated structure of two layers, three layers, or five or more layers. At this time, each layer included in the insulator 48 may be appropriately selected from the insulators 48a to 48d.
  • the conductor 46 the conductors described in the section [Conductor] described below can be used in a single layer or in a laminated manner.
  • a highly conductive material such as tungsten can be used as the conductor 46.
  • the conductor 46 it is preferable to use a conductive material that is difficult to oxidize, a conductive material that has a function of suppressing oxygen diffusion, or the like.
  • the conductive material include a conductive material containing nitrogen (eg, titanium nitride or tantalum nitride), a conductive material containing oxygen (eg, ruthenium oxide, etc.), and the like. Thereby, it is possible to suppress the conductivity of the conductor 46 from decreasing.
  • the conductor 46 may have a laminated structure.
  • the conductor 46 may have a laminated structure of a conductor 46a and a conductor 46b on the conductor 46a.
  • titanium nitride may be used as the conductor 46a
  • tungsten may be used as the conductor 46b.
  • FIG. 8 shows a configuration in which the conductor 46 has a two-layer laminated structure of a conductor 46a and a conductor 46b
  • the present invention is not limited to this.
  • the conductor 46 may have a laminated structure of three or more layers.
  • the conductor 46 is provided so as to fill the openings of the insulator 52 and the conductor 44, but the present invention is not limited to this.
  • a recess that reflects the shape of the openings in the insulator 52 and the conductor 44 may be formed in the center of the conductor 46, and a portion of the recess may be located in the opening of the insulator 52 and the conductor 44.
  • the recess may be filled with an inorganic insulating material or the like.
  • a part of the conductor 46 is positioned outside the openings of the insulator 52 and the conductor 44, that is, on the conductor 44 and the insulator 52. be able to.
  • the side end portion of the conductor 46 is preferably located inside the side end portion of the oxide semiconductor 42. This can prevent short-circuiting between the conductor 46 and the oxide semiconductor 42. Note that the side end portion of the conductor 46 may coincide with the side end portion of the oxide semiconductor 42, or may be located outside the side end portion of the oxide semiconductor 42.
  • part of the conductor 46, part of the insulator 48, and part of the oxide semiconductor 42 are located outside the openings of the insulator 52 and the conductor 44, that is, the conductor 44 and insulator 52.
  • part of the conductor 46, part of the insulator 48, and part of the oxide semiconductor 42 be embedded in the insulator 56.
  • the height of the top surface of the conductor 46 and the height of the top surface of the insulator 56 match.
  • an insulator 56 may be provided to cover the conductor 46.
  • a configuration may be adopted in which a conductor 50 is provided in contact with the upper surface of the conductor 46.
  • the conductor 50 the conductor described in the above-mentioned [Conductor] item can be used in a single layer or a laminated form.
  • a highly conductive material such as tungsten can be used as the conductor 50.
  • the conductor 50 When the conductor 50 is provided, the conductor 50 functions as the wiring WOL, so the conductor 50 may be provided extending in the X direction, for example.
  • the conductor 46 may be formed into an island shape in plan view. Note that in this specification and the like, the term “island-like" refers to a state in which two or more layers formed in the same process and using the same material are physically separated.
  • the conductor 50 is preferably provided so as to be embedded in the insulator 58. At this time, it is preferable that the height of the top surface of the conductor 50 and the height of the top surface of the insulator 58 match.
  • the side end of the conductor 50 coincides with the side end of the conductor 46, but the present invention is not limited to this.
  • the side end portion of the conductor 50 may be located outside the side end portion of the conductor 46.
  • the side end portion of the conductor 50 may be located inside the side end portion of the conductor 46.
  • a conductor 32c is provided in contact with the upper surface of the conductor 30c.
  • the conductor 32c is formed into an island shape when viewed from above.
  • the conductor 32c is preferably provided so as to be embedded in the insulator 38.
  • the conductor 32a and the conductor 32b, which are formed in the same layer as the conductor 32c, are also provided so as to be embedded in the insulator 38.
  • the height of the top surface of the conductors 32a to 32c and the height of the top surface of the insulator 38 match.
  • the present invention is not limited to this, and a configuration may be adopted in which the insulator 38 is not provided. In this case, the conductors 32a to 32c are covered with the insulator 52.
  • the conductors 32a to 32c the conductors described in the section [Conductor] described below can be used in a single layer or a laminated form.
  • a conductive material that is difficult to oxidize a conductive material that has a function of suppressing oxygen diffusion, or the like.
  • titanium nitride or tantalum nitride can be used. With such a structure, excessive oxidation of the conductor 32c by the oxide semiconductor 42 can be suppressed.
  • a metal oxide may be used as the conductor 32c.
  • indium tin oxide added with silicon may be used.
  • a structure may be used in which indium tin oxide to which silicon is added is stacked on tungsten. By layering tungsten in this way, the conductivity of the conductor 32c can be improved.
  • FIG. 3A and the like show a configuration in which the upper surface of the conductor 32c is flattened
  • the present invention is not limited to this.
  • a configuration may be adopted in which a recessed portion overlapping with the openings of the insulator 52 and the conductor 44 is formed on the upper surface of the conductor 32c.
  • a configuration may be adopted in which the conductor 32c has an opening that overlaps with the openings of the insulator 52 and the conductor 44.
  • the opening is formed to penetrate the conductor 32c, and the upper surface of the conductor 30c is exposed in the opening, that is, the lower surface of the oxide semiconductor 42 is in contact with the upper surface of the conductor 30c.
  • the gate electric field of the conductor 46 can be easily applied to the vicinity of the conductor 32c of the oxide semiconductor 42.
  • the conductor 44 the conductors described in the section [Conductor] described below can be used in a single layer or in a laminated manner.
  • a highly conductive material such as tungsten can be used as the conductor 44.
  • the conductor 44 is also preferably made of a conductive material that is difficult to oxidize, or a conductive material that has a function of suppressing oxygen diffusion.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing oxygen diffusion.
  • titanium nitride or tantalum nitride can be used. With such a configuration, excessive oxidation of the conductor 44 by the oxide semiconductor 42 can be suppressed.
  • a metal oxide may be used as the conductor 44.
  • indium tin oxide added with silicon may be used.
  • a structure may be used in which indium tin oxide to which silicon is added is stacked on tungsten. By layering tungsten in this way, the conductivity of the conductor 44 can be improved and it can function sufficiently as the wiring WBL.
  • the oxide semiconductor 42 and the conductor 32c come into contact with each other, a metal compound or an oxygen vacancy is formed, and the second low resistance region of the oxide semiconductor 42 has a low resistance.
  • the contact resistance between the oxide semiconductor 42 and the conductor 32c can be reduced.
  • the contact between the oxide semiconductor 42 and the conductor 44 lowers the resistance of the first low resistance region of the oxide semiconductor 42 . Therefore, contact resistance between the oxide semiconductor 42 and the conductor 44 can be reduced.
  • the conductor 44 may be embedded in the insulator 54.
  • the height of the top surface of the conductor 44 preferably matches the height of the top surface of the insulator 54.
  • the present invention is not limited to this, and a configuration in which the insulator 54 is not provided may be used, as shown in FIG. 7B and the like.
  • an insulator 59 may be provided between the conductor 44 and the insulator 56.
  • the oxide semiconductor 42 does not come into contact with the upper surface of the conductor 44.
  • the height of the top surface of the oxide semiconductor 42 is configured to match the height of the top surface of the insulator 52 in the openings of the insulator 59, the conductor 44, and the insulator 52. You can. In this configuration, the upper surface of the oxide semiconductor 42 is in contact with the lower surface of the conductor 44. Here, it is preferable that the heights of the top surfaces of the insulator 48 and the conductor 46 match the height of the top surface of the insulator 59. In this configuration, the upper surface of the conductor 46 is in contact with the lower surface of the conductor 50.
  • the oxide semiconductor 42, the insulator 48, and the conductor 46 are formed only in the openings of the insulator 59, the conductor 44, and the insulator 52, so the oxide semiconductor 42, the insulator There is no need to process the body 48 and the conductor 46 using a lithography method.
  • the insulators 38, 52, 54, 59, 56, and 58 function as interlayer films, they preferably have low dielectric constants. By using a material with a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • an insulator containing a material with a low relative dielectric constant as described in the item [Insulator] described below can be used as the insulator 38, the insulator 52, the insulator 54, the insulator 59, the insulator 56, and the insulator 58.
  • Silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the concentration of impurities such as water and hydrogen in the insulator 38, the insulator 52, the insulator 54, the insulator 59, the insulator 56, and the insulator 58 is reduced. Thereby, it is possible to prevent impurities such as water and hydrogen from entering the channel formation region of the oxide semiconductor 42 .
  • an insulator 52 disposed near the channel forming region that contains oxygen that is released by heating (hereinafter sometimes referred to as excess oxygen).
  • excess oxygen oxygen that is released by heating
  • the insulator 52 is shown as a single layer in FIG. 3A and the like, the present invention is not limited to this.
  • the insulator 52 may have a laminated structure.
  • FIG. 6F FIG. 7E, FIG. 7F, and FIG. It may have a structure.
  • an insulator containing oxygen for the insulator 52b. It is preferable that the insulator 52b has a region containing more oxygen than at least one of the insulator 52a and the insulator 52c. In particular, it is preferable that the insulator 52b has a region with a higher oxygen content than each of the insulators 52a and 52c. By increasing the oxygen content of the insulator 52b, it becomes easy to form an i-type region in a region of the oxide semiconductor 42 that is in contact with the insulator 52b and in the vicinity thereof.
  • a film that releases oxygen when heated as the insulator 52b It is more preferable to use a film that releases oxygen when heated as the insulator 52b.
  • the insulator 52b releases oxygen due to heat applied during the manufacturing process of the transistor 40, so that oxygen can be supplied to the oxide semiconductor 42.
  • oxygen vacancies and V O H in the oxide semiconductor 42 can be reduced, resulting in good electrical characteristics. A highly reliable transistor can be obtained.
  • oxygen can be supplied to the insulator 52b by performing heat treatment in an atmosphere containing oxygen or plasma treatment in an atmosphere containing oxygen.
  • oxygen may be supplied by forming an oxide film on the upper surface of the insulator 52b in an oxygen atmosphere by sputtering. After that, the oxide film may be removed.
  • the insulator 52b is preferably formed by a film forming method such as a sputtering method or a plasma enhanced chemical vapor deposition (PECVD) method.
  • a film forming method such as a sputtering method or a plasma enhanced chemical vapor deposition (PECVD) method.
  • PECVD plasma enhanced chemical vapor deposition
  • an insulator having barrier properties against oxygen as described in the section [Insulator] described later for each of the insulator 52a and the insulator 52c.
  • oxygen contained in the insulator 52b can be prevented from diffusing to the substrate side via the insulator 52a and to the insulator 56 side via the insulator 52c due to heating.
  • oxygen contained in the insulator 52b can be confined. Thereby, oxygen can be effectively supplied to the oxide semiconductor 42.
  • the conductor 32c and the conductor 44 may be oxidized by the oxygen contained in the insulator 52b, resulting in increased resistance.
  • the insulator 52a between the insulator 52b and the conductor 32c it is possible to prevent the conductor 32c from being oxidized and increasing its resistance.
  • the insulator 52c between the insulator 52b and the conductor 44 it is possible to suppress the conductor 44 from being oxidized and increasing its resistance.
  • the amount of oxygen supplied from the insulator 52b to the oxide semiconductor 42 increases, and oxygen vacancies in the oxide semiconductor 42 can be reduced.
  • the amount of oxygen supplied to the region of the oxide semiconductor 42 in contact with the insulator 52a and the region in contact with the insulator 52c is smaller than that in the region in contact with the insulator 52b. Therefore, a region of the oxide semiconductor 42 in contact with the insulator 52a and a region in contact with the insulator 52c may have low resistance. That is, by adjusting the film thickness of the insulator 52a, the range of the second low resistance region that functions as either the source region or the drain region can be controlled. Similarly, by adjusting the film thickness of the insulator 52c, the range of the first low resistance region that functions as the other of the source region and the drain region can be controlled.
  • the source region and the drain region can be controlled by the film thicknesses of the insulator 52a and the insulator 52c, so the film thicknesses of the insulator 52a and the insulator 52c can be adjusted as appropriate according to the characteristics required for the transistor 40. Just set it.
  • an insulator having barrier properties against hydrogen as described in the section [Insulator] described later for each of the insulator 52a and the insulator 52c.
  • hydrogen can be suppressed from diffusing into the oxide semiconductor 42 from outside the transistor via the insulator 52a or the insulator 52c.
  • a silicon nitride film and a silicon nitride oxide film are suitable for the insulator 52a and the insulator 52c, respectively, because they release little impurity (for example, water and hydrogen) from themselves and are difficult for oxygen and hydrogen to pass through. It can be used for.
  • the insulator 52a and the insulator 52c may be made of the same material or different materials.
  • the thickness of the insulator 52a is preferably smaller than the thickness of the insulator 52b. Further, the thickness of the insulator 52c is preferably smaller than the thickness of the insulator 52b.
  • the film thickness of the insulator 52a and the insulator 52c is preferably 1 nm or more and 15 nm or less, more preferably 2 nm or more and 10 nm or less, more preferably 3 nm or more and 7 nm or less, and further preferably 3 nm or more and 5 nm or less.
  • the thickness of the insulator 52b is preferably 3 nm or more and 30 nm or less, more preferably 5 nm or more and 20 nm or less, and more preferably 7 nm or more and 15 nm or less.
  • each of the insulator 52a and the insulator 52c includes at least silicon and nitrogen.
  • the insulator 52b includes at least silicon and oxygen.
  • FIGS. 6F, 7E, 7F, and 8 show configurations in which the insulator 52 has a three-layer stacked structure, one embodiment of the present invention is not limited to this.
  • the insulator 52 may have a laminated structure of two layers or four or more layers.
  • an insulator 57 may be provided to cover the conductor 46 and the insulator 48.
  • the insulator 56 may be provided on the insulator 57.
  • the insulator 57 it is preferable to use an insulator having barrier properties against hydrogen, which is described in the section [Insulator] described later. This can suppress hydrogen from diffusing into the oxide semiconductor 42 from outside the transistor via the insulator 48.
  • a silicon nitride film and a silicon nitride oxide film are suitable for use as the insulator 57 because they each release less impurities (for example, water and hydrogen) from themselves and are less permeable to oxygen and hydrogen. can.
  • Transistor 60 Note that the memory device shown in this embodiment may have a structure in which the transistor 60 is provided below the transistor 20, as shown in FIGS. 5A and 5B.
  • the transistor 60 is provided on a substrate 62 and includes a conductor 66, an insulator 68, a semiconductor region 63 made of a part of the substrate 62, a low resistance region 64a functioning as a source region or a drain region, and a low resistance region 64b.
  • FIG. 5A is a drawing corresponding to FIG. 3A
  • FIG. 5B is a drawing corresponding to FIG. 3B.
  • the transistor 60 As shown in FIG. 5B, the upper surface of the semiconductor region 63 and the side surfaces in the channel width direction are covered with a conductor 66 via an insulator 68. In this way, by making the transistor 60 a Fin type, the effective channel width increases, so that the on-characteristics of the transistor 60 can be improved. Further, since the contribution of the electric field of the gate electrode can be increased, the off-characteristics of the transistor 60 can be improved.
  • the transistor 60 may be either a p-channel type or an n-channel type. Further, a configuration may be adopted in which the p-channel type transistor 60 and the n-channel type transistor 60 are mixed.
  • a semiconductor such as a silicon-based semiconductor be included in the region of the semiconductor region 63 where the channel is formed, the region in the vicinity thereof, the low resistance region 64a serving as the source region or the drain region, and the low resistance region 64b.
  • it contains crystalline silicon. Therefore, as the substrate 62, for example, a single crystal silicon substrate can be used.
  • it may be formed of a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like.
  • a structure using silicon may be used in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 60 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • the low resistance region 64a and the low resistance region 64b are made of an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron. Contains elements that
  • the conductor 66 that functions as a gate electrode is made of a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • conductive materials such as metal oxide materials or metal oxide materials.
  • the threshold voltage (Vth) of the transistor can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both electrical conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a layered layer for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • transistor 60 shown in FIGS. 5A and 5B is an example, and the structure is not limited, and an appropriate transistor may be used depending on the circuit configuration and driving method.
  • An insulator 74, an insulator 76, and an insulator 78 are sequentially stacked to cover the transistor 60. Furthermore, the semiconductor region 63 is isolated by an insulator 73.
  • the insulator 73 can be formed by a LOCOS (Local Oxidation of Silicon) method, an STI (Shallow Trench Isolation) method, or the like.
  • the insulator 73, the insulator 74, the insulator 76, and the insulator 78 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, etc. can be used.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, etc. can be used.
  • the insulator 76 may function as a flattening film that flattens the level difference caused by the transistor 60 and the like provided below.
  • the upper surface of the insulator 76 may be planarized by a planarization process using chemical mechanical polishing (CMP) or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • the insulator 78 may have a laminated structure.
  • silicon oxide or silicon oxynitride is provided on the upper layer of the insulator 78, and the lower layer of the insulator 78 is provided to prevent hydrogen and impurities from diffusing from the substrate 62 or the transistor 60 into the region where the transistor 200 is provided. It is preferable to use a film having good barrier properties.
  • silicon nitride can be used, for example.
  • silicon nitride when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 20, the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses hydrogen diffusion between the transistor 20 and the transistor 60.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • conductors 70 (conductors 70a, conductors 70b, conductors 70c) and conductors 72 (conductors 70c), which are electrically connected to the transistor 20 or the transistor 40, are connected to the insulators 74, 76, and 78. body 72a, conductor 72b, conductor 72c), etc. are embedded.
  • the conductor 70 and the conductor 72 function as a plug or wiring.
  • a plurality of conductive bodies functioning as plugs or wirings may be given the same reference numeral.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • each plug and wiring is a single layer or a stack of conductive materials such as a metal material, an alloy material, a metal nitride material, or a metal oxide material. Can be used. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 78 and the conductor 72.
  • the transistor 60 and the transistor 20 or the transistor 40 can be electrically connected through the wiring layer.
  • an insulating substrate for example, an insulating substrate, a semiconductor substrate, or a conductive substrate may be used.
  • the insulating substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as an yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • SOI Silicon On Insulator
  • the conductive substrate examples include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • substrates containing metal nitrides examples include substrates containing metal oxides, and the like.
  • substrates in which an insulator substrate is provided with a conductor or a semiconductor examples include a conductor or a semiconductor, a semiconductor substrate in which a conductor or an insulator is provided, and a conductor substrate in which a semiconductor or an insulator is provided.
  • these substrates provided with elements may be used.
  • Elements provided on the substrate include capacitive elements, resistive elements, switch elements, light emitting elements, and memory elements.
  • Insulator examples include oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides having insulating properties.
  • high-k materials include aluminum oxide, gallium oxide, hafnium oxide, tantalum oxide, zirconium oxide, hafnium zirconium oxide, oxides containing aluminum and hafnium, and oxides containing aluminum and hafnium.
  • examples include nitride, oxide containing silicon and hafnium, oxynitride containing silicon and hafnium, and nitride containing silicon and hafnium.
  • materials with a low dielectric constant examples include inorganic insulating materials such as silicon oxide, silicon oxynitride, and silicon nitride oxide; resins such as polyester, polyolefin, polyamide (nylon, aramid, etc.) polyimide, polycarbonate, and acrylic. It will be done.
  • inorganic insulating materials having a low dielectric constant include, for example, silicon oxide added with fluorine, silicon oxide added with carbon, and silicon oxide added with carbon and nitrogen. Further, for example, silicon oxide having pores may be used. Note that these silicon oxides may contain nitrogen.
  • insulators having the function of suppressing permeation of impurities and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum, Insulators including neodymium, hafnium, or tantalum can be used in single layers or in stacks.
  • insulators that have the function of suppressing the permeation of impurities and oxygen include aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, tantalum oxide, etc.
  • Metal nitrides such as aluminum nitride, silicon nitride oxide, and silicon nitride can be used.
  • an insulator such as a gate insulator that is in contact with the semiconductor or an insulator provided near the semiconductor layer is preferably an insulator that has a region containing excess oxygen.
  • oxygen vacancies in the semiconductor layer can be reduced by providing a structure in which an insulator having a region containing excess oxygen is in contact with the semiconductor layer or in the vicinity of the semiconductor layer.
  • insulators that can easily form a region containing excess oxygen include silicon oxide, silicon oxynitride, and silicon oxide having vacancies.
  • Insulators with barrier properties against oxygen include oxides containing one or both of aluminum and hafnium, oxides containing hafnium and silicon (hafnium silicate), magnesium oxide, gallium oxide, gallium zinc oxide, and indium oxide. Examples include gallium zinc oxide, silicon nitride, and silicon nitride oxide. Examples of oxides containing one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, and oxides containing aluminum and hafnium (hafnium aluminate).
  • Examples of insulators having barrier properties against hydrogen include aluminum oxide, magnesium oxide, hafnium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, and silicon nitride oxide.
  • An insulator that has a barrier property against oxygen and an insulator that has a barrier property against hydrogen can be said to be an insulator that has a barrier property against one or both of oxygen and hydrogen.
  • examples of the insulator having the function of capturing or fixing hydrogen include an oxide containing magnesium, or an oxide containing one or both of aluminum and hafnium. Moreover, it is more preferable that these oxides have an amorphous structure. In an oxide having an amorphous structure, oxygen atoms have dangling bonds, and the dangling bonds may capture or fix hydrogen. Note that these metal oxides preferably have an amorphous structure, but a crystalline region may be formed in part.
  • barrier insulating film refers to an insulating film having barrier properties.
  • barrier property refers to the property that the corresponding substance is difficult to diffuse (also referred to as the property that the corresponding substance is difficult to permeate, the property that the corresponding substance has low permeability, or the ability to suppress the diffusion of the corresponding substance). do.
  • the function of capturing or fixing a corresponding substance can be referred to as barrier property.
  • hydrogen when described as a corresponding substance refers to at least one of, for example, a hydrogen atom, a hydrogen molecule, and a substance bonded to hydrogen such as a water molecule and OH ⁇ .
  • impurities described as corresponding substances refer to impurities in the channel forming region or semiconductor layer, such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, oxidation Refers to at least one of nitrogen molecules ( N2O , NO, NO2, etc.), copper atoms, etc.
  • oxygen refers to at least one of, for example, an oxygen atom or an oxygen molecule.
  • the barrier property against oxygen refers to the property that at least one of oxygen atoms, oxygen molecules, etc. is difficult to diffuse.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the following, an alloy containing the above-mentioned metal elements as a component, an alloy containing a combination of the above-mentioned metal elements, or the like. As the alloy containing the aforementioned metal element as a component, a nitride of the alloy or an oxide of the alloy may be used.
  • tantalum nitride titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, etc. It is preferable. Further, a semiconductor having high electrical conductivity, typified by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • nitrides containing tantalum In addition, nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, nitrides containing ruthenium, nitrides containing tantalum and aluminum, or nitrides containing titanium and aluminum, etc.
  • a conductive material that is difficult to oxidize, a conductive material that has a function of suppressing oxygen diffusion, or a material that maintains conductivity even after absorbing oxygen is preferable.
  • conductive materials mainly composed of tungsten, copper, or aluminum are preferred because they have high conductivity.
  • a plurality of conductive layers formed of the above materials may be stacked and used.
  • a layered structure may be used in which a material containing the metal element described above and a conductive material containing oxygen are combined.
  • a laminated structure may be used in which a material containing the aforementioned metal element and a conductive material containing nitrogen are combined.
  • a laminated structure may be used in which a material containing the aforementioned metal element, a conductive material containing oxygen, and a conductive material containing nitrogen are combined.
  • the conductor that functions as the gate electrode has a stacked structure that combines a material containing the aforementioned metal element and a conductive material containing oxygen. It is preferable. In this case, it is preferable to provide a conductive material containing oxygen on the channel forming region side. By providing a conductive material containing oxygen on the side of the channel formation region, oxygen released from the conductive material is easily supplied to the channel formation region.
  • a conductive material containing oxygen and a metal element contained in the metal oxide in which the channel is formed as the conductor functioning as the gate electrode.
  • a conductive material containing the aforementioned metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • one or more of the added indium tin oxides may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • Metal oxides may have lattice defects.
  • Lattice defects include atomic vacancies, point defects such as foreign atoms, line defects such as dislocations, planar defects such as crystal grain boundaries, and volume defects such as voids.
  • factors for the generation of lattice defects include a deviation in the ratio of the number of atoms of constituent elements (excess or deficiency of constituent atoms), impurities, and the like.
  • the metal oxide used for the semiconductor layer of the transistor preferably has few lattice defects.
  • the channel formation region in the metal oxide contains oxygen vacancies, the transistor exhibits normally-on characteristics (a channel exists and current flows through the transistor even when no voltage is applied to the gate electrode). It's easy to become. Therefore, it is preferable that oxygen vacancies and impurities be reduced as much as possible in the channel forming region in the metal oxide. In other words, it is preferable that the channel forming region in the metal oxide has a reduced carrier concentration and is made i-type (intrinsic) or substantially i-type.
  • the type of lattice defects that are likely to exist in a metal oxide and the amount of lattice defects that exist vary depending on the structure of the metal oxide, the method of forming a metal oxide film, etc.
  • the structure of metal oxides is divided into single crystal structure and other structures (non-single crystal structure).
  • non-single crystal structures include a CAAC structure, a polycrystalline structure, a nc structure, an amorphous-like (a-like) structure, and an amorphous structure.
  • the a-like structure has a structure between an nc structure and an amorphous structure. Note that the classification of crystal structures will be described later.
  • metal oxides having an a-like structure and metal oxides having an amorphous structure have cavities or low-density regions. That is, metal oxides having an a-like structure and metal oxides having an amorphous structure have lower crystallinity than metal oxides having an nc structure and metal oxides having a CAAC structure. Further, a metal oxide having an a-like structure has a higher hydrogen concentration than a metal oxide having an nc structure and a metal oxide having a CAAC structure. Therefore, lattice defects are likely to be generated in metal oxides having an a-like structure and metal oxides having an amorphous structure.
  • a highly crystalline metal oxide for the semiconductor layer of the transistor.
  • a metal oxide having a CAAC structure or a metal oxide having a single crystal structure By using the metal oxide in a transistor, a transistor with good electrical characteristics can be realized. Furthermore, a highly reliable transistor can be realized.
  • a metal oxide that increases the on-state current of the transistor for the channel formation region of the transistor.
  • the crystal has a crystal structure in which a plurality of layers (for example, a first layer, a second layer, and a third layer) are stacked. That is, the crystal has a layered crystal structure (also referred to as a layered crystal or layered structure). At this time, the c-axis of the crystal is oriented in the direction in which a plurality of layers are stacked.
  • metal oxides having such crystals include single crystal oxide semiconductors, CAAC-OS (c-axis aligned crystalline oxide semiconductors), and the like.
  • the c-axis of the crystal is oriented in the normal direction to the surface on which the metal oxide is formed or the film surface.
  • the plurality of layers are arranged parallel or approximately parallel to the surface on which the metal oxide is formed or the film surface. That is, the multiple layers extend in the channel length direction.
  • the three-layered crystal structure described above has the following structure.
  • the first layer has an octahedral atomic coordination structure of oxygen in which the metal of the first layer is located at the center.
  • the second layer has a trigonal bipyramidal or tetrahedral atomic coordination structure of oxygen in which the metal of the second layer exists at the center.
  • the third layer has a trigonal bipyramidal or tetrahedral atomic coordination structure of oxygen in which the metal of the third layer exists at the center.
  • Examples of the crystal structure of the above crystal include a YbFe 2 O 4 type structure, a Yb 2 Fe 3 O 7 type structure, and modified structures thereof.
  • each of the first to third layers is preferably composed of one metal element or a plurality of metal elements having the same valence and oxygen.
  • the valence of one or more metal elements forming the first layer is the same as the valence of one or more metal elements forming the second layer.
  • the first layer and the second layer may have the same metal element.
  • the valence of one or more metal elements forming the first layer is different from the valence of one or more metal elements forming the third layer.
  • the crystallinity of the metal oxide can be improved and the mobility of the metal oxide can be increased. Therefore, by using the metal oxide in a channel formation region of a transistor, the on-state current of the transistor increases, and the electrical characteristics of the transistor can be improved.
  • Examples of the metal oxide of one embodiment of the present invention include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide of one embodiment of the present invention preferably contains at least indium (In) or zinc (Zn). Moreover, it is preferable that the metal oxide has two or three selected from indium, element M, and zinc.
  • the element M is a metal element or a metalloid element that has a high bonding energy with oxygen, for example, a metal element or a metalloid element that has a higher bonding energy with oxygen than indium.
  • the element M includes aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, and calcium. , strontium, barium, boron, silicon, germanium, and antimony.
  • the element M included in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and further gallium. preferable. Note that in this specification and the like, metal elements and metalloid elements may be collectively referred to as "metal elements," and the "metal elements" described in this specification and the like may include semimetal elements.
  • Examples of the oxide semiconductor of one embodiment of the present invention include indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), and indium Gallium oxide (In-Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide), gallium zinc oxide (Ga-Zn oxide) aluminum zinc oxide (also written as Al-Zn oxide, also written as AZO), indium aluminum zinc oxide (also written as In-Al-Zn oxide, IAZO), indium tin zinc oxide (In- Sn-Zn oxide), indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also written as IGZO), indium gallium tin zinc oxide (In- Ga-Sn-Zn oxide (also referred to as IGZTO), indium gallium aluminum zinc oxide (In-Ga-Al-Zn
  • the field effect mobility of the transistor can be increased.
  • the metal oxide may contain one or more metal elements with a large number of periods instead of indium.
  • the metal oxide may contain one or more metal elements having a large number of periods. The greater the overlap between the orbits of the metal elements, the greater the carrier conduction in the metal oxide tends to be. Therefore, by including a metal element with a large number of periods, the field effect mobility of the transistor may be increased. Examples of metal elements having a large number of periods include metal elements belonging to the fifth period and metal elements belonging to the sixth period.
  • the metal element examples include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Note that lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
  • the metal oxide may contain one or more types of nonmetallic elements.
  • the metal oxide contains a nonmetal element, the field effect mobility of the transistor can be increased in some cases.
  • nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. . Therefore, fluctuations in the electrical characteristics of the transistor are suppressed, and reliability can be improved.
  • the transistor can obtain a large on-current and high frequency characteristics.
  • an In-Ga-Zn oxide may be used as an example of the metal oxide.
  • the method for forming a metal oxide film of one embodiment of the present invention uses an ALD method, it is easy to form a metal oxide having the above-described layered crystal structure.
  • Examples of the ALD method include a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy, and a plasma enhanced ALD (PEALD) method in which a plasma-excited reactant is used.
  • a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy
  • PEALD plasma enhanced ALD
  • the ALD method can deposit atoms one layer at a time, it is possible to form extremely thin films, to form structures with high aspect ratios, to form films with few defects such as pinholes, and to improve coverage. It has advantages such as being able to form an excellent film and being able to form a film at a low temperature. Further, the PEALD method may be preferable because it can form a film at a lower temperature by using plasma. Note that some precursors used in the ALD method include elements such as carbon or chlorine. For this reason, a film formed by the ALD method may contain more elements such as carbon or chlorine than films formed by other film formation methods. Note that these elements can be quantified using XPS or SIMS.
  • the method for forming a metal oxide film of one embodiment of the present invention uses an ALD method
  • one or both of the conditions of high substrate temperature during film formation and the implementation of impurity removal treatment may be applied.
  • the amount of carbon and chlorine contained in the film may be smaller than when ALD is used without applying these.
  • the ALD method is a film-forming method in which a film is formed by a reaction on the surface of an object, unlike a film-forming method in which particles emitted from a target or the like are deposited. Therefore, this is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and is therefore suitable for coating the surface of an opening with a high aspect ratio.
  • the ALD method since the ALD method has a relatively slow film formation rate, it may be preferable to use it in combination with other film formation methods such as the CVD method, which has a fast film formation rate.
  • the composition of the resulting film can be controlled by the amount of raw material gas introduced.
  • the amount of raw material gas introduced it is possible to form a film of any composition by adjusting the amount of raw material gas introduced, the number of times it is introduced (also called the number of pulses), the time required for one pulse (also called pulse time), etc. can.
  • the ALD method by changing the raw material gas during film formation, it is possible to form a film whose composition changes continuously.
  • microwave treatment after forming a metal oxide film using an ALD method or the like, and it is more preferable to perform microwave treatment in an atmosphere containing oxygen.
  • oxygen gas By performing microwave treatment in an atmosphere containing oxygen, oxygen gas can be turned into plasma using high frequency waves such as microwaves and RF, and the oxygen plasma can be made to act on the metal oxide.
  • the metal oxide can also be irradiated with high frequency waves such as microwaves and RF waves. That is, it is possible to apply microwaves, high frequency waves such as RF, oxygen plasma, etc. to the metal oxide.
  • the impurity concentration of metal oxides can be reduced by the effects of radio frequency, oxygen plasma, etc.
  • hydrogen in a metal oxide can be desorbed as water molecules.
  • carbon in the metal oxide can be desorbed as oxocarbon (CO and/or CO 2 ).
  • oxygen radicals generated by oxygen plasma to the metal oxide, oxygen vacancies, V OH , etc. in the metal oxide can be reduced.
  • the crystallinity of the metal oxide tends to improve as the impurity concentration and the amount of defects (oxygen vacancies, V OH , etc.) are reduced. That is, microwave treatment in an atmosphere containing oxygen reduces the impurity concentration and the amount of defects in the metal oxide, and improves the crystallinity of the metal oxide.
  • a transistor with high field-effect mobility can be achieved. Furthermore, a highly reliable transistor can be realized. Further, it is possible to realize miniaturized or highly integrated transistors. For example, a transistor with a channel length of 2 nm or more and 30 nm or less can be manufactured.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably 1 ⁇ 10 17 cm ⁇ 3 or less, more preferably 1 ⁇ 10 15 cm ⁇ 3 or less, more preferably 1 ⁇ It is 1013 cm -3 or less, more preferably 1x1011 cm -3 or less, even more preferably less than 1x1010 cm- 3 , and 1x10-9 cm- 3 or more. Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic oxide semiconductor or a substantially high-purity intrinsic oxide semiconductor.
  • the trap level density may also be low.
  • charges captured in trap levels of an oxide semiconductor may take a long time to disappear, and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density may have unstable electrical characteristics.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be considered an impurity.
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • the short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in a subthreshold region that causes a drain current to change by one order of magnitude with a constant drain voltage.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, compared to a Si transistor, an OS transistor has a smaller characteristic length between the source region and the channel forming region and a smaller characteristic length between the drain region and the channel forming region. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the carrier concentration of the oxide semiconductor is lowered until the channel formation region becomes i-type or substantially i-type, conduction in the channel formation region decreases due to the conduction-band-lowering (CBL) effect in short-channel transistors. Since the lower end of the conduction band is lowered, the energy difference at the lower end of the conduction band between the source region or the drain region and the channel formation region may be reduced to 0.1 eV or more and 0.2 eV or less.
  • the OS transistor has an n + /n- / n + accumulation type junction-less transistor structure, in which the channel forming region becomes an n - type region and the source and drain regions become n + -type regions, or , n + /n ⁇ /n + storage type non-junction transistor structure.
  • the OS transistor By making the OS transistor have the above structure, it can have good electrical characteristics even if the semiconductor device is miniaturized or highly integrated. For example, even if the channel length or gate length of an OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and it is 1 nm or more, 3 nm or more, or 5 nm or more, good electrical characteristics can be obtained. Obtainable. On the other hand, since a short channel effect occurs in a Si transistor, it may be difficult to set the gate length to 20 nm or less or 15 nm or less. Therefore, the OS transistor can be suitably used as a transistor having a shorter channel length than a Si transistor. Note that the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have superior effects compared to Si transistors, such as lower off-state current and the ability to manufacture transistors with shorter channel lengths.
  • the carbon concentration in the channel formation region of the oxide semiconductor obtained by SIMS is 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 19 atoms /cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 18 atoms/cm 3 or less, even more preferably 1 ⁇ 10 18 atoms/cm 3 or less.
  • the silicon concentration in the channel formation region of the oxide semiconductor obtained by SIMS is 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, and more preferably 3 ⁇ 10 19 atoms/cm 3 or less. cm 3 or less, more preferably 1 ⁇ 10 19 atoms/cm 3 or less, more preferably 3 ⁇ 10 18 atoms/cm 3 or less, even more preferably 1 ⁇ 10 18 atoms/cm 3 or less.
  • the nitrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is 1 ⁇ 10 20 atoms/cm 3 or less, preferably 5 ⁇ 10 19 atoms/cm 3 or less, and more preferably 1 ⁇ 10 19 atoms/cm 3 or less. cm 3 or less, more preferably 5 ⁇ 10 18 atoms/cm 3 or less, more preferably 1 ⁇ 10 18 atoms/cm 3 or less, still more preferably 5 ⁇ 10 17 atoms/cm 3 or less.
  • hydrogen contained in the oxide semiconductor reacts with oxygen bonded to metal atoms to become water, which may result in the formation of oxygen vacancies.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons, which are carriers, may be generated. Further, a portion of hydrogen may combine with oxygen that is bonded to a metal atom to generate electrons, which are carriers. Therefore, a transistor using an oxide semiconductor containing hydrogen tends to have normally-on characteristics. Therefore, it is preferable that hydrogen in the channel formation region of the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration in the channel formation region of the oxide semiconductor obtained by SIMS is less than 1 ⁇ 10 20 atoms/cm 3 , preferably less than 5 ⁇ 10 19 atoms/cm 3 , more preferably 1 ⁇ 10 19 atoms/cm 3 , more preferably less than 5 ⁇ 10 18 atoms/cm 3 , even more preferably less than 1 ⁇ 10 18 atoms/cm 3 .
  • the concentration of alkali metal or alkaline earth metal in the channel formation region of the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms/cm 3 or less, preferably 2 ⁇ 10 16 atoms/cm 3 or less.
  • the oxide semiconductor 42 can be rephrased as a semiconductor layer including a channel formation region of a transistor.
  • Semiconductor materials that can be used for the semiconductor layer are not limited to the metal oxides mentioned above.
  • a semiconductor material having a band gap (a semiconductor material other than a zero-gap semiconductor) may be used as the semiconductor layer.
  • a layered material is a general term for a group of materials having a layered crystal structure.
  • a layered crystal structure is a structure in which layers formed by covalent bonds or ionic bonds are laminated via bonds that are weaker than covalent bonds or ionic bonds, such as van der Waals forces.
  • a layered material has high electrical conductivity within a unit layer, that is, high two-dimensional electrical conductivity.
  • Examples of single element semiconductors that can be used as semiconductor materials include silicon and germanium.
  • Examples of silicon that can be used for the semiconductor layer include single crystal silicon, polycrystalline silicon, microcrystalline silicon, and amorphous silicon.
  • Examples of polycrystalline silicon include low temperature polysilicon (LTPS).
  • Compound semiconductors that can be used as semiconductor materials include silicon carbide, silicon germanium, gallium arsenide, indium phosphide, boron nitride, and boron arsenide.
  • Boron nitride that can be used for the semiconductor layer preferably includes an amorphous structure.
  • Boron arsenide that can be used in the semiconductor layer preferably contains crystals with a cubic crystal structure.
  • Examples of layered materials include graphene, silicene, boron carbonitride, and chalcogenides.
  • boron carbonitride as a layered material, carbon atoms, nitrogen atoms, and boron atoms are arranged in a hexagonal lattice structure on a plane.
  • a chalcogenide is a compound containing chalcogen.
  • chalcogen is a general term for elements belonging to Group 16, and includes oxygen, sulfur, selenium, tellurium, polonium, and livermorium.
  • examples of chalcogenides include transition metal chalcogenides, group 13 chalcogenides, and the like.
  • transition metal chalcogenide that functions as a semiconductor.
  • transition metal chalcogenides that can be used as a semiconductor layer include molybdenum sulfide (typically MoS 2 ), molybdenum selenide (typically MoSe 2 ), molybdenum tellurium (typically MoTe 2 ), Tungsten sulfide (typically WS 2 ), tungsten selenide (typically WSe 2 ), tungsten tellurium (typically WTe 2 ), hafnium sulfide (typically HfS 2 ), hafnium selenide (typically Examples include HfSe 2 ), zirconium sulfide (typically ZrS 2 ), and zirconium selenide (typically ZrSe 2 ).
  • FIG. 9A to 9D are a top view and a cross-sectional view of the semiconductor device (transistor 200).
  • FIG. 9A is a top view of the semiconductor device.
  • FIGS. 9B to 9D are cross-sectional views of the semiconductor device.
  • FIG. 9B is a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 9A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • FIG. 9C is a cross-sectional view of a portion indicated by a dashed line A3-A4 in FIG. 9A, and is also a cross-sectional view of the transistor 200 in the channel width direction.
  • FIG. 9B is a cross-sectional view of the portion indicated by the dashed line A1-A2 in FIG. 9A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • FIG. 9C is a cross-sectional view of a portion indicated by
  • FIG. 9D is a cross-sectional view of a portion indicated by a dashed line A5-A6 in FIG. 9A, and is also a cross-sectional view of the transistor 200 in the channel width direction. Note that in the top view of FIG. 9A, some elements are omitted for clarity. Further, FIGS. 10A to 15D show enlarged cross-sectional views of the transistor 200 in the channel length direction. Further, FIGS. 16A and 16B show cross-sectional views of the transistor 200 in the channel length direction.
  • the transistor 200 includes a conductor 205 (a conductor 205a and a conductor 205b) embedded in an insulator 216, an insulator 221 on the insulator 216 and the conductor 205, and an insulator on the insulator 221. 222, an insulator 224 on the insulator 222, an oxide 230 (oxide 230a and oxide 230b) on the insulator 224, and a conductor 242a (conductor 242a1 and conductor 242a2) on the oxide 230.
  • a conductor 205 a conductor 205a and a conductor 205b
  • a conductor 260 (a conductor 260a and a conductor 260b).
  • An insulator 275 is provided on the insulators 271a and 271b, and an insulator 280 is provided on the insulator 275. Insulator 255, insulator 250, and conductor 260 are arranged inside openings provided in insulator 280 and insulator 275. Further, an insulator 282 is provided on the insulator 280 and the conductor 260. Further, an insulator 283 is provided on the insulator 282. Further, an insulator 215 is provided on a substrate (not shown), and an insulator 216 and a conductor 205 are provided on the insulator 215. Further, an insulator 255 is provided between the insulator 250 and the conductor 242a2, the conductor 242b2, the insulator 271a, the insulator 271b, the insulator 275, and the insulator 280.
  • the transistor 200 corresponds to the transistor 20 shown in Embodiment 1.
  • the oxide 230 is connected to the oxide semiconductor 22
  • the conductor 242a is connected to the conductor 24a
  • the conductor 242b is connected to the conductor 24b
  • the insulator 250 is connected to the insulator 28
  • the conductor 260 is connected to the conductor 26
  • the insulator 280 corresponds to the insulator 34.
  • the oxide 230 has a region that functions as a channel formation region of the transistor 200.
  • the conductor 260 has a region that functions as a first gate electrode (upper gate electrode) of the transistor 200.
  • Insulator 250 has a region that functions as a first gate insulator of transistor 200.
  • the conductor 205 has a region that functions as a second gate electrode (lower gate electrode) of the transistor 200.
  • the insulator 224, the insulator 222, and the insulator 221 each have a region that functions as a second gate insulator of the transistor 200.
  • the conductor 242a has a region that functions as either a source electrode or a drain electrode of the transistor 200.
  • the conductor 242b has a region that functions as the other of the source electrode and the drain electrode of the transistor 200.
  • the oxide 230 preferably includes an oxide 230a on the insulator 224 and an oxide 230b on the oxide 230a. By having the oxide 230a below the oxide 230b, diffusion of impurities from a structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230 has a two-layer structure of the oxide 230a and the oxide 230b
  • the structure is not limited thereto.
  • the oxide 230 may have a single layer structure of the oxide 230b, or may have a stacked structure of three or more layers.
  • a channel formation region and a source region and a drain region provided to sandwich the channel formation region in the transistor 200 are formed in the oxide 230b. At least a portion of the channel forming region overlaps with the conductor 260.
  • the source region overlaps the conductor 242a, and the drain region overlaps the conductor 242b. Note that the source region and the drain region can be replaced with each other.
  • the channel forming region has fewer oxygen vacancies or has a lower impurity concentration than the source and drain regions, so it is a high resistance region with a lower carrier concentration. Therefore, the channel forming region can be said to be i-type (intrinsic) or substantially i-type.
  • the source region and the drain region are low resistance regions with a high carrier concentration because they have many oxygen vacancies or a high concentration of impurities such as hydrogen, nitrogen, or metal elements. That is, the source region and the drain region are n-type regions (low resistance regions) that have a higher carrier concentration than the channel forming region.
  • the carrier concentration of the channel forming region is 1 ⁇ 10 18 cm ⁇ 3 or less, less than 1 ⁇ 10 17 cm ⁇ 3 , less than 1 ⁇ 10 16 cm ⁇ 3 , less than 1 ⁇ 10 15 cm ⁇ 3 , or 1 ⁇ 10 14 It is preferably less than cm ⁇ 3 , less than 1 ⁇ 10 13 cm ⁇ 3 , less than 1 ⁇ 10 12 cm ⁇ 3 , less than 1 ⁇ 10 11 cm ⁇ 3 , or less than 1 ⁇ 10 10 cm ⁇ 3 . Further, the lower limit of the carrier concentration in the channel forming region is not particularly limited, but can be set to, for example, 1 ⁇ 10 ⁇ 9 cm ⁇ 3 .
  • the impurity concentration in the oxide 230b is lowered to lower the defect level density.
  • the term "high purity intrinsic” or “substantially high purity intrinsic” means that the impurity concentration is low and the defect level density is low.
  • an oxide semiconductor (or metal oxide) with a low carrier concentration is sometimes referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor (or metal oxide).
  • the impurity concentration in the oxide 230b In order to stabilize the electrical characteristics of the transistor 200, it is effective to reduce the impurity concentration in the oxide 230b. Further, in order to reduce the impurity concentration of the oxide 230b, it is preferable to also reduce the impurity concentration in the adjacent film.
  • impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, and silicon. Note that the impurities in the oxide 230b refer to, for example, substances other than the main components that constitute the oxide 230b. For example, an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • the channel formation region, the source region, and the drain region may each be formed not only with the oxide 230b but also with the oxide 230a.
  • the concentration of metal elements and impurity elements such as hydrogen and nitrogen detected in each region is not limited to a stepwise change from region to region, and may be continuously changed within each region. In other words, the closer the region is to the channel formation region, the lower the concentration of metal elements and impurity elements such as hydrogen and nitrogen may be.
  • oxide 230 oxide 230a and oxide 230b.
  • the band gap of the metal oxide that functions as a semiconductor is preferably larger than that of silicon. Since an OS transistor using a metal oxide with a large bandgap has a small off-state current, the power consumption of a semiconductor device can be sufficiently reduced. Further, since the frequency characteristics of the OS transistor are high, the semiconductor device can be operated at high speed.
  • the oxide 230 preferably includes a metal oxide (oxide semiconductor).
  • metal oxides that can be used for the oxide 230 include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide contains at least indium (In) or zinc (Zn).
  • the metal oxide has two or three selected from indium, element M, and zinc.
  • the element M is a metal element or a metalloid element that has a high bonding energy with oxygen, for example, a metal element or a metalloid element that has a higher bonding energy with oxygen than indium.
  • the element M includes aluminum, gallium, tin, yttrium, titanium, vanadium, chromium, manganese, iron, cobalt, nickel, zirconium, molybdenum, hafnium, tantalum, tungsten, lanthanum, cerium, neodymium, magnesium, and calcium. , strontium, barium, boron, silicon, germanium, and antimony.
  • the element M included in the metal oxide is preferably one or more of the above elements, more preferably one or more selected from aluminum, gallium, tin, and yttrium, and further gallium. preferable. Note that in this specification and the like, metal elements and metalloid elements may be collectively referred to as "metal elements," and the "metal elements" described in this specification and the like may include semimetal elements.
  • the oxide 230 is, for example, indium zinc oxide (In-Zn oxide), indium tin oxide (In-Sn oxide), indium titanium oxide (In-Ti oxide), indium gallium oxide (In- Ga oxide), indium gallium aluminum oxide (In-Ga-Al oxide), indium gallium tin oxide (In-Ga-Sn oxide), gallium zinc oxide (Ga-Zn oxide, also written as GZO) , aluminum zinc oxide (Al-Zn oxide, also written as AZO), indium aluminum zinc oxide (In-Al-Zn oxide, also written as IAZO), indium tin zinc oxide (In-Sn-Zn oxide) , indium titanium zinc oxide (In-Ti-Zn oxide), indium gallium zinc oxide (In-Ga-Zn oxide, also referred to as IGZO), indium gallium tin zinc oxide (In-Ga-Sn-Zn oxide) Indium gallium aluminum zinc oxide (also referred to as In-Ga-Al-Z
  • the field effect mobility of the transistor can be increased.
  • the metal oxide may contain one or more metal elements with a large period number instead of or in addition to indium.
  • metal elements with large period numbers include metal elements belonging to the fifth period and metal elements belonging to the sixth period.
  • Specific examples of the metal element include yttrium, zirconium, silver, cadmium, tin, antimony, barium, lead, bismuth, lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium. Note that lanthanum, cerium, praseodymium, neodymium, promethium, samarium, and europium are called light rare earth elements.
  • the metal oxide may contain one or more types of nonmetallic elements.
  • the metal oxide contains a nonmetal element, the field effect mobility of the transistor can be increased in some cases.
  • nonmetallic elements include carbon, nitrogen, phosphorus, sulfur, selenium, fluorine, chlorine, bromine, and hydrogen.
  • the metal oxide becomes highly crystalline, and the diffusion of impurities in the metal oxide can be suppressed. . Therefore, fluctuations in the electrical characteristics of the transistor are suppressed, and reliability can be improved.
  • the electrical characteristics and reliability of the transistor vary depending on the composition of the metal oxide applied to the oxide 230. Therefore, by varying the composition of the metal oxide depending on the electrical characteristics and reliability required of the transistor, a semiconductor device that has both excellent electrical characteristics and high reliability can be obtained.
  • the oxide 230 has a stacked structure of a plurality of oxide layers having different chemical compositions.
  • the atomic ratio of the element M to the metal element that is the main component is the same as the atomic ratio of the element M to the metal element that is the main component in the metal oxide used for the oxide 230b. It is preferable that it be larger.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a.
  • the oxide 230a and the oxide 230b have a common element other than oxygen as a main component, the density of defect levels at the interface between the oxide 230a and the oxide 230b can be reduced. The density of defect levels at the interface between the oxide 230a and the oxide 230b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 200 can obtain a large on-current and high frequency characteristics.
  • Metal oxides can be used.
  • the nearby composition includes a range of ⁇ 30% of the desired atomic ratio.
  • the element M it is preferable to use gallium.
  • a metal oxide that can be used for the oxide 230a may be used as the oxide 230b.
  • the compositions of the metal oxides that can be used for the oxide 230a and the oxide 230b are not limited to the above.
  • a metal oxide composition that can be used for oxide 230a may be applied to oxide 230b.
  • the composition of metal oxides that can be used for oxide 230b may also be applied to oxide 230a.
  • a metal oxide having the above composition may be laminated in one or both of the oxide 230a and the oxide 230b.
  • a laminated film may be used.
  • the metal oxide described above can be formed into a film using a sputtering method, a CVD method, an MBE method, a PLD method, or an ALD method. Further, the above film formation methods may be combined; for example, the oxide 230a may be formed by a sputtering method, and the oxide 230b may be formed by an ALD method.
  • the above atomic ratio is not limited to the atomic ratio of the formed metal oxide, but also the atomic ratio of the sputtering target used for forming the metal oxide film. It may be.
  • the oxide 230 may have a three-layer stacked structure of an oxide 230a, an oxide 230b on the oxide 230a, and an oxide 230c on the oxide 230b.
  • the oxide 230c may be a metal oxide that can be used for the oxide 230a.
  • the oxide 230c is processed into an island shape after being formed successively with the oxide 230a and the oxide 230b. Therefore, in plan view, the end of the oxide 230c matches or approximately matches the end of the oxide 230a and the end of the oxide 230b. Further, the oxide 230c is in contact with the insulator 250 in a region sandwiched between the conductor 242a and the conductor 242b.
  • FIG. 11A is an enlarged view corresponding to FIG. 9B
  • FIG. 11B is an enlarged view corresponding to FIG. 9C.
  • the thickness of the oxide 230a and the oxide 230c can be approximately 1 nm
  • the thickness of the oxide 230b can be approximately 3 nm to 5 nm.
  • the energy at the lower end of the conduction band of the oxide 230a and the oxide 230c is higher than the energy at the lower end of the conduction band of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is smaller than that of the oxide 230b.
  • the difference between the energy (electron affinity) at the bottom of the conduction band of the oxide 230a and the oxide 230c and the energy (electron affinity) of the bottom of the conduction band of the oxide 230b is 0.05 eV or more and less than 0.3 eV. It is preferable.
  • the on-state current of the transistor 200 can be increased, and a highly reliable transistor structure with little variation can be achieved.
  • the three-layer structure of the oxide 230 is not limited to the structure shown in FIGS. 11A and 11B.
  • the structure shown in FIGS. 12A and 12B can also be used.
  • an oxide 230c is provided in contact with the bottom and side surfaces of the insulator 250. Therefore, the oxide 230c is covered with the insulator 250 within the openings formed in the insulator 280 and the insulator 275. Further, the oxide 230c is in contact with the oxide 230b in a region sandwiched between the conductor 242a and the conductor 242b.
  • FIG. 12A is an enlarged view corresponding to FIG. 9B
  • FIG. 12B is an enlarged view corresponding to FIG. 9C.
  • the oxide 230b preferably has crystallinity.
  • CAAC-OS it is preferable to use CAAC-OS as the oxide 230b.
  • CAAC-OS is a metal oxide that has a highly crystalline and dense structure and has few impurities and defects (for example, oxygen vacancies).
  • heat treatment at a temperature that does not polycrystallize the metal oxide (e.g., 400°C or higher and 600°C or lower) allows CAAC-OS to have a more highly crystalline and dense structure. It can be done. In this way, by further increasing the density of the CAAC-OS, it is possible to further reduce diffusion of impurities or oxygen in the CAAC-OS.
  • CAAC-OS it is difficult to confirm clear grain boundaries, so it can be said that reduction in electron mobility due to grain boundaries is less likely to occur. Therefore, the metal oxide with CAAC-OS has stable physical properties. Therefore, metal oxides with CAAC-OS are resistant to heat and have high reliability.
  • the oxide 230b Furthermore, by using a crystalline oxide such as CAAC-OS as the oxide 230b, it is possible to suppress the extraction of oxygen from the oxide 230b by the source electrode or the drain electrode. As a result, even if heat treatment is performed, extraction of oxygen from the oxide 230b can be reduced, so that the transistor 200 is stable against high temperatures (so-called thermal budget) during the manufacturing process.
  • a crystalline oxide such as CAAC-OS
  • the channel formation region in the oxide semiconductor preferably has a reduced carrier concentration and is i-type (intrinsic) or substantially i-type.
  • the insulator can be converted to an oxide semiconductor. Oxygen can be supplied, and oxygen vacancies and V OH can be reduced.
  • excess oxygen oxygen can be supplied to the source region or the drain region, there is a possibility that the on-state current of the transistor 200 or the field effect mobility of the transistor 200 will decrease.
  • the amount of oxygen supplied to the source region or the drain region varies within the substrate plane, resulting in variations in the characteristics of a semiconductor device including a transistor.
  • the channel formation region has a reduced carrier concentration and is preferably i-type or substantially i-type, whereas the source and drain regions have a high carrier concentration and are n-type. It is preferable. In other words, it is preferable to reduce oxygen vacancies and V OH in the channel formation region of the oxide semiconductor. Further, it is preferable that an excessive amount of oxygen is not supplied to the source region and the drain region, and that the amount of V OH in the source region and the drain region is not excessively reduced. Further, it is preferable to adopt a structure that suppresses a decrease in the conductivity of the conductor 260, the conductor 242a, the conductor 242b, and the like.
  • a semiconductor device in which the hydrogen concentration in the channel formation region is reduced, the oxidation of the conductor 242a, the conductor 242b, and the conductor 260 is suppressed, and the hydrogen concentration in the source region and the drain region is suppressed.
  • the configuration is such that the hydrogen concentration of the hydrogen concentration is suppressed from decreasing.
  • the insulator 250 in contact with the channel formation region in the oxide 230b preferably has a function of capturing or fixing hydrogen. Thereby, the hydrogen concentration in the channel formation region of the oxide 230b can be reduced. Therefore, V O H in the channel formation region can be reduced and the channel formation region can be made into i-type or substantially i-type.
  • the insulator 250 includes an insulator 250a in contact with the oxide 230, an insulator 250b on the insulator 250a, an insulator 250c on the insulator 250b, and an insulator 250c on the insulator 250c. It is preferable to have a laminated structure of insulators 250d. In this case, it is preferable that the insulator 250a and the insulator 250c have a function of capturing or fixing hydrogen.
  • Examples of insulators that have the function of capturing or fixing hydrogen include metal oxides with an amorphous structure.
  • the insulator 250a and the insulator 250c it is preferable to use, for example, a metal oxide such as magnesium oxide or an oxide containing one or both of aluminum and hafnium.
  • a metal oxide such as magnesium oxide or an oxide containing one or both of aluminum and hafnium.
  • oxygen atoms have dangling bonds, and the dangling bonds may capture or fix hydrogen.
  • metal oxides having an amorphous structure have a high ability to capture or fix hydrogen.
  • a high dielectric constant (high-k) material for the insulator 250a and the insulator 250c.
  • a high-k material is an oxide containing one or both of aluminum and hafnium.
  • the insulator 250a and the insulator 250c it is preferable to use an oxide containing one or both of aluminum and hafnium, and it is more preferable to use an oxide having an amorphous structure and containing one or both of aluminum and hafnium.
  • an aluminum oxide film is used as the insulator 250a.
  • the aluminum oxide has an amorphous structure.
  • hafnium oxide is used as the insulator 250c.
  • hafnium oxide is used as the insulator 250c.
  • insulator 250b it is preferable to use an insulator that is stable against heat, such as silicon oxide or silicon oxynitride.
  • oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • nitrided oxide refers to a material whose composition contains more nitrogen than oxygen.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • the insulators are, for example, an insulator 250a, an insulator 250c, an insulator 250d, an insulator 255, and an insulator 275.
  • a barrier insulator refers to an insulator that has barrier properties.
  • having barrier properties refers to having a property of preventing the permeation of a corresponding substance (also referred to as low permeability).
  • an insulator having barrier properties has a property that a corresponding substance is difficult to diffuse into the insulator.
  • an insulator having barrier properties has a function of capturing or fixing a corresponding substance inside the insulator (also referred to as gettering).
  • barrier insulators against oxygen include oxides containing one or both of aluminum and hafnium, magnesium oxide, gallium oxide, indium gallium zinc oxide, silicon nitride, and silicon nitride oxide.
  • oxides containing one or both of aluminum and hafnium include aluminum oxide, hafnium oxide, oxides containing aluminum and hafnium (hafnium aluminate), and oxides containing hafnium and silicon (hafnium silicate).
  • the insulator 250a, the insulator 250c, the insulator 250d, the insulator 255, and the insulator 275 each preferably have a single layer structure or a laminated structure of the above oxygen barrier insulator.
  • the insulator 255 has a laminated structure, it can have a two-layer structure of an aluminum oxide film and a silicon nitride film on the aluminum oxide film.
  • the insulator 250a and the insulator 255 have barrier properties against oxygen. It is preferable that the insulator 250a and the insulator 255 are at least less permeable to oxygen than the insulator 280.
  • the insulator 250a has a region in contact with a side surface of the conductor 242a1 and a side surface of the conductor 242b1.
  • the insulator 255 has a region in contact with the top surface of the conductor 242a1, the top surface of the conductor 242b1, the side surface of the conductor 242a2, and the side surface of the conductor 242b2. Further, the insulator 250a is in contact with the side surface of the insulator 255.
  • the insulator 250a and the insulator 255 have barrier properties against oxygen, the side surfaces of the conductor 242a and the conductor 242b can be prevented from being oxidized and formation of an oxide film on the side surfaces. Thereby, it is possible to suppress a decrease in the on-state current of the transistor 200 or a decrease in field effect mobility.
  • the insulator 250a is provided in contact with the top and side surfaces of the oxide 230b, the side surfaces of the oxide 230a, the side surfaces of the insulator 224, and the top surface of the insulator 222. Since the insulator 250a has barrier properties against oxygen, desorption of oxygen from the channel formation region of the oxide 230b can be suppressed when heat treatment or the like is performed. Therefore, formation of oxygen vacancies in the oxide 230a and the oxide 230b can be reduced.
  • the insulator 250a and the insulator 255 even if the insulator 280 contains an excessive amount of oxygen, it is possible to suppress the oxygen from being excessively supplied to the oxide 230a and the oxide 230b. , an appropriate amount of oxygen can be supplied to the oxide 230a and the oxide 230b. Therefore, excessive oxidation of the source region and the drain region, resulting in a decrease in the on-state current or a decrease in field-effect mobility of the transistor 200, can be suppressed.
  • an oxide containing one or both of aluminum and hafnium has barrier properties against oxygen, it can be suitably used as the insulator 250a.
  • silicon nitride can also be suitably used as the insulator 255 because it has barrier properties against oxygen.
  • the insulator 255 is an insulator containing at least nitrogen and silicon. Further, it is preferable that the insulator 255 has barrier properties against hydrogen. This can prevent impurities such as hydrogen contained in the conductors 242a2 and 242b2 from diffusing into the oxide 230b.
  • the insulator 250d also has barrier properties against oxygen.
  • the insulator 250d is provided between the channel forming region of the oxide 230 and the conductor 260, and between the insulator 280 and the conductor 260.
  • oxygen contained in the channel formation region of the oxide 230 can be prevented from diffusing into the conductor 260, and oxygen vacancies can be prevented from being formed in the channel formation region of the oxide 230.
  • oxygen contained in the oxide 230 and oxygen contained in the insulator 280 can be prevented from diffusing into the conductor 260 and oxidizing the conductor 260.
  • the insulator 250d is at least less permeable to oxygen than the insulator 280.
  • the insulator 250d is an insulator containing at least nitrogen and silicon.
  • the insulator 250d has barrier properties against hydrogen. This can prevent impurities such as hydrogen contained in the conductor 260 from diffusing into the oxide 230b.
  • the insulator 275 also has barrier properties against oxygen.
  • the insulator 275 is provided between the insulator 280 and the conductor 242a and between the insulator 280 and the conductor 242b. With this configuration, it is possible to suppress oxygen contained in the insulator 280 from diffusing into the conductor 242a and the conductor 242b. Therefore, it is possible to suppress the conductor 242a and the conductor 242b from being oxidized by the oxygen contained in the insulator 280, increasing the resistivity, and reducing the on-current.
  • the insulator 275 is preferably at least less permeable to oxygen than the insulator 280. For example, it is preferable to use silicon nitride as the insulator 275. In this case, the insulator 275 is an insulator containing at least nitrogen and silicon.
  • the barrier insulator against hydrogen is, for example, the insulator 275.
  • barrier insulators against hydrogen examples include oxides such as aluminum oxide, hafnium oxide, and tantalum oxide, and nitrides such as silicon nitride.
  • oxides such as aluminum oxide, hafnium oxide, and tantalum oxide
  • nitrides such as silicon nitride.
  • the insulator 275 has a single layer structure or a multilayer structure of the hydrogen barrier insulator.
  • the source region and the drain region can be n-type.
  • the channel formation region can be made i-type or substantially i-type, and the source region and drain region can be made n-type, and a semiconductor device with good electrical characteristics can be provided.
  • the semiconductor device is miniaturized or highly integrated, it can have good electrical characteristics.
  • miniaturizing the transistor 200 high frequency characteristics can be improved. Specifically, the cutoff frequency can be improved.
  • the insulators 250a to 250d function as part of the gate insulator.
  • the insulators 250a to 250d are provided in openings formed in the insulator 280 along with the insulator 255 and the conductor 260.
  • each of the insulators 250a to 250d be thin.
  • the thickness of each of the insulators 250a to 250d is preferably 0.1 nm or more and 10 nm or less, more preferably 0.1 nm or more and 5.0 nm or less, more preferably 0.5 nm or more and 5.0 nm or less, and 1.0 nm or more.
  • each of the insulators 250a to 250d only needs to have a region with the thickness described above in at least a portion thereof.
  • the films In order to reduce the film thickness of the insulators 250a to 250d as described above, it is preferable to form the films using an atomic layer deposition (ALD) method. Further, in order to provide the insulators 250a to 250d and the insulator 255 in the opening of the insulator 280, etc., it is preferable to form them using an ALD method.
  • ALD method include a thermal ALD method in which a reaction between a precursor and a reactant is performed using only thermal energy, and a PEALD method in which a plasma-excited reactant is used. In the PEALD method, by using plasma, it is possible to form a film at a lower temperature, which may be preferable.
  • the ALD method can deposit atoms one layer at a time, it is possible to form extremely thin films, to form structures with high aspect ratios, to form films with few defects such as pinholes, and to improve coverage. It has the advantage of being able to form excellent films and being able to form films at low temperatures. Therefore, the insulator 255 and the insulator 250 are formed with a thin film thickness as described above with good coverage on the side surfaces of the opening formed in the insulator 280 and the side edges of the conductors 242a and 242b. be able to.
  • a film formed by the ALD method may contain more impurities such as carbon than a film formed by other film forming methods.
  • the impurities can be quantified using secondary ion mass spectrometry (SIMS), X-ray photoelectron spectroscopy (XPS), or Auger electron spectroscopy (AES). ger Electron Spectroscopy) It can be done using
  • the insulator 250 can be configured to include at least one of insulators 250a to 250d. By forming the insulator 250 with one layer, two layers, or three layers among the insulators 250a to 250d, the manufacturing process of the semiconductor device can be simplified and productivity can be improved.
  • the insulator 250 may have a two-layer structure.
  • the insulator 250 has a laminated structure of an insulator 250a and an insulator 250d on the insulator 250a.
  • a high-k material can be used for at least one of the insulator 250a and the insulator 250d. This makes it possible to reduce the equivalent oxide thickness (EOT) while maintaining the thickness of the insulator 250a and the insulator 250d to the extent that leakage current is suppressed.
  • EOT equivalent oxide thickness
  • the insulator 250 may have a three-layer structure.
  • the insulator 250 has a laminated structure of an insulator 250a, an insulator 250b on the insulator 250a, and an insulator 250d on the insulator 250b.
  • the structure shown in FIG. 13A is further provided with an insulator 250b.
  • the semiconductor device preferably has a configuration that suppresses hydrogen from entering the transistor 200 and the like.
  • the semiconductor device described in this embodiment the insulators are, for example, the insulator 283, the insulator 282, the insulator 222, the insulator 221, and the like.
  • the insulator 215 provided under the transistor 200 may have the same structure as one or both of the insulator 282 and the insulator 283.
  • the insulator 215 may have a laminated structure of the insulator 282 and the insulator 283, the insulator 282 may be on the bottom and the insulator 283 on the top, or the insulator 282 may be on the top. , the insulator 283 may be placed at the bottom.
  • One or more of the insulators 283, 282, 222, and 221 allows impurities such as water and hydrogen to diffuse into the transistor 200 or the like from the substrate side or from above the transistor 200 or the like. It is preferable that it functions as a barrier insulator that suppresses this. Therefore, one or more of the insulator 283, the insulator 282, the insulator 222, and the insulator 221 may contain hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO , NO 2 , etc.), copper atoms, and other insulating materials that are difficult to diffuse (the impurities described above are difficult to pass through). Alternatively, it is preferable to use an insulating material in which oxygen (for example, at least one of an oxygen atom and an oxygen molecule) is difficult to diffuse (the oxygen is difficult to permeate).
  • oxygen for example, at least one of an oxygen atom and an oxygen molecule
  • the insulator 283, the insulator 282, the insulator 222, and the insulator 221 each have an insulator having a function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen, and for example, aluminum oxide, Magnesium oxide, hafnium oxide, zirconium oxide, oxide containing aluminum and hafnium (hafnium aluminate), oxide containing hafnium and zirconium (hafnium zirconium oxide), gallium oxide, indium gallium zinc oxide, silicon nitride, or nitride Silicon oxide or the like can be used.
  • the insulator 283 and the insulator 221 are preferably made of silicon nitride, which has a higher hydrogen barrier property. Further, for example, it is preferable to use aluminum oxide or the like as the insulator 282, which has a high ability to capture or fix hydrogen. Further, for example, the insulator 222 is preferably made of hafnium oxide, which is a high dielectric constant (high-k) material that has a high ability to capture or fix hydrogen.
  • high-k high dielectric constant
  • oxygen contained in the insulator 224 and the like can be suppressed from diffusing downward from the transistor 200 and the like.
  • insulators that have the function of suppressing the diffusion of impurities such as water and hydrogen, and oxygen, excessive oxygen and hydrogen can be prevented from diffusing into the oxide semiconductor. can be reduced. Thereby, it is possible to improve the electrical characteristics and reliability of the semiconductor device.
  • silicon nitride or the like which has higher hydrogen barrier properties, for the insulator 255, the insulator 275, and the insulator 250d.
  • aluminum oxide or the like which has a high ability to capture or fix hydrogen, for the insulator 250a.
  • hafnium oxide or the like which has a high ability to capture or fix hydrogen, for the insulator 250c.
  • a region of the insulator 275 that does not overlap with the oxide 230 is in contact with the insulator 222, a side end of the insulator 275 is in contact with the insulator 255, an upper end of the insulator 255, and the insulator 250a to insulator It is preferable that the upper end of the body 250d be in contact with the insulator 282.
  • the insulator 280 is separated from the oxide 230 by the insulator 275, and the insulator 280 is separated from the oxide 230 by the insulator 255 and the insulator 221.
  • the conductor 260 is separated from the insulator 250b by the body 250a, the conductor 260 is separated from the insulator 250b by the insulator 250d, and the conductor 242a2 and the conductor 242b2 are separated from the insulator 250b by the insulator 255 and the insulator 250a. .
  • impurities such as water and hydrogen contained in the insulator 280 can be suppressed from diffusing into the oxide 230 and the insulator 250b. Furthermore, impurities such as water and hydrogen contained in the conductor 260 can be suppressed from diffusing into the oxide 230 via the insulator 250b. Further, impurities such as water and hydrogen contained in the conductor 242a2 and the conductor 242b2 can be suppressed from diffusing into the oxide 230 via the insulator 250b.
  • the conductor 205 is arranged to overlap the oxide 230 and the conductor 260.
  • the conductor 205 is preferably embedded in an opening formed in the insulator 216.
  • the conductor 205 is preferably provided extending in the channel width direction, as shown in FIGS. 9A and 9C. With this structure, the conductor 205 functions as a wiring when a plurality of transistors are provided.
  • the conductor 205 preferably includes a conductor 205a and a conductor 205b.
  • the conductor 205a is provided in contact with the bottom and side walls of the opening.
  • the conductor 205b is provided so as to fill the recess of the conductor 205a formed along the opening.
  • the height of the top surface of the conductor 205 matches or approximately matches the height of the top surface of the insulator 216.
  • the conductor 205a preferably has a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), copper atoms, etc.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), copper atoms, etc.
  • it preferably has a conductive material having a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules, etc.).
  • the conductor 205a By using a conductive material that has a function of reducing hydrogen diffusion for the conductor 205a, it is possible to prevent impurities such as hydrogen contained in the conductor 205b from diffusing into the oxide 230 via the insulator 216 or the like. It can be prevented. Further, by using a conductive material that has a function of suppressing oxygen diffusion for the conductor 205a, it is possible to suppress the decrease in conductivity due to oxidation of the conductor 205b. Examples of the conductive material having the function of suppressing oxygen diffusion include titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, and ruthenium oxide.
  • the conductor 205a can have a single layer structure or a laminated structure of the above-mentioned conductive materials.
  • the conductor 205a preferably includes titanium nitride.
  • the conductor 205b preferably includes tungsten.
  • the conductor 205 can function as a second gate electrode.
  • Vth of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without interlocking with the potential applied to the conductor 260.
  • a negative potential to the conductor 205, it is possible to further increase the Vth of the transistor 200 and reduce the off-state current. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be made smaller than when no negative potential is applied.
  • the electrical resistivity of the conductor 205 is designed in consideration of the potential applied to the conductor 205, and the film thickness of the conductor 205 is set according to the electrical resistivity. Furthermore, the thickness of the insulator 216 is approximately the same as that of the conductor 205. Here, it is preferable that the film thicknesses of the conductor 205 and the insulator 216 be made as thin as the design of the conductor 205 allows. By reducing the thickness of the insulator 216, the absolute amount of impurities such as hydrogen contained in the insulator 216 can be reduced, so that diffusion of the impurities into the oxide 230 can be reduced. .
  • the conductor 205 may have a single layer structure, or a laminated structure of three or more layers. It may be a structure.
  • the conductor 205 has a three-layer stacked structure, in the stacked structure of the conductor 205a and the conductor 205b, a conductor made of the same material as the conductor 205a is further provided on the conductor 205b. It can be done. At this time, the conductor may be formed so that the upper surface of the conductor 205b is lower than the top of the conductor 205a, and fills the recess formed by the conductor 205a and the conductor 205b. .
  • the insulator 224 functions as a gate insulator together with the insulator 221 and the insulator 222.
  • the insulator 224 in contact with the oxide 230 preferably includes, for example, silicon oxide or silicon oxynitride. Thereby, oxygen can be supplied from the insulator 224 to the oxide 230, and oxygen vacancies can be reduced.
  • the insulator 224 is preferably processed into an island shape.
  • insulators 224 of approximately the same size are provided for one transistor 200.
  • the amount of oxygen supplied from the insulator 224 to the oxide 230 becomes approximately the same. Therefore, variations in the electrical characteristics of the transistor 200 within the plane of the substrate can be suppressed.
  • the invention is not limited to this, and similarly to the insulator 222, the insulator 224 may be configured without patterning.
  • the insulator 224 may have a laminated structure of two or more layers.
  • the structure is not limited to a laminated structure made of the same material, but may be a laminated structure made of different materials.
  • the conductor 242a, the conductor 242b, and the conductor 260 it is preferable to use a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing oxygen diffusion, respectively.
  • the conductive material include a conductive material containing nitrogen and a conductive material containing oxygen. Thereby, it is possible to suppress a decrease in the conductivity of the conductor 242a, the conductor 242b, and the conductor 260.
  • a conductive material containing metal and nitrogen is used as the conductor 242a, the conductor 242b, and the conductor 260, the conductor 242a, the conductor 242b, and the conductor 260 are conductive materials containing at least metal and nitrogen. Becomes a body.
  • the conductors 242a and 242b are shown in a two-layer structure.
  • the conductor 242a is a laminated film of a conductor 242a1 and a conductor 242a2 on the conductor 242a
  • the conductor 242b is a laminated film of a conductor 242b1 and a conductor 242b2 on the conductor 242b1.
  • metal nitrides such as nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, and nitrides containing tantalum and aluminum. It is preferable to use a nitride containing titanium, aluminum, or the like. In one aspect of the invention, nitrides containing tantalum are particularly preferred. Further, for example, ruthenium, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, etc. may be used. These materials are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain conductivity even after absorbing oxygen.
  • hydrogen contained in the oxide 230b or the like may diffuse into the conductor 242a1 or the conductor 242b1.
  • hydrogen contained in the oxide 230b etc. is easily diffused into the conductor 242a1 or the conductor 242b1, and the diffused hydrogen is It may combine with nitrogen contained in the conductor 242a1 or the conductor 242b1. That is, hydrogen contained in the oxide 230b or the like may be absorbed by the conductor 242a1 or the conductor 242b1.
  • the conductor 242a2 and the conductor 242b2 have higher conductivity than the conductor 242a1 and the conductor 242b1.
  • the thickness of the conductor 242a2 and the conductor 242b2 be larger than the thickness of the conductor 242a1 and the conductor 242b1.
  • any conductor that can be used for the conductor 205b may be used. With the above structure, the resistance of the conductor 242a2 and the conductor 242b2 can be reduced. Thereby, it is possible to improve the operating speed of the semiconductor device according to this embodiment.
  • tantalum nitride or titanium nitride can be used as the conductor 242a1 and the conductor 242b1, and tungsten can be used as the conductor 242a2 and the conductor 242b2.
  • a crystalline oxide such as CAAC-OS as the oxide 230b.
  • a metal oxide containing indium, zinc, and one or more selected from gallium, aluminum, and tin By using CAAC-OS, extraction of oxygen from the oxide 230b by the conductor 242a or the conductor 242b can be suppressed. Further, it is possible to suppress a decrease in the conductivity of the conductor 242a and the conductor 242b.
  • the insulator 255 is placed in an opening formed in the insulator 280 or the like, and is arranged on the side of the insulator 280, the side of the insulator 275, the side of the insulator 271a, and the insulator. 271b, the side surface of the conductor 242a2, the side surface of the conductor 242b2, the top surface of the conductor 242a1, the top surface of the conductor 242b1, and the top surface of the insulator 222.
  • the insulator 255 is formed in contact with the side wall of the opening formed in the insulator 280 or the like. That is, the insulator 255 can also be called a sidewall insulating film.
  • part of the insulator 255 may be formed in contact with the side surface of the oxide 230 and the side surface of the insulator 224.
  • the insulator 255 is an inorganic insulator that is formed in contact with the side surface of the conductor 242a2 and the side surface of the conductor 242b2, and protects the conductor 242a2 and the conductor 242b2. Since the insulator 255 is exposed to an oxidizing atmosphere, it is preferably an inorganic insulator that is not easily oxidized. Further, since the insulator 255 is in contact with the conductor 242a2 and the conductor 242b2, it is preferably an inorganic insulator that does not easily oxidize the conductors 242a2 and 242b2. Therefore, it is preferable to use an insulating material for the insulator 255 that can be used for the insulator 250d having barrier properties against oxygen. For example, silicon nitride can be used as the insulator 255.
  • the film thickness of the insulator 255 is preferably 0.5 nm or more and 20 nm or less, more preferably 0.5 nm or more and 10 nm or less, and more preferably 0.5 nm or more and 3 nm or less.
  • the insulator 255 only needs to have a region with the thickness described above at least in part.
  • the insulator 255 is provided in contact with the side wall of the opening formed in the insulator 280 or the like, it is preferable to form a film using an ALD method or the like that provides good coverage. If the film thickness of the insulator 255 is made excessively thick, the time required to form the insulator 255 by the ALD method becomes longer and productivity decreases, so it is preferable that the film thickness of the insulator 255 is within the above range.
  • the insulator 255 may have a laminated structure of two or more layers. In this case, at least one layer may be the above-mentioned inorganic insulator that is not easily oxidized.
  • a stacked structure of an insulator 255a and an insulator 255b on the insulator 255a may be used. It can also be seen as a structure in which the insulator 255b is placed inside the insulator 255a. Here, the lower surface of the insulator 255b may be in contact with the insulator 255a.
  • the above-mentioned inorganic insulator that is not easily oxidized may be used.
  • the insulator 255b is preferably an oxide insulator that can be used for the insulator 250b.
  • silicon oxide can be used as the insulator 255b.
  • the insulator 255b preferably has a lower dielectric constant than the insulator 255a. In this way, by making the insulator 255 have a two-layer structure and increasing the film thickness, the distance between the conductor 260 and the conductor 242a or 242b can be increased, and parasitic capacitance can be reduced.
  • an oxide insulator that can be used for the insulator 250a may be used.
  • aluminum oxide or hafnium oxide can be used as the insulator 255b.
  • aluminum oxide and hafnium oxide have the function of capturing or fixing hydrogen.
  • FIG. 13C shows a configuration in which the insulator 255a is placed on the outside and the insulator 255b is placed on the inside
  • the present invention is not limited to this.
  • a configuration may be adopted in which the insulator 255b is placed on the outside and the insulator 255a is placed on the inside.
  • the lower surface of the insulator 255a may be in contact with the insulator 255b.
  • FIG. 13C shows a configuration in which the side surface of the insulator 255 on the conductor 260 side and the side surface of the conductor 242a1 or 242b1 on the conductor 260 side approximately match
  • the present invention is not limited to this. It's not something you can do.
  • the side surface of the insulator 255 on the conductor 260 side may be set back from the side surface of the conductor 242a1 or the conductor 242b1 on the conductor 260 side.
  • the insulator 250a is in contact with a part of the upper surface of the conductor 242a1 or the conductor 242b1.
  • the width of the upper part of the conductor 260 can be increased while keeping the distance between the conductor 242a1 and the conductor 242b1 the same as in the configuration shown in FIG. 13C. Therefore, the configuration shown in FIG. 13E can reduce the resistance of the conductor 260 functioning as a wiring more than the configuration shown in FIG. 13C.
  • the insulator 255 functions as a mask when separating the conductor 242a1 and the conductor 242b1. Therefore, as shown in FIG. 9B and the like, in a cross-sectional view of the transistor 200, the side edge of the insulator 255 coincides with or approximately coincides with the side edge of the conductor 242a1 and the side edge of the conductor 242b1. It is preferable.
  • the stacked layers will be different from each other in the top view. It can be said that at least part of the outlines overlap. For example, this includes a case where the upper layer and the lower layer are processed using the same mask pattern or partially the same mask pattern. Further, for example, it includes a case where the lower layer is processed using the upper layer as a mask.
  • the contours do not overlap, and part of the upper layer may be located inside the lower layer, or part of the upper layer may be located outside the lower layer, and in this case, the side edges may or may not match. It is said that they roughly match, or that their top surface shapes match or roughly match.
  • the portion of the conductor 242a1 on which the insulator 255 is formed on the upper surface is formed to protrude from the conductor 242a2 toward the conductor 260 side.
  • the portion of the conductor 242b1 on which the insulator 255 is formed is formed to protrude from the conductor 242b2 toward the conductor 260 side.
  • the distance L2 between the conductor 242a1 and the conductor 242b1 is smaller than the distance L1 between the conductor 242a2 and the conductor 242b2.
  • the difference between L1 and L2 is equal to or approximately equal to twice the thickness of the insulator 255.
  • the distance L2 between the conductor 242a1 and the conductor 242b1 is reflected in the channel length of the transistor 200, so it is preferably fine.
  • the distance L2 is preferably 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and preferably 1 nm or more, or 5 nm or more.
  • the distance L2 is more preferably about 2 nm or more and 20 nm or less. With such a configuration, it is possible to further shorten the distance between the source and drain, and to shorten the channel length accordingly. Therefore, the frequency characteristics of the transistor 200 can be improved. By miniaturizing the semiconductor device in this manner, it is possible to provide a semiconductor device with improved operating speed.
  • a recess may be formed in a portion of the oxide 230b exposed from the conductor 242a1 and the conductor 242b1.
  • a region sandwiched between the conductor 242a1 and the conductor 242b1 may have a lower height than a region overlapping with the conductor 242a1 and a region overlapping with the conductor 242b1.
  • the side surfaces of the conductor 242a1 and the conductor 242b1 that face each other, and the side surfaces of the conductor 242a2 and the conductor 242b2 that face each other are perpendicular or approximately perpendicular to the top surface of the oxide 230b.
  • the invention is not limited thereto.
  • the mutually opposing side surfaces of the conductor 242a1 and the conductor 242b1, and the mutually opposing side surfaces of the conductor 242a2 and the conductor 242b2 may have a tapered shape.
  • the side surfaces of the insulator 271a, the insulator 271b, the insulator 275, and the insulator 280 may have a tapered shape.
  • the taper angles of the conductors 242a1 and 242b1 may be more acute than the taper angles of the conductors 242a2 and 242b2.
  • the upper part of the side surface of the insulator 255 may have a tapered shape. Further, as shown in FIG. 14C, a tapered shape that is continuous or substantially continuous with the tapered shape of the side surface of the insulator 255 may also be formed on the upper part of the insulator 280. Further, as shown in FIG. 14C, the upper portions of the insulator 255 and the insulator 280 may have curved surfaces. Here, the insulator 250a may be in contact with the tapered portion of the upper part of the insulator 255 and the upper part of the insulator 280. At this time, if the upper portions of the insulator 255 and the insulator 280 have curved surfaces, the insulator 250a can be formed with good coverage.
  • the transistor 200 may have the structure shown in FIGS. 14A to 14C. That is, the oxide 230b has a concave portion in a portion exposed from the conductors 242a1 and 242b1, the side surfaces of the conductors 242a1 and 242b1 and the side surfaces of the conductors 242a2 and 242b2 have a tapered shape, and the insulator 255 has a concave portion. The upper part of the side surface may have a tapered shape.
  • FIG. 9B and the like show a configuration in which the entire side surface of the insulator 255 is coincident or approximately coincident with the side edge of the conductor 242a1 and the side edge of the conductor 242b1, the present invention is not limited to this. It is not limited.
  • a part of the side surface of the insulator 255 may be configured to coincide or approximately coincide with the side edge of the conductor 242a1 and the side edge of the conductor 242b1.
  • a protrusion is formed in a portion of the insulator 255 that is in contact with the upper surface of the conductor 242a1 or the upper surface of the conductor 242b1.
  • the protruding portion of the insulator 255 has a shape that protrudes more toward the center of the opening formed in the insulator 280 or the like than other portions. That is, in a cross-sectional view in the channel length direction, the insulator 255 can be said to have a so-called L-shape.
  • FIG. 9B and the like show a configuration in which a portion of the conductor 242a1 and the conductor 242b1 have a portion protruding from the conductor 242a2 and the conductor 242b2, the present invention is not limited to this.
  • a configuration may be adopted in which the ends of the conductor 242a1 and the conductor 242b1 match or approximately match the ends of the conductor 242a2 and the conductor 242b2.
  • the insulator 255 contacts the end of the conductor 242a1, the end of the conductor 242a2, the end of the conductor 242b1, and the end of the conductor 242b2. That is, the insulator 255 contacts the top surface of the oxide 230b without contacting the top surface of the conductor 242a1 or the top surface of the conductor 242b1.
  • the present invention is not limited to this.
  • a configuration may be adopted in which the insulator 255 is not provided.
  • the insulator 250 is in contact with the side surface of the insulator 280, the side surface of the insulator 275, the side surface of the insulator 271a, the side surface of the insulator 271b, the side surface of the conductor 242a2, and the side surface of the conductor 242b2.
  • the conductor 242a has a laminated structure of the conductor 242a1 and the conductor 242a2, and the conductor 242b has the laminated structure of the conductor 242b1 and the conductor 242b2. It is not limited.
  • the conductor 242a and the conductor 242b may have a single-layer structure. In this case, since the conductor 242a and the conductor 242b are in contact with the upper surface of the oxide 230b, it is preferable to use a conductive material that can be used for the conductor 242a1 and the conductor 242b1 as the conductor 242a and the conductor 242b. .
  • the insulator 271a and the insulator 271b are inorganic insulators that function as an etching stopper during processing of the conductor 242a2 and the conductor 242b2, and protect the conductor 242a2 and the conductor 242b2. Further, since the insulator 271a and the insulator 271b are in contact with the conductor 242a2 and the conductor 242b2, it is preferable that the insulator 271a and the insulator 271b are inorganic insulators that do not easily oxidize the conductors 242a and 242b. Therefore, as shown in FIG.
  • the insulator 271a has a stacked structure of an insulator 271a1 and an insulator 271a2 on the insulator 271a
  • the insulator 271b has a stacked structure of an insulator 271b1 and an insulator 271b2 on the insulator 271b1.
  • the insulators 271a1 and 271b1 it is preferable to use a nitride insulator that can be used for the insulator 250d so that the conductors 242a2 and 242b2 are difficult to oxidize.
  • an oxide insulator that can be used for the insulator 250b so that the insulators 271a2 and 271b2 function as etching stoppers.
  • the insulator 271a1 is in contact with the top surface of the conductor 242a2 and a part of the insulator 275
  • the insulator 271b1 is in contact with the top surface of the conductor 242b2 and a part of the insulator 275
  • the insulator 271a2 is in contact with the upper surface of the insulator 271a1 and the lower surface of the insulator 275
  • the insulator 271b2 is in contact with the upper surface of the insulator 271b1 and the lower surface of the insulator 275.
  • silicon nitride can be used as the insulator 271a1 and the insulator 271b1
  • silicon oxide can be used as the insulator 271a2 and the insulator 271b2.
  • the insulator that is the source of the insulator 271a and the insulator 271b functions as a mask for the conductor that is the source of the conductor 242a and the conductor 242b, so the conductors 242a and 242b have a curved surface between the side surface and the top surface. I don't have it.
  • the ends of the conductor 242a and the conductor 242b, where the side surface and the top surface intersect have an angular shape. Since the ends where the side surfaces and the top surfaces of the conductors 242a and 242b intersect are angular, the cross-sectional area of the conductors 242a and 242b becomes larger than when the ends have curved surfaces.
  • the conductor 260 includes an insulator 280, an insulator 275, an insulator 255, an insulator 271a, an insulator 271b, a conductor 242a, a conductor 242b, an oxide 230, and an insulator 224. , and in an opening formed in insulator 222 .
  • the conductor 260 covers the top surface of the insulator 222, the side surface of the insulator 224, the side surface of the oxide 230a, the side surface of the oxide 230b, and the top surface of the oxide 230b through the insulator 250.
  • the top surface of the conductor 260 is arranged to match or approximately match the height of the top of the insulator 250, the top of the insulator 255, and the top surface of the insulator 280.
  • the side wall of the opening may be perpendicular or approximately perpendicular to the upper surface of the insulator 222, or may have a tapered shape. By tapering the sidewall, the coverage of the insulator 255, the insulator 250, etc. provided in the opening of the insulator 280 is improved, and defects such as holes can be reduced.
  • the conductor 260 functions as a first gate electrode of the transistor 200.
  • the conductor 260 is preferably provided extending in the channel width direction, as shown in FIGS. 9A and 9C. With this structure, the conductor 260 functions as a wiring when a plurality of transistors are provided.
  • a curved surface may be provided between the side surface of the oxide 230b and the top surface of the oxide 230b in a cross-sectional view of the transistor 200 in the channel width direction, as shown in FIG. 9C. good. That is, the end of the side surface and the end of the top surface may be curved (hereinafter also referred to as round shape).
  • the radius of curvature of the curved surface is larger than 0 nm and smaller than the film thickness of the oxide 230b in the region overlapping with the conductors 242a and 242b, or smaller than half the length of the region not having the curved surface.
  • the radius of curvature of the curved surface is greater than 0 nm and less than 20 nm, preferably greater than or equal to 1 nm and less than or equal to 15 nm, and more preferably greater than or equal to 2 nm and less than or equal to 10 nm.
  • a structure of a transistor in which a channel formation region is electrically surrounded by at least the electric field of the first gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the S-channel structure disclosed in this specification and the like has a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification and the like can also be regarded as a type of Fin type structure.
  • a Fin type structure refers to a structure in which a gate electrode is arranged so as to surround at least two or more surfaces (specifically, two, three, or four sides) of a channel.
  • the channel formation region can be electrically surrounded.
  • the S-channel structure is a structure that electrically surrounds the channel formation region, it is substantially equivalent to a GAA (Gate All Around) structure or an LGAA (Lateral Gate All Around) structure. You can say that.
  • the channel formation region formed at or near the interface between the oxide 230 and the gate insulator can be formed in the entire bulk of the oxide 230. Can be done. Therefore, it is possible to improve the current density flowing through the transistor, and thus it is expected that the on-state current of the transistor or the field effect mobility of the transistor will be increased.
  • the insulator 224 is arranged in an island shape. Therefore, as shown in FIG. 9C, at least a portion of the lower surface of the conductor 260 can be provided below the lower surface of the oxide 230b. Accordingly, the conductor 260 can be provided opposite the top surface and side surfaces of the oxide 230b, so that the electric field of the conductor 260 can be applied to the top surface and side surfaces of the oxide 230b.
  • the transistor 200 can have an S-channel structure.
  • the transistor 200 illustrated in FIG. 9C has an S-channel structure
  • the semiconductor device of one embodiment of the present invention is not limited thereto.
  • the transistor structure that can be used in one embodiment of the present invention may be one or more selected from a planar structure, a fin structure, and a GAA structure.
  • the conductor 260 is shown as having a two-layer structure.
  • the conductor 260 preferably includes a conductor 260a and a conductor 260b disposed on the conductor 260a.
  • the conductor 260a is arranged so as to cover the bottom and side surfaces of the conductor 260b.
  • the conductor 260a it is preferable to use a conductive material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules, and copper atoms.
  • a conductive material that has a function of suppressing the diffusion of oxygen for example, at least one of oxygen atoms and oxygen molecules).
  • the conductor 260a has the function of suppressing oxygen diffusion, it is possible to suppress the conductor 260b from being oxidized by oxygen contained in the insulator 280 and the like, and thereby reducing its conductivity.
  • the conductive material having the function of suppressing oxygen diffusion it is preferable to use, for example, titanium, titanium nitride, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like.
  • the conductor 260b is a conductor having high conductivity.
  • the conductor 260b may be a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 260b may also have a layered structure, for example, a layered structure of titanium or titanium nitride and the above-mentioned conductive material.
  • the conductor 260 is formed in a self-aligned manner so as to fill an opening formed in the insulator 280 or the like.
  • the conductor 260 can be placed overlapping the region between the conductor 242a1 and the conductor 242b1 without alignment.
  • the insulator 216 and the insulator 280 each have a lower dielectric constant than the insulator 222.
  • parasitic capacitance generated between wirings can be reduced.
  • the insulator 216 and the insulator 280 each include silicon oxide, silicon oxynitride, fluorine-doped silicon oxide, carbon-doped silicon oxide, carbon- and nitrogen-doped silicon oxide, and holes. It is preferable to include one or more of silicon oxides.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • materials such as silicon oxide, silicon oxynitride, and silicon oxide having vacancies are preferable because they can easily form a region containing oxygen that is desorbed by heating.
  • the upper surfaces of the insulator 216 and the insulator 280 may each be flattened.
  • the concentration of impurities such as water and hydrogen in the insulator 280 is reduced.
  • the insulator 280 preferably includes an oxide containing silicon, such as silicon oxide or silicon oxynitride.
  • a conductor that functions as a wiring can be provided on the insulator 283.
  • insulator 283, insulator 282, insulator 280, insulator 275, insulator 271a, and insulator 271b have an opening that reaches conductor 242a, an opening that reaches conductor 242b, and an opening that reaches conductor 242b.
  • An opening reaching 260 is formed.
  • a conductor 240a and an insulator 241a are formed in the opening reaching the conductor 242a.
  • a conductor 240b and an insulator 241b are formed in the opening reaching the conductor 242b.
  • a conductor 240c and an insulator 241c are formed within the opening reaching the conductor 260.
  • the conductor 240a, the conductor 240b, and the conductor 240c may be collectively referred to as the conductor 240.
  • the insulator 241a, the insulator 241b, and the insulator 241c may be collectively referred to as the insulator 241.
  • an insulator 285 is provided on the insulator 283, and an insulator 286 is provided on the insulator 285.
  • An opening in which the conductor 240a is exposed, an opening in which the conductor 240b is exposed, and an opening in which the conductor 240c is exposed are formed in the insulator 285 and the insulator 286.
  • a conductor 246a is formed in the opening where the conductor 240a is exposed.
  • a conductor 246b is formed in the opening where the conductor 240b is exposed.
  • a conductor 246c is formed in the opening where the conductor 240c is exposed. Note that in the following, the conductor 246a, the conductor 246b, and the conductor 246c may be collectively referred to as the conductor 246.
  • the transistor 200 corresponds to the transistor 20 shown in Embodiment 1.
  • the conductor 240a is connected to the conductor 30a
  • the conductor 240b is connected to the conductor 30b
  • the conductor 240c is connected to the conductor 30c
  • the conductor 246a is connected to the conductor 32a
  • the conductor 246b is connected to the conductor 32b
  • the conductor 246c is connected to the conductor 32b.
  • the conductor 32c corresponds to the conductor 32c, the insulator 285 to the insulator 36, and the insulator 286 to the insulator 38.
  • an insulator that can be used for the insulator 280 may be used.
  • the conductor 240 is a conductor that functions as a plug.
  • the conductor 240a has a region in contact with the conductor 242a and a region in contact with at least a portion of the lower surface of the conductor 246a.
  • the conductor 240b has a region in contact with the conductor 242b and a region in contact with at least a portion of the lower surface of the conductor 246b.
  • the conductor 240c has a region in contact with the conductor 260 and a region in contact with at least a portion of the lower surface of the conductor 246c.
  • the conductor 240a is electrically connected to one of the source and drain of the transistor 200
  • the conductor 240b is electrically connected to the other of the source and drain of the transistor 200
  • the conductor 240c is electrically connected to the gate of the transistor 200. connected.
  • the conductor 240 is preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. Further, each of the conductors 240 may have a laminated structure of a first conductor provided along the side wall and bottom surface of the opening, and a second conductor on the first conductor.
  • the conductor 240 has a laminated structure, it is preferable to use a conductive material that has the function of suppressing the permeation of impurities such as water and hydrogen for the first conductor disposed near the insulator 280.
  • a conductive material that has the function of suppressing the permeation of impurities such as water and hydrogen for the first conductor disposed near the insulator 280.
  • the conductive material having the function of suppressing the permeation of impurities such as water and hydrogen may be used in a single layer or a laminated layer. With this configuration, impurities such as water and hydrogen contained in a layer above the insulator 283 can be suppressed from entering the oxide 230 through the conductor 240.
  • the second conductor also functions as a wiring, it is preferable to use a conductor with high conductivity.
  • a conductive material containing tungsten, copper, or aluminum as a main component may be used.
  • the conductor 240 shown in FIG. 16A shows a structure in which the first conductor and the second conductor are laminated
  • the present invention is not limited to this.
  • the conductor 240 may be provided as a single layer or a laminated structure of three or more layers.
  • each of the insulators 241 has a structure in which a first insulator is provided in contact with the inner wall of the opening, and a second insulator is further provided inside.
  • the insulator 241 it is preferable to use a barrier insulator against one or both of hydrogen and oxygen.
  • a barrier insulator against one or both of hydrogen and oxygen For example, it is preferable to use silicon nitride, silicon nitride oxide, aluminum oxide, hafnium oxide, or the like as the insulator 241.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide can also be used.
  • impurities such as water and hydrogen contained in the insulator 280 and the like can be suppressed from entering the oxide 230 through the conductor 240.
  • silicon nitride is suitable because it has a high barrier property against hydrogen.
  • an oxygen barrier insulator as the insulator 241, it is possible to suppress oxygen contained in the insulator 280 from being absorbed by the conductor 240.
  • the first insulator in contact with the inner wall of the opening formed in the insulator 280, etc., and the second insulator inside thereof serve as a barrier against oxygen. It is preferred to use a combination of an insulator and a hydrogen barrier insulator.
  • aluminum oxide formed by the ALD method may be used as the first insulator, and silicon nitride formed by the PEALD method may be used as the second insulator.
  • silicon nitride formed by the PEALD method may be used as the second insulator.
  • the conductor 246 is preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. Further, the conductor may have a laminated structure, for example, a laminated layer of titanium or titanium nitride and the above conductive material. Note that in FIG. 16A, the conductor 246 is formed in the openings of the insulator 285 and the insulator 286, and is in contact with a part of the side surface of the insulator 241. However, the present invention is not limited to this, and the conductor 246 may have an opening formed in the insulator 286, the upper surface of the conductor 240 is exposed in the opening, and the lower surface of the conductor 246 is in contact with the upper surface of the conductor 240. Good too.
  • FIG. 16A shows a configuration in which the conductor 240c and the conductor 246c are formed in a region overlapping with the oxide 230b, similarly to the conductor 240a, the conductor 240b, the conductor 246a, and the conductor 246b.
  • the present invention is not limited to this.
  • only conductor 240a, conductor 240b, conductor 246a, and conductor 246b are formed in the region overlapping with oxide 230b, and conductor 240c and conductor 246c overlap with oxide 230b. It may be formed in an area where it is not necessary.
  • each component of the semiconductor device the items of [substrate], [insulator], [conductor] and [metal oxide] in Embodiment 1 can also be referred to. Further, each component constituting the semiconductor device may have a single layer structure or a laminated structure.
  • the semiconductor device includes an OS transistor. Since an OS transistor has a small off-state current, it is possible to realize a semiconductor device or a memory device with low power consumption. Further, since the OS transistor has high frequency characteristics, it is possible to realize a semiconductor device or a memory device with high operating speed. Further, by using an OS transistor, a semiconductor device with good electrical characteristics, a semiconductor device with less variation in the electrical characteristics of transistors, a semiconductor device with a large on-state current, and a highly reliable semiconductor device or memory device can be realized.
  • a memory device of one embodiment of the present invention is a memory device (hereinafter sometimes referred to as an OS memory device) to which a transistor using an oxide semiconductor (hereinafter sometimes referred to as an OS transistor) is applied. .
  • FIG. 17A shows an example of the configuration of an OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 is a circuit that has a function of writing data into the memory cells included in the memory cell array 1470 and reading data from the memory cells included in the memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying data signals read from memory cells. Note that the above wiring is a wiring connected to a memory cell included in the memory cell array 1470, and will be described in detail later.
  • the amplified data signal is output to the outside of the storage device 1400 as a data signal RDATA via the output circuit 1440.
  • the row circuit 1420 includes, for example, a row decoder, a word line driver circuit, etc., and can select a row to be accessed.
  • the storage device 1400 is supplied with a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 as power supply voltages from the outside. Furthermore, control signals (CE, WE, RES), address signal ADDR, and data signal WDATA are input to the storage device 1400 from the outside. Address signal ADDR is input to the row decoder and column decoder, and data signal WDATA is input to the write circuit.
  • VSS low power supply voltage
  • VDD high power supply voltage
  • VIL high power supply voltage
  • the control logic circuit 1460 processes control signals (CE, WE, RES) input from the outside to generate control signals for the row decoder and column decoder.
  • Control signal CE is a chip enable signal
  • control signal WE is a write enable signal
  • control signal RES is a read enable signal.
  • the signals processed by the control logic circuit 1460 are not limited to these, and other control signals may be input as necessary.
  • the memory cell array 1470 has a plurality of memory cells MC arranged in rows and columns and a plurality of wirings. Note that the number of wires connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC in one column, and the like. Further, the number of wires connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC in one row, and the like.
  • FIG. 17A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane
  • the present embodiment is not limited to this.
  • a memory cell array 1470 may be provided over a part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap below the memory cell array 1470.
  • FIGS. 18A and 18B A configuration example of a memory cell that can be applied to the above-described memory cell MC will be described using FIGS. 18A and 18B.
  • FIG. 18A shows an example of a circuit configuration of a two-transistor gain cell type memory cell.
  • a memory cell 1471 shown in FIG. 18A includes a transistor M1 and a transistor M2.
  • the transistor M1 and the transistor M2 are transistors with a single gate structure.
  • the configuration is not limited to this, and a back gate may be additionally provided.
  • the first terminal of the transistor M1 is connected to the gate of the transistor M2, the second terminal of the transistor M1 is connected to the wiring WBL, and the gate of the transistor M1 is connected to the wiring WOL.
  • a first terminal of the transistor M2 is connected to the wiring SL, and a second terminal of the transistor M2 is connected to the wiring RBL.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the gate capacitance of the transistor M2 is used as a storage capacitor.
  • the memory cell 1471 can be said to be a capacitorless memory cell. Therefore, it can also be said to be a gain cell type memory cell with two transistors and zero capacitive elements.
  • the memory device shown in FIG. 1A etc. can be applied as the memory cell 1471 shown in FIG. 18A.
  • the transistor M1 corresponds to the transistor 40
  • the transistor M2 corresponds to the transistor 20, respectively.
  • the wiring WBL corresponds to the conductor 44
  • the wiring RBL corresponds to the conductor 32a
  • the wiring WOL corresponds to the conductor 50
  • the wiring SL corresponds to the conductor 32b.
  • FIG. 18B shows another circuit configuration example of a two-transistor gain cell type memory cell.
  • Memory cell 1472 shown in FIG. 18B includes a transistor M1 and a transistor M2.
  • the transistor M1 and the transistor M2 are transistors with a single gate structure.
  • the configuration is not limited to this, and a back gate may be additionally provided.
  • the first terminal of the transistor M1 is connected to the gate of the transistor M2, the second terminal of the transistor M1 is connected to the wiring BIL, and the gate of the transistor M1 is connected to the wiring WOL.
  • a first terminal of the transistor M2 is connected to the wiring SL, and a second terminal of the transistor M2 is connected to the wiring BIL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the memory cell 1472 uses the gate capacitance of the transistor M2 as a storage capacitor.
  • an OS transistor By turning off the transistor M1, the charge at the node where one of the source and drain of the transistor M1 and the gate of the transistor M2 are electrically connected is kept for a very long time. It becomes possible to hold the Therefore, it is possible to realize a nonvolatile memory cell.
  • the memory device shown in FIG. 1A etc. can be applied as the memory cell 1472 shown in FIG. 18A.
  • the transistor M1 corresponds to the transistor 40
  • the transistor M2 corresponds to the transistor 20, respectively.
  • the wiring WOL corresponds to the conductor 50
  • the wiring SL corresponds to the conductor 32b.
  • the conductor 44 may be used.
  • the conductor 24a is electrically connected to the conductor 44 using vias or wiring.
  • the memory cell MC is not limited to the memory cell 1471 and the memory cell 1472, and the circuit configuration can be changed.
  • the transistor M1 can be formed during a BEOL (back end of line) process for forming wiring of a memory device. Further, when using Si transistors in the peripheral circuit 1411 that overlaps under the memory cell array 1470, a technology (referred to as BEOL-Tr technology) in which an OS transistor is directly formed above the Si transistor can be applied. By using this technology, 3D functional circuits can be constructed while maintaining design rules, and high functionality can be achieved with low power consumption and low cost.
  • FIG. 18C shows a perspective view of the storage device 1400.
  • Storage device 1400 has layer 1480 and layer 1490.
  • FIG. 18D is a perspective view for explaining the configuration of the storage device 1400, in which m layers 1490_1 to 1490_m are laminated.
  • the layer 1480 is a layer including a transistor.
  • the semiconductor layer including the channel formation region of the transistor may be formed using semiconductor materials such as a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, or an amorphous semiconductor singly or in combination.
  • semiconductor material silicon, germanium, or the like can be used, for example.
  • compound semiconductors such as silicon germanium, silicon carbide, gallium arsenide, oxide semiconductors, and nitride semiconductors may be used.
  • HEMT High Electron Mobility Transistor
  • the layer 1490 is a layer including a transistor.
  • a semiconductor layer including a channel formation region of the transistor may be formed using a semiconductor material that can be formed into a thin film, such as an oxide semiconductor or silicon.
  • layer 1490 can be provided on layer 1480. Therefore, a highly integrated storage device 1400 can be realized.
  • the transistor included in the layer 1480 is a Si transistor.
  • the layer 1480 can be provided with a peripheral circuit 1411.
  • a transistor included in the layer 1490 is an OS transistor.
  • a memory cell array 1470 can be provided in the layer 1490.
  • the storage devices shown in FIGS. 5A and 5B can be used as the storage device 1400 shown in FIG. 18C.
  • the transistor 60 may be formed in the layer 1480, and a memory cell including the transistors 20 and 40 may be formed in the layer 1490.
  • the memory cell array 1470 can have a stacked structure.
  • the transistor 60 may be formed in the layer 1480, and a memory cell including the transistor 20 and the transistor 40 may be formed in each of the layers 1490_1 to 1490_m.
  • the storage device 1400 can be manufactured using the BEOL-Tr technology. Therefore, the area occupied by the storage device 1400 can be reduced.
  • a plurality of circuits (systems) are mounted on the chip 1200 shown in FIGS. 19A and 19B.
  • SoC system on chip
  • the chip 1200 includes a CPU 1211, a GPU 1212, one or more analog calculation units 1213, one or more memory controllers 1214, one or more interfaces 1215, one or more network circuits 1216, and the like.
  • the chip 1200 is provided with bumps (not shown) and is connected to the first surface of the package substrate 1201, as shown in FIG. 19B. Furthermore, a plurality of bumps 1202 are provided on the back surface of the first surface of the package substrate 1201 and are connected to a motherboard 1203.
  • the motherboard 1203 may be provided with storage devices such as a DRAM 1221 and a flash memory 1222.
  • storage devices such as a DRAM 1221 and a flash memory 1222.
  • the storage devices described in the previous embodiments can be used as these storage devices. This allows the storage device to have lower power consumption and larger capacity.
  • the CPU 1211 has multiple CPU cores. Further, it is preferable that the GPU 1212 has a plurality of GPU cores. Further, the CPU 1211 and the GPU 1212 may each have a memory that temporarily stores data. Alternatively, a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200. The above-mentioned DOSRAM can be used as the memory. Further, the GPU 1212 is suitable for parallel calculation of a large amount of data, and can be used for image processing or product-sum calculation. The storage device described in the previous embodiment can be used as the memory of the GPU 1212. This allows the memory of the GPU 1212 to have lower power consumption and larger capacity.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, the wiring between the CPU 1211 and the GPU 1212 can be shortened, and data transfer from the CPU 1211 to the GPU 1212 and between the memory of the CPU 1211 and the GPU 1212 is possible. , and after the calculation by the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog calculation unit 1213 has one or both of an A/D (analog/digital) conversion circuit and a D/A (digital/analog) conversion circuit. Further, the analog calculation section 1213 may be provided with the above product-sum calculation circuit.
  • the memory controller 1214 has a circuit that functions as a controller for the DRAM 1221 and a circuit that functions as an interface for the flash memory 1222.
  • the interface 1215 has an interface circuit with external connection devices such as a display device, speaker, microphone, camera, and controller. Controllers include mice, keyboards, game controllers, and the like. As such an interface, USB (Universal Serial Bus), HDMI (registered trademark) (High-Definition Multimedia Interface), etc. can be used.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface High-Definition Multimedia Interface
  • the network circuit 1216 includes a circuit for connecting to a network such as a LAN (Local Area Network). It may also include a circuit for network security.
  • a network such as a LAN (Local Area Network). It may also include a circuit for network security.
  • the above circuit (system) can be formed on the chip 1200 using the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, there is no need to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • a package substrate 1201 provided with a chip 1200 having a GPU 1212, a motherboard 1203 provided with a DRAM 1221, and a flash memory 1222 can be called a GPU module 1204.
  • the GPU module 1204 has a chip 1200 using SoC technology, its size can be reduced. Furthermore, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (portable) game machines.
  • a product-sum calculation circuit using the GPU 1212 can be used to create deep neural networks (DNNs), convolutional neural networks (CNNs), recurrent neural networks (RNNs), autoencoders, deep Boltzmann machines (DBMs), and deep belief networks ( DBN), the chip 1200 can be used as an AI chip, or the GPU module 1204 can be used as an AI system module.
  • DNNs deep neural networks
  • CNNs convolutional neural networks
  • RNNs recurrent neural networks
  • DBMs deep Boltzmann machines
  • DBN deep belief networks
  • Embodiment 5 electronic components, electronic devices, large computers, space equipment, and data centers (also referred to as DCs) that can use the storage devices described in the above embodiments will be described.
  • Electronic components, electronic equipment, large computers, space equipment, and data centers using the storage device of one embodiment of the present invention are effective in achieving higher performance such as lower power consumption.
  • FIG. 20A A perspective view of a board (mounted board 704) on which electronic component 700 is mounted is shown in FIG. 20A.
  • An electronic component 700 shown in FIG. 20A includes a semiconductor device 710 within a mold 711. In FIG. 20A, some descriptions are omitted to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711. Land 712 is electrically connected to electrode pad 713, and electrode pad 713 is electrically connected to semiconductor device 710 via wire 714.
  • the electronic component 700 is mounted on a printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed circuit board 702.
  • the semiconductor device 710 includes a drive circuit layer 715 and a memory layer 716.
  • the storage layer 716 has a structure in which a plurality of memory cell arrays are stacked.
  • the structure in which the drive circuit layer 715 and the memory layer 716 are stacked can be a monolithic stacked structure.
  • each layer can be connected without using a through electrode technology such as TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • connection wiring etc.
  • connection wiring etc.
  • TSV through silicon vias
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • the plurality of memory cell arrays included in the storage layer 716 be formed using OS transistors, and the plurality of memory cell arrays be monolithically stacked.
  • OS transistors the plurality of memory cell arrays be monolithically stacked.
  • bandwidth is the amount of data transferred per unit time
  • access latency is the time from access to the start of data exchange.
  • the semiconductor device 710 may be referred to as a die.
  • a die refers to a chip piece obtained by forming a circuit pattern on, for example, a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in the semiconductor chip manufacturing process.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die is sometimes referred to as a silicon die.
  • the electronic component 730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 are provided on the interposer 731.
  • the semiconductor device 710 is used as a high bandwidth memory (HBM).
  • the semiconductor device 735 is an integrated circuit such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or an FPGA (Field Programmable Gate Array). Can be used.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • FPGA Field Programmable Gate Array
  • a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used as the package substrate 732.
  • the interposer 731 for example, a silicon interposer or a resin interposer can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring board” or an "intermediate board.”
  • a through electrode is provided in the interposer 731, and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV can also be used as the through electrode.
  • HBM In HBM, it is necessary to connect many wires to achieve a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer in SiP, MCM, etc. using a silicon interposer, reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer in a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a monolithic stacked structure using OS transistors is suitable. It may also be a composite structure in which a memory cell array stacked using TSVs and a memory cell array stacked monolithically are combined.
  • a heat sink may be provided overlapping the electronic component 730.
  • a heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the semiconductor device 710 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package board 732.
  • FIG. 20B shows an example in which the electrode 733 is formed with a solder ball. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized.
  • the electrode 733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA. Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), and QFJ (Quad Flat J-lead). package), and QFN (Quad Flat Non-leaded package) can be mentioned.
  • the storage device shown in the previous embodiment is applied to various removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIGS. 21A to 21E schematically show several configuration examples of removable storage devices.
  • the storage device shown in the previous embodiment is processed into a packaged memory chip and used in various storage devices and removable memories.
  • FIG. 21A is a schematic diagram of a USB memory.
  • USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the board 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the storage device described in the previous embodiment can be incorporated into the memory chip 1105 or the like.
  • FIG. 21B is a schematic diagram of the external appearance of the SD card
  • FIG. 21C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the board 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113. Thereby, data can be read from and written to the memory chip 1114 through wireless communication between the host device and the SD card 1110.
  • the memory device described in the previous embodiment can be incorporated into the memory chip 1114 or the like.
  • FIG. 21D is a schematic diagram of the external appearance of the SSD
  • FIG. 21E is a schematic diagram of the internal structure of the SSD.
  • SSD 1150 has a housing 1151, a connector 1152, and a board 1153.
  • the board 1153 is housed in a housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and may be a DOSRAM chip, for example.
  • the capacity of the SSD 1150 can be increased.
  • the memory device described in the previous embodiment can be incorporated into the memory chip 1154 or the like.
  • FIG. 22A a perspective view of electronic device 6500 is shown in FIG. 22A.
  • Electronic device 6500 shown in FIG. 22A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, a control device 6509, and the like.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the storage device of one embodiment of the present invention can be applied to the control device 6509 and the like.
  • An electronic device 6600 shown in FIG. 22B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 includes a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display portion 6615, a control device 6616, and the like.
  • the control device 6616 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the storage device of one embodiment of the present invention can be applied to the control device 6616 and the like. Note that it is preferable to use the storage device of one embodiment of the present invention for the above-described control device 6509 and control device 6616 because power consumption can be reduced.
  • FIG. 22C a perspective view of large computer 5600 is shown in FIG. 22C.
  • a plurality of rack-mount computers 5620 are stored in a rack 5610.
  • the large computer 5600 may be called a supercomputer.
  • the computer 5620 can have the configuration shown in the perspective view shown in FIG. 22D.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • a PC card 5621 shown in FIG. 22E is an example of a processing board that includes a CPU, a GPU, a storage device, and the like.
  • PC card 5621 has a board 5622.
  • the board 5622 includes a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • semiconductor devices other than the semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628 are illustrated in FIG. 22E, these semiconductor devices are as described below. Please refer to the description of the semiconductor device 5628.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be used as an interface for supplying power, inputting signals, etc. to the PC card 5621, for example. Further, for example, it can be used as an interface for outputting a signal calculated by the PC card 5621.
  • the respective standards of the connection terminal 5623, connection terminal 5624, and connection terminal 5625 include, for example, USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), etc. Can be mentioned.
  • the respective standards include HDMI (registered trademark).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 can be connected. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device.
  • the electronic component 700 can be used as the semiconductor device 5628.
  • the large computer 5600 can also function as a parallel computer. By using the large-scale computer 5600 as a parallel computer, it is possible to perform large-scale calculations necessary for, for example, artificial intelligence learning and inference.
  • a storage device can be suitably used for space equipment such as equipment that processes and stores information.
  • a memory device can include an OS transistor.
  • the OS transistor has small variations in electrical characteristics due to radiation irradiation. In other words, since it has high resistance to radiation, it can be suitably used in environments where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIG. 23 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is illustrated in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. It is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • BMS battery management system
  • OS transistor it is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. It will be done.
  • the electric power necessary for the operation of the artificial satellite 6800 is generated.
  • the power necessary for satellite 6800 to operate may not be generated.
  • the solar panel is sometimes called a solar cell module.
  • the satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a ground-based receiver or other satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • a storage device which is one embodiment of the present invention, is preferably used for the control device 6807.
  • OS transistors Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, it is highly reliable and can be suitably used even in environments where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the storage device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.
  • OS transistors have superior effects compared to Si transistors, such as being able to realize a wide memory bandwidth and having high radiation resistance.
  • a storage device can be suitably used, for example, in a storage system applied to a data center or the like.
  • Data centers are required to perform long-term data management, including ensuring data immutability.
  • it is necessary to install storage and servers to store huge amounts of data, secure a stable power supply to retain data, or secure cooling equipment required to retain data, etc. due to large buildings. ization is required.
  • the storage device of one embodiment of the present invention in a storage system applied to a data center, it is possible to reduce the power required to hold data and downsize the storage device that holds data. Therefore, it is possible to downsize the storage system, downsize the power supply for holding data, and downsize the cooling equipment. Therefore, it is possible to save space in the data center.
  • the storage device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, the adverse effect of the heat generation on the circuit itself, peripheral circuits, and module can be reduced. Furthermore, by using the storage device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG. 24 shows a storage system applicable to data centers.
  • a storage system 7000 shown in FIG. 24 includes a plurality of servers 7001sb as hosts 7001 (shown as Host Computer). It also includes a plurality of storage devices 7003md as storage 7003 (shown as Storage).
  • a host 7001 and a storage 7003 are shown connected via a storage area network 7004 (SAN: Storage Area Network) and a storage control circuit 7002 (Storage Controller).
  • SAN Storage Area Network
  • Storage Controller Storage Controller
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • the storage 7003 uses flash memory to shorten the data access speed, that is, the time required to store and output data, this time is the same as the time required by DRAM, which can be used as a cache memory in the storage. It is much longer than .
  • a cache memory is usually provided in the storage to shorten data storage and output.
  • the cache memory described above is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the storage control circuit 7002 and the cache memory in the storage 7003, and then output to the host 7001 or the storage 7003.
  • an OS transistor as a transistor for storing data in the cache memory described above and maintaining a potential according to the data, the frequency of refreshing can be reduced and power consumption can be reduced. Further, size reduction is possible by using a structure in which memory cell arrays are stacked.
  • the storage device of one embodiment of the present invention can be used to reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the storage device of one embodiment of the present invention consumes low power, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • BIL wiring, MC: memory cell, RBL: wiring, SL: wiring, WBL: wiring, WOL: wiring, 20: transistor, 22: oxide semiconductor, 24a: conductor, 24b: conductor, 24: conductor, 26: conductor, 28: insulator, 30a: conductor, 30b: conductor, 30c: conductor, 32a: conductor, 32b: conductor, 32c: conductor, 34: insulator, 36: insulator, 38: insulator, 40: transistor, 42a: oxide semiconductor, 42b: oxide semiconductor, 42: oxide semiconductor, 44: conductor, 46a: conductor, 46b: conductor, 46: conductor, 48a: insulation body, 48b: insulator, 48c: insulator, 48d: insulator, 48: insulator, 50: conductor, 52a: insulator, 52b: insulator, 52c: insulator, 52: insulator, 54: insulation body, 56: insulator, 57: insulator, 58: insulator,

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Abstract

高集積化が可能な記憶装置を提供する。 第１のトランジスタと、第１のトランジスタ上の第２のトランジスタと、を有し、第１のトランジスタは、基板上の第１の酸化物半導体と、第１の酸化物半導体上の、互いに離隔された第１の導電体及び第２の導電体と、第１の導電体、及び第２の導電体上に配置され、第１の導電体と第２の導電体の間の領域と重畳する開口を有する、第１の絶縁体と、第１の絶縁体の開口内に配置され、第 １の酸化物半導体上に配置される第２の絶縁体と、上記開口内において、第２の絶縁体上に配置される、第３の導電体と、を有し、第２のトランジスタは、第１の絶縁体、及び第３の導電体上に配置され、開口を有する、第３の絶縁体と、第３の絶縁体上に配置され、第３の絶縁体の開口に重畳する開口を有する、第４の導電体と、第３の絶縁体及び第４の導電体の開口内に配置される、第２の酸化物半導体と、上記開口内において、第２の酸化物半導体上に配置される、第４の絶縁体と、上記開口内において、第４の絶縁体上に配置される、第５の導電体と、を有し、第２の酸化物半導体の一部は、第３の絶縁体を貫通し、第３の導電体と電気的に接続される。

Description

記憶装置
　本発明の一態様は、半導体装置、記憶装置、及び電子機器に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、電子機器、照明装置、入力装置（例えば、タッチセンサ）、入出力装置（例えば、タッチパネル）、それらの駆動方法、又はそれらの製造方法を一例として挙げることができる。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタ等の半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置等）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器等は、半導体装置を有するといえる場合がある。
　近年、ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、メモリ（記憶装置）等の半導体装置の開発が進められている。これらの半導体装置は、コンピュータ、携帯情報端末等様々な電子機器に使用されている。また、演算処理実行時の一時記憶、データの長期記憶等、用途に応じて様々な記憶方式のメモリが開発されている。代表的な記憶方式のメモリとして、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、及びフラッシュメモリが挙げられる。
　また、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。特許文献１及び非特許文献１では、トランジスタを積層して形成したメモリセルが開示されている。
　また、半導体装置の記憶容量を大きくするために、半導体装置に含まれるトランジスタの微細化が進められている。トランジスタの微細化を図るために、縦型構造のトランジスタの研究が盛んに行われている。例えば、非特許文献２及び非特許文献３には、チャネルが形成される領域（チャネル形成領域ともいう）に金属酸化物を有する、縦型構造のトランジスタが開示されている。
国際公開第２０２１／０５３４７３号
Ｍ．Ｏｏｔａ　ｅｔ．ａｌ，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３ Ｘ．Ｄｕａｎ　ｅｔ．ａｌ，"Ｎｏｖｅｌ　Ｖｅｒｔｉｃａｌ　Ｃｈａｎｎｅｌ−Ａｌｌ−Ａｒｏｕｎｄ（ＣＡＡ）ＩＧＺＯ　ＦＥＴｓ　ｆｏｒ　２Ｔ０Ｃ　ＤＲＡＭ　ｗｉｔｈ　Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　ｂｅｙｏｎｄ　４Ｆ▲２▼　ｂｙ　Ｍｏｎｏｌｉｔｈｉｃ　Ｓｔａｃｋｉｎｇ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０２１，ｐｐ．２２２−２２５ Ｈ．Ｆｕｊｉｗａｒａ　ｅｔ．ａｌ，"Ｓｕｒｒｏｕｎｄｉｎｇ　Ｇａｔｅ　Ｖｅｒｔｉｃａｌ−Ｃｈａｎｎｅｌ　ＦＥＴ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　４０　ｎｍ　Ｕｓｉｎｇ　ＢＥＯＬ　Ｃｏｍｐａｔｉｂｌｅ　Ｈｉｇｈ−Ｔｈｅｒｍａｌ−Ｔｏｌｅｒａｎｃｅ　Ｉｎ−Ａｌ−Ｚｎ　Ｏｘｉｄｅ　Ｃｈａｎｎｅｌ"，２０２０　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ：Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ，ｐｐ．１−２，ＴＨ２．２
　本発明の一態様は、微細化または高集積化が可能な記憶装置を提供することを課題の一とする。本発明の一態様は、記憶容量が大きい記憶装置を提供することを課題の一とする。本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。本発明の一態様は、信頼性が高い記憶装置を提供することを課題の一とする。本発明の一態様は、消費電力が少ない記憶装置を提供することを課題の一とする。本発明の一態様は、新規な記憶装置を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はないものとする。明細書、図面、請求項の記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、第１のトランジスタと、第１のトランジスタ上の第２のトランジスタと、を有し、第１のトランジスタは、第１の酸化物半導体と、第１の酸化物半導体上の、互いに離隔された第１の導電体及び第２の導電体と、第１の導電体、及び第２の導電体上に配置され、第１の導電体と第２の導電体の間に位置する開口を有する、第１の絶縁体と、第１の絶縁体の開口内に配置され、第１の酸化物半導体上に配置される第２の絶縁体と、第１の絶縁体の開口内に配置され、第２の絶縁体上に配置される、第３の導電体と、を有し、第２のトランジスタは、第１の絶縁体、及び第３の導電体上に配置され、第１の酸化物半導体と重畳する開口を有する、第３の絶縁体と、第３の絶縁体上に配置され、第３の絶縁体の開口に重畳する開口を有する、第４の導電体と、第３の絶縁体及び第４の導電体の開口内に配置される、第２の酸化物半導体と、第３の絶縁体及び第４の導電体の開口内において、第２の酸化物半導体上に配置される、第４の絶縁体と、第３の絶縁体及び第４の導電体の開口内において、第４の絶縁体上に配置される、第５の導電体と、を有し、第２の酸化物半導体は、第３の絶縁体を貫通し、第３の導電体と電気的に接続される、記憶装置である。
　上記において、第２の酸化物半導体の下に、第６の導電体が配置され、第３の絶縁体の開口は、第６の導電体に達し、第６の導電体は、第２の酸化物半導体の一部に接し、第３の導電体と電気的に接続される、ことが好ましい。
　また、上記において、第４の導電体は、第２のトランジスタのソース電極及びドレイン電極の一方として機能し、第５の導電体は、第２のトランジスタのゲート電極として機能し、第６の導電体は、第２のトランジスタのソース電極及びドレイン電極の他方として機能する、ことが好ましい。
　また、上記において、第２のトランジスタのチャネル長は、少なくとも第２のトランジスタのチャネル幅よりも小さい、ことが好ましい。
　また、上記において、第５の導電体の上面に接して、第７の導電体を有し、第４の導電体は、第１の方向に延伸し、第７の導電体は、第２の方向に延伸し、第１の方向と、第２の方向は、互いに交差する、ことが好ましい。
　また、上記において、第２の酸化物半導体の他の一部、第４の絶縁体の一部、及び第５の導電体の一部が、第４の導電体の上に位置する、ことが好ましい。
　また、上記において、第２の酸化物半導体の他の一部は、第４の導電体の上面に接する、ことが好ましい。
　また、上記において、第４の絶縁体の一部は、第２の酸化物半導体の他の一部を覆う、ことが好ましい。
　また、上記において、平面視において、第３の絶縁体及び第４の導電体の開口は、円形状、または略円形状である、ことが好ましい。
　また、上記において、第２の酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎの中から選ばれるいずれか一または複数を有する、ことが好ましい。
　また、上記において、第３の絶縁体は、積層構造を有し、積層構造は、第１の層と、第１の層上の第２の層と、第２の層上の第３の層と、を有し、第１の層は、シリコンと、窒素と、を有し、第２の層は、シリコンと、酸素と、を有し、第３の層は、シリコンと、窒素と、を有する、ことが好ましい。
　また、上記において、第１の酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎの中から選ばれるいずれか一または複数を有する、ことが好ましい。
　本発明の一態様により、微細化または高集積化が可能な記憶装置を提供できる。本発明の一態様により、記憶容量が大きい記憶装置を提供できる。本発明の一態様により、占有面積が小さい記憶装置を提供できる。本発明の一態様により、信頼性が高い記憶装置を提供できる。本発明の一態様により、消費電力が少ない記憶装置を提供できる。本発明の一態様により、新規な記憶装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。明細書、図面、請求項の記載から、これら以外の効果を抽出することが可能である。
図１Ａは、記憶装置の構成例を示す斜視図である。図１Ｂは、記憶装置の構成を説明するための回路図である。
図２Ａ及び図２Ｂは、記憶装置の構成例を示す斜視図である。
図３Ａ及び図３Ｂは、記憶装置の構成例を示す断面図である。
図４Ａ及び図４Ｂは、記憶装置の構成例を示す断面図である。
図５Ａ及び図５Ｂは、記憶装置の構成例を示す断面図である。
図６Ａ乃至図６Ｆは、記憶装置の構成例を示す断面図である。
図７Ａ乃至図７Ｆは、記憶装置の構成例を示す断面図である。
図８は、記憶装置の構成例を示す断面図である。
図９Ａは、半導体装置の一例を示す平面図である。図９Ｂ乃至図９Ｄは、半導体装置の一例を示す断面図である。
図１０Ａ及び図１０Ｂは、半導体装置の一例を示す断面図である。
図１１Ａ及び図１１Ｂは、半導体装置の一例を示す断面図である。
図１２Ａ及び図１２Ｂは、半導体装置の一例を示す断面図である。
図１３Ａ乃至図１３Ｅは、半導体装置の一例を示す断面図である。
図１４Ａ乃至図１４Ｄは、半導体装置の一例を示す断面図である。
図１５Ａ乃至図１５Ｄは、半導体装置の一例を示す断面図である。
図１６Ａ及び図１６Ｂは、半導体装置の一例を示す断面図である。
図１７Ａは、記憶装置の構成例を示すブロック図である。図１７Ｂは、記憶装置の構成例を示す斜視図である。
図１８Ａ及び図１８Ｂは、メモリセルの構成例を示す回路図である。図１８Ｃ及び図１８Ｄは、記憶装置の構成例を示す斜視図である。
図１９Ａ及び図１９Ｂは半導体装置の一例を示す図である。
図２０Ａ及び図２０Ｂは、電子部品の一例を示す図である。
図２１Ａ乃至図２１Ｅは本発明の一態様に係る記憶装置の模式図である。
図２２Ａ及び図２２Ｂは、電子機器の一例を示す図であり、図２２Ｃ乃至図２２Ｅは、大型計算機の一例を示す図である。
図２３は、宇宙用機器の一例を示す図である。
図２４は、データセンターに適用可能なストレージシステムの一例を示す図である。
　実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
　なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチングパターンを同じくし、特に符号を付さない場合がある。
　また、図面において示す各構成の、位置、大きさ、及び範囲等は、理解の簡単のため、実際の位置、大きさ、及び範囲等を表していない場合がある。このため、開示する発明は、必ずしも、図面に開示された位置、大きさ、及び範囲等に限定されない。
　なお、本明細書等において、「第１」、「第２」という序数詞は、便宜上用いるものであり、構成要素の数、又は、構成要素の順序（例えば、工程順、又は積層順）を限定するものではない。また、本明細書のある箇所において構成要素に付す序数詞と、本明細書の他の箇所、又は特許請求の範囲において、当該構成要素に付す序数詞と、が一致しない場合がある。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　なお、本明細書等において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　本明細書等において、「上に」、「下に」、「上方に」、又は「下方に」等の配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、本明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下に位置する絶縁体」と言い換えることができる。
　本明細書等において、「高さが一致」とは、断面視において、基準となる面（例えば、基板表面等の平坦な面）からの高さが等しい構成を示す。例えば、半導体装置の製造プロセスにおいて、平坦化処理（代表的にはＣＭＰ処理）を行うことで、単層又は複数の層の表面を露出する場合がある。この場合、ＣＭＰ処理の被処理面は、基準となる面からの高さが等しい構成となる。ただし、ＣＭＰ処理の際の処理装置、処理方法、又は被処理面の材料によって、複数の層の高さが異なる場合がある。本明細書等においては、この場合も「高さが一致」として扱う。例えば、基準面に対して、２つの高さを有する層（ここでは第１の層と、第２の層とする）を有する場合、第１の層の上面の高さと、第２の層の上面の高さとの差が２０ｎｍ以下である場合も、「高さが一致」という。
　本明細書等において、「端部が一致」とは、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、又は一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、又は、上層の輪郭が下層の輪郭より外側に位置することもあり、この場合も「端部が一致」という。
　なお、一般に、「完全一致」と「概略一致」の差を明確に区分けするのは困難である。このため、本明細書等において「一致」とは、完全に一致している場合と、概略一致している場合のいずれも含むものとする。
（実施の形態１）
　本実施の形態では、本発明の一態様の記憶装置について図１乃至図８を用いて説明する。
　本発明の一態様は、基板上に設けられる記憶装置に関する。記憶装置は、第１のトランジスタと、第２のトランジスタと、を有し、これらによりメモリセルを構成することができる。本発明の一態様の記憶装置は、データを記憶する機能を有する。
　本発明の一態様の記憶装置は、チャネル形成領域に金属酸化物を有する、２個のトランジスタ（ＯＳトランジスタ）を有することが好ましい。ＯＳトランジスタは、オフ電流が小さい。よって、ＯＳトランジスタを記憶装置に用いることにより長期にわたり記憶内容を保持できる。つまり、リフレッシュ動作を必要としない、又は、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。よって、消費電力が少ない記憶装置を提供できる。また、ＯＳトランジスタの周波数特性は高いため、記憶装置はデータの読み出し、及び書き込みを高速に行うことができる。よって、動作速度が速い記憶装置を提供できる。
＜記憶装置の構成例＞
　以下では、本発明の一態様の記憶装置の構成例について説明する。
　図１Ａは、本発明の一態様の記憶装置の構成例を示す斜視図である。また、図１Ｂは、図１Ａに示す記憶装置に対応する回路図である。また、図２Ａに示す斜視図は、図１Ａの斜視図を、Ａ１−Ａ２の一点鎖線を含む平面で切断した斜視図である。また、図２Ｂに示す斜視図は、図１Ａの斜視図を、Ａ３−Ａ４の一点鎖線を含む平面で切断した斜視図である。また、図３Ａは、Ａ１−Ａ２の一点鎖線で示す部位に対応する、記憶装置の断面図である。また、図３Ｂは、Ａ３−Ａ４の一点鎖線で示す部位に対応する、記憶装置の断面図である。なお、Ａ１−Ａ２の一点鎖線は、図中のＹ軸に平行な直線であり、トランジスタ２０のチャネル長方向にも平行、または概略平行である。また、Ａ３−Ａ４の一点鎖線は、図中のＸ軸に平行な直線であり、トランジスタ２０のチャネル幅方向にも平行、または概略平行である。また、上記斜視図では、図の明瞭化のために一部の要素を省いている。
　なお、本明細書に係る図面等において、Ｘ方向、Ｙ方向、及びＺ方向を示す矢印を付す場合がある。なお、本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」及び「Ｚ方向」についても同様である。例えば、Ｚ方向は基板面に対して垂直または概略垂直な方向を指す場合がある。また、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに交差する方向である。例えば、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに直交する方向である。本明細書等では、Ｘ方向、Ｙ方向、又はＺ方向の１つを「第１方向」又は「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」又は「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」又は「第３の方向」と呼ぶ場合がある。
　本発明の一態様に係る記憶装置は、トランジスタ２０と、トランジスタ２０上のトランジスタ４０と、を有する。トランジスタ２０は、基板（図示せず）上の酸化物半導体２２と、酸化物半導体２２上の、互いに離隔された導電体２４ａ及び導電体２４ｂと、導電体２４ａ及び導電体２４ｂ上に配置され、導電体２４ａと導電体２４ｂの間に位置する開口を有する、絶縁体３４と、絶縁体３４の開口内に配置され、酸化物半導体２２上に配置される絶縁体２８と、絶縁体３４の開口内に配置され、絶縁体２８上に配置される、導電体２６と、を有する。
　また、トランジスタ４０は、導電体２６上の導電体３２ｃと、導電体３２ｃ上に配置され、酸化物半導体２２と重畳する開口を有する絶縁体５２と、絶縁体５２上に配置され、絶縁体５２の開口に重畳する開口を有する導電体４４と、絶縁体５２及び導電体４４の開口内に配置される酸化物半導体４２と、絶縁体５２及び導電体４４の開口内において、酸化物半導体４２上に配置される絶縁体４８と、絶縁体５２及び導電体４４の開口内において、絶縁体４８上に配置される導電体４６と、を有する。ここで、酸化物半導体４２の一部は、絶縁体５２を貫通し、導電体３２ｃに接している。
　なお、図３Ａ及び図３Ｂなどに示すように、絶縁体３４の上に絶縁体３６が設けられている。絶縁体３４及び絶縁体３６に形成された開口内に導電体３０ａ、及び導電体３０ｂが配置されている。また、絶縁体３６に形成された開口内に導電体３０ｃが配置されている。導電体３０ａは導電体２４ａの上面に接し、導電体３０ｂは導電体２４ｂの上面に接し、導電体３０ｃは導電体２６の上面に接する。
　また、絶縁体３６の上に絶縁体３８が設けられている。絶縁体３８に形成された開口内に導電体３２ａ、導電体３２ｂ、及び導電体３２ｃが配置されている。ここで、導電体３２ａは導電体３０ａの上面に接し、導電体３２ｂは導電体３０ｂの上面に接し、導電体３２ｃは導電体３０ｃの上面に接する。また、絶縁体３８の上に絶縁体５２が設けられている。また、絶縁体５２の上に絶縁体５４が設けられている。絶縁体５４に形成された開口内に導電体４４が配置されている。
　また、絶縁体５４の上に絶縁体５６が設けられている。絶縁体５６に形成された開口内に、酸化物半導体４２の一部、絶縁体４８の一部、及び導電体４６の一部が配置されている。つまり、酸化物半導体４２の一部、絶縁体４８の一部、及び導電体４６の一部は、導電体４４の上に位置している。また、絶縁体５６の上に絶縁体５８が設けられている。絶縁体５８に形成された開口内に導電体５０が配置されている。ここで、導電体５０は、導電体４６の上面に接して配置されている。
　以降において、アルファベットで区別する構成要素について、これらに共通する事項を説明する場合には、アルファベットを省略した符号を用いて説明する場合がある。例えば、導電体２４ａと導電体２４ｂに共通する事項を説明する場合には、導電体２４と記載する場合がある。
　トランジスタ２０において、導電体２６はゲート電極として機能し、絶縁体２８はゲート絶縁体として機能し、導電体２４ａはソース電極及びドレイン電極の一方として機能し、導電体２４ｂはソース電極及びドレイン電極の他方として機能する。また、導電体３２ａは、トランジスタ２０のソース電極及びドレイン電極の一方に電気的に接続される配線として機能し、導電体３２ｂは、トランジスタ２０のソース電極及びドレイン電極の他方に電気的に接続される配線として機能する。
　トランジスタ２０は、導電体２６、及び絶縁体２８が、絶縁体３４、導電体２４ａ、および導電体２４ｂによって形成される開口を埋めるように自己整合的に形成される。これにより、導電体２４ａと導電体２４ｂの間の領域に、導電体２６を位置合わせすることなく確実に配置することができる。なお、トランジスタ２０の詳細な構成例については、実施の形態２で説明する。
　トランジスタ４０において、導電体４６はゲート電極として機能し、絶縁体４８はゲート絶縁体として機能し、導電体４４はソース電極及びドレイン電極の一方として機能し、導電体３２ｃはソース電極及びドレイン電極の他方として機能する。また、導電体４４は、Ｙ方向に延伸して設けられており、ソース電極及びドレイン電極の一方に電気的に接続される配線として機能する。また、導電体５０は、Ｘ方向に延伸して設けられており、ゲート電極に電気的に接続される配線として機能する。よって、導電体４４が延伸される方向と、導電体５０が延伸される方向とは、互いに交差することになる。
　上記のような構成にすることで、トランジスタ４０のソース電極及びドレイン電極の他方と、トランジスタ２０のゲート電極とが、導電体３０ｃを介して電気的に接続される。つまり、導電体３２ｃが導電体２６と電気的に接続される。また、酸化物半導体４２が導電体２６と電気的に接続される。ここで、トランジスタ４０は、チャネル形成領域がＺ方向に平行に形成される縦型のトランジスタである。よって、ソース電極及びドレイン電極の他方として機能する導電体３２ｃがトランジスタ４０の下部に形成される。一方、トランジスタ２０のゲート電極として機能する導電体２６は、トランジスタ２０の上部に形成される。このため、トランジスタ４０のソース電極及びドレイン電極の他方と、トランジスタ２０のゲート電極とが、電気的に接続されるメモリセルにおいて、余計な配線またはビアを設けることなく、トランジスタ４０とトランジスタ２０を電気的に接続させることができる。これにより、メモリセルの占有面積を低減できるため、メモリセルを高密度に配置し、記憶装置の記憶容量を大きくすることができる。言い換えると、記憶装置を高集積化することができる。
　また、酸化物半導体４２は、導電体４４の開口近傍において、導電体４４の側面と接する領域と、導電体４４の上面の一部と接する領域と、有する。このように、酸化物半導体４２が導電体４４の側面だけでなく上面にも接することで、酸化物半導体４２と導電体４４とが接する面積を大きくすることができる。
　また、トランジスタ４０は、トランジスタ２０の少なくとも一部と重畳することが好ましい。例えば、酸化物半導体４２が、導電体２６を介して酸化物半導体２２の少なくとも一部と重畳することが好ましい。このような構成にすることで、平面視において、占有面積を大きく増加させることなく、トランジスタ２０とトランジスタ４０を設けることができる。これにより、メモリセルの占有面積を低減できるため、メモリセルを高密度に配置し、記憶装置の記憶容量を大きくすることができる。
　なお、上記においては、トランジスタ２０とトランジスタ４０を、導電体３２ｃ及び導電体３０ｃを介して接続している構成について示したが、本発明はこれに限られるものではない。例えば、図４Ａ及び図４Ｂに示すように、トランジスタ４０の酸化物半導体４２が、トランジスタ２０の導電体２６に接する構成にしてもよい。ここで、図４Ａは、図３Ａに対応する図面であり、図４Ｂは、図３Ｂに対応する図面である。
　この場合、酸化物半導体４２、絶縁体４８、及び導電体４６は、導電体４４、絶縁体５２、絶縁体３８、及び絶縁体３６に形成された開口内に配置される。当該開口は、導電体２６、絶縁体２８及び絶縁体３４に達するものなので、酸化物半導体４２の下面は、導電体２６、絶縁体２８、及び絶縁体３４の上面に接する。このような構造にすることで、導電体３０ｃ、及び導電体３２ｃを形成する必要がなくなるので、記憶装置の微細化を図ることができる。
　また、本実施の形態に示す記憶装置は、トランジスタ２０及びトランジスタ４０を有し、メモリセルとして機能する。図１Ｂに示すように、トランジスタ４０は、ゲート電極が配線ＷＯＬと電気的に接続され、ソース電極及びドレイン電極の一方が配線ＷＢＬと電気的に接続され、ソース電極及びドレイン電極の他方がトランジスタ２０のゲート電極と電気的に接続される。トランジスタ２０は、ソース電極及びドレイン電極の一方が配線ＲＢＬと電気的に接続され、ソース電極及びドレイン電極の他方が配線ＳＬと電気的に接続される。また、トランジスタ２０のゲート容量が保持容量として用いられる。つまり、本実施の形態に示す記憶装置は、キャパシタレスメモリセルともいえる。よって、２トランジスタ０容量素子のゲインセル型のメモリセルともいえる。
　配線ＷＯＬは書き込みワード線として機能し、配線ＷＢＬは書き込みビット線として機能し、配線ＲＢＬは読み出しビット線として機能し、配線ＳＬは選択線として機能する。
　配線ＷＯＬは導電体５０と対応し、配線ＷＢＬは導電体４４と対応し、配線ＲＢＬは導電体３２ａと対応し、配線ＳＬは導電体３２ｂと対応する。
［トランジスタ４０］
　以下、図１Ａ乃至図８を用いて、トランジスタ４０の構造について説明する。なお、図６Ａ乃至図６Ｆ、図７Ａ、図７Ｃ乃至図７Ｆ、及び図８に示すトランジスタ４０は、図３Ａに示すトランジスタ４０の構造の一部を変形したものである。また、図７Ｂに示すトランジスタ４０は、図３Ｂに示すトランジスタ４０の構造の一部を変形したものである。
　図１Ａ等に示すように、トランジスタ４０は、導電体３２ｃと、絶縁体５２上の導電体４４と、導電体３２ｃ上の酸化物半導体４２と、酸化物半導体４２の上面に接して設けられた絶縁体４８と、絶縁体４８の上面に接して設けられた導電体４６と、を有する構成にすることができる。ここで、酸化物半導体４２は、絶縁体５２及び導電体４４の開口において露出している導電体３２ｃの上面、当該開口における絶縁体５２の側面及び導電体４４の側面、及び導電体４４の上面の少なくとも一部に接して設けられている。なお、導電体４６上の導電体５０は必ずしも設ける必要はない。例えば、図７Ａ及び図７Ｂに示すように、導電体４６の絶縁体５２及び導電体４４の開口より上部を延伸させて、配線として機能させてもよい。
　トランジスタ４０の構成要素の少なくとも一部は、絶縁体５２及び導電体４４の開口内に配置される。ここで、絶縁体５２及び導電体４４の開口の底部は、導電体３２ｃの上面であり、当該開口の側壁は、絶縁体５２の側面、及び導電体４４の側面である。
　図３Ａ及び図６Ａ乃至図６Ｆなどに示すように、絶縁体５２及び導電体４４の開口の側壁は、導電体３２ｃの上面などに対して、垂直または概略垂直の形状にすることができる。この場合、絶縁体５２及び導電体４４の開口の形状は、円筒形状になる。このような構成にすることにより、絶縁体５２及び導電体４４の開口の占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、図７Ａ乃至図７Ｆ、及び図８に示すように、絶縁体５２及び導電体４４の開口の側壁を、テーパー形状にしてもよい。絶縁体５２及び導電体４４の開口の側壁をテーパー形状にすることで、酸化物半導体４２、または絶縁体４８などの被覆性が向上し、鬆などの欠陥を低減できる。例えば、絶縁体５２及び導電体４４の開口における絶縁体５２の側面と、導電体３２ｃの上面とがなす角度（図７Ａに示す角度θ）は、４５度以上であって、９０度以下であることが好ましい。または、４５度以上であって、７５度以下であることが好ましい。または、４５度以上であって、６５度以下であることが好ましい。
　なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面または被形成面に対して傾斜して設けられている形状のことを指す。例えば、傾斜した側面と基板面とがなす角（以下、テーパー角と呼ぶ場合がある）が９０度未満である領域を有する。なお、構造の側面及び基板面は、必ずしも完全に平坦である必要はなく、微細な曲率を有する略平面状、または微細な凹凸を有する略平面状であってもよい。
　また、平面視において絶縁体５２及び導電体４４の開口を円形にすることができる。ただし、これに限られず、平面視において絶縁体５２及び導電体４４の開口が、円形以外の形状になってもよい。例えば、平面視において絶縁体５２及び導電体４４の開口が、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。このとき、絶縁体５２及び導電体４４の開口の最大幅は、絶縁体５２及び導電体４４の開口の最上部の形状に合わせて適宜算出するとよい。例えば、平面視において開口部が四角形である場合、絶縁体５２及び導電体４４の開口の最大幅は、絶縁体５２及び導電体４４の開口の最上部の対角線の長さとするとよい。
　なお、図７Ａ乃至図７Ｆ、及び図８に示すように、平面視において絶縁体５２及び導電体４４の開口を円形状にし、当該開口の側壁をテーパー形状にする場合、絶縁体５２及び導電体４４の開口の形状は、円錐台形状になる。ここで、円錐台形状の上底面（例えば、導電体４４に設けられた開口部）の面積は、円錐台形状の下底面（絶縁体５２の開口において露出している導電体３２ｃの上面）の面積よりも大きい。このとき、絶縁体５２及び導電体４４の開口の最大径は、円錐台形状の上底面をもとに算出するとよい。
　酸化物半導体４２、絶縁体４８、及び導電体４６の、絶縁体５２及び導電体４４の開口に配置される部分は、当該開口の形状を反映して設けられる。よって、絶縁体５２及び導電体４４の開口の底部及び側壁を覆うように酸化物半導体４２が設けられ、酸化物半導体４２を覆うように絶縁体４８が設けられ、絶縁体５２及び導電体４４の開口の形状を反映した絶縁体４８の凹部を埋め込むように導電体４６が設けられる。
　図７Ａ等に示すように、絶縁体５２及び導電体４４の開口に位置する導電体４６の底部は、平坦な領域を有する。なお、絶縁体５２及び導電体４４の開口の最大幅（平面視において当該開口が円形である場合は最大径）の大きさ、絶縁体５２の膜厚、酸化物半導体４２の膜厚、及び絶縁体４８の膜厚などによっては、当該開口に位置する導電体４６の底部は平坦な領域を有さない場合がある。例えば、図７Ｃに示すように、絶縁体５２及び導電体４４の開口に位置する導電体４６の底部の形状は、針状となることがある。
　ここで、針状とは、先端に向かう（絶縁体５２及び導電体４４の開口に位置する導電体４６の底部に近づく）ほど細くなる形状を指す。なお、針状の先端は、鋭角であってもよいし、下に凸の曲面形状であってもよい。なお、針状のうち、先端が鋭角である形状を、Ｖ字形状と呼んでもよい。
　絶縁体５２及び導電体４４の開口に位置する導電体４６のうち、絶縁体４８を介して酸化物半導体４２と対向する領域はゲート電極として機能する。よって、絶縁体５２及び導電体４４の開口を埋め込み、底部の形状が針状である導電体４６を、針状ゲートと呼称してもよい。また、図７Ａ及び図７Ｂに示すように、導電体４６の底部が平坦な領域を有する形状であっても、針状ゲートと呼称してもよい場合がある。
　図７Ａ等では、絶縁体５２及び導電体４４の開口における導電体４４の側面と、当該開口における絶縁体５２の側面とが一致する構成を示しているが、本発明はこれに限られない。例えば、図７Ｄに示すように、絶縁体５２及び導電体４４の開口における導電体４４の側面と、当該開口における絶縁体５２の側面とが不連続になってもよい。また、絶縁体５２及び導電体４４の開口における導電体４４の側面の傾きと、当該開口における絶縁体５２の側面の傾きとが互いに異なってもよい。
　ここで、図７Ｄに示すように、絶縁体５２及び導電体４４の開口における導電体４４の側面と、導電体３２ｃの上面とがなす角度を、角度θ２とする。このとき、角度θ２は、角度θよりも小さいことが好ましい。このような構成にすることで、絶縁体５２及び導電体４４の開口における導電体４４の側面への、酸化物半導体４２の被覆性が向上し、鬆などの欠陥を低減できる。
　ここで、トランジスタ４０において、酸化物半導体４２の導電体４４と接する領域（以下、第１の低抵抗領域と呼ぶ。）の少なくとも一部は、ソース領域及びドレイン領域の一方として機能する。また、トランジスタ４０において、酸化物半導体４２の導電体３２ｃと接する領域（以下、第２の低抵抗領域と呼ぶ。）の少なくとも一部は、ソース領域及びドレイン領域の他方として機能する。図２Ａ及び図２Ｂに示すように、導電体４４は酸化物半導体４２の外周全体に接する。よって、トランジスタ４０のソース領域及びドレイン領域の一方は、酸化物半導体４２の、導電体４４と同じ層に形成される部分の外周全体に形成されうる。
　また、酸化物半導体４２において、第１の低抵抗領域と第２の低抵抗領域に挟まれる領域（以下、高抵抗領域と呼ぶ。）の少なくとも一部は、チャネル形成領域として機能する。つまり、トランジスタ４０のチャネル形成領域は、酸化物半導体４２の、導電体３２ｃと導電体４４の間の領域に位置する。また、トランジスタ４０のチャネル形成領域は、酸化物半導体４２の、絶縁体５２と接する領域またはその近傍の領域に位置する、ということもできる。
　トランジスタ４０のチャネル長は、ソース領域とドレイン領域の間の距離となる。つまり、トランジスタ４０のチャネル長は、導電体３２ｃ上の絶縁体５２の厚さによって決定される、ということができる。チャネル長は、断面視において、酸化物半導体４２と導電体３２ｃが接する領域の端部と、酸化物半導体４２と導電体４４が接する領域の端部との距離となる。つまり、チャネル長は、断面視における、開口側の絶縁体５２の側面の長さに相当する。
　従来のトランジスタでは、チャネル長がフォトリソグラフィの露光限界で設定されていたが、本発明においては、絶縁体５２の膜厚と、絶縁体５２の開口における絶縁体５２の側面と導電体３２ｃの上面とがなす角度θでチャネル長を設定することができる。よって、トランジスタ４０のチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上）にすることができる。これにより、トランジスタ４０のオン電流が大きくなり、周波数特性の向上を図ることができる。よって、メモリセルの読み出し速度及び書き込み速度を向上させることができるため、動作速度が速い記憶装置を提供できる。
　さらに、上記のように、絶縁体５２及び導電体４４の開口に、チャネル形成領域、ソース領域、及びドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、及びドレイン領域が、ＸＹ平面上に別々に設けられていた、従来のトランジスタを比較して、トランジスタ４０の占有面積を低減できる。これにより、記憶装置を高集積化することができるため、単位面積当たりの記憶容量を大きくすることができる。
　また、平面視において、チャネル形成領域近傍では、酸化物半導体４２、絶縁体４８、及び導電体４６は、同心円状に設けられる。よって、中心に設けられた導電体４６の側面は、絶縁体４８を介して、酸化物半導体４２の側面と対向する。つまり、平面視において、酸化物半導体４２の周全体がチャネル形成領域になる。このとき、例えば、酸化物半導体４２の外周の長さによって、トランジスタ４０のチャネル幅が決まる。つまり、トランジスタ４０のチャネル幅は、絶縁体５２及び導電体４４の開口の最大幅（平面視において当該開口が円形である場合は最大径）の大きさによって決定される、ということができる。よって、絶縁体５２及び導電体４４の開口の最大幅の大きさを大きくすることで、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。
　なお、酸化物半導体４２の外周の長さは、例えば、導電体４４と対向する領域、又は絶縁体５２の膜厚の半分の位置で求めればよい。なお、必要に応じて、絶縁体５２及び導電体４４の開口の任意の位置の周の長さを、トランジスタ４０のチャネル幅としてもよい。例えば、絶縁体５２及び導電体４４の開口の最下部の周の長さをチャネル幅としてもよいし、絶縁体５２及び導電体４４の開口の最上部の周の長さをチャネル幅としてもよい。
　フォトリソグラフィ法を用いて絶縁体５２及び導電体４４の開口を形成する場合、当該開口の最大幅はフォトリソグラフィの露光限界で設定される。また、絶縁体５２及び導電体４４の開口の最大幅は、当該開口に設ける、酸化物半導体４２、絶縁体４８、及び導電体４６それぞれの膜厚によって設定される。絶縁体５２及び導電体４４の開口の最大幅は、例えば、５ｎｍ以上、１０ｎｍ以上、又は２０ｎｍ以上であって、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、又は３０ｎｍ以下が好ましい。なお、平面視において絶縁体５２及び導電体４４の開口が円形である場合、当該開口の最大幅は絶縁体５２及び導電体４４の開口の直径に相当する。
　また、本発明の一態様の記憶装置においては、トランジスタ４０のチャネル長は、少なくともトランジスタ４０のチャネル幅よりも小さいことが好ましい。本発明の一態様に係るトランジスタ４０のチャネル長は、トランジスタ４０のチャネル幅に対し、０．１倍以上０．９９倍以下、好ましくは０．５倍以上０．８倍以下である。このような構成にすることで、良好な電気特性及び高い信頼性を有するトランジスタを実現できる。
　また、平面視で円形になるように絶縁体５２及び導電体４４の開口を形成することで、酸化物半導体４２、絶縁体４８、及び導電体４６は、同心円状に設けられる。これにより、導電体４６と酸化物半導体４２の距離が概略均一になるため、酸化物半導体４２にゲート電界を概略均一に印加することができる。
　半導体層に酸化物半導体を用いるトランジスタのチャネル形成領域は、ソース領域及びドレイン領域よりも、酸素欠損が少ない、または水素、窒素、金属元素などの不純物濃度が低いことが好ましい。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合があるため、チャネル形成領域においては、ＶＯＨも低減されていることが好ましい。このように、トランジスタのチャネル形成領域は、キャリア濃度が低い高抵抗領域である。よってトランジスタのチャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
　また、半導体層に酸化物半導体を用いるトランジスタのソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、トランジスタのソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　図３Ａ及び図３Ｂなどに示すように、酸化物半導体４２の一部は、絶縁体５２及び導電体４４の開口の外、つまり、導電体４４の上に位置する。なお、図３Ａ及び図３Ｂなどでは、酸化物半導体４２が、Ｙ方向において分断される構成を示しているが、本発明はこれに限られない。例えば、酸化物半導体４２は、Ｙ方向に延在して設けられてもよい。
　また、図３Ｂでは、酸化物半導体４２の側端部と導電体４４の側端部が一致する構造を示しているが、本発明はこれに限られるものではない。例えば、図７Ｂに示すように、酸化物半導体４２の側端部が、導電体４４の側端部より内側に位置する構成にしてもよい。または、酸化物半導体４２の側端部が、導電体４４の側端部より外側に位置する構造にしてもよい。
　酸化物半導体４２として用いる金属酸化物のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。酸化物半導体４２として、シリコンよりもバンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。オフ電流が小さいトランジスタをメモリセルに用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減できる。なお、一般的なＤＲＡＭにおいては、リフレッシュ動作の頻度を約１回／６０ｍｓｅｃとする必要があるが、本発明の一態様の記憶装置においては、リフレッシュ動作の頻度を約１回／１０ｓｅｃと、１０倍以上または１００倍以上のリフレッシュ動作の頻度とすることができる。なお、本発明の一態様の記憶装置とすることで、リフレッシュ動作は、１ｓｅｃ以上１００ｓｅｃ以下、好ましくは、５ｓｅｃ以上５０ｓｅｃ以下に１回の頻度とすることができる。
　なお、酸化物半導体４２としては、後述する［金属酸化物］の項目に記載の金属酸化物を、単層または積層で用いることができる。
　酸化物半導体４２として、具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　酸化物半導体４２に用いる金属酸化物の組成の分析には、例えば、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、または誘導結合高周波プラズマ発光分光法（ＩＣＰ−ＡＥＳ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ−Ａｔｏｍｉｃ　Ｅｍｉｓｓｉｏｎ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いることができる。または、これらの手法を複数組み合わせて分析を行ってもよい。なお、含有率が低い元素は、分析精度の影響により、実際の含有率と分析によって得られた含有率が異なる場合がある。例えば、元素Ｍの含有率が低い場合、分析によって得られた元素Ｍの含有率が、実際の含有率より低くなる場合がある。
　金属酸化物の形成には、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、形成後の金属酸化物の組成はスパッタリングターゲットの組成と異なる場合がある。特に、亜鉛は、形成後の金属酸化物における含有率が、スパッタリングターゲットと比較して５０％程度にまで減少する場合がある。
　酸化物半導体４２は、結晶性を有することが好ましい。特に、酸化物半導体４２として、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。例えば、基板加熱を伴うスパッタリング法により、酸化物半導体４２を成膜する、または酸素を含む雰囲気で酸化物半導体４２にマイクロ波処理を行うことで、酸化物半導体４２の結晶性を向上させることができる。
　ＣＡＡＣ−ＯＳは、複数の層状の結晶領域を有し、ｃ軸が被形成面の法線方向に配向していることが好ましい。例えば、酸化物半導体４２は、絶縁体５２及び導電体４４の開口の側壁、特に絶縁体５２の側面に対して、概略平行な層状の結晶を有することが好ましい。このような構成にすることで、トランジスタ４０のチャネル長方向に対して、酸化物半導体４２の層状の結晶が概略平行に形成されるため、トランジスタのオン電流を大きくすることができる。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物および欠陥（例えば、酸素欠損など）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　また、酸化物半導体４２としてＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることで、ソース電極またはドレイン電極による、酸化物半導体４２からの酸素の引き抜きを抑制できる。これにより、熱処理を行なっても、酸化物半導体４２から酸素が引き抜かれることを抑制できるため、トランジスタ４０は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　酸化物半導体４２の結晶性は、例えば、Ｘ線回折（ＸＲＤ：ＸＲａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）、または電子線回折（ＥＤ：Ｅｌｅｃｔｒｏｎ　Ｄｉｆｆｒａｃｔｉｏｎ）により解析できる。または、これらの手法を複数組み合わせて分析を行ってもよい。
　なお、図３Ａなどでは、酸化物半導体４２を単層で示したが、本発明はこれに限られるものではない。酸化物半導体４２は、化学組成が異なる複数の酸化物層の積層構造を有してもよい。例えば、上記金属酸化物から選ばれる複数種を適宜積層する構造にしてもよい。
　例えば、図８に示すように、酸化物半導体４２は、酸化物半導体４２ａと、酸化物半導体４２ａ上の酸化物半導体４２ｂとの積層構造を有してもよい。
　酸化物半導体４２ａに用いる材料の導電率は、酸化物半導体４２ｂに用いる材料の導電率と異なることが好ましい。
　例えば、酸化物半導体４２ａには、酸化物半導体４２ｂより導電率の高い材料を用いることができる。ソース電極又はドレイン電極として機能する導電体３２ｃ及び導電体４４と接する酸化物半導体４２ａに導電率の高い材料を用いることにより、酸化物半導体４２と導電体３２ｃとの接触抵抗、及び酸化物半導体４２と導電体４４との接触抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。
　ここで、ゲート電極として機能する導電体４６側に設けられる酸化物半導体４２ｂに導電率の高い材料を用いる場合、トランジスタのしきい値電圧がシフトし、ゲート電圧が０Ｖ時に流れるドレイン電流（以下、カットオフ電流とも記す）が大きくなってしまう場合がある。具体的には、トランジスタ４０がｎチャネル型のトランジスタである場合、しきい値電圧が低くなってしまう場合がある。したがって、酸化物半導体４２ｂには、酸化物半導体４２ａより導電率の低い材料を用いることが好ましい。これにより、トランジスタ４０がｎチャネル型のトランジスタである場合はしきい値電圧を高くすることができ、カットオフ電流が小さいトランジスタとすることができる。なお、カットオフ電流が小さいことをノーマリオフと記す場合がある。
　前述したように酸化物半導体４２を積層構造とし、酸化物半導体４２ａには、酸化物半導体４２ｂより導電率の高い材料を用いることにより、ノーマリオフ、かつオン電流が大きいトランジスタとすることができる。したがって、低い消費電力と高い性能が両立した半導体装置とすることができる。
　なお、酸化物半導体４２ａのキャリア濃度は、酸化物半導体４２ｂのキャリア濃度より高いことが好ましい。酸化物半導体４２ａのキャリア濃度を高くすることにより導電率が高くなり、酸化物半導体４２と導電体３２ｃとの接触抵抗、及び酸化物半導体４２と導電体４４との接触抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。酸化物半導体４２ｂのキャリア濃度を低くすることにより導電率が低くなり、ノーマリオフのトランジスタとすることができる。
　ここでは、酸化物半導体４２ａに酸化物半導体４２ｂより導電率の高い材料を用いる例を示したが、本発明の一態様はこれに限られない。酸化物半導体４２ａに、酸化物半導体４２ｂより導電率の低い材料を用いてもよい。酸化物半導体４２ａのキャリア濃度が、酸化物半導体４２ｂのキャリア濃度より低い構成とすることができる。
　酸化物半導体４２ａに用いる第１の金属酸化物のバンドギャップは、酸化物半導体４２ｂに用いる第２の金属酸化物のバンドギャップと異なることが好ましい。例えば、第１の金属酸化物のバンドギャップと第２の金属酸化物のバンドギャップの差は、０．１ｅＶ以上が好ましく、さらには０．２ｅＶ以上が好ましく、さらには０．３ｅＶ以上が好ましい。
　酸化物半導体４２ａに用いる第１の金属酸化物のバンドギャップは、酸化物半導体４２ｂに用いる第２の金属酸化物のバンドギャップより小さい構成とすることができる。これにより、酸化物半導体４２と導電体３２ｃとの接触抵抗、及び酸化物半導体４２と導電体４４との接触抵抗を低くすることができ、オン電流が大きいトランジスタとすることができる。また、トランジスタ４０がｎチャネル型のトランジスタである場合はしきい値電圧を高くすることができ、ノーマリオフのトランジスタとすることができる。
　ここでは、第１の金属酸化物のバンドギャップが、第２の金属酸化物のバンドギャップより小さい例を示したが、本発明の一態様はこれに限られない。第１の金属酸化物のバンドギャップが、第２の金属酸化物のバンドギャップより大きい構成とすることができる。
　前述したように、酸化物半導体４２ａに用いる第１の金属酸化物のバンドギャップは、酸化物半導体４２ｂに用いる第２の金属酸化物のバンドギャップより小さい構成とすることができる。第１の金属酸化物の組成は、第２の金属酸化物の組成と異なることが好ましい。第１の金属酸化物と第２の金属酸化物の組成を異ならせることで、バンドギャップを制御できる。例えば、第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より低いことが好ましい。具体的には、第１の金属酸化物及び第２の金属酸化物をＩｎ−Ｍ−Ｚｎ酸化物とする場合、第１の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成、第２の金属酸化物はＩｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］またはその近傍とすることができる。元素Ｍとして、ガリウム、アルミニウム、及びスズの一または複数を用いることが特に好ましい。
　第１の金属酸化物が元素Ｍを含まない構成としてもよい。例えば、酸化物半導体４２ａに用いる第１の金属酸化物をＩｎ−Ｚｎ酸化物とし、酸化物半導体４２ｂに用いる第２の金属酸化物をＩｎ−Ｍ−Ｚｎ酸化物とすることができる。具体的には、第１の金属酸化物をＩｎ−Ｚｎ酸化物とし、第２の金属酸化物をＩｎ−Ｇａ−Ｚｎ酸化物とすることができる。さらに具体的には、第１の金属酸化物はＩｎ：Ｚｎ＝１：１［原子数比］またはその近傍の組成、もしくはＩｎ：Ｚｎ＝４：１［原子数比］またはその近傍の組成とし、第２の金属酸化物はＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成とすることができる。
　ここでは、第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より低い例を示したが、本発明の一態様はこれに限られない。第１の金属酸化物の元素Ｍの含有率は、第２の金属酸化物の元素Ｍの含有率より高い構成としてもよい。なお、第１の金属酸化物と第２の金属酸化物で組成が異なればよく、元素Ｍ以外の元素の含有率が異なってもよい。
　酸化物半導体４２の膜厚は、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であって、２０ｎｍ以下、１５ｎｍ以下、１２ｎｍ以下、または１０ｎｍ以下であることが好ましい。
　酸化物半導体４２を構成する各層（ここでは、酸化物半導体４２ａ及び酸化物半導体４２ｂ）の膜厚は、酸化物半導体４２の膜厚が前述の範囲となるように決めればよい。酸化物半導体４２ａと導電体３２ｃとの接触抵抗、及び酸化物半導体４２ａと導電体４４との接触抵抗が求められる範囲になるように、酸化物半導体４２ａの膜厚を決めることができる。また、トランジスタのしきい値電圧が求められる範囲になるように、酸化物半導体４２ｂの膜厚を決めることができる。なお、酸化物半導体４２ａの膜厚は、酸化物半導体４２ｂの膜厚と同じであってもよく、異なってもよい。
　図８には、酸化物半導体４２が、酸化物半導体４２ａと酸化物半導体４２ｂの２層の積層構造である構成を示しているが、本発明はこれに限られるものではない。酸化物半導体４２は、３層以上の積層構造としてもよい。
　酸化物半導体４２を、導電体３２ｃ側から順に第１層乃至第３層の積層構造にする場合、例えば、第１層としてＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成である金属酸化物を用い、第２層としてＩｎ：Ｚｎ＝１：１［原子数比］またはその近傍の組成、もしくはＩｎ：Ｚｎ＝４：１［原子数比］またはその近傍の組成である金属酸化物を用い、第３層としてＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成である金属酸化物を用いる構成にしてもよい。例えば、第１層及び第３層の膜厚を１ｎｍ程度にし、第２層の膜厚を３ｎｍ乃至５ｎｍ程度にすることができる。
　ここで、第１層および第３層の伝導帯下端のエネルギーが、第２層の伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、第１層および第３層の電子親和力が、第２層の電子親和力より小さいことが好ましい。例えば、第１層および第３層の伝導帯下端のエネルギー（電子親和力）と、第２層の伝導帯下端のエネルギー（電子親和力）との差が、０．０５ｅＶ以上、０．３ｅＶ未満になることが好ましい。
　ここで、電子親和力または伝導帯下端のエネルギー準位Ｅｃは、真空準位と価電子帯上端のエネルギーＥｖとの差であるイオン化ポテンシャルＩｐと、エネルギーギャップＥｇから求めることができる。イオン化ポテンシャルＩｐは、例えば、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定することができる。エネルギーギャップＥｇは、例えば、分光エリプソメータを用いて測定することができる。
　上記のような構成にすることで、トランジスタ２００のオン電流を大きくし、且つ、ばらつきが少なく信頼性の高いトランジスタ構造とすることができる。
　絶縁体４８としては、後述する［絶縁体］の項目に記載の絶縁体を、単層または積層で用いることができる。例えば、絶縁体４８として、酸化シリコン又は酸化窒化シリコンを用いることができる。酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
　また、絶縁体４８として、後述する［絶縁体］の項目に記載の比誘電率が高い材料、所謂ｈｉｇｈ−ｋ材料を用いてもよい。例えば、酸化ハフニウムまたは酸化アルミニウムなどを用いてもよい。
　絶縁体４８の膜厚は、０．５ｎｍ以上１５ｎｍ以下とすることが好ましく、０．５ｎｍ以上１２ｎｍ以下とすることがより好ましく、０．５ｎｍ以上１０ｎｍ以下とすることがさらに好ましい。絶縁体４８は、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　絶縁体４８中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体４２のチャネル形成領域への、水、水素などの不純物の混入を抑制できる。
　絶縁体４８の一部は、絶縁体５２及び導電体４４の開口の外、つまり、導電体４４及び絶縁体５２の上に位置する。ここで、図６Ｅ、図６Ｆ、図７Ａ乃至図７Ｆ、及び図８に示すように、絶縁体４８は、酸化物半導体４２の側端部を覆うことが好ましい。これにより、導電体４６と酸化物半導体４２がショートするのを防ぐことができる。また、図７Ｂに示すように、絶縁体４８は、導電体４４の側端部を覆うことが好ましい。これにより、導電体４６と導電体４４がショートするのを防ぐことができる。
　なお、図３Ａなどでは、絶縁体４８を単層で示したが、本発明はこれに限られるものではない。絶縁体４８は、積層構造であってもよい。
　例えば、図８に示すように、絶縁体４８は、絶縁体４８ａと、絶縁体４８ａ上の絶縁体４８ｂと、絶縁体４８ｂ上の絶縁体４８ｃと、絶縁体４８ｃ上の絶縁体４８ｄとの積層構造を有してもよい。
　絶縁体４８ｂは、後述する［絶縁体］の項目に記載の比誘電率が低い材料を用いることが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。この場合、絶縁体４８ｂは、少なくとも酸素と、シリコンと、を有する。このような構成にすることで、導電体４６と導電体４４の間の寄生容量を低減できる。また、絶縁体４８ｂ中の、水、水素などの不純物の濃度は低減されていることが好ましい。
　絶縁体４８ａは、後述する［絶縁体］の項目に記載の酸素に対するバリア性を有する絶縁体を用いることが好ましい。絶縁体４８ａは、酸化物半導体４２と接する領域を有する。絶縁体４８ａが酸素に対するバリア性を有することで、熱処理などを行った際に、酸化物半導体４２から酸素が脱離することを抑制できる。よって、酸化物半導体４２に酸素欠損が形成されることを抑制できる。これにより、トランジスタ４０の電気特性を良好にし、信頼性を向上させることができる。絶縁体４８ａとして、例えば、酸化アルミニウムを用いるとよい。この場合、絶縁体４８ａは、少なくとも酸素と、アルミニウムと、を有する。
　絶縁体４８ｄは、後述する［絶縁体］の項目に記載の水素に対するバリア性を有する絶縁体を用いることが好ましい。これにより、導電体４６に含まれる不純物の、酸化物半導体４２への拡散を抑制できる。窒化シリコンは水素バリア性が高いため、絶縁体４８ｄとして好適である。この場合、絶縁体４８ｄは、少なくとも窒素と、シリコンと、を有する。
　絶縁体４８ｄは、さらに酸素に対するバリア性を有してもよい。絶縁体４８ｄは、絶縁体４８ｂと導電体４６の間に設けられている。したがって、絶縁体４８ｂに含まれる酸素の導電体４６への拡散を防ぎ、導電体４６の酸化を抑制できる。また、チャネル形成領域へ供給される酸素量の減少を抑制できる。
　また、絶縁体４８ｂと絶縁体４８ｄの間に絶縁体４８ｃを設けることが好ましい。絶縁体４８ｃは、後述する［絶縁体］の項目に記載の水素を捕獲する又は固着する機能を有する絶縁体を用いることが好ましい。絶縁体４８ｃを設けることで、酸化物半導体４２に含まれる水素を、より効果的に捕獲させる又は固着させることができる。よって、酸化物半導体４２中の水素濃度を低減できる。絶縁体４８ｃとして、例えば、酸化ハフニウムを用いるとよい。この場合、絶縁体４８ｃは、少なくとも酸素と、ハフニウムと、を有する。また、絶縁体４８ｃは、アモルファス構造を有してもよい。
　トランジスタ４０の微細化を図るにあたって、絶縁体４８ａ乃至絶縁体４８ｄの膜厚は薄いことが好ましく、前述の範囲内にすることが好ましい。代表的には、絶縁体４８ａ、絶縁体４８ｂ、絶縁体４８ｃ、及び絶縁体４８ｄの膜厚をそれぞれ、１ｎｍ、２ｎｍ、２ｎｍ、及び１ｎｍとする。このような構成にすることで、トランジスタ４０を微細化または高集積化しても良好な電気特性を有することができる。
　図８には、絶縁体４８が、絶縁体４８ａ乃至絶縁体４８ｄの４層の積層構造である構成を示しているが、本発明はこれに限られるものではない。絶縁体４８は、２層、３層又は５層以上の積層構造としてもよい。このとき、絶縁体４８に含まれる各層は、絶縁体４８ａ乃至絶縁体４８ｄから適宜選択するとよい。
　導電体４６としては、後述する［導電体］の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体４６として、タングステンなどの導電性が高い導電性材料を用いることができる。
　また、導電体４６として、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。当該導電性材料として、窒素を含む導電性材料（例えば、窒化チタンまたは窒化タンタルなど）、および酸素を含む導電性材料（例えば、酸化ルテニウムなど）などが挙げられる。これにより、導電体４６の導電率が低下するのを抑制できる。
　また、導電体４６を積層構造にしてもよい。例えば、図８に示すように、導電体４６は、導電体４６ａと、導電体４６ａ上の導電体４６ｂとの積層構造を有してもよい。このとき、例えば、導電体４６ａとして窒化チタンを用い、導電体４６ｂとしてタングステンを用いてもよい。このようにタングステンを積層して設けることで、導電体４６の導電性を向上させ、配線ＷＯＬとして十分に機能させることができる。
　図８には、導電体４６が、導電体４６ａと導電体４６ｂの２層の積層構造である構成を示しているが、本発明はこれに限られるものではない。導電体４６は、３層以上の積層構造としてもよい。
　図７Ａなどでは、導電体４６が絶縁体５２及び導電体４４の開口を埋め込むように設けられているが、本発明はこれに限られるものではない。例えば、導電体４６の中央部に、絶縁体５２及び導電体４４の開口の形状を反映した凹部が形成され、当該凹部の一部が絶縁体５２及び導電体４４の開口に位置する場合がある。このとき、当該凹部を無機絶縁材料などで充填する構成にしてもよい。
　また、図６Ａ乃至図７Ｆ等に示すように、導電体４６の一部が、絶縁体５２及び導電体４４の開口の外、つまり、導電体４４及び絶縁体５２の上に位置する構成にすることができる。このとき、図６Ｅ及び図７Ａ等に示すように、導電体４６の側端部は、酸化物半導体４２の側端部より内側に位置することが好ましい。これにより、導電体４６と酸化物半導体４２がショートするのを防ぐことができる。なお、導電体４６の側端部は、酸化物半導体４２の側端部と一致してもよいし、酸化物半導体４２の側端部より外側に位置してもよい。
　また、図３Ａ等に示すように、導電体４６の一部、絶縁体４８の一部、及び酸化物半導体４２の一部が、絶縁体５２及び導電体４４の開口の外、つまり、導電体４４及び絶縁体５２の上に位置する構成にすることができる。ここで、導電体４６の一部、絶縁体４８の一部、及び酸化物半導体４２の一部は、絶縁体５６に埋め込まれるように設けることが好ましい。このとき、導電体４６の上面の高さと絶縁体５６の上面の高さが一致することが好ましい。ただし、これに限られず、図７Ａなどに示すように、導電体４６を覆うように絶縁体５６を設ける構成にしてもよい。
　また、図３Ａ等に示すように、導電体４６の上面に接して、導電体５０を設ける構成にしてもよい。導電体５０としては、前述した［導電体］の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体５０として、タングステンなどの、導電性が高い導電性材料を用いることができる。
　導電体５０を設ける場合、導電体５０が配線ＷＯＬとして機能するので、導電体５０は、例えば、Ｘ方向に延伸して設ければよい。ここで、導電体４６は、平面視において、島状に形成すればよい。なお、本明細書等において、島状とは、同一工程で形成され、同一材料を用いた２以上の層が、物理的に分離されている状態であることを示す。
　導電体５０は、絶縁体５８に埋め込まれるように設けることが好ましい。このとき、導電体５０の上面の高さと絶縁体５８の上面の高さが一致することが好ましい。
　なお、図３Ａ等において、導電体５０の側端部が導電体４６の側端部と一致しているが、本発明はこれに限られるものではない。例えば、図６Ｅに示すように、導電体５０の側端部が、導電体４６の側端部より外側に位置してもよい。また、導電体５０の側端部が、導電体４６の側端部より内側に位置する構成にしてもよい。
　図３Ａ等に示すように、導電体３０ｃの上面に接して、導電体３２ｃが設けられる。導電体３２ｃは、平面視において、島状に形成される。導電体３２ｃは、絶縁体３８に埋め込まれるように設けることが好ましい。また、導電体３２ｃと同じ層に形成される、導電体３２ａ及び導電体３２ｂも、絶縁体３８に埋め込まれるように設けることが好ましい。このとき、導電体３２ａ乃至導電体３２ｃの上面の高さと絶縁体３８の上面の高さが一致することが好ましい。ただし、これに限られず、絶縁体３８を設けない構成にしてもよい。この場合、導電体３２ａ乃至導電体３２ｃは、絶縁体５２に覆われることになる。
　導電体３２ａ乃至導電体３２ｃとしては、後述する［導電体］の項目に記載の導電体を、単層または積層で用いることができる。導電体３２ａ乃至導電体３２ｃとして、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。このような構造にすることで、酸化物半導体４２によって導電体３２ｃが過剰に酸化されるのを抑制できる。または、導電体３２ｃとして、金属酸化物を用いてもよい。例えば、シリコンを添加したインジウム錫酸化物を用いてもよい。また、例えば、タングステンの上に、シリコンを添加したインジウム錫酸化物を積層した構造にしてもよい。このようにタングステンを積層して設けることで、導電体３２ｃの導電性を向上させることができる。
　また、図３Ａなどでは、導電体３２ｃの上面が平坦化された構成を示しているが、本発明はこれに限られるものではない。例えば、図６Ａに示すように、導電体３２ｃの上面に、絶縁体５２及び導電体４４の開口と重なる凹部が形成される構成にしてもよい。当該凹部を埋め込むように、酸化物半導体４２、絶縁体４８、及び導電体４６の少なくとも一部が形成される構成にすることで、酸化物半導体４２の導電体３２ｃ近傍まで、導電体４６のゲート電界を印加しやすくすることができる。
　また、例えば、図６Ｂに示すように、導電体３２ｃに、絶縁体５２及び導電体４４の開口と重なる開口が形成される構成にしてもよい。当該開口は、導電体３２ｃを貫通して形成され、当該開口において、導電体３０ｃの上面が露出する、つまり、酸化物半導体４２の下面が導電体３０ｃの上面に接する。このような構成にすることで、酸化物半導体４２の導電体３２ｃ近傍まで、導電体４６のゲート電界を印加しやすくすることができる。
　導電体４４としては、後述する［導電体］の項目に記載の導電体を、単層または積層で用いることができる。例えば、導電体４４として、タングステンなどの、導電性が高い導電性材料を用いることができる。
　導電体４４も導電体４６と同様に、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。このような構成にすることで、酸化物半導体４２によって導電体４４が過剰に酸化されるのを抑制できる。
　または、導電体４４として、金属酸化物を用いてもよい。例えば、シリコンを添加したインジウム錫酸化物を用いてもよい。また、例えば、タングステンの上に、シリコンを添加したインジウム錫酸化物を積層した構造にしてもよい。このようにタングステンを積層して設けることで、導電体４４の導電性を向上させ、配線ＷＢＬとして十分に機能させることができる。
　酸化物半導体４２と導電体３２ｃとが接することで、金属化合物、または酸素欠損が形成され、酸化物半導体４２の第２の低抵抗領域が低抵抗化する。導電体３２ｃと接する酸化物半導体４２が低抵抗化することで、酸化物半導体４２と導電体３２ｃとの接触抵抗を低減できる。同様に、酸化物半導体４２と導電体４４とが接することで、酸化物半導体４２の第１の低抵抗領域が低抵抗化する。したがって、酸化物半導体４２と導電体４４との接触抵抗を低減できる。
　また、図３Ｂなどに示すように、導電体４４は、絶縁体５４に埋め込まれるように設ける構成にしてもよい。このとき、導電体４４の上面の高さは、絶縁体５４の上面の高さと一致することが好ましい。このような構成にすることで、導電体４６から導電体４４（特に導電体４４の側端部）までの物理距離を大きくでき、導電体４６と導電体４４のショートを防ぐことができる。ただし、これに限られず、図７Ｂなどに示すように、絶縁体５４を設けない構成にしてもよい。
　また、図６Ｃに示すように、導電体４４と絶縁体５６の間に絶縁体５９を設ける構成にしてもよい。この場合、図３Ａなどに示す構成とは異なり、導電体４４の上面に酸化物半導体４２が接しない構成になる。
　さらに、図６Ｄに示すように、絶縁体５９、導電体４４、及び絶縁体５２の開口において、酸化物半導体４２の上面の高さが、絶縁体５２の上面の高さと一致するような構成にしてもよい。この構成では、酸化物半導体４２の上面が導電体４４の下面に接する。ここで、絶縁体４８及び導電体４６の上面の高さが、絶縁体５９の上面の高さと一致することが好ましい。この構成では、導電体４６の上面が導電体５０の下面に接する。このような構成にすることで、酸化物半導体４２、絶縁体４８、及び導電体４６が、絶縁体５９、導電体４４、及び絶縁体５２の開口にしか形成されないので、酸化物半導体４２、絶縁体４８、及び導電体４６をリソグラフィ法で加工する工程を行う必要がない。
　絶縁体３８、絶縁体５２、絶縁体５４、絶縁体５９、絶縁体５６、及び絶縁体５８は層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体３８、絶縁体５２、絶縁体５４、絶縁体５９、絶縁体５６、及び絶縁体５８としては、後述する［絶縁体］の項目に記載の、比誘電率が低い材料を含む絶縁体を、単層または積層で用いることができる。酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。
　また、絶縁体３８、絶縁体５２、絶縁体５４、絶縁体５９、絶縁体５６、及び絶縁体５８中の水、水素などの不純物濃度は低減されていることが好ましい。これにより、酸化物半導体４２のチャネル形成領域への、水、水素などの不純物の混入を抑制できる。
　また、チャネル形成領域近傍に配置される絶縁体５２は、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を用いることが好ましい。過剰酸素を含む絶縁体５２に熱処理を行うことで、絶縁体５２から酸化物半導体４２のチャネル形成領域に酸素を供給し、酸素欠損及びＶＯＨの低減を図ることができる。これにより、トランジスタ４０の電気特性を安定にし、信頼性の向上を図ることができる。
　なお、図３Ａなどでは、絶縁体５２を単層で示したが、本発明はこれに限られるものではない。絶縁体５２は、積層構造であってもよい。
　例えば、図６Ｆ、図７Ｅ、図７Ｆ、及び図８に示すように、絶縁体５２は、絶縁体５２ａと、絶縁体５２ａ上の絶縁体５２ｂと、絶縁体５２ｂ上の絶縁体５２ｃとの積層構造を有してもよい。
　絶縁体５２ｂには、酸素を含む絶縁体を用いることが好ましい。絶縁体５２ｂは、絶縁体５２ａ及び絶縁体５２ｃの少なくとも一つと比べて、酸素の含有量が多い領域を有することが好ましい。特に、絶縁体５２ｂは、絶縁体５２ａ及び絶縁体５２ｃのそれぞれと比べて、酸素の含有量が多い領域を有することが好ましい。絶縁体５２ｂの酸素の含有量を多くすることにより、酸化物半導体４２における絶縁体５２ｂと接する領域とその近傍に、ｉ型の領域を形成することが容易となる。
　絶縁体５２ｂには、加熱により酸素を放出する膜を用いるとより好ましい。トランジスタ４０の作製工程中にかかる熱により、絶縁体５２ｂが酸素を放出することで、酸化物半導体４２に酸素を供給することができる。絶縁体５２ｂから酸化物半導体４２、特に酸化物半導体４２のチャネル形成領域に酸素を供給することで、酸化物半導体４２中の酸素欠損及びＶＯＨの低減を図ることができ、良好な電気特性を示し、かつ信頼性の高いトランジスタとすることができる。
　例えば、酸素を含む雰囲気下における加熱処理、または、酸素を含む雰囲気下におけるプラズマ処理を行うことで、絶縁体５２ｂに酸素を供給することができる。また、絶縁体５２ｂの上面に、スパッタリング法により、酸素雰囲気下で酸化物膜を成膜することで酸素を供給してもよい。その後、当該酸化物膜を除去してもよい。
　絶縁体５２ｂは、スパッタリング法、またはプラズマ化学気相堆積（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などの成膜方法で形成することが好ましい。特に、スパッタリング法を用い、成膜ガスに水素ガスを用いない成膜方法で成膜することで、水素の含有量の極めて少ない膜とすることができる。そのため、酸化物半導体４２に水素が供給されることを抑制し、トランジスタ４０の電気特性の安定化を図ることができる。
　トランジスタ４０のチャネル長が小さい場合、チャネル形成領域の酸素欠損及びＶＯＨの電気特性及び信頼性への影響が特に大きくなる。絶縁体５２ｂから酸化物半導体４２に酸素を供給することにより、少なくとも酸化物半導体４２の絶縁体５２ｂと接する領域で酸素欠損及びＶＯＨが増加することを抑制できる。したがって、良好な電気特性及び高い信頼性を有するチャネル長の小さいトランジスタを実現できる。
　絶縁体５２ａ及び絶縁体５２ｃにはそれぞれ、後述する［絶縁体］の項目に記載の、酸素に対するバリア性を有する絶縁体を用いることが好ましい。これにより、絶縁体５２ｂに含まれる酸素が、加熱により絶縁体５２ａを介して基板側に拡散すること、及び、絶縁体５２ｃを介して絶縁体５６側に拡散することを抑制できる。言い換えると、酸素が拡散しにくい絶縁体５２ａ及び絶縁体５２ｃで絶縁体５２ｂの上下を挟持することで、絶縁体５２ｂに含まれる酸素を閉じ込めることができる。これにより、酸化物半導体４２に効果的に酸素を供給することができる。
　また、絶縁体５２ｂに含まれる酸素によって、導電体３２ｃ、及び導電体４４が酸化され、抵抗が高くなってしまう場合がある。絶縁体５２ｂと導電体３２ｃとの間に絶縁体５２ａを設けることにより、導電体３２ｃが酸化され、抵抗が高くなることを抑制できる。また、絶縁体５２ｂと導電体４４との間に絶縁体５２ｃを設けることにより、導電体４４が酸化され、抵抗が高くなることを抑制できる。それとともに、絶縁体５２ｂから酸化物半導体４２へ供給される酸素の量が増え、酸化物半導体４２中の酸素欠損を低減できる。
　また、酸化物半導体４２の、絶縁体５２ａに接する領域、及び絶縁体５２ｃに接する領域は、絶縁体５２ｂに接する領域と比較して、供給される酸素の量が少ない。よって、酸化物半導体４２の、絶縁体５２ａに接する領域、及び絶縁体５２ｃに接する領域は、低抵抗化する場合がある。つまり、絶縁体５２ａの膜厚を調整することで、ソース領域及びドレイン領域の一方として機能する第２の低抵抗領域の範囲を制御できる。同様に、絶縁体５２ｃの膜厚を調整することで、ソース領域及びドレイン領域の他方として機能する第１の低抵抗領域の範囲を制御できる。このように、ソース領域及びドレイン領域は、絶縁体５２ａ及び絶縁体５２ｃの膜厚で制御可能であるため、絶縁体５２ａ及び絶縁体５２ｃの膜厚は、トランジスタ４０に求める特性に合わせて、適宜設定すればよい。
　また、絶縁体５２ａ及び絶縁体５２ｃにはそれぞれ、後述する［絶縁体］の項目に記載の、水素に対するバリア性を有する絶縁体を用いることが好ましい。これにより、トランジスタの外から絶縁体５２ａ又は絶縁体５２ｃを介して、酸化物半導体４２に水素が拡散することを抑制できる。窒化シリコン膜、及び窒化酸化シリコン膜は、それぞれ、自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁体５２ａ及び絶縁体５２ｃに好適に用いることができる。なお、絶縁体５２ａ及び絶縁体５２ｃは、互いに同じ材料を用いてもよく、異なる材料を用いてもよい。
　絶縁体５２ａの膜厚は、絶縁体５２ｂの膜厚より小さいことが好ましい。また、絶縁体５２ｃの膜厚は、絶縁体５２ｂの膜厚より小さいことが好ましい。絶縁体５２ａ及び絶縁体５２ｃの膜厚はそれぞれ、１ｎｍ以上１５ｎｍ以下が好ましく、２ｎｍ以上１０ｎｍ以下がより好ましく、３ｎｍ以上７ｎｍ以下がより好ましく、さらには３ｎｍ以上５ｎｍ以下が好ましい。絶縁体５２ｂの膜厚は、３ｎｍ以上３０ｎｍ以下が好ましく、５ｎｍ以上２０ｎｍ以下がより好ましく、７ｎｍ以上１５ｎｍ以下がより好ましい。絶縁体５２ａ乃至絶縁体５２ｃの膜厚を前述の範囲とすることで、酸化物半導体４２中、特にチャネル形成領域の酸素欠損を低減できる。
　例えば、絶縁体５２ａ及び絶縁体５２ｃに窒化シリコンを用い、絶縁体５２ｂに酸化シリコンを用いることが好ましい。このとき、絶縁体５２ａ及び絶縁体５２ｃのそれぞれは、少なくともシリコンと、窒素と、を有する。また、絶縁体５２ｂは、少なくともシリコンと、酸素と、を有する。
　なお、図６Ｆ、図７Ｅ、図７Ｆ、及び図８では絶縁体５２が３層の積層構造である構成を示しているが、本発明の一態様はこれに限られない。絶縁体５２は、２層、または４層以上の積層構造であってもよい。
　また、図７Ｆ及び図８に示すように、導電体４６及び絶縁体４８を覆って、絶縁体５７を設けてもよい。絶縁体５７を設ける場合、絶縁体５７上に絶縁体５６を設ければよい。絶縁体５７には、後述する［絶縁体］の項目に記載の、水素に対するバリア性を有する絶縁体を用いることが好ましい。これにより、トランジスタの外から絶縁体４８を介して、酸化物半導体４２に水素が拡散することを抑制できる。窒化シリコン膜、及び窒化酸化シリコン膜は、それぞれ、自身からの不純物（例えば、水及び水素）の放出が少なく、酸素及び水素が透過しにくい特徴を有するため、絶縁体５７に好適に用いることができる。
［トランジスタ６０］
　なお、本実施の形態に示す記憶装置は、図５Ａ及び図５Ｂに示すように、トランジスタ２０の下にトランジスタ６０を設ける構成にしてもよい。トランジスタ６０は、基板６２上に設けられ、導電体６６、絶縁体６８、基板６２の一部からなる半導体領域６３、およびソース領域またはドレイン領域として機能する低抵抗領域６４ａ、および低抵抗領域６４ｂを有する。ここで、図５Ａは、図３Ａに対応する図面であり、図５Ｂは、図３Ｂに対応する図面である。
　トランジスタ６０は、図５Ｂに示すように、半導体領域６３の上面およびチャネル幅方向の側面が絶縁体６８を介して導電体６６に覆われている。このように、トランジスタ６０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ６０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ６０のオフ特性を向上させることができる。
　トランジスタ６０は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。また、ｐチャネル型のトランジスタ６０と、ｎチャネル型のトランジスタ６０を混在させる構成にしてもよい。
　半導体領域６３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域６４ａ、および低抵抗領域６４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。よって、基板６２として、例えば単結晶シリコン基板を用いることができる。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ６０をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域６４ａ、および低抵抗領域６４ｂは、半導体領域６３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体６６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、トランジスタのしきい値電圧（Ｖｔｈ）を調整することができる。具体的には、導電体に窒化チタンまたは窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンまたはアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図５Ａ及び図５Ｂに示すトランジスタ６０は一例であり、その構造に限定されず、回路構成及び駆動方法に応じて適切なトランジスタを用いればよい。
　トランジスタ６０を覆って、絶縁体７４、絶縁体７６、および絶縁体７８が順に積層して設けられている。また、半導体領域６３は、絶縁体７３によって、素子分離されている。絶縁体７３の形成は、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法または、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法などによって行うことができる。
　絶縁体７３、絶縁体７４、絶縁体７６、および絶縁体７８として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　絶縁体７６は、その下方に設けられるトランジスタ６０などによって生じる段差を平坦化する、平坦化膜として機能していてもよい。例えば、絶縁体７６の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体７８は、積層構造にしてもよい。例えば、絶縁体７８の上層に酸化シリコン、または酸化窒化シリコンを設け、絶縁体７８の下層には、基板６２、またはトランジスタ６０などから、トランジスタ２００が設けられる領域に、水素及び不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、窒化シリコンを用いることができる。ここで、トランジスタ２０等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ２０と、トランジスタ６０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、絶縁体７４、絶縁体７６、および絶縁体７８にトランジスタ２０、またはトランジスタ４０と電気的に接続する導電体７０（導電体７０ａ、導電体７０ｂ、導電体７０ｃ）、及び導電体７２（導電体７２ａ、導電体７２ｂ、導電体７２ｃ）等が埋め込まれている。なお、導電体７０、および導電体７２はプラグ、または配線として機能する。また、プラグまたは配線として機能する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体７０、および導電体７２等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンまたはモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムまたは銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体７８、および導電体７２上に、配線層を設けてもよい。当該配線層を介して、トランジスタ６０と、トランジスタ２０、またはトランジスタ４０とを電気的に接続することができる。
＜記憶装置の構成材料＞
　以下では、記憶装置に用いることができる構成材料について説明する。
［基板］
　上記記憶装置を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
［絶縁体］
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減できる。したがって、絶縁体の機能に応じて、材料を選択するとよい。なお、比誘電率が低い材料は、絶縁耐力が大きい材料でもある。
　比誘電率が高い（ｈｉｇｈ−ｋ）材料としては、例えば、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、ハフニウムジルコニウム酸化物、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、シリコン及びハフニウムを有する酸化窒化物、並びに、シリコン及びハフニウムを有する窒化物などが挙げられる。
　比誘電率が低い材料としては、例えば、酸化シリコン、酸化窒化シリコン、及び窒化酸化シリコンなどの無機絶縁材料、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）ポリイミド、ポリカーボネート、及びアクリルなどの樹脂が挙げられる。また、比誘電率が低い他の無機絶縁材料として、例えば、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、並びに、炭素及び窒素を添加した酸化シリコンなどが挙げられる。また、例えば、空孔を有する酸化シリコンが挙げられる。なお、これらの酸化シリコンは、窒素を含んでもよい。
　また、金属酸化物を用いたトランジスタは、不純物及び酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。不純物及び酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いることができる。具体的には、不純物及び酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化酸化シリコン、窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体などの、半導体と接する絶縁体、または半導体層の近傍に設ける絶縁体は、過剰酸素を含む領域を有する絶縁体であることが好ましい。例えば、過剰酸素を含む領域を有する絶縁体を半導体層と接する、または半導体層の近傍に設ける構造とすることで、半導体層が有する酸素欠損を低減することができる。過剰酸素を含む領域を形成しやすい絶縁体として、酸化シリコン、酸化窒化シリコン、または空孔を有する酸化シリコンなどが挙げられる。
　また、酸素に対するバリア性を有する絶縁体としては、アルミニウム及びハフニウムの一方または両方を含む酸化物、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）、酸化マグネシウム、または酸化ガリウム、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、窒化シリコン、並びに、窒化酸化シリコンなどが挙げられる。また、アルミニウム及びハフニウムの一方また両方を含む酸化物として、酸化アルミニウム、酸化ハフニウム、アルミニウム及ハフニウムを含む酸化物（ハフニウムアルミネート）、などが挙げられる。
　また、水素に対するバリア性を有する絶縁体としては、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコンまたは窒化酸化シリコン等が挙げられる。
　酸素に対するバリア性を有する絶縁体、及び水素に対するバリア性を有する絶縁体は、酸素及び水素の一方または両方に対するバリア性を有する絶縁体といえる。
　また、水素を捕獲するまたは固着する機能を有する絶縁体として、マグネシウムを含む酸化物、またはアルミニウム及びハフニウムの一方または両方を含む酸化物が挙げられる。また、これらの酸化物は、アモルファス構造を有することがより好ましい。アモルファス構造を有する酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲するまたは固着する性質を有する場合がある。なお、これらの金属酸化物は、アモルファス構造であることが好ましいが、一部に結晶領域が形成されていてもよい。
　なお、本明細書等において、バリア絶縁膜とは、バリア性を有する絶縁膜のことを指す。また、バリア性とは、対応する物質が拡散し難い性質（対応する物質が透過し難い性質、対応する物質の透過性が低い性質、または、対応する物質の拡散を抑制する機能ともいう）とする。なお、対応する物質を捕獲するまたは固着する（ゲッタリングともいう）機能を、バリア性と言い換えることができる。なお、対応する物質として記載される場合の水素は、例えば、水素原子、水素分子、並びに、水分子及びＯＨ−などの水素と結合した物質などの少なくとも一を指す。また、対応する物質として記載される場合の不純物は、特段の明示が無い限り、チャネル形成領域または半導体層における不純物を指し、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの少なくとも一を指す。また、対応する物質として記載される場合の酸素は、例えば、酸素原子、酸素分子などの少なくとも一を指す。具体的には、酸素に対するバリア性とは、酸素原子、酸素分子等の少なくとも一が拡散し難い性質を指す。
［導電体］
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または前述した金属元素を成分とする合金か、前述した金属元素を組み合わせた合金等を用いることが好ましい。前述した金属元素を成分とする合金として、当該合金の窒化物、または当該合金の酸化物を用いてもよい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、ルテニウムを含む窒化物、タンタル及びアルミニウムを含む窒化物、またはチタン及びアルミニウムを含む窒化物などの窒素を含む導電性材料、酸化ルテニウム、ストロンチウム及びルテニウムを含む酸化物、またはランタン及びニッケルを含む酸化物などの酸素を含む導電性材料、チタン、タンタル、またはルテニウムなどの金属元素を含む材料は、酸化しにくい導電性材料、酸素の拡散を抑制する機能を有する導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、タングステン、銅、またはアルミニウムを主成分とする導電性材料は、導電性が高いため、好ましい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に金属酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素及び酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素及び窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、及び、シリコンを添加したインジウム錫酸化物のうち一つまたは複数を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
［金属酸化物］
　金属酸化物は、格子欠陥を有する場合がある。格子欠陥とは、原子空孔、異種原子などの点欠陥、転位などの線欠陥、結晶粒界などの面欠陥、空隙などの体積欠陥がある。また、格子欠陥の生成の要因としては、構成元素の原子数の比率のずれ（構成原子の過不足）、及び不純物などがある。
　金属酸化物をトランジスタの半導体層に用いる場合、金属酸化物中の格子欠陥は、キャリアの生成または捕獲などを引き起こす要因となりうる。よって、格子欠陥が多い金属酸化物をトランジスタの半導体層に用いると、当該トランジスタの電気特性が不安定となる恐れがある。よって、トランジスタの半導体層に用いる金属酸化物は、格子欠陥が少ないことが好ましい。
　金属酸化物を用いたトランジスタは、特に、金属酸化物中のチャネル形成領域に酸素欠損（ＶＯ）及び不純物が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素がＶＯＨを形成し、キャリアとなる電子を生成する場合がある。このため、金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、金属酸化物中のチャネル形成領域では、酸素欠損及び不純物はできる限り低減されていることが好ましい。言い換えると、金属酸化物中のチャネル形成領域は、キャリア濃度が低減され、ｉ型化（真性化）または実質的にｉ型化されていることが好ましい。
　金属酸化物中に存在しやすい格子欠陥の種類、及び格子欠陥の存在量は、金属酸化物の構造または金属酸化物の成膜方法などによって異なる。
　金属酸化物の構造は、単結晶構造と、それ以外の構造（非単結晶の構造）と、に分けられる。非単結晶の構造としては、例えば、ＣＡＡＣ構造、多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）構造、ｎｃ構造、擬似非晶質（ａ−ｌｉｋｅ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ）構造、及び非晶質構造などがある。ａ−ｌｉｋｅ構造は、ｎｃ構造と非晶質構造との間の構造を有する。なお、結晶構造の分類については、後述する。
　また、ａ−ｌｉｋｅ構造を有する金属酸化物、及び非晶質構造を有する金属酸化物は、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ構造を有する金属酸化物、及び非晶質構造を有する金属酸化物は、ｎｃ構造を有する金属酸化物及びＣＡＡＣ構造を有する金属酸化物と比べて、結晶性が低い。また、ａ−ｌｉｋｅ構造を有する金属酸化物は、ｎｃ構造を有する金属酸化物及びＣＡＡＣ構造を有する金属酸化物と比べて、金属酸化物中の水素濃度が高い。よって、ａ−ｌｉｋｅ構造を有する金属酸化物、及び非晶質構造を有する金属酸化物では、格子欠陥が生成されやすい。
　よって、トランジスタの半導体層には、結晶性の高い金属酸化物を用いることが好ましい。例えば、ＣＡＡＣ構造を有する金属酸化物、または単結晶構造の金属酸化物を用いることが好ましい。当該金属酸化物をトランジスタに用いることで、良好な電気特性を有するトランジスタを実現できる。また、信頼性の高いトランジスタを実現できる。
　また、トランジスタのチャネル形成領域には、当該トランジスタのオン電流が大きくなる金属酸化物を用いることが好ましい。当該トランジスタのオン電流を大きくするには、当該トランジスタに用いる金属酸化物の移動度を高くするとよい。金属酸化物の移動度を高くするには、キャリア（ｎチャネル型トランジスタの場合は、電子）の伝送を向上させる、または、キャリアの伝送に寄与する散乱因子を低減する必要がある。なお、キャリアは、チャネル形成領域を介して、ソースからドレインに流れる。よって、キャリアがチャネル長方向に流れやすいチャネル形成領域を設けることで、トランジスタのオン電流を大きくすることができる。
　ここで、チャネル形成領域を含む金属酸化物に、結晶性の高い金属酸化物を用いることが好ましい。さらに、当該結晶は、複数の層（例えば、第１の層と、第２の層と、第３の層）が積層された結晶構造を有することが好ましい。つまり、当該結晶は、層状の結晶構造（層状結晶、層状構造ともいう）を有する。このとき、当該結晶のｃ軸の向きは、複数の層が積層される方向となる。当該結晶を有する金属酸化物には、例えば、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などが含まれる。
　また、上記結晶のｃ軸を、金属酸化物の被形成面または膜表面に対する法線方向に配向することが好ましい。これにより、複数の層は、金属酸化物の被形成面または膜表面に対して、平行または概略平行に配置される。つまり、複数の層は、チャネル長方向に広がる。
　例えば、上記のような３層の層状の結晶構造は、以下のような構造になる。第１の層は、当該第１の層が有する金属が中心に存在する酸素の八面体形の、原子の配位構造を有する。また、第２の層は、当該第２の層が有する金属が中心に存在する酸素の三方両錐形または四面体形の、原子の配位構造を有する。また、第３の層は、当該第３の層が有する金属が中心に存在する酸素の三方両錐形または四面体形の、原子の配位構造を有する。
　上記結晶の結晶構造として、例えば、ＹｂＦｅ２Ｏ４型構造、Ｙｂ２Ｆｅ３Ｏ７型構造、これらの変形型構造などがある。
　さらに、第１の層乃至第３の層のそれぞれは、一の金属元素、または、価数が同じである複数の金属元素と、酸素とで構成されることが好ましい。なお、第１の層を構成する一または複数の金属元素の価数と、第２の層を構成する一または複数の金属元素の価数と、は同じであることが好ましい。また、第１の層と、第２の層とは、同じ金属元素を有してもよい。また、第１の層を構成する一または複数の金属元素の価数と、第３の層を構成する一または複数の金属元素の価数と、は異なることが好ましい。
　上記構成にすることで、金属酸化物の結晶性を向上し、当該金属酸化物の移動度を高くすることができる。よって、当該金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタのオン電流が大きくなり、当該トランジスタの電気特性を向上させることができる。
　本発明の一態様の金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。本発明の一態様の金属酸化物は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウムがさらに好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
　本発明の一態様の酸化物半導体として、例えば、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯまたはＩＡＧＺＯとも記す）などを用いることができる。または、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などが挙げられる。
　金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。
　なお、金属酸化物は、インジウムに代えて、周期の数が大きい金属元素の一種または複数種を有してもよい。又は、金属酸化物は、インジウムに加えて、周期の数が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期の数が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。周期の数が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。
　また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
　また、金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　また、金属酸化物に含まれる全ての金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、金属酸化物に酸素欠損が形成されるのを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　また、金属酸化物に含まれる全ての金属元素の原子数の和に対するＩｎの原子数の割合を高くすることにより、トランジスタは大きいオン電流、及び高い周波数特性を得ることができる。
　本実施の形態では、金属酸化物として、Ｉｎ−Ｇａ−Ｚｎ酸化物を例に挙げて説明する場合がある。
　上記の層状の結晶構造を有する金属酸化物を形成するためには、一層ずつ原子を堆積することが好ましい。本発明の一態様の金属酸化物の成膜方法では、ＡＬＤ法を用いるため、上記の層状の結晶構造を有する金属酸化物を形成することが容易である。
　ＡＬＤ法としては、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、及び、プラズマ励起されたリアクタントを用いるプラズマＡＬＤ（ＰＥＡＬＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などが挙げられる。
　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、及び低温での成膜が可能、などの効果がある。また、ＰＥＡＬＤ法は、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素または塩素などの元素を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素または塩素などの元素を多く含む場合がある。なお、これらの元素の定量は、ＸＰＳまたはＳＩＭＳを用いて行うことができる。なお、本発明の一態様の金属酸化物の成膜方法では、ＡＬＤ法を用いるが、成膜時の基板温度が高い条件の採用、及び、不純物除去処理の実施の一方または双方を適用するため、これらを適用せずにＡＬＤ法を用いる場合に比べて、膜中に含まれる炭素及び塩素の量が少ないことがある。
　ＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＡＬＤ法は、原料ガスの導入量によって、得られる膜の組成を制御することができる。例えば、ＡＬＤ法では、原料ガスの導入量、導入回数（パルス回数ともいう）、１パルスに要する時間（パルス時間ともいう）などを調節することによって、任意の組成の膜を成膜することができる。また、例えば、ＡＬＤ法では、成膜しながら原料ガスを変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスを変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送及び圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　なお、ＡＬＤ法などを用いて金属酸化膜を成膜した後に、マイクロ波処理を行うことが好ましく、酸素を含む雰囲気でマイクロ波処理を行うことがより好ましい。
　酸素を含む雰囲気でマイクロ波処理を行うことで、マイクロ波、ＲＦなどの高周波を用いて酸素ガスをプラズマ化し、当該酸素プラズマを金属酸化物に作用させることができる。このとき、マイクロ波、ＲＦなどの高周波を金属酸化物に照射することもできる。つまり、金属酸化物に、マイクロ波、ＲＦなどの高周波、酸素プラズマなどを作用させることができる。
　高周波、酸素プラズマなどの作用により、金属酸化物の不純物濃度を低減できる。例えば、金属酸化物中の水素を水分子として脱離することができる。また、例えば、金属酸化物中の炭素をオキソカーボン（ＣＯおよび／またはＣＯ２）として脱離することができる。また、酸素プラズマで発生した酸素ラジカルを金属酸化物に供給することで、金属酸化物中の酸素欠損、ＶＯＨなどを低減できる。
　また、高周波、酸素プラズマなどの作用により、金属酸化物中の原子に、マイクロ波処理の処理温度以上のエネルギーが与えられる。よって、金属酸化物中の金属原子および酸素原子の再配列が促進され、金属酸化物の結晶性を向上させることができる。なお、金属酸化物の、不純物濃度および欠陥（酸素欠損、及びＶＯＨ等）の量を低減するほど、金属酸化物の結晶性は向上しやすい傾向がある。つまり、酸素を含む雰囲気でのマイクロ波処理は、金属酸化物中の不純物濃度及び欠陥量の低減、並びに金属酸化物の結晶性向上をもたらす。
［［金属酸化物を有するトランジスタ］］
　続いて、金属酸化物（酸化物半導体）をトランジスタに用いる場合について説明する。以下では、半導体層に酸化物半導体を用いたトランジスタをＯＳトランジスタと記し、半導体層にシリコンを用いたトランジスタをＳｉトランジスタと記す場合がある。
　本発明の一態様の金属酸化物（酸化物半導体）をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現できる。また、信頼性の高いトランジスタを実現できる。また、微細化または高集積化されたトランジスタを実現できる。例えば、チャネル長が２ｎｍ以上３０ｎｍ以下のトランジスタを作製しうる。
　トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３以下、より好ましくは１×１０１５ｃｍ−３以下、より好ましくは１×１０１３ｃｍ−３以下、より好ましくは１×１０１１ｃｍ−３以下、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、炭素、窒素などが挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１ａｔｏｍｉｃ％未満の元素は不純物といえる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型または実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域及びドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのチャネル長又はゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さである。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
［［金属酸化物中の不純物］］
　ここで、金属酸化物（酸化物半導体）中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンまたは炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における炭素の濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域におけるシリコンの濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における窒素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域における水素濃度は、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
［その他の半導体材料］
　酸化物半導体４２は、トランジスタのチャネル形成領域を含む半導体層と言い換えることができる。半導体層に用いることができる半導体材料は、上述の金属酸化物に限られない。半導体層して、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、単体元素の半導体、化合物半導体、又は層状物質（原子層物質、２次元材料などともいう）などを半導体材料に用いることが好ましい。
　ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合またはイオン結合によって形成される層が、ファンデルワールス力のような、共有結合またはイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供できる。
　半導体材料に用いることができる単体元素の半導体として、シリコン、及びゲルマニウムなどが挙げられる。半導体層に用いることができるシリコンとして、単結晶シリコン、多結晶シリコン、微結晶シリコン、及び非晶質シリコンが挙げられる。多結晶シリコンとして、例えば、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｐｏｌｙ　Ｓｉｌｉｃｏｎ）が挙げられる。
　半導体材料に用いることができる化合物半導体として、炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、窒化ホウ素、及びヒ化ホウ素などが挙げられる。半導体層に用いることができる窒化ホウ素は、アモルファス構造を含むことが好ましい。半導体層に用いることができるヒ化ホウ素は、立方晶構造の結晶を含むことが好ましい。
　層状物質として、グラフェン、シリセン、炭窒化ホウ素、カルコゲン化物などがある。層状物質としての炭窒化ホウ素は、炭素原子、窒素原子、及びホウ素原子が平面上に六角形格子構造で配列している。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
　半導体層として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。半導体層として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。上述の遷移金属カルコゲナイドを、半導体層に適用することで、オン電流が大きい記憶装置を提供できる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、先の実施の形態に示すトランジスタ２０の構成例について、図９乃至図１６を用いて説明する。
＜半導体装置の構成例＞
　図９Ａ乃至図９Ｄは、半導体装置（トランジスタ２００）の上面図および断面図である。図９Ａは、当該半導体装置の上面図である。また、図９Ｂ乃至図９Ｄは、当該半導体装置の断面図である。ここで、図９Ｂは、図９ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図９Ｃは、図９ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図９Ｄは、図９ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、図９Ａの上面図では、図の明瞭化のために一部の要素を省いている。また、図１０Ａ乃至図１５Ｄに、トランジスタ２００のチャネル長方向の断面拡大図を示す。また、図１６Ａ及び図１６Ｂに、トランジスタ２００のチャネル長方向の断面図を示す。
　トランジスタ２００は、絶縁体２１６に埋め込まれるように設けられた導電体２０５（導電体２０５ａ及び導電体２０５ｂ）と、絶縁体２１６及び導電体２０５上の絶縁体２２１と、絶縁体２２１上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０（酸化物２３０ａ及び酸化物２３０ｂ）と、酸化物２３０上の、導電体２４２ａ（導電体２４２ａ１及び導電体２４２ａ２）及び導電体２４２ｂ（導電体２４２ｂ１及び導電体２４２ｂ２）と、導電体２４２ａ上の絶縁体２７１ａと、導電体２４２ｂ上の絶縁体２７１ｂと、酸化物２３０上の絶縁体２５０と、絶縁体２５０上の導電体２６０（導電体２６０ａ及び導電体２６０ｂ）と、を有する。
　絶縁体２７１ａ、２７１ｂ上には、絶縁体２７５が設けられ、絶縁体２７５上には絶縁体２８０が設けられている。絶縁体２５５、絶縁体２５０、及び導電体２６０は、絶縁体２８０及び絶縁体２７５に設けられた開口の内部に配置されている。また、絶縁体２８０上及び導電体２６０上に絶縁体２８２が設けられている。また、絶縁体２８２上に絶縁体２８３が設けられている。また、基板（図示せず）上に絶縁体２１５が設けられており、絶縁体２１５上に絶縁体２１６及び導電体２０５が設けられている。また、導電体２４２ａ２、導電体２４２ｂ２、絶縁体２７１ａ、絶縁体２７１ｂ、絶縁体２７５、及び絶縁体２８０と、絶縁体２５０の間に、絶縁体２５５が設けられている。
　ここで、トランジスタ２００は、実施の形態１に示すトランジスタ２０に対応している。つまり、酸化物２３０は酸化物半導体２２に、導電体２４２ａは導電体２４ａに、導電体２４２ｂは導電体２４ｂに、絶縁体２５０は絶縁体２８に、導電体２６０は導電体２６に、絶縁体２８０は絶縁体３４に、対応する。
　酸化物２３０は、トランジスタ２００のチャネル形成領域として機能する領域を有する。また、導電体２６０は、トランジスタ２００の第１のゲート電極（上側のゲート電極）として機能する領域を有する。絶縁体２５０は、トランジスタ２００の第１のゲート絶縁体として機能する領域を有する。また、導電体２０５は、トランジスタ２００の第２のゲート電極（下側のゲート電極）として機能する領域を有する。絶縁体２２４、絶縁体２２２、及び絶縁体２２１は、それぞれ、トランジスタ２００の第２のゲート絶縁体として機能する領域を有する。
　導電体２４２ａは、トランジスタ２００のソース電極またはドレイン電極の一方として機能する領域を有する。導電体２４２ｂは、トランジスタ２００のソース電極またはドレイン電極の他方として機能する領域を有する。
　酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、を有することが好ましい。酸化物２３０ｂの下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、本実施の形態では、酸化物２３０が、酸化物２３０ａ及び酸化物２３０ｂの２層構造である例を示すが、これに限定されない。酸化物２３０は、例えば、酸化物２３０ｂの単層構造であってもよく、３層以上の積層構造としてもよい。
　酸化物２３０ｂには、トランジスタ２００における、チャネル形成領域と、チャネル形成領域を挟むように設けられるソース領域及びドレイン領域と、が形成される。チャネル形成領域の少なくとも一部は、導電体２６０と重なる。ソース領域は導電体２４２ａと重なり、ドレイン領域は導電体２４２ｂと重なる。なお、ソース領域とドレイン領域は互いに入れ替えることができる。
　チャネル形成領域は、ソース領域及びドレイン領域よりも、酸素欠損が少ない、または不純物濃度が低いため、キャリア濃度が低い高抵抗領域である。よって、チャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
　また、ソース領域及びドレイン領域は、酸素欠損が多い、または水素、窒素、金属元素などの不純物濃度が高いため、キャリア濃度が高い低抵抗領域である。すなわち、ソース領域及びドレイン領域は、チャネル形成領域と比較してキャリア濃度が高い、ｎ型の領域（低抵抗領域）である。
　なお、チャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下、１×１０１７ｃｍ−３未満、１×１０１６ｃｍ−３未満、１×１０１５ｃｍ−３未満、１×１０１４ｃｍ−３未満、１×１０１３ｃｍ−３未満、１×１０１２ｃｍ−３未満、１×１０１１ｃｍ−３未満、または、１×１０１０ｃｍ−３未満であることが好ましい。また、チャネル形成領域のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　なお、酸化物２３０ｂのキャリア濃度を低くする場合においては、酸化物２３０ｂ中の不純物濃度を低くし、欠陥準位密度を低くする。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、キャリア濃度の低い酸化物半導体（または金属酸化物）を、高純度真性または実質的に高純度真性な酸化物半導体（または金属酸化物）と呼ぶ場合がある。
　トランジスタ２００の電気特性を安定にするためには、酸化物２３０ｂ中の不純物濃度を低減することが有効である。また、酸化物２３０ｂの不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。なお、酸化物２３０ｂ中の不純物とは、例えば、酸化物２３０ｂを構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物といえる。
　なお、チャネル形成領域、ソース領域、及び、ドレイン領域は、それぞれ、酸化物２３０ｂだけでなく、酸化物２３０ａまで形成されていてもよい。
　また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、並びに、水素、及び窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、並びに、水素、及び窒素などの不純物元素の濃度が減少していてもよい。
　酸化物２３０（酸化物２３０ａ及び酸化物２３０ｂ）には、半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　半導体として機能する金属酸化物のバンドギャップは、上記のように、シリコンのバンドギャップよりも大きいことが好ましい。バンドギャップの大きい金属酸化物を用いた、ＯＳトランジスタは、オフ電流が小さいため、半導体装置の消費電力を十分に低減できる。また、ＯＳトランジスタの周波数特性が高いため、半導体装置を高速に動作させることができる。
　酸化物２３０は、金属酸化物（酸化物半導体）を有することが好ましい。酸化物２３０に用いることができる金属酸化物として、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。金属酸化物は、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、酸素との結合エネルギーが高い金属元素又は半金属元素であり、例えば、酸素との結合エネルギーがインジウムよりも高い金属元素又は半金属元素である。元素Ｍとして、具体的には、アルミニウム、ガリウム、スズ、イットリウム、チタン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ジルコニウム、モリブデン、ハフニウム、タンタル、タングステン、ランタン、セリウム、ネオジム、マグネシウム、カルシウム、ストロンチウム、バリウム、ホウ素、シリコン、ゲルマニウム、及びアンチモンなどが挙げられる。金属酸化物が有する元素Ｍは、上記元素のいずれか一種または複数種であることが好ましく、アルミニウム、ガリウム、スズ、及びイットリウムから選ばれた一種または複数種であることがより好ましく、ガリウムがさらに好ましい。なお、本明細書等において、金属元素と半金属元素をまとめて「金属元素」と呼ぶことがあり、本明細書等に記載の「金属元素」には半金属元素が含まれることがある。
　酸化物２３０は、例えば、インジウム亜鉛酸化物（Ｉｎ−Ｚｎ酸化物）、インジウムスズ酸化物（Ｉｎ−Ｓｎ酸化物）、インジウムチタン酸化物（Ｉｎ−Ｔｉ酸化物）、インジウムガリウム酸化物（Ｉｎ−Ｇａ酸化物）、インジウムガリウムアルミニウム酸化物（Ｉｎ−Ｇａ−Ａｌ酸化物）、インジウムガリウムスズ酸化物（Ｉｎ−Ｇａ−Ｓｎ酸化物）、ガリウム亜鉛酸化物（Ｇａ−Ｚｎ酸化物、ＧＺＯとも記す）、アルミニウム亜鉛酸化物（Ａｌ−Ｚｎ酸化物、ＡＺＯとも記す）、インジウムアルミニウム亜鉛酸化物（Ｉｎ−Ａｌ−Ｚｎ酸化物、ＩＡＺＯとも記す）、インジウムスズ亜鉛酸化物（Ｉｎ−Ｓｎ−Ｚｎ酸化物）、インジウムチタン亜鉛酸化物（Ｉｎ−Ｔｉ−Ｚｎ酸化物）、インジウムガリウム亜鉛酸化物（Ｉｎ−Ｇａ−Ｚｎ酸化物、ＩＧＺＯとも記す）、インジウムガリウムスズ亜鉛酸化物（Ｉｎ−Ｇａ−Ｓｎ−Ｚｎ酸化物、ＩＧＺＴＯとも記す）、インジウムガリウムアルミニウム亜鉛酸化物（Ｉｎ−Ｇａ−Ａｌ−Ｚｎ酸化物、ＩＧＡＺＯまたはＩＡＧＺＯとも記す）などを用いることができる。または、シリコンを含むインジウムスズ酸化物、ガリウムスズ酸化物（Ｇａ−Ｓｎ酸化物）、アルミニウムスズ酸化物（Ａｌ−Ｓｎ酸化物）などを用いることができる。
　金属酸化物に含まれる全ての金属元素の原子数の和に対するインジウムの原子数の割合を高くすることにより、トランジスタの電界効果移動度を高めることができる。
　なお、金属酸化物は、インジウムに代えて、又は、インジウムに加えて、周期番号が大きい金属元素の一種または複数種を有してもよい。金属元素の軌道の重なりが大きいほど、金属酸化物におけるキャリア伝導は大きくなる傾向がある。よって、周期番号が大きい金属元素を含むことで、トランジスタの電界効果移動度を高めることができる場合がある。周期番号が大きい金属元素として、第５周期に属する金属元素、及び第６周期に属する金属元素などが挙げられる。当該金属元素として、具体的には、イットリウム、ジルコニウム、銀、カドミウム、スズ、アンチモン、バリウム、鉛、ビスマス、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムなどが挙げられる。なお、ランタン、セリウム、プラセオジム、ネオジム、プロメチウム、サマリウム、及びユウロピウムは、軽希土類元素と呼ばれる。
　また、金属酸化物は、非金属元素の一種または複数種を有してもよい。金属酸化物が非金属元素を有することで、トランジスタの電界効果移動度を高めることができる場合がある。非金属元素として、例えば、炭素、窒素、リン、硫黄、セレン、フッ素、塩素、臭素、及び水素などが挙げられる。
　また、金属酸化物に含まれる全ての金属元素の原子数の和に対する亜鉛の原子数の割合を高くすることにより、結晶性の高い金属酸化物となり、金属酸化物中の不純物の拡散を抑制できる。したがって、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　また、金属酸化物に含まれる全ての金属元素の原子数の和に対する元素Ｍの原子数の割合を高くすることにより、金属酸化物に酸素欠損が形成されるのを抑制できる。したがって、酸素欠損に起因するキャリア生成が抑制され、オフ電流の小さいトランジスタとすることができる。また、トランジスタの電気特性の変動が抑制され、信頼性を高めることができる。
　前述したように、酸化物２３０に適用する金属酸化物の組成により、トランジスタの電気特性、及び信頼性が異なる。したがって、トランジスタに求められる電気特性、及び信頼性に応じて金属酸化物の組成を異ならせることにより、優れた電気特性と高い信頼性を両立した半導体装置とすることができる。
　酸化物２３０は、化学組成が異なる複数の酸化物層の積層構造を有することが好ましい。例えば、酸化物２３０ａに用いる金属酸化物において、主成分である金属元素に対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、主成分である金属元素に対する元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。当該構成にすることで、酸化物２３０ａよりも下方に形成された構造物からの、酸化物２３０ｂに対する、不純物及び酸素の拡散を抑制できる。
　また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。当該構成することで、トランジスタ２００は大きいオン電流、及び高い周波数特性を得ることができる。
　また、酸化物２３０ａ及び酸化物２３０ｂが、酸素以外に共通の元素を主成分として有することで、酸化物２３０ａ及び酸化物２３０ｂの界面における欠陥準位密度を低減できる。酸化物２３０ａ及び酸化物２３０ｂの界面における欠陥準位密度を低減できる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は大きいオン電流、及び高い周波数特性を得ることができる。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。また、酸化物２３０ｂとして、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。または、酸化物２３０ｂとして、元素Ｍを含まず、Ｉｎ：Ｚｎ＝１：１［原子数比］もしくはその近傍の組成、またはＩｎ：Ｚｎ＝４：１［原子数比］もしくはその近傍の組成の金属酸化物を用いることができる。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。また、酸化物２３０として酸化物２３０ｂの単層を設ける場合、酸化物２３０ｂとして、酸化物２３０ａに用いることができる金属酸化物を適用してもよい。また、酸化物２３０ａ、及び酸化物２３０ｂに用いることのできる金属酸化物の組成については、上記に限定されない。例えば、酸化物２３０ａに用いることのできる金属酸化物の組成は、酸化物２３０ｂに適用してもよい。同様に、酸化物２３０ｂに用いることのできる金属酸化物の組成は、酸化物２３０ａに適用してもよい。
　また、酸化物２３０ａ、および酸化物２３０ｂのいずれか一方または両方において、上記組成の金属酸化物を積層してもよい。例えば、酸化物２３０ｂを、Ｉｎ：Ｚｎ＝４：１［原子数比］の金属酸化物層、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物層の順に積層した積層膜にしてもよい。なお、上記酸化物２３０ｂにおいて、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の金属酸化物層の代わりに、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］の金属酸化物層、またはＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の金属酸化物層を用いてもよい。
　なお、上記金属酸化物は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または、ＡＬＤ法を用いて成膜することができる。また、上記の成膜方法を組み合わせてもよく、例えば、酸化物２３０ａをスパッタリング法で成膜し、酸化物２３０ｂをＡＬＤ法で成膜する構成にしてもよい。また、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
　また、酸化物２３０を、図１１Ａ及び図１１Ｂに示すように、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃの３層積層構造にしてもよい。ここで、酸化物２３０ｃは、酸化物２３０ａに用いることができる金属酸化物を用いればよい。酸化物２３０ｃは、酸化物２３０ａ及び酸化物２３０ｂと連続成膜された後で、島状に加工されたものである。よって、平面視において、酸化物２３０ｃの端部は、酸化物２３０ａの端部及び酸化物２３０ｂの端部と一致、または概略一致する。また、酸化物２３０ｃは、導電体２４２ａと導電体２４２ｂに挟まれた領域において、絶縁体２５０と接する。なお、図１１Ａは、図９Ｂに対応する拡大図であり、図１１Ｂは、図９Ｃに対応する拡大図である。
　上記構造において、例えば、酸化物２３０ａとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成である金属酸化物を用い、酸化物２３０ｂとしてＩｎ：Ｚｎ＝１：１［原子数比］またはその近傍の組成、もしくはＩｎ：Ｚｎ＝４：１［原子数比］またはその近傍の組成である金属酸化物を用い、酸化物２３０ｃとしてＩｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］またはその近傍の組成である金属酸化物を用いる構成にすることができる。例えば、酸化物２３０ａ及び酸化物２３０ｃの膜厚を１ｎｍ程度にし、酸化物２３０ｂの膜厚を３ｎｍ乃至５ｎｍ程度にすることができる。
　ここで、酸化物２３０ａ及び酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａ及び酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。例えば、酸化物２３０ａ及び酸化物２３０ｃの伝導帯下端のエネルギー（電子親和力）と、酸化物２３０ｂの伝導帯下端のエネルギー（電子親和力）との差が、０．０５ｅＶ以上、０．３ｅＶ未満になることが好ましい。
　上記のような構成にすることで、トランジスタ２００のオン電流を大きくし、且つ、ばらつきが少なく信頼性の高いトランジスタ構造とすることができる。
　また、酸化物２３０の３層構造は、図１１Ａ及び図１１Ｂに示す構造に限られるものではない。例えば、図１２Ａ及び図１２Ｂに示す構造にすることもできる。図１２Ａ及び図１２Ｂに示す構造では、絶縁体２５０の下面及び側面に接して、酸化物２３０ｃが設けられる。よって、絶縁体２８０及び絶縁体２７５に形成された開口内において、酸化物２３０ｃは絶縁体２５０に覆われている。また、酸化物２３０ｃは、導電体２４２ａと導電体２４２ｂに挟まれた領域において、酸化物２３０ｂと接する。なお、図１２Ａは、図９Ｂに対応する拡大図であり、図１２Ｂは、図９Ｃに対応する拡大図である。
　また、トランジスタ２００において、酸化物２３０ｂは、結晶性を有することが好ましい。特に、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳを用いることが好ましい。
　ＣＡＡＣ−ＯＳは、結晶性の高い、緻密な構造を有しており、不純物及び欠陥（例えば、酸素欠損）が少ない金属酸化物である。特に、金属酸化物の形成後に、金属酸化物が多結晶化しない程度の温度（例えば、４００℃以上６００℃以下）で加熱処理することで、ＣＡＡＣ−ＯＳをより結晶性の高い、緻密な構造にすることができる。このようにして、ＣＡＡＣ−ＯＳの密度をより高めることで、当該ＣＡＡＣ−ＯＳ中の不純物または酸素の拡散をより低減することができる。
　また、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　また、酸化物２３０ｂとしてＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることで、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるため、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸素欠損近傍の水素がＶＯＨを形成し、キャリアとなる電子を生成する場合がある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、及びＶＯＨはできる限り低減されていることが好ましい。言い換えると、酸化物半導体中のチャネル形成領域は、キャリア濃度が低減され、ｉ型（真性化）または実質的にｉ型であることが好ましい。
　これに対して、酸化物半導体の近傍に、加熱により脱離する酸素（以下、過剰酸素と呼ぶ場合がある）を含む絶縁体を設け、熱処理を行うことで、当該絶縁体から酸化物半導体に酸素を供給し、酸素欠損、及びＶＯＨを低減することができる。ただし、ソース領域またはドレイン領域に過剰な量の酸素が供給されると、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を引き起こすおそれがある。さらに、ソース領域またはドレイン領域に供給される酸素の量が基板面内でばらつくことで、トランジスタを有する半導体装置の特性にばらつきが出ることになる。また、当該絶縁体から酸化物半導体に供給する酸素が、ゲート電極、ソース電極、及びドレイン電極などの導電体に拡散すると、当該導電体が酸化してしまい、導電性が損なわれることなどにより、トランジスタの電気特性及び信頼性に悪影響を及ぼす場合がある。
　よって、酸化物半導体中において、チャネル形成領域は、キャリア濃度が低減され、ｉ型または実質的にｉ型であることが好ましいが、ソース領域及びドレイン領域は、キャリア濃度が高く、ｎ型であることが好ましい。つまり、酸化物半導体のチャネル形成領域の酸素欠損、及びＶＯＨを低減することが好ましい。また、ソース領域及びドレイン領域には過剰な量の酸素が供給されないようにすること、及びソース領域及びドレイン領域のＶＯＨの量が過剰に低減しないようにすることが好ましい。また、導電体２６０、導電体２４２ａ、及び導電体２４２ｂなどの導電率が低下することを抑制する構成にすることが好ましい。例えば、導電体２６０、導電体２４２ａ、及び導電体２４２ｂなどの酸化を抑制する構成にすることが好ましい。なお、酸化物半導体中の水素はＶＯＨを形成しうるため、ＶＯＨの量を低減するには、水素濃度を低減する必要がある。
　そこで、本実施の形態では、半導体装置を、チャネル形成領域の水素濃度を低減し、かつ、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の酸化を抑制し、かつ、ソース領域及びドレイン領域中の水素濃度が低減することを抑制する構成とする。
　酸化物２３０ｂにおけるチャネル形成領域と接する絶縁体２５０は、水素を捕獲または水素を固着する機能を有することが好ましい。これにより、酸化物２３０ｂのチャネル形成領域中の水素濃度を低減できる。よって、チャネル形成領域中のＶＯＨを低減し、チャネル形成領域をｉ型または実質的にｉ型とすることができる。
　ここで、図１０Ａに示すように、絶縁体２５０は、酸化物２３０に接する絶縁体２５０ａと、絶縁体２５０ａ上の絶縁体２５０ｂと、絶縁体２５０ｂ上の絶縁体２５０ｃと、絶縁体２５０ｃ上の絶縁体２５０ｄの積層構造とすることが好ましい。この場合、絶縁体２５０ａ及び絶縁体２５０ｃが水素を捕獲または水素を固着する機能を有することが好ましい。
　水素を捕獲または水素を固着する機能を有する絶縁体として、アモルファス構造を有する金属酸化物が挙げられる。絶縁体２５０ａ及び絶縁体２５０ｃとして、例えば、酸化マグネシウム、またはアルミニウム及びハフニウムの一方または双方を含む酸化物などの金属酸化物を用いることが好ましい。このようなアモルファス構造を有する金属酸化物では、酸素原子がダングリングボンドを有しており、当該ダングリングボンドで水素を捕獲または固着する性質を有する場合がある。つまり、アモルファス構造を有する金属酸化物は、水素を捕獲または固着する能力が高いといえる。
　また、絶縁体２５０ａ及び絶縁体２５０ｃに、高誘電率（ｈｉｇｈ−ｋ）材料を用いることが好ましい。なお、ｈｉｇｈ−ｋ材料の一例として、アルミニウム及びハフニウムの一方または双方を含む酸化物がある。絶縁体２５０ａ及び絶縁体２５０ｃとしてｈｉｇｈ−ｋ材料を用いることで、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　絶縁体２５０ａ及び絶縁体２５０ｃとして、アルミニウム及びハフニウムの一方または双方を含む酸化物を用いることが好ましく、アモルファス構造を有し、アルミニウム及びハフニウムの一方または双方を含む酸化物を用いることがより好ましい。
　本実施の形態では、絶縁体２５０ａとして、酸化アルミニウム膜を用いる。また、当該酸化アルミニウムは、アモルファス構造を有することが好ましい。ここで、酸化物２３０ｂに接して、絶縁体２５０ａを設けることにより、酸化物２３０ｂなどに含まれる水素を、より効果的に捕獲及び固着させることができる。
　本実施の形態では、絶縁体２５０ｃとして、酸化ハフニウムを用いる。ここで、絶縁体２５０ｂと絶縁体２５０ｄの間に、絶縁体２５０ｃを設けることにより、絶縁体２５０ｂなどに含まれる水素を、より効果的に捕獲及び固着させることができる。
　次に、絶縁体２５０ｂは、酸化シリコンまたは酸化窒化シリコンなどの、熱に対し安定な絶縁体を用いることが好ましい。なお、本明細書等において、酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を指す。例えば、酸化窒化シリコンと記載した場合は、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンと記載した場合は、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の酸化を抑制するために、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０それぞれの近傍に酸素に対するバリア絶縁体を設けることが好ましい。本実施の形態で説明する半導体装置において、当該絶縁体は、例えば、絶縁体２５０ａ、絶縁体２５０ｃ、絶縁体２５０ｄ、絶縁体２５５、及び絶縁体２７５である。
　なお、本明細書等において、バリア絶縁体とは、バリア性を有する絶縁体のことを指す。本明細書等において、バリア性を有するとは、対応する物質の透過を妨げる性質（透過性が低いともいう）を有することを指す。例えば、バリア性を有する絶縁体は、対応する物質が当該絶縁体内部に拡散しにくい性質を有する。また例えば、バリア性を有する絶縁体は、対応する物質を、当該絶縁体内部で捕獲、または固着する（ゲッタリングともいう）機能を有する。
　酸素に対するバリア絶縁体としては、例えば、アルミニウム及びハフニウムの一方または双方を含む酸化物、酸化マグネシウム、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、及び窒化酸化シリコンが挙げられる。また、アルミニウム及びハフニウムの一方または双方を含む酸化物として、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、並びに、ハフニウム及びシリコンを含む酸化物（ハフニウムシリケート）が挙げられる。例えば、絶縁体２５０ａ、絶縁体２５０ｃ、絶縁体２５０ｄ、絶縁体２５５、及び絶縁体２７５はそれぞれ、上記酸素に対するバリア絶縁体の単層構造または積層構造であると好ましい。例えば、絶縁体２５５を積層構造にする場合、酸化アルミニウム膜と、酸化アルミニウム膜上の窒化シリコン膜の２層構造にすることができる。
　絶縁体２５０ａ及び絶縁体２５５は、酸素に対するバリア性を有することが好ましい。絶縁体２５０ａ及び絶縁体２５５は、少なくとも絶縁体２８０よりも酸素を透過しにくいことが好ましい。絶縁体２５０ａは、導電体２４２ａ１の側面、及び導電体２４２ｂ１の側面と接する領域を有する。絶縁体２５５は、導電体２４２ａ１の上面、導電体２４２ｂ１の上面、導電体２４２ａ２の側面、及び導電体２４２ｂ２の側面と接する領域を有する。また、絶縁体２５０ａは、絶縁体２５５の側面に接する。絶縁体２５０ａ及び絶縁体２５５が酸素に対するバリア性を有することで、導電体２４２ａ及び導電体２４２ｂの側面が酸化され、当該側面に酸化膜が形成されることを抑制できる。これにより、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を起こすことを抑制できる。
　また、絶縁体２５０ａは、酸化物２３０ｂの上面及び側面、酸化物２３０ａの側面、絶縁体２２４の側面、及び絶縁体２２２の上面に接して設けられる。絶縁体２５０ａが酸素に対するバリア性を有することで、熱処理などを行った際に、酸化物２３０ｂのチャネル形成領域から酸素が脱離することを抑制できる。よって、酸化物２３０ａ及び酸化物２３０ｂに酸素欠損が形成されることを低減できる。
　また、絶縁体２５０ａ及び絶縁体２５５を設けることにより、絶縁体２８０に過剰な量の酸素が含まれていても、当該酸素が酸化物２３０ａ及び酸化物２３０ｂに過剰に供給されることを抑制し、適量の酸素を酸化物２３０ａ及び酸化物２３０ｂに供給することができる。よって、ソース領域及びドレイン領域が過剰に酸化され、トランジスタ２００のオン電流の低下、または電界効果移動度の低下を起こすことを抑制できる。
　アルミニウム及びハフニウムの一方または双方を含む酸化物は酸素に対するバリア性を有するため、絶縁体２５０ａとして好適に用いることができる。
　また、窒化シリコンも、酸素に対するバリア性を有するため、絶縁体２５５として好適に用いることができる。この場合、絶縁体２５５は、少なくとも窒素と、シリコンと、を有する絶縁体となる。また、絶縁体２５５は、水素に対するバリア性を有することが好ましい。これにより、導電体２４２ａ２、２４２ｂ２に含まれる水素などの不純物が、酸化物２３０ｂに拡散することを防ぐことができる。
　絶縁体２５０ｄも、酸素に対するバリア性を有することが好ましい。絶縁体２５０ｄは酸化物２３０のチャネル形成領域と導電体２６０との間、及び絶縁体２８０と導電体２６０との間に設けられている。当該構成にすることで、酸化物２３０のチャネル形成領域に含まれる酸素が導電体２６０へ拡散し、酸化物２３０のチャネル形成領域に酸素欠損が形成されることを抑制できる。また、酸化物２３０に含まれる酸素及び絶縁体２８０に含まれる酸素が導電体２６０へ拡散し、導電体２６０が酸化することを抑制できる。絶縁体２５０ｄは、少なくとも絶縁体２８０よりも酸素を透過しにくいことが好ましい。例えば、絶縁体２５０ｄとして、窒化シリコン膜を用いることが好ましい。この場合、絶縁体２５０ｄは、少なくとも窒素と、シリコンと、を有する絶縁体となる。
　また、絶縁体２５０ｄは、水素に対するバリア性を有することが好ましい。これにより、導電体２６０に含まれる水素などの不純物が、酸化物２３０ｂに拡散することを防ぐことができる。
　絶縁体２７５も、酸素に対するバリア性を有することが好ましい。絶縁体２７５は、絶縁体２８０と導電体２４２ａとの間、及び、絶縁体２８０と導電体２４２ｂとの間に設けられている。当該構成にすることで、絶縁体２８０に含まれる酸素が導電体２４２ａ及び導電体２４２ｂに拡散することを抑制できる。したがって、絶縁体２８０に含まれる酸素によって、導電体２４２ａ及び導電体２４２ｂが酸化されて抵抗率が増大し、オン電流が低減することを抑制できる。絶縁体２７５は、少なくとも絶縁体２８０よりも酸素を透過しにくいことが好ましい。例えば、絶縁体２７５として、窒化シリコンを用いることが好ましい。この場合、絶縁体２７５は、少なくとも窒素と、シリコンと、を有する絶縁体となる。
　酸化物２３０におけるソース領域及びドレイン領域の水素濃度が低減することを抑制するために、ソース領域及びドレイン領域それぞれの近傍に水素に対するバリア絶縁体を設けることが好ましい。本実施の形態で説明する半導体装置において、当該水素に対するバリア絶縁体は、例えば、絶縁体２７５である。
　水素に対するバリア絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの酸化物、及び窒化シリコンなどの窒化物が挙げられる。例えば、絶縁体２７５は、上記水素に対するバリア絶縁体の単層構造または積層構造であると好ましい。
　上記のような絶縁体２７５を設けることで、ソース領域及びドレイン領域の水素が外部に拡散するのを低減することができるので、ソース領域及びドレイン領域の水素濃度が低減するのを抑制することができる。したがって、ソース領域及びドレイン領域をｎ型とすることができる。
　上記構成にすることで、チャネル形成領域をｉ型または実質的にｉ型とし、ソース領域及びドレイン領域をｎ型とすることができ、良好な電気特性を有する半導体装置を提供できる。また、上記構成にすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。また、トランジスタ２００を微細化することで高周波特性を向上することができる。具体的には、遮断周波数を向上することができる。
　絶縁体２５０ａ乃至絶縁体２５０ｄは、ゲート絶縁体の一部として機能する。絶縁体２５０ａ乃至絶縁体２５０ｄは、絶縁体２５５及び導電体２６０とともに、絶縁体２８０に形成された開口に設ける。トランジスタ２００の微細化を図るにあたって、絶縁体２５０ａ乃至絶縁体２５０ｄの膜厚はそれぞれ薄いことが好ましい。絶縁体２５０ａ乃至絶縁体２５０ｄの膜厚は、それぞれ、０．１ｎｍ以上１０ｎｍ以下が好ましく、０．１ｎｍ以上５．０ｎｍ以下がより好ましく、０．５ｎｍ以上５．０ｎｍ以下がより好ましく、１．０ｎｍ以上５．０ｎｍ未満がより好ましく、１．０ｎｍ以上３．０ｎｍ以下がさらに好ましい。なお、絶縁体２５０ａ乃至絶縁体２５０ｄは、それぞれ、少なくとも一部において、上記のような膜厚の領域を有していればよい。
　絶縁体２５０ａ乃至絶縁体２５０ｄの膜厚を上記のように薄くするためには、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。また、絶縁体２８０等の開口内に、絶縁体２５０ａ乃至絶縁体２５０ｄ、及び絶縁体２５５を設けるには、ＡＬＤ法を用いて成膜することが好ましい。ＡＬＤ法は、プリカーサ及びリアクタントの反応を熱エネルギーのみで行う熱ＡＬＤ（Ｔｈｅｒｍａｌ　ＡＬＤ）法、プラズマ励起されたリアクタントを用いるＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法などがある。ＰＥＡＬＤ法では、プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。
　ＡＬＤ法は、一層ずつ原子を堆積することができるため、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、低温での成膜が可能、などの効果がある。よって、絶縁体２５５及び絶縁体２５０を、絶縁体２８０に形成された開口部の側面、及び導電体２４２ａ、２４２ｂの側端部などに被覆性良く、上記のような薄い膜厚で成膜することができる。
　なお、ＡＬＤ法で用いるプリカーサには炭素などを含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）、またはオージェ電子分光法（ＡＥＳ：Ａｕｇｅｒ　Ｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　なお、上記において、絶縁体２５０が、絶縁体２５０ａ乃至絶縁体２５０ｄの４層構造となる構成について説明したが、本発明はこれに限られるものではない。絶縁体２５０は、絶縁体２５０ａ乃至絶縁体２５０ｄのうち、少なくとも一つを有する構成にすることができる。絶縁体２５０を、絶縁体２５０ａ乃至絶縁体２５０ｄのうち、１層、２層または３層で構成することで、半導体装置の作製工程を簡略化し、生産性の向上を図ることができる。
　例えば、図１３Ａに示すように、絶縁体２５０を２層構造にする構成にしてもよい。この場合、絶縁体２５０を、絶縁体２５０ａと、絶縁体２５０ａ上の絶縁体２５０ｄの積層構造にすることが好ましい。絶縁体２５０ａ及び絶縁体２５０ｄの少なくとも一方にｈｉｇｈ−ｋ材料を用いることができる。これにより、絶縁体２５０ａ及び絶縁体２５０ｄをリーク電流が抑制される程度の膜厚に維持しながら、等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　また、例えば、図１３Ｂに示すように、絶縁体２５０を３層構造にする構成にしてもよい。この場合、絶縁体２５０を、絶縁体２５０ａと、絶縁体２５０ａ上の絶縁体２５０ｂと、絶縁体２５０ｂ上の絶縁体２５０ｄの積層構造にすることが好ましい。つまり、図１３Ａに示す構成に、さらに絶縁体２５０ｂを設けた構成になる。
　また、本実施の形態では、半導体装置を、上記構成に加えて、水素がトランジスタ２００等に混入することを抑制する構成とすることが好ましい。例えば、水素の拡散を抑制する機能を有する絶縁体を、トランジスタ２００等の上下の一方または双方を覆うように設けることが好ましい。本実施の形態で説明する半導体装置において、当該絶縁体は、例えば、絶縁体２８３、絶縁体２８２、絶縁体２２２、及び絶縁体２２１などである。また、トランジスタ２００の下に設ける絶縁体２１５を、絶縁体２８２、及び絶縁体２８３のいずれか一方、または両方と同様の構成にしてもよい。この場合、絶縁体２１５を、絶縁体２８２と絶縁体２８３の積層構造にしてもよく、絶縁体２８２を下にし、絶縁体２８３を上にする構成にしてもよいし、絶縁体２８２を上にし、絶縁体２８３を下にする構成にしてもよい。
　絶縁体２８３、絶縁体２８２、絶縁体２２２、及び絶縁体２２１のうち一つまたは複数は、水、水素などの不純物が、基板側から、または、トランジスタ２００等の上方からトランジスタ２００等に拡散することを抑制するバリア絶縁体として機能することが好ましい。したがって、絶縁体２８３、絶縁体２８２、絶縁体２２２、及び絶縁体２２１のうち一つまたは複数は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物が拡散しにくい（上記不純物が透過しにくい）絶縁性材料を有することが好ましい。または、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）が拡散しにくい（上記酸素が透過しにくい）絶縁性材料を有することが好ましい。
　絶縁体２８３、絶縁体２８２、絶縁体２２２、及び絶縁体２２１は、それぞれ、水、水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁体を有することが好ましく、例えば、酸化アルミニウム、酸化マグネシウム、酸化ハフニウム、酸化ジルコニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、ハフニウム及びジルコニウムを含む酸化物（ハフニウムジルコニウム酸化物）、酸化ガリウム、インジウムガリウム亜鉛酸化物、窒化シリコン、または窒化酸化シリコンなどを用いることができる。例えば、絶縁体２８３及び絶縁体２２１は、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、例えば、絶縁体２８２は、水素を捕獲または水素を固着する能力が高い、酸化アルミニウムなどを用いることが好ましい。また、例えば、絶縁体２２２は、水素を捕獲または水素を固着する能力が高く、高誘電率（ｈｉｇｈ−ｋ）材料である、酸化ハフニウムなどを用いることが好ましい。
　このような構成にすることで、絶縁体２８３よりも上側に配置されている層間絶縁膜などから、水、水素などの不純物が、トランジスタ２００等に拡散することを抑制できる。また、絶縁体２２１よりも下側に配置されている層間絶縁膜などから、水、水素などの不純物が、トランジスタ２００等に拡散することを抑制できる。また、絶縁体２８０、絶縁体２２４、及び絶縁体２５０等に含まれる水素を、絶縁体２８２または絶縁体２２２に、捕獲及び固着することができる。また、絶縁体２８２及び絶縁体２８３を設けることで、絶縁体２８０などに含まれる酸素が、トランジスタ２００等より上方に拡散することを抑制できる。また、絶縁体２２２及び絶縁体２２１を設けることで、絶縁体２２４などに含まれる酸素が、トランジスタ２００等より下方に拡散することを抑制できる。このように、トランジスタ２００の上下を、水、水素などの不純物、及び酸素の拡散を抑制する機能を有する絶縁体で取り囲む構造にすることで、酸化物半導体に過剰な酸素及び水素が拡散するのを低減することができる。これにより、半導体装置の電気特性、及び信頼性の向上を図ることができる。
　さらに、絶縁体２５５、絶縁体２７５、及び絶縁体２５０ｄに、より水素バリア性が高い、窒化シリコンなどを用いることが好ましい。また、絶縁体２５０ａに、水素を捕獲または水素を固着する能力が高い、酸化アルミニウムなどを用いることが好ましい。また、絶縁体２５０ｃに、水素を捕獲または水素を固着する能力が高い、酸化ハフニウムなどを用いることが好ましい。
　ここで、絶縁体２７５の酸化物２３０と重畳してない領域が絶縁体２２２に接し、絶縁体２７５の側端部が絶縁体２５５に接し、絶縁体２５５の上端部、及び絶縁体２５０ａ乃至絶縁体２５０ｄの上端部が絶縁体２８２に接することが好ましい。上記のような構成にすることで、絶縁体２８３と絶縁体２２１に挟まれた領域において、絶縁体２８０が、絶縁体２７５によって酸化物２３０と離隔され、絶縁体２８０が、絶縁体２５５及び絶縁体２５０ａによって絶縁体２５０ｂと離隔され、導電体２６０が、絶縁体２５０ｄによって絶縁体２５０ｂと離隔され、導電体２４２ａ２及び導電体２４２ｂ２が、絶縁体２５５及び絶縁体２５０ａによって絶縁体２５０ｂと離隔される。
　これにより、絶縁体２８０に含まれる水、水素などの不純物が、酸化物２３０及び絶縁体２５０ｂに拡散することを抑制することができる。また、導電体２６０に含まれる水、水素などの不純物が、絶縁体２５０ｂを介して酸化物２３０に拡散することを抑制することができる。また、導電体２４２ａ２及び導電体２４２ｂ２に含まれる水、水素などの不純物が、絶縁体２５０ｂを介して酸化物２３０に拡散することを抑制することができる。例えば、導電体２４２ａ２及び導電体２４２ｂ２の上面に接して、コンタクトプラグを形成し、当該コンタクトプラグを介して、導電体２４２ａ２及び導電体２４２ｂ２に水、水素などの不純物が拡散しても、水、水素などの不純物が酸化物２３０に拡散するのを低減することができる。また、絶縁体２５０ａ、及び絶縁体２５０ｂに含まれる水素を、絶縁体２８２に、捕獲及び固着することができる。このような構成にすることで、酸化物半導体に水素が拡散するのをさらに低減することができる。これにより、半導体装置の電気特性、及び信頼性の向上を図ることができる。
　トランジスタ２００において、導電体２０５は、酸化物２３０及び導電体２６０と重なるように配置する。ここで、導電体２０５は、絶縁体２１６に形成された開口部に埋め込まれて設けることが好ましい。また、導電体２０５は、図９Ａ及び図９Ｃに示すように、チャネル幅方向に延在して設けられることが好ましい。このような構成にすることで、複数のトランジスタを設ける場合に、導電体２０５は配線として機能する。
　図９Ｂ及び図９Ｃに示すように、導電体２０５は、導電体２０５ａ及び導電体２０５ｂを有する事が好ましい。導電体２０５ａは、上記開口部の底面及び側壁に接して設けられる。導電体２０５ｂは、上記開口部に沿って形成された導電体２０５ａの凹部を埋め込むように設けられる。ここで、導電体２０５の上面の高さは、絶縁体２１６の上面の高さと一致または概略一致する。
　ここで、導電体２０５ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を有することが好ましい。または、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を有することが好ましい。
　導電体２０５ａに、水素の拡散を低減する機能を有する導電性材料を用いることにより、導電体２０５ｂに含まれる水素などの不純物が、絶縁体２１６等を介して、酸化物２３０に拡散することを防ぐことができる。また、導電体２０５ａに、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電体２０５ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、及び、酸化ルテニウムが挙げられる。導電体２０５ａは、上記導電性材料の単層構造または積層構造とすることができる。例えば、導電体２０５ａは、窒化チタンを有することが好ましい。
　また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。例えば、導電体２０５ｂは、タングステンを有することが好ましい。
　導電体２０５は、第２のゲート電極として機能することができる。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と連動させず、独立して変化させることで、トランジスタ２００のＶｔｈを制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　また、導電体２０５の電気抵抗率は、上記の導電体２０５に印加する電位を考慮して設計され、導電体２０５の膜厚は当該電気抵抗率に合わせて設定される。また、絶縁体２１６の膜厚は、導電体２０５とほぼ同じになる。ここで、導電体２０５の設計が許す範囲で導電体２０５及び絶縁体２１６の膜厚を薄くすることが好ましい。絶縁体２１６の膜厚を薄くすることで、絶縁体２１６中に含まれる水素などの不純物の絶対量を低減することができるため、当該不純物が酸化物２３０に拡散することを低減することができる。
　なお、上記において、導電体２０５ａと導電体２０５ｂの積層構造について示したが、本発明はこれに限られるものではなく、導電体２０５は、単層構造であってもよく、３層以上の積層構造であってもよい。例えば、導電体２０５を３層の積層構造にする場合、上記導電体２０５ａと導電体２０５ｂの積層構造でさらに、導電体２０５ｂの上に、導電体２０５ａと同様の材料を有する導電体を設ける構成にすることができる。このとき、導電体２０５ｂの上面が導電体２０５ａの最上部より低くなるようにして、導電体２０５ａと導電体２０５ｂで形成された凹部を埋め込むように、上記導電体を形成する構成にしてもよい。
　絶縁体２２４は、絶縁体２２１、及び絶縁体２２２とともに、ゲート絶縁体として機能する。
　酸化物２３０と接する絶縁体２２４は、例えば、酸化シリコンまたは酸化窒化シリコンを有することが好ましい。これにより、絶縁体２２４から酸化物２３０に酸素を供給し、酸素欠損を低減することができる。
　また、絶縁体２２４は、酸化物２３０と同様に、島状に加工することが好ましい。これにより、複数のトランジスタ２００を設ける場合、１個のトランジスタ２００に対して、ほぼ同程度の大きさの絶縁体２２４が設けられることになる。これにより、各トランジスタ２００において、絶縁体２２４から酸化物２３０に供給される酸素の量が、同程度になる。よって、基板面内でトランジスタ２００の電気特性のばらつきを抑制することができる。ただし、これに限られず、絶縁体２２２と同様に、絶縁体２２４をパターン形成しない構成にすることもできる。
　なお、絶縁体２２４は、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　導電体２４２ａ、導電体２４２ｂ、及び導電体２６０として、それぞれ、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。当該導電性材料として、例えば、窒素を含む導電性材料、及び酸素を含む導電性材料が挙げられる。これにより、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０の導電率が低下することを抑制できる。導電体２４２ａ、導電体２４２ｂ、及び導電体２６０として、金属及び窒素を含む導電性材料を用いる場合、導電体２４２ａ、導電体２４２ｂ、及び導電体２６０は、少なくとも金属と、窒素と、を有する導電体となる。
　図９Ｂにおいて、導電体２４２ａ、２４２ｂを２層構造で示す。導電体２４２ａは、導電体２４２ａ１と導電体２４２ａ１上の導電体２４２ａ２の積層膜であり、導電体２４２ｂは、導電体２４２ｂ１と導電体２４２ｂ１上の導電体２４２ｂ２の積層膜である。このとき、酸化物２３０ｂに接する層（導電体２４２ａ１及び導電体２４２ｂ１）として、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。これにより、導電体２４２ａ、２４２ｂの導電率が低下することを抑制できる。また、酸化物２３０ｂから酸素が引き抜かれ、過剰な量の酸素欠損が形成されるのを抑制できる。また、酸化物２３０ｂに接する層（導電体２４２ａ１及び導電体２４２ｂ１）として、水素を吸い取りやすい（抜き取りやすい）材料を用いると、酸化物２３０の水素濃度を低減でき、好ましい。
　導電体２４２ａ１、２４２ｂ１としては、金属窒化物を用いることが好ましく、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、酸化物２３０ｂなどに含まれる水素が、導電体２４２ａ１または導電体２４２ｂ１に拡散する場合がある。特に、導電体２４２ａ１及び導電体２４２ｂ１に、タンタルを含む窒化物を用いることで、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａ１または導電体２４２ｂ１に拡散しやすく、拡散した水素は、導電体２４２ａ１または導電体２４２ｂ１が有する窒素と結合することがある。つまり、酸化物２３０ｂなどに含まれる水素は、導電体２４２ａ１または導電体２４２ｂ１に吸い取られる場合がある。
　また、導電体２４２ａ２及び導電体２４２ｂ２は、導電体２４２ａ１及び導電体２４２ｂ１よりも、導電性が高いことが好ましい。例えば、導電体２４２ａ２及び導電体２４２ｂ２の膜厚を、導電体２４２ａ１及び導電体２４２ｂ１の膜厚より大きくすることが好ましい。導電体２４２ａ２及び導電体２４２ｂ２としては、上記導電体２０５ｂに用いることが可能な導電体を用いればよい。上記のような構造にすることで、導電体２４２ａ２及び導電体２４２ｂ２の抵抗を低減することができる。これにより、本実施の形態に係る半導体装置の動作速度の向上を図ることができる。
　例えば、導電体２４２ａ１及び導電体２４２ｂ１として、窒化タンタルまたは窒化チタンを用い、導電体２４２ａ２及び導電体２４２ｂ２として、タングステンを用いることができる。
　また、導電体２４２ａ、２４２ｂの導電率が低下することを抑制するために、酸化物２３０ｂとして、ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物を用いることが好ましい。特に、インジウムと、亜鉛と、ガリウム、アルミニウム、及び錫から選ばれる一または複数と、を有する金属酸化物を用いることが好ましい。ＣＡＡＣ−ＯＳを用いることで、導電体２４２ａまたは導電体２４２ｂによる、酸化物２３０ｂからの酸素の引き抜きを抑制できる。また、導電体２４２ａ及び導電体２４２ｂの導電率が低下することを抑制できる。
　絶縁体２５５は、図９Ｂ及び図９Ｃに示すように、絶縁体２８０等に形成された開口の中に配置され、絶縁体２８０の側面、絶縁体２７５の側面、絶縁体２７１ａの側面、絶縁体２７１ｂの側面、導電体２４２ａ２の側面、導電体２４２ｂ２の側面、導電体２４２ａ１の上面、導電体２４２ｂ１の上面、及び絶縁体２２２の上面に接する。言い換えると、絶縁体２５５は、絶縁体２８０等に形成された開口の側壁に接して形成されている。すなわち、絶縁体２５５は、サイドウォール絶縁膜ということもできる。また、図９Ｃに示すように、絶縁体２５５の一部が、酸化物２３０の側面、及び絶縁体２２４の側面に接して形成される場合もある。
　絶縁体２５５は、導電体２４２ａ２の側面、及び導電体２４２ｂ２の側面に接して形成されており、導電体２４２ａ２、及び導電体２４２ｂ２を保護する無機絶縁体である。絶縁体２５５は、酸化雰囲気に曝されるので、酸化されにくい無機絶縁体が好ましい。また、絶縁体２５５は、導電体２４２ａ２及び導電体２４２ｂ２に接するので、導電体２４２ａ２、２４２ｂ２を酸化させにくい、無機絶縁体であることが好ましい。よって、絶縁体２５５は、酸素に対するバリア性を有する絶縁体２５０ｄに用いることが可能な絶縁性材料を用いることが好ましい。例えば、絶縁体２５５として、窒化シリコンを用いることができる。
　このような絶縁体２５５を用いることで、導電体２４２ａ１と導電体２４２ｂ１を分断した後で、絶縁体２５０を成膜する前に酸素を含む雰囲気で熱処理を行っても、導電体２４２ａ２及び導電体２４２ｂ２が過剰に酸化されない。
　また、絶縁体２５５の膜厚は、０．５ｎｍ以上２０ｎｍ以下が好ましく、０．５ｎｍ以上１０ｎｍ以下がより好ましく、０．５ｎｍ以上３ｎｍ以下がより好ましい。絶縁体２５５を上記のような膜厚にすることで、導電体２４２ａ２及び導電体２４２ｂ２が過剰に酸化されるのを抑制することができる。なお、絶縁体２５５は、少なくとも一部において、上記のような膜厚の領域を有していればよい。また、絶縁体２５５は、絶縁体２８０等に形成された開口の側壁に接して設けるので、被覆性の良好な、ＡＬＤ法などを用いて成膜することが好ましい。絶縁体２５５の膜厚を過剰に厚くすると、ＡＬＤ法による絶縁体２５５の成膜時間が長くなり、生産性が低下するため、絶縁体２５５の膜厚は上記の範囲程度にすることが好ましい。
　また、絶縁体２５５は、２層以上の積層構造にしてもよい。この場合、少なくとも一層が、上述の酸化されにくい無機絶縁体であればよい。例えば、図１３Ｃに示すように、絶縁体２５５ａと、絶縁体２５５ａ上の絶縁体２５５ｂの積層構造にしてもよい。絶縁体２５５ａの内側に絶縁体２５５ｂが配置された構造とみることもできる。ここで、絶縁体２５５ｂの下面が絶縁体２５５ａに接する場合がある。絶縁体２５５ａには上述の酸化されにくい無機絶縁体を用いればよい。
　絶縁体２５５ｂは、絶縁体２５０ｂに用いることができる酸化物絶縁体を用いることが好ましい。例えば、絶縁体２５５ｂとして、酸化シリコンを用いることができる。絶縁体２５５ｂは、絶縁体２５５ａより誘電率が低いことが好ましい。このように、絶縁体２５５を２層構造にして膜厚を大きくすることで、導電体２６０と導電体２４２ａまたは導電体２４２ｂとの距離を大きくし、寄生容量を低減させることができる。
　また、絶縁体２５５ｂとして、絶縁体２５０ａに用いることができる酸化物絶縁体を用いる構成にしてもよい。例えば、絶縁体２５５ｂとして、酸化アルミニウム、または酸化ハフニウムを用いることができる。上述のように、酸化アルミニウム、及び酸化ハフニウムは、水素を捕獲または水素を固着する機能を有する。このような酸化物絶縁体を絶縁体２５５ｂに用いることで、絶縁体２５０、酸化物２３０ｂのチャネル形成領域中、及びチャネル形成領域近傍の水素濃度を低減できる。よって、チャネル形成領域中のＶＯＨを低減し、チャネル形成領域をｉ型または実質的にｉ型とすることができる。
　なお、図１３Ｃでは、絶縁体２５５ａを外側に配置し、絶縁体２５５ｂを内側に配置する構成を示したが、本発明はこれに限られるものではない。例えば、図１３Ｄに示すように、絶縁体２５５ｂを外側に配置し、絶縁体２５５ａを内側に配置する構成にしてもよい。ここで、絶縁体２５５ａの下面が絶縁体２５５ｂに接する場合がある。
　なお、図１３Ｃでは、絶縁体２５５の導電体２６０側の側面と、導電体２４２ａ１または導電体２４２ｂ１の導電体２６０側の側面と、が概略一致する構成を示したが、本発明はこれに限られるものではない。例えば、図１３Ｅに示すように、絶縁体２５５の導電体２６０側の側面が、導電体２４２ａ１または導電体２４２ｂ１の導電体２６０側の側面より後退するように設けてもよい。このとき、導電体２４２ａ１または導電体２４２ｂ１の上面の一部に、絶縁体２５０ａが接する。このような構成にすることで、導電体２４２ａ１と導電体２４２ｂ１の距離を、図１３Ｃに示す構成と同じにしたまま、導電体２６０の上部の幅を大きくすることができる。よって、図１３Ｅに示す構成は、図１３Ｃに示す構成より、配線として機能する導電体２６０の抵抗を低減することができる。
　また、絶縁体２５５は、導電体２４２ａ１と導電体２４２ｂ１を分断する際に、マスクとして機能する。よって、図９Ｂなどに示すように、トランジスタ２００の断面視において、絶縁体２５５の側端部は、導電体２４２ａ１の側端部、及び導電体２４２ｂ１の側端部と一致または概略一致していることが好ましい。
　なお、断面視において、側端部が一致している、または概略一致している場合、及び、上面形状が一致または概略一致している場合、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なっているといえる。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。また、例えば、上層をマスクとして、下層が加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層の一部が下層の内側に位置すること、または、上層の一部が下層の外側に位置することもあり、この場合も側端部が一致または概略一致している、または、上面形状が一致または概略一致している、という。
　ここで、導電体２４２ａ１において、上面に絶縁体２５５が形成された部分は、導電体２４２ａ２より、導電体２６０側に突出して形成される。同様に、導電体２４２ｂ１において、上面に絶縁体２５５が形成された部分は、導電体２４２ｂ２より、導電体２６０側に突出して形成される。図１０Ｂに示すように、トランジスタ２００のチャネル長方向の断面視において、導電体２４２ａ１と導電体２４２ｂ１の間の距離Ｌ２は、導電体２４２ａ２と導電体２４２ｂ２の間の距離Ｌ１より小さい。具体的には、Ｌ１とＬ２の差は、絶縁体２５５の膜厚の２倍と一致または概略一致する。
　導電体２４２ａ１と導電体２４２ｂ１の間の距離Ｌ２は、トランジスタ２００のチャネル長に反映されるため、微細であることが好ましい。例えば、距離Ｌ２が、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上であることが好ましい。例えば、距離Ｌ２は、２ｎｍ以上２０ｎｍ以下程度にすることがより好ましい。このような構成にすることで、ソースとドレインの間の距離をより短くし、それに応じてチャネル長を短くすることが可能になる。よって、トランジスタ２００の周波数特性を向上させることができる。このように、半導体装置の微細化を図ることで、動作速度の向上した半導体装置を提供することができる。
　なお、図１４Ａに示すように、酸化物２３０ｂの、導電体２４２ａ１及び導電体２４２ｂ１から露出した部分に凹部が形成される場合がある。言い換えると、酸化物２３０ｂの上面において、導電体２４２ａ１と導電体２４２ｂ１に挟まれた領域は、導電体２４２ａ１と重なる領域、及び導電体２４２ｂ１と重なる領域より、高さが低くなる場合がある。
　また、図１０Ａに示すトランジスタ２００においては、導電体２４２ａ１と導電体２４２ｂ１の互いに対向する側面、及び導電体２４２ａ２と導電体２４２ｂ２の互いに対向する側面が、酸化物２３０ｂの上面に対して垂直または概略垂直であるが、本発明はこれに限られるものではない。例えば、図１４Ｂに示すように、導電体２４２ａ１と導電体２４２ｂ１の互いに対向する側面、及び導電体２４２ａ２と導電体２４２ｂ２の互いに対向する側面がテーパー形状になってもよい。このとき、絶縁体２７１ａ、絶縁体２７１ｂ、絶縁体２７５、及び絶縁体２８０の側面がテーパー形状になる場合がある。
　また、導電体２４２ａ１、２４２ｂ１のテーパー角が、導電体２４２ａ２、２４２ｂ２のテーパー角より鋭角になる構成であってもよい。
　また、図１４Ｃに示すように、絶縁体２５５の側面の上部がテーパー形状を有する場合がある。また、図１４Ｃに示すように、絶縁体２８０の上部にも、絶縁体２５５の側面のテーパー形状と連続または概略連続する、テーパー形状が形成される場合がある。また、図１４Ｃに示すように、絶縁体２５５および絶縁体２８０の上部が曲面を有する場合もある。ここで、絶縁体２５５の上部、及び絶縁体２８０の上部のテーパー形状の部分に、絶縁体２５０ａが接することがある。このとき、絶縁体２５５および絶縁体２８０の上部が曲面を有していると、絶縁体２５０ａを良好な被覆性で形成することができる。
　なお、図１４Ｄに示すように、トランジスタ２００は、図１４Ａ乃至図１４Ｃに示す構造を有してもよい。つまり、酸化物２３０ｂの、導電体２４２ａ１、２４２ｂ１から露出した部分に凹部を有し、導電体２４２ａ１、２４２ｂ１の側面、及び導電体２４２ａ２、２４２ｂ２の側面がテーパー形状を有し、且つ絶縁体２５５の側面の上部がテーパー形状を有する、場合がある。
　また、図９Ｂなどにおいて、絶縁体２５５の側面全体が、導電体２４２ａ１の側端部、及び導電体２４２ｂ１の側端部と一致または概略一致している構成について示したが、本発明はこれに限られるものではない。図１５Ａに示すように、絶縁体２５５の側面の一部が、導電体２４２ａ１の側端部、及び導電体２４２ｂ１の側端部と一致または概略一致している構成にしてもよい。ここで、図１５Ａに示すように、絶縁体２５５の、導電体２４２ａ１の上面または導電体２４２ｂ１の上面に接する部分に、突出部が形成される。絶縁体２５５の突出部は、他の部分よりも、絶縁体２８０などに形成される開口の中央部に向かって突出した形状になる。つまり、チャネル長方向の断面視において、絶縁体２５５は、所謂Ｌ字状の形状を有するともいえる。
　また、図９Ｂなどにおいて、導電体２４２ａ１、及び導電体２４２ｂ１の一部が、導電体２４２ａ２、及び導電体２４２ｂ２より突出した部分を有する構成について示したが、本発明はこれに限られるものではない。図１５Ｂに示すように、導電体２４２ａ１、及び導電体２４２ｂ１の端部が、導電体２４２ａ２、及び導電体２４２ｂ２の端部と、一致または概略一致する構成にしてもよい。この場合、絶縁体２５５が、導電体２４２ａ１の端部、導電体２４２ａ２の端部、導電体２４２ｂ１の端部、及び導電体２４２ｂ２の端部、に接する。つまり、絶縁体２５５が、導電体２４２ａ１の上面、及び導電体２４２ｂ１の上面に接することなく、酸化物２３０ｂの上面に接する。
　また、図９Ｂなどにおいて、絶縁体２５５を設ける構成について示したが、本発明はこれに限られるものではない。図１５Ｃに示すように、絶縁体２５５を設けない構成にしてもよい。この場合、絶縁体２５０が絶縁体２８０の側面、絶縁体２７５の側面、絶縁体２７１ａの側面、絶縁体２７１ｂの側面、導電体２４２ａ２の側面、及び導電体２４２ｂ２の側面に接する。
　また、図９Ｂなどにおいて、導電体２４２ａを導電体２４２ａ１と導電体２４２ａ２の積層構造にし、導電体２４２ｂを導電体２４２ｂ１と導電体２４２ｂ２の積層構造にする構成について示したが、本発明はこれに限られるものではない。図１５Ｄに示すように、導電体２４２ａ及び導電体２４２ｂを単層構造にする構成にしてもよい。この場合、導電体２４２ａ及び導電体２４２ｂは、酸化物２３０ｂの上面に接するので、導電体２４２ａ及び導電体２４２ｂとして、導電体２４２ａ１及び導電体２４２ｂ１に用いることができる導電性材料を用いることが好ましい。
　絶縁体２７１ａ及び絶縁体２７１ｂは、導電体２４２ａ２及び導電体２４２ｂ２の加工時にエッチングストッパとして機能し、導電体２４２ａ２及び導電体２４２ｂ２を保護する無機絶縁体である。また、絶縁体２７１ａ及び絶縁体２７１ｂは、導電体２４２ａ２及び導電体２４２ｂ２に接するので、導電体２４２ａ、２４２ｂを酸化させにくい、無機絶縁体であることが好ましい。よって、図１０Ａに示すように、絶縁体２７１ａを、絶縁体２７１ａ１と、絶縁体２７１ａ１上の絶縁体２７１ａ２の積層構造にし、絶縁体２７１ｂを、絶縁体２７１ｂ１と、絶縁体２７１ｂ１上の絶縁体２７１ｂ２の積層構造にすることが好ましい。ここで、絶縁体２７１ａ１、２７１ｂ１は、導電体２４２ａ２、２４２ｂ２を酸化させにくいように、絶縁体２５０ｄに用いることができる窒化物絶縁体を用いることが好ましい。また、絶縁体２７１ａ２、２７１ｂ２は、エッチングストッパとして機能するように、絶縁体２５０ｂに用いることができる酸化物絶縁体を用いることが好ましい。
　ここで、絶縁体２７１ａ１は、導電体２４２ａ２の上面及び絶縁体２７５の一部に接し、絶縁体２７１ｂ１は、導電体２４２ｂ２の上面及び絶縁体２７５の一部に接する。また、絶縁体２７１ａ２は、絶縁体２７１ａ１の上面及び絶縁体２７５の下面に接し、絶縁体２７１ｂ２は、絶縁体２７１ｂ１の上面及び絶縁体２７５の下面に接する。例えば、絶縁体２７１ａ１及び絶縁体２７１ｂ１として、窒化シリコンを用い、絶縁体２７１ａ２及び絶縁体２７１ｂ２として、酸化シリコンを用いることができる。
　絶縁体２７１ａ及び絶縁体２７１ｂの元になる絶縁体は、導電体２４２ａ及び導電体２４２ｂの元になる導電体のマスクとして機能するので、導電体２４２ａ及び２４２ｂは側面と上面の間に湾曲面を有しない。これにより、導電体２４２ａ及び導電体２４２ｂは、側面と上面が交わる端部が角状になる。導電体２４２ａ及び２４２ｂの側面と上面が交わる端部が角状になることで、当該端部が曲面を有する場合に比べて、導電体２４２ａ及び２４２ｂの断面積が大きくなる。さらに、絶縁体２７１ａ１、２７１ｂ１に、金属を酸化させにくい窒化物絶縁体を用いることで、導電体２４２ａ及び２４２ｂが過剰に酸化されるのを防ぐことができる。以上により、導電体２４２ａ及び２４２ｂの抵抗が低減されるので、トランジスタのオン電流を大きくすることができる。
　導電体２６０は、図９Ｂ及び図９Ｃに示すように、絶縁体２８０、絶縁体２７５、絶縁体２５５、絶縁体２７１ａ、絶縁体２７１ｂ、導電体２４２ａ、導電体２４２ｂ、酸化物２３０、絶縁体２２４、及び絶縁体２２２に形成された開口内に配置される。導電体２６０は、当該開口内において、絶縁体２５０を介して、絶縁体２２２の上面、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面、及び酸化物２３０ｂの上面を覆うように設けられる。また、導電体２６０の上面は、絶縁体２５０の最上部、絶縁体２５５の最上部、及び絶縁体２８０の上面と高さが一致または概略一致するように配置される。
　なお、導電体２６０及び絶縁体２５０が配置された、上記開口において、当該開口の側壁は、絶縁体２２２の上面に対して垂直または概略垂直であってもよく、テーパー形状であってもよい。側壁をテーパー形状にすることで、絶縁体２８０の開口に設けられる、絶縁体２５５及び絶縁体２５０などの被覆性が向上し、鬆などの欠陥を低減できる。
　導電体２６０は、トランジスタ２００の第１のゲート電極として機能する。ここで、導電体２６０は、図９Ａ、及び図９Ｃに示すように、チャネル幅方向に延在して設けられることが好ましい。このような構成にすることで、複数のトランジスタを設ける場合に、導電体２６０は配線として機能する。
　上記のような構造にする場合、図９Ｃに示すように、トランジスタ２００のチャネル幅方向の断面視において、酸化物２３０ｂの側面と酸化物２３０ｂの上面との間に、湾曲面を有してもよい。つまり、当該側面の端部と当該上面の端部は、湾曲してもよい（以下、ラウンド状ともいう）。
　上記湾曲面での曲率半径は、０ｎｍより大きく、導電体２４２ａ及び２４２ｂと重なる領域の酸化物２３０ｂの膜厚より小さい、または、上記湾曲面を有さない領域の長さの半分より小さいことが好ましい。上記湾曲面での曲率半径は、具体的には、０ｎｍより大きく２０ｎｍ以下、好ましくは１ｎｍ以上１５ｎｍ以下、さらに好ましくは２ｎｍ以上１０ｎｍ以下とする。このような形状にすることで、絶縁体２５０、および導電体２６０の、酸化物２３０ｂへの被覆性を高めることができる。
　なお、本明細書等において、少なくとも第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　トランジスタ２００を、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタ２００をＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、又はＬＧＡＡ構造とすることで、酸化物２３０とゲート絶縁体との界面又は界面近傍に形成されるチャネル形成領域を、酸化物２３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
　本実施の形態では、絶縁体２２４を島状に設ける構成にする。よって、図９Ｃに示すように、導電体２６０の下面の少なくとも一部を、酸化物２３０ｂの下面、より下に設けることができる。これにより、酸化物２３０ｂの上面及び側面に対向して、導電体２６０を設けることができるので、導電体２６０の電界を酸化物２３０ｂの上面及び側面に作用させることができる。このように、絶縁体２２４を島状に設ける構成にすることで、トランジスタ２００をＳ−ｃｈａｎｎｅｌ構造にすることができる。
　なお、図９Ｃに示すトランジスタ２００については、Ｓ−ｃｈａｎｎｅｌ構造のトランジスタを例示したが、本発明の一態様の半導体装置はこれに限定されない。例えば、本発明の一態様に用いることができるトランジスタ構造としては、プレーナ型構造、Ｆｉｎ型構造、およびＧＡＡ構造の中から選ばれるいずれか一または複数としてもよい。
　図９Ｂなどでは、導電体２６０を２層構造で示す。ここで、導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面及び側面を包むように配置されることが好ましい。このとき、導電体２６０ａとして、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を有することにより、絶縁体２８０などに含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、チタン、窒化チタン、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０ｂは、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層構造としてもよい。
　また、トランジスタ２００では、導電体２６０は、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、位置合わせをしなくても、導電体２４２ａ１と導電体２４２ｂ１との間の領域に重畳して、導電体２６０を配置することができる。
　絶縁体２１６、及び絶縁体２８０は、それぞれ、絶縁体２２２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。
　例えば、絶縁体２１６、及び絶縁体２８０は、それぞれ、酸化シリコン、酸化窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、及び、空孔を有する酸化シリコンのうち一つまたは複数を有することが好ましい。
　特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　また、絶縁体２１６、及び絶縁体２８０の上面は、それぞれ、平坦化されていてもよい。
　絶縁体２８０中の水、水素などの不純物濃度は低減されていることが好ましい。例えば、絶縁体２８０は、酸化シリコン、酸化窒化シリコンなどのシリコンを含む酸化物を有することが好ましい。
　また、図１６Ａに示すように、絶縁体２８３上に配線として機能する導電体を設けることができる。図１６Ａに示す構成では、絶縁体２８３、絶縁体２８２、絶縁体２８０、絶縁体２７５、絶縁体２７１ａ、及び絶縁体２７１ｂに、導電体２４２ａに達する開口、導電体２４２ｂに達する開口、及び導電体２６０に達する開口が形成されている。ここで、導電体２４２ａに達する開口内に、導電体２４０ａ及び絶縁体２４１ａが形成されている。また、導電体２４２ｂに達する開口内に、導電体２４０ｂ及び絶縁体２４１ｂが形成されている。また、導電体２６０に達する開口内に、導電体２４０ｃ及び絶縁体２４１ｃが形成されている。なお、以下において、導電体２４０ａ、導電体２４０ｂ、及び導電体２４０ｃをまとめて導電体２４０という場合がある。また、絶縁体２４１ａ、絶縁体２４１ｂ、及び絶縁体２４１ｃをまとめて絶縁体２４１という場合がある。
　また、図１６Ａに示す構成では、絶縁体２８３上に絶縁体２８５が設けられ、絶縁体２８５上に絶縁体２８６が設けられている。絶縁体２８５及び絶縁体２８６に、導電体２４０ａが露出した開口、導電体２４０ｂが露出した開口、及び導電体２４０ｃが露出した開口、が形成されている。ここで、導電体２４０ａが露出した開口内に、導電体２４６ａが形成されている。また、導電体２４０ｂが露出した開口内に、導電体２４６ｂが形成されている。また、導電体２４０ｃが露出した開口内に、導電体２４６ｃが形成されている。なお、以下において、導電体２４６ａ、導電体２４６ｂ、及び導電体２４６ｃをまとめて導電体２４６という場合がある。
　ここで、トランジスタ２００は、実施の形態１に示すトランジスタ２０に対応している。つまり、導電体２４０ａは導電体３０ａに、導電体２４０ｂは導電体３０ｂに、導電体２４０ｃは導電体３０ｃに、導電体２４６ａは導電体３２ａに、導電体２４６ｂは導電体３２ｂに、導電体２４６ｃは導電体３２ｃに、絶縁体２８５は絶縁体３６に、絶縁体２８６は絶縁体３８に、対応する。
　絶縁体２８５及び絶縁体２８６は、絶縁体２８０に用いることができる絶縁体を用いればよい。
　導電体２４０は、プラグとして機能する導電体である。ここで、導電体２４０ａは、導電体２４２ａに接する領域と、導電体２４６ａの下面の少なくとも一部に接する領域とを有する。また、導電体２４０ｂは、導電体２４２ｂに接する領域と、導電体２４６ｂの下面の少なくとも一部に接する領域とを有する。また、導電体２４０ｃは、導電体２６０に接する領域と、導電体２４６ｃの下面の少なくとも一部に接する領域とを有する。つまり、導電体２４０ａはトランジスタ２００のソース及びドレインの一方と電気的に接続し、導電体２４０ｂはトランジスタ２００のソース及びドレインの他方と電気的に接続し、導電体２４０ｃはトランジスタ２００のゲートと電気的に接続している。
　導電体２４０は、タングステン、銅、またはアルミニウムを主成分とする導電性材料などを用いることが好ましい。また、導電体２４０のそれぞれは、上記開口の側壁および底面に沿って設けられる第１の導電体と、第１の導電体上の第２の導電体の積層構造にしてもよい。
　導電体２４０を積層構造とする場合、絶縁体２８０の近傍に配置される第１の導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。このような構成にすることで、絶縁体２８３より上層に含まれる水、水素などの不純物が、導電体２４０を通じて酸化物２３０に混入するのを抑制できる。なお、第２の導電体は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、第２の導電体としては、タングステン、銅、またはアルミニウムを主成分とする導電性材料などを用いればよい。
　なお、図１６Ａに示す導電体２４０では、第１の導電体および第２の導電体を積層する構成について示しているが、本発明はこれに限られない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。
　絶縁体２４１は、上記開口の内壁と、導電体２４０の側面に接して設けられている。なお、図１６Ａにおいて、絶縁体２４１のそれぞれは、第１の絶縁体が上記開口の内壁に接して設けられ、さらに内側に第２の絶縁体が設けられる構造になっている。
　絶縁体２４１としては、水素及び酸素の一方又は双方に対するバリア絶縁体を用いるとよい。例えば、絶縁体２４１として、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、または酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物などを用いることができる。絶縁体２４１を設けることで、絶縁体２８０などに含まれる水、水素などの不純物が、導電体２４０を通じて酸化物２３０に混入するのを抑制できる。特に、窒化シリコンは水素に対するバリア性が高いため好適である。
　また、絶縁体２４１として酸素に対するバリア絶縁体を用いることで、絶縁体２８０に含まれる酸素が導電体２４０に吸収されるのを抑制できる。
　絶縁体２４１を、図１６Ａに示すように積層構造にする場合、絶縁体２８０などに形成される開口の内壁に接する第１の絶縁体と、その内側の第２の絶縁体は、酸素に対するバリア絶縁体と、水素に対するバリア絶縁体を組み合わせて用いることが好ましい。
　例えば、第１の絶縁体として、ＡＬＤ法で成膜された酸化アルミニウムを用い、第２の絶縁体として、ＰＥＡＬＤ法で成膜された窒化シリコンを用いればよい。このような構成にすることで、導電体２４０の酸化を抑制し、さらに、導電体２４０に水素が混入するのを抑制できる。
　また、導電体２４６は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、または窒化チタンと上記導電性材料との積層としてもよい。なお、図１６Ａでは、導電体２４６が、絶縁体２８５及び絶縁体２８６の開口内に形成され、絶縁体２４１の側面の一部に接する構成になっている。ただし、これに限られず、導電体２４６が絶縁体２８６に開口が形成され、当該開口に導電体２４０の上面が露出し、当該導電体２４０の上面に導電体２４６の下面が接する構成になってもよい。
　また、図１６Ａでは、導電体２４０ｃ及び導電体２４６ｃが、導電体２４０ａ、導電体２４０ｂ、導電体２４６ａ、及び導電体２４６ｂ、と同様に、酸化物２３０ｂと重なる領域に形成される構成を示したが、本発明はこれに限られるものではない。図１６Ｂに示すように、酸化物２３０ｂと重なる領域に、導電体２４０ａ、導電体２４０ｂ、導電体２４６ａ、及び導電体２４６ｂだけを形成し、導電体２４０ｃ及び導電体２４６ｃは、酸化物２３０ｂと重ならない領域に形成する構成にしてもよい。
　なお、上記半導体装置の各構成要素については、実施の形態１の［基板］、［絶縁体］、［導電体］［金属酸化物］の項目も参照することができる。また、半導体装置を構成する各構成要素は、単層構造であってもよく、積層構造であってもよい。
　本実施の形態に係る半導体装置は、ＯＳトランジスタを有する。ＯＳトランジスタは、オフ電流が小さいため、消費電力が少ない半導体装置または記憶装置を実現できる。また、ＯＳトランジスタは、周波数特性が高いため、動作速度が速い半導体装置または記憶装置を実現できる。また、ＯＳトランジスタを用いることで、良好な電気特性を有する半導体装置、トランジスタの電気特性のばらつきが少ない半導体装置、オン電流が大きい半導体装置、信頼性が高い半導体装置または記憶装置を実現できる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
（実施の形態３）
　本実施の形態では、本発明の一態様の記憶装置について図面を用いて説明する。本発明の一態様の記憶装置は、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある）である。
＜記憶装置の構成例＞
　図１７ＡにＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、及びメモリセルアレイ１４７０を有する。周辺回路１４１１は、メモリセルアレイ１４７０が有するメモリセルへのデータの書き込み、及びメモリセルアレイ１４７０が有するメモリセルからのデータの読み出しを行う機能を有する回路である。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、及びコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥＳ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥＳ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥＳは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図１７Ａにおいて、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られない。例えば、図１７Ｂに示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図１８Ａ及び図１８Ｂを用いて、上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
　図１８Ａに、２トランジスタのゲインセル型のメモリセルの回路構成例を示す。図１８Ａに示すメモリセル１４７１は、トランジスタＭ１と、トランジスタＭ２と、を有する。なお、トランジスタＭ１及びトランジスタＭ２は、シングルゲート構造のトランジスタである。ただし、これに限られず、追加してバックゲートを設ける構成にしてもよい。
　トランジスタＭ１の第１端子はトランジスタＭ２のゲートと接続され、トランジスタＭ１の第２端子は配線ＷＢＬと接続され、トランジスタＭ１のゲートは配線ＷＯＬと接続されている。トランジスタＭ２の第１端子は配線ＳＬと接続され、トランジスタＭ２の第２端子は配線ＲＢＬと接続されている。
　配線ＷＢＬは書き込みビット線として機能し、配線ＲＢＬは読み出しビット線として機能し、配線ＷＯＬはワード線として機能する。
　メモリセル１４７１では、トランジスタＭ２のゲート容量を保持容量として用いる。つまり、メモリセル１４７１は、キャパシタレスメモリセルともいえる。よって、２トランジスタ０容量素子のゲインセル型のメモリセルともいえる。
　トランジスタＭ１としてＯＳトランジスタを用いることで、トランジスタＭ１をオフ状態とすることで、トランジスタＭ１のソース及びドレインの一方と、トランジスタＭ２のゲートとが電気的に接続されたノードの電荷を極めて長時間にわたって保持することが可能となる。したがって、不揮発性のメモリセルを実現することが可能である。
　図１８Ａに示すメモリセル１４７１として、図１Ａ等に示す記憶装置を適用できる。このとき、トランジスタＭ１はトランジスタ４０に、トランジスタＭ２はトランジスタ２０にそれぞれ対応する。また、配線ＷＢＬは導電体４４に、配線ＲＢＬは導電体３２ａに、配線ＷＯＬは導電体５０に、配線ＳＬは導電体３２ｂにそれぞれ対応する。
　図１８Ｂに、２トランジスタのゲインセル型のメモリセルの別の回路構成例を示す。図１８Ｂに示すメモリセル１４７２は、トランジスタＭ１と、トランジスタＭ２と、を有する。なお、トランジスタＭ１及びトランジスタＭ２は、シングルゲート構造のトランジスタである。ただし、これに限られず、追加してバックゲートを設ける構成にしてもよい。
　トランジスタＭ１の第１端子はトランジスタＭ２のゲートと接続され、トランジスタＭ１の第２端子は配線ＢＩＬと接続され、トランジスタＭ１のゲートは配線ＷＯＬと接続されている。トランジスタＭ２の第１端子は配線ＳＬと接続され、トランジスタＭ２の第２端子は配線ＢＩＬと接続されている。
　配線ＢＩＬはビット線として機能し、配線ＷＯＬはワード線として機能する。
　メモリセル１４７１と同様に、メモリセル１４７２では、トランジスタＭ２のゲート容量を保持容量として用いる。トランジスタＭ１としてＯＳトランジスタを用いることで、トランジスタＭ１をオフ状態とすることで、トランジスタＭ１のソース及びドレインの一方と、トランジスタＭ２のゲートとが電気的に接続されたノードの電荷を極めて長時間にわたって保持することが可能となる。したがって、不揮発性のメモリセルを実現することが可能である。
　図１８Ａに示すメモリセル１４７２として、図１Ａ等に示す記憶装置を適用できる。このとき、トランジスタＭ１はトランジスタ４０に、トランジスタＭ２はトランジスタ２０にそれぞれ対応する。また、配線ＷＯＬは導電体５０に、配線ＳＬは導電体３２ｂにそれぞれ対応する。配線ＢＩＬについては、導電体４４を用いればよい。ここで、導電体２４ａが、ビアまたは配線を用いて導電体４４と電気的に接続されるようにする。
　また、メモリセルＭＣは、メモリセル１４７１及びメモリセル１４７２に限定されず、回路構成の変更を行うことができる。
　トランジスタＭ１としてＯＳトランジスタを用いることで、記憶装置の配線を形成するＢＥＯＬ（Ｂａｃｋ　ｅｎｄ　ｏｆ　ｌｉｎｅ）工程中にトランジスタＭ１を形成することができる。また、メモリセルアレイ１４７０の下に重なる周辺回路１４１１にＳｉトランジスタを用いる場合、Ｓｉトランジスタの上方に直接ＯＳトランジスタを形成する技術（ＢＥＯＬ−Ｔｒ技術と呼称する）を適用することができる。当該技術を用いることで、デザインルールを維持したままで３Ｄ機能回路を構築でき、高機能を低消費電力、低コストで実現できる。
　図１８Ｃに記憶装置１４００の斜視図を示す。記憶装置１４００は、層１４８０及び層１４９０を有する。図１８Ｄは、記憶装置１４００の構成を説明するための斜視図であり、ｍ個の層１４９０＿１乃至層１４９０＿ｍを積層した図である。
　層１４８０は、トランジスタを含む層である。当該トランジスタのチャネル形成領域を含む半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、又は非晶質半導体などの半導体材料を、単体でまたは組み合わせて形成すればよい。当該半導体材料としては、例えば、シリコン、又はゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、及び窒化物半導体などの化合物半導体を用いてもよい。また、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、またはシリコンゲルマニウムなどを用いてもよい。
　層１４９０は、トランジスタを含む層である。当該トランジスタのチャネル形成領域を含む半導体層は、酸化物半導体又はシリコンなどの薄膜形成可能な半導体材料を用いて設ければよい。ＢＥＯＬ−Ｔｒ技術を用いることで、層１４８０上に層１４９０を設けることができる。よって、高集積化された記憶装置１４００を実現できる。
　例えば、層１４８０に含まれるトランジスタをＳｉトランジスタとする。このとき、層１４８０に、周辺回路１４１１を設ける構成とすることができる。また、層１４９０に含まれるトランジスタをＯＳトランジスタとする。このとき、層１４９０にメモリセルアレイ１４７０を設ける構成とすることができる。ここで、図１８Ｃに示す記憶装置１４００に、図５Ａ及び図５Ｂに示す記憶装置を用いることができる。この場合、層１４８０にトランジスタ６０を形成し、層１４９０にトランジスタ２０とトランジスタ４０からなるメモリセルを形成すればよい。
　さらに、図１８Ｄに示すように、ｍ個の層１４９０＿１乃至層１４９０＿ｍを積層して設けることで、メモリセルアレイ１４７０を積層構造にすることができる。この場合、層１４８０にトランジスタ６０を形成し、層１４９０＿１乃至層１４９０＿ｍの各層に、トランジスタ２０とトランジスタ４０からなるメモリセルを形成すればよい。
　以上より、ＢＥＯＬ−Ｔｒ技術を用いて、記憶装置１４００を作製できる。したがって、記憶装置１４００の占有面積を低減できる。
（実施の形態４）
　本実施の形態では、本発明の一態様の記憶装置が実装されたチップの一例について、図１９を用いて説明する。
　図１９Ａ及び図１９Ｂに示すチップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図１９Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図１９Ｂに示すように、パッケージ基板１２０１の第１の面と接続する。また、パッケージ基板１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。これらの記憶装置に、先の実施の形態に示す記憶装置を用いることができる。これにより、記憶装置を、低消費電力化、及び大容量化させることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、及びＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、及びＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理または積和演算に用いることができる。ＧＰＵ１２１２のメモリに、先の実施の形態に示す記憶装置を用いることができる。これにより、ＧＰＵ１２１２のメモリを、低消費電力化、及び大容量化させることができる。
　また、ＣＰＵ１２１１、及びＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１、及びＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、及びＧＰＵ１２１２が有するメモリ間のデータ転送、及びＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、及びＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、及びフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワークと接続するための回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたパッケージ基板１２０１、ＤＲＡＭ１２２１、及びフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行できるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態では、上記実施の形態で説明した記憶装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の記憶装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７００が実装された基板（実装基板７０４）の斜視図を、図２０Ａに示す。図２０Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図２０Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、および、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシのいずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図２０Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図２０Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［記憶装置］
　または、先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２１Ａ乃至図２１Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す記憶装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図２１ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置を組み込むことができる。
　図２１ＢはＳＤカードの外観の模式図であり、図２１Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置を組み込むことができる。
　図２１ＤはＳＳＤの外観の模式図であり、図２１Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置を組み込むことができる。
［電子機器］
　次に、電子機器６５００の斜視図を図２２Ａに示す。図２２Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９などを有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の記憶装置は、制御装置６５０９などに適用することができる。
　図２２Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の記憶装置は、制御装置６６１６などに適用することができる。なお、本発明の一態様の記憶装置を、上述の制御装置６５０９、及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、大型計算機５６００の斜視図を図２２Ｃに示す。図２２Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図２２Ｄに示す斜視図の構成とすることができる。図２２Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図２２Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図２２Ｅには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７００を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の記憶装置は、情報を処理および記憶する機器などの宇宙用機器に好適に用いることができる。
　本発明の一態様の記憶装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図２３には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図２３においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、図２３には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である記憶装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の記憶装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の記憶装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の記憶装置を用いることにより、データの保持に要する電力の低減、データを保持する記憶装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の記憶装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の記憶装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図２４にデータセンターに適用可能なストレージシステムを示す。図２４に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）およびストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の記憶装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の記憶装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の記憶装置は、低消費電力であるため地球温暖化対策としても有効である。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
ＢＩＬ：配線、ＭＣ：メモリセル、ＲＢＬ：配線、ＳＬ：配線、ＷＢＬ：配線、ＷＯＬ：配線、２０：トランジスタ、２２：酸化物半導体、２４ａ：導電体、２４ｂ：導電体、２４：導電体、２６：導電体、２８：絶縁体、３０ａ：導電体、３０ｂ：導電体、３０ｃ：導電体、３２ａ：導電体、３２ｂ：導電体、３２ｃ：導電体、３４：絶縁体、３６：絶縁体、３８：絶縁体、４０：トランジスタ、４２ａ：酸化物半導体、４２ｂ：酸化物半導体、４２：酸化物半導体、４４：導電体、４６ａ：導電体、４６ｂ：導電体、４６：導電体、４８ａ：絶縁体、４８ｂ：絶縁体、４８ｃ：絶縁体、４８ｄ：絶縁体、４８：絶縁体、５０：導電体、５２ａ：絶縁体、５２ｂ：絶縁体、５２ｃ：絶縁体、５２：絶縁体、５４：絶縁体、５６：絶縁体、５７：絶縁体、５８：絶縁体、５９：絶縁体、６０：トランジスタ、６２：基板、６３：半導体領域、６４ａ：低抵抗領域、６４ｂ：低抵抗領域、６６：導電体、６８：絶縁体、７０ａ：導電体、７０ｂ：導電体、７０ｃ：導電体、７０：導電体、７２ａ：導電体、７２ｂ：導電体、７２ｃ：導電体、７２：導電体、７３：絶縁体、７４：絶縁体、７６：絶縁体、７８：絶縁体、２００：トランジスタ、２０５ａ：導電体、２０５ｂ：導電体、２０５：導電体、２１５：絶縁体、２１６：絶縁体、２２１：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２３０：酸化物、２４０ａ：導電体、２４０ｂ：導電体、２４０ｃ：導電体、２４０：導電体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４１ｃ：絶縁体、２４１：絶縁体、２４２ａ：導電体、２４２ｂ：導電体、２４６ａ：導電体、２４６ｂ：導電体、２４６ｃ：導電体、２４６：導電体、２５０ａ：絶縁体、２５０ｂ：絶縁体、２５０ｃ：絶縁体、２５０ｄ：絶縁体、２５０：絶縁体、２５５ａ：絶縁体、２５５ｂ：絶縁体、２５５：絶縁体、２６０ａ：導電体、２６０ｂ：導電体、２６０：導電体、２７１ａ：絶縁体、２７１ｂ：絶縁体、２７５：絶縁体、２８０：絶縁体、２８２：絶縁体、２８３：絶縁体、２８５：絶縁体、２８６：絶縁体、７００：電子部品、７０２：プリント基板、７０４：実装基板、７１０：半導体装置、７１１：モールド、７１２：ランド、７１３：電極パッド、７１４：ワイヤ、７１５：駆動回路層、７１６：記憶層、７３０：電子部品、７３１：インターポーザ、７３２：パッケージ基板、７３３：電極、７３５：半導体装置、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、１２００：チップ、１２０１：パッケージ基板、１２０２：バンプ、１２０３：マザーボード、１２０４：ＧＰＵモジュール、１２１１：ＣＰＵ、１２１２：ＧＰＵ、１２１３：アナログ演算部、１２１４：メモリコントローラ、１２１５：インターフェース、１２１６：ネットワーク回路、１２２１：ＤＲＡＭ、１２２２：フラッシュメモリ、１４００：記憶装置、１４１１：周辺回路、１４２０：行回路、１４３０：列回路、１４４０：出力回路、１４６０：コントロールロジック回路、１４７０：メモリセルアレイ、１４７１：メモリセル、１４７２：メモリセル、１４８０：層、１４９０＿１：層、１４９０＿ｍ：層、１４９０：層、５６００：大型計算機、５６１０：ラック、５６２０：計算機、５６２１：ＰＣカード、５６２２：ボード、５６２３：接続端子、５６２４：接続端子、５６２５：接続端子、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、５６２９：接続端子、５６３０：マザーボード、５６３１：スロット、６５００：電子機器、６５０１：筐体、６５０２：表示部、６５０３：電源ボタン、６５０４：ボタン、６５０５：スピーカ、６５０６：マイク、６５０７：カメラ、６５０８：光源、６５０９：制御装置、６６００：電子機器、６６１１：筐体、６６１２：キーボード、６６１３：ポインティングデバイス、６６１４：外部接続ポート、６６１５：表示部、６６１６：制御装置、６８００：人工衛星、６８０１：機体、６８０２：ソーラーパネル、６８０３：アンテナ、６８０４：惑星、６８０５：二次電池、６８０７：制御装置、７０００：ストレージシステム、７００１ｓｂ：サーバ、７００１：ホスト、７００２：ストレージ制御回路、７００３ｍｄ：記憶装置、７００３：ストレージ、７００４：ストレージエリアネットワーク

Claims (12)

  1. 　第１のトランジスタと、前記第１のトランジスタ上の第２のトランジスタと、を有し、
    　前記第１のトランジスタは、
    　第１の酸化物半導体と、
    　前記第１の酸化物半導体上の、互いに離隔された第１の導電体及び第２の導電体と、
    　前記第１の導電体、及び前記第２の導電体上に配置され、前記第１の導電体と前記第２の導電体の間に位置する開口を有する、第１の絶縁体と、
    　前記第１の絶縁体の開口内に配置され、前記第１の酸化物半導体上に配置される第２の絶縁体と、
    　前記第１の絶縁体の開口内に配置され、前記第２の絶縁体上に配置される、第３の導電体と、を有し、
    　前記第２のトランジスタは、
    　前記第１の絶縁体、及び前記第３の導電体上に配置され、前記第１の酸化物半導体と重畳する開口を有する、第３の絶縁体と、
    　前記第３の絶縁体上に配置され、前記第３の絶縁体の開口に重畳する開口を有する、第４の導電体と、
    　前記第３の絶縁体及び前記第４の導電体の開口内に配置される、第２の酸化物半導体と、
    　前記第３の絶縁体及び前記第４の導電体の開口内において、前記第２の酸化物半導体上に配置される、第４の絶縁体と、
    　前記第３の絶縁体及び前記第４の導電体の開口内において、前記第４の絶縁体上に配置される、第５の導電体と、を有し、
    　前記第２の酸化物半導体は、前記第３の絶縁体を貫通し、前記第３の導電体と電気的に接続される、
    　記憶装置。
  2. 　請求項１において、
    　前記第２の酸化物半導体の下に、第６の導電体が配置され、
    　前記第３の絶縁体の開口は、前記第６の導電体に達し、
    　前記第６の導電体は、前記第２の酸化物半導体の一部に接し、前記第３の導電体と電気的に接続される、
    　記憶装置。
  3. 　請求項２において、
    　前記第４の導電体は、前記第２のトランジスタのソース電極及びドレイン電極の一方として機能し、
    　前記第５の導電体は、前記第２のトランジスタのゲート電極として機能し、
    　前記第６の導電体は、前記第２のトランジスタのソース電極及びドレイン電極の他方として機能する、
    　記憶装置。
  4. 　請求項１において、
    　前記第２のトランジスタのチャネル長は、少なくとも前記第２のトランジスタのチャネル幅よりも小さい、
    　記憶装置。
  5. 　請求項１において、
    　前記第５の導電体の上面に接して、第７の導電体を有し、
    　前記第４の導電体は、第１の方向に延伸し、
    　前記第７の導電体は、第２の方向に延伸し、
    　前記第１の方向と、前記第２の方向は、互いに交差する、
    　記憶装置。
  6. 　請求項２において、
    　前記第２の酸化物半導体の他の一部、前記第４の絶縁体の一部、及び前記第５の導電体の一部が、前記第４の導電体の上に位置する、
    　記憶装置。
  7. 　請求項６において、
    　前記第２の酸化物半導体の他の一部は、前記第４の導電体の上面に接する、
    　記憶装置。
  8. 　請求項６において、
    　前記第４の絶縁体の一部は、前記第２の酸化物半導体の他の一部を覆う、
    　記憶装置。
  9. 　請求項１において、
    　平面視において、前記第３の絶縁体及び前記第４の導電体の開口は、円形状、または略円形状である、
    　記憶装置。
  10. 　請求項１乃至請求項９のいずれか一項において、
    　前記第２の酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎの中から選ばれるいずれか一または複数を有する、
    　記憶装置。
  11. 　請求項１０において、
    　前記第３の絶縁体は、積層構造を有し、
    　前記積層構造は、第１の層と、前記第１の層上の第２の層と、前記第２の層上の第３の層と、を有し、
    　前記第１の層は、シリコンと、窒素と、を有し、
    　前記第２の層は、シリコンと、酸素と、を有し、
    　前記第３の層は、シリコンと、窒素と、を有する、
    　記憶装置。
  12. 　請求項１０において、
    　前記第１の酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎの中から選ばれるいずれか一または複数を有する、
    　記憶装置。
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