WO2023209491A1 - 半導体装置 - Google Patents

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WO2023209491A1
WO2023209491A1 PCT/IB2023/053891 IB2023053891W WO2023209491A1 WO 2023209491 A1 WO2023209491 A1 WO 2023209491A1 IB 2023053891 W IB2023053891 W IB 2023053891W WO 2023209491 A1 WO2023209491 A1 WO 2023209491A1
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insulator
transistor
conductor
oxide
semiconductor device
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PCT/IB2023/053891
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黒川義元
郷戸宏充
八窪裕人
大下智
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株式会社半導体エネルギー研究所
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    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
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    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Definitions

  • One embodiment of the present invention relates to a semiconductor device and the like.
  • Circuits are broadly classified into synchronous circuits that operate in synchronization with a clock signal and asynchronous circuits that do not use a clock signal.
  • Many logic circuits such as a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), are composed of synchronous circuits.
  • the input/output circuits in the memory device are also composed of synchronous circuits.
  • Non-Patent Document 1 stacked three-dimensionally
  • Non-Patent Document 2 stacked three-dimensionally
  • the low-frequency clock signal is a synchronous clock signal, such as an integer multiple (1/N) or an integer/integer multiple (M/N) (M and N are integers) of the original clock signal.
  • a configuration that maintains this is preferable.
  • data transmission and reception between synchronous circuits driven by clock signals with different frequencies requires a special interface such as the FIFO (First In First Out) method or handshake method. There is.
  • the clock signal generation circuit in a semiconductor device configured to use clock signals with different frequencies in a plurality of synchronous circuits, it is preferable that the clock signal generation circuit generates clock signals with different frequencies from a base clock signal with a single frequency.
  • One aspect of the present invention provides a semiconductor device with a novel configuration that can supply a clock signal with little delay to the synchronous circuit in each layer in a configuration in which a plurality of dies provided with synchronous circuits are three-dimensionally stacked.
  • Another aspect of the present invention is to provide a semiconductor device with a novel configuration that facilitates aligning the timing of clock signals in a configuration in which a plurality of dies provided with synchronous circuits are three-dimensionally stacked. This is one of the challenges.
  • one aspect of the present invention is that in a configuration in which a plurality of dies provided with synchronous circuits are three-dimensionally stacked, an increase in power consumption in clock signal distribution can be reduced, and power consumption can be reduced.
  • One of the challenges is to provide semiconductor devices.
  • an object of one embodiment of the present invention is to provide a semiconductor device with a novel configuration.
  • One aspect of the present invention includes a base die provided with a clock signal generation circuit and a first synchronization circuit, and a plurality of dies provided in a stacked manner on the base die, and the base die and the plurality of dies include a plurality of dies.
  • the plurality of dies each have a second synchronization circuit, and the clock signal generation circuit has a function of generating clock signals of a plurality of different frequencies.
  • the second synchronous circuit is a circuit that operates when one of the clock signals of different frequencies is inputted to each of the plurality of dies, and the clock signals of the different frequencies are transmitted to the plurality of dies through the through electrodes. This is a semiconductor device supplied to a second synchronous circuit included in the die.
  • the first synchronous circuit is preferably a semiconductor device that is a CPU.
  • a semiconductor device is preferable in which the plurality of clock signals of different frequencies are signals generated based on a reference frequency.
  • the semiconductor device is preferably such that the frequency of the clock signal supplied to the second synchronous circuit is lower than the frequency of the clock signal supplied to the first synchronous circuit.
  • a semiconductor device is preferable in which the through electrode is electrically connected via a metal bump provided between a plurality of dies.
  • the second synchronous circuit is preferably a semiconductor device including a transistor including an oxide semiconductor in a channel formation region.
  • a semiconductor device is preferable in which layers including transistors are provided in a stacked manner.
  • the oxide semiconductor is preferably a semiconductor device containing In, Ga, and Zn.
  • One aspect of the present invention provides a semiconductor device with a novel configuration that can supply a clock signal with little delay to the synchronous circuit in each layer in a configuration in which a plurality of dies provided with synchronous circuits are three-dimensionally stacked. can be provided.
  • Another aspect of the present invention is to provide a semiconductor device with a novel configuration that facilitates aligning the timing of clock signals in a configuration in which a plurality of dies provided with synchronous circuits are three-dimensionally stacked. can.
  • one aspect of the present invention is that in a configuration in which a plurality of dies provided with synchronous circuits are three-dimensionally stacked, an increase in power consumption in clock signal distribution can be reduced, and power consumption can be reduced.
  • a semiconductor device can be provided.
  • one embodiment of the present invention can provide a semiconductor device with a novel configuration.
  • FIG. 1 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 2 is a diagram illustrating a configuration example of a semiconductor device.
  • 3A and 3B are diagrams illustrating a configuration example of a semiconductor device.
  • 4A and 4B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 5 is a diagram illustrating a configuration example of a semiconductor device.
  • 6A and 6B are diagrams illustrating a configuration example of a semiconductor device.
  • 7A to 7D are diagrams illustrating configuration examples of a semiconductor device.
  • FIG. 8 is a diagram illustrating a configuration example of a semiconductor device.
  • 9A to 9C are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 10 is a diagram illustrating an example of the configuration of the storage unit.
  • FIG. 11A is a diagram illustrating a configuration example of a storage layer.
  • FIG. 11B is a diagram illustrating an equivalent circuit of the storage layer.
  • FIG. 12 is a diagram illustrating an example of the configuration of the storage unit.
  • FIG. 13A is a diagram illustrating a configuration example of a storage layer.
  • FIG. 13B is a diagram illustrating an equivalent circuit of the storage layer.
  • 14A and 14B are diagrams showing an example of an electronic component.
  • 15A and 15B are diagrams showing an example of an electronic device, and
  • FIGS. 15C to 15E are diagrams showing an example of a large-sized computer.
  • FIG. 16 is a diagram showing an example of space equipment.
  • FIG. 17 is a diagram illustrating an example of a storage system applicable to a data center.
  • off-state current refers to a drain current when a transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • an off state is a state in which the voltage between the gate and source, V gs , is lower than the threshold voltage V th for n-channel transistors (higher than V th for p-channel transistors). means.
  • metal oxide refers to a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide is sometimes called an oxide semiconductor. That is, when describing an OS transistor, it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • a semiconductor device described as one embodiment of the present invention has a function as a system on a chip (SoC) that includes a CPU, a cache memory, and a plurality of synchronous circuits such as memory or peripheral circuits.
  • SoC system on a chip
  • FIG. 1 is a block diagram for explaining a semiconductor device according to one embodiment of the present invention.
  • a semiconductor device has a plurality of synchronous circuits that are driven by clock signals of different frequencies output by a clock signal generation circuit.
  • the semiconductor device 10 shown in FIG. main memory 33 (indicated as DRAM in the figure), interface 34 (indicated as DRAM_IF in the figure), peripheral circuit 35 (indicated as PERI1 in the figure), peripheral circuit 36 (indicated as PERI2 in the figure), It has a bridge circuit 37 (shown as BRIDGE1 in the figure), a peripheral circuit 38 (shown as PERI3 in the figure), and a bridge circuit 39 (shown as BRIDGE2 in the figure). Data signals input and output between each circuit are shown by solid line arrows in FIG.
  • the clock signal generation circuit 21, CPU 22, cache memory 23, GPU 31, interface 32, main memory 33, interface 34, peripheral circuits 35, 36, bridge circuit 37, peripheral circuit 38, and bridge circuit 39 are synchronous circuits. Therefore, it is preferable that the clock signal generation circuit 21 generates clock signals of different frequencies from a base clock signal of a single frequency and outputs them to each synchronous circuit.
  • the clock signal generation circuit 21 generates the clock signal CLK_CPU supplied to the CPU 22 from the reference clock signal CLK_BASE.
  • the clock signal generation circuit 21 generates a clock signal CLK_GPU to be supplied to the GPU 31 from the reference clock signal CLK_BASE.
  • the clock signal generation circuit 21 generates the clock signal CLK_DRAM supplied to the main memory 33 from the reference clock signal CLK_BASE.
  • Clock signal generation circuit 21 generates clock signal CLK_PERIH, which is supplied to peripheral circuit 35 and peripheral circuit 36, from reference clock signal CLK_BASE.
  • the clock signal generation circuit 21 generates the clock signal CLK_PERIL, which is supplied to the peripheral circuit 38, from the reference clock signal CLK_BASE.
  • Each clock signal generated by the clock signal generation circuit 21 is indicated by a broken line arrow in FIG.
  • the plurality of clock signals (CLK_CPU, CLK_GPU, CLK_DRAM, CLK_PERIH, and CLK_PERIL) can be generated as clock signals with different frequencies from the base reference clock signal CLK_BASE.
  • the clock signal CLK_CPU is generated by multiplying the reference clock signal CLK_BASE (by multiplying the input frequency by N times), and is output as a high-frequency clock signal.
  • the clock signal CLK_GPU is the same as the clock signal CLK_CPU, or is generated by frequency-dividing the clock signal CLK_CPU, and is output as a high-frequency clock signal.
  • the clock signal CLK_DRAM is generated by frequency-dividing the clock signal CLK_CPU, and is output as a clock signal having a frequency matching the operating frequency of the main memory 33.
  • the clock signal CLK_PERIH is generated by frequency-dividing the clock signal CLK_CPU, and is output as a clock signal having a frequency matching the operating frequency of the peripheral circuits 35 and 36.
  • the clock signal CLK_PERIL is generated by frequency-dividing the clock signal CLK_CPU, and is output as a clock signal having a frequency matching the operating frequency of the peripheral circuit 38, which has a lower operating frequency than the peripheral circuits 35 and 36.
  • the CPU 22 is driven by a clock signal CLK_CPU.
  • the CPU 22 has a function of executing arithmetic processing as a main arithmetic unit of the semiconductor device 10.
  • the CPU 22 is a circuit that performs arithmetic processing such as logical operations and address operations in accordance with input signals or data.
  • the CPU 22 may also be referred to as an arithmetic unit, a signal processing circuit, or a CPU core.
  • the cache memory 23 is driven by a clock signal CLK_CPU.
  • the cache memory 23 has a function of storing programs or data necessary for arithmetic processing by the CPU 22.
  • the cache memory is a circuit that has a function of temporarily storing information such as signals corresponding to the calculation results calculated by the calculation processing of the CPU 22 in order to speed up data processing.
  • the cache memory 23 disposed near the CPU 22 can be used as a secondary cache, for example, when a primary cache is provided within the CPU 22.
  • the GPU 31 is driven by a clock signal CLK_GPU.
  • the GPU 31 has a function of executing arithmetic processing necessary to depict an image.
  • the GPU 31 is not limited to rendering images, but can also execute arithmetic processing such as product-sum calculation processing.
  • the interface 32 is driven by a clock signal CLK_GPU.
  • the interface 32 is a circuit that has a function of exchanging data between the CPU 22 and the GPU 31.
  • the main memory 33 is driven by the clock signal CLK_DRAM.
  • the main memory 33 has a function of storing data necessary for arithmetic processing by the CPU 22 or GPU 31.
  • the main memory 33 can be a DRAM or a memory having an OS transistor, which will be described in a later embodiment.
  • the main memory 33 located near the CPU 22 can be used as a tertiary cache.
  • the interface 34 is driven by the clock signal CLK_DRAM.
  • the interface 34 is a circuit that has the function of exchanging data between the CPU 22 and the main memory 33.
  • the peripheral circuits 35 and 36 are driven by the clock signal CLK_PERIH.
  • the peripheral circuits 35 and 36 are peripheral circuits that require relatively high-speed processing. Examples of the peripheral circuits 35 and 36 include a main memory separate from the main memory 33, a PCI (Peripheral Component Interconnect), and the like.
  • the peripheral circuit 38 is driven by the clock signal CLK_PERIL.
  • the peripheral circuit 38 is a peripheral circuit that requires relatively slow processing. Examples of the peripheral circuit 38 include configurations such as a LAN (Local Area Network) and a USB (Universal Serial Bus).
  • the bridge circuit 37 is driven by the clock signal CLK_PERIH.
  • the bridge circuit 37 is a circuit that functions as a system controller that exchanges data between the CPU 22 and the peripheral circuits 35 and 36.
  • Bridge circuit 39 is driven by clock signal CLK_PERIL.
  • the bridge circuit 39 is a circuit that functions as a system controller that exchanges data between the bridge circuit 37 and the peripheral circuit 38.
  • FIG. 2 shows that in the semiconductor device 10 of FIG. 1, synchronous circuits to which a plurality of clock signals (CLK_CPU, CLK_GPU, CLK_DRAM, CLK_PERIH, and CLK_PERIL) are supplied are provided on different dies, and the synchronous circuits are stacked on a base die.
  • CLK_CPU, CLK_GPU, CLK_DRAM, CLK_PERIH, and CLK_PERIL a plurality of clock signals
  • FIG. 2, FIG. 3A, and FIG. 3B illustrate, as an example, a base die 20 in which a clock signal generation circuit 21, a CPU 22, etc. are provided, and dies 30_1 to 30_4 stacked on the base die 20.
  • FIG. 2 shows a schematic diagram of a cross section when the base die 20 and the dies 30_1 to 30_4 are stacked.
  • the Z direction in FIG. 2 represents the direction perpendicular to the surface of the base die 20 (the plane represented by the X direction and the Y direction), or the direction in which the dies 30_1 to 30_4 are stacked and provided on the base die 20.
  • FIG. 2 illustrates a case where the CPU 22 functioning as a CPU core is a single core.
  • the semiconductor device 10 has one CPU core, but a multi-core configuration having a plurality of CPU cores is also possible.
  • FIGS. 3A and 3B illustrate CPUs 22A and 22B that function as CPU cores.
  • the dies 30_1 to 30_4 are provided in an area that does not overlap with the area where the CPUs 22A and 22B of the base die 20 are provided.
  • the configuration is such that it is provided in an area that overlaps with an area where the cache memory 23 is provided. With this configuration, it is possible to reduce the influence on the dies 30_1 to 30_4 caused by the heat generated by the CPUs 22A and 22B.
  • the base die 20 has a clock signal generation circuit 21, a CPU 22 (CPU 22A, 22B), and a cache memory 23. As shown in FIG. 2, the base die 20 is provided with a clock signal generation circuit 21 that generates a plurality of clock signals using the reference clock signal CLK_BASE, as well as a CPU 22 and a cache memory 23 that are synchronous circuits that are driven using the clock signal CLK_CPU.
  • the base die 20 and dies 30_1 to 30_4, which will be described later, may be referred to as element layers or layers. Further, a synchronous circuit such as the CPU 22 included in the base die 20 may be referred to as a first synchronous circuit. Note that in this specification and the like, a base die refers to a die that is larger in die size than other dies and is disposed at the bottom layer of stacked dies.
  • the base dye is sometimes referred to as a base tile.
  • the die 30_1 has a GPU 31 and an interface 32. As shown in FIG. 2, the die 30_1 is provided with a GPU 31, which is a synchronous circuit that operates with a clock signal CLK_GPU, and an interface 32.
  • the GPU 31 can input and output data to and from the CPU 22 and the like included in the base die 20 via the interface 32 .
  • the die 30_2 has a main memory 33 and an interface 34. As shown in FIG. 2, the die 30_2 is provided with a main memory 33 and an interface 34, which are synchronous circuits driven by a clock signal CLK_DRAM.
  • the main memory 33 can input and output data to and from the CPU 22 and the like included in the base die 20 via the interface 34 .
  • the die 30_3 has peripheral circuits 35 and 36 and a bridge circuit 37. As shown in FIG. 2, the die 30_3 is provided with peripheral circuits 35 and 36 and a bridge circuit 37, which are synchronous circuits driven by a clock signal CLK_PERIH.
  • the peripheral circuits 35 and 36 can input and output data to and from the CPU 22 and the like included in the base die 20 via the bridge circuit 37.
  • the die 30_4 has a peripheral circuit 38 and a bridge circuit 39. As shown in FIG. 2, the die 30_4 is provided with a peripheral circuit 38 and a bridge circuit 39, which are synchronous circuits driven by a clock signal CLK_PERIL.
  • the peripheral circuit 38 can input and output data to and from the CPU 22 and the like included in the base die 20 via the bridge circuits 37 and 39.
  • a synchronous circuit such as the GPU 31 of the die 30_1, a synchronous circuit such as the main memory 33 of the die 30_2, a synchronous circuit such as the peripheral circuits 35 and 36 of the die 30_3, and a synchronous circuit such as the peripheral circuit 38 of the die 30_4 are as follows: It is sometimes referred to as a second synchronous circuit.
  • the semiconductor device 10 shown in FIGS. 2, 3A, and 3B shows how the dies 30_1 to 30_4 are stacked and provided on the base die 20.
  • a plurality of dies for example, (n-1) layers (n is an integer of 2 or more)
  • the area occupied by the semiconductor device 10 can be reduced.
  • the main memory 33 or the like with a plurality of dies or a plurality of stacked element layers, the storage capacity per unit area can be increased.
  • the first layer is shown as a base die 20, and the dies stacked on the base die 20 are shown as 30_1 to 30_4.
  • the n-th die stacked on the base die 20 can be referred to as a die 30_n.
  • the die 30_n may be referred to as an n-th die. Note that in this embodiment, etc., when describing matters related to the entire n-layer die composed of the dies 30_1 to 30_n, or when indicating matters common to each layer of the die 30, it is simply referred to as "die 30.” It may be written.
  • the base die 20 and the dies 30_1 to 30_4 have transistors (Si transistors) in which a semiconductor layer having a channel formation region includes silicon.
  • Si transistors transistors
  • Si CMOS circuit CMOS circuit
  • the semiconductor layer having the channel formation region of the Si transistor a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material is not limited to silicon, and for example, germanium or the like can be used. Further, a compound semiconductor such as silicon germanium, silicon carbide, gallium arsenide, or a nitride semiconductor may be used.
  • the base die 20 having a Si transistor and the dies 30_1 to 30_4 can be connected to each other using a technology using through electrodes such as TSV (Through Silicon Via), or a Cu-Cu (copper-copper) direct bonding technology (Cu (copper) pads). It is possible to connect the substrates using a technology that establishes electrical continuity by connecting the substrates to form a stacked element layer.
  • a plurality of clock signals (CLK_CPU, CLK_GPU, CLK_DRAM, CLK_PERIH, and CLK_PERIL) output to a plurality of synchronous circuits included in dies 30_1 to 30_4 stacked on the base die 20 are output to the base die 20 and the dies 30_1 to 30_4. It is supplied to the synchronization circuits provided on the dies 30_1 to 30_4 via the through electrode 41 provided on the die 30_4 and the metal bumps provided between the dies.
  • the through electrodes 41 are provided separately depending on the paths for transmitting the plurality of clock signals.
  • the through electrode 41 is an electrode provided so as to penetrate through the die in order to electrically connect the upper surface and the lower surface of the die.
  • data input/output between the CPU 22 included in the base die 20 and the synchronous circuits provided in the dies 30_1 to 30_4 is performed via the through electrodes 42 provided in the base die 20 and the dies 30_1 to 30_4.
  • the through electrodes 42 are provided separately according to the data signal transmission path between the CPU 22 and the synchronous circuits provided in the dies 30_1 to 30_4.
  • the frequency of the clock signal supplied to the synchronous circuit of the die 30_n provided in the upper layer is different from that of the base die 20. It is preferable that the frequency of the clock signal is lower than that of the clock signal supplied to the synchronization circuit included in 20.
  • each clock signal generated by the clock signal generation circuit 21 included in the base die 20 is distributed via a through electrode such as a TSV and a metal bump. With such a configuration, each clock signal etc. can be distributed by wiring inside each die. Further, the timing of the clock signal distributed to each synchronous circuit can be easily adjusted.
  • the wiring layout for the clock signal input to the synchronous circuit is placed using the wiring layer above the synchronous circuit, so the synchronous circuits that operate with clock signals of different frequencies are provided on multiple dies.
  • it becomes easy to change the DRAM that can be used as the main memory to a memory using an OS transistor and it becomes possible to reduce power consumption by utilizing the extremely low off-current characteristic of the OS transistor.
  • FIGS. 4A and 4B show an example of an integrated circuit (referred to as an IC chip) having the semiconductor device 10 described above.
  • the semiconductor device 10 can be made into one IC chip by mounting a plurality of dies on a package substrate. An example of the configuration is shown in FIGS. 4A and 4B.
  • the schematic cross-sectional view of the IC chip 100A shown in FIG. 4A shows a semiconductor device 10 having a base die 20 on a package substrate 101, and as an example, four layers of dies 30_1 to 30_4 are stacked on the base die 20. .
  • the package substrate 101 is provided with solder balls 102 for connecting the IC chip 100A to a printed circuit board or the like.
  • the dies 30_1 to 30_4 can be connected to the base die 20 by through electrodes 44 provided to penetrate the dies 30_1 to 30_4. Further, each layer can be electrically connected via metal bumps 45 (also referred to as microbumps) provided between through electrodes 44 provided to penetrate each layer.
  • a schematic cross-sectional view of an IC chip 100B shown in FIG. 4B has a base die 20 on a package substrate 101, and as an example, four layers of dies 30_1 to 30_4 are stacked on the base die 20.
  • the dies 30_1 to 30_4 are provided with through electrodes 44 that extend through the dies.
  • the dies 30_1 to 30_4 are bonded to each other using electrodes 46 provided exposed on the surfaces.
  • Cu-Cu bonding can be used as a technique for electrically bonding different layers using the electrode 46.
  • Cu-Cu bonding is a technology that connects Cu (copper) pads to achieve electrical continuity.
  • the element layers 30 are mutually connected to each other through through electrodes such as TSVs.
  • the electrical connection is made using a Cu-Cu direct bonding technique or the like.
  • Embodiment 2 This embodiment mode describes a modification of the semiconductor device described in the above embodiment mode. Incidentally, parts that are common to the description in the first embodiment above are denoted by common reference numerals, and the description thereof will be omitted.
  • FIG. 5 is a schematic cross-sectional view for explaining a semiconductor device different from the schematic cross-sectional view of the semiconductor device 10 mounted on an IC chip described in FIGS. 4A and 4B.
  • the semiconductor device 10A has a Si transistor 49 in the base die 20, and element layers 40_1 to 40_4 each having an OS transistor 47 are provided on the element layer having the Si transistor 49 included in the base die 20.
  • the configuration is illustrated.
  • the electrode 48 for electrically connecting the base die 20 and the element layers 40_1 to 40_4 can be provided in the process of manufacturing the Si transistor 49 or the OS transistor 47.
  • the connection between the base die 20 having the Si transistor 49 and the element layers 40_1 to 40_4 having the OS transistors does not use a technique using a through electrode such as TSV or a Cu-Cu direct bonding technique.
  • the element layers 40_1 to 40_4 on the base die 20 can have a configuration in which wiring provided together with the OS transistors 47 included in the element layers 40_1 to 40_4 is used as an electrode 48 for connecting to an upper or lower element layer.
  • the spacing of the wiring provided together with the OS transistor 47 can be finely processed compared to the through electrode used in TSV or Cu-Cu direct bonding technology. Therefore, in the configuration of the semiconductor device 10A shown in FIG. 5, the number of electrodes for connection to the upper or lower element layer can be increased. Therefore, the number of wiring lines (number of signal lines) between the synchronous circuits provided in the element layers 40_1 to 40_4 and the CPU 22 provided in the base die 20 can be increased. In other words, the number of channels between the CPU 22 and the synchronous circuit can be increased. Therefore, the amount of signal transfer (bandwidth) transmitted and received between the base die 20 and the element layer 40 can be expanded. By expanding the bandwidth, the amount of data transferred per unit time can be increased.
  • metal oxides applied to OS transistors include indium oxide, gallium oxide, and zinc oxide. Moreover, it is preferable that the metal oxide has two or three selected from indium, element M, and zinc.
  • element M is gallium, aluminum, silicon, boron, yttrium, tin, antimony, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as IGZO
  • the metal oxide applied to the OS transistor may have two or more metal oxide layers having different compositions.
  • a first metal oxide layer having a composition of In:M:Zn 1:3:4 [atomic ratio] or a composition close to that, and In:M:Zn provided on the first metal oxide layer.
  • a laminated structure with a second metal oxide layer having an atomic ratio of 1:1:1 or a composition close to this can be suitably used.
  • a laminated structure of one selected from indium oxide, indium gallium oxide, and IGZO and one selected from IAZO, IAGZO, and ITZO may be used.
  • the metal oxide used in the OS transistor preferably has crystallinity.
  • the oxide semiconductor having crystallinity include CAAC (c-axis-aligned crystalline)-OS, nc (nanocrystalline)-OS, and the like. When an oxide semiconductor with crystallinity is used, a highly reliable semiconductor device can be provided.
  • OS transistors operate stably even in high-temperature environments and have little variation in characteristics.
  • the off-state current hardly increases even in a high-temperature environment.
  • the off-state current hardly increases even under an environmental temperature of room temperature or higher and 200° C. or lower.
  • the on-state current is less likely to decrease even in a high-temperature environment. Therefore, a memory cell including an OS transistor operates stably even in a high-temperature environment and has high reliability.
  • NOSRAM is preferable as a memory cell that can be applied to the main memory 33 and the like in the element layer 40 having an OS transistor.
  • NOSRAM registered trademark
  • RAM Nonvolatile Oxide Semiconductor Random Access Memory
  • the memory cell is a two-transistor type (2T) or a three-transistor type (3T) gain cell.
  • NOSRAM can be used as a non-volatile memory by using its characteristic of extremely low leakage current to hold charges corresponding to data in memory cells.
  • NOSRAM can read data without destroying it (non-destructive reading), so it is suitable for arithmetic processing in which only data reading operations are repeated in large quantities.
  • the main memory 33 shown in FIG. 6A has a memory cell array 60 and a peripheral circuit 65.
  • a control circuit 61 As the peripheral circuit 65, a control circuit 61, a row circuit 62, a column circuit 63, and an input/output circuit 64 are provided.
  • the memory cell array 60 has a memory cell 66, a word line RWL, a word line WWL, a bit line RBL, a bit line WBL, a source line SL, and a wiring BGL.
  • the word line RWL is sometimes called a read word line.
  • the word line WWL is sometimes called a write word line.
  • the bit line RBL is sometimes called a read bit line.
  • the bit line WBL is sometimes called a write bit line.
  • the control circuit 61 collectively controls the entire main memory 33 and performs data writing and data reading.
  • the control circuit 61 processes external command signals (eg, chip enable signal, write enable signal, etc.) and generates control signals for other circuits in the peripheral circuit 65.
  • external command signals eg, chip enable signal, write enable signal, etc.
  • the row circuit 62 has a function of selecting a row to access.
  • row circuit 62 includes a row decoder and a word line driver.
  • the column circuit 63 has a function of precharging the bit lines WBL and RBL, a function of writing data to the bit line WBL, a function of amplifying data on the bit line RBL, a function of reading data from the bit line RBL, and the like.
  • the input/output circuit 64 has a function of holding write data, a function of holding read data, and the like.
  • the configuration of the peripheral circuit 65 is changed as appropriate depending on the configuration of the memory cell array 60, the reading method, the writing method, and the like. Further, it is preferable that a part of the peripheral circuit 65 be provided on the base die 20.
  • FIG. 6B shows an example of the circuit configuration of the memory cell 66.
  • memory cell 66 is a two-transistor (2T) gain cell.
  • the memory cell 66 includes transistors MW1, MR1, and a capacitive element CS1.
  • Transistor MW1 is a write transistor
  • transistor MR1 is a read transistor.
  • the back gates of transistors MW1 and MR1 are electrically connected to wiring BGL.
  • the memory cell 66 Since the read transistor is composed of an OS transistor, the memory cell 66 does not consume power to hold data. Therefore, the memory cell 66 is a low power consumption memory cell that can hold data for a long period of time, and the main memory 33 can be used as a nonvolatile storage device.
  • the memory cell 66A shown in FIG. 7A is a 3T type gain cell and includes transistors MW2, MR2, MS2, and a capacitive element CS2.
  • Transistors MW2, MR2, and MS2 are a write transistor, a read transistor, and a selection transistor, respectively.
  • the back gates of transistors MW2, MR2, and MS2 are electrically connected to wiring BGL.
  • the memory cell 66A is electrically connected to word lines RWL, WWL, bit lines RBL, WBL, capacitor line CDL, and power line PL2.
  • the voltage GND low-level power supply voltage
  • FIG. 7B shows another configuration example of a 2T type gain cell.
  • the read transistor is composed of an OS transistor without a back gate.
  • FIG. 7C shows another configuration example of a 3T type gain cell.
  • the read transistor and the selection transistor are configured with OS transistors without a back gate.
  • bit line RBL and bit line WBL may be provided.
  • FIG. 7D shows an example of a 1T1C (capacitance) type memory cell.
  • a memory cell 66D shown in FIG. 7D is electrically connected to a word line WL, a bit line BL, a capacitor line CDL, and a wiring BGL.
  • Memory cell 66D includes transistor MW3 and capacitive element CS3. The back gate of transistor MW3 is electrically connected to wiring BGL.
  • the memory cell 66 When the memory cell 66 is NOSRAM or DOSRAM, a voltage that turns off the transistor is applied to the word line WWL connected to the gate of the transistor (transistor MW1 in FIG. 6B) that is an access transistor, and the other parts are turned off. Power gating is preferred. With this configuration, the supply of power supply voltage can be stopped while data is stored in the memory cell 66.
  • FIG. 8 A part of the cross-sectional structure of the semiconductor device is shown in FIG.
  • the semiconductor device shown in FIG. 8 includes a transistor 550, a transistor 500, and a capacitor 600.
  • 9A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 9B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 9C is a cross-sectional view of the transistor 550 in the channel width direction.
  • the transistor 500 corresponds to the Si transistor described in the above embodiment mode
  • the transistor 550 corresponds to an OS transistor.
  • the transistor 500 is provided above the transistor 550, and the capacitor 600 is provided above the transistor 550 and the transistor 500.
  • the transistor 550 is provided over the substrate 311 and includes a conductor 316, an insulator 315, a semiconductor region 313 made of a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. .
  • the transistor 550 As shown in FIG. 9C, in the transistor 550, the upper surface of the semiconductor region 313 and the side surfaces in the channel width direction are covered with a conductor 316 via an insulator 315. In this way, by making the transistor 550 a Fin type transistor, the effective channel width increases, so that the on-characteristics of the transistor 550 can be improved. Further, since the contribution of the electric field of the gate electrode can be increased, the off-state characteristics of the transistor 550 can be improved.
  • the transistor 550 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor be included in the region where a channel is formed in the semiconductor region 313, the region in the vicinity thereof, the low resistance region 314a serving as a source region or a drain region, and the low resistance region 314b.
  • it contains crystalline silicon.
  • it may be formed of a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like.
  • a structure using silicon may be used in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 550 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • the low resistance region 314a and the low resistance region 314b are made of an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron. Contains elements that
  • the conductor 316 that functions as a gate electrode is made of a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • conductive materials such as metal oxide materials or metal oxide materials.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both electrical conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a layered conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 550 may be formed using an SOI (Silicon on Insulator) substrate or the like.
  • SOI substrates are formed by implanting oxygen ions into a mirror-polished wafer and then heating it at a high temperature to form an oxide layer at a certain depth from the surface and eliminate defects that occur in the surface layer.
  • Smart -cut method registered trademark: EPITAXIAL LAYER
  • EPITAXIAL LAYER registered trademark: EPITAXIAL LAYER
  • semiconductor substrates are used to use the growth of a microscopic substrate formed by the heat treatment of a microscopic (SEPARATION BY IMPLANTED OXYGEN) substrate or hydrogen ion injection.
  • SEPARATION BY IMPLANTED OXYGEN microscopic
  • An SOI substrate formed using a method may also be used.
  • a transistor formed using a single crystal substrate includes a single crystal semiconductor in a channel formation region.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked to cover the transistor 550.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, etc. are used. Bye.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • aluminum oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • aluminum nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • the insulator 322 may have a function as a flattening film that flattens the step caused by the transistor 550 and the like provided below.
  • the upper surface of the insulator 322 may be planarized by a planarization process using chemical mechanical polishing (CMP) or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having barrier properties that prevents hydrogen, impurities, and the like from diffusing from the substrate 311 or the transistor 550 into a region where the transistor 500 is provided.
  • silicon nitride formed by a CVD method can be used, for example.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, temperature programmed desorption gas analysis (TDS).
  • TDS temperature programmed desorption gas analysis
  • the amount of hydrogen desorbed from the insulator 324 is determined by the amount converted into hydrogen atoms per area of the insulator 324 when the surface temperature of the film is in the range of 50°C to 500°C.
  • the amount may be 1 ⁇ 10 16 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the dielectric constant of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the dielectric constant of the insulator 324.
  • a capacitor 600 or a conductor 328 connected to the transistor 500, a conductor 330, and the like are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or a wiring a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used in a single layer or in a stacked manner. be able to. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferable to use a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are stacked in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring connected to the transistor 550. Note that the conductor 356 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 356 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 350 having hydrogen barrier properties.
  • the conductor having barrier properties against hydrogen for example, tantalum nitride or the like may be used. Further, by stacking tantalum nitride and highly conductive tungsten, diffusion of hydrogen from the transistor 550 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having hydrogen barrier properties be in contact with the insulator 350 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are stacked in this order.
  • a conductor 366 is formed on the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or wiring. Note that the conductor 366 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 366 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 360 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are stacked in this order.
  • a conductor 376 is formed on the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or wiring. Note that the conductor 376 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 376 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 370 having hydrogen barrier properties.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are stacked in this order.
  • a conductor 386 is formed on the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 functions as a plug or wiring. Note that the conductor 386 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 386 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 380 having hydrogen barrier properties.
  • the wiring layer including the conductor 356, the wiring layer including the conductor 366, the wiring layer including the conductor 376, and the wiring layer including the conductor 386 have been described, but the semiconductor device according to this embodiment It is not limited to this.
  • the number of wiring layers similar to the wiring layer containing the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer containing the conductor 356 may be five or more.
  • an insulator 510, an insulator 512, an insulator 514, and an insulator 516 are provided in a laminated manner in this order.
  • Any one of the insulators 510, 512, 514, and 516 is preferably made of a substance that has barrier properties against oxygen, hydrogen, or the like.
  • a film having barrier properties that prevents hydrogen, impurities, etc. from diffusing from the substrate 311 or the region where the transistor 550 is provided to the region where the transistor 500 is provided is used. It is preferable. Therefore, the same material as the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having barrier properties against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that prevents the membrane from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Furthermore, by using materials with relatively low dielectric constants as these insulators, parasitic capacitance occurring between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518, a conductor (for example, the conductor 503) forming the transistor 500, and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the conductor 518 has a function as a plug or wiring connected to the capacitor 600 or the transistor 550.
  • the conductor 518 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 518 in the region in contact with the insulator 510 and the insulator 514 is a conductor having barrier properties against oxygen, hydrogen, and water.
  • the transistor 550 and the transistor 500 can be separated by a layer having barrier properties against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 550 to the transistor 500 can be suppressed.
  • a transistor 500 is provided above the insulator 516.
  • the transistor 500 includes a conductor 503 disposed to be embedded in an insulator 514 and an insulator 516, and an insulator 520 disposed over the insulator 516 and the conductor 503. , an insulator 522 disposed on the insulator 520, an insulator 524 disposed on the insulator 522, an oxide 530a disposed on the insulator 524, and an oxide 530a disposed on the oxide 530a.
  • the insulator 580 has an overlapping opening formed therein, an insulator 545 placed on the bottom and side surfaces of the opening, and a conductor 560 placed on the surface where the insulator 545 is formed.
  • an insulator 544 be disposed between the oxide 530a, the oxide 530b, the conductor 542a, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 545, and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • an insulator 574 is preferably disposed over the insulator 580, the conductor 560, and the insulator 545.
  • oxide 530a and the oxide 530b may be collectively referred to as the oxide 530.
  • the transistor 500 shows a structure in which two layers, an oxide 530a and an oxide 530b, are stacked in a region where a channel is formed and in the vicinity thereof, the present invention is not limited to this.
  • a single layer of the oxide 530b or a stacked structure of three or more layers may be used.
  • the conductor 560 is shown as having a two-layer stacked structure, but the present invention is not limited to this.
  • the conductor 560 may have a single layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 8 and 9A is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, etc.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the arrangement of conductor 560, conductor 542a, and conductor 542b is selected in a self-aligned manner with respect to the opening in insulator 580. That is, in the transistor 500, the gate electrode can be disposed between the source electrode and the drain electrode in a self-aligned manner. Therefore, since the conductor 560 can be formed without providing a margin for alignment, the area occupied by the transistor 500 can be reduced. Thereby, miniaturization and high integration of semiconductor devices can be achieved.
  • the conductor 560 is formed in a self-aligned manner in the region between the conductor 542a and the conductor 542b, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and the transistor 500 can have high frequency characteristics.
  • the conductor 560 may function as a first gate (also referred to as top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger than 0 V, and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when no negative potential is applied.
  • the conductor 503 is arranged to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel formation region formed in the oxide 530. I can do it.
  • a structure of a transistor in which a channel formation region is electrically surrounded by an electric field of a first gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the S-channel structure disclosed in this specification and the like has a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification and the like can also be regarded as a type of Fin type structure.
  • a Fin type structure refers to a structure in which a gate electrode is arranged so as to surround at least two or more surfaces (specifically, two, three, or four sides) of a channel.
  • the channel formation region can be electrically surrounded.
  • the S-channel structure is a structure that electrically surrounds the channel formation region, it is substantially equivalent to a GAA (Gate All Around) structure or an LGAA (Lateral Gate All Around) structure. You can say that.
  • the channel formation region formed at or near the interface between the oxide 530 and the gate insulator can be formed in the entire bulk of the oxide 530. can. Therefore, it is possible to improve the current density flowing through the transistor, and thus it is expected that the on-state current of the transistor or the field effect mobility of the transistor will be increased.
  • the conductor 503 has the same configuration as the conductor 518, and a conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and a conductor 503b is further formed inside.
  • the transistor 500 has a structure in which the conductor 503a and the conductor 503b are stacked, the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure of three or more layers.
  • the conductor 503a since the conductor 503a has a function of suppressing oxygen diffusion, it is possible to suppress the conductivity from decreasing due to oxidation of the conductor 503b.
  • the conductor 503 also serves as a wiring
  • the conductor 503 is illustrated as a stack of the conductor 503a and the conductor 503b in this embodiment, the conductor 503 may have a single-layer structure.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than the oxygen that satisfies the stoichiometric composition.
  • the oxygen is easily released from the film by heating.
  • oxygen released by heating may be referred to as "excess oxygen.” That is, it is preferable that a region containing excess oxygen (also referred to as an “excess oxygen region”) is formed in the insulator 524.
  • an oxide material from which some oxygen is released by heating is an oxide with an amount of desorbed oxygen in terms of oxygen atoms of 1.0 ⁇ 10 18 atoms/cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a density of .0 ⁇ 10 19 atoms/cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms/cm 3 or more, or 3.0 ⁇ 10 20 atoms/cm 3 or more.
  • the surface temperature of the film during the above TDS analysis is preferably in the range of 100°C or more and 700°C or less, or 100°C or more and 400°C or less.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other and subjected to one or more of heat treatment, microwave treatment, and RF treatment.
  • heat treatment microwave treatment
  • RF treatment RF treatment
  • water or hydrogen in the oxide 530 can be removed.
  • a reaction occurs in which the bond of VoH is broken, or in other words, a reaction “V O H ⁇ Vo+H” occurs, resulting in dehydrogenation.
  • a part of the hydrogen generated at this time may combine with oxygen and be removed as H 2 O from the oxide 530 or the insulator near the oxide 530. Further, some of the hydrogen may be gettered to the conductor 542.
  • the microwave processing it is preferable to use, for example, an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • a gas containing oxygen and using high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the microwave treatment may be performed at a pressure of 133 Pa or higher, preferably 200 Pa or higher, and more preferably 400 Pa or higher.
  • the gas introduced into the apparatus for performing microwave processing for example, oxygen and argon are used, and the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 50% or less, preferably 10% or more. % or less.
  • heat treatment is preferably performed with the surface of the oxide 530 exposed.
  • the heat treatment may be performed, for example, at a temperature of 100°C or higher and 450°C or lower, more preferably 350°C or higher and 400°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. Thereby, oxygen can be supplied to the oxide 530, and oxygen vacancies (V O ) can be reduced. Further, the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to compensate for the desorbed oxygen after heat treatment in a nitrogen gas or inert gas atmosphere. good.
  • heat treatment may be performed continuously in an atmosphere of nitrogen gas or inert gas.
  • the oxygen vacancies in the oxide 530 can be repaired by the supplied oxygen, or in other words, the reaction "Vo+O ⁇ null" can be promoted. Further, by reacting the supplied oxygen with the hydrogen remaining in the oxide 530, the hydrogen can be removed as H 2 O (dehydrated). This can suppress hydrogen remaining in the oxide 530 from recombining with oxygen vacancies and forming V OH .
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atoms, oxygen molecules, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atoms, oxygen molecules, etc.
  • the insulator 522 has the function of suppressing the diffusion of oxygen, impurities, etc., so that the oxygen contained in the oxide 530 does not diffuse toward the insulator 520 side. Further, the conductor 503 can be prevented from reacting with oxygen contained in the insulator 524, the oxide 530, and the like.
  • the insulator 522 is made of, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba,Sr)TiO 3 (BST) in a single layer or in a stacked layer. As transistors become smaller and more highly integrated, gate insulating films become thinner, which may cause problems such as leakage current. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba,Sr)TiO 3 (BST)
  • an insulator containing an oxide of one or both of aluminum and hafnium which is an insulating material that has the function of suppressing the diffusion of impurities and oxygen (the oxygen is difficult to permeate).
  • the insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 or the incorporation of impurities such as hydrogen into the oxide 530 from the periphery of the transistor 500. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • the insulator 520 having a stacked layer structure that is thermally stable and has a high dielectric constant can be obtained.
  • an insulator 520, an insulator 522, and an insulator 524 are illustrated as the second gate insulating film having a three-layer stacked structure;
  • the insulating film may have a single layer, two layers, or a stacked structure of four or more layers.
  • the structure is not limited to a laminated structure made of the same material, but may be a laminated structure made of different materials.
  • the transistor 500 uses a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel formation region.
  • a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel formation region.
  • In-M-Zn oxide element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium
  • hafnium, tantalum, tungsten or one or more selected from magnesium, etc.
  • the oxide 530 can suppress diffusion of impurities from a component formed below the oxide 530a to the oxide 530b.
  • the oxide 530 preferably has a structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M among the constituent elements is larger than the atomic ratio of the element M among the constituent elements in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the energy at the bottom of the conduction band of the oxide 530a is higher than the energy at the bottom of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction between the oxide 530a and the oxide 530b changes continuously or forms a continuous junction.
  • the oxide 530a and the oxide 530b having a common element other than oxygen (main component) a mixed layer with a low defect level density can be formed.
  • the oxide 530b is an In-Ga-Zn oxide
  • an In-Ga-Zn oxide, a Ga-Zn oxide, a gallium oxide, or the like may be used as the oxide 530a.
  • the main path of carriers is the oxide 530b.
  • the oxide 530a the above structure, the density of defect levels at the interface between the oxide 530a and the oxide 530b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b functioning as a source electrode and a drain electrode are provided on the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium. It is preferable to use a metal element selected from , iridium, strontium, and lanthanum, an alloy containing the above-mentioned metal elements, or an alloy that is a combination of the above-mentioned metal elements.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a metal nitride film such as tantalum nitride is preferable because it has barrier properties against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as having a single-layer structure, but they may have a laminated structure of two or more layers.
  • a tantalum nitride film and a tungsten film may be laminated.
  • a titanium film and an aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a two-layer structure in which a copper film is laminated on a titanium film.
  • a two-layer structure in which copper films are laminated may be used.
  • a three-layer structure in which a titanium film or titanium nitride film is laminated, an aluminum film or a copper film is stacked on top of the titanium film or titanium nitride film, and a titanium film or titanium nitride film is further formed on top of the titanium film or titanium nitride film, a molybdenum film or
  • a molybdenum nitride film, an aluminum film or a copper film is laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or molybdenum nitride film is further formed thereon.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • a region 543a and a region 543b may be formed as low resistance regions at and near the interface between the oxide 530 and the conductor 542a (conductor 542b).
  • the region 543a functions as either a source region or a drain region
  • the region 543b functions as the other source region or drain region.
  • a channel formation region is formed in a region sandwiched between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced.
  • a metal compound layer containing a metal included in the conductor 542a (conductor 542b) and a component of the oxide 530 may be formed in the region 543a (region 543b). In such a case, the carrier concentration of the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided to cover the conductor 542a and the conductor 542b, and suppresses oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided to cover the side surface of the oxide 530 and be in contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, etc. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride, or the like can be used.
  • hafnium oxide aluminum
  • an oxide containing hafnium hafnium (hafnium aluminate) which are insulators containing oxides of one or both of aluminum and hafnium, as the insulator 544.
  • hafnium aluminate has higher heat resistance than hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize during heat treatment in a later step.
  • the conductor 542a and the conductor 542b are made of an oxidation-resistant material or a material whose conductivity does not significantly decrease even if it absorbs oxygen, the insulator 544 is not an essential component. It may be designed as appropriate depending on the desired transistor characteristics.
  • the insulator 544 By having the insulator 544, it is possible to suppress impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b. Furthermore, oxidation of the conductor 542 due to excess oxygen contained in the insulator 580 can be suppressed.
  • the insulator 545 functions as a first gate insulating film. Like the insulator 524 described above, the insulator 545 is preferably formed using an insulator that contains excess oxygen and releases oxygen when heated.
  • silicon oxide with excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and silicon oxide with vacancies. It is possible to use silicon oxide having the following properties. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 545 By providing an insulator containing excess oxygen as the insulator 545, oxygen can be effectively supplied from the insulator 545 to the channel formation region of the oxide 530b. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 545 is reduced.
  • the thickness of the insulator 545 is preferably 1 nm or more and 20 nm or less.
  • the insulator 545 may have a laminated structure similarly to the second gate insulating film. As transistors become smaller and more highly integrated, problems such as leakage current may occur due to the thinning of the gate insulating film. By forming a stacked structure using physically stable materials, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. Furthermore, a laminated structure that is thermally stable and has a high dielectric constant can be achieved.
  • the conductor 560 functioning as the first gate electrode is shown as having a two-layer structure in FIGS. 9A and 9B, it may have a single-layer structure or a stacked structure of three or more layers.
  • the conductor 560a is a conductive material that has the function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2 , etc.), and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2 , etc.), and copper atoms.
  • the material is used.
  • the conductive material having the function of suppressing oxygen diffusion it is preferable to use, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b by a sputtering method, the electrical resistance value of the conductor 560a can be reduced and the conductor 560a can be made into a conductor. This can be called an OC (Oxide Conductor) electrode.
  • a conductive material containing tungsten, copper, or aluminum as a main component for the conductor 560b.
  • the conductor 560b also functions as a wiring, it is preferable to use a conductor with high conductivity.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • insulator 580 has regions of excess oxygen.
  • silicone, resin, or the like it is preferable to use silicone, resin, or the like.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide with vacancies are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 has an excess oxygen region.
  • oxygen in the insulator 580 can be efficiently supplied to the oxide 530.
  • concentration of impurities such as water or hydrogen in the insulator 580 is preferably reduced.
  • the conductor 560 When miniaturizing semiconductor devices, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. For this reason, when the thickness of the conductor 560 is increased, the conductor 560 can have a shape with a high aspect ratio.
  • the conductor 560 is provided so as to be embedded in the opening of the insulator 580, so even if the conductor 560 has a high aspect ratio shape, the conductor 560 can be formed without collapsing during the process. I can do it.
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 545.
  • an excess oxygen region can be provided in the insulator 545 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium may be used as the insulator 574. I can do it.
  • aluminum oxide has high barrier properties, and even if it is a thin film of 0.5 nm or more and 3.0 nm or less, it can suppress the diffusion of hydrogen and nitrogen. Therefore, aluminum oxide formed by sputtering can function as an oxygen supply source as well as a barrier film for impurities such as hydrogen.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • a conductor 540a and a conductor 540b are arranged in openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided facing each other with the conductor 560 interposed therebetween.
  • the conductor 540a and the conductor 540b have the same configuration as a conductor 546 and a conductor 548, which will be described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 is preferably made of a substance that has barrier properties against oxygen, hydrogen, and the like. Therefore, the same material as the insulator 514 can be used for the insulator 582.
  • the insulator 582 is preferably made of a metal oxide such as aluminum oxide, hafnium oxide, tantalum oxide, or the like.
  • aluminum oxide has a high blocking effect that prevents the membrane from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • the same material as the insulator 320 can be used for the insulator 586.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • the insulators 520, 522, 524, 544, 580, 574, 581, 582, and 586 include a conductor 546, a conductor 548, etc. is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or wiring connected to the capacitor 600, the transistor 500, or the transistor 550.
  • the conductor 546 and the conductor 548 can be provided using the same material as the conductor 328 and the conductor 330.
  • an opening may be formed to surround the transistor 500, and an insulator having high barrier properties against hydrogen or water may be formed to cover the opening.
  • the plurality of transistors 500 may be wrapped together with an insulator having high barrier properties against hydrogen or water.
  • an opening to surround the transistor 500 for example, an opening reaching the insulator 522 or 514 is formed, and the above-mentioned insulator with high barrier properties is formed in contact with the insulator 522 or 514. If formed, it can also serve as part of the manufacturing process of the transistor 500, which is preferable.
  • the insulator with high barrier properties against hydrogen or water for example, a material similar to the insulator 522 or the insulator 514 may be used.
  • Capacitor 600 includes a conductor 610, a conductor 620, and an insulator 630.
  • a conductor 612 may be provided on the conductor 546 and the conductor 548.
  • the conductor 612 functions as a plug or a wiring connected to the transistor 500.
  • the conductor 610 functions as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • the conductor 612 and the conductor 610 include a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-mentioned elements.
  • a metal nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film), etc. can be used.
  • Conductive materials such as indium tin oxide can also be applied.
  • the conductor 612 and the conductor 610 are shown as having a single-layer structure, but are not limited to this structure, and may have a laminated structure of two or more layers.
  • a conductor having barrier properties and a conductor having high adhesiveness to the conductor having high conductivity may be formed between a conductor having barrier properties and a conductor having high conductivity.
  • a conductor 620 is provided so as to overlap the conductor 610 with an insulator 630 in between.
  • the conductor 620 can be made of a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • low resistance metal materials such as Cu (copper) and Al (aluminum) may be used.
  • An insulator 640 is provided on the conductor 620 and the insulator 630.
  • Insulator 640 can be provided using the same material as insulator 320. Further, the insulator 640 may function as a flattening film that covers the uneven shape underneath.
  • Substrates that can be used in the semiconductor device of one embodiment of the present invention include glass substrates, quartz substrates, sapphire substrates, ceramic substrates, and metal substrates (for example, stainless steel substrates, substrates with stainless steel foil, tungsten substrates). , a substrate having a tungsten foil, etc.), a semiconductor substrate (such as a single crystal semiconductor substrate, a polycrystalline semiconductor substrate, or a compound semiconductor substrate), an SOI (Silicon on Insulator) substrate, and the like. Further, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.
  • glass substrates include barium borosilicate glass, aluminosilicate glass, aluminoborosilicate glass, soda lime glass, and the like. Besides, crystallized glass or the like can be used.
  • a flexible substrate, a bonded film, paper containing a fibrous material, a base film, or the like can be used as the substrate.
  • flexible substrates, bonded films, base films, etc. include the following.
  • plastics represented by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • acrylic examples include polypropylene, polyester, polyvinyl fluoride, or polyvinyl chloride.
  • examples include polyamide, polyimide, aramid resin, epoxy resin, inorganic vapor-deposited film, and paper.
  • transistors using semiconductor substrates, single crystal substrates, SOI substrates, etc.
  • the power consumption of the circuit can be reduced or the circuit can be highly integrated.
  • a flexible substrate may be used as the substrate, and transistors, resistors, and/or capacitors, etc. may be formed directly on the flexible substrate.
  • a release layer may be provided between the substrate and the transistor, resistor, and/or capacitor. The peeling layer can be used to separate a semiconductor device from a substrate after completing a part or all of the semiconductor device thereon and transfer it to another substrate.
  • transistors, resistors, and/or capacitors, etc. can be transferred to substrates with poor heat resistance, flexible substrates, and the like.
  • release layer for example, a structure in which an inorganic film of a tungsten film and a silicon oxide film is laminated, a structure in which an organic resin film such as polyimide is formed on a substrate, a silicon film containing hydrogen, etc. are used. be able to.
  • a semiconductor device may be formed on one substrate, and then transferred to another substrate.
  • substrates on which semiconductor devices are transferred include, in addition to the above-mentioned substrates on which transistors can be formed, paper substrates, cellophane substrates, aramid film substrates, polyimide film substrates, stone substrates, wood substrates, cloth substrates (natural Examples include fibers (silk, cotton, linen), synthetic fibers (nylon, polyurethane, polyester), recycled fibers (acetate, cupro, rayon, recycled polyester), leather substrates, rubber substrates, and the like.
  • fibers silk, cotton, linen
  • synthetic fibers rayon, polyurethane, polyester
  • recycled fibers acetate, cupro, rayon, recycled polyester
  • leather substrates rubber substrates, and the like.
  • the transistor 550 shown in FIG. 8 is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, etc.
  • the semiconductor device is a unipolar circuit including only OS transistors (meaning a transistor with the same polarity as only an n-channel transistor)
  • the transistor 550 may have the same structure as the transistor 500.
  • FIG. 10 shows an example of a cross-sectional configuration when using a DOSRAM circuit configuration.
  • FIG. 10 illustrates a case where element layers 700[1] to 700[4] are stacked on the drive circuit layer 701.
  • FIG. 10 illustrates a transistor 550 included in the drive circuit layer 701. As the transistor 550, the transistor 550 described in the above embodiment can be applied.
  • transistor 550 shown in FIG. 10 is an example, and the structure is not limited, and an appropriate transistor may be used depending on the circuit configuration or driving method.
  • a wiring layer including an interlayer film, wiring, plugs, etc. is provided between the drive circuit layer 701 and the element layer 700, or between the k-th element layer 700 and the k+1-th element layer 700. You can leave it there.
  • the k-th element layer 700 may be referred to as an element layer 700[k]
  • the k+1-th element layer 700 may be referred to as an element layer 700[k+1].
  • k is an integer greater than or equal to 1 and less than or equal to N.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked and provided as interlayer films on the transistor 550. Further, a conductor 328 and the like are embedded in the insulator 320 and the insulator 322. Further, a conductor 330 and the like are embedded in the insulator 324 and the insulator 326. Note that the conductor 328 and the conductor 330 function as a contact plug or a wiring.
  • the insulator that functions as an interlayer film may function as a flattening film that covers the uneven shape underneath.
  • the upper surface of the insulator 320 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 357, an insulator 352, and an insulator 354 are stacked in this order on an insulator 326 and a conductor 330.
  • a conductor 356 is formed on the insulator 350, the insulator 357, and the insulator 352. The conductor 356 functions as a contact plug or wiring.
  • the insulator 514 included in the element layer 700[1] is provided on the insulator 354. Further, a conductor 358 is embedded in the insulator 514 and the insulator 354. The conductor 358 functions as a contact plug or wiring. For example, the bit line BL and the transistor 550 are electrically connected via a conductor 358, a conductor 356, a conductor 330, and the like.
  • FIG. 11A shows an example of the cross-sectional structure of the element layer 700[k]. Further, FIG. 11B shows an equivalent circuit diagram of FIG. 11A. FIG. 11A shows an example in which two memory cells MC are electrically connected to one bit line BL.
  • the memory cell MC shown in FIGS. 10 and 11A includes a transistor M1 and a capacitive element C.
  • the transistor 500 described in the above embodiment can be used as the transistor M1.
  • the transistor M1 differs from the transistor 500 in that the conductor 542a and the conductor 542b extend beyond the end of the metal oxide 531.
  • the memory cell MC shown in FIGS. 10 and 11A includes a conductor 156 that functions as one terminal of the capacitor C, an insulator 153 that functions as a dielectric, and a conductor 153 that functions as the other terminal of the capacitor C. body 160 (conductor 160a and conductor 160b).
  • the conductor 156 is electrically connected to a portion of the conductor 542b.
  • the conductor 160 is electrically connected to a wiring PL (not shown in FIG. 11A).
  • the capacitive element C is formed in an opening provided by removing a portion of the insulator 574, the insulator 580, and the insulator 554. Since the conductor 156, the insulator 580, and the insulator 554 are formed along the side surfaces of the opening, it is preferable that they be formed using an ALD method, a CVD method, or the like.
  • a conductor that can be used for the conductor 505 or the conductor 560 may be used.
  • titanium nitride formed using an ALD method may be used as the conductor 156.
  • titanium nitride formed using an ALD method may be used as the conductor 160a, and tungsten formed using a CVD method may be used as the conductor 160b. Note that if the adhesion of tungsten to the insulator 153 is sufficiently high, a single layer film of tungsten formed using a CVD method may be used as the conductor 160.
  • an insulator made of a high dielectric constant (high-k) material (a material with a high relative dielectric constant) for the insulator 153.
  • high-k high dielectric constant
  • an oxide, oxynitride, nitride oxide, or nitride containing one or more metal elements selected from aluminum, hafnium, zirconium, gallium, etc. can be used as an insulator of a high dielectric constant material.
  • the oxide, oxynitride, nitride oxide, or nitride may contain silicon.
  • insulating layers made of the above-mentioned materials can be laminated and used.
  • insulators of high dielectric constant materials aluminum oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, oxides containing silicon and hafnium Oxynitrides, oxides containing silicon and zirconium, oxynitrides containing silicon and zirconium, oxides containing hafnium and zirconium, oxynitrides containing hafnium and zirconium, and the like can be used.
  • the insulator 153 can be made thick enough to suppress leakage current, and the capacitance element C can have sufficient capacitance.
  • a laminated insulating layer made of the above-mentioned materials it is preferable to use a laminated structure of a high dielectric constant material and a material having a higher dielectric strength than the high dielectric constant material.
  • a laminated structure of a high dielectric constant material and a material having a higher dielectric strength than the high dielectric constant material for example, as the insulator 153, an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order can be used. Furthermore, for example, an insulating film in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulator having a relatively high dielectric strength, such as aluminum oxide the dielectric strength is improved and electrostatic breakdown of the capacitive element C can be suppressed.
  • FIG. 12 shows an example of a cross-sectional configuration when using the circuit configuration of a NOSRAM memory cell. Note that FIG. 12 is also a modification of FIG. 10. Further, FIG. 13A shows an example of the cross-sectional structure of the element layer 700[k]. Further, FIG. 13B shows an equivalent circuit diagram of FIG. 13A.
  • the memory cell MC shown in FIGS. 12 and 13A has a transistor M1, a transistor M2, and a transistor M3 on an insulator 514. Further, a conductor 215 is provided on the insulator 514. The conductor 215 and the conductor 505 can be formed simultaneously using the same material and the same process.
  • the transistor M2 and the transistor M3 shown in FIGS. 12 and 13A share one island-shaped metal oxide 531.
  • a part of one island-shaped metal oxide 531 functions as a channel formation region of transistor M2, and another part functions as a channel formation region of transistor M3.
  • the source of the transistor M2 and the drain of the transistor M3, or the drain of the transistor M2 and the source of the transistor M3 are shared. Therefore, the area occupied by the transistors is smaller than when the transistors M2 and M3 are provided independently.
  • an insulator 287 is provided on an insulator 581, and a conductor 161 is embedded in the insulator 287. Further, the insulator 514 of the element layer 700 [k+1] is provided on the insulator 287 and the conductor 161.
  • the conductor 215 of the element layer 700[k+1] functions as one terminal of the capacitive element C
  • the insulator 514 of the element layer 700[k+1] functions as the dielectric of the capacitive element C
  • the conductor 161 functions as the other terminal of the capacitive element C.
  • the other of the source and drain of the transistor M1 is electrically connected to the conductor 161 through a contact plug
  • the gate of the transistor M2 is electrically connected to the conductor 161 through another contact plug.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , and even more preferably 1 ⁇ It is less than 10 13 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and more than 1 ⁇ 10 ⁇ 9 cm ⁇ 3 . Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic or a substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor has a low defect level density
  • the trap level density may also be low.
  • charges captured in trap levels of an oxide semiconductor may take a long time to disappear, and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density may have unstable electrical characteristics.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • V OH oxygen vacancy in an oxide semiconductor
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage may vary. Therefore, if the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor exhibits normally-on characteristics (a channel exists even when no voltage is applied to the gate electrode, and current flows through the transistor). It's easy to become. Therefore, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible in the channel formation region in the oxide semiconductor.
  • the band gap of the oxide semiconductor is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more. It is.
  • off-state current also referred to as Ioff
  • Ioff off-state current
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • the short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in a subthreshold region that causes a drain current to change by one order of magnitude with a constant drain voltage.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, compared to a Si transistor, an OS transistor has a smaller characteristic length between the source region and the channel forming region and a smaller characteristic length between the drain region and the channel forming region. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the carrier concentration of the oxide semiconductor is lowered until the channel formation region becomes i-type or substantially i-type, conduction in the channel formation region decreases due to the conduction-band-lowering (CBL) effect in short-channel transistors. Since the lower end of the conduction band is lowered, the energy difference at the lower end of the conduction band between the source region or the drain region and the channel formation region may be reduced to 0.1 eV or more and 0.2 eV or less.
  • the OS transistor has an n + / n- / n+ accumulation type junction-less transistor structure, in which the channel forming region becomes an n-type region and the source and drain regions become n + -type regions, or , n + /n ⁇ /n + storage type non-junction transistor structure.
  • the OS transistor By making the OS transistor have the above structure, it can have good electrical characteristics even if the semiconductor device is miniaturized or highly integrated. For example, even if the gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and it is 1 nm or more, 3 nm or more, or 5 nm or more, good electrical characteristics cannot be obtained. can. On the other hand, since a short channel effect occurs in a Si transistor, it may be difficult to set the gate length to 20 nm or less or 15 nm or less. Therefore, the OS transistor can be suitably used as a transistor having a shorter channel length than a Si transistor. Note that the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have superior effects compared to Si transistors, such as lower off-state current and the ability to manufacture transistors with shorter channel lengths.
  • FIG. 14A A perspective view of a board (mounted board 704) on which electronic components 709 are mounted is shown in FIG. 14A.
  • An electronic component 709 shown in FIG. 14A includes a semiconductor device 710 within a mold 711. In FIG. 14A, some descriptions are omitted to show the inside of the electronic component 709.
  • the electronic component 709 has a land 712 on the outside of the mold 711. Land 712 is electrically connected to electrode pad 713, and electrode pad 713 is electrically connected to semiconductor device 710 via wire 714.
  • the electronic component 709 is mounted on the printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed circuit board 702.
  • the semiconductor device 710 includes a drive circuit layer 715 and a memory layer 716.
  • the storage layer 716 has a structure in which a plurality of memory cell arrays are stacked.
  • the structure in which the drive circuit layer 715 and the memory layer 716 are stacked can be a monolithic stacked structure.
  • each layer can be connected without using a through electrode technology such as TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • connection wiring etc.
  • connection wiring etc.
  • TSV through silicon vias
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • the plurality of memory cell arrays included in the storage layer 716 be formed using OS transistors, and the plurality of memory cell arrays be monolithically stacked.
  • OS transistors the plurality of memory cell arrays be monolithically stacked.
  • bandwidth is the amount of data transferred per unit time
  • access latency is the time from access to the start of data exchange.
  • the semiconductor device 710 may be referred to as a die.
  • a die refers to a chip piece obtained by forming a circuit pattern on, for example, a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in the semiconductor chip manufacturing process.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die is sometimes referred to as a silicon die.
  • the electronic component 730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 are provided on the interposer 731.
  • the semiconductor device 710 is used as a high bandwidth memory (HBM).
  • the semiconductor device 735 is an integrated circuit such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or an FPGA (Field Programmable Gate Array). Can be used in circuits.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • FPGA Field Programmable Gate Array
  • a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used as the package substrate 732.
  • the interposer 731 for example, a silicon interposer or a resin interposer can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring board” or an "intermediate board.”
  • a through electrode is provided in the interposer 731, and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV can also be used as the through electrode.
  • HBM In HBM, it is necessary to connect many wires to achieve a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer in SiP, MCM, etc. using a silicon interposer, reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer in a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a monolithic stacked structure using OS transistors is suitable. It may also be a composite structure in which a memory cell array stacked using TSVs and a memory cell array stacked monolithically are combined.
  • a heat sink may be provided overlapping the electronic component 730.
  • a heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the semiconductor device 710 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package board 732.
  • FIG. 14B shows an example in which the electrode 733 is formed with a solder ball. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized.
  • the electrode 733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA. Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), and QFJ (Quad Flat J-lead). d package) and QFN (Quad Flat Non-leaded package) can be mentioned.
  • FIG. 15A a perspective view of electronic device 6500 is shown in FIG. 15A.
  • Electronic device 6500 shown in FIG. 15A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, a control device 6509, and the like.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6502, the control device 6509, and the like.
  • An electronic device 6600 shown in FIG. 15B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 includes a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display portion 6615, a control device 6616, and the like.
  • the control device 6616 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6615, the control device 6616, and the like. Note that it is preferable to use the semiconductor device of one embodiment of the present invention for the above-described control device 6509 and control device 6616 because power consumption can be reduced.
  • FIG. 15C a perspective view of large computer 5600 is shown in FIG. 15C.
  • a plurality of rack-mount computers 5620 are stored in a rack 5610.
  • the large computer 5600 may be called a supercomputer.
  • the computer 5620 can have the configuration shown in the perspective view shown in FIG. 15D.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • a PC card 5621 shown in FIG. 15E is an example of a processing board that includes a CPU, a GPU, a storage device, and the like.
  • PC card 5621 has a board 5622.
  • the board 5622 includes a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • semiconductor devices other than the semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628 are illustrated in FIG. 15E, these semiconductor devices are described below. Please refer to the description of the semiconductor device 5628.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be used as an interface for supplying power, inputting signals, etc. to the PC card 5621, for example. Further, for example, it can be used as an interface for outputting a signal calculated by the PC card 5621.
  • the respective standards of the connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 include, for example, USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface). Examples include.
  • USB Universal Serial Bus
  • SATA Serial ATA
  • SCSI Serial Computer System Interface
  • Examples include.
  • HDMI registered trademark
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 can be connected. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device.
  • an electronic component 709 can be used as the semiconductor device 5628.
  • the large computer 5600 can also function as a parallel computer. By using the large-scale computer 5600 as a parallel computer, it is possible to perform large-scale calculations necessary for, for example, artificial intelligence learning and inference.
  • a semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as equipment that processes and stores information.
  • a semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small variations in electrical characteristics due to radiation irradiation. In other words, since it has high resistance to radiation, it can be suitably used in environments where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIG. 16 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is illustrated in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. It is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • BMS battery management system
  • OS transistor it is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. It will be done.
  • the electric power necessary for the operation of the artificial satellite 6800 is generated.
  • the power necessary for satellite 6800 to operate may not be generated.
  • the solar panel is sometimes called a solar cell module.
  • the satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a ground-based receiver or other satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • a semiconductor device which is one embodiment of the present invention, is preferably used for the control device 6807.
  • OS transistors Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, it is highly reliable and can be suitably used even in environments where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.
  • OS transistors have superior effects compared to Si transistors, such as being able to realize a wide memory bandwidth and having high radiation resistance.
  • a semiconductor device can be suitably used in, for example, a storage system applied to a data center or the like.
  • Data centers are required to perform long-term data management, including ensuring data immutability.
  • it is necessary to install storage and servers to store huge amounts of data, secure a stable power supply to retain data, or secure cooling equipment required to retain data, etc. due to large buildings. ization is required.
  • the semiconductor device of one embodiment of the present invention in a storage system applied to a data center, the power required to hold data can be reduced and the semiconductor device that holds data can be made smaller. Therefore, it is possible to downsize the storage system, downsize the power supply for holding data, and downsize the cooling equipment. Therefore, it is possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, the adverse effect of the heat generation on the circuit itself, peripheral circuits, and module can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG. 17 shows a storage system applicable to data centers.
  • the storage system 7000 shown in FIG. 17 includes a plurality of servers 7001sb as hosts 7001 (shown as Host Computer). It also includes a plurality of storage devices 7003md as storage 7003 (shown as Storage).
  • a host 7001 and a storage 7003 are shown connected via a storage area network 7004 (SAN: Storage Area Network) and a storage control circuit 7002 (Storage Controller).
  • SAN Storage Area Network
  • Storage Controller Storage Controller
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • the storage 7003 uses flash memory to shorten the data access speed, that is, the time required to store and output data, this time is the same as the time required by DRAM, which can be used as a cache memory in the storage. It is much longer than .
  • a cache memory is usually provided in the storage to shorten data storage and output.
  • the cache memory described above is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the storage control circuit 7002 and the cache memory in the storage 7003, and then output to the host 7001 or the storage 7003.
  • an OS transistor as a transistor for storing data in the cache memory described above and maintaining a potential according to the data, the frequency of refreshing can be reduced and power consumption can be reduced. Further, size reduction is possible by using a structure in which memory cell arrays are stacked.
  • the semiconductor device of one embodiment of the present invention by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic devices, large computers, space equipment, and data centers, power consumption can be reduced. There is expected. Therefore, as energy demand is expected to increase due to higher performance or higher integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the semiconductor device of one embodiment of the present invention has low power consumption, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • each embodiment can be appropriately combined with the structure shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, it is possible to combine the configuration examples as appropriate.
  • the content described in one embodiment may be a part of the content
  • another content may be a part of the content
  • one or more of the content described in that embodiment It is possible to apply, combine, or replace the content (or even part of the content) described in another embodiment.
  • figure (which may be a part) described in one embodiment may refer to another part of that figure, another figure (which may be a part) described in that embodiment, and/or one or more figures.
  • figures (or even some of them) described in the other embodiments more figures can be constructed.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes cases where a plurality of “electrodes” or “wirings” are formed integrally.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground voltage (earth voltage)
  • voltage can be translated into potential.
  • Ground potential does not necessarily mean 0V. Note that the potential is relative, and depending on the reference potential, the potential applied to the wiring etc. may be changed.
  • a switch refers to a switch that is in a conductive state (on state) or a non-conductive state (off state) and has the function of controlling whether or not current flows.
  • switch refers to something that has the function of selecting and switching a path through which current flows.
  • channel length refers to, for example, the region where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate overlap in a top view of a transistor, or the region where a channel is formed.
  • the channel width refers to, for example, the region where the semiconductor (or the part of the semiconductor where current flows when the transistor is on) and the gate electrode overlap, or the region where the channel is formed. This is the length of the part where the drain and the drain face each other.
  • a node can be translated as a terminal, wiring, electrode, conductive layer, conductor, impurity region, etc., depending on the circuit configuration, device structure, etc. Furthermore, terminals, wiring, etc. can be referred to as nodes.
  • a and B are connected means that A and B are electrically connected.
  • a and B when A and B are electrically connected, it refers to an object between A and B (an element such as a switch, a transistor element, or a diode, or a circuit including the element and wiring).
  • a connection that allows transmission of electrical signals between A and B.
  • a connection that is possible.
  • direct connection refers to a connection that can be viewed as the same circuit diagram when expressed as an equivalent circuit.

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Abstract

新規な構成の半導体装置の提供。クロック信号生成回路および第１同期回路が設けられたベースダイと、ベースダイ上に積層して設けられた複数のダイと、を有する。ベースダイ、および複数のダイは、複数のダイに設けられた貫通電極を介して電気的に接続される。複数のダイはそれぞれ、第２同期回路を有する。クロック信号生成回路は、複数の異なる周波数のクロック信号を生成する機能を有する。第２同期回路は、複数のダイごとに、異なる周波数のクロック信号のいずれか一が入力されることで動作する回路である。異なる周波数のクロック信号は、貫通電極を介して、複数のダイが有する第２同期回路に供給される。

Description

半導体装置
　本発明の一態様は、半導体装置等に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
　電子回路（単に回路ともいう）が搭載された電子機器が普及している。回路は、クロック信号に同期して動作する同期回路とクロック信号を用いない非同期回路に大別される。ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）またはＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）など論理回路の多くは、同期回路で構成される。また、メモリデバイスにおける入出力回路についても、同期回路で構成される。
　同期回路では、クロック信号によりフリップフロップが駆動され、通常当該クロック信号の立ち上がりエッジに対応してフリップフロップのデータが更新される。同期回路に含まれる複数のフリップフロップが同時にデータ更新を繰り返すことで、同期回路における処理を進めることができる。したがって、同期回路の各フリップフロップに供給されるクロック信号のタイミングを揃えることは、同期回路の設計において重要な制約条件になる。
　また近年、ＳＲＡＭセルまたはＤＲＡＭセルといったメモリが設けられたダイ（例えばＳｉダイ）を３次元的に積層して設ける構成について研究開発が活発である（例えば非特許文献１および非特許文献２）。
Ｔ．Ｂｕｒｄ　ｅｔ　ａｌ．，ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．５４−５５、２０２２． Ｊ．Ｗｕｕ　ｅｔ　ａｌ．，ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．４２８−４２９、２０２２．
　複数の同期回路を有する半導体装置では、同期回路間でクロック信号のタイミングを揃える必要がある。しかし、ダイを三次元的に積層するなどにより、回路が大規模化すると、全ての同期回路にクロック信号を分配し、クロック信号のタイミングを揃えることは困難になる。
　必ずしも全ての同期回路で単一の周波数のクロック信号を用いる必要はないので、低消費電力化のため、一部の同期回路を周波数の低いクロック信号で駆動する構成もある。この構成の場合、周波数の低いクロック信号は、元のクロック信号の整数分の一倍（１／Ｎ）、あるいは、整数／整数倍（Ｍ／Ｎ）（Ｍ，Ｎは整数）など、同期性を保つ構成が好ましい。独立した非同期のクロック信号を用いる構成の場合、周波数の異なるクロック信号で駆動する同期回路間のデータ送受信において、ＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）方式、またはハンドシェーク方式、などといった特別なインターフェースを介す必要がある。
　上記より、複数の同期回路で周波数の異なるクロック信号を用いる構成の半導体装置では、クロック信号生成回路において、ベースとなる単一の周波数のクロック信号から周波数の異なるクロック信号を生成する構成が好ましい。しかしながら、周波数の異なるクロック信号をクロック信号生成回路から同期回路に分配する必要があり、クロック信号生成回路と同期回路とを電気的に接続する配線が長くなるにしたがって、当該配線の充放電に要する消費電力の増大を招く虞がある。
　また、各同期回路に分配するクロック信号のタイミングを揃えることが困難になると、ＦＩＦＯ方式、またはハンドシェーク方式といったインターフェースのために上位層の配線層を利用する必要があるため、同期回路間を電気的に接続する配線が複雑になる。そのため、上位層の配線層にトランジスタなどの素子を設けることが難しくなる虞がある。
　本発明の一態様は、同期回路が設けられた複数のダイを三次元的に積層する構成において、各層の同期回路に遅滞の少ないクロック信号を供給することができる、新規な構成の半導体装置を提供することを課題の一とする。または本発明の一態様は、同期回路が設けられた複数のダイを三次元的に積層する構成において、クロック信号のタイミングを揃えることを容易にする、新規な構成の半導体装置を提供することを課題の一とする。または、本発明の一態様は、同期回路が設けられた複数のダイを三次元的に積層する構成において、クロック信号の分配における消費電力の増大を低減し、低消費電力化することができる、半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な構成の半導体装置を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
　本発明の一態様は、クロック信号生成回路および第１同期回路が設けられたベースダイと、ベースダイ上に積層して設けられた複数のダイと、を有し、ベースダイ、および複数のダイは、複数のダイに設けられた貫通電極を介して電気的に接続され、複数のダイはそれぞれ、第２同期回路を有し、クロック信号生成回路は、複数の異なる周波数のクロック信号を生成する機能を有し、第２同期回路は、複数のダイごとに、異なる周波数のクロック信号のいずれか一が入力されることで動作する回路であり、異なる周波数のクロック信号は、貫通電極を介して、複数のダイが有する第２同期回路に供給される、半導体装置である。
　本発明の一態様において、第１同期回路は、ＣＰＵである、半導体装置が好ましい。
　本発明の一態様において、複数の異なる周波数のクロック信号は、基準となる周波数を基に生成された信号である、半導体装置が好ましい。
　本発明の一態様において、第２同期回路に供給されるクロック信号の周波数は、第１同期回路に供給されるクロック信号の周波数より低い、半導体装置が好ましい。
　本発明の一態様において、貫通電極は、複数のダイの間に設けられた金属バンプを介して電気的に接続される、半導体装置が好ましい。
　本発明の一態様において、第２同期回路は、チャネル形成領域に酸化物半導体を有するトランジスタを有する、半導体装置が好ましい。
　本発明の一態様において、トランジスタを有する層は、積層して設けられる、半導体装置が好ましい。
　本発明の一態様において、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
　本発明の一態様は、同期回路が設けられた複数のダイを三次元的に積層する構成において、各層の同期回路に遅滞の少ないクロック信号を供給することができる、新規な構成の半導体装置を提供することができる。または本発明の一態様は、同期回路が設けられた複数のダイを三次元的に積層する構成において、クロック信号のタイミングを揃えることを容易にする、新規な構成の半導体装置を提供することができる。または、本発明の一態様は、同期回路が設けられた複数のダイを三次元的に積層する構成において、クロック信号の分配における消費電力の増大を低減し、低消費電力化することができる、半導体装置を提供することができる。または、本発明の一態様は、新規な構成の半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１は、半導体装置の構成例を説明する図である。
図２は、半導体装置の構成例を説明する図である。
図３Ａおよび図３Ｂは、半導体装置の構成例を説明する図である。
図４Ａおよび図４Ｂは、半導体装置の構成例を説明する図である。
図５は、半導体装置の構成例を説明する図である。
図６Ａおよび図６Ｂは、半導体装置の構成例を説明する図である。
図７Ａ乃至図７Ｄは、半導体装置の構成例を説明する図である。
図８は、半導体装置の構成例を説明する図である。
図９Ａ乃至図９Ｃは、半導体装置の構成例を説明する図である。
図１０は、記憶部の構成例を説明する図である。
図１１Ａは、記憶層の構成例を説明する図である。図１１Ｂは、記憶層の等価回路を説明する図である。
図１２は、記憶部の構成例を説明する図である。
図１３Ａは、記憶層の構成例を説明する図である。図１３Ｂは、記憶層の等価回路を説明する図である。
図１４Ａ及び図１４Ｂは、電子部品の一例を示す図である。
図１５Ａ及び図１５Ｂは、電子機器の一例を示す図であり、図１５Ｃ乃至図１５Ｅは、大型計算機の一例を示す図である。
図１６は、宇宙用機器の一例を示す図である。
図１７は、データセンターに適用可能なストレージシステムの一例を示す図である。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
（実施の形態１）
　本実施の形態では、半導体装置の構成例について説明する。本発明の一態様で説明する半導体装置は、ＣＰＵおよびキャッシュメモリの他、メモリまたは周辺回路などの複数の同期回路を有するＳｏＣ（Ｓｙｓｔｅｍ　ｏｎ　ａ　ｃｈｉｐ）としての機能を有する。
　図１は、本発明の一態様の半導体装置を説明するためのブロック図である。
　半導体装置は、クロック信号生成回路が出力する異なる周波数のクロック信号によって駆動する複数の同期回路を有する。
　図１に示す半導体装置１０は、一例として、クロック信号生成回路２１（図中、ＣＬＫＧＥＮと図示）、ＣＰＵ２２、キャッシュメモリ２３（図中、Ｃａｃｈｅと図示）、ＧＰＵ３１、インターフェース３２（図中、ＧＰＵ＿ＩＦと図示）、メインメモリ３３（図中、ＤＲＡＭと図示）、インターフェース３４（図中、ＤＲＡＭ＿ＩＦと図示）、周辺回路３５（図中、ＰＥＲＩ１と図示）、周辺回路３６（図中、ＰＥＲＩ２と図示）、ブリッジ回路３７（図中、ＢＲＩＤＧＥ１と図示）、周辺回路３８（図中、ＰＥＲＩ３と図示）、およびブリッジ回路３９（図中、ＢＲＩＤＧＥ２と図示）、を有する。各回路間で入出力されるデータ信号は、図１中において実線矢印で図示している。
　クロック信号生成回路２１、ＣＰＵ２２、キャッシュメモリ２３、ＧＰＵ３１、インターフェース３２、メインメモリ３３、インターフェース３４、周辺回路３５、３６、ブリッジ回路３７、周辺回路３８、およびブリッジ回路３９は、同期回路である。そのため、クロック信号生成回路２１において、ベースとなる単一の周波数のクロック信号から周波数の異なるクロック信号を生成し、各同期回路に出力する構成が好ましい。
　クロック信号生成回路２１は、基準クロック信号ＣＬＫ＿ＢＡＳＥから、ＣＰＵ２２に供給されるクロック信号ＣＬＫ＿ＣＰＵを生成する。クロック信号生成回路２１は、基準クロック信号ＣＬＫ＿ＢＡＳＥから、ＧＰＵ３１に供給されるクロック信号ＣＬＫ＿ＧＰＵを生成する。クロック信号生成回路２１は、基準クロック信号ＣＬＫ＿ＢＡＳＥから、メインメモリ３３に供給されるクロック信号ＣＬＫ＿ＤＲＡＭを生成する。クロック信号生成回路２１は、基準クロック信号ＣＬＫ＿ＢＡＳＥから、周辺回路３５および周辺回路３６に供給されるクロック信号ＣＬＫ＿ＰＥＲＩＨを生成する。クロック信号生成回路２１は、基準クロック信号ＣＬＫ＿ＢＡＳＥから、周辺回路３８に供給されるクロック信号ＣＬＫ＿ＰＥＲＩＬを生成する。クロック信号生成回路２１で生成された各クロック信号は、図１中において破線矢印で図示している。
　複数のクロック信号（ＣＬＫ＿ＣＰＵ、ＣＬＫ＿ＧＰＵ、ＣＬＫ＿ＤＲＡＭ、ＣＬＫ＿ＰＥＲＩＨおよびＣＬＫ＿ＰＥＲＩＬ）は、ベースとなる基準クロック信号ＣＬＫ＿ＢＡＳＥから周波数の異なるクロック信号として生成することができる。
　例えばクロック信号ＣＬＫ＿ＣＰＵは、基準クロック信号ＣＬＫ＿ＢＡＳＥを逓倍（入力される周波数をＮ倍）して生成し、周波数の高いクロック信号として出力される。また、クロック信号ＣＬＫ＿ＧＰＵは、クロック信号ＣＬＫ＿ＣＰＵと同一、もしくはクロック信号ＣＬＫ＿ＣＰＵを分周して生成し、周波数の高いクロック信号として出力される。また、クロック信号ＣＬＫ＿ＤＲＡＭは、クロック信号ＣＬＫ＿ＣＰＵを分周して生成し、メインメモリ３３の動作周波数に合わせた周波数のクロック信号として出力される。また、クロック信号ＣＬＫ＿ＰＥＲＩＨは、クロック信号ＣＬＫ＿ＣＰＵを分周して生成し、周辺回路３５、３６の動作周波数に合わせた周波数のクロック信号として出力される。また、クロック信号ＣＬＫ＿ＰＥＲＩＬは、クロック信号ＣＬＫ＿ＣＰＵを分周して生成し、周辺回路３５、３６より動作周波数の低い、周辺回路３８の動作周波数に合わせた周波数のクロック信号として出力される。
　ＣＰＵ２２は、クロック信号ＣＬＫ＿ＣＰＵによって駆動する。ＣＰＵ２２は、半導体装置１０の主演算部として演算処理を実行する機能を有する。ＣＰＵ２２は、入力される信号またはデータに従い、論理演算、アドレス演算などの演算処理を行う回路である。ＣＰＵ２２は、演算部、信号処理回路またはＣＰＵコアともいう場合がある。
　キャッシュメモリ２３は、クロック信号ＣＬＫ＿ＣＰＵによって駆動する。キャッシュメモリ２３は、ＣＰＵ２２の演算処理に必要なプログラムまたはデータを保存する機能を有する。キャッシュメモリとは、ＣＰＵ２２の演算処理によって算出した演算結果に相当する信号等の情報を、データ処理の高速化を図るために一時的に記憶する機能を有する回路のことである。ＣＰＵ２２に近い位置に配置されるキャッシュメモリ２３は、例えばＣＰＵ２２内に一次キャッシュが設けられる場合、キャッシュメモリ２３は二次キャッシュとして用いることができる。
　ＧＰＵ３１は、クロック信号ＣＬＫ＿ＧＰＵによって駆動する。ＧＰＵ３１は、一例としては、画像を描写するために必要な演算処理を実行する機能を有する。なおＧＰＵ３１は、画像を描写するために限らず、積和演算処理などの演算処理を実行することができる。
　インターフェース３２は、クロック信号ＣＬＫ＿ＧＰＵによって駆動する。インターフェース３２は、ＣＰＵ２２とＧＰＵ３１との間のデータ授受を実行する機能を有する回路である。
　メインメモリ３３は、クロック信号ＣＬＫ＿ＤＲＡＭによって駆動する。メインメモリ３３は、ＣＰＵ２２またはＧＰＵ３１の演算処理に必要なデータを保存する機能を有する。メインメモリ３３は、ＤＲＡＭあるいは後の実施の形態で説明するＯＳトランジスタを有するメモリを適用することができる。ＣＰＵ２２と近い位置に配置されるメインメモリ３３は、三次キャッシュとして用いることができる。
　インターフェース３４は、クロック信号ＣＬＫ＿ＤＲＡＭによって駆動する。インターフェース３４は、ＣＰＵ２２とメインメモリ３３との間のデータ授受を実行する機能を有する回路である。
　周辺回路３５、３６は、クロック信号ＣＬＫ＿ＰＥＲＩＨによって駆動する。周辺回路３５、３６は、比較的高速な処理が必要な周辺回路である。周辺回路３５、３６の一例としては、メインメモリ３３とは別のメインメモリ、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ）などの構成が挙げられる。
　周辺回路３８は、クロック信号ＣＬＫ＿ＰＥＲＩＬによって駆動する。周辺回路３８は、比較的低速な処理が必要な周辺回路である。周辺回路３８の一例としては、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などの構成が挙げられる。
　ブリッジ回路３７は、クロック信号ＣＬＫ＿ＰＥＲＩＨによって駆動する。ブリッジ回路３７は、ＣＰＵ２２と周辺回路３５、３６との間のデータ授受を実行するシステムコントローラとしての機能を有する回路である。ブリッジ回路３９は、クロック信号ＣＬＫ＿ＰＥＲＩＬによって駆動する。ブリッジ回路３９は、ブリッジ回路３７と周辺回路３８との間のデータ授受を実行するシステムコントローラとしての機能を有する回路である。
　図２は、図１の半導体装置１０において、複数のクロック信号（ＣＬＫ＿ＣＰＵ、ＣＬＫ＿ＧＰＵ、ＣＬＫ＿ＤＲＡＭ、ＣＬＫ＿ＰＥＲＩＨおよびＣＬＫ＿ＰＥＲＩＬ）が供給される同期回路を異なる複数のダイに設け、当該複数のダイをベースダイ上に積層した構成である。また図３Ａは、図２の構成に対応する斜視図の一例を示す図である。また図３Ｂは、図３Ａの構成において、異なるダイを離間して図示した斜視図である。
　図２および図３Ａ、図３Ｂでは、一例として、クロック信号生成回路２１およびＣＰＵ２２等が設けられるベースダイ２０と、ベースダイ２０上に積層されるダイ３０＿１乃至３０＿４を図示している。なお図２では、ベースダイ２０およびダイ３０＿１乃至３０＿４が積層された際の断面の模式図を表している。図２中のＺ方向は、ベースダイ２０の表面（Ｘ方向−Ｙ方向で表される面）に垂直な方向、またはダイ３０＿１乃至３０＿４がベースダイ２０上に積層して設けられる方向を表している。
　なお図２では、ＣＰＵコアとして機能するＣＰＵ２２がシングルコアの場合を図示している。この場合、半導体装置１０内にＣＰＵコアが一つであるが、ＣＰＵコアを複数有するマルチコアの構成とすることもできる。例えば図３Ａおよび図３Ｂでは、ＣＰＵコアとして機能するＣＰＵ２２Ａ，２２Ｂを図示している。
　なお図３Ａ、図３Ｂでは、ダイ３０＿１乃至３０＿４は、ベースダイ２０が有するＣＰＵ２２Ａ，２２Ｂが設けられる領域とは重ならない領域に設けられる。例えばキャッシュメモリ２３が設けられる領域と重なる領域に設けられる構成とする。当該構成とすることで、ＣＰＵ２２Ａ，２２Ｂが発熱することによるダイ３０＿１乃至３０＿４への影響を軽減することができる。
　ベースダイ２０は、クロック信号生成回路２１、ＣＰＵ２２（ＣＰＵ２２Ａ，２２Ｂ）およびキャッシュメモリ２３を有する。図２に示すようにベースダイ２０は、基準クロック信号ＣＬＫ＿ＢＡＳＥで複数のクロック信号を生成するクロック信号生成回路２１の他、クロック信号ＣＬＫ＿ＣＰＵで駆動する同期回路であるＣＰＵ２２およびキャッシュメモリ２３が設けられる。ベースダイ２０および後述するダイ３０＿１乃至３０＿４は、素子層、またはレイヤという場合がある。またベースダイ２０が有するＣＰＵ２２等の同期回路は、第１同期回路という場合がある。なお本明細書等においてベースダイとは、他のダイと比べてダイのサイズが大きく、積層されるダイにおいて最下層に配置されるダイをいう。ベースダイは、ベースタイルなどという場合がある。
　ダイ３０＿１は、ＧＰＵ３１およびインターフェース３２を有する。図２に示すようにダイ３０＿１は、クロック信号ＣＬＫ＿ＧＰＵで動作する同期回路であるＧＰＵ３１およびインターフェース３２が設けられる。ＧＰＵ３１は、インターフェース３２を介して、ベースダイ２０が有するＣＰＵ２２等とデータの入出力を行うことができる。
　ダイ３０＿２は、メインメモリ３３およびインターフェース３４を有する。図２に示すようにダイ３０＿２は、クロック信号ＣＬＫ＿ＤＲＡＭで駆動する同期回路であるメインメモリ３３およびインターフェース３４が設けられる。メインメモリ３３は、インターフェース３４を介して、ベースダイ２０が有するＣＰＵ２２等とデータの入出力を行うことができる。
　ダイ３０＿３は、周辺回路３５、３６およびブリッジ回路３７を有する。図２に示すようにダイ３０＿３は、クロック信号ＣＬＫ＿ＰＥＲＩＨで駆動する同期回路である周辺回路３５、３６およびブリッジ回路３７が設けられる。周辺回路３５、３６は、ブリッジ回路３７を介して、ベースダイ２０が有するＣＰＵ２２等とデータの入出力を行うことができる。
　ダイ３０＿４には、周辺回路３８およびブリッジ回路３９を有する。図２に示すようにダイ３０＿４は、クロック信号ＣＬＫ＿ＰＥＲＩＬで駆動する同期回路である周辺回路３８およびブリッジ回路３９が設けられる。周辺回路３８は、ブリッジ回路３７、３９を介して、ベースダイ２０が有するＣＰＵ２２等とデータの入出力を行うことができる。
　またダイ３０＿１が有するＧＰＵ３１等の同期回路、ダイ３０＿２が有するメインメモリ３３等の同期回路、ダイ３０＿３が有する周辺回路３５、３６等の同期回路、ダイ３０＿４が有する周辺回路３８等の同期回路は、第２同期回路という場合がある。
　図２および図３Ａ、図３Ｂに示す半導体装置１０は、ダイ３０＿１乃至３０＿４が、ベースダイ２０上に積層して設けられる様子を図示している。複数のダイ（例えば（ｎ−１）層（ｎは２以上の整数））をベースダイ２０上に設けることで、半導体装置１０が占める占有面積を低減できる。またメインメモリ３３などを複数のダイ、あるいは複数の素子層を積層して設ける構成とすることで、単位面積当たりの記憶容量を高めることができる。
　図２および図３Ａ、図３Ｂでは、１層目をベースダイ２０と示し、ベースダイ２０上に積層して設けられるダイを３０＿１乃至３０＿４と示している。ベースダイ２０上に積層して設けられるダイは、例えばｎ層目のダイをダイ３０＿ｎと示すことができる。またダイ３０＿ｎは、第ｎのダイという場合がある。なお、本実施の形態等において、ダイ３０＿１乃至３０＿ｎで構成されるｎ層のダイ全体に係る事柄を説明する場合、又はダイ３０の各層に共通の事柄を示す場合に、単に「ダイ３０」と表記する場合がある。
　ベースダイ２０、およびダイ３０＿１乃至３０＿４は、チャネル形成領域を有する半導体層がシリコンを有するトランジスタ（Ｓｉトランジスタ）を有する。Ｓｉトランジスタを有することで、ＣＭＯＳ回路（Ｓｉ　ＣＭＯＳ回路）を用いた同期回路を形成する構成が可能である。当該構成とすることで、Ｓｉ　ＣＭＯＳ回路の同期回路を各層に配置することが可能となる。各同期回路は、ＣＭＯＳ回路で形成可能であるため、高速動作が可能となる。
　なおＳｉトランジスタのチャネル形成領域を有する半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、又は非晶質半導体等を、単体で又は組み合わせて用いることができる。半導体材料としてはシリコンに限らず、例えばゲルマニウム等を用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、又は窒化物半導体等の化合物半導体を用いてもよい。
　また、Ｓｉトランジスタを有するベースダイ２０、およびダイ３０＿１乃至３０＿４同士は、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極を用いる技術、あるいはＣｕ−Ｃｕ（カッパー・カッパー）直接接合技術（Ｃｕ（銅）のパッド同士を接続することで電気的導通を図る技術）などを用いて基板間を接続し、積層された素子層とすることができる。
　図２において、ベースダイ２０上に積層して設けられるダイ３０＿１乃至３０＿４が有する複数の同期回路に出力される複数のクロック信号（ＣＬＫ＿ＣＰＵ、ＣＬＫ＿ＧＰＵ、ＣＬＫ＿ＤＲＡＭ、ＣＬＫ＿ＰＥＲＩＨおよびＣＬＫ＿ＰＥＲＩＬ）は、ベースダイ２０およびダイ３０＿１乃至３０＿４に設けられた貫通電極４１、および各ダイの間に設けられた金属バンプを介してダイ３０＿１乃至３０＿４に設けられる同期回路に供給される。貫通電極４１は、複数のクロック信号を伝える経路に応じて分けて設けられる。貫通電極４１は、ダイの上面と下面とを電気的に接続するためにダイを貫通するように設けられた電極である。また、ベースダイ２０が有するＣＰＵ２２と、ダイ３０＿１乃至３０＿４に設けられる同期回路と、の間のデータの入出力は、ベースダイ２０およびダイ３０＿１乃至３０＿４に設けられた貫通電極４２を介して行われる。貫通電極４２は、ＣＰＵ２２と、ダイ３０＿１乃至３０＿４に設けられる同期回路と、の間のデータ信号の伝送経路に応じて分けて設けられる。
　なおベースダイ２０上に積層して設けられる複数のダイ３０＿１乃至３０＿ｎにおいて、上層に設けられるダイ３０＿ｎ（図２の例でいえばダイ３０＿４）が有する同期回路に供給されるクロック信号の周波数は、ベースダイ２０が有する同期回路に供給されるクロック信号の周波数より低い構成が好ましい。高周波数のクロック信号に対応するＣＰＵ２２が有する論理回路をクロック信号生成回路２１の近くに配置し、低周波数のクロック信号に対応する同期回路を上層に配置することで、クロック信号のタイミング調整が容易になり、クロック信号の分配に要する消費電力を低減できる。
　本発明の一態様においては、ベースダイ２０が有するクロック信号生成回路２１で生成された各クロック信号は、ＴＳＶなどの貫通電極および金属バンプを介して分配される構成とする。このような構成とすることで、各クロック信号等は、各ダイ内部での配線により分配することができる。また、各同期回路に分配するクロック信号のタイミング調整を容易に行うことができる。
　また、同期回路に入力されるクロック信号の配線レイアウトは、同期回路の上層にあたる配線層を利用して配置されるため、異なる周波数のクロック信号で動作する同期回路を、複数のダイに分けて設けることで、各ダイにおける上位層の配線層の利用を少なくすることができる。そのため、同期回路の上層に位置する配線層にＯＳトランジスタなどを設ける構成を適用することが容易となり、ＣＰＵ２２、ＧＰＵ３１、周辺回路３５，３６，３８にＯＳトランジスタを適用してノーマリオフ動作を可能な構成にすることができる。また、メインメモリとして適用可能なＤＲＡＭを、ＯＳトランジスタを用いたメモリに変更することが容易となり、ＯＳトランジスタの極めて低いオフ電流の特性を利用した低消費電力化が可能となる。
　図４Ａ、図４Ｂは、上述した半導体装置１０を有する集積回路（ＩＣチップという）の一例を示す。半導体装置１０は、複数のダイをパッケージ用の基板上に実装することで、１つのＩＣチップとすることができる。図４Ａおよび図４Ｂに、その構成の一例を示す。
　図４Ａに図示するＩＣチップ１００Ａの断面模式図は、パッケージ基板１０１上にベースダイ２０を有し、一例として４層のダイ３０＿１乃至３０＿４がベースダイ２０上に積層された半導体装置１０を図示している。パッケージ基板１０１には、ＩＣチップ１００Ａをプリント基板等と接続するためのソルダーボール１０２が設けられている。ダイ３０＿１乃至３０＿４は、ダイ３０＿１乃至３０＿４を貫通して設けられた貫通電極４４でベースダイ２０と接続することができる。また各層は、各層を貫通して設けられた貫通電極４４の間に設けられた金属バンプ４５（マイクロバンプともいう）を介して電気的に接続することができる。
　また別の例として図４Ｂに図示するＩＣチップ１００Ｂの断面模式図は、パッケージ基板１０１上にベースダイ２０を有し、一例として４層のダイ３０＿１乃至３０＿４がベースダイ２０上に積層されている。ダイ３０＿１乃至３０＿４は、ダイを貫通して設けられた貫通電極４４が設けられる。ダイ３０＿１乃至３０＿４は、互いに、表面に露出して設けられた電極４６を用いて貼り合わされる。電極４６を用いて異なる層を電気的に接合する技術としては、Ｃｕ−Ｃｕ接合を用いることができる。Ｃｕ−Ｃｕ接合は、Ｃｕ（銅）のパッド同士を接続することで電気的導通を図る技術である。
　図４Ａ、図４Ｂで示すように異なる周波数のクロック信号で駆動する同期回路が異なるダイに設けられ、当該ダイを３次元的に積層する場合、素子層３０同士は互いに、ＴＳＶなどの貫通電極を用いる技術、あるいはＣｕ−Ｃｕ直接接合技術などを用いて電気的に接続される。このような構成とすることで、各ダイに供給されるクロック信号等は、各ダイ内部での配線により分配することができる。また、各同期回路に分配するクロック信号のタイミング調整が容易に行うことができる。また、同期回路に入力されるクロック信号の配線レイアウトは、同期回路の上層の配線層を利用して配置されるため、異なる周波数のクロック信号で動作する同期回路を、複数のダイに分けて設けることで、各ダイにおける上位層の配線層の利用を少なくすることができる。そのため、配線層にＯＳトランジスタなどを設ける構成を適用することが容易となり、ＣＰＵ２２、ＧＰＵ３１、周辺回路３５，３６，３８にＯＳトランジスタを適用してノーマリオフ動作を可能な構成にすることができる。また、メインメモリとして適用可能なＤＲＡＭを、ＯＳトランジスタを用いたメモリに変更することが容易となり、ＯＳトランジスタの極めて低いオフ電流の特性を利用した低消費電力化が可能となる。
　本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、上記実施の形態で説明した半導体装置の変形例について説明する。なお、上記実施の形態１での説明と共通するところは、共通の符号を用いてその説明を省略する。
　図５は、図４Ａおよび図４Ｂで説明したＩＣチップに搭載される半導体装置１０の断面模式図とは異なる半導体装置を説明するための断面模式図である。図５に示すＩＣチップ１００Ｃにおいて半導体装置１０Ａは、ベースダイ２０にＳｉトランジスタ４９を有し、ベースダイ２０が有するＳｉトランジスタ４９を有する素子層上に、ＯＳトランジスタ４７を有する素子層４０＿１乃至４０＿４が設けられる構成を図示している。そして、ベースダイ２０および素子層４０＿１乃至４０＿４を電気的に接続するための電極４８は、Ｓｉトランジスタ４９またはＯＳトランジスタ４７を作製する工程にて設けることができる。
　図５の構成は、Ｓｉトランジスタ４９を有するベースダイ２０と、ＯＳトランジスタを有する素子層４０＿１乃至４０＿４と、の間の接続は、ＴＳＶなどの貫通電極を用いる技術またはＣｕ−Ｃｕ直接接合技術を用いない、モノリシックな構成とすることができる。ベースダイ２０上の素子層４０＿１乃至４０＿４は、素子層４０＿１乃至４０＿４が有するＯＳトランジスタ４７とともに設けられる配線を、上層または下層の素子層と接続するための電極４８として用いる構成とすることができる。
　ＯＳトランジスタ４７とともに設けられる配線の間隔は、ＴＳＶまたはＣｕ−Ｃｕ直接接合技術で用いられる貫通電極と比べて、微細加工が可能である。そのため、図５に示す半導体装置１０Ａの構成では、上層または下層の素子層と接続するための電極の本数を増やすことができる。そのため、素子層４０＿１乃至４０＿４に設けられる同期回路と、ベースダイ２０に設けられるＣＰＵ２２と、の配線数（信号線数）を増やすことができる。換言すれば、ＣＰＵ２２と同期回路との間のチャネル数を増大させることができる。そのため、ベースダイ２０と素子層４０との間で送受信される信号の転送量（バンド幅）を拡大することができる。バンド幅を拡大することで、単位時間当たりのデータ転送量を増やすことができる。
　ＯＳトランジスタに適用される金属酸化物は、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、アンチモン、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。
　特に、金属酸化物として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。または、インジウム、スズ、及び亜鉛を含む酸化物（ＩＴＺＯとも記す）を用いることが好ましい。または、インジウム、ガリウム、スズ、及び亜鉛を含む酸化物を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及びスズ（Ｓｎ）を含む酸化物（ＩＧＺＴＯとも記す）を用いることが好ましい。
　また、ＯＳトランジスタに適用される金属酸化物は、組成が異なる２層以上の金属酸化物層を有していてもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。
　また、例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯの中から選ばれるいずれか一と、の積層構造などを用いてもよい。
　なお、ＯＳトランジスタに適用される金属酸化物は、結晶性を有すると好ましい。結晶性を有する酸化物半導体としては、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ等が挙げられる。結晶性を有する酸化物半導体を用いると、信頼性が高い半導体装置を提供することができる。
　また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳトランジスタを含むメモリセルは、高温環境下においても動作が安定し、高い信頼性が得られる。
　ＯＳトランジスタを有する素子層４０においてメインメモリ３３などに適用可能なメモリセルとしては、ＮＯＳＲＡＭが好ましい。ＮＯＳＲＡＭ（登録商標）とは、「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ（ＲＡＭ）」の略称である。ＮＯＳＲＡＭは、メモリセルが２トランジスタ型（２Ｔ）、又は３トランジスタ型（３Ｔ）ゲインセルである。
　ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＮＯＳＲＡＭは、リーク電流が極めて小さい特性を用いてデータに応じた電荷をメモリセル内に保持することで、不揮発性メモリとして用いることができる。特にＮＯＳＲＡＭは保持しているデータを破壊することなく読み出しすること（非破壊読み出し）が可能なため、データ読み出し動作のみを大量に繰り返す、演算処理に適している。
　ここでは、ＮＯＳＲＡＭをメモリセルとしたメインメモリ３３の構成例について説明する。
　図６Ａに示すメインメモリ３３は、メモリセルアレイ６０および周辺回路６５を有する。周辺回路６５として、制御回路６１、行回路６２、列回路６３、および入出力回路６４が設けられている。
　メモリセルアレイ６０は、メモリセル６６、ワード線ＲＷＬ、ワード線ＷＷＬ、ビット線ＲＢＬ、ビット線ＷＢＬ、ソース線ＳＬ、配線ＢＧＬを有する。なお、ワード線ＲＷＬを、読み出しワード線と呼ぶ場合がある。なお、ワード線ＷＷＬを、書き込みワード線と呼ぶ場合がある。ビット線ＲＢＬを、読み出しビット線と呼ぶ場合がある。ビット線ＷＢＬを、書き込みビット線と呼ぶ場合がある。
　制御回路６１はメインメモリ３３全体を統括的に制御し、データの書き込み、データの読み出しを行う。制御回路６１は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブル信号など）を処理して、周辺回路６５のそのほかの回路への制御信号を生成する。
　行回路６２は、アクセスする行を選択する機能を有する。例えば、行回路６２は、行デコーダ、およびワード線ドライバを有する。列回路６３は、ビット線ＷＢＬ、ＲＢＬをプリチャージする機能、ビット線ＷＢＬにデータを書き込む機能、ビット線ＲＢＬのデータを増幅する機能、ビット線ＲＢＬからデータを読み出す機能等を有する。入出力回路６４は、書き込みデータを保持する機能、読み出されたデータを保持する機能等を有する。
　周辺回路６５の構成は、メモリセルアレイ６０の構成、読み出し方法、および書き込み方法等によって、適宜変更される。また周辺回路６５の一部は、ベースダイ２０に設ける構成が好ましい。
　図６Ｂにメモリセル６６の回路構成例を示す。ここでは、メモリセル６６は２トランジスタ型（２Ｔ）ゲインセルである。メモリセル６６は、トランジスタＭＷ１、ＭＲ１、容量素子ＣＳ１を有する。トランジスタＭＷ１は書き込みトランジスタであり、トランジスタＭＲ１は読み出しトランジスタである。トランジスタＭＷ１、ＭＲ１のバックゲートは配線ＢＧＬに電気的に接続されている。
　ＯＳトランジスタで読み出しトランジスタを構成しているので、メモリセル６６は、データ保持に電力を消費しない。従って、メモリセル６６は長期間データを保持可能な低消費電力なメモリセルであり、メインメモリ３３を、不揮発性記憶装置として用いることができる。
　図７Ａ乃至図７Ｄを参照して、メモリセルの他の構成例を説明する。
　図７Ａに示すメモリセル６６Ａは、３Ｔ型ゲインセルであり、トランジスタＭＷ２、ＭＲ２、ＭＳ２、および容量素子ＣＳ２を有する。トランジスタＭＷ２、ＭＲ２、ＭＳ２はそれぞれ、書き込みトランジスタ、読み出しトランジスタ、選択トランジスタである。トランジスタＭＷ２、ＭＲ２、ＭＳ２のバックゲートは配線ＢＧＬに電気的に接続されている。メモリセル６６Ａは、ワード線ＲＷＬ、ＷＷＬ、ビット線ＲＢＬ、ＷＢＬ、容量線ＣＤＬ、電源線ＰＬ２に電気的に接続されている。例えば、容量線ＣＤＬ、電源線ＰＬ２には、電圧ＧＮＤ（低レベル側電源電圧）が入力される。
　図７Ｂに２Ｔ型ゲインセルの他の構成例を示す。図７Ｂに示すメモリセル６６Ｂでは、読み出しトランジスタがバックゲートを有しないＯＳトランジスタで構成されている。
　図７Ｃに３Ｔ型ゲインセルの他の構成例を示す。図７Ｃに示すメモリセル６６Ｃでは、読み出しトランジスタ、選択トランジスタがバックゲートを有しないＯＳトランジスタで構成されている。
　上掲のゲインセルにおいて、ビット線ＲＢＬ、ビット線ＷＢＬを兼ねるビット線を設けてもよい。
　またメモリセル６６に適用可能な構成として、ＮＯＳＲＡＭを一例として挙げて説明したが、ＯＳトランジスタで形成可能なメモリセルであれば他の構成でもよい。例えば、ＯＳトランジスタを有するメモリ回路であるＤＯＳＲＡＭであってもよい。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭは、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭは、外部から送られてくる情報を一時的に格納するメモリである。ＤＯＳＲＡＭは、ＯＳトランジスタのオフ電流が低いことを利用したメモリである。
　図７Ｄに１Ｔ１Ｃ（容量）型メモリセルの例を示す。図７Ｄに示すメモリセル６６Ｄは、ワード線ＷＬ、ビット線ＢＬ、容量線ＣＤＬ、配線ＢＧＬに電気的に接続されている。メモリセル６６Ｄは、トランジスタＭＷ３、容量素子ＣＳ３を有する。トランジスタＭＷ３のバックゲートは配線ＢＧＬに電気的に接続されている。
　メモリセル６６がＮＯＳＲＡＭ、ＤＯＳＲＡＭの場合、アクセストランジスタであるトランジスタ（図６ＢのトランジスタＭＷ１）のゲートに接続されたワード線ＷＷＬに、当該トランジスタがオフとなる電圧を印加した状態とし、その他の部分をパワーゲーティングすることが好ましい。当該構成とすることで、メモリセル６６にデータを格納した状態で電源電圧の供給の停止を行うことができる。
　本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なトランジスタの構成について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
　半導体装置の断面構造の一部を図８に示す。図８に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量６００と、を有している。図９Ａはトランジスタ５００のチャネル長方向の断面図であり、図９Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図９Ｃはトランジスタ５５０のチャネル幅方向の断面図である。例えば、トランジスタ５００は上記実施の形態に示したＳｉトランジスタに相当し、トランジスタ５５０はＯＳトランジスタに相当する。
　図８では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量６００はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。
　トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　図９Ｃに示すように、トランジスタ５５０は、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
　なお、トランジスタ５５０は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ヒ化ガリウム）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５５０をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　トランジスタ５５０は、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
　また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板、または水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
　トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１×１０１６ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図８では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
　絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図８では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図８では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図８では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素、水素などに対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜または酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量６００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
　図９Ａおよび図９Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
　また、図９Ａおよび図９Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図９Ａおよび図９Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図９Ａおよび図９Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
　なお、本明細書などにおいて、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
　また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図８、および図９Ａに示すトランジスタ５００は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
　本明細書等において、第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　トランジスタを、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタをＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、又はＬＧＡＡ構造とすることで、酸化物５３０とゲート絶縁体との界面又は界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。
　絶縁体５２０、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書などでは、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補償すること（「加酸素化処理」ともいう。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２にゲッタリングされる場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素、不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、酸化物５３０などが有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、またはトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。
　なお、図９Ａおよび図９Ｂのトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、または４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。
　酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行なってもよいし、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行なってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
　また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
　また、図９Ａでは、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。
　また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図９Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、および領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア濃度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタンまたは、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコンまたは窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、およびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、および水素などの不純物が酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２が酸化するのを抑制することができる。
　絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。
　第１のゲート電極として機能する導電体５６０は、図９Ａおよび図９Ｂでは２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構成としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６、および導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素、水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜、酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
　導電体５４６、および導電体５４８は、容量６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。
　続いて、トランジスタ５００の上方には、容量６００が設けられている。容量６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
　また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
　導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構成と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）、Ａｌ（アルミニウム）等を用いればよい。
　導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
　本発明の一態様の半導体装置に用いることができる基板としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板など）、半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、または化合物半導体基板など）ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノシリケートガラス、またはアルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。他にも、結晶化ガラスなどを用いることができる。
　または、基板として、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどを用いることができる。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド樹脂、エポキシ樹脂、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
　また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタ、抵抗、および／または容量などを形成してもよい。または、基板と、トランジスタ、抵抗、および／または容量などの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタ、抵抗、および／または容量などは耐熱性の劣る基板、可撓性の基板などにも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構成の構成、基板上にポリイミド等の有機樹脂膜が形成された構成、水素を含むシリコン膜等を用いることができる。
　つまり、ある基板上に半導体装置を形成し、その後、別の基板に半導体装置を転置してもよい。半導体装置が転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、可撓性を有する半導体装置の製造、壊れにくい半導体装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
　可撓性を有する基板上に半導体装置を設けることで、重量の増加を抑え、且つ破損しにくい半導体装置を提供することができる。
　なお、図８に示すトランジスタ５５０は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、トランジスタ５５０の構成を、トランジスタ５００と同様の構成にすればよい。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、ＤＯＳＲＡＭおよびＮＯＳＲＡＭといった、上記実施の形態で説明したＯＳトランジスタを有する半導体装置の断面構成例について説明する。
　図１０に、ＤＯＳＲＡＭの回路構成を用いた場合の断面構成例を示す。図１０では、駆動回路層７０１の上に素子層７００［１］乃至素子層７００［４］が積層されている場合を例示している。
　また、図１０では、駆動回路層７０１が有するトランジスタ５５０を例示している。トランジスタ５５０は、上記実施の形態で説明したトランジスタ５５０を適用することができる。
　なお、図１０に示すトランジスタ５５０は一例であり、その構造に限定されず、回路構成または駆動方法に応じて適切なトランジスタを用いればよい。
　駆動回路層７０１と素子層７００の間、または、ｋ層目の素子層７００とｋ＋１層目の素子層７００の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。なお、本実施の形態などでは、ｋ層目の素子層７００を素子層７００［ｋ］と示し、ｋ＋１層目の素子層７００を素子層７００［ｋ＋１］と示す場合がある。ここで、ｋは１以上Ｎ以下の整数である。また、本実施の形態などにおいて「ｋ＋α（αは１以上の整数）」または「ｋ−α」と示した場合、「ｋ＋α」および「ｋ−α」それぞれの解は１以上Ｎ以下の整数とする。
　また、配線層は、設計に応じて複数層設けることができる。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ５５０上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０および絶縁体３２２には導電体３２８などが埋め込まれている。また、絶縁体３２４および絶縁体３２６には導電体３３０などが埋め込まれている。なお、導電体３２８および導電体３３０はコンタクトプラグまたは配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２０の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、図１０において、絶縁体３２６および導電体３３０上に、絶縁体３５０、絶縁体３５７、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。絶縁体３５０、絶縁体３５７、および絶縁体３５２には、導電体３５６が形成されている。導電体３５６は、コンタクトプラグまたは配線として機能する。
　絶縁体３５４の上には素子層７００［１］が有する絶縁体５１４が設けられている。また、絶縁体５１４および絶縁体３５４には導電体３５８が埋め込まれている。導電体３５８は、コンタクトプラグまたは配線として機能する。例えば、ビット線ＢＬとトランジスタ５５０は、導電体３５８、導電体３５６、および導電体３３０などを介して電気的に接続される。
　図１１Ａに素子層７００［ｋ］の断面構造例を示す。また、図１１Ｂに、図１１Ａの等価回路図を示す。図１１Ａでは、１つのビット線ＢＬに２つのメモリセルＭＣが電気的に接続する例を示している。
　図１０および図１１Ａに示すメモリセルＭＣは、トランジスタＭ１および容量素子Ｃを有する。トランジスタＭ１として、例えば、上記実施の形態に示したトランジスタ５００を用いることができる。
　なお、本実施の形態では、トランジスタＭ１としてトランジスタ５００の変形例を示している。具体的には、トランジスタＭ１では、導電体５４２ａおよび導電体５４２ｂが、金属酸化物５３１の端部を越えて延在している点が、トランジスタ５００と異なる。
　また、図１０および図１１Ａに示すメモリセルＭＣは、容量素子Ｃの一方の端子として機能する導電体１５６と、誘電体として機能する絶縁体１５３と、容量素子Ｃの他方の端子として機能する導電体１６０（導電体１６０ａおよび導電体１６０ｂ）と、を有する。導電体１５６は導電体５４２ｂの一部と電気的に接続される。また、導電体１６０は配線ＰＬ（図１１Ａに図示せず。）と電気的に接続される。
　容量素子Ｃは、絶縁体５７４、絶縁体５８０、および絶縁体５５４の一部を除去して設けられた開口部に形成されている。導電体１５６、絶縁体５８０、および絶縁体５５４は、該開口部の側面に沿って形成されるため、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましい。
　また、導電体１５６および導電体１６０は、導電体５０５または導電体５６０に用いることができる導電体を用いればよい。例えば、導電体１５６として、ＡＬＤ法を用いて形成した窒化チタンを用いればよい。また、導電体１６０ａとして、ＡＬＤ法を用いて形成した窒化チタンを用い、導電体１６０ｂとして、ＣＶＤ法を用いて形成したタングステンを用いればよい。なお、絶縁体１５３に対するタングステンの密着性が十分高い場合は、導電体１６０として、ＣＶＤ法を用いて形成したタングステンの単層膜を用いてもよい。
　絶縁体１５３には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体を用いることが好ましい。例えば、高誘電率材料の絶縁体として、アルミニウム、ハフニウム、ジルコニウム、及びガリウムなどから選ばれた金属元素を一種以上含む、酸化物、酸化窒化物、窒化酸化物、または窒化物を用いることができる。また、上記酸化物、酸化窒化物、窒化酸化物、または窒化物に、シリコンを含有させてもよい。また、上記の材料からなる絶縁層を積層して用いることもできる。
　例えば、高誘電率材料の絶縁体として、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびジルコニウムを有する酸化物、シリコンおよびジルコニウムを有する酸化窒化物、ハフニウムおよびジルコニウムを有する酸化物、ハフニウムおよびジルコニウムを有する酸化窒化物、などを用いることができる。このような高誘電率材料を用いることで、リーク電流を抑制できる程度に絶縁体１５３を厚くし、かつ、容量素子Ｃの静電容量を十分確保することができる。
　また、上記の材料からなる絶縁層を積層して用いることが好ましく、高誘電率材料と、当該高誘電率材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体１５３として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子Ｃの静電破壊を抑制することができる。
　図１２に、ＮＯＳＲＡＭのメモリセルの回路構成を用いた場合の断面構成例を示す。なお、図１２は、図１０の変形例でもある。また、図１３Ａに素子層７００［ｋ］の断面構造例を示す。また、図１３Ｂに、図１３Ａの等価回路図を示す。
　図１２および図１３Ａに示すメモリセルＭＣは、絶縁体５１４の上にトランジスタＭ１、トランジスタＭ２、およびトランジスタＭ３を有する。また、絶縁体５１４の上に導電体２１５が設けられている。導電体２１５は導電体５０５と同じ材料かつ同じ工程で同時に形成できる。
　また、図１２および図１３Ａに示すトランジスタＭ２およびトランジスタＭ３は、１つの島状の金属酸化物５３１を両者が共用している。言い換えると、１つの島状の金属酸化物５３１の一部がトランジスタＭ２のチャネル形成領域として機能し、他の一部がトランジスタＭ３のチャネル形成領域として機能する。また、トランジスタＭ２のソースとトランジスタＭ３のドレイン、もしくは、トランジスタＭ２のドレインとトランジスタＭ３のソースが共用される。よって、トランジスタＭ２とトランジスタＭ３をそれぞれ独立して設ける場合よりも、トランジスタの占有面積が少ない。
　また、図１２および図１３Ａに示すメモリセルＭＣは、絶縁体５８１の上に絶縁体２８７が設けられ、絶縁体２８７に導電体１６１が埋め込まれている。また、絶縁体２８７および導電体１６１の上に素子層７００［ｋ＋１］の絶縁体５１４が設けられている。
　図１２および図１３Ａにおいて、素子層７００［ｋ＋１］の導電体２１５が容量素子Ｃの一方の端子として機能し、素子層７００［ｋ＋１］の絶縁体５１４が容量素子Ｃの誘電体として機能し、導電体１６１が容量素子Ｃの他方の端子として機能する。また、トランジスタＭ１のソースまたはドレインの他方はコンタクトプラグを介して導電体１６１と電気的に接続され、トランジスタＭ２のゲートは他のコンタクトプラグを介して導電体１６１と電気的に接続される。
　本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態では、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
［ＯＳトランジスタ］
　ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減することができる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７０９が実装された基板（実装基板７０４）の斜視図を、図１４Ａに示す。図１４Ａに示す電子部品７０９は、モールド７１１内に半導体装置７１０を有している。図１４Ａは、電子部品７０９の内部を示すために、一部の記載を省略している。電子部品７０９は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７０９は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、および、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシのいずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図１４Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図１４Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［電子機器］
　次に、電子機器６５００の斜視図を図１５Ａに示す。図１５Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９などを有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。
　図１５Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。なお、本発明の一態様の半導体装置を、上述の制御装置６５０９、及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、大型計算機５６００の斜視図を図１５Ｃに示す。図１５Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図１５Ｄに示す斜視図の構成とすることができる。図１５Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図１５Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図１５Ｅには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参酌すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７０９を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、情報を処理および記憶する機器などの宇宙用機器に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図１６には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図１６においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、図１６には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図１７にデータセンターに適用可能なストレージシステムを示す。図１７に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）およびストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
＜本明細書等の記載に関する付記＞
　以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　また本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
１０：半導体装置、２０：ベースダイ、２１：クロック信号生成回路、２２：ＣＰＵ、２３：キャッシュメモリ、３０＿１：ダイ、３０＿２：ダイ、３０＿３：ダイ、３０＿４：ダイ、３１：ＧＰＵ、３２：インターフェース、３３：メインメモリ、３４：インターフェース、３５：周辺回路、３６：周辺回路、３７：ブリッジ回路、３８：周辺回路、３９：ブリッジ回路、４１：貫通電極

Claims (8)

  1. 　クロック信号生成回路および第１同期回路が設けられたベースダイと、
    　前記ベースダイ上に積層して設けられた複数のダイと、を有し、
    　前記ベースダイ、および前記複数のダイは、前記複数のダイに設けられた貫通電極を介して電気的に接続され、
    　前記複数のダイはそれぞれ、第２同期回路を有し、
    　前記クロック信号生成回路は、複数の異なる周波数のクロック信号を生成する機能を有し、
    　前記第２同期回路は、前記複数のダイごとに、前記異なる周波数のクロック信号のいずれか一が入力されることで動作する回路であり、
    　前記異なる周波数のクロック信号は、前記貫通電極を介して、前記複数のダイが有する前記第２同期回路に供給される、半導体装置。
  2. 　請求項１において、
    　前記第１同期回路は、ＣＰＵである、半導体装置。
  3. 　請求項１において、
    　複数の前記異なる周波数のクロック信号は、基準となる周波数を基に生成された信号である、半導体装置。
  4. 　請求項１において、
    　前記第２同期回路に供給されるクロック信号の周波数は、前記第１同期回路に供給されるクロック信号の周波数より低い、半導体装置。
  5. 　請求項１において、
    　前記貫通電極は、前記複数のダイの間に設けられた金属バンプを介して電気的に接続される、半導体装置。
  6. 　請求項１において、
    　前記第２同期回路は、チャネル形成領域に酸化物半導体を有するトランジスタを有する、半導体装置。
  7. 　請求項６において、
    　前記トランジスタを有する層は、積層して設けられる、半導体装置。
  8. 　請求項６において、
    　前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
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