WO2024052787A1 - 半導体装置 - Google Patents

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WO2024052787A1
WO2024052787A1 PCT/IB2023/058718 IB2023058718W WO2024052787A1 WO 2024052787 A1 WO2024052787 A1 WO 2024052787A1 IB 2023058718 W IB2023058718 W IB 2023058718W WO 2024052787 A1 WO2024052787 A1 WO 2024052787A1
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conductor
transistor
oxide
wiring
insulator
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PCT/IB2023/058718
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Inventor
山崎舜平
松嵜隆徳
宮口厚
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株式会社半導体エネルギー研究所
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Definitions

  • One embodiment of the present invention relates to a semiconductor device and the like.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to products, methods, or manufacturing methods.
  • one aspect of the present invention relates to a process, machine, manufacture, or composition of matter. Therefore, more specifically, the technical fields of one embodiment of the present invention disclosed in this specification include semiconductor devices, display devices, light-emitting devices, power storage devices, storage devices, driving methods thereof, or manufacturing methods thereof; can be cited as an example.
  • Non-Patent Document 1 Non-Patent Document 1
  • Non-Patent Document 2 Non-Patent Document 2).
  • Patent Document 1 discloses a configuration in which a layer having a plurality of OS transistors is three-dimensionally stacked on a die having a Si transistor.
  • One embodiment of the present invention includes a first element layer provided with a readout circuit, a second element layer provided with an amplifier circuit, and a third element layer provided with a memory cell;
  • the layers are stacked on the first element layer, the third element layer is stacked on the second element layer, and the memory cell and the amplifier circuit are electrically connected via the first bit line.
  • the amplifier circuit and the readout circuit are electrically connected via a second bit line, and the amplifier circuit has a function of transmitting a signal according to the potential of the first bit line to the second bit line.
  • the amplifier circuit includes a first transistor in which a first semiconductor layer having a channel formation region includes an oxide semiconductor, and the memory cell includes a second transistor in which a second semiconductor layer including a channel formation region includes an oxide semiconductor; and a capacitive element, the first semiconductor layer is provided in a direction horizontal to the surface of the substrate on which the first element layer is provided, and the second semiconductor layer is provided on the surface of the substrate on which the first element layer is provided.
  • This is a semiconductor device that is provided in a direction perpendicular to the semiconductor device.
  • a semiconductor device is preferable in which the capacitive element is provided in an opening provided in the second element layer, and the opening has a region overlapping with the second semiconductor layer.
  • the first transistor is preferably a semiconductor device having a gate and a back gate, and the back gate has a region overlapping with the gate.
  • the third element layer is preferably a semiconductor device in which a plurality of element layers are stacked.
  • the oxide semiconductor is preferably a semiconductor device containing In, Ga, and Zn.
  • One embodiment of the present invention can provide a semiconductor device or the like with a novel configuration.
  • one embodiment of the present invention can provide a semiconductor device or the like with a novel configuration that has excellent low power consumption in a semiconductor device that functions as a storage device that uses charge corresponding to data to be held.
  • Another aspect of the present invention is to provide a semiconductor device or the like with a novel configuration that can be made smaller in size in a semiconductor device that functions as a storage device that uses charge corresponding to data to be held. Can be done.
  • one embodiment of the present invention provides a semiconductor device or the like with a novel configuration that has excellent reliability of read data in a semiconductor device that functions as a storage device that uses charge corresponding to data to be held. can do.
  • FIGS. 1A and 1B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 2 is a diagram illustrating a configuration example of a semiconductor device.
  • 3A and 3B are diagrams illustrating a semiconductor device.
  • 4A to 4D are diagrams illustrating a semiconductor device.
  • 5A and 5B are diagrams illustrating a semiconductor device.
  • 6A to 6D are diagrams illustrating configuration examples of a semiconductor device.
  • 7A and 7B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 8 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 9 is a diagram illustrating a method for driving a semiconductor device.
  • FIG. 10 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 11A to 11C are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 12 is a diagram illustrating a configuration example of a semiconductor device.
  • 13A to 13D are diagrams illustrating a configuration example of a semiconductor device.
  • 14A and 14B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 15 is a diagram illustrating a configuration example of a semiconductor device.
  • FIG. 16 is a diagram illustrating a configuration example of a semiconductor device.
  • 17A and 17B are diagrams showing an example of an electronic component.
  • 18A and 18B are diagrams showing an example of an electronic device, and
  • FIGS. 18C to 18E are diagrams showing an example of a large-sized computer.
  • FIG. 19 is a diagram showing an example of space equipment.
  • FIG. 20 is a diagram illustrating an example of a storage system applicable to a data center.
  • off-state current refers to a drain current when a transistor is in an off state (also referred to as a non-conducting state or a cutoff state).
  • an off state is a state in which the voltage between the gate and source, V gs , is lower than the threshold voltage V th for n-channel transistors (higher than V th for p-channel transistors). means.
  • metal oxide refers to a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, when a metal oxide is used in the active layer of a transistor, the metal oxide is sometimes called an oxide semiconductor. That is, when describing an OS transistor, it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • a is provided horizontally with respect to B refers to a state in which the angle between the two surfaces (A, B) is -10° or more and 10° or less. Therefore, the case where the angle is greater than or equal to -5° and less than or equal to 5° is also included.
  • a is provided approximately horizontally with respect to B” or “A is provided approximately horizontally with respect to B” means that the angle formed by the two surfaces (A, B) is -30° or more and 30° This refers to the state in which they are arranged at the following angles.
  • a is provided perpendicularly to B refers to a state in which the angle between the two surfaces (A, B) is 80° or more and 100° or less.
  • angle 85° or more and 95° or less.
  • a is provided approximately perpendicular to B or “A is provided approximately perpendicular to B” means that the angle formed by the two surfaces (A, B) is 60° or more and 120° or less. This refers to the state in which the object is placed at an angle of .
  • a semiconductor device described as one embodiment of the present invention functions as a memory device in which element layers each having a plurality of memory cells are stacked.
  • FIG. 1A is a schematic perspective view of a semiconductor device according to one embodiment of the present invention.
  • the semiconductor device 10 shown in FIG. 1A includes an element layer 20 and a plurality of element layers (an element layer 50 and element layers 30[1] to 30[3] as an example in FIG. 1A).
  • FIG. 1B is a perspective view showing the element layer 20, the element layer 50, and the element layers 30[1] to 30[3] separated from each other in the configuration of FIG. 1A.
  • the element layer 20 is a layer including a transistor (Si transistor) whose semiconductor layer includes silicon and has a channel formation region.
  • the element layer 20 is provided with a peripheral circuit 22 in which a circuit for driving the element layer 50 and the element layers 30[1] to 30[3] is provided.
  • the element layer 50 provided on the element layer 20 and the element layers 30[1] to 30[3] may be collectively referred to as an element layer 70.
  • the peripheral circuit 22 controls the amplifier circuit 51 included in the element layer 50, and writes or reads data to or from the memory cells 32 included in the memory cell array 31 provided in each of the element layers 30[1] to 30[3]. It has the function of controlling the
  • the peripheral circuit 22 includes a circuit for driving an amplifier circuit 51 that amplifies a signal on the wiring LBL connected to the memory cell 32 and supplies the amplified signal to the wiring GBL. Further, the peripheral circuit 22 includes a plurality of drive circuits and control circuits for driving signal lines such as word lines connected to the memory cells 32 provided in each of the element layers 30[1] to 30[3].
  • a region 66A is shown in which a sense amplifier 66 for reading data held in a memory cell is provided.
  • the sense amplifier 66 is also called a readout circuit.
  • the sense amplifier 66 is a circuit for reading out a signal from the wiring GBL connected to the amplifier circuit 51 to the outside.
  • the wiring LBL is provided between the memory cells 32 provided in the element layers 30[1] to 30[3] and the amplifier circuit 51 provided in the element layer 50.
  • the wiring LBL is a wiring for electrically connecting the memory cell 32 and the amplifier circuit 51.
  • the wiring LBL is sometimes referred to as a first bit line or a local bit line. Note that the wiring that pairs with the wiring LBL during a read operation and the like is referred to as a wiring LBLB.
  • the wiring GBL is provided between the amplifier circuit 51 provided in the element layer 50 and the sense amplifier 66 provided in the element layer 20.
  • the wiring GBL is a wiring for electrically connecting the amplifier circuit 51 and the sense amplifier 66.
  • the wiring GBL is sometimes referred to as a second bit line or a global bit line. Note that the wiring that pairs with the wiring GBL during a read operation and the like is referred to as a wiring GBLB.
  • the element layer 20 having Si transistors in the configurations shown in FIGS. 1A and 1B can be configured to form a CMOS circuit (Si CMOS circuit). Since the peripheral circuit 22 can be formed with a CMOS circuit, high-speed operation is possible.
  • the semiconductor layer having the channel formation region of the Si transistor a single crystal semiconductor, a polycrystalline semiconductor, a microcrystalline semiconductor, an amorphous semiconductor, or the like can be used alone or in combination.
  • the semiconductor material is not limited to silicon, and for example, germanium or the like can be used. Further, a compound semiconductor such as silicon germanium, silicon carbide, gallium arsenide, or a nitride semiconductor may be used.
  • the element layer 70 having the element layer 50 and the element layers 30[1] to 30[3] is an element layer having a transistor (hereinafter referred to as an OS transistor) using an oxide semiconductor in a channel formation region.
  • the element layer 70 is provided in a stacked manner on the element layer 20.
  • the Z direction in FIGS. 1A and 1B is a direction perpendicular to the surface of the substrate on which the element layer 20 is provided (plane represented by the X direction - Y direction), or a direction in which the element layer 70 is laminated on the element layer 20. It represents the direction in which it is installed.
  • arrows indicating the X direction, Y direction, and Z direction may be attached.
  • the "X direction” refers to the direction along the X axis, and the forward direction and reverse direction may not be distinguished unless explicitly stated.
  • the X direction, the Y direction, and the Z direction are directions that intersect with each other. More specifically, the X direction, the Y direction, and the Z direction are directions that are orthogonal to each other.
  • one of the X direction, the Y direction, or the Z direction may be referred to as a "first direction” or a “first direction.”
  • the other one may be called a "second direction” or a “second direction”.
  • the remaining one may be referred to as a "third direction” or "third direction.”
  • an element layer 50 having an amplifier circuit 51 and element layers 30[1] to 30[3] having a memory cell array 31 are stacked on an element layer 20.
  • the situation is illustrated.
  • the element layer 50 having the amplifier circuit 51 and the element layers 30[1] to 30[3] having the memory cell array 31 on the element layer 20 the area occupied by the semiconductor device 10 can be reduced.
  • the memory cell 32 is preferably a DOSRAM, which is a memory circuit (sometimes referred to as "OS memory") having an OS transistor, for example.
  • DOSRAM registered trademark
  • DOSRAM refers to a RAM having 1T (transistor) and 1C (capacitance) type memory cells.
  • DOSRAM is a DRAM formed using OS transistors, and DOSRAM is a memory that temporarily stores information sent from the outside.
  • DOSRAM is a memory that takes advantage of the low off-state current of an OS transistor.
  • DOSRAM is capable of retaining charge corresponding to the data held in a capacitor (sometimes called “cell capacitance") for a long period of time by turning off (non-conducting) the access transistor. be. Therefore, DOSRAM can reduce the frequency of refresh operations compared to DRAM configured with a transistor having silicon in a channel formation region (hereinafter also referred to as "Si transistor"). As a result, it is possible to reduce power consumption.
  • examples of metal oxides that can be applied to OS transistors include indium oxide, gallium oxide, and zinc oxide.
  • the metal oxide has two or three selected from indium, element M, and zinc.
  • Element M is gallium, aluminum, silicon, boron, yttrium, tin, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M is preferably one or more selected from aluminum, gallium, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as IGZO
  • an oxide also referred to as IAGZO
  • IAGZO indium (In), aluminum (Al), gallium (Ga), and zinc (Zn).
  • oxide also referred to as IGZTO
  • IGZTO oxide containing indium (In), gallium (Ga), zinc (Zn), and tin (Sn).
  • the metal oxide applied to the OS transistor may have two or more metal oxide layers having different compositions.
  • a first metal oxide layer having a composition of In:M:Zn 1:3:4 [atomic ratio] or a composition close to that, and In:M:Zn provided on the first metal oxide layer.
  • a laminated structure with a second metal oxide layer having an atomic ratio of 1:1:1 or a composition close to this can be suitably used.
  • a laminated structure of one selected from indium oxide, indium gallium oxide, and IGZO and one selected from IAZO, IAGZO, and ITZO may be used.
  • the metal oxide used in the OS transistor preferably has crystallinity.
  • the oxide semiconductor having crystallinity include CAAC (c-axis-aligned crystalline)-OS, nc (nanocrystalline)-OS, and the like. When an oxide semiconductor with crystallinity is used, a highly reliable semiconductor device can be provided.
  • OS transistors operate stably even in high-temperature environments and have little variation in characteristics.
  • the off-state current hardly increases even in a high-temperature environment.
  • the off-state current hardly increases even under an environmental temperature of room temperature or higher and 200° C. or lower.
  • the on-state current is less likely to decrease even in a high-temperature environment. Therefore, a memory cell including an OS transistor operates stably even in a high-temperature environment and has high reliability.
  • the memory cell 32 can be provided by stacking the element layers 30 [1] to 30 [3] having the memory cell array 31 and the element layer 50 having the amplifier circuit 51 by stacking and arranging OS transistors. Can be done. By arranging the element layers 30[1] to 30[3] in a direction perpendicular to the surface of the substrate on which the element layer 20 is provided, it is possible to improve the storage density of the memory cell 32. Further, the element layer 30 can be fabricated using the same manufacturing process repeatedly in the vertical direction. The semiconductor device 10 can reduce the manufacturing cost of the element layers 30[1] to 30[3].
  • the first element layer 30 is shown as an element layer 30[1]
  • the second element layer 30 is shown as an element layer 30[2]
  • the third element layer 30 is shown as an element layer 30[2]. It is indicated as layer 30[3].
  • the k-th element layer 30 (k is an integer of 1 or more and n or less) is referred to as an element layer 30[k]
  • the m-th element layer 30 is referred to as an element layer 30[m]. Note that in this embodiment, etc., when describing matters related to the entire m element layers 30, or when indicating matters common to each layer of the m element layers 30, the term "element layer 30" is simply used. There are cases where
  • the capacitor element included in the memory cell 32 is a trench capacitor (deep hole stacked capacitor) provided by stacking the transistor, and the longitudinal direction of the semiconductor layer including the channel formation region of the transistor (The structure is such that the direction in which current flows between the source and drain of the transistor is perpendicular to the surface of the substrate on which the element layer 20 is provided (the Z direction in FIG. 1B). With this configuration, the storage capacity per unit area can be increased, and the capacitance value when reading data from the memory cell 32 can be increased.
  • the wiring resistance and wiring capacitance of the wiring LBL which functions as a bit line connected to the memory cell 32, increases. Due to the wiring resistance and wiring capacitance of the wiring LBL, the potential of the wiring LBL may decrease from the potential based on the data held in the memory cell 32, and the reliability of the read data may be impaired.
  • the amplifier circuit 51 In order to read the data held in the memory cell 32 without causing a drop in potential, a configuration in which the amplifier circuit 51 is provided between the sense amplifier 66 and the wiring LBL as in one embodiment of the present invention is effective.
  • the amplifier circuit 51 has a function of transmitting a signal corresponding to the potential of the wiring LBL to the wiring GBL electrically connected to the sense amplifier 66. With this configuration, even if the number of element layers 30[1] to 30[3] including the memory cell array 31 increases, it is possible to provide a semiconductor device with excellent reliability of read data.
  • the transistor included in the amplifier circuit 51 included in the element layer 50 is also an OS transistor, similar to the transistor included in the memory cell 32.
  • the amplifier circuits 51 can be arranged at a lower density than the number of memory cells 32. Therefore, in the structure of the semiconductor device of one embodiment of the present invention, the longitudinal direction of the semiconductor layer having a channel formation region included in the transistor included in the amplifier circuit 51 is provided in a direction parallel to the surface of the substrate on which the element layer 20 is provided. It can be done.
  • a second gate also referred to as a "back gate” is arranged. can do.
  • the first gate and the second gate have regions that overlap each other with the semiconductor layer interposed therebetween.
  • the second gate has a function of controlling, for example, the threshold voltage of the transistor.
  • the signal applied to the second gate to control the threshold voltage of the transistor is preferably configured to be controlled in accordance with the temperature. For example, when the temperature of the semiconductor device is high, it is effective to control the voltage applied to the second gate so that the threshold voltage, which has been shifted to the negative side due to the high temperature, is shifted to the positive side. Further, when the temperature of the semiconductor device is low, it is effective to control the voltage applied to the second gate so that the threshold voltage, which has been shifted to the positive side due to the low temperature, is shifted to the negative side.
  • the region 66A where the sense amplifier 66 is provided is preferably provided in a region that overlaps with the element layer 70.
  • the wiring LBL which is a path from the memory cell 32 to the amplifier circuit 51
  • the wiring GBL which is a path from the amplifier circuit 51 to the sense amplifier 66
  • the length of the path formed by the wiring LBL and the wiring GBL results in a difference in parasitic capacitance and parasitic resistance, resulting in a difference in signal delay and a difference in power consumption. Therefore, in the configurations of FIGS. 1A and 1B, it is possible to read data from any of the memory cell arrays 31 in each element layer 30[1] to 30[3] with the same signal delay and power consumption. Become.
  • FIG. 2 shows a block diagram illustrating a configuration example of a semiconductor device 10 according to one embodiment of the present invention.
  • the semiconductor device 10 shown in FIG. 2 includes an element layer 20 and a stacked element layer 70.
  • the stacked device layer 70 includes a device layer 50 having an amplifier circuit 51 in addition to the stacked device layers 30[1] to 30[m].
  • FIG. 2 when there are m element layers 30 each having n memory cells 32 (m and n are integers of 2 or more), that is, an element having a plurality of memory cells 32 that can be represented by m rows and n columns.
  • An example of layer 70 is shown.
  • the amplifier circuit 51 is provided for each wiring LBL that functions as a bit line connected to the memory cell 32, for example.
  • FIG. 2 shows an example in which a plurality of amplifier circuits 51 (amplifier circuits 51[1] to 51[n]) are provided corresponding to n wiring lines LBL.
  • the memory cell 32 in the first row and first column is shown as a memory cell 32[1,1] and the memory cell 32 in the mth row and nth column is shown as a memory cell 32[m,n].
  • the memory cell 32 in the mth row and nth column is shown as a memory cell 32[m,n].
  • i line when indicating an arbitrary line, it may be written as i line.
  • column j when indicating an arbitrary column, it may be written as column j. Therefore, i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less.
  • the memory cell 32 in the i-th row and j-th column is referred to as a memory cell 32[i,j].
  • the element layers 30[1] to 30[m] include m wirings WL extending in the row direction, m wirings PL extending in the row direction, and n wirings extending in the column direction.
  • a wiring LBL is provided.
  • the wiring WL provided in the first (first row) is referred to as wiring WL[1]
  • the wiring WL provided in m-th (m-th row) is referred to as wiring WL[m].
  • the first wiring PL (first row) is designated as wiring PL[1]
  • the mth wiring PL (mth row) is designated as wiring PL[m].
  • the wiring LBL provided in the first (first column) is referred to as wiring LBL[1]
  • the wiring LBL provided in the nth (nth column) is referred to as wiring LBL[n].
  • the plurality of memory cells 32 provided in the i-th row are electrically connected to the i-th wiring WL (wiring WL[i]) and the i-th wiring PL (wiring PL[i]).
  • the plurality of memory cells 32 provided in the j-th column are electrically connected to the j-th column wiring LBL (wiring LBL[j]).
  • the wiring LBL functions as a bit line for writing and reading data.
  • the wiring WL functions as a word line for controlling on or off (conductive state or non-conductive state) of an access transistor functioning as a switch.
  • the wiring PL has a function as a constant potential line connected to the capacitive element.
  • the memory cells 32 each of the element layers 30[1] to 30[m] have are connected to the amplifier circuit 51 via the wiring LBL.
  • the wiring LBL can be arranged in the vertical and horizontal directions of the substrate surface on which the element layer 20 is provided.
  • the connection between the element layer 30 and the amplifier circuit 51 is improved.
  • Wiring length can be shortened. Therefore, the signal propagation distance between two circuits connected to the bit line can be shortened, and the resistance and parasitic capacitance of the bit line can be significantly reduced, so that power consumption and signal delay can be reduced. Further, it is possible to operate the memory cell 32 even if the capacitance of the capacitive element of the memory cell 32 is reduced.
  • the amplifier circuit 51 has a function of amplifying the data potential held in the memory cell 32 and outputting it to the sense amplifier 66 included in the element layer 20 via the wiring GBL (not shown). With this configuration, a slight potential difference in the wiring LBL can be amplified when reading data.
  • the wiring GBL like the wiring LBL, can be arranged in the vertical and horizontal directions of the substrate surface on which the element layer 20 is provided. By providing the wiring LBL and the wiring GBL extending from the memory cells 32 of the element layers 30 [1] to 30 [m] in the vertical and horizontal directions of the substrate surface, the connection between the amplifier circuit 51 and the sense amplifier 66 is The length of the wiring can be shortened. Therefore, the signal propagation distance between the two circuits connected to the wiring GBL can be shortened, and the resistance and parasitic capacitance of the wiring GBL can be significantly reduced, so that power consumption and signal delay can be reduced.
  • the wiring LBL is provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the memory cell 32.
  • the wiring LBL is provided in contact with a conductor provided in contact with a region functioning as a source or drain of a semiconductor layer of a transistor included in the memory cell 32.
  • the wiring LBL is a wiring for electrically connecting one of the sources or drains of the transistors included in the memory cells 32 in each layer of the element layer 30 and the amplifier circuit 51.
  • the stacked element layer 70 can be provided over the element layer 20.
  • signal propagation distances between the element layer 30 and the element layer 50 and between the element layer 20 and the element layer 50 can be shortened. Therefore, resistance and parasitic capacitance between element layers are reduced, and power consumption and signal delay can be reduced. Furthermore, the semiconductor device 10 can be made smaller.
  • the amplifier circuit 51 is formed of an OS transistor like the transistor included in the memory cell 32 of the DOSRAM, and can be freely mounted on a circuit using Si transistors in the same way as the element layers 30 [1] to 30 [m]. Since it can be arranged, integration can be easily performed.
  • circuits such as the sense amplifier 66, which is a subsequent circuit, can be miniaturized, so that the semiconductor device 10 can be miniaturized.
  • the element layer 20 includes a PSW 71 (power switch) and a PSW 72.
  • Peripheral circuit 22 includes a drive circuit 61, a control circuit 73, and a voltage generation circuit 74.
  • each circuit, each signal, and each voltage can be removed or removed as necessary. Alternatively, other circuits or other signals may be added.
  • Signal BW, signal CE, signal GW, signal CLK, signal WAKE, signal ADDR, signal WDA, signal PON1, and signal PON2 are input signals from the outside, and signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • the signal BW, the signal CE, and the signal GW are control signals.
  • Signal CE is a chip enable signal
  • signal GW is a global write enable signal
  • signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data
  • signal RDA is read data.
  • Signal PON1 and signal PON2 are power gating control signals. Note that the signal PON1 and the signal PON2 may be generated by the control circuit 73.
  • the control circuit 73 is a logic circuit that has a function of controlling the overall operation of the semiconductor device 10. For example, the control circuit performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode (eg, write operation, read operation) of the semiconductor device 10. Alternatively, the control circuit 73 generates a control signal for the drive circuit 61 so that this operation mode is executed.
  • the control circuit 73 performs a logical operation on the signal CE, the signal GW, and the signal BW to determine the operation mode (eg, write operation, read operation) of the semiconductor device 10.
  • the control circuit 73 generates a control signal for the drive circuit 61 so that this operation mode is executed.
  • the voltage generation circuit 74 has a function of generating a negative voltage.
  • Signal WAKE has a function of controlling input of signal CLK to voltage generation circuit 74. For example, when an H level signal is applied to the signal WAKE, the signal CLK is input to the voltage generation circuit 74, and the voltage generation circuit 74 generates a negative voltage.
  • the drive circuit 61 is a circuit for writing and reading data to and from the memory cells 32. Further, the drive circuit 61 is a circuit that outputs various signals for controlling the amplifier circuit 51.
  • the drive circuit 61 includes a row decoder 62, a column decoder 64, a row driver 63, a column driver 65, an input circuit 67, an output circuit 68, and the above-mentioned circuits. It has a sense amplifier 66 (Sense Amplifier).
  • the row decoder 62 and column decoder 64 have the function of decoding signal ADDR.
  • the row decoder 62 is a circuit for specifying a row to be accessed
  • the column decoder 64 is a circuit for specifying a column to be accessed.
  • the row driver 63 has a function of selecting the wiring WL specified by the row decoder 62.
  • the column driver 65 has a function of writing data into the memory cell 32, a function of reading data from the memory cell 32, a function of holding the read data, and the like.
  • the input circuit 67 has a function of holding the signal WDA.
  • the data held by the input circuit 67 is output to the column driver 65.
  • the output data of the input circuit 67 is the data (Din) to be written into the memory cell 32.
  • the data (Dout) read from the memory cell 32 by the column driver 65 is output to the output circuit 68.
  • the output circuit 68 has a function of holding Dout. Further, the output circuit 68 has a function of outputting Dout to the outside of the semiconductor device 10.
  • Data output from output circuit 68 is signal RDA.
  • the PSW 71 has a function of controlling the supply of VDD to the peripheral circuit 22.
  • the PSW 72 has a function of controlling the supply of VHM to the row driver 63.
  • the high power supply voltage of the semiconductor device 10 is VDD
  • the low power supply voltage is GND (ground potential).
  • VHM is a high power supply voltage used to bring the word line to a high level, and is higher than VDD.
  • the signal PON1 controls on/off of the PSW 71
  • the signal PON2 controls the on/off of the PSW 72.
  • the number of power domains to which VDD is supplied in the peripheral circuit 22 is one, but the number may be plural. In this case, a power switch may be provided for each power domain.
  • the element layer 30 provided as the first layer is shown as an element layer 30[1]
  • the element layer 30 provided as the second layer is shown as an element layer 30[2]
  • the element layer 30 provided as the fifth layer is shown as an element layer 30[2].
  • the element layer 30 is shown as an element layer 30[5].
  • a wiring WL and a wiring PL extending in the X direction a wiring LBL and a pair of wiring LBLB extending in the Z direction (direction perpendicular to the surface of the substrate on which the drive circuit is provided), and A wiring GBL and a paired wiring GBLB are illustrated. Note that, in order to make the drawing easier to read, some descriptions of the wiring WL and the wiring PL included in each of the element layers 30 are omitted.
  • FIG. 3B shows the sense amplifier 66 connected to the wiring GBL illustrated in FIG. 3A, the wiring LBL (or wiring LBLB), the amplifier circuit 51 connected to the wiring GBL, and the element connected to the wiring LBL (or wiring LBLB).
  • a schematic diagram illustrating a configuration example of a memory cell 32 included in layers 30[1] to 30[5] is shown. Note that a configuration in which a plurality of memory cells (memory cells 32) are electrically connected to one wiring LBL (or wiring LBLB) is also referred to as a "memory string.” Note that in the drawings, the wiring GBL and the wiring GBLB may be illustrated with thick lines to improve visibility.
  • FIG. 4A illustrates the configuration of the memory cell 32 connected to the wiring LBL extracted and shown in FIG. 3B
  • FIG. 4B illustrates an example of the circuit configuration.
  • Memory cell 32 includes a transistor 37 and a capacitor 38.
  • the transistor 37, the capacitor 38, and each wiring (such as the wiring LBL and WL), for example, the wiring LBL[1] and the wiring WL[1] may be referred to as the wiring LBL and the wiring WL.
  • one of the source and drain of the transistor 37 is connected to the wiring LBL.
  • the other of the source and drain of the transistor 37 is connected to one electrode of the capacitive element 38.
  • the other electrode of the capacitive element 38 is connected to the wiring PL.
  • the gate of the transistor 37 is connected to the wiring WL.
  • the wiring PL is a wiring that provides a constant potential to maintain the potential of the capacitive element 38.
  • the OS transistors are provided in a stacked manner, and the wiring LBL that functions as a bit line is arranged in a direction perpendicular to the surface of the substrate on which the element layer 20 is provided.
  • the transistor 37 and the capacitive element 38 included in the memory cell 32 are arranged side by side in the direction perpendicular to the surface of the substrate on which the element layer 20 is provided.
  • the capacitor element included in the memory cell 32 is a trench capacitor (deep hole stacked capacitor) provided by stacking the transistor, and the semiconductor layer having a channel formation region included in the transistor is The element layer 20 is provided in a direction perpendicular to the surface of the substrate on which it is provided.
  • FIG. 4A illustrates a configuration in which the direction of the current flowing between the source and drain of the transistor 37 is parallel to the Z direction. With this configuration, the storage capacity per unit area can be increased, and the capacitance value when reading data from the memory cell 32 can be increased.
  • FIG. 4C illustrates the configuration of the amplifier circuit 51 connected to the wiring LBL and the wiring GBL extracted and shown in FIG. 3B
  • FIG. 4D illustrates an example of the circuit configuration.
  • the amplifier circuit 51 includes transistors 52 to 55, details of which will be described later.
  • the OS transistors are provided in a stacked manner, and the wiring LBL and the wiring GBL that function as bit lines are arranged in a direction perpendicular to the surface of the substrate on which the element layer 20 is provided.
  • a semiconductor layer having a channel formation region included in a transistor included in the amplifier circuit 51 is provided in a direction horizontal to the surface of the substrate on which the element layer 20 is provided. Can be done.
  • FIG. 4D illustrates a configuration in which the direction of the current flowing between the source and drain of the transistor 37 is perpendicular to the Z direction. With this configuration, in addition to the first gate that controls the electrical characteristics of the transistor, a second gate can be provided.
  • FIG. 5A shows a schematic diagram of a semiconductor device 10D having an element layer 50 having the amplifier circuit 51 shown in FIG. Illustrated. Note that although one wiring GBL is shown in FIG. 5A, the wiring GBL may be provided as appropriate depending on the number of amplifier circuits 51 provided in the element layer 50.
  • the laminated element layer 70 having the amplifier circuit 51 and the element layers 30 [1] to 30 [m] may be further laminated.
  • a semiconductor device 10D_A of one embodiment of the present invention can have element layers 70[1] to 70[p] (p is an integer of 2 or more) stacked as illustrated in FIG. 5B.
  • the wiring GBL is connected to the element layer 50 included in the stacked element layers 70.
  • the wiring GBL may be provided as appropriate depending on the number of amplifier circuits 51.
  • the OS transistors are provided in a stacked manner, and the wiring LBL and wiring GBL that function as bit lines are arranged in a direction perpendicular to the surface of the substrate on which the element layer 20 is provided.
  • the wiring LBL and wiring GBL that function as bit lines are arranged in a direction perpendicular to the surface of the substrate on which the element layer 20 is provided.
  • the layer in which the element layer 30 is provided includes an element layer 50 having an amplifier circuit 51 having a function of amplifying and outputting the data potential held in the memory cell 32.
  • the sense amplifier 66 included in the element layer 20 by amplifying a slight potential difference in the wiring LBL that functions as a bit line when reading data. Since circuits such as a sense amplifier can be downsized, the semiconductor device 10 can be downsized. Further, even if the capacitance of the capacitive element included in the memory cell 32 is reduced, the memory cell 32 can be operated.
  • ⁇ Configuration example of memory cell 32, amplifier circuit 51, and sense amplifier 66> 6A and 6B show a circuit diagram corresponding to the memory cell 32 described in FIG. 4B etc., and a diagram illustrating a circuit block corresponding to the circuit diagram. As illustrated in FIGS. 6A and 6B, the memory cells 32 may be represented as blocks in drawings and the like.
  • FIGS. 6C and 6D show a circuit diagram corresponding to the amplifier circuit 51 described in FIG. 4D etc., and a diagram illustrating a circuit block corresponding to the circuit diagram.
  • the amplifier circuit 51 having the transistors 52 to 55 may be represented as a block of the amplifier circuit 51 in the drawings and the like.
  • the amplifier circuit 51 has a function of amplifying the potential of the wiring LBL and transmitting it to the wiring GBL. Further, by providing a correction period, the amplifier circuit 51 can perform an operation in which fluctuations in the threshold voltage of the transistor 52 are corrected. Further, signals WE, RE, and MUX are control signals for controlling the amplifier circuit 51.
  • the wiring SL is a wiring that provides a constant potential.
  • FIG. 7A shows an example of the circuit configuration of the sense amplifier 66 described in FIGS. 3A, 3B, etc.
  • the sense amplifier 66 includes a switch circuit 82, a precharge circuit 83, a precharge circuit 84, and an amplifier circuit 85.
  • the wiring SA_OUT and the wiring SA_OUTB that output signals to be read are also illustrated.
  • the switch circuit 82 includes, for example, n-channel transistors 82_1 and 82_2.
  • the transistors 82_1 and 82_2 switch the conduction state between the wiring pair of the wiring SA_OUT and the wiring SA_OUTB and the wiring pair of the wiring GBL and the wiring GBLB in response to the signal CSEL.
  • the precharge circuit 83 is composed of n-channel transistors 83_1 to 83_3, as shown in FIG. 7A.
  • the precharge circuit 83 is a circuit for precharging the wiring BL and the wiring BLB to an intermediate potential VPRE corresponding to the potential VDD/2 in response to the signal EQ.
  • the precharge circuit 84 is composed of p-channel transistors 84_1 to 84_3, as shown in FIG. 7A.
  • the precharge circuit 84 is a circuit for precharging the wiring BL and the wiring BLB to an intermediate potential VPRE corresponding to the potential VDD/2 in response to the signal EQB.
  • the amplifier circuit 85 includes p-channel transistors 85_1 and 85_2 and n-channel transistors 85_3 and 85_4, which are connected to the wiring SAP or the wiring SAN.
  • the wiring SAP or the wiring SAN is a wiring that has a function of providing VDD or VSS.
  • Transistors 85_1 to 85_4 are transistors forming an inverter loop.
  • FIG. 7B shows a diagram illustrating a circuit block corresponding to the sense amplifier 66 described in FIG. 7A and the like. As illustrated in FIG. 7B, the sense amplifier 66 may be represented as a block in drawings and the like.
  • FIG. 8 is a circuit diagram for explaining an example of the operation of the semiconductor device 10 of FIG. 2.
  • FIG. 8 is illustrated using the circuit blocks described in FIGS. 6A to 6D, and FIGS. 7A and 7B.
  • the stacked element layer 70 including the element layer 30 [m] has a memory cell 32.
  • the memory cell 32 is connected to a pair of wirings LBL and LBLB.
  • the memory cell 32 connected to the wiring LBL is a memory cell into which data is written or read.
  • the wiring LBLB is a local bit line that is precharged, and the memory cells 32 connected to the wiring LBLB continue to hold data.
  • the wiring LBL is electrically connected to the wiring GBL via the amplifier circuit 51.
  • the wiring LBLB is electrically connected to the wiring GBLB via the amplifier circuit 51B.
  • the transistor 97 functions as a switch for switching the conduction state between the wiring GBL and the wiring GBLB. Transistor 97 is turned on or off by signal SW0.
  • the transistor 98 functions as a switch for switching the conduction state between the wiring GBL and the wiring SA_GBL on the sense amplifier 66 side. Transistor 98 is turned on or off by signal SW1.
  • the wiring SA_GBL is electrically connected to the wiring GBL via the transistor 98, and can be said to be a part of the wiring GBL.
  • the transistor 99 functions as a switch for switching the conduction state between the wiring GBLB and the wiring SA_GBLB on the sense amplifier 66 side. Transistor 99 is turned on or off by signal SW2.
  • the wiring SA_GBLB is electrically connected to the wiring GBLB via the transistor 99, and can be said to be a part of the wiring GBLB.
  • the transistors 97 to 99 preferably have the same configuration as the transistors forming the amplifier circuit 51. That is, in the transistors 97 to 99, similarly to the transistors 52 to 55, the direction of the current flowing between the source and drain is perpendicular to the Z direction. Although not shown, each of the transistors 97 to 99 can have a first gate and a second gate.
  • the memory cell 32 can have a configuration in which the amplifier circuit 51 and the sense amplifier 66 are connected via a wiring LBL and a wiring GBL provided in the vertical direction, which are the shortest distances.
  • the number of element layers 50 having transistors forming the amplifier circuit 51 increases, the load on the wiring LBL is reduced, so that writing time can be shortened or data can be read easily.
  • each transistor included in the amplifier circuits 51 and 51B is controlled according to the signals WE, RE, and MUX.
  • Each transistor can output the potential of the wiring LBL to the sense amplifier 66 via the wiring according to each signal.
  • the amplifier circuits 51 and 51B can function as sense amplifiers made up of OS transistors. With this configuration, the sense amplifier 66 can be driven by amplifying a slight potential difference in the wiring LBL during reading.
  • time T11 to time T13 correspond to the data writing period.
  • Time T13 to time T16 corresponds to a correction period.
  • Time T16 to time T18 corresponds to a data read period.
  • signal MUX and signal WE are set to H level.
  • Signals SW1 and SW2 are at H level, and signal SW0 is at L level.
  • power supply voltages VDD, VSS
  • one of the wiring pair of the wiring SA_GBL or the wiring SA_GBLB and one of the wiring pair of the wiring GBL or the wiring GBLB are charged.
  • the potential of the wiring LBL increases.
  • the potential of the wiring WL is set to H level, and the potential applied to the wiring LBL (H level in the case of FIG. 9) is written into the memory cell 32.
  • the potential of the wiring WL is set to L level. Data is held in memory cell 32.
  • both the wirings SAP and SAN are set to VDD, the signals EQ and EQB are inverted, and both the wiring pair of the wiring SA_GBL and the wiring SA_GBLB and the wiring pair of the wiring GBL and the wiring GBLB are set to H level.
  • the wiring LBLB is precharged to an H level potential.
  • the signal MUX is set to L level.
  • the signal WE may also be set to L level.
  • the signal RE and the signal WE are set to H level.
  • the potential of the wiring LBL and the potential of the wiring LBLB decrease due to discharge via the transistor 52. This discharge stops when the voltage between the gate and source of transistor 52 reaches the threshold voltage of transistor 52.
  • both signal WE and signal RE are set to L level.
  • a potential corresponding to the threshold voltage of the transistor 52 is held in the wiring LBL and the wiring LBLB.
  • Signals EQ and EQB are inverted again and precharging is stopped. That is, the wiring pair of the wiring SA_GBL and the wiring SA_GBLB and the wiring pair of the wiring GBL and the wiring GBLB are in an electrically floating state.
  • the wiring WL is set to H level and charge sharing is performed.
  • the potential of the wiring LBL changes depending on the data written into the memory cell 32.
  • H level data is written to the memory cell 32
  • the potential of the wiring LBL increases, and when L level data is written to the memory cell 32, the potential of the wiring LBL decreases.
  • the wiring LBLB charge sharing due to the operation of the wiring WL is not performed, so the potential does not change.
  • the signal RE is set to L level. Then, by applying power supply voltages (VDD, VSS) to the wirings SAP and SAN, the sense amplifier 66 is operated. By operating the sense amplifier 66, the potentials of the wiring pair of the wiring SA_GBL and the wiring SA_GBLB and the wiring pair of the wiring GBL and the wiring GBLB are determined.
  • VDD, VSS power supply voltages
  • the signal SW0 is set to H level
  • the signal SW1 is set to L level
  • the potentials of the wiring pair of wiring GBL and wiring GBLB are switched according to the read data. Specifically, when the data is at H level, the potentials of the wiring pair of wiring GBL and wiring GBLB are both switched to H level. Further, when the data is at L level, the potentials of the wiring pair of wiring GBL and wiring GBLB are both switched to L level.
  • a voltage corresponding to the logic of the read data can be written back into the memory cell 32.
  • the potential of the wiring WL is set to L level, and the signal MUX and signal WE are set to L level.
  • data can be refreshed according to the logic of the read data.
  • the semiconductor device 10 of one embodiment of the present invention has a structure in which element layers 30 having memory cells 32 are stacked. With this configuration, the wiring LBL can be shortened and the capacitance of the capacitive element 38 of the memory cell 32 can be reduced.
  • a semiconductor device uses an OS transistor with an extremely low off-state current as a transistor provided in the element layer 30.
  • the OS transistor can be provided in a stacked manner on the substrate on which the element layer 20 on which the Si transistor is provided is provided. Therefore, the same manufacturing process can be repeated in the vertical direction to reduce manufacturing costs.
  • the transistors forming the memory cell 32 are arranged not in a planar direction but in a vertical direction, so that memory density can be improved, and the semiconductor device can be miniaturized.
  • one embodiment of the present invention includes an element layer 50 having an amplifier circuit 51. Since the amplifier circuit 51 connects the wiring LBL to the gate of the transistor 52, the transistor 52 can function as an amplifier. With this configuration, it is possible to amplify a slight potential difference in the wiring LBL during reading and drive the sense amplifier 66 using a Si transistor. Since circuits such as the sense amplifier 66 using Si transistors can be miniaturized, the semiconductor device can be miniaturized. Further, even if the capacitance of the capacitive element 38 included in the memory cell 32 is reduced, the memory cell 32 can be operated.
  • the capacitor element included in the memory cell 32 is a trench capacitor (deep hole stacked capacitor) provided by stacking the transistor, and the semiconductor layer having a channel formation region included in the transistor is The element layer 20 is provided in a direction perpendicular to the surface of the substrate on which it is provided. With this configuration, the storage capacity per unit area can be increased, and the capacitance value when reading data from the memory cell 32 can be increased.
  • a semiconductor layer having a channel formation region included in a transistor included in the amplifier circuit 51 is provided in a direction horizontal to the surface of the substrate on which the element layer 20 is provided. Can be done.
  • FIG. 4D shows a configuration in which the direction of current flowing between the sources and drains of the transistors 52 to 55 is perpendicular to the Z direction. With this configuration, in addition to the first gate that controls the electrical characteristics of the transistor, a second gate can be provided.
  • ⁇ Schematic cross-sectional diagram of memory cell 32, amplifier circuit 51, and sense amplifier 66> A configuration example of a schematic cross-sectional diagram of a transistor applicable to the semiconductor device described above will be described. As an example, a structure in which transistors having different electrical characteristics are stacked will be described. With this configuration, the degree of freedom in designing the semiconductor device can be increased. Further, by stacking and providing transistors having different electrical characteristics, the degree of integration of a semiconductor device can be increased.
  • FIG. 10 A part of the cross-sectional structure of the semiconductor device is shown in FIG.
  • the semiconductor device shown in FIG. 10 includes a transistor 550, a transistor 500, a transistor 37, and a capacitor 38.
  • the transistor 37 and the capacitive element 38 are elements that constitute the memory cell 32 described above.
  • 11A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 11B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 11C is a cross-sectional view of the transistor 550 in the channel width direction.
  • 13A is a top view of the transistor 37 and the capacitor 38
  • FIGS. 13B and 13C are cross-sectional views of the transistor 37 and the capacitor 38
  • FIG. 13D is a circuit diagram composed of the transistor 37 and the capacitor 38. It is.
  • the transistor 550 corresponds to a Si transistor included in the element layer 20
  • the transistor 500 corresponds to an OS transistor included in the element layer 50
  • the transistor 37 and the capacitor 38 are OS transistors included in the element layer 30[1]. and corresponds to a capacitive element.
  • transistor 500 is provided above transistor 550, and transistor 37 and capacitor 38 are provided above transistor 550 and transistor 500.
  • symbols such as WL, LBL, PL, and GBL correspond to the symbols attached to each wiring in FIG. 3B and the like.
  • a constant potential is applied to the wiring PL, and a signal for driving the word line is applied to the wiring WL.
  • the wiring WL to which a signal for driving the word line is given above the wiring PL to give a constant potential, it is possible to reduce the influence of noise on the element layer 50 located below the element layer 30[1]. can.
  • the capacitive element 38 in the upper layer of the wiring PL that provides a constant potential it is possible to reduce the influence of noise on the element layer 30[1] caused by driving of the amplifier circuit 51 included in the element layer 50. .
  • the wiring LBL connects the transistor 37 included in the element layer 30[1] and the transistor 500 included in the element layer 50 (the transistor in FIG. 6C) via a conductor provided between the element layer 30[1] and the element layer 50. (equivalent to 52).
  • the wiring GBL connects a transistor 500 (corresponding to the transistor 55 in FIG. 6C) included in the element layer 50 and a transistor 550 (corresponding to the transistor 550 in FIG. 7A) included in the element layer 20 via a conductor provided between the element layer 50 and the element layer 20. (corresponding to the transistor 85_3, etc.).
  • the transistor 550 is provided over the substrate 311 and includes a conductor 316, an insulator 315, a semiconductor region 313 made of a part of the substrate 311, a low resistance region 314a functioning as a source region or a drain region, and a low resistance region 314b. .
  • the transistor 550 As shown in FIG. 11C, in the transistor 550, the upper surface of the semiconductor region 313 and the side surfaces in the channel width direction are covered with a conductor 316 via an insulator 315. In this way, by making the transistor 550 a Fin type transistor, the effective channel width increases, so that the on-characteristics of the transistor 550 can be improved. Further, since the contribution of the electric field of the gate electrode can be increased, the off-state characteristics of the transistor 550 can be improved.
  • the transistor 550 may be either a p-channel type or an n-channel type.
  • a semiconductor such as a silicon-based semiconductor be included in the region where a channel is formed in the semiconductor region 313, the region in the vicinity thereof, the low resistance region 314a serving as a source region or a drain region, and the low resistance region 314b.
  • it contains crystalline silicon.
  • it may be formed of a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like.
  • a structure using silicon may be used in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 550 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • the low resistance region 314a and the low resistance region 314b are made of an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron. Contains elements that
  • the conductor 316 that functions as a gate electrode is made of a semiconductor material such as silicon, a metal material, or an alloy containing an element that imparts n-type conductivity such as arsenic or phosphorus, or an element that imparts p-type conductivity such as boron.
  • conductive materials such as metal oxide materials or metal oxide materials.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both electrical conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a layered conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 550 may be formed using an SOI (Silicon on Insulator) substrate or the like.
  • SOI substrates are formed by implanting oxygen ions into a mirror-polished wafer and then heating it at a high temperature to form an oxide layer at a certain depth from the surface and eliminate defects that occur in the surface layer.
  • a SIMOX (Separation by Implanted Oxygen) substrate, a smart cut method that cleaves a semiconductor substrate by utilizing the growth of microvoids formed by hydrogen ion implantation through heat treatment, and an ELTRAN method (registered trademark: Epitaxial Layer Transfer) are used.
  • An SOI substrate formed using a method may also be used.
  • a transistor formed using a single crystal substrate includes a single crystal semiconductor in a channel formation region.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked to cover the transistor 550.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, etc. are used. Bye.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • aluminum oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • aluminum nitride oxide refers to a material whose composition contains more nitrogen than oxygen. shows.
  • the insulator 322 may have a function as a flattening film that flattens the step caused by the transistor 550 and the like provided below.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like in order to improve flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having barrier properties that prevents hydrogen, impurities, and the like from diffusing from the substrate 311, the transistor 550, or the like into a region where the transistor 500 is provided.
  • silicon nitride formed by a CVD method can be used, for example.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • the amount of hydrogen desorbed can be analyzed using, for example, temperature programmed desorption gas analysis (TDS).
  • TDS temperature programmed desorption gas analysis
  • the amount of hydrogen desorbed from the insulator 324 is determined by the amount converted into hydrogen atoms per area of the insulator 324 when the surface temperature of the film is in the range of 50°C to 500°C.
  • the amount may be 1 ⁇ 10 16 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, more preferably less than 3.
  • the dielectric constant of the insulator 326 is preferably 0.7 times or less, more preferably 0.6 times or less, the dielectric constant of the insulator 324.
  • a conductor 328, a conductor 330, and the like connected to the transistor 500 are embedded in the insulator 320, the insulator 322, the insulator 324, and the insulator 326.
  • the conductor 328 and the conductor 330 have a function as a plug or wiring.
  • a conductor having a function as a plug or a wiring a plurality of structures may be collectively given the same reference numeral.
  • the wiring and the plug connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used in a single layer or in a stacked manner. be able to. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferable to use a low resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are stacked in this order.
  • a conductor 356 is formed on the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring connected to the transistor 550.
  • the conductor 356 can be provided using the same material as the conductor 328 and the conductor 330.
  • the conductor 356 preferably includes a conductor having barrier properties against hydrogen.
  • a conductor having hydrogen barrier properties is formed in the opening of the insulator 350 having hydrogen barrier properties.
  • the conductor having barrier properties against hydrogen for example, tantalum nitride or the like may be used. Further, by stacking tantalum nitride and highly conductive tungsten, diffusion of hydrogen from the transistor 550 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having hydrogen barrier properties be in contact with the insulator 350 having hydrogen barrier properties.
  • a wiring layer similar to the wiring layer including the conductor 356 may have a single layer or a stacked structure of two or more layers.
  • Transistor 500 Next, a structure of a transistor that can be applied to the transistor 500 provided over the insulator 354 will be described with reference to the transistor 500 shown in FIGS. 11A and 11B.
  • an insulator 512, an insulator 514, and an insulator 516 shown in FIG. 11A are sequentially stacked. It is preferable that any one of the insulator 512, the insulator 514, and the insulator 516 be made of a substance that has barrier properties against oxygen, hydrogen, or the like.
  • the insulator 514 it is preferable to use a film having barrier properties that prevents hydrogen, impurities, and the like from diffusing from the substrate 311 or the region where the transistor 550 is provided to the region where the transistor 500 is provided. Therefore, the same material as the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having barrier properties against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, a film that suppresses hydrogen diffusion is preferably used between the transistor 500 and the transistor 550.
  • the membrane that suppresses hydrogen diffusion is a membrane that releases a small amount of hydrogen.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide for the insulator 514.
  • aluminum oxide has a high blocking effect that prevents the membrane from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the transistor manufacturing process. Further, release of oxygen from the oxide forming the transistor 500 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the same material as the insulator 320 can be used for the insulator 512 and the insulator 516. Furthermore, by using materials with relatively low dielectric constants as these insulators, parasitic capacitance occurring between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • the transistor 500 includes a conductor 503 disposed to be embedded in an insulator 514 and an insulator 516, and an insulator 520 disposed on the insulator 516 and the conductor 503. , an insulator 522 disposed on the insulator 520, an insulator 524 disposed on the insulator 522, an oxide 530a disposed on the insulator 524, and an oxide 530a disposed on the oxide 530a.
  • the insulator 580 has an overlapping opening formed therein, an insulator 545 placed on the bottom and side surfaces of the opening, and a conductor 560 placed on the surface where the insulator 545 is formed.
  • an insulator 544 is disposed between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b, and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 545, and a conductor 560b provided so as to be embedded inside the conductor 560a. It is preferable to have.
  • an insulator 574 is preferably disposed over the insulator 580, the conductor 560, and the insulator 545.
  • oxide 530a and the oxide 530b may be collectively referred to as the oxide 530.
  • the transistor 500 shows a structure in which two layers, an oxide 530a and an oxide 530b, are stacked in a region where a channel is formed and in the vicinity thereof, the present invention is not limited to this.
  • a single layer of the oxide 530b or a stacked structure of three or more layers may be used.
  • the conductor 560 is shown as having a two-layer stacked structure, but the present invention is not limited to this.
  • the conductor 560 may have a single layer structure or a laminated structure of three or more layers.
  • the transistor 500 shown in FIGS. 10 and 11A is an example, and the structure is not limited to this, and an appropriate transistor may be used depending on the circuit structure, driving method, and the like.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductor 542a and the conductor 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the arrangement of conductor 560, conductor 542a, and conductor 542b is selected in a self-aligned manner with respect to the opening in insulator 580. That is, in the transistor 500, the gate electrode can be disposed between the source electrode and the drain electrode in a self-aligned manner. Therefore, since the conductor 560 can be formed without providing a margin for alignment, the area occupied by the transistor 500 can be reduced. Thereby, miniaturization and high integration of semiconductor devices can be achieved.
  • FIG. 10 shows a case where the conductor 542a and the conductor 542b extend beyond the ends of the metal oxide 530 (metal oxide 530a and metal oxide 530b), the present invention is not limited to this. As illustrated in FIG. 11A, the ends of the conductor 542a and the conductor 542b may be aligned with the end of the metal oxide 530.
  • the conductor 560 is formed in a self-aligned manner in the region between the conductor 542a and the conductor 542b, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Thereby, the parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and the transistor 500 can have high frequency characteristics.
  • the conductor 560 may function as a first gate (also referred to as top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without interlocking with the potential applied to the conductor 560. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made larger than 0 V, and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 503, the drain current when the potential applied to the conductor 560 is 0 V can be made smaller than when no negative potential is applied.
  • the conductor 503 is arranged to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover the channel formation region formed in the oxide 530. Can be done.
  • a structure of a transistor in which a channel formation region is electrically surrounded by an electric field of a first gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the S-channel structure disclosed in this specification and the like has a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification and the like can also be regarded as a type of Fin type structure.
  • a Fin type structure refers to a structure in which a gate electrode is arranged so as to surround at least two or more surfaces (specifically, two, three, or four sides) of a channel.
  • the channel formation region can be electrically surrounded.
  • the S-channel structure is a structure that electrically surrounds the channel formation region, it is substantially equivalent to a GAA (Gate All Around) structure or an LGAA (Lateral Gate All Around) structure. You can say that.
  • the channel formation region formed at or near the interface between the oxide 530 and the gate insulator can be formed in the entire bulk of the oxide 530. can. Therefore, it is possible to improve the current density flowing through the transistor, and thus it is expected that the on-state current of the transistor or the field effect mobility of the transistor will be increased.
  • the conductor 503 has the same configuration as the conductor 518, and a conductor 503a is formed in contact with the inner wall of the opening of the insulator 514 and the insulator 516, and a conductor 503a is formed on the conductor 503a so as to fill the opening.
  • a conductor 503b is formed. Note that although the transistor 500 has a structure in which the conductor 503a and the conductor 503b are stacked, the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a laminated structure of three or more layers.
  • a conductive material as the conductor 503a, which has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the impurities are difficult to pass through).
  • a conductive material that has a function of suppressing the diffusion of oxygen for example, at least one of oxygen atoms, oxygen molecules, etc.
  • the function of suppressing the diffusion of impurities or oxygen refers to the function of suppressing the diffusion of any one or all of the impurities or the oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing oxygen diffusion, it is possible to suppress the conductivity from decreasing due to oxidation of the conductor 503b.
  • the conductor 503 also serves as a wiring
  • the conductor 503 is illustrated as a stack of the conductor 503a and the conductor 503b in this embodiment, the conductor 503 may have a single-layer structure.
  • the insulator 520, the insulator 522, and the insulator 524 have a function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 it is preferable to use an insulator containing more oxygen than the oxygen that satisfies the stoichiometric composition.
  • the oxygen is easily released from the film by heating.
  • oxygen released by heating may be referred to as "excess oxygen.” That is, it is preferable that a region containing excess oxygen (also referred to as an “excess oxygen region”) is formed in the insulator 524.
  • V OH defects
  • electrons which are carriers
  • a portion of hydrogen may combine with oxygen that is bonded to a metal atom to generate electrons, which are carriers. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen tends to have normally-on characteristics. Further, since hydrogen in an oxide semiconductor is easily moved by stress such as heat or an electric field, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may deteriorate. In one aspect of the invention, it is preferred to reduce the V OH in oxide 530 as much as possible to make it highly pure or substantially pure.
  • an oxide material from which some oxygen is released by heating is an oxide with an amount of desorbed oxygen in terms of oxygen atoms of 1.0 ⁇ 10 18 atoms/cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a density of .0 ⁇ 10 19 atoms/cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms/cm 3 or more, or 3.0 ⁇ 10 20 atoms/cm 3 or more.
  • the surface temperature of the film during the above TDS analysis is preferably in the range of 100°C or more and 700°C or less, or 100°C or more and 400°C or less.
  • the insulator having the excess oxygen region and the oxide 530 may be brought into contact with each other and subjected to one or more of heat treatment, microwave treatment, and RF treatment. By performing this treatment, water or hydrogen in the oxide 530 can be removed.
  • a reaction occurs in which the bond of VoH is broken, or in other words, a reaction “V O H ⁇ Vo+H” occurs, resulting in dehydrogenation.
  • a part of the hydrogen generated at this time may combine with oxygen and be removed from the oxide 530 or the insulator near the oxide 530 as H 2 O. Further, some of the hydrogen may be gettered to the conductors 542a and 542b.
  • the microwave processing it is preferable to use, for example, an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side.
  • a gas containing oxygen and using high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, the oxygen radicals generated by the high-density plasma can be generated.
  • the microwave treatment may be performed at a pressure of 133 Pa or higher, preferably 200 Pa or higher, and more preferably 400 Pa or higher.
  • the gas introduced into the apparatus for performing microwave processing for example, oxygen and argon are used, and the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 50% or less, preferably 10% or more. % or less.
  • heat treatment is preferably performed with the surface of the oxide 530 exposed.
  • the heat treatment may be performed, for example, at a temperature of 100°C or higher and 450°C or lower, more preferably 350°C or higher and 400°C or lower.
  • the heat treatment is performed in an atmosphere of nitrogen gas or inert gas, or an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas.
  • the heat treatment is preferably performed in an oxygen atmosphere. Thereby, oxygen can be supplied to the oxide 530, and oxygen vacancies (V O ) can be reduced. Further, the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of oxidizing gas in order to compensate for the desorbed oxygen after heat treatment in a nitrogen gas or inert gas atmosphere. good.
  • heat treatment may be performed continuously in an atmosphere of nitrogen gas or inert gas.
  • the oxygen vacancies in the oxide 530 can be repaired by the supplied oxygen, or in other words, the reaction "Vo+O ⁇ null" can be promoted. Further, by reacting the supplied oxygen with the hydrogen remaining in the oxide 530, the hydrogen can be removed as H 2 O (dehydrated). This can suppress hydrogen remaining in the oxide 530 from recombining with oxygen vacancies and forming V OH .
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (for example, oxygen atoms, oxygen molecules, etc.) (the oxygen is difficult to permeate).
  • oxygen for example, oxygen atoms, oxygen molecules, etc.
  • the insulator 522 has the function of suppressing the diffusion of oxygen, impurities, etc., so that the oxygen contained in the oxide 530 does not diffuse toward the insulator 520 side. Further, the conductor 503 can be prevented from reacting with oxygen contained in the insulator 524, the oxide 530, and the like.
  • the insulator 522 is made of, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba,Sr)TiO 3 (BST) in a single layer or in a stacked layer. As transistors become smaller and more highly integrated, problems such as off-current may occur due to thinning of gate insulating films. By using a high-k material for the insulator that functions as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba,Sr)TiO 3 (BST)
  • an insulator containing an oxide of one or both of aluminum and hafnium which is an insulating material that has the function of suppressing the diffusion of impurities and oxygen (the oxygen is difficult to permeate).
  • the insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), and the like.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses the release of oxygen from the oxide 530 or the incorporation of impurities such as hydrogen into the oxide 530 from the periphery of the transistor 500. Acts as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator.
  • the insulator 520 is thermally stable.
  • silicon oxide and silicon oxynitride are suitable because they are thermally stable.
  • the insulator 520 having a stacked layer structure that is thermally stable and has a high dielectric constant can be obtained.
  • an insulator 520, an insulator 522, and an insulator 524 are illustrated as the second gate insulating film having a three-layer stacked structure;
  • the insulating film may have a single layer, two layers, or a stacked structure of four or more layers.
  • the structure is not limited to a laminated structure made of the same material, but may be a laminated structure made of different materials.
  • the transistor 500 uses a metal oxide that functions as an oxide semiconductor for the oxide 530 including the channel formation region.
  • the metal oxide that functions as an oxide semiconductor may be formed by a sputtering method or by an ALD (Atomic Layer Deposition) method. Note that a metal oxide that functions as an oxide semiconductor will be described in detail in other embodiments.
  • the oxide 530 can suppress diffusion of impurities from a component formed below the oxide 530a to the oxide 530b.
  • the oxide 530 preferably has a structure of a plurality of oxide layers in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M among the constituent elements is larger than the atomic ratio of the element M among the constituent elements in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • the energy at the bottom of the conduction band of the oxide 530a is higher than the energy at the bottom of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a is smaller than the electron affinity of the oxide 530b.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction between the oxide 530a and the oxide 530b changes continuously or forms a continuous junction.
  • the oxide 530a and the oxide 530b having a common element other than oxygen (main component) a mixed layer with a low defect level density can be formed.
  • the oxide 530b is an In-Ga-Zn oxide
  • an In-Ga-Zn oxide, a Ga-Zn oxide, a gallium oxide, or the like may be used as the oxide 530a.
  • the main path of carriers is the oxide 530b.
  • the oxide 530a the above structure, the density of defect levels at the interface between the oxide 530a and the oxide 530b can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain a high on-current.
  • a conductor 542a and a conductor 542b functioning as a source electrode and a drain electrode are provided on the oxide 530b.
  • the conductors 542a and 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium. It is preferable to use a metal element selected from , iridium, strontium, and lanthanum, an alloy containing the above-mentioned metal elements, or an alloy that is a combination of the above-mentioned metal elements.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even if it absorbs oxygen.
  • a metal nitride film such as tantalum nitride is preferable because it has barrier properties against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as having a single layer structure, but they may have a laminated structure of two or more layers.
  • a tantalum nitride film and a tungsten film may be laminated.
  • a titanium film and an aluminum film may be laminated.
  • a two-layer structure in which an aluminum film is laminated on a tungsten film a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, and a two-layer structure in which a copper film is laminated on a titanium film.
  • a two-layer structure in which copper films are laminated may be used.
  • a three-layer structure in which a titanium film or titanium nitride film is laminated, an aluminum film or a copper film is stacked on top of the titanium film or titanium nitride film, and a titanium film or titanium nitride film is further formed on top of the titanium film or titanium nitride film, a molybdenum film or
  • a molybdenum nitride film, an aluminum film or a copper film is laminated on the molybdenum film or the molybdenum nitride film, and a molybdenum film or molybdenum nitride film is further formed thereon.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • the insulator 544 is provided to cover the conductor 542a and the conductor 542b, and suppresses oxidation of the conductor 542a and the conductor 542b. At this time, the insulator 544 may be provided to cover the side surface of the oxide 530 and be in contact with the insulator 524.
  • insulator 544 a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, etc. Can be used. Further, as the insulator 544, silicon nitride oxide, silicon nitride, or the like can be used.
  • hafnium oxide aluminum
  • an oxide containing hafnium hafnium (hafnium aluminate) which are insulators containing oxides of one or both of aluminum and hafnium, as the insulator 544.
  • hafnium aluminate has higher heat resistance than hafnium oxide film. Therefore, it is preferable because it is difficult to crystallize during heat treatment in a later step.
  • the conductor 542a and the conductor 542b are made of an oxidation-resistant material or a material whose conductivity does not significantly decrease even if it absorbs oxygen, the insulator 544 is not an essential component. It may be designed as appropriate depending on the desired transistor characteristics.
  • the insulator 544 By having the insulator 544, it is possible to suppress impurities such as water and hydrogen contained in the insulator 580 from diffusing into the oxide 530b. Furthermore, oxidation of the conductors 542a and 542b due to excess oxygen in the insulator 580 can be suppressed.
  • the insulator 545 functions as a first gate insulating film. Like the insulator 524 described above, the insulator 545 is preferably formed using an insulator that contains excess oxygen and releases oxygen when heated.
  • silicon oxide with excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with fluorine added, silicon oxide with carbon added, silicon oxide with carbon and nitrogen added, and silicon oxide with vacancies. It is possible to use silicon oxide having the following properties. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 545 By providing an insulator containing excess oxygen as the insulator 545, oxygen can be effectively supplied from the insulator 545 to the channel formation region of the oxide 530b. Further, similarly to the insulator 524, it is preferable that the concentration of impurities such as water or hydrogen in the insulator 545 is reduced.
  • the thickness of the insulator 545 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 545 and the conductor 560 in order to efficiently supply excess oxygen contained in the insulator 545 to the oxide 530.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 545 to the conductor 560.
  • diffusion of excess oxygen from the insulator 545 to the conductor 560 is suppressed.
  • a decrease in the amount of excess oxygen supplied to the oxide 530 can be suppressed.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 545 may have a laminated structure similarly to the second gate insulating film. As transistors become smaller and more highly integrated, problems such as off-current may occur due to the thinning of the gate insulating film. By forming a stacked structure using physically stable materials, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. Furthermore, a laminated structure that is thermally stable and has a high dielectric constant can be achieved.
  • the conductor 560 functioning as the first gate electrode is shown as having a two-layer structure in FIGS. 11A and 11B, it may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 560a is a conductive material that has the function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), and copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules ( N2O , NO, NO2, etc.), and copper atoms.
  • the material is used.
  • the conductive material having the function of suppressing oxygen diffusion it is preferable to use, for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the conductor 560a. In that case, by forming the conductor 560b by a sputtering method, the electrical resistance value of the conductor 560a can be reduced and the conductor 560a can be made into a conductor. This can be called an OC (Oxide Conductor) electrode.
  • a conductive material containing tungsten, copper, or aluminum as a main component for the conductor 560b.
  • the conductor 560b also functions as a wiring, it is preferable to use a conductor with high conductivity.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b may have a laminated structure, for example, a laminated structure of titanium or titanium nitride and the above conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • insulator 580 has regions of excess oxygen.
  • silicone, resin, or the like it is preferable to use silicone, resin, or the like.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide with vacancies are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 has an excess oxygen region.
  • oxygen in the insulator 580 can be efficiently supplied to the oxide 530.
  • concentration of impurities such as water or hydrogen in the insulator 580 is preferably reduced.
  • the opening of the insulator 580 is formed to overlap the region between the conductor 542a and the conductor 542b. Thereby, the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region sandwiched between the conductors 542a and 542b.
  • the conductor 560 When miniaturizing semiconductor devices, it is required to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. For this reason, when the thickness of the conductor 560 is increased, the conductor 560 can have a shape with a high aspect ratio.
  • the conductor 560 is provided so as to be embedded in the opening of the insulator 580, so even if the conductor 560 has a high aspect ratio shape, the conductor 560 can be formed without collapsing during the process. Can be done.
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 545.
  • an excess oxygen region can be provided in the insulator 545 and the insulator 580. Thereby, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium may be used as the insulator 574. Can be done.
  • aluminum oxide has high barrier properties, and even if it is a thin film of 0.5 nm or more and 3.0 nm or less, it can suppress the diffusion of hydrogen and nitrogen. Therefore, aluminum oxide formed by sputtering can function as an oxygen supply source as well as a barrier film for impurities such as hydrogen.
  • the insulator 581 that functions as an interlayer film on the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • a conductor 540a and a conductor 540b are arranged in openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided facing each other with the conductor 560 interposed therebetween.
  • the transistor that can be used in the present invention is not limited to the transistor 500 shown in FIGS. 11A and 11B.
  • a transistor 500 having the structure shown in FIG. 12 may be used.
  • an insulator 555 is used, and the conductors 542a (conductors 542a1 and 542a2) and conductors 542b (conductors 542b1 and 542b2) have a stacked structure. This is different from the transistors shown in FIGS. 11A and 11B in this point.
  • the conductor 542a has a laminated structure of a conductor 542a1 and a conductor 542a2 on the conductor 542a
  • the conductor 542b has a laminated structure of a conductor 542b1 and a conductor 542b2 on the conductor 542b1.
  • the conductor 542a1 and the conductor 542b1 in contact with the oxide 530b are preferably conductors that are difficult to oxidize, such as metal nitride. Thereby, the conductor 542a and the conductor 542b can be prevented from being excessively oxidized by oxygen contained in the oxide 530b.
  • the conductor 542a2 and the conductor 542b2 are preferably conductors such as metal layers that have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the conductor 542a and the conductor 542b can function as highly conductive wiring or electrodes.
  • a semiconductor device can be provided in which the conductor 542a and the conductor 542b, which function as wiring or electrodes, are provided in contact with the upper surface of the oxide 530, which functions as an active layer.
  • metal nitrides such as nitrides containing tantalum, nitrides containing titanium, nitrides containing molybdenum, nitrides containing tungsten, and nitrides containing tantalum and aluminum. It is preferable to use a nitride containing titanium, aluminum, or the like. In one aspect of the invention, nitrides containing tantalum are particularly preferred. Further, for example, ruthenium, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, etc. may be used. These materials are preferable because they are conductive materials that are difficult to oxidize, or materials that maintain conductivity even after absorbing oxygen.
  • the conductor 542a2 and the conductor 542b2 have higher conductivity than the conductor 542a1 and the conductor 542b1.
  • the thickness of the conductor 542a2 and the conductor 542b2 be larger than the thickness of the conductor 542a1 and the conductor 542b1.
  • a conductor that can be used for the conductor 560b may be used. With the above structure, the resistance of the conductor 542a2 and the conductor 542b2 can be reduced.
  • tantalum nitride or titanium nitride can be used as the conductor 542a1 and the conductor 542b1, and tungsten can be used as the conductor 542a2 and the conductor 542b2.
  • the distance between the conductor 542a1 and the conductor 542b1 is smaller than the distance between the conductor 542a2 and the conductor 542b2.
  • the insulator 555 is preferably an insulator that is difficult to oxidize, such as nitride.
  • the insulator 555 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, and has a function of protecting the conductor 542a2 and the conductor 542b2. Since the insulator 555 is exposed to an oxidizing atmosphere, it is preferably an inorganic insulator that is not easily oxidized. Furthermore, since the insulator 555 is in contact with the conductor 542a2 and the conductor 542b2, it is preferably an inorganic insulator that does not easily oxidize the conductors 542a2 and 542b2. Therefore, the insulator 555 is preferably made of an insulating material that has barrier properties against oxygen. For example, silicon nitride can be used as the insulator 555.
  • openings are formed in an insulator 580 and an insulator 544, an insulator 555 is formed in contact with the sidewall of the opening, and a conductor 542a1 and a conductor 542b1 are separated using a mask. By doing so, it is formed.
  • the opening overlaps with a region between the conductor 542a2 and the conductor 542b2. Further, a portion of the conductor 542a1 and the conductor 542b1 are formed to protrude into the opening.
  • the insulator 555 contacts the top surface of the conductor 542a1, the top surface of the conductor 542b1, the side surface of the conductor 542a2, and the side surface of the conductor 542b2 within the opening. Further, the insulator 545 is in contact with the upper surface of the oxide 530 in a region between the conductor 542a1 and the conductor 542b1.
  • the conductor 542a1 and the conductor 542b1 and before forming the insulator 545 it is preferable to perform heat treatment in an atmosphere containing oxygen.
  • oxygen can be supplied to the oxide 530a and the oxide 530b, and oxygen vacancies can be reduced.
  • the insulator 555 is formed in contact with the side surface of the conductor 542a2 and the side surface of the conductor 542b2, excessive oxidation of the conductor 542a2 and the conductor 542b2 can be prevented.
  • the electrical characteristics and reliability of the transistor can be improved. Further, variations in electrical characteristics of a plurality of transistors formed over the same substrate can be suppressed.
  • the insulator 524 may be formed in an island shape.
  • the insulator 524 may be formed so that its side end portions approximately coincide with the oxide 530.
  • the insulator 522 may be in contact with the insulator 516 and the conductor 503.
  • a configuration may be adopted in which the insulator 520 shown in FIGS. 11A and 11B is not provided.
  • Transistor 37, capacitive element 38] 13A to 13C are a plan view and a cross-sectional view of the transistor 37 and the capacitive element 38 included in the memory cell 32, which are applicable to each structure included in the element layer 30[1] in FIG. 10.
  • FIG. 13A is a plan view of the memory cell 32.
  • FIGS. 13B and 13C are cross-sectional views of the memory cell 32.
  • FIG. 13B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. 13A.
  • FIG. 13C is a cross-sectional view of the portion shown by the dashed line A3-A4 in FIG. 13A. Note that in the plan view of FIG. 13A, some elements are omitted for clarity.
  • 13A to 13C show an insulator 140, a conductor 110 on the insulator 140, a memory cell 32 on the conductor 110, an insulator 180 on the conductor 110, an insulator 280, and a memory cell.
  • An insulator 283 on top of 32 is illustrated. Insulator 140, insulator 180, insulator 280, and insulator 283 function as interlayer films.
  • the conductor 110 functions as a wiring.
  • the memory cell 32 includes a capacitor 38 on the conductor 110 and a transistor 37 on the capacitor 38.
  • the capacitive element 38 includes a conductor 115 on the conductor 110, an insulator 130 on the conductor 115, and a conductor 120 on the insulator 130.
  • the conductor 120 functions as one of a pair of electrodes (sometimes called an upper electrode)
  • the conductor 115 functions as the other of a pair of electrodes (sometimes called a lower electrode)
  • the insulator 130 functions as a dielectric. functions as In other words, the capacitive element 38 constitutes an MIM (Metal-Insulator-Metal) capacitor.
  • the insulator 180 is provided with an opening 190 that reaches the conductor 110. At least a portion of the conductor 115 is disposed in the opening 190. Note that the conductor 115 has a region in contact with the top surface of the conductor 110 at the opening 190, a region in contact with the side surface of the insulator 180 in the opening 190, and a region in contact with at least a part of the top surface of the insulator 180. have The insulator 130 is arranged such that at least a portion thereof is located in the opening 190. The conductor 120 is arranged such that at least a portion thereof is located in the opening 190. Note that the conductor 120 is preferably provided so as to fill the opening 190, as shown in FIGS. 13B and 13C.
  • the capacitive element 38 has a configuration in which the upper electrode and the lower electrode face each other with a dielectric interposed not only on the bottom surface but also on the side surface of the opening 190, and the capacitance per unit area can be increased. can. Therefore, as the depth of the opening 190 is increased, the capacitance of the capacitive element 38 can be increased. By increasing the capacitance per unit area of the capacitive element 38 in this manner, the read operation in the memory cell array can be stabilized. Further, miniaturization or higher integration of memory cells can be promoted.
  • the side wall of the opening 190 is preferably perpendicular to the top surface of the conductor 110. At this time, the opening 190 has a cylindrical shape. With such a configuration, it is possible to achieve miniaturization or high integration of memory cells.
  • a conductor 115 and an insulator 130 are laminated along the side wall of the opening 190 and the top surface of the conductor 110. Further, a conductor 120 is provided on the insulator 130 so as to fill the opening 190.
  • the capacitive element 38 having such a configuration corresponds to the trench capacitor (deep hole laminated capacitor) described above.
  • An insulator 280 is placed on the capacitive element 38. That is, the insulator 280 is placed on the conductor 115, the insulator 130, and the conductor 120. In other words, the conductor 120 is placed under the insulator 280.
  • the transistor 37 includes a conductor 120, a conductor 240 on an insulator 280, an oxide semiconductor 230, an insulator 250 on the oxide semiconductor 230, and a conductor 260 on the insulator 250.
  • the oxide semiconductor 230 functions as a semiconductor layer
  • the conductor 260 functions as a gate electrode
  • the insulator 250 functions as a gate insulator
  • the conductor 120 functions as one of a source electrode and a drain electrode
  • the conductor 240 functions as a source electrode and a drain electrode. functions as the other of the source electrode and the drain electrode.
  • the insulator 280 and the conductor 240 are provided with an opening 290 that reaches the conductor 120. At least a portion of the oxide semiconductor 230 is arranged in the opening 290. Note that the oxide semiconductor 230 has a region in contact with the top surface of the conductor 120 at the opening 290, a region in contact with the side surface of the conductor 240 in the opening 290, and a region in contact with at least a part of the top surface of the conductor 240. has. Insulator 250 is arranged such that at least a portion thereof is located in opening 290 . The conductor 260 is arranged so that at least a portion thereof is located in the opening 290. Note that the conductor 260 is preferably provided so as to fill the opening 290, as shown in FIGS. 13B and 13C.
  • the oxide semiconductor 230 has a region in contact with the side surface of the conductor 240 in the opening 290 and a region in contact with a part of the upper surface of the conductor 240. In this way, since the oxide semiconductor 230 is in contact with not only the side surface but also the top surface of the conductor 240, the area in which the oxide semiconductor 230 and the conductor 240 are in contact can be increased.
  • the transistor 37 is provided so as to overlap the capacitive element 38.
  • the opening 290 in which a part of the structure of the transistor 37 is provided has a region that overlaps with the opening 190 in which a part of the structure of the capacitor 38 is provided.
  • the conductor 120 has a function as one of the source electrode and drain electrode of the transistor 37 and a function as an upper electrode of the capacitor 38, the transistor 37 and the capacitor 38 share a part of the structure. I will do it.
  • the transistor 37 and the capacitive element 38 can be provided without significantly increasing the occupied area in plan view. As a result, the area occupied by the memory cells 32 can be reduced, so the memory cells 32 can be arranged with high density and the storage capacity can be increased.
  • FIG. 13D A circuit diagram of the memory cell 32 is shown in FIG. 13D.
  • the wiring BL corresponds to the conductor 240
  • the wiring WL corresponds to the conductor 260
  • the wiring PL corresponds to the conductor 110.
  • the conductor 260 is preferably provided to extend in the Y direction
  • the conductor 240 is preferably provided to extend in the X direction.
  • the wiring BL and the wiring WL are provided to intersect with each other.
  • the wiring PL (conductor 110) is provided in a planar shape, but the present invention is not limited to this.
  • the wiring PL may be provided parallel to the wiring WL (conductor 260) or may be provided parallel to the wiring BL (conductor 240).
  • the capacitive element 38 includes a conductor 115, an insulator 130, and a conductor 120. Furthermore, a conductor 110 is provided below the conductor 115 . The conductor 115 has a region in contact with the conductor 110.
  • the conductor 110 is provided on the insulator 140.
  • the conductor 110 functions as a wiring PL, and can be provided in a planar shape, for example.
  • a single layer or a stack of conductors can be used.
  • a highly conductive material such as tungsten can be used. By using such a conductive material with high conductivity, the conductivity of the conductor 110 can be improved and the conductor 110 can sufficiently function as the wiring PL.
  • the conductor 115 is made of a conductive material that is difficult to oxidize, a conductive material that has a function of suppressing oxygen diffusion, or the like in a single layer or a laminated layer.
  • a conductive material that is difficult to oxidize titanium nitride or indium tin oxide added with silicon may be used.
  • a structure in which titanium nitride is laminated on tungsten may be used.
  • a structure may be used in which tungsten is laminated on a first titanium nitride, and a second titanium nitride is laminated on the tungsten.
  • the insulator 130 is provided on the conductor 115.
  • the insulator 130 is provided so as to be in contact with the top and side surfaces of the conductor 115. That is, it is preferable that the insulator 130 has a structure that covers the side end portions of the conductor 110. This can prevent short-circuiting between the conductor 115 and the conductor 120.
  • a structure may be adopted in which the side end portion of the insulator 130 and the side end portion of the conductor 115 match.
  • the insulator 130 and the conductor 115 can be formed using the same mask, and the manufacturing process of the element layer 30[1] can be simplified.
  • the insulator 130 it is preferable to use a material with a high dielectric constant, a so-called high-k material.
  • a high-k material As the insulator 130, the insulator 130 can be made thick enough to suppress leakage current, and the capacitance of the capacitive element 38 can be sufficiently secured.
  • the insulator 130 is used by laminating insulating layers made of a high-k material, and is made of a material having a high dielectric constant (high-k) and a material having a dielectric strength higher than that of the high-k material.
  • a laminated structure is used.
  • the insulator 130 an insulating film in which zirconium oxide, aluminum oxide, and zirconium oxide are laminated in this order can be used.
  • an insulating film in which zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulating film in which hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide are laminated in this order can be used.
  • an insulator having a relatively high dielectric strength, such as aluminum oxide the dielectric strength is improved and electrostatic breakdown of the capacitive element 38 can be suppressed.
  • a material that can have ferroelectricity may be used as the insulator 130.
  • materials that can have ferroelectricity include metal oxides such as hafnium oxide, zirconium oxide, and HfZrO x (X is a real number greater than 0).
  • element J1 here, element J1 is one or more selected from zirconium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium, etc.
  • hafnium oxide examples include added materials.
  • the ratio of the number of hafnium atoms to the number of atoms of element J1 can be set as appropriate.
  • the ratio of the number of hafnium atoms to the number of atoms of element J1 may be set to 1:1 or close to it.
  • Materials that can have ferroelectricity include zirconium oxide and element J2 (here, element J2 is one or more selected from hafnium, silicon, aluminum, gadolinium, yttrium, lanthanum, strontium), etc. Examples include materials with added .
  • the ratio of the number of zirconium atoms to the number of atoms of element J2 can be set as appropriate. For example, the ratio of the number of zirconium atoms to the number of atoms of element J2 may be set to 1:1 or around 1:1.
  • lead titanate PbTiO x
  • barium strontium titanate BST
  • strontium titanate PZT
  • strontium bismuthate tantalate SBT
  • Piezoelectric ceramics having a perovskite structure such as bismuth ferrite (BFO) and barium titanate, may also be used.
  • examples of materials that can have ferroelectricity include metal nitrides containing element M1, element M2, and nitrogen.
  • the element M1 is one or more selected from aluminum, gallium, indium, and the like.
  • the element M2 is one or more selected from boron, scandium, yttrium, lanthanum, cerium, neodymium, europium, titanium, zirconium, hafnium, vanadium, niobium, tantalum, chromium, and the like. Note that the ratio between the number of atoms of element M1 and the number of atoms of element M2 can be set as appropriate.
  • a metal oxide containing element M1 and nitrogen may have ferroelectricity even if it does not contain element M2.
  • materials that can have ferroelectricity include materials in which element M3 is added to the metal nitride described above.
  • the element M3 is one or more selected from magnesium, calcium, strontium, zinc, cadmium, and the like.
  • the ratio of the number of atoms of element M1, the number of atoms of element M2, and the number of atoms of element M3 can be set as appropriate.
  • examples of materials that can have ferroelectricity include perovskite oxynitrides such as SrTaO 2 N and BaTaO 2 N, and GaFeO 3 having a ⁇ alumina structure.
  • metal oxides and metal nitrides are exemplified, but the present invention is not limited thereto.
  • a metal oxynitride obtained by adding nitrogen to the above-mentioned metal oxide, or a metal nitride obtained by adding oxygen to the above-mentioned metal nitride, etc. may be used.
  • the material that can have ferroelectricity for example, a mixture or compound consisting of a plurality of materials selected from the materials listed above can be used.
  • the insulator 130 can have a laminated structure made of a plurality of materials selected from the materials listed above.
  • the crystal structure (characteristics) of the materials listed above may change not only due to film formation conditions but also due to various processes, so in this specification, only materials that exhibit ferroelectricity will be referred to. It is not only called a ferroelectric material, but also a material that can have ferroelectric properties.
  • a metal oxide containing one or both of hafnium and zirconium is preferable because it can have ferroelectricity even when processed into a thin film of several nanometers.
  • the film thickness of the insulator 130 can be set to 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, and even more preferably 10 nm or less (typically, 2 nm or more and 9 nm or less).
  • the film thickness is preferably 8 nm or more and 12 nm or less.
  • a layered material that can have ferroelectric properties is sometimes referred to as a ferroelectric layer, a metal oxide film, or a metal nitride film.
  • a device having such a ferroelectric layer, metal oxide film, or metal nitride film may be referred to as a ferroelectric device in this specification and the like.
  • a metal oxide containing one or both of hafnium and zirconium is preferable because it can have ferroelectricity even in a small area.
  • the area (occupied area) of the ferroelectric layer when viewed from above is 100 ⁇ m 2 or less, 10 ⁇ m 2 or less, 1 ⁇ m 2 or less, or 0.1 ⁇ m 2 or less, it can have ferroelectricity.
  • the thickness is 10000 nm 2 or less, or 1000 nm 2 or less, it may have ferroelectricity.
  • a ferroelectric material is an insulator, and has the property that polarization occurs internally when an electric field is applied from the outside, and the polarization remains even when the electric field is reduced to zero. Therefore, a nonvolatile memory element can be formed using a capacitive element using this material as a dielectric (hereinafter sometimes referred to as a ferroelectric capacitor).
  • a nonvolatile memory element using a ferroelectric capacitor is sometimes called a Ferroelectric Random Access Memory (FeRAM), a ferroelectric memory, or the like.
  • a ferroelectric memory includes a transistor and a ferroelectric capacitor, and one of the source and drain of the transistor is electrically connected to one terminal of the ferroelectric capacitor. Therefore, when a ferroelectric capacitor is used as the capacitive element 38, the memory cell shown in this embodiment functions as a ferroelectric memory.
  • ferroelectricity is said to be developed when oxygen or nitrogen in the crystals contained in the ferroelectric layer is displaced by an external electric field. Furthermore, the expression of ferroelectricity is presumed to depend on the crystal structure of the crystals contained in the ferroelectric layer. Therefore, in order for the insulator 130 to exhibit ferroelectricity, the insulator 130 needs to contain crystals. In particular, it is preferable for the insulator 130 to include a crystal having a rectangular crystal structure because ferroelectricity is exhibited. Note that the crystal structure of the crystal contained in the insulator 130 may be one or more selected from cubic, tetragonal, rectangular, monoclinic, and hexagonal. good. Further, the insulator 130 may have an amorphous structure. At this time, the insulator 130 may have a composite structure having an amorphous structure and a crystal structure.
  • the conductor 120 is provided in contact with a part of the upper surface of the insulator 130. Further, it is preferable that the side end portion of the conductor 120 is located inside the side end portion of the conductor 115 in both the X direction and the Y direction. Note that in a structure in which the insulator 130 covers the side end portion of the conductor 115, the side end portion of the conductor 120 may be located outside the side end portion of the conductor 115.
  • the conductors described in the section [Conductor] described below can be used in a single layer or in a laminated manner.
  • a conductive material that is difficult to oxidize a conductive material that has a function of suppressing oxygen diffusion, or the like.
  • titanium nitride or tantalum nitride can be used.
  • a structure in which tantalum nitride is laminated on titanium nitride may be used. In this case, titanium nitride is in contact with the insulator 130 and tantalum nitride is in contact with the oxide semiconductor 230.
  • the conductor 120 may have a structure in which tungsten is laminated on titanium nitride, for example.
  • the conductor 120 has a region in contact with the oxide semiconductor 230, it is preferable to use a conductive material containing oxygen described in the section [Conductor] described below.
  • a conductive material containing oxygen as the conductor 120, conductivity can be maintained even if the conductor 120 absorbs oxygen.
  • an insulator containing oxygen such as zirconium oxide is used as the insulator 130, the conductor 120 is suitable because it can maintain conductivity.
  • the conductor 120 for example, a single layer or a stack of indium tin oxide (also referred to as ITO), indium tin oxide added with silicon (also referred to as ITSO), indium zinc oxide (also referred to as IZO (registered trademark)), etc. It can be used indium tin oxide (also referred to as ITO), indium tin oxide added with silicon (also referred to as ITSO), indium zinc oxide (also referred to as IZO (registered trademark)), etc. It can be used indium tin
  • the dielectric constant is low. By using a material with a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • an insulator containing a material with a low dielectric constant can be used in a single layer or in a stacked layer. Silicon oxide and silicon oxynitride are preferable because they are thermally stable. At this time, the insulator 180 includes at least silicon and oxygen.
  • the transistor 37 includes the conductor 120, the conductor 240 on the insulator 280, the upper surface of the conductor 120 exposed in the opening 290, and the insulator 280 in the opening 290. , the side surface of the conductor 240 in the opening 290, and the oxide semiconductor 230 provided in contact with at least a portion of the top surface of the conductor 240; and the insulator 250 provided in contact with the top surface of the oxide semiconductor 230. and a conductor 260 provided in contact with the upper surface of the insulator 250.
  • the bottom of the opening 290 is the top surface of the conductor 120
  • the sidewalls of the opening 290 are the side surfaces of the insulator 280 and the conductor 240.
  • the side wall of the opening 290 is preferably perpendicular to the top surface of the conductor 110. At this time, the opening 290 has a cylindrical shape. With such a configuration, it is possible to achieve miniaturization or high integration of memory cells.
  • the opening 290 is circular in plan view, but the present invention is not limited to this.
  • the opening 290 may have a substantially circular shape such as an ellipse, a polygonal shape such as a quadrilateral, or a polygonal shape such as a quadrilateral with rounded corners.
  • the maximum width of the opening 290 may be calculated as appropriate depending on the shape of the top of the opening 290.
  • the maximum width of the opening 290 may be the length of the diagonal line at the top of the opening 290.
  • the portions of the oxide semiconductor 230, the insulator 250, and the conductor 260 that are arranged in the opening 290 are provided to reflect the shape of the opening 290. Therefore, the oxide semiconductor 230 is provided to cover the bottom and sidewalls of the opening 290, the insulator 250 is provided to cover the oxide semiconductor 230, and a recessed portion of the insulator 250 that reflects the shape of the opening 290 is formed. A conductor 260 is provided so as to be buried therein.
  • FIG. 14A shows an enlarged view of the oxide semiconductor 230 and its vicinity in FIG. 13B. Further, a cross-sectional view in the XY plane including the conductor 240 is shown in FIG. 14B.
  • the oxide semiconductor 230 includes a region 230i, and a region 230na and a region 230nb provided to sandwich the region 230i.
  • the region 230na is a region of the oxide semiconductor 230 that is in contact with the conductor 120. At least a portion of the region 230na functions as one of a source region and a drain region of the transistor 37.
  • the region 230nb is a region of the oxide semiconductor 230 that is in contact with the conductor 240. At least a portion of the region 230nb functions as the other of the source region and the drain region of the transistor 37.
  • the conductor 240 is in contact with the entire outer periphery of the oxide semiconductor 230. Therefore, the other of the source region and the drain region of the transistor 37 can be formed over the entire outer periphery of the portion of the oxide semiconductor 230 that is formed in the same layer as the conductor 240.
  • the region 230i is a region of the oxide semiconductor 230 between the region 230na and the region 230nb. At least a portion of the region 230i functions as a channel formation region of the transistor 37. That is, the channel formation region of the transistor 37 is located in a region of the oxide semiconductor 230 between the conductor 120 and the conductor 240. Further, it can also be said that the channel formation region of the transistor 37 is located in a region of the oxide semiconductor 230 that is in contact with the insulator 280 or a region near the region.
  • the channel length of the transistor 37 is the distance between the source region and the drain region. In other words, it can be said that the channel length of the transistor 37 is determined by the thickness of the insulator 280 on the conductor 120.
  • FIG. 14A shows the channel length L of the transistor 37 with a dashed double-headed arrow.
  • the channel length L is the distance between the end of the region where the oxide semiconductor 230 and the conductor 120 are in contact with each other and the end of the region where the oxide semiconductor 230 and the conductor 240 are in contact in a cross-sectional view.
  • the channel length L corresponds to the length of the side surface of the insulator 280 on the opening 290 side in cross-sectional view.
  • the channel length is set by the exposure limit of photolithography, but in the present invention, the channel length can be set by the thickness of the insulator 280. Therefore, the channel length of the transistor 37 is set to a very fine structure below the exposure limit of photolithography (for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, but 1 nm or more, or 5 nm or more). As a result, the on-state current of the transistor 37 increases, and the frequency characteristics can be improved. Therefore, the reading speed and writing speed of the memory cell 32 can be improved, so that a storage device with high operating speed can be provided.
  • the exposure limit of photolithography for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, but 1 nm or more, or 5 nm or more.
  • a channel formation region, a source region, and a drain region can be formed in the opening 290.
  • the area occupied by the transistor 37 can be reduced compared to a conventional transistor in which a channel formation region, a source region, and a drain region are provided separately on the XY plane. This allows the storage device to be highly integrated, thereby increasing the storage capacity per unit area.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are provided concentrically, as in FIG. 14B. Therefore, the side surface of the conductor 260 provided at the center faces the side surface of the oxide semiconductor 230 with the insulator 250 interposed therebetween. That is, in plan view, the entire circumference of the oxide semiconductor 230 becomes a channel formation region.
  • the channel width of the transistor 37 is determined by the length of the outer circumference of the oxide semiconductor 230. In other words, the channel width of the transistor 37 can be said to be determined by the maximum width of the opening 290 (the maximum diameter when the opening 290 is circular in plan view).
  • the maximum width D of the opening 290 is indicated by a two-dot chain double-headed arrow.
  • the channel width W of the transistor 37 is indicated by a dot-dash double-headed arrow.
  • the maximum width D of the opening 290 is set by the exposure limit of the photolithography. Further, the maximum width D of the opening 290 is set by the respective film thicknesses of the oxide semiconductor 230, the insulator 250, and the conductor 260 provided in the opening 290.
  • the maximum width D of the opening 290 is, for example, 5 nm or more, 10 nm or more, or 20 nm or more, and preferably 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, or 30 nm or less. Note that when the opening 290 is circular in plan view, the maximum width D of the opening 290 corresponds to the diameter of the opening 290, and the channel width W can be calculated as "D ⁇ ".
  • the channel length L of the transistor 37 is preferably smaller than at least the channel width W of the transistor 37.
  • the channel length L of the transistor 37 according to one embodiment of the present invention is 0.1 times or more and 0.99 times or less, preferably 0.5 times or more and 0.8 times or less, with respect to the channel width W of the transistor 37. With such a configuration, a transistor having good electrical characteristics and high reliability can be realized.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are provided concentrically. Accordingly, the distance between the conductor 260 and the oxide semiconductor 230 becomes approximately uniform, so that a gate electric field can be applied to the oxide semiconductor 230 approximately uniformly.
  • a channel formation region of a transistor using an oxide semiconductor for a semiconductor layer preferably has fewer oxygen vacancies or a lower concentration of impurities such as hydrogen, nitrogen, or a metal element than the source and drain regions.
  • hydrogen near oxygen vacancies may form defects in which hydrogen is present in oxygen vacancies (hereinafter sometimes referred to as V O H), and generate electrons that become carriers.
  • V O H oxygen vacancies
  • V OH are also preferably reduced.
  • the channel formation region of the transistor is a high resistance region with low carrier concentration. Therefore, the channel formation region of the transistor can be said to be i-type (intrinsic) or substantially i-type.
  • the source region and drain region of a transistor using an oxide semiconductor for the semiconductor layer have more oxygen vacancies, more V O H, or a higher concentration of impurities such as hydrogen, nitrogen, and metal elements than the channel formation region.
  • the opening 290 is provided so that the side wall of the opening 290 is perpendicular to the upper surface of the conductor 110, but the present invention is not limited to this.
  • the sidewalls of opening 290 may be tapered.
  • FIG. 13C shows a configuration in which the side end portion of the oxide semiconductor 230 is located inside the side end portion of the conductor 240.
  • the present invention is not limited to this.
  • a structure may be adopted in which the side edges of the oxide semiconductor 230 and the side edges of the conductor 240 coincide in the Y direction.
  • a structure may be employed in which the side end portion of the oxide semiconductor 230 is located outside the side end portion of the conductor 240.
  • the band gap of the metal oxide used as the oxide semiconductor 230 is preferably 2 eV or more, more preferably 2.5 eV or more.
  • a metal oxide with a large band gap as the oxide semiconductor 230 off-state current of the transistor can be reduced.
  • a transistor with a small off-state current in a memory cell it is possible to retain stored contents for a long period of time. In other words, since no refresh operation is required or the frequency of refresh operations is extremely low, power consumption of the memory cell array can be sufficiently reduced.
  • the refresh operation frequency needs to be approximately 1 time/60 msec, but in the semiconductor device of one embodiment of the present invention, the refresh operation frequency is approximately 1 time/10 sec, and 10 msec.
  • the refresh operation frequency can be set to be twice or more or 100 times or more. Note that in the semiconductor device of one embodiment of the present invention, the refresh operation can be performed once every 1 sec or more and 100 sec or less, preferably once every 5 sec or more and 50 sec or less.
  • oxide semiconductor 230 a metal oxide can be used in a single layer or in a stacked layer.
  • the nearby composition includes a range of ⁇ 30% of the desired atomic ratio.
  • the element M it is preferable to use gallium.
  • a sputtering method or an atomic layer deposition (ALD) method can be suitably used to form the metal oxide.
  • the composition of the formed metal oxide may be different from the composition of the sputtering target.
  • the content of zinc in the metal oxide after formation may be reduced to about 50% compared to the sputtering target.
  • the oxide semiconductor 230 preferably has crystallinity.
  • oxide semiconductors having crystallinity include CAAC-OS (c-axis aligned crystalline oxide semiconductor), nc-OS (nanocrystalline oxide semiconductor), and polycrystalline oxide semiconductors. Examples include semiconductors, single crystal oxide semiconductors, and the like.
  • CAAC-OS c-axis aligned crystalline oxide semiconductor
  • nc-OS nanocrystalline oxide semiconductor
  • polycrystalline oxide semiconductors examples include semiconductors, single crystal oxide semiconductors, and the like.
  • the CAAC-OS has a plurality of layered crystal regions, and the c-axis is oriented in the normal direction of the surface on which it is formed.
  • the oxide semiconductor 230 preferably has a layered crystal that is approximately parallel to the sidewall of the opening 290, particularly the sidewall of the insulator 280. With this structure, the layered crystal of the oxide semiconductor 230 is formed approximately parallel to the channel length direction of the transistor 37, so that the on-state current of the transistor can be increased.
  • the oxide semiconductor 230 may have a stacked structure of a plurality of oxide layers having different chemical compositions. For example, a structure may be adopted in which a plurality of metal oxides selected from the above metal oxides are laminated as appropriate.
  • FIG. 15 is a diagram illustrating a modification of the semiconductor device described above.
  • a semiconductor device 10X shown in FIG. 15 is a configuration example of a schematic perspective view in which the element layer 50 described in FIG. 1B is omitted.
  • the amplifier circuit 51 included in the element layer 50 is configured to be provided in the element layer 20.
  • the amplifier circuit 51 provided in the element layer 20 is connected to the sense amplifier 66 via the wiring GBL provided in the element layer 20.
  • the element layer 50 provided on the element layer 20 can be omitted, so the manufacturing cost of the semiconductor device can be reduced.
  • FIG. 16 is a diagram illustrating a modification of the semiconductor device described above.
  • the schematic cross-sectional view shown in FIG. 16 is a diagram in which the structure of the transistor described in FIGS. 13A to 13C is applied to the transistor 500 included in the element layer 50 in FIG. 10.
  • symbols such as WL, LBL, PL, and GBL correspond to the symbols attached to each wiring in FIG. 3B and the like.
  • a constant potential is applied to the wiring PL, and a signal for driving the word line is applied to the wiring WL.
  • the wiring WL to which a signal for driving the word line is given above the wiring PL to give a constant potential, it is possible to reduce the influence of noise on the element layer 50 located below the element layer 30[1]. can.
  • the capacitive element 38 in the upper layer of the wiring PL that provides a constant potential it is possible to reduce the influence of noise on the element layer 30[1] caused by driving of the amplifier circuit 51 included in the element layer 50. .
  • the wiring LBL connects the transistor 37 of the element layer 30[1] and the transistor 500V of the element layer 50 (the transistor 52 of FIG. 6C) through a conductor provided between the element layer 30[1] and the element layer 50. (equivalent to) and are provided to connect.
  • the wiring GBL connects the transistor 500V of the element layer 50 (corresponding to the transistor 55 in FIG. 6C) and the transistor 550 of the element layer 20 (FIG. 7A) through a conductor provided between the element layer 50 and the element layer 20. (corresponding to the transistor 85_3, etc.).
  • the transistor 500V applied to the element layer 50 shown in FIG. 16 can have a large channel width per unit area and a large on-state current, as explained in FIGS. 14A and 14B. Therefore, the amplifier circuit 51 having the transistor 500V can be configured to have an increased operating speed.
  • the carrier concentration in the channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , and even more preferably 1 ⁇ It is less than 10 13 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and more than 1 ⁇ 10 ⁇ 9 cm ⁇ 3 . Note that in the case of lowering the carrier concentration of the oxide semiconductor film, the impurity concentration in the oxide semiconductor film may be lowered to lower the defect level density.
  • low impurity concentration and low defect level density are referred to as high purity intrinsic or substantially high purity intrinsic.
  • an oxide semiconductor with a low carrier concentration is sometimes referred to as a high-purity intrinsic or a substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor has a low defect level density
  • the trap level density may also be low.
  • charges captured in trap levels of an oxide semiconductor may take a long time to disappear, and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density may have unstable electrical characteristics.
  • the impurity in the oxide semiconductor refers to, for example, a substance other than the main component that constitutes the oxide semiconductor.
  • an element having a concentration of less than 0.1 atomic % can be considered an impurity.
  • V OH oxygen vacancy in an oxide semiconductor
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage may vary. Therefore, if the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor has normally-on characteristics (a channel exists even when no voltage is applied to the gate electrode, and current flows through the transistor). It's easy to become. Therefore, in the channel formation region in the oxide semiconductor, impurities, oxygen vacancies, and V OH are preferably reduced as much as possible.
  • the band gap of the oxide semiconductor is preferably larger than the band gap of silicon (typically 1.1 eV), preferably 2 eV or more, more preferably 2.5 eV or more, and even more preferably 3.0 eV or more. It is.
  • the off-state current (also referred to as Ioff) of the transistor can be reduced.
  • Si transistors As transistors become smaller, a short channel effect (also referred to as SCE) occurs. Therefore, it is difficult to miniaturize Si transistors.
  • SCE short channel effect
  • silicon has a small band gap.
  • an OS transistor uses an oxide semiconductor, which is a semiconductor material with a large band gap, short channel effects can be suppressed. In other words, an OS transistor is a transistor that has no short channel effect or has very little short channel effect.
  • the short channel effect is a deterioration in electrical characteristics that becomes apparent as transistors become smaller (reduction in channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • the S value refers to the amount of change in gate voltage in a subthreshold region that causes a drain current to change by one order of magnitude with a constant drain voltage.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • the characteristic length is an index of the bendability of the potential in the channel forming region. The smaller the characteristic length, the more steeply the potential rises, so it can be said to be resistant to short channel effects.
  • the OS transistor is an accumulation type transistor, and the Si transistor is an inversion type transistor. Therefore, compared to a Si transistor, an OS transistor has a smaller characteristic length between the source region and the channel forming region and a smaller characteristic length between the drain region and the channel forming region. Therefore, OS transistors are more resistant to short channel effects than Si transistors. That is, when it is desired to manufacture a transistor with a short channel length, an OS transistor is more suitable than a Si transistor.
  • the carrier concentration of the oxide semiconductor is lowered until the channel formation region becomes i-type or substantially i-type, conduction in the channel formation region decreases due to the conduction-band-lowering (CBL) effect in short-channel transistors. Since the lower end of the conduction band is lowered, the energy difference at the lower end of the conduction band between the source region or the drain region and the channel formation region may be reduced to 0.1 eV or more and 0.2 eV or less.
  • the OS transistor has an n + /n- / n + accumulation type junction-less transistor structure, in which the channel forming region becomes an n - type region and the source and drain regions become n + -type regions, or , n + /n ⁇ /n + storage type non-junction transistor structure.
  • the OS transistor By making the OS transistor have the above structure, it can have good electrical characteristics even if the semiconductor device is miniaturized or highly integrated. For example, even if the gate length of the OS transistor is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less, and it is 1 nm or more, 3 nm or more, or 5 nm or more, good electrical characteristics cannot be obtained. can. On the other hand, since a short channel effect occurs in a Si transistor, it may be difficult to set the gate length to 20 nm or less or 15 nm or less. Therefore, the OS transistor can be suitably used as a transistor having a shorter channel length than a Si transistor. Note that the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during transistor operation, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the high frequency characteristics of the transistor can be improved.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to 50 GHz or more, preferably 100 GHz or more, more preferably 150 GHz or more, for example in a room temperature environment.
  • OS transistors have superior effects compared to Si transistors, such as lower off-state current and the ability to manufacture transistors with shorter channel lengths.
  • FIG. 17A A perspective view of a board (mounted board 704) on which electronic components 709 are mounted is shown in FIG. 17A.
  • An electronic component 709 shown in FIG. 17A has a semiconductor device 710 inside a mold 711. In FIG. 17A, some descriptions are omitted to show the inside of the electronic component 709.
  • the electronic component 709 has a land 712 on the outside of the mold 711. Land 712 is electrically connected to electrode pad 713, and electrode pad 713 is electrically connected to semiconductor device 710 via wire 714.
  • the electronic component 709 is mounted on the printed circuit board 702, for example.
  • a mounting board 704 is completed by combining a plurality of such electronic components and electrically connecting them on the printed circuit board 702.
  • the semiconductor device 710 includes a drive circuit layer 715 and a memory layer 716.
  • the storage layer 716 has a structure in which a plurality of memory cell arrays are stacked.
  • the structure in which the drive circuit layer 715 and the memory layer 716 are stacked can be a monolithic stacked structure.
  • each layer can be connected without using a through electrode technology such as TSV (Through Silicon Via) or a bonding technology such as Cu-Cu direct bonding.
  • connection wiring etc.
  • connection wiring etc.
  • TSV through silicon vias
  • connection pins By increasing the number of connection pins, parallel operation becomes possible, thereby making it possible to improve the memory bandwidth (also referred to as memory bandwidth).
  • the plurality of memory cell arrays included in the storage layer 716 be formed using OS transistors, and the plurality of memory cell arrays be monolithically stacked.
  • OS transistors the plurality of memory cell arrays be monolithically stacked.
  • bandwidth is the amount of data transferred per unit time
  • access latency is the time from access to the start of data exchange.
  • the semiconductor device 710 may be referred to as a die.
  • a die refers to a chip piece obtained by forming a circuit pattern on, for example, a disk-shaped substrate (also referred to as a wafer) and cutting it into dice in the semiconductor chip manufacturing process.
  • semiconductor materials that can be used for the die include silicon (Si), silicon carbide (SiC), and gallium nitride (GaN).
  • Si silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • a die obtained from a silicon substrate also referred to as a silicon wafer
  • a silicon die is sometimes referred to as a silicon die.
  • the electronic component 730 is an example of SiP (System in Package) or MCM (Multi Chip Module).
  • an interposer 731 is provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and a plurality of semiconductor devices 710 are provided on the interposer 731.
  • the semiconductor device 710 is used as a high bandwidth memory (HBM).
  • the semiconductor device 735 is an integrated circuit such as a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), or an FPGA (Field Programmable Gate Array). Can be used.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • FPGA Field Programmable Gate Array
  • a ceramic substrate, a plastic substrate, or a glass epoxy substrate can be used as the package substrate 732.
  • the interposer 731 for example, a silicon interposer or a resin interposer can be used.
  • the interposer 731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits with different terminal pitches.
  • the plurality of wirings are provided in a single layer or in multiple layers.
  • the interposer 731 has a function of electrically connecting the integrated circuit provided on the interposer 731 to the electrodes provided on the package substrate 732.
  • the interposer is sometimes called a "rewiring board” or an "intermediate board.”
  • a through electrode is provided in the interposer 731, and the integrated circuit and the package substrate 732 are electrically connected using the through electrode.
  • TSV can also be used as the through electrode.
  • HBM In HBM, it is necessary to connect many wires to achieve a wide memory bandwidth. For this reason, an interposer mounting an HBM is required to form fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer in SiP, MCM, etc. using a silicon interposer, reliability is less likely to deteriorate due to the difference in expansion coefficient between the integrated circuit and the interposer. Furthermore, since the silicon interposer has a highly flat surface, poor connection between the integrated circuit provided on the silicon interposer and the silicon interposer is less likely to occur. In particular, it is preferable to use a silicon interposer in a 2.5D package (2.5-dimensional packaging) in which a plurality of integrated circuits are arranged side by side on an interposer.
  • 2.5D package 2.5-dimensional packaging
  • a monolithic stacked structure using OS transistors is suitable. It may also be a composite structure in which a memory cell array stacked using TSVs and a memory cell array stacked monolithically are combined.
  • a heat sink may be provided overlapping the electronic component 730.
  • a heat sink it is preferable that the heights of the integrated circuits provided on the interposer 731 are the same.
  • the heights of the semiconductor device 710 and the semiconductor device 735 are the same.
  • an electrode 733 may be provided on the bottom of the package board 732.
  • FIG. 17B shows an example in which the electrode 733 is formed with a solder ball. By providing solder balls in a matrix on the bottom of the package substrate 732, BGA (Ball Grid Array) mounting can be realized.
  • the electrode 733 may be formed of a conductive pin. By providing conductive pins in a matrix on the bottom of the package substrate 732, PGA (Pin Grid Array) mounting can be realized.
  • the electronic component 730 can be mounted on other boards using various mounting methods, not limited to BGA and PGA. Examples of implementation methods include SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), and QFJ (Quad Flat J-lead). package), and QFN (Quad Flat Non-leaded package) can be mentioned.
  • FIG. 18A a perspective view of electronic device 6500 is shown in FIG. 18A.
  • Electronic device 6500 shown in FIG. 18A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, a control device 6509, and the like.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6502, the control device 6509, and the like.
  • An electronic device 6600 shown in FIG. 18B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 includes a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display portion 6615, a control device 6616, and the like.
  • the control device 6616 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to the display portion 6615, the control device 6616, and the like. Note that it is preferable to use the semiconductor device of one embodiment of the present invention for the above-described control device 6509 and control device 6616 because power consumption can be reduced.
  • FIG. 18C a perspective view of large computer 5600 is shown in FIG. 18C.
  • a plurality of rack-mount computers 5620 are stored in a rack 5610.
  • the large computer 5600 may be called a supercomputer.
  • the computer 5620 can have the configuration shown in the perspective view shown in FIG. 18D.
  • a computer 5620 has a motherboard 5630, and the motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals.
  • a PC card 5621 is inserted into the slot 5631.
  • the PC card 5621 has a connection terminal 5623, a connection terminal 5624, and a connection terminal 5625, each of which is connected to the motherboard 5630.
  • a PC card 5621 shown in FIG. 18E is an example of a processing board that includes a CPU, a GPU, a storage device, and the like.
  • PC card 5621 has a board 5622.
  • the board 5622 includes a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • semiconductor devices other than the semiconductor device 5626, semiconductor device 5627, and semiconductor device 5628 are illustrated in FIG. 18E, these semiconductor devices are described below. Please refer to the description of semiconductor device 5628.
  • connection terminal 5629 has a shape that can be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • Examples of the standard of the connection terminal 5629 include PCIe.
  • connection terminal 5623, the connection terminal 5624, and the connection terminal 5625 can be used as an interface for supplying power, inputting signals, etc. to the PC card 5621, for example. Further, for example, it can be used as an interface for outputting a signal calculated by the PC card 5621.
  • the respective standards of the connection terminal 5623, connection terminal 5624, and connection terminal 5625 include, for example, USB (Universal Serial Bus), SATA (Serial ATA), SCSI (Small Computer System Interface), etc. Can be mentioned.
  • the respective standards include HDMI (registered trademark).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and by inserting the terminal into a socket (not shown) provided on the board 5622, the semiconductor device 5626 and the board 5622 can be connected. Can be electrically connected.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • an electronic component 730 can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 are electrically connected by, for example, reflow soldering the terminals to wiring provided on the board 5622. be able to.
  • Examples of the semiconductor device 5628 include a storage device.
  • an electronic component 709 can be used as the semiconductor device 5628.
  • the large computer 5600 can also function as a parallel computer. By using the large-scale computer 5600 as a parallel computer, it is possible to perform large-scale calculations necessary for, for example, artificial intelligence learning and inference.
  • a semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as equipment that processes and stores information.
  • a semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small variations in electrical characteristics due to radiation irradiation. In other words, since it has high resistance to radiation, it can be suitably used in environments where radiation may be incident. For example, OS transistors can be suitably used when used in outer space.
  • FIG. 19 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 includes a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • a planet 6804 is illustrated in outer space.
  • outer space refers to, for example, an altitude of 100 km or more, but outer space described in this specification may include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also referred to as BMS) or a battery control circuit. It is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • BMS battery management system
  • OS transistor it is preferable to use an OS transistor in the battery management system or battery control circuit described above because it has low power consumption and high reliability even in outer space.
  • outer space is an environment with more than 100 times higher radiation levels than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) represented by X-rays and gamma rays, and particle radiation represented by alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, meson rays, etc. It will be done.
  • the electric power necessary for the operation of the artificial satellite 6800 is generated.
  • the power necessary for satellite 6800 to operate may not be generated.
  • the solar panel is sometimes called a solar cell module.
  • the satellite 6800 can generate signals.
  • the signal is transmitted via antenna 6803 and can be received by, for example, a ground-based receiver or other satellite.
  • the position of the receiver that received the signal can be measured.
  • the artificial satellite 6800 can constitute a satellite positioning system.
  • control device 6807 has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using one or more selected from, for example, a CPU, a GPU, and a storage device.
  • a semiconductor device which is one embodiment of the present invention, is preferably used for the control device 6807.
  • OS transistors Compared to Si transistors, OS transistors have smaller fluctuations in electrical characteristics due to radiation irradiation. In other words, it is highly reliable and can be suitably used even in environments where radiation may be incident.
  • the artificial satellite 6800 can be configured to include a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected by hitting an object provided on the ground.
  • the artificial satellite 6800 can have a function of detecting thermal infrared rays emitted from the earth's surface.
  • the artificial satellite 6800 can have the function of, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be suitably used for space equipment such as a spacecraft, a space capsule, and a space probe.
  • OS transistors have superior effects compared to Si transistors, such as being able to realize a wide memory bandwidth and having high radiation resistance.
  • Data center A semiconductor device of one embodiment of the present invention can be suitably used in a storage system applied to a data center, for example.
  • Data centers are required to perform long-term data management, including ensuring data immutability.
  • When managing long-term data it is necessary to install storage and servers to store large amounts of data, secure a stable power supply to retain data, or secure cooling equipment required to retain data, etc. due to large buildings. ization is required.
  • the semiconductor device of one embodiment of the present invention in a storage system applied to a data center, the power required to hold data can be reduced and the semiconductor device that holds data can be made smaller. Therefore, it is possible to downsize the storage system, downsize the power supply for holding data, and downsize the cooling equipment. Therefore, it is possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, heat generation from the circuit can be reduced. Therefore, the adverse effect of the heat generation on the circuit itself, peripheral circuits, and module can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG. 20 shows a storage system applicable to data centers.
  • the storage system 7000 shown in FIG. 20 has a plurality of servers 7001sb as hosts 7001 (shown as Host computer). It also includes a plurality of storage devices 7003md as storage 7003 (shown as Storage). A host 7001 and a storage 7003 are shown connected via a storage area network 7004 (shown as SAN) and a storage control circuit 7002 (shown as Storage Controller).
  • SAN storage area network
  • Storage Controller shown as Storage Controller
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • the storage 7003 uses flash memory to shorten the data access speed, that is, the time required to store and output data
  • the time required is the time required by DRAM, which can be used as a cache memory in the storage. It is much longer than .
  • a cache memory is usually provided in the storage to shorten data storage and output.
  • the cache memory described above is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the storage control circuit 7002 and the cache memory in the storage 7003, and then output to the host 7001 or the storage 7003.
  • an OS transistor as a transistor for storing data in the cache memory described above and maintaining a potential according to the data, the frequency of refreshing can be reduced and power consumption can be reduced. Further, size reduction is possible by using a structure in which memory cell arrays are stacked.
  • the semiconductor device of one embodiment of the present invention by applying the semiconductor device of one embodiment of the present invention to one or more selected from electronic components, electronic devices, large computers, space equipment, and data centers, power consumption can be reduced. There is expected. Therefore, as energy demand is expected to increase due to higher performance or higher integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention will reduce the greenhouse effect typified by carbon dioxide (CO 2 ). It also becomes possible to reduce the amount of gas discharged. Further, since the semiconductor device of one embodiment of the present invention has low power consumption, it is effective as a countermeasure against global warming.
  • CO 2 carbon dioxide
  • each embodiment can be appropriately combined with the structure shown in other embodiments to form one aspect of the present invention. Further, when a plurality of configuration examples are shown in one embodiment, it is possible to combine the configuration examples as appropriate.
  • the content described in one embodiment may be a part of the content
  • another content may be a part of the content
  • one or more of the content described in that embodiment It is possible to apply, combine, or replace the content (or even part of the content) described in another embodiment.
  • figure (which may be a part) described in one embodiment may refer to another part of that figure, another figure (which may be a part) described in that embodiment, and/or one or more figures.
  • figures (or even some of them) described in the other embodiments more figures can be constructed.
  • electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the term “electrode” or “wiring” includes cases where a plurality of “electrodes” or “wirings” are formed integrally.
  • Voltage refers to a potential difference from a reference potential.
  • the reference potential is a ground voltage (earth voltage)
  • voltage can be translated into potential.
  • Ground potential does not necessarily mean 0V. Note that the potential is relative, and depending on the reference potential, the potential applied to the wiring etc. may be changed.
  • a switch refers to a switch that is in a conductive state (on state) or a non-conductive state (off state) and has the function of controlling whether or not current flows.
  • switch refers to something that has the function of selecting and switching a path through which current flows.
  • channel length refers to, for example, the region where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate overlap in a top view of a transistor, or the region where a channel is formed.
  • the channel width refers to, for example, the region where the semiconductor (or the part of the semiconductor where current flows when the transistor is on) and the gate electrode overlap, or the region where the channel is formed. This is the length of the part where the drain and the drain face each other.
  • a node can be translated as a terminal, wiring, electrode, conductive layer, conductor, impurity region, etc., depending on the circuit configuration, device structure, etc. Furthermore, terminals, wiring, etc. can be referred to as nodes.
  • a and B are connected means that A and B are electrically connected.
  • a and B when A and B are electrically connected, it refers to an object between A and B (an element such as a switch, a transistor element, or a diode, or a circuit including the element and wiring).
  • a connection that allows transmission of electrical signals between A and B.
  • a connection that is possible.
  • a direct connection refers to a connection that can be viewed as the same circuit diagram when expressed as an equivalent circuit.

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Abstract

新規な構成の半導体装置の提供。 読み出し回路が設けられた第１素子層と、増幅回路が設けられた第２素子層と、メモリセルが設け られた第３素子層と、を有する。第２素子層は、第１素子層上に積層して設けられる。第３素子層 は、第２素子層上に積層して設けられる。メモリセルと増幅回路とは、第１ビット線を介して電気 的に接続される。増幅回路と読み出し回路とは、第２ビット線を介して電気的に接続される。増幅 回路は、第１ビット線の電位に応じた信号を第２ビット線に伝える機能を有する。増幅回路は、チ ャネル形成領域を有する第１半導体層が酸化物半導体を有する第１トランジスタを有する。メモリ セルは、チャネル形成領域を有する第２半導体層が酸化物半導体を有する第２トランジスタ、およ び容量素子を有する。第１半導体層は、第１素子層が設けられる基板の表面に水平な方向に設けら れる。第２半導体層は、第１素子層が設けられる基板の表面に垂直な方向に設けられる。

Description

半導体装置
　本発明の一態様は、半導体装置等に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
　近年、ＳＲＡＭセルまたはＤＲＡＭセルといった異なる機能を有する回路が設けられた複数のダイ（例えばシリコンダイ）を３次元的に積層して設ける構成について研究開発が活発である（例えば非特許文献１および非特許文献２）。
　また近年、酸化物半導体をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）を用いることで、データに応じた電荷を保持できる半導体装置の技術開発が進んでいる。ＯＳトランジスタを有する層は、シリコンをチャネル形成領域に用いたトランジスタ（以下、Ｓｉトランジスタ）を有するダイ上に積層して設けることができる。特許文献１では、複数のＯＳトランジスタを有する層を、Ｓｉトランジスタを有するダイ上に３次元的に積層して設ける構成について開示している。
国際公開第２０２０／１５２５２２号
Ｗ．Ｇｏｍｅｓ　ｅｔ　ａｌ．，ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．４２−４３、２０２２． Ｍ．Ｐａｒｋ　ｅｔ　ａｌ．，ＩＳＳＣＣ　Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ、ｐｐ．４４４−４４５、２０２２．
　本発明の一形態は、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において、読みだされるデータの信頼性に優れた、新規な構成の半導体装置等を提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び／又は他の課題のうち、少なくとも一つの課題を解決するものである。
　本発明の一態様は、読み出し回路が設けられた第１素子層と、増幅回路が設けられた第２素子層と、メモリセルが設けられた第３素子層と、を有し、第２素子層は、第１素子層上に積層して設けられ、第３素子層は、第２素子層上に積層して設けられ、メモリセルと増幅回路とは、第１ビット線を介して電気的に接続され、増幅回路と読み出し回路とは、第２ビット線を介して電気的に接続され、増幅回路は、第１ビット線の電位に応じた信号を第２ビット線に伝える機能を有し、増幅回路は、チャネル形成領域を有する第１半導体層が酸化物半導体を有する第１トランジスタを有し、メモリセルは、チャネル形成領域を有する第２半導体層が酸化物半導体を有する第２トランジスタ、および容量素子を有し、第１半導体層は、第１素子層が設けられる基板の表面に対して水平な方向に設けられ、第２半導体層は、第１素子層が設けられる基板の表面に対して垂直な方向に設けられる、半導体装置である。
　本発明の一態様において、容量素子は、第２素子層に設けられた開口部に設けられ、開口部は、第２半導体層と重なる領域を有する、半導体装置が好ましい。
　本発明の一態様において、第１トランジスタは、ゲートおよびバックゲートを有し、バックゲートは、ゲートと重なる領域を有する、半導体装置が好ましい。
　本発明の一態様において、第３素子層は、複数の素子層が積層して設けられる、半導体装置が好ましい。
　本発明の一態様において、酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置が好ましい。
　なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図面に記載されている。
　本発明の一形態は、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において低消費電力に優れた、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することができる。または本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において、読みだされるデータの信頼性に優れた、新規な構成の半導体装置等を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
図１Ａおよび図１Ｂは、半導体装置の構成例を説明する図である。
図２は、半導体装置の構成例を説明する図である。
図３Ａおよび図３Ｂは、半導体装置を説明する図である。
図４Ａ乃至図４Ｄは、半導体装置を説明する図である。
図５Ａおよび図５Ｂは、半導体装置を説明する図である。
図６Ａ乃至図６Ｄは、半導体装置の構成例を説明する図である。
図７Ａおよび図７Ｂは、半導体装置の構成例を説明する図である。
図８は、半導体装置の構成例を説明する図である。
図９は、半導体装置の駆動方法を説明する図である。
図１０は、半導体装置の構成例を説明する図である。
図１１Ａ乃至図１１Ｃは、半導体装置の構成例を説明する図である。
図１２は、半導体装置の構成例を説明する図である。
図１３Ａ乃至図１３Ｄは、半導体装置の構成例を説明する図である。
図１４Ａおよび図１４Ｂは、半導体装置の構成例を説明する図である。
図１５は、半導体装置の構成例を説明する図である。
図１６は、半導体装置の構成例を説明する図である。
図１７Ａ及び図１７Ｂは、電子部品の一例を示す図である。
図１８Ａ及び図１８Ｂは、電子機器の一例を示す図であり、図１８Ｃ乃至図１８Ｅは、大型計算機の一例を示す図である。
図１９は、宇宙用機器の一例を示す図である。
図２０は、データセンターに適用可能なストレージシステムの一例を示す図である。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
　また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い（ｐチャネル型トランジスタでは、Ｖｔｈよりも高い）状態をいう。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）等に分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　本明細書において、「ＡがＢに対して水平に設けられる」とは、二つの面（Ａ、Ｂ）が成す角度が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「ＡがＢに対して略水平に設けられる」または「ＡがＢに対して概略水平に設けられる」とは、二つの面（Ａ、Ｂ）が成す角度が−３０°以上３０°以下の角度で配置されている状態をいう。また、「ＡがＢに対して垂直に設けられる」とは、二つの面（Ａ、Ｂ）が成す角度が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「ＡがＢに対して略垂直に設けられる」または「ＡがＢに対して概略垂直に設けられる」とは、二つの面（Ａ、Ｂ）が成す角度が６０°以上１２０°以下の角度で配置されている状態をいう。
（実施の形態１）
　本実施の形態では、半導体装置の構成例について説明する。本発明の一態様で説明する半導体装置は、複数のメモリセルを有する素子層が積層して設けられた記憶装置としての機能を有する。
＜半導体装置の構成例＞
　図１Ａは、本発明の一態様の半導体装置の斜視概略図である。図１Ａに示す半導体装置１０は、素子層２０、および複数の素子層（図１Ａでは一例として素子層５０、および素子層３０［１］乃至３０［３］）を有する。また図１Ｂは、図１Ａの構成において、素子層２０、素子層５０、および素子層３０［１］乃至３０［３］を離隔して図示した斜視図である。
　素子層２０は、チャネル形成領域を有する半導体層がシリコンを有するトランジスタ（Ｓｉトランジスタ）を有する層である。素子層２０は、一例として、素子層５０、および素子層３０［１］乃至３０［３］を駆動するための回路が設けられる周辺回路２２が設けられる。なお、素子層２０上に設けられる素子層５０、および素子層３０［１］乃至３０［３］を併せて素子層７０と呼ぶ場合がある。
　周辺回路２２は、素子層５０が有する増幅回路５１の制御、および素子層３０［１］乃至３０［３］の各層毎に設けられたメモリセルアレイ３１が有するメモリセル３２へのデータの書き込みまたは読み出しの制御を行う機能を有する。周辺回路２２は、メモリセル３２に接続される配線ＬＢＬの信号を増幅して配線ＧＢＬに供給するための増幅回路５１を駆動するための回路を有する。また周辺回路２２は、素子層３０［１］乃至３０［３］の各層に設けられるメモリセル３２に接続されるワード線等の信号線を駆動するための複数の駆動回路および制御回路を有する。
　例えば周辺回路２２には、メモリセルに保持されたデータを読み出すためのセンスアンプ６６が設けられる領域６６Ａを図示している。センスアンプ６６は、読み出し回路ともいう。センスアンプ６６は、増幅回路５１に接続された配線ＧＢＬの信号を外部に読み出すための回路である。
　配線ＬＢＬは、素子層３０［１］乃至３０［３］に設けられるメモリセル３２と、素子層５０に設けられる増幅回路５１と、の間に設けられる。配線ＬＢＬは、メモリセル３２と増幅回路５１との間の電気的な接続を図るための配線である。配線ＬＢＬは、第１ビット線またはローカルビット線と、いう場合がある。なお読み出し動作時などにおいて配線ＬＢＬと対となる配線は、配線ＬＢＬＢという。
　配線ＧＢＬは、素子層５０に設けられる増幅回路５１と、素子層２０に設けられるセンスアンプ６６と、の間に設けられる。配線ＧＢＬは、増幅回路５１とセンスアンプ６６との間の電気的な接続を図るための配線である。配線ＧＢＬは、第２ビット線またはグローバルビット線と、いう場合がある。なお読み出し動作時などにおいて配線ＧＢＬと対となる配線は、配線ＧＢＬＢという。
　図１Ａ、図１Ｂの構成でＳｉトランジスタを有する素子層２０は、ＣＭＯＳ回路（Ｓｉ　ＣＭＯＳ回路）を形成する構成が可能である。周辺回路２２は、ＣＭＯＳ回路で形成可能であるため、高速動作が可能となる。
　なおＳｉトランジスタのチャネル形成領域を有する半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、又は非晶質半導体等を、単体で又は組み合わせて用いることができる。半導体材料としてはシリコンに限らず、例えばゲルマニウム等を用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、又は窒化物半導体等の化合物半導体を用いてもよい。
　素子層５０、および素子層３０［１］乃至３０［３］を有する素子層７０は、酸化物半導体をチャネル形成領域に用いたトランジスタ（以下、ＯＳトランジスタ）を有する素子層である。素子層７０は、素子層２０上に積層して設けられる。図１Ａ、図１Ｂ中のＺ方向は、素子層２０が設けられる基板の表面（Ｘ方向−Ｙ方向で表される面）に垂直な方向、または素子層７０が素子層２０上に積層して設けられる方向を表している。
　なお、本明細書に係る図面等において、Ｘ方向、Ｙ方向、及びＺ方向を示す矢印を付す場合がある。なお、本明細書等において、「Ｘ方向」とはＸ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」及び「Ｚ方向」についても同様である。また、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向、及びＺ方向は、それぞれが互いに直交する方向である。本明細書等では、Ｘ方向、Ｙ方向、又はＺ方向の１つを「第１方向」又は「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」又は「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」又は「第３の方向」と呼ぶ場合がある。
　図１Ａ、図１Ｂに示す半導体装置１０は、増幅回路５１を有する素子層５０、およびメモリセルアレイ３１を有する素子層３０［１］乃至３０［３］が、素子層２０上に積層して設けられる様子を図示している。増幅回路５１を有する素子層５０、およびメモリセルアレイ３１を有する素子層３０［１］乃至３０［３］を素子層２０上に設けることで、半導体装置１０が占める占有面積を低減できる。
　メモリセル３２は、例えば、ＯＳトランジスタを有するメモリ回路（「ＯＳメモリ」という場合もある）であるＤＯＳＲＡＭが好ましい。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ」の略称である。ＤＯＳＲＡＭは、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭは、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭは、外部から送られてくる情報を一時的に格納するメモリである。ＤＯＳＲＡＭは、ＯＳトランジスタのオフ電流が低いことを利用したメモリである。
　ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりオフ電流が極めて小さい。ＤＯＳＲＡＭは、アクセストランジスタをオフ（非導通状態）にすることで、容量（キャパシタ）（「セル容量」という場合もある）に保持しているデータに応じた電荷を長時間保持することが可能である。そのためＤＯＳＲＡＭは、チャネル形成領域にシリコンを有するトランジスタ（以下、「Ｓｉトランジスタ」とも呼ぶ。）で構成されるＤＲＡＭと比較して、リフレッシュ動作の頻度を低減できる。その結果、低消費電力化を図ることができる。
　なおＯＳトランジスタに適用される金属酸化物は、例えば、インジウム酸化物、ガリウム酸化物、及び亜鉛酸化物が挙げられる。また、金属酸化物は、インジウムと、元素Ｍと、亜鉛と、の中から選ばれる二または三を有することが好ましい。なお、元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、及びマグネシウムから選ばれた一種または複数種である。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、及びスズから選ばれた一種または複数種であることが好ましい。
　特に、金属酸化物として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＧＺＯとも記す）を用いることが好ましい。または、インジウム、スズ、及び亜鉛を含む酸化物（ＩＴＺＯ（登録商標）とも記す）を用いることが好ましい。または、インジウム、ガリウム、スズ、及び亜鉛を含む酸化物を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（ＩＡＧＺＯとも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及びスズ（Ｓｎ）を含む酸化物（ＩＧＺＴＯとも記す）を用いることが好ましい。
　また、ＯＳトランジスタに適用される金属酸化物は、組成が異なる２層以上の金属酸化物層を有していてもよい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成の第１の金属酸化物層と、当該第１の金属酸化物層上に設けられるＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成の第２の金属酸化物層と、の積層構造を好適に用いることができる。
　また、例えば、インジウム酸化物、インジウムガリウム酸化物、及びＩＧＺＯの中から選ばれるいずれか一と、ＩＡＺＯ、ＩＡＧＺＯ、及びＩＴＺＯの中から選ばれるいずれか一と、の積層構造などを用いてもよい。
　なお、ＯＳトランジスタに適用される金属酸化物は、結晶性を有すると好ましい。結晶性を有する酸化物半導体としては、ＣＡＡＣ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）−ＯＳ等が挙げられる。結晶性を有する酸化物半導体を用いると、信頼性が高い半導体装置を提供することができる。
　また、ＯＳトランジスタは高温環境下においても動作が安定し、特性変動が少ない。例えば、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。よって、ＯＳトランジスタを含むメモリセルは、高温環境下においても動作が安定し、高い信頼性が得られる。
　また、メモリセル３２は、ＯＳトランジスタを積層して配置することで、メモリセルアレイ３１を有する素子層３０［１］乃至３０［３］、および増幅回路５１を有する素子層５０を積層して設けることができる。素子層３０［１］乃至３０［３］は、素子層２０が設けられる基板表面の垂直方向に並べて配置することで、メモリセル３２の記憶密度の向上を図ることができる。また素子層３０は、垂直方向に繰り返し同じ製造工程を用いて作製することができる。半導体装置１０は、素子層３０［１］乃至３０［３］の製造コストの低減を図ることができる。
　図１Ａ、図１Ｂでは、１層目の素子層３０を素子層３０［１］と示し、２層目の素子層３０を素子層３０［２］と示し、３層目の素子層３０を素子層３０［３］と示す。また、ｋ層目（ｋは１以上ｎ以下の整数。）の素子層３０を素子層３０［ｋ］と示し、ｍ層目の素子層３０を素子層３０［ｍ］と示す。なお、本実施の形態等において、ｍ層の素子層３０全体に係る事柄を説明する場合、又はｍ層ある素子層３０の各層に共通の事柄を示す場合に、単に「素子層３０」と表記する場合がある。
　メモリセルアレイ３１を有する素子層３０［１］乃至３０［３］を積層して設けることで、単位面積当たりの記憶容量を高めることができる。本発明の一態様の半導体装置の構成では、メモリセル３２が有する容量素子をトランジスタと積層して設けるトレンチ容量（深孔積層容量）とし、トランジスタが有するチャネル形成領域を有する半導体層の長手方向（トランジスタのソースとドレインとの間を電流が流れる方向）を、素子層２０が設けられる基板の表面に垂直な方向（図１Ｂ中、Ｚ方向）に設ける構成とする。当該構成とすることで単位面積当たりの記憶容量を高めるとともに、メモリセル３２からデータを読み出す際の容量値を大きくすることができる。
　一方でトランジスタと容量素子を積層した素子層の層数の増加に伴い、メモリセル３２から周辺回路２２までの距離が延びる。つまり、メモリセル３２に接続されるビット線として機能する配線ＬＢＬの配線抵抗および配線容量が増大する。配線ＬＢＬの配線抵抗および配線容量により、配線ＬＢＬの電位がメモリセル３２に保持されたデータに基づく電位から低下し、読み出されるデータの信頼性が損なわれる虞がある。
　メモリセル３２に保持されたデータを電位の低下を招くことなく読み出すためには、本発明の一態様のようにセンスアンプ６６と配線ＬＢＬとの間に増幅回路５１を設ける構成が有効である。増幅回路５１は、配線ＬＢＬの電位に応じた信号を、センスアンプ６６に電気的に接続される配線ＧＢＬに伝える機能を有する。当該構成とすることで、メモリセルアレイ３１を有する素子層３０［１］乃至３０［３］が増加しても読み出されるデータの信頼性に優れた半導体装置とすることができる。
　素子層５０が有する増幅回路５１が有するトランジスタも、メモリセル３２が有するトランジスタと同様にＯＳトランジスタとする構成が好ましい。一方で増幅回路５１は、メモリセル３２の数と比べて低密度に配置することが可能である。そのため、本発明の一態様の半導体装置の構成では、増幅回路５１が有するトランジスタが有するチャネル形成領域を有する半導体層の長手方向を、素子層２０が設けられる基板の表面に水平な方向に設ける構成とすることができる。当該構成とすることでトランジスタの電気特性を制御する第１ゲート（「フロントゲート」または単に「ゲート」ともいう。）の他、第２ゲート（「バックゲート」ともいう。）を配置する構成とすることができる。第１ゲートと第２ゲートは、半導体層を介して互いに重なる領域を有する。第２ゲートは、例えばトランジスタのしきい値電圧を制御する機能を有する。
　なお増幅回路５１が有するトランジスタにおいて、第２ゲートに与える、トランジスタのしきい値電圧を制御する信号は、温度に応じた制御を行う構成が好ましい。例えば、半導体装置において温度が高い状態である場合、温度が高いためにマイナス側にシフトしたしきい値電圧を、プラスシフトするよう第２ゲートに印加する電圧を制御する構成が有効である。また、半導体装置において温度が低い状態である場合、温度が低いためにプラス側にシフトしたしきい値電圧を、マイナスシフトするよう第２ゲートに印加する電圧を制御する構成が有効である。
　なお周辺回路２２が設けられる素子層２０において、センスアンプ６６が設けられる領域６６Ａは、素子層７０と重なる領域に設けられることが好ましい。当該構成とすることで、メモリセル３２から増幅回路５１に至る経路である配線ＬＢＬ、あるいは増幅回路５１からセンスアンプ６６に至る経路である配線ＧＢＬを短くすることができる。配線ＬＢＬおよび配線ＧＢＬによる経路の長さは、寄生容量および寄生抵抗の違いになり、信号遅延の差および消費電力の差となる。したがって、図１Ａ、図１Ｂの構成では、各素子層３０［１］乃至３０［３］の何れのメモリセルアレイ３１からデータを読み出しても同程度の信号遅延および消費電力でデータの読み出しが可能となる。
　図２に、本発明の一態様に係る半導体装置１０の構成例を示すブロック図を示す。図２に示す半導体装置１０は、素子層２０と、積層された素子層７０と、を有する。積層された素子層７０は、積層された素子層３０［１］乃至３０［ｍ］の他、増幅回路５１を有する素子層５０を有する。
　図２では、ｎ個のメモリセル３２を有する素子層３０がｍ層ある場合（ｍおよびｎは２以上の整数。）、つまりｍ行ｎ列で表すことができる複数のメモリセル３２を有する素子層７０の例を示している。また増幅回路５１は、一例としてメモリセル３２に接続されるビット線として機能する配線ＬＢＬごとに設けられる。図２では、ｎ本の配線ＬＢＬに対応して設けられた複数の増幅回路５１（増幅回路５１［１］乃至増幅回路５１［ｎ］）を有する例を示している。
　図２では、１行１列目のメモリセル３２をメモリセル３２［１，１］と示し、ｍ行ｎ列目のメモリセル３２をメモリセル３２［ｍ，ｎ］と示している。また、本実施の形態などでは、任意の行を示す場合にｉ行と記す場合がある。また、任意の列を示す場合にｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態などでは、ｉ行ｊ列目のメモリセル３２をメモリセル３２［ｉ，ｊ］と示している。なお、本実施の形態などにおいて、「ｉ＋α」（αは正または負の整数）と示す場合は、「ｉ＋α」は１を下回らず、ｍを超えない。同様に、「ｊ＋α」と示す場合は、「ｊ＋α」は１を下回らず、ｎを超えない。
　また、素子層３０［１］乃至３０［ｍ］は、行方向に延在するｍ本の配線ＷＬと、行方向に延在するｍ本の配線ＰＬと、列方向に延在するｎ本の配線ＬＢＬと、を備える。本実施の形態などでは、１本目（１行目）に設けられた配線ＷＬを配線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＷＬを配線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられた配線ＰＬを配線ＰＬ［１］と示し、ｍ本目（ｍ行目）に設けられた配線ＰＬを配線ＰＬ［ｍ］と示す。同様に、１本目（１列目）に設けられた配線ＬＢＬを配線ＬＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられた配線ＬＢＬを配線ＬＢＬ［ｎ］と示す。
　ｉ行目に設けられた複数のメモリセル３２は、ｉ行目の配線ＷＬ（配線ＷＬ［ｉ］）とｉ行目の配線ＰＬ（配線ＰＬ［ｉ］）に電気的に接続される。ｊ列目に設けられた複数のメモリセル３２は、ｊ列目の配線ＬＢＬ（配線ＬＢＬ［ｊ］）と電気的に接続される。
　配線ＬＢＬは、データの書き込みおよび読み出しを行うためのビット線として機能する。配線ＷＬは、スイッチとして機能するアクセストランジスタのオンまたはオフ（導通状態または非導通状態）を制御するためのワード線として機能する。配線ＰＬは、容量素子に接続される定電位線としての機能を有する。
　素子層３０［１］乃至３０［ｍ］がそれぞれ有するメモリセル３２は、配線ＬＢＬを介して増幅回路５１に接続される。配線ＬＢＬは、素子層２０が設けられる基板表面の垂直方向および水平方向に配置することができる。素子層３０［１］乃至３０［ｍ］が有するメモリセル３２から延びて設けられる配線ＬＢＬを基板表面の水平方向に加え、垂直方向に設けることで、素子層３０と増幅回路５１との間の配線の長さを短くできる。そのため、ビット線に接続される２つの回路の間の信号伝搬距離を短くでき、ビット線の抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。またメモリセル３２が有する容量素子の容量を小さくしても動作させることが可能となる。
　増幅回路５１は、メモリセル３２に保持したデータ電位を増幅し、配線ＧＢＬ（図示せず）を介して素子層２０が有するセンスアンプ６６に出力する機能を有する。当該構成にすることで、データ読み出し時に配線ＬＢＬのわずかな電位差を増幅することができる。配線ＧＢＬは、配線ＬＢＬと同様に素子層２０が設けられる基板表面の垂直方向および水平方向に配置することができる。素子層３０［１］乃至３０［ｍ］が有するメモリセル３２から延びて設けられる配線ＬＢＬおよび配線ＧＢＬを基板表面の垂直方向および水平方向に設けることで、増幅回路５１とセンスアンプ６６との間の配線の長さを短くできる。そのため、配線ＧＢＬに接続される２つの回路の間の信号伝搬距離を短くでき、配線ＧＢＬの抵抗および寄生容量が大幅に削減されるため、消費電力および信号遅延の低減が実現できる。
　配線ＬＢＬは、メモリセル３２が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。あるいは配線ＬＢＬは、メモリセル３２が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり配線ＬＢＬは、素子層３０の各層におけるメモリセル３２が有するトランジスタのソースまたはドレインの一方と、増幅回路５１と、を電気的に接続するための配線である。
　積層された素子層７０は、素子層２０上に重ねて設けることができる。素子層２０と積層された素子層７０を重ねて設けることで、素子層３０と素子層５０、および素子層２０と素子層５０の間の信号伝搬距離を短くすることができる。よって、素子層間の抵抗および寄生容量が低減され、消費電力および信号遅延の低減が実現できる。また、半導体装置１０の小型化が実現できる。
　増幅回路５１は、ＤＯＳＲＡＭのメモリセル３２が有するトランジスタと同様にＯＳトランジスタで構成することで、素子層３０［１］乃至３０［ｍ］と同様にしてＳｉトランジスタを用いた回路上などに自由に配置可能であるため、集積化を容易に行うことができる。増幅回路５１で信号を増幅する構成とすることで後段の回路であるセンスアンプ６６等の回路を小型化できるため、半導体装置１０の小型化を図ることができる。
　素子層２０は、周辺回路２２の他、ＰＳＷ７１（パワースイッチ）およびＰＳＷ７２を有する。周辺回路２２は、駆動回路６１、コントロール回路７３、および電圧生成回路７４を有する。
　半導体装置１０において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、信号ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
　また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータであり、信号ＲＤＡは読み出しデータである。信号ＰＯＮ１、信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、信号ＰＯＮ２は、コントロール回路７３で生成してもよい。
　コントロール回路７３は、半導体装置１０の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置１０の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路７３は、この動作モードが実行されるように、駆動回路６１の制御信号を生成する。
　電圧生成回路７４は負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路７４への入力を制御する機能を有する。例えば、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路７４へ入力され、電圧生成回路７４は負電圧を生成する。
　駆動回路６１は、メモリセル３２に対するデータの書き込みおよび読み出しをするための回路である。また駆動回路６１は、増幅回路５１を制御するための各種信号を出力する回路である。駆動回路６１は、行デコーダ６２、列デコーダ６４（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）、行ドライバ６３、列ドライバ６５（Ｃｏｌｕｍｎ　Ｄｒｉｖｅｒ）、入力回路６７（Ｉｎｐｕｔ　Ｃｉｒ．）、出力回路６８（Ｏｕｔｐｕｔ　Ｃｉｒ．）の他、上述したセンスアンプ６６（Ｓｅｎｓｅ　Ａｍｐｌｉｆｉｅｒ）を有する。
　行デコーダ６２および列デコーダ６４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ６２は、アクセスする行を指定するための回路であり、列デコーダ６４は、アクセスする列を指定するための回路である。行ドライバ６３は、行デコーダ６２が指定する配線ＷＬを選択する機能を有する。列ドライバ６５は、データをメモリセル３２に書き込む機能、メモリセル３２からデータを読み出す機能、読み出したデータを保持する機能等を有する。
　入力回路６７は、信号ＷＤＡを保持する機能を有する。入力回路６７が保持するデータは、列ドライバ６５に出力される。入力回路６７の出力データが、メモリセル３２に書き込むデータ（Ｄｉｎ）である。列ドライバ６５がメモリセル３２から読み出したデータ（Ｄｏｕｔ）は、出力回路６８に出力される。出力回路６８は、Ｄｏｕｔを保持する機能を有する。また、出力回路６８は、Ｄｏｕｔを半導体装置１０の外部に出力する機能を有する。出力回路６８から出力されるデータが信号ＲＤＡである。
　ＰＳＷ７１は周辺回路２２へのＶＤＤの供給を制御する機能を有する。ＰＳＷ７２は、行ドライバ６３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置１０の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ７１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ７２のオン・オフが制御される。図２では、周辺回路２２において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
　素子層３０［１］乃至３０［ｍ］および素子層５０は、素子層２０上に重ねて設けることができる。図３Ａに、素子層２０上に５層（ｍ＝５）の素子層３０［１］乃至３０［５］および素子層５０を重ねて設けられる様子を示す半導体装置１０の斜視図を示している。
　図３Ａでは、１層目に設けられた素子層３０を素子層３０［１］と示し、２層目に設けられた素子層３０を素子層３０［２］と示し、５層目に設けられた素子層３０を素子層３０［５］と示している。また図３Ａにおいて、Ｘ方向に延びて設けられる配線ＷＬ、配線ＰＬと、Ｚ方向（駆動回路が設けられる基板表面に垂直な方向）に延びて設けられる配線ＬＢＬおよび対となる配線ＬＢＬＢと、並びに配線ＧＢＬおよび対となる配線ＧＢＬＢと、と、を図示している。なお、図面を見やすくするため、素子層３０それぞれが有する配線ＷＬおよび配線ＰＬの記載を一部省略している。
　図３Ｂに、図３Ａで図示した配線ＧＢＬに接続されたセンスアンプ６６、配線ＬＢＬ（または配線ＬＢＬＢ）および配線ＧＢＬに接続された増幅回路５１、および配線ＬＢＬ（または配線ＬＢＬＢ）に接続された素子層３０［１］乃至３０［５］が有するメモリセル３２の構成例を説明する模式図を示す。なお、１つの配線ＬＢＬ（または配線ＬＢＬＢ）に複数のメモリセル（メモリセル３２）が電気的に接続される構成を「メモリストリング」ともいう。なお図面において、配線ＧＢＬおよび配線ＧＢＬＢは、視認性を高めるため、太線で図示する場合がある。
　図４Ａでは、図３Ｂで抜き出して示した、配線ＬＢＬに接続されるメモリセル３２の構成を図示し、図４Ｂでは、その回路構成の一例を図示している。メモリセル３２は、トランジスタ３７および容量素子３８を有する。トランジスタ３７、容量素子３８、および各配線（配線ＬＢＬ、およびＷＬなど）についても、例えば配線ＬＢＬ［１］および配線ＷＬ［１］を配線ＬＢＬおよび配線ＷＬなどのようにいう場合がある。
　メモリセル３２において、トランジスタ３７のソースまたはドレインの一方は配線ＬＢＬに接続される。トランジスタ３７のソースまたはドレインの他方は容量素子３８の一方の電極に接続される。容量素子３８の他方の電極は、配線ＰＬに接続される。トランジスタ３７のゲートは配線ＷＬに接続される。配線ＰＬは、容量素子３８の電位を保持するための定電位を与える配線である。
　本発明の一形態では、ＯＳトランジスタは積層して設けるとともに、ビット線として機能する配線ＬＢＬを、素子層２０が設けられる基板表面の垂直方向に配置する。加えて、メモリセル３２が有するトランジスタ３７および容量素子３８を、素子層２０が設けられる基板表面の垂直方向に並べて配置する。各素子および各配線を基板表面の垂直方向に設けることで、素子層間の配線の長さを短くできるとともに、単位面積当たりに設けられる素子の密度を高めることができる。そのため、記憶容量および消費電力の低減に優れた記憶装置とすることができる。
　加えて本発明の一態様の半導体装置の構成では、メモリセル３２が有する容量素子をトランジスタと積層して設けるトレンチ容量（深孔積層容量）とし、トランジスタが有するチャネル形成領域を有する半導体層を、素子層２０が設けられる基板の表面に垂直な方向に設ける構成とする。図４Ａでは、トランジスタ３７のソースとドレインとの間を流れる電流の向きがＺ方向と平行となる構成を図示している。当該構成とすることで単位面積当たりの記憶容量を高めるとともに、メモリセル３２からデータを読み出す際の容量値を大きくすることができる。
　図４Ｃでは、図３Ｂで抜き出して示した、配線ＬＢＬおよび配線ＧＢＬに接続される増幅回路５１の構成を図示し、図４Ｄでは、その回路構成の一例を図示している。増幅回路５１は、詳細は後述するが、トランジスタ５２乃至トランジスタ５５を有する。
　本発明の一形態では、ＯＳトランジスタは積層して設けるとともに、ビット線として機能する配線ＬＢＬおよび配線ＧＢＬを、素子層２０が設けられる基板表面の垂直方向に配置する。
　加えて本発明の一態様の半導体装置の構成では、増幅回路５１が有するトランジスタが有するチャネル形成領域を有する半導体層を、素子層２０が設けられる基板の表面に水平な方向に設ける構成とすることができる。図４Ｄでは、トランジスタ３７のソースとドレインとの間を流れる電流の向きがＺ方向と垂直となる構成を図示している。当該構成とすることでトランジスタの電気特性を制御する第１ゲートの他、第２ゲートを配置する構成とすることができる。
　図３Ｂに図示する配線ＧＢＬは、増幅回路５１とセンスアンプ６６との間を電気的に接続するように設けられる。図５Ａでは、図３Ｂに図示した増幅回路５１を有する素子層５０、および素子層３０［１］乃至３０［ｍ］を繰り返し単位とする積層された素子層７０を有する半導体装置１０Ｄの模式図を図示している。なお図５Ａでは、配線ＧＢＬを１本図示しているが、配線ＧＢＬは素子層５０に設けられる増幅回路５１の数に応じて適宜設ければよい。
　また増幅回路５１、および素子層３０［１］乃至３０［ｍ］を有する積層された素子層７０は、さらに積層する構成としてもよい。本発明の一態様の半導体装置１０Ｄ＿Ａは、図５Ｂに図示するように積層された素子層７０［１］乃至７０［ｐ］（ｐは２以上の整数）とすることができる。配線ＧＢＬは積層された素子層７０が有する素子層５０に接続される。配線ＧＢＬは、増幅回路５１の数に応じて適宜設ければよい。
　本発明の一形態では、ＯＳトランジスタは積層して設けるとともに、ビット線として機能する配線ＬＢＬおよび配線ＧＢＬを、素子層２０が設けられる基板表面の垂直方向に配置される。素子層３０から延びて設けられるビット線として機能する配線を基板表面の垂直方向に設けることで、素子層３０と素子層２０との間の配線の長さを短くできる。そのため、ビット線の寄生容量を大幅に削減できる。
　また本発明の一形態は、素子層３０が設けられる層において、メモリセル３２に保持したデータ電位を増幅して出力する機能を有する増幅回路５１を有する素子層５０を備えている。当該構成にすることで、データ読み出し時にビット線として機能する配線ＬＢＬのわずかな電位差を増幅して、素子層２０が有するセンスアンプ６６を駆動することができる。センスアンプ等の回路を小型化できるため、半導体装置１０の小型化を図ることができる。またメモリセル３２が有する容量素子の容量を小さくしても動作させることが可能となる。
＜メモリセル３２、増幅回路５１およびセンスアンプ６６の構成例＞
　図６Ａ、図６Ｂには、図４Ｂ等で説明したメモリセル３２に対応する回路図、および当該回路図に対応する回路ブロックの説明する図を示す。図６Ａ、図６Ｂに図示するように、メモリセル３２は図面等においてブロックとして表す場合がある。
　また、図６Ｃ、図６Ｄには、図４Ｄ等で説明した増幅回路５１に対応する回路図、および当該回路図に対応する回路ブロックの説明する図を示す。図６Ｃ、図６Ｄに図示するように、トランジスタ５２乃至５５を有する増幅回路５１は、図面等において増幅回路５１のブロックとして表す場合がある。増幅回路５１は、配線ＬＢＬの電位を増幅して配線ＧＢＬに伝える機能を有する。また増幅回路５１は、補正期間を設けることでトランジスタ５２のしきい値電圧分の変動を補正した動作を行うことができる。また信号ＷＥ、ＲＥ、ＭＵＸは、増幅回路５１を制御するための制御信号である。配線ＳＬは、定電位を与える配線である。
　また図７Ａには、図３Ａ、図３Ｂ等で説明したセンスアンプ６６の回路構成例を示す。センスアンプ６６は、スイッチ回路８２、プリチャージ回路８３、プリチャージ回路８４、増幅回路８５を図示している。また、配線ＧＢＬ、配線ＧＢＬＢの他、読み出される信号を出力する配線ＳＡ＿ＯＵＴ、配線ＳＡ＿ＯＵＴＢを図示している。
　スイッチ回路８２は、図７Ａに図示するように、例えばｎチャネル型のトランジスタ８２＿１、８２＿２を有する。トランジスタ８２＿１、８２＿２は、信号ＣＳＥＬに応じて、配線ＳＡ＿ＯＵＴ、配線ＳＡ＿ＯＵＴＢの配線対と、配線ＧＢＬ、配線ＧＢＬＢの配線対と、の導通状態を切り替える。
　プリチャージ回路８３は、図７Ａに図示するように、ｎチャネル型のトランジスタ８３＿１乃至８３＿３で構成される。プリチャージ回路８３は、信号ＥＱに応じて、配線ＢＬおよび配線ＢＬＢを電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。
　プリチャージ回路８４は、図７Ａに図示するように、ｐチャネル型のトランジスタ８４＿１乃至８４＿３で構成される。プリチャージ回路８４は、信号ＥＱＢに応じて、配線ＢＬおよび配線ＢＬＢを電位ＶＤＤ／２に相当する中間電位ＶＰＲＥにプリチャージするための回路である。
　増幅回路８５は、図７Ａに図示するように、配線ＳＡＰまたは配線ＳＡＮに接続された、ｐチャネル型のトランジスタ８５＿１、８５＿２およびｎチャネル型のトランジスタ８５＿３、８５＿４で構成される。配線ＳＡＰまたは配線ＳＡＮは、ＶＤＤまたはＶＳＳを与える機能を有する配線である。トランジスタ８５＿１乃至８５＿４は、インバータループを構成するトランジスタである。
　また、図７Ｂには図７Ａ等で説明したセンスアンプ６６に対応する回路ブロックの説明する図を示す。図７Ｂに図示するように、センスアンプ６６は図面等においてブロックとして表す場合がある。
＜メモリセル３２、増幅回路５１およびセンスアンプ６６の動作例＞
　図８は、図２の半導体装置１０の動作例を説明するための回路図である。図８では、図６Ａ乃至図６Ｄ、および図７Ａ、図７Ｂで説明した回路ブロックを用いて図示している。
　図８に図示するように素子層３０［ｍ］を含む積層された素子層７０は、メモリセル３２を有する。メモリセル３２は、対になる配線ＬＢＬおよび配線ＬＢＬＢに接続される。配線ＬＢＬに接続されるメモリセル３２は、データの書き込みまたは読み出しがされるメモリセルである。配線ＬＢＬＢはプリチャージされるローカルビット線であり、当該配線ＬＢＬＢに接続されるメモリセル３２では、データを保持し続ける。
　配線ＬＢＬは、増幅回路５１を介して配線ＧＢＬに電気的に接続される。配線ＬＢＬＢは、増幅回路５１Ｂを介して配線ＧＢＬＢに電気的に接続される。
　トランジスタ９７は、配線ＧＢＬと配線ＧＢＬＢとの間の導通状態を切り替えるためのスイッチとして機能する。トランジスタ９７は、信号ＳＷ０でオンまたはオフが切り替えられる。
　トランジスタ９８は、配線ＧＢＬと、センスアンプ６６側にある配線ＳＡ＿ＧＢＬとの間の導通状態を切り替えるためのスイッチとして機能する。トランジスタ９８は、信号ＳＷ１でオンまたはオフが切り替えられる。配線ＳＡ＿ＧＢＬは、トランジスタ９８を介して配線ＧＢＬと電気的に接続されており、配線ＧＢＬの一部ということができる。
　トランジスタ９９は、配線ＧＢＬＢと、センスアンプ６６側にある配線ＳＡ＿ＧＢＬＢとの間の導通状態を切り替えるためのスイッチとして機能する。トランジスタ９９は、信号ＳＷ２でオンまたはオフが切り替えられる。配線ＳＡ＿ＧＢＬＢは、トランジスタ９９を介して配線ＧＢＬＢと電気的に接続されており、配線ＧＢＬＢの一部ということができる。
　なおトランジスタ９７乃至９９は、増幅回路５１を構成するトランジスタと同じ構成であることが好ましい。すなわちトランジスタ９７乃至９９では、トランジスタ５２乃至５５と同様に、ソースとドレインの間を流れる電流の向きがＺ方向と垂直となる構成とする。なお図示を省略しているが、トランジスタ９７乃至９９は、第１ゲートおよび第２ゲートを配置する構成とすることができる。
　図８に図示するように、メモリセル３２は、増幅回路５１と、センスアンプ６６と、を最短距離である垂直方向に設けられる配線ＬＢＬおよび配線ＧＢＬを介して接続する構成とすることができる。増幅回路５１を構成するトランジスタを有する素子層５０が増えるものの、配線ＬＢＬの負荷が低減されることで、書き込み時間の短縮、あるいはデータを読み出しやすくすること、ができる。
　また図８に図示するように増幅回路５１、５１Ｂが有する各トランジスタは、信号ＷＥ、ＲＥ、およびＭＵＸに応じて制御される。各トランジスタは、各信号に応じて、配線を介して配線ＬＢＬの電位をセンスアンプ６６に出力することができる。増幅回路５１、５１Ｂは、ＯＳトランジスタで構成されるセンスアンプとして機能させることができる。当該構成にすることで、読み出し時に配線ＬＢＬのわずかな電位差を増幅して、センスアンプ６６を駆動することができる。
　図９では、図８に示す回路図の動作を説明するためのタイミングチャートを示し、メモリセル３２、増幅回路５１およびセンスアンプ６６の動作例について説明する。なお図９に示すタイミングチャートにおいては、配線ＳＡ＿ＧＢＬ、配線ＳＡ＿ＧＢＬＢの配線対、配線ＧＢＬ、配線ＧＢＬＢの配線対について、データがＨレベルの場合（ｄａｔａ＝Ｈ）、データがＬレベルの場合（ｄａｔａ＝Ｌ）の場合に分けて図示している。
　図９に示すタイミングチャートにおいて、時刻Ｔ１１乃至時刻Ｔ１３はデータ書き込みの期間に相当する。時刻Ｔ１３乃至時刻Ｔ１６は補正期間に相当する。時刻Ｔ１６乃至時刻Ｔ１８はデータ読出しの期間に相当する。
　時刻Ｔ１１では、信号ＭＵＸ、信号ＷＥをＨレベルとする。信号ＳＷ１、ＳＷ２はＨレベル、信号ＳＷ０はＬレベルとする。その後、配線ＳＡＰ、ＳＡＮに電源電圧（ＶＤＤ、ＶＳＳ）を与えることで、配線ＳＡ＿ＧＢＬまたは配線ＳＡ＿ＧＢＬＢの配線対の一方、配線ＧＢＬまたは配線ＧＢＬＢの配線対の一方が充電される。配線ＬＢＬの電位が上昇する。配線ＷＬの電位をＨレベルとして、配線ＬＢＬに与えられた電位（図９の場合Ｈレベル）をメモリセル３２に書き込む。
　時刻Ｔ１２では、配線ＷＬの電位をＬレベルとする。メモリセル３２にデータが保持される。
　時刻Ｔ１３では、配線ＳＡＰ、ＳＡＮをともにＶＤＤとし、信号ＥＱ、ＥＱＢを反転させて、配線ＳＡ＿ＧＢＬおよび配線ＳＡ＿ＧＢＬＢの配線対、配線ＧＢＬおよび配線ＧＢＬＢの配線対を共にＨレベルとする。配線ＬＢＬＢがＨレベルの電位にプリチャージされる。その後、信号ＭＵＸをＬレベルとする。信号ＷＥも併せてＬレベルとしてもよい。
　時刻Ｔ１４では、信号ＲＥ、信号ＷＥをＨレベルとする。配線ＬＢＬの電位および配線ＬＢＬＢの電位は、トランジスタ５２を介した放電により下降する。この放電は、トランジスタ５２のゲートとソースの間の電圧が、トランジスタ５２のしきい値電圧となったところで止まる。
　時刻Ｔ１５では、信号ＷＥおよび信号ＲＥを共にＬレベルとする。配線ＬＢＬおよび配線ＬＢＬＢには、トランジスタ５２のしきい値電圧に応じた電位が保持される。信号ＥＱ，ＥＱＢは、再度反転させ、プリチャージを停止しておく。つまり、配線ＳＡ＿ＧＢＬおよび配線ＳＡ＿ＧＢＬＢの配線対、配線ＧＢＬおよび配線ＧＢＬＢの配線対は、電気的に浮遊状態、フローティング状態となる。
　時刻Ｔ１６では、配線ＷＬをＨレベルとし、チャージシェアリングを行う。配線ＬＢＬの電位がメモリセル３２に書き込んだデータに応じて変化する。Ｈレベルのデータをメモリセル３２に書き込んだ場合、配線ＬＢＬの電位が上昇し、Ｌレベルのデータをメモリセル３２に書き込んだ場合、配線ＬＢＬの電位が下降する。一方、配線ＬＢＬＢでは、配線ＷＬの動作によるチャージシェアリングを行わないため、電位が変化しない。
　時刻Ｔ１７では、信号ＲＥ、信号ＭＵＸをＨレベルとすることで、配線ＬＢＬと配線ＬＢＬＢの電位に応じて、増幅回路５１が有するトランジスタ５２と、増幅回路５１Ｂが有するトランジスタ５２とに電流が流れる。配線ＬＢＬと配線ＬＢＬＢの電位が異なるため、増幅回路５１が有するトランジスタ５２と、増幅回路５１Ｂが有するトランジスタ５２と、で流れる電流に差が生じる。この電流の差は、チャージシェアリングによって変化する配線ＬＢＬの電位、すなわちメモリセル３２から読み出されるデータに応じたものとなる。そのため、メモリセル３２のデータは、図９に図示するように、配線ＳＡ＿ＧＢＬ、配線ＳＡ＿ＧＢＬＢの配線対、配線ＧＢＬ、配線ＧＢＬＢの配線対の電位の変化量に変換することができる。
　時刻Ｔ１８では、信号ＲＥをＬレベルとする。そして配線ＳＡＰ、ＳＡＮに電源電圧（ＶＤＤ、ＶＳＳ）を与えることで、センスアンプ６６を動作させる。センスアンプ６６が動作することで、配線ＳＡ＿ＧＢＬおよび配線ＳＡ＿ＧＢＬＢの配線対、配線ＧＢＬおよび配線ＧＢＬＢの配線対の電位が確定する。
　時刻Ｔ１９では、信号ＳＷ０をＨレベル、信号ＳＷ１をＬレベルとし、配線ＧＢＬおよび配線ＧＢＬＢの配線対の電位を、読み出したデータに応じて切り替える。具体的には、データがＨレベルの場合、配線ＧＢＬおよび配線ＧＢＬＢの配線対の電位がともにＨレベルに切り替えられる。またデータがＬレベルの場合、配線ＧＢＬおよび配線ＧＢＬＢの配線対の電位がともにＬレベルに切り替えられる。この状態で配線ＷＬをＨレベルとすることで読み出されたデータの論理に応じた電圧を再びメモリセル３２に書き戻すことができる。
　時刻Ｔ２０では、配線ＷＬの電位をＬレベル、信号ＭＵＸ、信号ＷＥをＬレベルとする。メモリセル３２では、読み出したデータの論理に応じたデータをリフレッシュすることができる。
　なお本発明の一態様の半導体装置１０では、メモリセル３２を有する素子層３０を積層する構成となる。当該構成は、配線ＬＢＬを短くし、メモリセル３２の容量素子３８の容量を小さくすることができる。
　本発明の一形態の半導体装置は、素子層３０に設けられるトランジスタとして、オフ電流が極めて低いＯＳトランジスタを用いる。ＯＳトランジスタは、Ｓｉトランジスタが設けられる素子層２０が設けられる基板上に積層して設けることができる。そのため、垂直方向に繰り返し同じ製造工程を用いて作製することができ、製造コストの低減を図ることができる。また本発明の一形態は、メモリセル３２を構成するトランジスタを平面方向でなく、垂直方向に配置してメモリ密度の向上を図ることができ、半導体装置の小型化を図ることができる。
　加えて本発明の一形態は、増幅回路５１を有する素子層５０を備えている。増幅回路５１は、配線ＬＢＬをトランジスタ５２のゲートに接続するため、トランジスタ５２を増幅器として機能させることができる。当該構成にすることで、読み出し時に配線ＬＢＬのわずかな電位差を増幅して、Ｓｉトランジスタを用いたセンスアンプ６６を駆動することができる。Ｓｉトランジスタを用いたセンスアンプ６６等の回路を小型化できるため、半導体装置の小型化を図ることができる。またメモリセル３２が有する容量素子３８の容量を小さくしても動作させることが可能となる。
　加えて本発明の一態様の半導体装置の構成では、メモリセル３２が有する容量素子をトランジスタと積層して設けるトレンチ容量（深孔積層容量）とし、トランジスタが有するチャネル形成領域を有する半導体層を、素子層２０が設けられる基板の表面に垂直な方向に設ける構成とする。当該構成とすることで単位面積当たりの記憶容量を高めるとともに、メモリセル３２からデータを読み出す際の容量値を大きくすることができる。
　加えて本発明の一態様の半導体装置の構成では、増幅回路５１が有するトランジスタが有するチャネル形成領域を有する半導体層を、素子層２０が設けられる基板の表面に水平な方向に設ける構成とすることができる。図４Ｄでは、トランジスタ５２乃至５５のソースとドレインとの間を流れる電流の向きがＺ方向と垂直となる構成を図示している。当該構成とすることでトランジスタの電気特性を制御する第１ゲートの他、第２ゲートを配置する構成とすることができる。
＜メモリセル３２、増幅回路５１およびセンスアンプ６６の断面模式図＞
　上記説明した半導体装置に適用可能なトランジスタの断面模式図の構成例について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
　半導体装置の断面構造の一部を図１０に示す。図１０に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、トランジスタ３７と、容量素子３８と、を有している。トランジスタ３７および容量素子３８は、上述したメモリセル３２を構成する素子である。図１１Ａはトランジスタ５００のチャネル長方向の断面図であり、図１１Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図１１Ｃはトランジスタ５５０のチャネル幅方向の断面図である。また図１３Ａは、トランジスタ３７および容量素子３８の上面図であり、図１３Ｂ、図１３Ｃはトランジスタ３７および容量素子３８の断面図であり、図１３Ｄはトランジスタ３７および容量素子３８で構成される回路図である。
　図１０において、トランジスタ５５０は、素子層２０が有するＳｉトランジスタに相当し、トランジスタ５００は素子層５０が有するＯＳトランジスタに相当し、トランジスタ３７および容量素子３８は素子層３０［１］が有するＯＳトランジスタおよび容量素子に相当する。
　図１０では、トランジスタ５００はトランジスタ５５０の上方に設けられ、トランジスタ３７および容量素子３８はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。
　なお図１０中、ＷＬ、ＬＢＬ、ＰＬ、ＧＢＬなどの符号は、図３Ｂなどの各配線に付した符号に相当する。配線ＰＬには定電位、配線ＷＬにはワード線を駆動する信号が与えられる。ワード線を駆動する信号が与えられる配線ＷＬを、定電位を与える配線ＰＬの上層に配置することで、素子層３０［１］の下層にある素子層５０へのノイズの影響を低減することができる。また容量素子３８を、定電位を与える配線ＰＬの上層に配置することで、素子層５０が有する増幅回路５１が駆動することによる素子層３０［１］へのノイズの影響を低減することができる。
　また配線ＬＢＬは、素子層３０［１］および素子層５０の層間に設けられる導電体を介して、素子層３０［１］が有するトランジスタ３７と、素子層５０が有するトランジスタ５００（図６Ｃのトランジスタ５２に相当）と、を接続するよう設けられる。配線ＧＢＬは、素子層５０および素子層２０の層間に設けられる導電体を介して、素子層５０が有するトランジスタ５００（図６Ｃのトランジスタ５５に相当）と、素子層２０が有するトランジスタ５５０（図７Ａのトランジスタ８５＿３などに相当）と、を接続するよう設けられる。
［トランジスタ５５０］
　トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　図１１Ｃに示すように、トランジスタ５５０は、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
　なお、トランジスタ５５０は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ヒ化ガリウム）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５５０をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタン、窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステン、アルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　トランジスタ５５０は、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
　また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板、または水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
　トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１×１０１６ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、トランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステン、モリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウム、銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１０では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
　上記において、導電体３５６を含む配線層について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を単層、または２層以上の積層構造にしてもよい。
［トランジスタ５００］
　次いで絶縁体３５４上に設けられるトランジスタ５００に適用可能なトランジスタの構成について、図１１Ａ、図１１Ｂに示すトランジスタ５００を参照して説明する。
　図１０に図示する絶縁体３５４上には、図１１Ａに図示する絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素、水素などに対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素、不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜または酸化窒化シリコン膜などを用いることができる。
　図１１Ａおよび図１１Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
　また、図１１Ａおよび図１１Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図１１Ａおよび図１１Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図１１Ａおよび図１１Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
　なお、本明細書などにおいて、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
　また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図１０、および図１１Ａに示すトランジスタ５００は一例であり、その構成に限定されず、回路構成、駆動方法などに応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　なお図１０では、金属酸化物５３０（金属酸化物５３０ａおよび金属酸化物５３０ｂ）の端部を越えて導電体５４２ａおよび導電体５４２ｂを延在させる場合を図示しているが、これに限らず、図１１Ａに図示するように導電体５４２ａおよび導電体５４２ｂの端部と、金属酸化物５３０と、の端部を揃える構成としてもよい。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるため、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
　本明細書等において、第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造およびプレーナ型構造とは異なる構造を有する。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面等）を包むように配置される構造を示す。Ｆｉｎ型構造、およびＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
　トランジスタを、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタをＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、又はＬＧＡＡ構造とすることで、酸化物５３０とゲート絶縁体との界面又は界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。したがって、トランジスタに流れる電流密度を向上させることが可能となるため、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度を高めることが期待できる。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに当該開口を埋め込むように導電体５０３ａ上に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。
　絶縁体５２０、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書などでは、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補償すること（「加酸素化処理」ともいう。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａおよび５４２ｂにゲッタリングされる場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素、不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、酸化物５３０などが有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、オフ電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、またはトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。
　なお、図１１Ａおよび図１１Ｂのトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、または４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。
　酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行ってもよいし、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行ってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
　また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
　また、図１１Ａでは、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。
　また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
　絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタンまたは、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコンまたは窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、およびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、および水素などの不純物が酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２ａおよび５４２ｂが酸化するのを抑制することができる。
　絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、オフ電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。
　第１のゲート電極として機能する導電体５６０は、図１１Ａおよび図１１Ｂでは２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構成としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。
　なお、本発明に用いることができるトランジスタは、図１１Ａ及び図１１Ｂに示すトランジスタ５００に限られるものではない。例えば、図１２に示す構造のトランジスタ５００を用いてもよい。図１２に示すトランジスタ５００は、絶縁体５５５が用いられている点、ならびに導電体５４２ａ（導電体５４２ａ１および導電体５４２ａ２）及び導電体５４２ｂ（導電体５４２ｂ１および導電体５４２ｂ２）が、積層構造である点において、図１１Ａ及び図１１Ｂに示すトランジスタと異なる。
　導電体５４２ａは、導電体５４２ａ１と、導電体５４２ａ１上の導電体５４２ａ２の積層構造であり、導電体５４２ｂは、導電体５４２ｂ１と、導電体５４２ｂ１上の導電体５４２ｂ２の積層構造である。酸化物５３０ｂに接する導電体５４２ａ１及び導電体５４２ｂ１は、金属窒化物などの酸化しにくい導電体であることが好ましい。これにより、酸化物５３０ｂに含まれる酸素によって、導電体５４２ａ及び導電体５４２ｂが過剰に酸化されるのを防ぐことができる。また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１より導電性が高い、金属層などの導電体であることが好ましい。これにより、導電体５４２ａ及び導電体５４２ｂを、導電性が高い配線または電極として機能させることができる。このようにして、活性層として機能する酸化物５３０の上面に接して、配線または電極として機能する導電体５４２ａ及び導電体５４２ｂが設けられた、半導体装置を提供することができる。
　導電体５４２ａ１、５４２ｂ１としては、金属窒化物を用いることが好ましく、例えば、タンタルを含む窒化物、チタンを含む窒化物、モリブデンを含む窒化物、タングステンを含む窒化物、タンタル及びアルミニウムを含む窒化物、チタン及びアルミニウムを含む窒化物などを用いることが好ましい。本発明の一態様においては、タンタルを含む窒化物が特に好ましい。また、例えば、ルテニウム、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　また、導電体５４２ａ２及び導電体５４２ｂ２は、導電体５４２ａ１及び導電体５４２ｂ１よりも、導電性が高いことが好ましい。例えば、導電体５４２ａ２及び導電体５４２ｂ２の膜厚を、導電体５４２ａ１及び導電体５４２ｂ１の膜厚より大きくすることが好ましい。導電体５４２ａ２及び導電体５４２ｂ２としては、上記導電体５６０ｂに用いることが可能な導電体を用いればよい。上記のような構造にすることで、導電体５４２ａ２及び導電体５４２ｂ２の抵抗を低減することができる。
　例えば、導電体５４２ａ１及び導電体５４２ｂ１として、窒化タンタルまたは窒化チタンを用い、導電体５４２ａ２及び導電体５４２ｂ２として、タングステンを用いることができる。
　図１２に示すように、トランジスタ５００のチャネル長方向の断面視において、導電体５４２ａ１と導電体５４２ｂ１の間の距離は、導電体５４２ａ２と導電体５４２ｂ２の間の距離より小さい。このような構成にすることで、ソースとドレインの間の距離をより短くし、それに応じてチャネル長を短くすることが可能になる。よって、トランジスタ５００の周波数特性を向上させることができる。このように、半導体装置の微細化を図ることで、動作速度の向上した半導体装置を提供することができる。
　絶縁体５５５は、窒化物などの酸化しにくい絶縁体であることが好ましい。絶縁体５５５は、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接して形成されており、導電体５４２ａ２、及び導電体５４２ｂ２を保護する機能を有する。絶縁体５５５は、酸化雰囲気に曝されるため、酸化されにくい無機絶縁体が好ましい。また、絶縁体５５５は、導電体５４２ａ２及び導電体５４２ｂ２に接するため、導電体５４２ａ２、５４２ｂ２を酸化させにくい、無機絶縁体であることが好ましい。よって、絶縁体５５５は、酸素に対するバリア性を有する絶縁性材料を用いることが好ましい。例えば、絶縁体５５５として、窒化シリコンを用いることができる。
　図１２に示すトランジスタ５００は、絶縁体５８０及び絶縁体５４４に開口を形成し、当該開口の側壁に接して絶縁体５５５を形成し、さらにマスクを用いて、導電体５４２ａ１と導電体５４２ｂ１を分断することで、形成される。ここで、上記開口は、導電体５４２ａ２と導電体５４２ｂ２の間の領域と重畳する。また、導電体５４２ａ１及び導電体５４２ｂ１の一部は、上記開口内に突出するように形成されている。よって、絶縁体５５５は、上記開口内で、導電体５４２ａ１の上面、導電体５４２ｂ１の上面、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接する。また、絶縁体５４５は、導電体５４２ａ１と導電体５４２ｂ１の間の領域において、酸化物５３０の上面と接する。
　導電体５４２ａ１と導電体５４２ｂ１を分断した後で、絶縁体５４５を成膜する前に、酸素を含む雰囲気で熱処理を行うことが好ましい。これにより、酸化物５３０ａ及び酸化物５３０ｂに酸素を供給して、酸素欠損の低減を図ることができる。さらに、絶縁体５５５が、導電体５４２ａ２の側面、及び導電体５４２ｂ２の側面に接して形成されていることで、導電体５４２ａ２及び導電体５４２ｂ２が過剰に酸化されるのを防ぐことができる。以上により、トランジスタの電気特性、及び信頼性を向上させることができる。また、同一基板上に複数形成されるトランジスタの電気特性のばらつきを抑制することができる。
　また、トランジスタ５００において、図１２に示すように、絶縁体５２４を島状に形成してもよい。ここで、絶縁体５２４は、酸化物５３０と側端部が概略一致するように形成してもよい。
　また、トランジスタ５００において、図１２に示すように、絶縁体５２２が絶縁体５１６及び導電体５０３と接する構成にしてもよい。言い換えると、図１１Ａ及び図１１Ｂに示す絶縁体５２０を設けない構成にしてもよい。
［トランジスタ３７、容量素子３８］
　図１３Ａ乃至図１３Ｃは、図１０の素子層３０［１］が有する各構成に適用可能な、メモリセル３２が有するトランジスタ３７及び容量素子３８の平面図および断面図である。図１３Ａは、メモリセル３２の平面図である。また、図１３Ｂ及び図１３Ｃは、メモリセル３２の断面図である。ここで、図１３Ｂは、図１３ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図１３Ｃは、図１３ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。なお、図１３Ａの平面図では、図の明瞭化のために一部の要素を省いている。
　図１３Ａ乃至図１３Ｃには、絶縁体１４０と、絶縁体１４０上の導電体１１０と、導電体１１０上のメモリセル３２と、導電体１１０上の絶縁体１８０と、絶縁体２８０と、メモリセル３２上の絶縁体２８３と、を図示している。絶縁体１４０、絶縁体１８０、絶縁体２８０、及び絶縁体２８３は、層間膜として機能する。導電体１１０は、配線として機能する。
　メモリセル３２は、導電体１１０上の容量素子３８と、容量素子３８上のトランジスタ３７と、を有する。
　容量素子３８は、導電体１１０上の導電体１１５と、導電体１１５上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、を有する。導電体１２０は一対の電極の一方（上部電極と呼ぶ場合がある）として機能し、導電体１１５は一対の電極の他方（下部電極と呼ぶ場合がある）として機能し、絶縁体１３０は誘電体として機能する。つまり、容量素子３８は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
　図１３Ｂ及び図１３Ｃに示すように、絶縁体１８０には、導電体１１０に達する開口部１９０が設けられている。導電体１１５の少なくとも一部は、開口部１９０に配置されている。なお、導電体１１５は、開口部１９０において導電体１１０の上面に接する領域と、開口部１９０において絶縁体１８０の側面に接する領域と、絶縁体１８０の上面の少なくとも一部に接する領域と、を有する。絶縁体１３０は、少なくとも一部が開口部１９０に位置するように配置されている。導電体１２０は、少なくとも一部が開口部１９０に位置するように配置されている。なお、導電体１２０は、図１３Ｂ及び図１３Ｃに示すように、開口部１９０を埋め込むように設けることが好ましい。
　容量素子３８は、開口部１９０において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、開口部１９０の深さを深くするほど、容量素子３８の静電容量を大きくすることができる。このように容量素子３８の単位面積当たりの静電容量を大きくすることにより、メモリセルアレイにおける読み出し動作を安定にすることができる。また、メモリセルの微細化または高集積化を推し進めることができる。
　開口部１９０の側壁は、導電体１１０の上面に対して垂直であることが好ましい。このとき、開口部１９０は円筒形状を有する。このような構成にすることで、メモリセルの微細化または高集積化を図ることができる。
　開口部１９０の側壁及び導電体１１０の上面に沿って導電体１１５及び絶縁体１３０が積層して設けられている。また、開口部１９０を埋めるように、絶縁体１３０上に導電体１２０が設けられている。このような構成を有する容量素子３８は、上述したトレンチ容量（深孔積層容量）に相当する。
　容量素子３８上に、絶縁体２８０が配置されている。つまり、導電体１１５、絶縁体１３０、及び導電体１２０の上に、絶縁体２８０が配置されている。別言すると、絶縁体２８０の下に、導電体１２０が配置されている。
　トランジスタ３７は、導電体１２０と、絶縁体２８０上の導電体２４０と、酸化物半導体２３０と、酸化物半導体２３０上の絶縁体２５０と、絶縁体２５０上の導電体２６０と、を有する。酸化物半導体２３０は半導体層として機能し、導電体２６０はゲート電極として機能し、絶縁体２５０はゲート絶縁体として機能し、導電体１２０はソース電極及びドレイン電極の一方として機能し、導電体２４０はソース電極及びドレイン電極の他方として機能する。
　図１３Ｂ及び図１３Ｃに示すように、絶縁体２８０及び導電体２４０には、導電体１２０に達する開口部２９０が設けられている。酸化物半導体２３０の少なくとも一部は、開口部２９０に配置されている。なお、酸化物半導体２３０は、開口部２９０において導電体１２０の上面に接する領域と、開口部２９０において導電体２４０の側面に接する領域と、導電体２４０の上面の少なくとも一部に接する領域と、を有する。絶縁体２５０は、少なくとも一部が開口部２９０に位置するように配置されている。導電体２６０は、少なくとも一部が開口部２９０に位置するように配置されている。なお、導電体２６０は、図１３Ｂ及び図１３Ｃに示すように、開口部２９０を埋め込むように設けることが好ましい。
　酸化物半導体２３０は、開口部２９０における導電体２４０の側面と接する領域と、導電体２４０の上面の一部と接する領域と、有する。このように、酸化物半導体２３０が導電体２４０の側面だけでなく上面にも接することで、酸化物半導体２３０と導電体２４０とが接する面積を大きくすることができる。
　図１３Ａ乃至図１３Ｃに示すように、トランジスタ３７は、容量素子３８と重なるように設けられる。また、トランジスタ３７の構造の一部が設けられる開口部２９０は、容量素子３８の構造の一部が設けられる開口部１９０と重なる領域を有する。特に、導電体１２０は、トランジスタ３７のソース電極及びドレイン電極の一方としての機能と、容量素子３８の上部電極としての機能とを有するため、トランジスタ３７と容量素子３８は、構造の一部を共有することになる。このような構成にすることで、平面視において、占有面積を大きく増加させることなく、トランジスタ３７及び容量素子３８を設けることができる。これにより、メモリセル３２の占有面積を低減できるため、メモリセル３２を高密度に配置し、記憶容量を大きくすることができる。
　メモリセル３２の回路図を図１３Ｄに示す。ここで、配線ＢＬは導電体２４０に対応し、配線ＷＬは導電体２６０に対応し、配線ＰＬは導電体１１０に対応する。図１３Ａ乃至図１３Ｃに示すように、導電体２６０はＹ方向に延在して設けられ、導電体２４０はＸ方向に延在して設けられることが好ましい。このような構成にすることで、配線ＢＬと、配線ＷＬは互いに交差して設けられる。また、図１３Ａでは、配線ＰＬ（導電体１１０）が面状に設けられているが、本発明はこれに限られるものではない。例えば、配線ＰＬは、配線ＷＬ（導電体２６０）に平行に設けられてもよいし、配線ＢＬ（導電体２４０）に平行に設けられてもよい。
　容量素子３８は、導電体１１５と、絶縁体１３０と、導電体１２０と、を有する。また、導電体１１５の下方に導電体１１０が設けられている。導電体１１５は、導電体１１０と接する領域を有する。
　導電体１１０は、絶縁体１４０上に設けられる。導電体１１０は、配線ＰＬとして機能し、例えば、面状に設けることができる。導電体１１０としては、導電体を、単層または積層で用いることができる。例えば、導電体１１０として、タングステンなどの、導電性が高い導電性材料を用いることができる。このように導電性が高い導電性材料を用いることで、導電体１１０の導電性を向上させ、配線ＰＬとして十分に機能させることができる。
　また、導電体１１５は、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを、単層または積層で用いることが好ましい。例えば、窒化チタン、又はシリコンを添加したインジウム錫酸化物などを用いてもよい。又は、例えば、タングステンの上に窒化チタンを積層した構造にしてもよい。又は、例えば、第１の窒化チタンの上にタングステンを積層し、当該タングステンの上に第２の窒化チタンを積層した構造にしてもよい。このような構造にすることで、絶縁体１３０に酸化物絶縁体を用いる場合、絶縁体１３０によって導電体１１０が酸化されるのを抑制できる。また、絶縁体１８０に酸化物絶縁体を用いる場合、絶縁体１８０によって導電体１１０が酸化されるのを抑制できる。
　絶縁体１３０は、導電体１１５上に設けられる。絶縁体１３０は、導電体１１５の上面及び側面に接するように設けられる。つまり、絶縁体１３０は、導電体１１０の側端部を覆う構造にすることが好ましい。これにより、導電体１１５と導電体１２０がショートするのを防ぐことができる。
　また、絶縁体１３０の側端部と導電体１１５の側端部が一致する構造にしてもよい。このような構造にすることで、絶縁体１３０と導電体１１５を同一のマスクを用いて形成することができ、素子層３０［１］の作製工程を簡略化することができる。
　絶縁体１３０として、比誘電率が高い材料、所謂ｈｉｇｈ−ｋ材料を用いることが好ましい。絶縁体１３０としてｈｉｇｈ−ｋ材料を用いることで、リーク電流を抑制できる程度に絶縁体１３０を厚くし、且つ容量素子３８の静電容量を十分確保することができる。
　また、絶縁体１３０は、ｈｉｇｈ−ｋ材料からなる絶縁層を積層して用いることが好ましく、比誘電率が高い（ｈｉｇｈ−ｋ）材料と、当該ｈｉｇｈ−ｋ材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。例えば、絶縁体１３０として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子３８の静電破壊を抑制できる。
　また、絶縁体１３０として、強誘電性を有しうる材料を用いてもよい。強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）などの金属酸化物が挙げられる。また、強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、ジルコニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウムなどから選ばれた一つまたは複数）を添加した材料が挙げられる。ここで、ハフニウム原子の原子数と元素Ｊ１の原子数の比は適宜設定することができ、例えば、ハフニウム原子の原子数と元素Ｊ１の原子数の比を１：１またはその近傍にすればよい。また、強誘電性を有しうる材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、ハフニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、ストロンチウム）などから選ばれた一つまたは複数）を添加した材料、などが挙げられる。また、ジルコニウム原子の原子数と元素Ｊ２の原子数の比は適宜設定することができ、例えば、ジルコニウム原子の原子数と元素Ｊ２の原子数の比を１：１またはその近傍にすればよい。また、強誘電性を有しうる材料として、チタン酸鉛（ＰｂＴｉＯＸ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。
　また、強誘電性を有しうる材料としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、アルミニウム、ガリウム、インジウムなどから選ばれた一つまたは複数である。また、元素Ｍ２は、ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、クロムなどから選ばれた一つまたは複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属酸化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電性を有しうる材料としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。なお、元素Ｍ３は、マグネシウム、カルシウム、ストロンチウム、亜鉛、カドミウムなどから選ばれた一つまたは複数である。ここで、元素Ｍ１の原子数、元素Ｍ２の原子数、および元素Ｍ３の原子数の比は適宜設定することができる。
　また、強誘電性を有しうる材料としては、ＳｒＴａＯ２Ｎ、ＢａＴａＯ２Ｎなどのペロブスカイト型酸窒化物、κアルミナ型構造のＧａＦｅＯ３などが挙げられる。
　なお、上記の説明においては、金属酸化物、及び金属窒化物について例示したがこれに限定されない。例えば、上述の金属酸化物に窒素が添加された金属酸窒化物、または上述の金属窒化物に酸素が添加された金属窒酸化物などを用いてもよい。
　また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物または化合物を用いることができる。または、絶縁体１３０を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、上記に列挙した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料のみを強誘電体と呼ぶだけでなく、強誘電性を有しうる材料とも呼んでいる。
　ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。ここで、絶縁体１３０の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）にすることができる。例えば、膜厚を、８ｎｍ以上１２ｎｍ以下にすることが好ましい。薄膜化することができる強誘電体層とすることで、容量素子３８を、微細化されたトランジスタなどの半導体素子に組み合わせて半導体装置を形成することができる。なお、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、強誘電体層、金属酸化物膜、または金属窒化物膜と呼ぶ場合がある。また、このような、強誘電体層、金属酸化物膜、または金属窒化物膜を有する装置を、本明細書等において、強誘電体デバイスと呼ぶ場合がある。
　また、ハフニウム及びジルコニウムの一方又は両方を含む金属酸化物は、微小な面積でも強誘電性を有しうることができるため、好ましい。例えば、強誘電体層の上面視における面積（占有面積）が、１００μｍ２以下、１０μｍ２以下、１μｍ２以下、又は０．１μｍ２以下であっても、強誘電性を有することができる。また、１００００ｎｍ２以下、又は１０００ｎｍ２以下であっても、強誘電性を有する場合がある。面積が小さい強誘電体層とすることで、容量素子３８の占有面積を小さくすることができる。
　強誘電体は、絶縁体であって、外部から電場を与えることによって内部に分極が生じ、かつ当該電場をゼロにしても分極が残る性質を有する。このため、当該材料を誘電体として用いた容量素子（以下、強誘電体キャパシタと呼ぶ場合がある）を用いて、不揮発性の記憶素子を形成することができる。強誘電体キャパシタを用いた、不揮発性の記憶素子は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、強誘電体メモリなどと呼ばれることがある。例えば、強誘電体メモリは、トランジスタと、強誘電体キャパシタを有し、トランジスタのソースおよびドレインの一方が、強誘電体キャパシタの一方の端子に電気的に接続された構成を有する。よって、容量素子３８として強誘電体キャパシタを用いる場合、本実施の形態で示すメモリセルは、強誘電体メモリとして機能する。
　なお、強誘電性は、外部電場により強誘電体層に含まれる結晶の酸素又は窒素が変位することで、発現するとされている。また、強誘電性の発現は、強誘電体層に含まれる結晶の結晶構造に依存すると推定される。よって、絶縁体１３０が強誘電性を発現するには、絶縁体１３０は結晶を含む必要がある。特に絶縁体１３０は、直方晶系の結晶構造を有する結晶を含むと、強誘電性が発現するため好ましい。なお、絶縁体１３０に含まれる結晶の結晶構造としては、立方晶系、正方晶系、直方晶系、単斜晶系、及び六方晶系の中から選ばれるいずれか一または複数であってもよい。また、絶縁体１３０は、アモルファス構造を有していてもよい。このとき、絶縁体１３０は、アモルファス構造と、結晶構造とを有する複合構造としてもよい。
　導電体１２０は、絶縁体１３０の上面の一部に接して設けられる。また、導電体１２０の側端部は、Ｘ方向及びＹ方向のいずれにおいても、導電体１１５の側端部よりも内側に位置することが好ましい。なお、絶縁体１３０が導電体１１５の側端部を覆う構造においては、導電体１２０の側端部は、導電体１１５の側端部よりも外側に位置してもよい。
　導電体１２０としては、後述する［導電体］の項目に記載の導電体を、単層または積層で用いることができる。導電体１２０として、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。また、例えば、窒化チタンの上に窒化タンタルを積層した構造にしてもよい。この場合、窒化チタンが絶縁体１３０に接し、窒化タンタルが酸化物半導体２３０に接する。このような構造にすることで、酸化物半導体２３０によって導電体１２０が過剰に酸化されるのを抑制できる。また、絶縁体１３０に酸化物絶縁体を用いる場合、絶縁体１３０によって導電体１２０が過剰に酸化されるのを抑制できる。又は、導電体１２０として、例えば、窒化チタンの上にタングステンを積層した構造にしてもよい。
　また、導電体１２０は、酸化物半導体２３０と接する領域を有するため、後述する［導電体］の項目に記載の酸素を含む導電性材料を用いることが好ましい。導電体１２０として酸素を含む導電性材料を用いることで、導電体１２０が酸素を吸収しても導電性を維持することができる。また、絶縁体１３０として酸化ジルコニウムなどの酸素を含む絶縁体を用いる場合においても、導電体１２０は導電性を維持できるため好適である。導電体１２０として、例えば、インジウム錫酸化物（ＩＴＯともいう）、シリコンを添加したインジウム錫酸化物（ＩＴＳＯともいう）、インジウム亜鉛酸化物（ＩＺＯ（登録商標）ともいう）などを単層または積層で用いることができる。
　絶縁体１８０は層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体１８０としては、比誘電率が低い材料を含む絶縁体を、単層または積層で用いることができる。酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。このとき、絶縁体１８０は、少なくともシリコンと、酸素と、を有する。
　図１３Ａ乃至図１３Ｃに示すように、トランジスタ３７は、導電体１２０と、絶縁体２８０上の導電体２４０と、開口部２９０において露出している導電体１２０の上面、開口部２９０における絶縁体２８０の側面、開口部２９０における導電体２４０の側面、及び導電体２４０の上面の少なくとも一部に接して設けられた酸化物半導体２３０と、酸化物半導体２３０の上面に接して設けられた絶縁体２５０と、絶縁体２５０の上面に接して設けられた導電体２６０と、を有する構成にすることができる。
　トランジスタ３７の構成要素の少なくとも一部は、開口部２９０に配置される。ここで、開口部２９０の底部は、導電体１２０の上面であり、開口部２９０の側壁は、絶縁体２８０の側面、及び導電体２４０の側面である。
　開口部２９０の側壁は、導電体１１０の上面に対して垂直であることが好ましい。このとき、開口部２９０は円筒形状を有する。このような構成にすることで、メモリセルの微細化または高集積化を図ることができる。
　また、本実施の形態では、平面視において開口部２９０が円形である例について示したが、本発明はこれに限られるものではない。例えば、平面視において開口部２９０が、楕円などの略円形状、四角形などの多角形状、四角形等の多角形の角部を丸めた形状になっていてもよい。このとき、開口部２９０の最大幅は、開口部２９０の最上部の形状に合わせて適宜算出するとよい。例えば、平面視において開口部が四角形である場合、開口部２９０の最大幅は、開口部２９０の最上部の対角線の長さとするとよい。
　酸化物半導体２３０、絶縁体２５０、及び導電体２６０の開口部２９０に配置される部分は、開口部２９０の形状を反映して設けられる。よって、開口部２９０の底部及び側壁を覆うように酸化物半導体２３０が設けられ、酸化物半導体２３０を覆うように絶縁体２５０が設けられ、開口部２９０の形状を反映した絶縁体２５０の凹部を埋め込むように導電体２６０が設けられる。
　ここで、図１３Ｂにおける酸化物半導体２３０及びその近傍の拡大図を図１４Ａに示す。また、導電体２４０を含む、ＸＹ平面における断面図を、図１４Ｂに示す。
　図１４Ａに示すように、酸化物半導体２３０は、領域２３０ｉと、領域２３０ｉを挟むように設けられる領域２３０ｎａ及び領域２３０ｎｂと、を有する。
　領域２３０ｎａは、酸化物半導体２３０の導電体１２０と接する領域である。領域２３０ｎａの少なくとも一部は、トランジスタ３７のソース領域及びドレイン領域の一方として機能する。領域２３０ｎｂは、酸化物半導体２３０の導電体２４０と接する領域である。領域２３０ｎｂの少なくとも一部は、トランジスタ３７のソース領域及びドレイン領域の他方として機能する。図１４Ｂに示すように、導電体２４０は酸化物半導体２３０の外周全体に接する。よって、トランジスタ３７のソース領域及びドレイン領域の他方は、酸化物半導体２３０の、導電体２４０と同じ層に形成される部分の外周全体に形成されうる。
　領域２３０ｉは、酸化物半導体２３０の、領域２３０ｎａと領域２３０ｎｂの間の領域である。領域２３０ｉの少なくとも一部が、トランジスタ３７のチャネル形成領域として機能する。つまり、トランジスタ３７のチャネル形成領域は、酸化物半導体２３０の、導電体１２０と導電体２４０の間の領域に位置する。また、トランジスタ３７のチャネル形成領域は、酸化物半導体２３０の、絶縁体２８０と接する領域またはその近傍の領域に位置する、ということもできる。
　トランジスタ３７のチャネル長は、ソース領域とドレイン領域の間の距離となる。つまり、トランジスタ３７のチャネル長は、導電体１２０上の絶縁体２８０の厚さによって決定される、ということができる。図１４Ａは、トランジスタ３７のチャネル長Ｌを破線の両矢印で示している。チャネル長Ｌは、断面視において、酸化物半導体２３０と導電体１２０が接する領域の端部と、酸化物半導体２３０と導電体２４０が接する領域の端部との距離となる。つまり、チャネル長Ｌは、断面視における絶縁体２８０の開口部２９０側の側面の長さに相当する。
　従来のトランジスタでは、チャネル長がフォトリソグラフィの露光限界で設定されていたが、本発明においては、絶縁体２８０の膜厚でチャネル長を設定することができる。よって、トランジスタ３７のチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上）にすることができる。これにより、トランジスタ３７のオン電流が大きくなり、周波数特性の向上を図ることができる。よって、メモリセル３２の読み出し速度及び書き込み速度を向上させることができるため、動作速度が速い記憶装置を提供できる。
　さらに、上記のように、開口部２９０に、チャネル形成領域、ソース領域、及びドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、及びドレイン領域が、ＸＹ平面上に別々に設けられていた、従来のトランジスタを比較して、トランジスタ３７の占有面積を低減できる。これにより、記憶装置を高集積化することができるため、単位面積当たりの記憶容量を大きくすることができる。
　また、酸化物半導体２３０のチャネル形成領域を含むＸＹ平面においても、図１４Ｂと同様に、酸化物半導体２３０、絶縁体２５０、及び導電体２６０は、同心円状に設けられる。よって、中心に設けられた導電体２６０の側面は、絶縁体２５０を介して、酸化物半導体２３０の側面と対向する。つまり、平面視において、酸化物半導体２３０の周全体がチャネル形成領域になる。このとき、例えば、酸化物半導体２３０の外周の長さによって、トランジスタ３７のチャネル幅が決まる。つまり、トランジスタ３７のチャネル幅は、開口部２９０の最大幅（平面視において開口部２９０が円形である場合は最大径）の大きさによって決定される、ということができる。図１４Ａ及び図１４Ｂは、開口部２９０の最大幅Ｄを二点鎖線の両矢印で示している。図１４Ｂは、トランジスタ３７のチャネル幅Ｗを一点鎖線の両矢印で示している。開口部２９０の最大幅Ｄの大きさを大きくすることで、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。
　フォトリソグラフィ法を用いて開口部２９０を形成する場合、開口部２９０の最大幅Ｄはフォトリソグラフィの露光限界で設定される。また、開口部２９０の最大幅Ｄは、開口部２９０に設ける、酸化物半導体２３０、絶縁体２５０、及び導電体２６０それぞれの膜厚によって設定される。開口部２９０の最大幅Ｄは、例えば、５ｎｍ以上、１０ｎｍ以上、又は２０ｎｍ以上であって、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、又は３０ｎｍ以下が好ましい。なお、平面視において開口部２９０が円形である場合、開口部２９０の最大幅Ｄは開口部２９０の直径に相当し、チャネル幅Ｗは“Ｄ×π”と算出することができる。
　また、本発明の一態様のメモリセル３２においては、トランジスタ３７のチャネル長Ｌは、少なくともトランジスタ３７のチャネル幅Ｗよりも小さいことが好ましい。本発明の一態様に係るトランジスタ３７のチャネル長Ｌは、トランジスタ３７のチャネル幅Ｗに対し、０．１倍以上０．９９倍以下、好ましくは０．５倍以上０．８倍以下である。このような構成にすることで、良好な電気特性及び高い信頼性を有するトランジスタを実現できる。
　また、平面視で円形になるように開口部２９０を形成することで、酸化物半導体２３０、絶縁体２５０、及び導電体２６０は、同心円状に設けられる。これにより、導電体２６０と酸化物半導体２３０の距離が概略均一になるため、酸化物半導体２３０にゲート電界を概略均一に印加することができる。
　半導体層に酸化物半導体を用いるトランジスタのチャネル形成領域は、ソース領域及びドレイン領域よりも、酸素欠損が少ない、または水素、窒素、金属元素などの不純物濃度が低いことが好ましい。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合があるため、チャネル形成領域においては、ＶＯＨも低減されていることが好ましい。このように、トランジスタのチャネル形成領域は、キャリア濃度が低い高抵抗領域である。よってトランジスタのチャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
　また、半導体層に酸化物半導体を用いるトランジスタのソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い、または水素、窒素、金属元素などの不純物濃度が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、トランジスタのソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
　なお、図１３Ｂ及び図１３Ｃでは、開口部２９０の側壁が導電体１１０の上面に対して垂直となるように、開口部２９０を設けているが、本発明はこれに限られるものではない。例えば、開口部２９０の側壁は、テーパー形状になってもよい。
　また、図１３Ｃでは、酸化物半導体２３０の側端部が、導電体２４０の側端部より内側に位置する構成を示している。なお、本発明はこれに限られるものではない。例えば、Ｙ方向において、酸化物半導体２３０の側端部と導電体２４０の側端部が一致する構造にしてもよい。又は、酸化物半導体２３０の側端部が、導電体２４０の側端部より外側に位置する構造にしてもよい。
　酸化物半導体２３０として用いる金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。酸化物半導体２３０としてバンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。オフ電流が小さいトランジスタをメモリセルに用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて少ないため、メモリセルアレイの消費電力を十分に低減できる。なお、一般的なＤＲＡＭにおいては、リフレッシュ動作の頻度を約１回／６０ｍｓｅｃとする必要があるが、本発明の一態様の半導体装置においては、リフレッシュ動作の頻度を約１回／１０ｓｅｃと、１０倍以上または１００倍以上のリフレッシュ動作の頻度とすることができる。なお、本発明の一態様の半導体装置とすることで、リフレッシュ動作は、１ｓｅｃ以上１００ｓｅｃ以下、好ましくは、５ｓｅｃ以上５０ｓｅｃ以下に１回の頻度とすることができる。
　なお、酸化物半導体２３０としては、金属酸化物を、単層または積層で用いることができる。
　酸化物半導体２３０として、具体的には、Ｉｎ：Ｍ：Ｚｎ＝１：３：２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：３：４［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２［原子数比］もしくはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：２［原子数比］もしくはその近傍の組成、またはＩｎ：Ｍ：Ｚｎ＝４：２：３［原子数比］もしくはその近傍の組成の金属酸化物を用いればよい。なお、近傍の組成とは、所望の原子数比の±３０％の範囲を含む。また、元素Ｍとして、ガリウムを用いることが好ましい。
　金属酸化物の形成には、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を好適に用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、形成後の金属酸化物の組成はスパッタリングターゲットの組成と異なる場合がある。特に、亜鉛は、形成後の金属酸化物における含有率が、スパッタリングターゲットと比較して５０％程度にまで減少する場合がある。
　酸化物半導体２３０は、結晶性を有することが好ましい。結晶性を有する酸化物半導体として、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、単結晶酸化物半導体等が挙げられる。酸化物半導体２３０として、ＣＡＡＣ−ＯＳ又はｎｃ−ＯＳを用いることが好ましく、ＣＡＡＣ−ＯＳを用いることが特に好ましい。
　ＣＡＡＣ−ＯＳは、複数の層状の結晶領域を有し、ｃ軸が被形成面の法線方向に配向していることが好ましい。例えば、酸化物半導体２３０は、開口部２９０の側壁、特に絶縁体２８０の側面に対して、概略平行な層状の結晶を有することが好ましい。このような構成にすることで、トランジスタ３７のチャネル長方向に対して、酸化物半導体２３０の層状の結晶が概略平行に形成されるため、トランジスタのオン電流を大きくすることができる。
　なお、図１３Ｂ及び図１３Ｃでは、酸化物半導体２３０を単層で示したが、本発明はこれに限られるものではない。酸化物半導体２３０は、化学組成が異なる複数の酸化物層の積層構造を有してもよい。例えば、上記金属酸化物から選ばれる複数種を適宜積層する構造にしてもよい。
＜その他の変形例＞
　図１５には、上記説明した半導体装置の変形例について説明する図である。図１５に示す半導体装置１０Ｘは、図１Ｂで説明した素子層５０を省略した斜視概略図の構成例である。素子層５０が有する増幅回路５１は、素子層２０に設ける構成とする。素子層２０に設けられる増幅回路５１は、素子層２０に設けられる配線ＧＢＬを介してセンスアンプ６６と接続される。
　図１５の構成とすることで、素子層２０における周辺回路２２の占有面積が増大するものの、素子層２０上に設ける素子層５０を省略することができるため、半導体装置の製造コストを低減できる。
　図１６には、上記説明した半導体装置の変形例について説明する図である。図１６に示す断面模式図は、図１３Ａ乃至図１３Ｃで説明したトランジスタの構成を図１０における素子層５０が有するトランジスタ５００に適用した図である。
　図１６中、ＷＬ、ＬＢＬ、ＰＬ、ＧＢＬなどの符号は、図３Ｂなどの各配線に付した符号に相当する。配線ＰＬには定電位、配線ＷＬにはワード線を駆動する信号が与えられる。ワード線を駆動する信号が与えられる配線ＷＬを、定電位を与える配線ＰＬの上層に配置することで、素子層３０［１］の下層にある素子層５０へのノイズの影響を低減することができる。また容量素子３８を、定電位を与える配線ＰＬの上層に配置することで、素子層５０が有する増幅回路５１が駆動することによる素子層３０［１］へのノイズの影響を低減することができる。
　配線ＬＢＬは、素子層３０［１］および素子層５０の層間に設けられる導電体を介して、素子層３０［１］が有するトランジスタ３７と、素子層５０が有するトランジスタ５００Ｖ（図６Ｃのトランジスタ５２に相当）と、を接続するよう設けられる。配線ＧＢＬは、素子層５０および素子層２０の層間に設けられる導電体を介して、素子層５０が有するトランジスタ５００Ｖ（図６Ｃのトランジスタ５５に相当）と、素子層２０が有するトランジスタ５５０（図７Ａのトランジスタ８５＿３などに相当）と、を接続するよう設けられる。
　図１６に図示する素子層５０に適用されるトランジスタ５００Ｖは、図１４Ａ、図１４Ｂで説明したように、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。そのためトランジスタ５００Ｖを有する増幅回路５１は、動作速度が高められた構成とすることができる。
　以上、本実施の形態に示す構成、方法などは、少なくともその一部を、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
［ＯＳトランジスタ］
　ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上である。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
　また、高純度真性又は実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素等が挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。
　また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性（ゲート電極に電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨはできる限り低減されていることが好ましい。
　また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減することができる。
　また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ショートチャネル効果：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ：ＳＣＥともいう）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて少ないトランジスタである。
　なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、漏れ電流の増大などがある。ここで、Ｓ値とは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
　ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、Ｓｉトランジスタと比較して、ＯＳトランジスタは、ソース領域−チャネル形成領域間の特性長、及びドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
　チャネル形成領域がｉ型又は実質的にｉ型となるまで、酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタではＣｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域との間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域がｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造と、捉えることもできる。
　ＯＳトランジスタを、上記の構造とすることで、半導体装置を微細化または高集積化しても良好な電気特性を有することができる。例えば、ＯＳトランジスタのゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較してチャネル長の短いトランジスタに好適に用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
　また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さいこと、チャネル長の短いトランジスタの作製が可能なこと、といった優れた効果を有する。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターは、低消費電力化といった高性能化に有効である。
［電子部品］
　電子部品７０９が実装された基板（実装基板７０４）の斜視図を、図１７Ａに示す。図１７Ａに示す電子部品７０９は、モールド７１１内に半導体装置７１０を有している。図１７Ａは、電子部品７０９の内部を示すために、一部の記載を省略している。電子部品７０９は、モールド７１１の外側にランド７１２を有する。ランド７１２は電極パッド７１３と電気的に接続され、電極パッド７１３は半導体装置７１０とワイヤ７１４を介して電気的に接続されている。電子部品７０９は、例えばプリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
　また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシック積層の構成とすることができる。モノリシック積層の構成では、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、および、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシック積層の構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリとのインターフェース部分の動作を高速にすることが可能となる。
　また、オンチップメモリの構成とすることで、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
　また、記憶層７１６が有する、複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックで積層することが好ましい。複数のメモリセルアレイをモノリシック積層の構成とすることで、メモリのバンド幅、及びメモリのアクセスレイテンシのいずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量であり、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシック積層の構成とすることが困難である。そのため、モノリシック積層の構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
　また、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、または窒化ガリウム（ＧａＮ）などが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
　次に、電子部品７３０の斜視図を図１７Ｂに示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）又はＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、及び複数の半導体装置７１０が設けられている。
　電子部品７３０では、半導体装置７１０を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）等の集積回路に用いることができる。
　パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、又は、ガラスエポキシ基板を用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、又は樹脂インターポーザを用いることができる。
　インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層又は多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」又は「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶを用いることもできる。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いた、ＳｉＰ及びＭＣＭ等では、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　一方で、シリコンインターポーザ、及びＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いたモノリシック積層の構成が好適である。ＴＳＶを用いて積層したメモリセルアレイと、モノリシック積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
　また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、半導体装置７１０と半導体装置７３５の高さを揃えることが好ましい。
　電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図１７Ｂでは、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品７３０は、ＢＧＡ及びＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。実装方法としては、例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、及び、ＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）が挙げられる。
［電子機器］
　次に、電子機器６５００の斜視図を図１８Ａに示す。図１８Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、及び制御装置６５０９などを有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６５０２、制御装置６５０９などに適用することができる。
　図１８Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、表示部６６１５、制御装置６６１６などに適用することができる。なお、本発明の一態様の半導体装置を、上述の制御装置６５０９、及び制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
［大型計算機］
　次に、大型計算機５６００の斜視図を図１８Ｃに示す。図１８Ｃに示す大型計算機５６００には、ラック５６１０にラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
　計算機５６２０は、例えば、図１８Ｄに示す斜視図の構成とすることができる。図１８Ｄにおいて、計算機５６２０は、マザーボード５６３０を有し、マザーボード５６３０は、複数のスロット５６３１、複数の接続端子を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
　図１８Ｅに示すＰＣカード５６２１は、ＣＰＵ、ＧＰＵ、記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図１８Ｅには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参照すればよい。
　接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅなどが挙げられる。
　接続端子５６２３、接続端子５６２４、接続端子５６２５は、例えば、ＰＣカード５６２１に対して電力供給、信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、ＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、接続端子５６２５から映像信号を出力する場合、それぞれの規格としては、ＨＤＭＩ（登録商標）などが挙げられる。
　半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
　半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２を電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、ＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、電子部品７３０を用いることができる。
　半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２を電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、電子部品７０９を用いることができる。
　大型計算機５６００は並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習、および推論に必要な大規模の計算を行うことができる。
［宇宙用機器］
　本発明の一態様の半導体装置は、情報を処理および記憶する機器などの宇宙用機器に好適に用いることができる。
　本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり放射線に対する耐性が高いため、放射線が入射しうる環境において好適に用いることができる。例えば、ＯＳトランジスタは、宇宙空間にて使用する場合に好適に用いることができる。
　図１９には、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図１９においては、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書に記載の宇宙空間は、熱圏、中間圏、及び成層圏を含んでもよい。
　また、図１９には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、且つ宇宙空間においても高い信頼性を有するため好適である。
　また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線として、例えば、Ｘ線、及びガンマ線に代表される電磁波（電磁放射線）、並びにアルファ線、ベータ線、中性子線、陽子線、重イオン線、中間子線などに代表される粒子放射線が挙げられる。
　ソーラーパネル６８０２に太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えばソーラーパネルに太陽光が照射されない状況、またはソーラーパネルに照射される太陽光の光量が少ない状況では、生成される電力が少なくなる。よって、人工衛星６８００が動作するために必要な電力が生成されない可能性がある。生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００に二次電池６８０５を設けるとよい。なお、ソーラーパネルは、太陽電池モジュールと呼ばれる場合がある。
　人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信され、たとえば地上に設けられた受信機、または他の人工衛星が当該信号を受信することができる。人工衛星６８００が送信した信号を受信することにより、当該信号を受信した受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
　また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、及び記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７には、本発明の一態様である半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり放射線が入射しうる環境においても信頼性が高く、好適に用いることができる。
　また、人工衛星６８００は、センサを有する構成とすることができる。たとえば、可視光センサを有する構成とすることにより、人工衛星６８００は、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。または、熱赤外センサを有する構成とすることにより、人工衛星６８００は、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、たとえば地球観測衛星としての機能を有することができる。
　なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。例えば、本発明の一態様の半導体装置は、宇宙船、宇宙カプセル、宇宙探査機などの宇宙用機器に好適に用いることができる。
　以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能なこと、放射線耐性が高いこと、といった優れた効果を有する。
［データセンター］
　本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに好適に用いることができる。データセンターは、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、あるいはデータの保持に要する冷却設備の確保、など建屋の大型化が必要となる。
　データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、データを保持する半導体装置の小型化を図ることができる。そのため、ストレージシステムの小型化、データを保持するための電源の小型化、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
　また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱によるその回路自体、周辺回路、およびモジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よってデータセンターの信頼性を高めることができる。
　図２０にデータセンターに適用可能なストレージシステムを示す。図２０に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。ホスト７００１とストレージ７００３とは、ストレージエリアネットワーク７００４（Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋ：ＳＡＮと図示）およびストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている形態を図示している。
　ホスト７００１は、ストレージ７００３に記憶されたデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
　ストレージ７００３は、フラッシュメモリを用いることで、データのアクセススピード、つまりデータの記憶及び出力に要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの記憶及び出力を短くしている。
　上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
　上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、リフレッシュする頻度を減らし、消費電力を小さくすることができる。またメモリセルアレイを積層する構成とすることで小型化が可能である。
　なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力を低減させる効果が期待される。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため地球温暖化対策としても有効である。
　本実施の形態に示す構成、構造、方法などは、他の実施の形態などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
＜本明細書等の記載に関する付記＞
　以上の実施の形態、及び実施の形態における各構成の説明について、以下に付記する。
　各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
　また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
　また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
　本明細書等において、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、またはソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
　また、本明細書等において「電極」または「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、複数の「電極」または「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
　なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
　本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。
　本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
　また本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。
１０：半導体装置、２０：素子層、２２：周辺回路、３０：素子層、３１：メモリセルアレイ、３２：メモリセル、３７：トランジスタ、３８：容量素子、５０：素子層、５１：増幅回路、６６Ａ：領域、６６：センスアンプ

Claims (5)

  1. 　読み出し回路が設けられた第１素子層と、
    　増幅回路が設けられた第２素子層と、
    　メモリセルが設けられた第３素子層と、を有し、
    　前記第２素子層は、前記第１素子層上に積層して設けられ、
    　前記第３素子層は、前記第２素子層上に積層して設けられ、
    　前記メモリセルと前記増幅回路とは、第１ビット線を介して電気的に接続され、
    　前記増幅回路と前記読み出し回路とは、第２ビット線を介して電気的に接続され、
    　前記増幅回路は、前記第１ビット線の電位に応じた信号を前記第２ビット線に伝える機能を有し、
    　前記増幅回路は、チャネル形成領域を有する第１半導体層が酸化物半導体を有する第１トランジスタを有し、
    　前記メモリセルは、チャネル形成領域を有する第２半導体層が酸化物半導体を有する第２トランジスタ、および容量素子を有し、
    　前記第１半導体層は、前記第１素子層が設けられる基板の表面に対して水平な方向に設けられ、
    　前記第２半導体層は、前記第１素子層が設けられる基板の表面に対して垂直な方向に設けられる、半導体装置。
  2. 　請求項１において、
    　前記容量素子は、前記第３素子層に設けられた開口部に設けられ、
    　前記開口部は、前記第２半導体層と重なる領域を有する、半導体装置。
  3. 　請求項１において、
    　前記第１トランジスタは、ゲートおよびバックゲートを有し、
    　前記バックゲートは、前記ゲートと重なる領域を有する、半導体装置。
  4. 　請求項１において、
    　前記第３素子層は、複数の素子層が積層して設けられる、半導体装置。
  5. 　請求項１において、
    　前記酸化物半導体は、Ｉｎ、Ｇａ、及びＺｎを有する、半導体装置。
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