WO2024089570A1 - 半導体装置 - Google Patents

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WO2024089570A1
WO2024089570A1 PCT/IB2023/060658 IB2023060658W WO2024089570A1 WO 2024089570 A1 WO2024089570 A1 WO 2024089570A1 IB 2023060658 W IB2023060658 W IB 2023060658W WO 2024089570 A1 WO2024089570 A1 WO 2024089570A1
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transistor
insulator
conductor
oxide
bit line
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PCT/IB2023/060658
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Inventor
黒川義元
松嵜隆徳
小林英智
Original Assignee
株式会社半導体エネルギー研究所
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Publication date
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    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region

Definitions

  • One aspect of the present invention relates to a semiconductor device.
  • one aspect of the present invention is not limited to the above technical field.
  • the technical field of one aspect of the invention disclosed in this specification relates to an object, a method, a driving method, or a manufacturing method.
  • one aspect of the present invention relates to a process, a machine, a manufacture, or a composition of matter.
  • examples of the technical field of one aspect of the present invention disclosed in this specification include semiconductor devices, display devices, light-emitting devices, power storage devices, optical devices, imaging devices, lighting devices, arithmetic devices, control devices, storage devices, input devices, output devices, input/output devices, signal processing devices, arithmetic processing devices, electronic computers, electronic devices, driving methods thereof, or manufacturing methods thereof.
  • a CPU is a collection of semiconductor elements that have semiconductor integrated circuits formed into chips by processing semiconductor wafers and on which electrodes that serve as connection terminals are formed.
  • circuits such as LSIs, CPUs, and memories are mounted on circuit boards (e.g., printed wiring boards) and used as components in various electronic devices.
  • circuit boards e.g., printed wiring boards
  • transistors are widely used in electronic devices such as integrated circuits (ICs) and image display devices (also simply referred to as display devices).
  • ICs integrated circuits
  • image display devices also simply referred to as display devices.
  • Silicon-based semiconductor materials are widely known as semiconductor thin films that can be used in transistors, but oxide semiconductors are also attracting attention as other materials.
  • Patent Document 1 discloses a low-power CPU that utilizes the property of a transistor using an oxide semiconductor that the off-state current is small.
  • Patent Document 2 discloses a storage device that can retain stored contents for a long period of time by utilizing the property of a transistor using an oxide semiconductor that the off-state current is small, and a low-power memory that utilizes the storage device to reduce the frequency of refreshing data.
  • Patent Document 3 and Non-Patent Document 1 disclose a technique for increasing the density of integrated circuits by stacking a first transistor using an oxide semiconductor film and a second transistor using an oxide semiconductor film to provide multiple overlapping memory cells.
  • the area density (also called areal density or recording density) of memory cells can be improved by reducing the size of the transistors, capacitors, wiring, and vias (sometimes called contacts) that electrically connect them that make up the memory cells, for example; however, this leads to increased process costs associated with microfabrication.
  • An object of one embodiment of the present invention is to provide a semiconductor device or the like having a novel structure.
  • an object of one embodiment of the present invention is to provide a semiconductor device or the like having a novel structure that can increase the area density of memory cells that hold charge in a semiconductor device that functions as a memory device by using charge holding according to data.
  • an object of one embodiment of the present invention is to provide a semiconductor device or the like having a novel structure that has excellent low power consumption in a semiconductor device that functions as a memory device by using charge holding according to data.
  • an object of one embodiment of the present invention is to provide a semiconductor device or the like having a novel structure that can reduce the size of the device in a semiconductor device that functions as a memory device by using charge holding according to data.
  • an object of one embodiment of the present invention is to provide a semiconductor device or the like having a novel structure that has excellent reliability of data read out in a semiconductor device that functions as a memory device by using charge holding according to data.
  • One aspect of the present invention has been made in consideration of the above problems, and has a configuration in which a readout circuit is provided on a substrate, and a memory cell composed of one transistor and one capacitive element is provided on the readout circuit.
  • the transistor is provided on the capacitive element, and a part of the dielectric of the capacitive element and a part of the semiconductor including the channel formation region of the transistor are provided in a direction approximately perpendicular to the surface of the substrate, thereby increasing the areal density of the memory cell.
  • the configuration makes it easy to optimize the size and arrangement of the transistors that make up the readout circuit.
  • One embodiment of the present invention includes a memory cell circuit and a read circuit.
  • the memory cell circuit includes a first transistor and a capacitor.
  • the read circuit includes a second transistor and a third transistor.
  • One of a source or a drain of the first transistor is electrically connected to one terminal of the capacitor.
  • One of a source or a drain of the second transistor is electrically connected to one of a source or a drain of the third transistor.
  • the other of the source or the drain of the first transistor is electrically connected to the other of the source or the drain of the second transistor and to a gate of the third transistor.
  • An element layer including the third transistor is provided over a substrate.
  • the first insulator is a gate insulating film.
  • a second insulator is provided on the first insulator, the first insulator has a first opening extending in a direction generally perpendicular to the surface of the substrate, the second insulator has a second opening and a third opening, both of which are provided in a direction generally perpendicular to the surface of the substrate, the second opening having a region overlapping with the first opening, at least a portion of a dielectric of the capacitive element is provided along a sidewall of the first opening of the first insulator, at least a portion of a semiconductor of the first transistor is provided along the sidewall of the second opening of the second insulator, and at least a portion of a semiconductor of the second transistor is provided along the sidewall of the third opening of the second insulator.
  • a semiconductor included in the first transistor and a semiconductor included in the second transistor may include an oxide semiconductor.
  • the read circuit is electrically connected to a sense amplifier circuit provided on the substrate via a bit line, the read circuit has a function of changing the potential of the bit line in accordance with the potential of the gate of the third transistor, and the sense amplifier circuit has a function of reading the potential of the bit line.
  • the read circuit can have a function of changing the potential of the gate of the third transistor in accordance with the threshold voltage of the third transistor by turning on the second transistor.
  • One embodiment of the present invention can provide a semiconductor device or the like having a novel structure.
  • one embodiment of the present invention can provide a semiconductor device or the like having a novel structure that can increase the area density of memory cells that hold charges in a semiconductor device that functions as a memory device by using the holding of charges according to data.
  • one embodiment of the present invention can provide a semiconductor device or the like having a novel structure that has excellent low power consumption in a semiconductor device that functions as a memory device by using the holding of charges according to data.
  • one embodiment of the present invention can provide a semiconductor device or the like having a novel structure that can reduce the size of the semiconductor device that functions as a memory device by using the holding of charges according to data.
  • one embodiment of the present invention can provide a semiconductor device or the like having a novel structure that has excellent reliability of data read out in a semiconductor device that functions as a memory device by using the holding of charges according to data.
  • FIG. 1A is a circuit diagram illustrating a configuration example of a semiconductor device.
  • Fig. 1B is a schematic diagram illustrating a configuration example of a semiconductor device.
  • FIG. 2 is a diagram illustrating an example of the configuration of a semiconductor device.
  • 3A to 3C are diagrams for explaining a configuration example of a semiconductor device.
  • 4A to 4C are diagrams for explaining a configuration example of a semiconductor device.
  • 5A and 5B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 6 is a diagram illustrating an example of the configuration of a semiconductor device.
  • 7A and 7B are diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 8 is a circuit diagram illustrating an example of the configuration of a semiconductor device.
  • FIG. 9 is a schematic diagram illustrating a configuration example of a semiconductor device.
  • Fig. 10A is a schematic diagram illustrating a configuration example of a semiconductor device
  • Fig. 10B is a circuit diagram illustrating a configuration example of a semiconductor device.
  • 11A to 11D are circuit diagrams illustrating configuration examples of a semiconductor device.
  • 12A and 12B are circuit diagrams illustrating a configuration example of a semiconductor device.
  • FIG. 13 is a timing chart illustrating an example of the operation of the semiconductor device.
  • FIG. 14 is a block diagram illustrating a configuration example of a semiconductor device.
  • 15A and 15B are schematic diagrams illustrating a configuration example of a semiconductor device.
  • 16A and 16B are schematic diagrams illustrating an example of the configuration of a storage device.
  • FIG. 17A and 17B are diagrams illustrating an example of an electronic component.
  • 18A and 18B are diagrams showing an example of an electronic device
  • Fig. 18C to Fig. 18E are diagrams showing an example of a mainframe computer.
  • FIG. 19 is a diagram showing an example of space equipment.
  • FIG. 20 is a diagram illustrating an example of a storage system that can be applied to a data center.
  • FIG. 21 is a diagram illustrating the configuration of a storage device.
  • 22A to 22G are diagrams for explaining the configuration of a storage device.
  • 23A and 23B are cross-sectional STEM images of a portion of a memory device.
  • 24A to 24C are diagrams showing evaluation results of the Id-Vg characteristics of a transistor.
  • FIG. 25A to 25C are diagrams for explaining the configuration of a storage device.
  • FIG. 26 is a diagram illustrating the operation of the storage device.
  • FIG. 27 is a diagram showing the evaluation results of the storage devices.
  • FIG. 28 is a diagram showing the evaluation results of the storage devices.
  • FIG. 29 is an optical microscope image of a portion of a memory device.
  • FIG. 30 is a diagram illustrating the configuration of a storage device.
  • FIG. 31 is a diagram illustrating the operation of the storage device.
  • FIG. 32 is a diagram showing the evaluation results of the storage devices.
  • FIG. 33 is a diagram showing the evaluation results of the storage devices.
  • 34A and 34B are diagrams showing the evaluation results of the storage device.
  • a semiconductor device is a device that utilizes semiconductor characteristics, and refers to, for example, a circuit including a semiconductor element (e.g., a transistor or a diode) or a device having such a circuit. It also refers to any device that can function by utilizing semiconductor characteristics.
  • a semiconductor element e.g., a transistor or a diode
  • an integrated circuit including a semiconductor element, a chip equipped with an integrated circuit, an electronic component in which a chip is housed in a package, or an electronic device equipped with an electronic component are examples of semiconductor devices.
  • a display device may be a semiconductor device itself and may have a semiconductor device.
  • the size, layer thickness, or area may be exaggerated for clarity.
  • the drawings are not limited to, for example, their size or aspect ratio.
  • the drawings are schematic representations of ideal examples, and are not limited to, for example, the shapes or values shown in the drawings.
  • layers or resist masks may be unintentionally thinned by processes such as etching, but these may not be reflected in the drawings to facilitate understanding.
  • variations in voltage or current may occur due to noise or timing deviations, but these may not be reflected in the drawings to facilitate understanding.
  • components may be classified by function and shown as independent elements.
  • components may be classified by function and shown as independent elements.
  • the elements shown in this specification and the drawings are not limited to the explanations given, and may be rephrased appropriately depending on the situation.
  • the reference numeral when the same reference numeral is used for multiple elements, and particularly when it is necessary to distinguish between them, the reference numeral may be accompanied by an identifying symbol such as "A”, “b”, “_1”, “[n]", or “[m, n]". In addition, when explaining matters common to multiple elements accompanied by identifying symbols, or when it is not necessary to distinguish between them, the reference numeral may be omitted.
  • the "conductive state” or “on state” of a transistor refers to, for example, a state in which the source and drain of the transistor are considered to be electrically short-circuited, or a state in which a current can flow between the source and drain.
  • a state in which the voltage between the gate and source is higher than the threshold voltage or in a p-channel transistor, a state in which the voltage between the gate and source is lower than the threshold voltage, may be referred to as the "conductive state” or "on state”.
  • non-conductive state refers to a state in which the source and drain of the transistor are considered to be electrically cut off.
  • a state in which the voltage between the gate and source is lower than the threshold voltage or in a p-channel transistor, a state in which the voltage between the gate and source is higher than the threshold voltage, may be referred to as the "non-conductive state", “cut-off state”, or "off state”.
  • the voltage between the gate and the source may be referred to as the "gate voltage”
  • the voltage between the drain and the source may be referred to as the “drain voltage”
  • the voltage between the backgate and the source may be referred to as the “backgate voltage”.
  • the current flowing between the drain and the source may be referred to as the “drain current”. Note that, in an n-channel transistor, descriptions such as “high gate voltage”, “high drain voltage”, and “high backgate voltage” may be interchanged with descriptions such as “low gate voltage”, “low drain voltage”, and “low backgate voltage” in a p-channel transistor, as appropriate.
  • the "off-state current" of a transistor refers to the drain current when the transistor is in an off state. Note that in this specification, the off-state current and the current flowing between the gate and the source and drain (also referred to as gate leakage current) may be referred to as leakage current.
  • Embodiment 1 A semiconductor device according to one embodiment of the present invention will be described with reference to the drawings. Note that the semiconductor device according to one embodiment of the present invention may be used as a part of a storage device such as a main memory (also referred to as a primary storage device).
  • a main memory also referred to as a primary storage device.
  • 1A and 1B are a circuit diagram and a schematic diagram illustrating a structural example of a semiconductor device of one embodiment of the present invention.
  • the X, Y, and Z directions are defined to make it easier to understand the positional relationship of each element constituting the semiconductor device.
  • the Z direction is defined as a direction perpendicular to the surface of the substrate on which the semiconductor device is provided.
  • perpendicular does not necessarily mean strictly perpendicular. Therefore, the term perpendicular and the term approximately perpendicular can be used interchangeably as appropriate.
  • the Z direction may be referred to as the vertical direction to facilitate understanding.
  • the surface of the substrate on which the semiconductor device is provided corresponds to a surface formed by the X direction defined perpendicular to the Z direction and the Y direction defined perpendicular to both the X and Z directions.
  • the semiconductor device 10 has a plurality of memory cells 42 (also called memory cell circuits) and a read circuit 35.
  • Each of the multiple memory cells 42 is electrically connected to a local bit line LBL.
  • the memory cells 42 have the function of storing data by holding a potential corresponding to the data.
  • the memory cells 42 can write or read data via the local bit line LBL.
  • the memory cell 42 has a transistor 43 and a capacitor 44.
  • One of the source and drain of the transistor 43 is electrically connected to one terminal (electrode) of the capacitor 44.
  • the other of the source and drain of the transistor 43 is electrically connected to a local bit line LBL.
  • the gate of the transistor 43 is electrically connected to a word line WL.
  • the other terminal (electrode) of the capacitor 44 is electrically connected to a wiring CSL to which an arbitrary fixed potential is applied.
  • the transistor 43 has a function of bringing the local bit line LBL and one terminal of the capacitor 44 into a conductive state or a non-conductive state depending on the potential applied to the word line WL.
  • DOSRAM Dynamic Oxide Semiconductor RAM
  • the OS transistor has a characteristic of having an extremely small off-state current because the band gap of the oxide semiconductor in which the channel is formed is 2 eV or more.
  • the off-state current value of an OS transistor per 1 ⁇ m of channel width at room temperature can be 1 aA (1 ⁇ 10 ⁇ 18 A) or less, 1 zA (1 ⁇ 10 ⁇ 21 A) or less, or 1 yA (1 ⁇ 10 ⁇ 24 A) or less.
  • the off-state current value of a Si transistor per 1 ⁇ m of channel width at room temperature is 1 fA (1 ⁇ 10 ⁇ 15 A) or more and 1 pA (1 ⁇ 10 ⁇ 12 A) or less. Therefore, it can be said that the off-state current of an OS transistor is about 10 orders of magnitude smaller than the off-state current of a Si transistor (a transistor including silicon in a channel formation region).
  • the off-current of an OS transistor hardly increases even in a high-temperature environment. Specifically, the off-current hardly increases even in an environmental temperature range of room temperature or higher and 200° C. or lower. In addition, the on-current of an OS transistor is unlikely to decrease even in a high-temperature environment.
  • the on-current of a Si transistor decreases in a high-temperature environment. That is, the on-current of an OS transistor is larger than that of a Si transistor in a high-temperature environment.
  • an OS transistor can perform a good switching operation because the ratio of the on-current to the off-current is large even in an environmental temperature range of 125° C. or higher and 150° C. or lower. Therefore, a semiconductor device including an OS transistor can operate stably and with high reliability even in a high-temperature environment.
  • a memory cell using an OS transistor can hold charge stored in a capacitance constituting the memory cell for a long period of time. Therefore, the memory cell can store data for a long period of time by storing data representing a high or low potential according to the amount of charge stored in the capacitance. In other words, the memory cell can store data once written for a long period of time, thereby reducing the frequency of refreshing data. Therefore, the memory cell can reduce the power consumption of a semiconductor device or storage device using the memory cell.
  • a memory cell using an OS transistor can write or read data by charging or discharging an electric charge, so data can be written or read a virtually unlimited number of times.
  • a memory cell using an OS transistor has excellent rewrite endurance because it does not involve structural changes at the atomic level, as in, for example, a magnetic memory or a resistance change memory.
  • a memory cell using an OS transistor has excellent stability because it does not exhibit instability due to an increase in electron capture centers, as in flash memory, even when data is repeatedly written to.
  • memory cells using OS transistors can be freely arranged, for example, on a silicon substrate on which Si transistors are provided, and therefore can be easily integrated.
  • memory cells using OS transistors can be manufactured at low cost because the same manufacturing equipment as that for Si transistors can be used to manufacture the OS transistors.
  • the read circuit 35 is electrically connected to the local bit line LBL and the global bit line GBL.
  • the read circuit 35 has the function of amplifying the change in potential of the local bit line LBL and outputting it to the global bit line GBL.
  • the read circuit 35 includes a transistor 31, a transistor 32, a transistor 33, and a transistor 34.
  • One of the source and the drain of the transistor 31 is electrically connected to one of the source and the drain of the transistor 33 and one of the source and the drain of the transistor 34.
  • the other of the source and the drain of the transistor 31 is electrically connected to one of the source and the drain of the transistor 32.
  • the gate of the transistor 31 is electrically connected to the other of the source and the drain of the transistor 33 and the local bit line LBL.
  • the other of the source and the drain of the transistor 32 is electrically connected to the wiring SL.
  • the other of the source and the drain of the transistor 34 is electrically connected to the global bit line GBL.
  • the transistor 31 has a function of passing a current between the source and the drain in response to the potential of the local bit line LBL.
  • the transistor 32 has a function of bringing the source and the drain into a conductive state or a non-conductive state in response to a signal RE applied to the gate.
  • the transistor 33 has a function of bringing the source and the drain into a conductive state or a non-conductive state in response to a signal WE applied to the gate.
  • Transistor 34 has a function of turning on or off the source and drain depending on a signal MUX applied to the gate. Note that OS transistors can be used as transistors 31 to 34.
  • the read circuit 35 has a function of changing the potential of the global bit line GBL by passing a current corresponding to the potential of the local bit line LBL (i.e., the potential of the gate of transistor 31) from the global bit line GBL to the wiring SL via transistors 34, 31, and 32. It also has a function of changing the potential of the gate of transistor 31 to a potential corresponding to the threshold voltage of transistor 31 by discharging the charge stored in the gate of transistor 31 to the wiring SL via transistors 33, 31, and 32. With this function, the read circuit 35 can make corrections to reduce the influence of the threshold voltage of transistor 31.
  • the semiconductor device 10 by configuring it to have a read circuit 35 as described above, it is possible to improve the read speed when reading data even if the capacitance of the capacitive element 44 of the memory cell 42 is small. Therefore, it is possible to reduce the layout area of the memory cell 42. In other words, it is possible to improve the area density of the multiple memory cells 42.
  • the semiconductor device 10 has an element layer 50 provided on a substrate, an element layer 30 provided on the element layer 50, and an element layer 41 provided on the element layer 30. That is, the element layer 30 and the element layer 41 are stacked on the element layer 50.
  • the element layer 50 is a layer in which various driving circuits are provided, such as a driver that generates various signals for controlling the operation of the memory cells 42 and the read circuit 35, and a sense amplifier (also called a sense amplifier circuit) that reads the potential of the global bit line GBL that changes due to the read circuit 35.
  • various driving circuits such as a driver that generates various signals for controlling the operation of the memory cells 42 and the read circuit 35, and a sense amplifier (also called a sense amplifier circuit) that reads the potential of the global bit line GBL that changes due to the read circuit 35.
  • a substrate containing silicon can be used as the substrate on which the element layer 50 is provided. Therefore, the various driving circuits provided in the element layer 50 can be configured using Si transistors.
  • the element layer 41 is a layer in which the memory cell 42 is provided.
  • the element layer 41 has an element layer 41a and an element layer 41b provided on the element layer 41a. That is, the element layer 41b is stacked on the element layer 41a.
  • a capacitance element is provided in the element layer 41a. That is, the capacitance element 44 of the memory cell 42 is provided.
  • a transistor is provided in the element layer 41b. That is, the transistor 43 of the memory cell 42 is provided.
  • a part of the dielectric of the capacitive element provided in element layer 41a and a part of the semiconductor including the channel formation region of the transistor provided in element layer 41b are each provided extending in a direction perpendicular to the surface of the substrate on which element layer 50 is provided (i.e., in the direction in which element layer 30, element layer 41a, and element layer 41b are stacked on element layer 50). This makes it possible to reduce the layout area of the memory cell 42. In other words, it is possible to improve the area density of the multiple memory cells 42.
  • the element layer 30 is a layer in which the readout circuit 35 is provided. Note that a part of the readout circuit is provided in the element layer 41. Specifically, the transistors 31, 32, and 34 included in the readout circuit 35 are provided in the element layer 30, and the transistor 33 is provided in the element layer 41b.
  • the read circuit 35 is configured in the element layer 30 such that the source and drain of each of the transistors 31, 32, and 34 are connected in series.
  • the transistor 33 can be configured to be arranged so as to overlap a region where one of the source or drain of the transistor 31 and one of the source or drain of the transistor 34 are connected.
  • a via is provided in the element layer 41a to electrically connect the transistor 33 to the region where the source and drain of each of the transistors 31 and 34 are connected, so that the transistor 33 can be arranged with a size similar to that of the via.
  • the semiconductor device according to one embodiment of the present invention may have a configuration in which a plurality of element layers 41 are stacked in the semiconductor device 10 described above, and a plurality of memory cells 42 are provided in each of the element layers 41.
  • the transistor 33 in the read circuit 35 may be provided in the element layer 41 that is closest to the element layer 30 among the plurality of element layers 41.
  • FIG. 2 is a part of the cross-sectional structure of the semiconductor device 10.
  • the semiconductor device shown in FIG. 2 has a transistor 550, a transistor 500, a transistor 43, a capacitor 44, a transistor 33, a via 46, and a via 47.
  • FIG. 3A is a cross-sectional view of the transistor 500 in the channel length direction.
  • FIG. 3B is a cross-sectional view of the transistor 500 in the channel width direction.
  • FIG. 3C is a cross-sectional view of the transistor 550 in the channel width direction. Note that FIG. 2 shows a cross-sectional view of the transistor 550 in the channel length direction.
  • FIG. 4A is a top view of the transistor 43 and the capacitor 44
  • FIGS. 4B and 4C are cross-sectional views of the transistor 43 and the capacitor 44.
  • transistor 550 corresponds to a Si transistor included in element layer 50 (e.g., a transistor constituting various driver circuits provided in element layer 50).
  • Transistor 500 corresponds to an OS transistor included in element layer 30 (e.g., transistors 31, 32, and 34 included in read circuit 35).
  • Transistors 43 and 33 correspond to OS transistors included in element layer 41b (e.g., transistor 43 included in memory cell 42 and transistor 33 included in read circuit 35).
  • Capacitive element 44 corresponds to a capacitive element included in element layer 41a (e.g., capacitive element 44 included in memory cell 42).
  • the symbols for the local bit line LBL, the global bit line GBL, the word line WL, the wiring CSL, the signal WE, and the signal MUX correspond to the local bit line LBL, the global bit line GBL, the word line WL, the wiring CSL, the signal WE, and the signal MUX of the semiconductor device 10 shown in FIG. 1, respectively.
  • the transistor 500 is provided above the transistor 550.
  • the transistor 43, the capacitance element 44, the transistor 33, the via 46, and the via 47 are provided above the transistor 550 and the transistor 500.
  • the transistor 43 is provided above the capacitance element 44.
  • the transistor 33 is provided above the via 46.
  • the via 47 is provided above the via 46.
  • the via 46 is provided in the element layer 41a and is formed of a conductor having a function as a plug or wiring.
  • the via 47 is provided in the element layer 41b and is formed of a conductor having a function as a plug or wiring.
  • the transistor 43 can be electrically connected to the transistor 500 provided in the element layer 30 through the via 47 and the via 46.
  • the transistor 33 can be electrically connected to the transistor 500 provided in the element layer 30 through the via 46 or through the via 47 and the via 46.
  • the via 46 and the transistor 33 provided above the via 46 may be collectively referred to as the functional element 45.
  • the transistor 33 has the same configuration as the transistor 43. That is, the functional element 45 can be said to have a configuration in which the capacitive element 44 in the memory cell 42 is replaced with the via 46. Therefore, in the following description, the description of the transistor 43 may be referred to as appropriate for the configuration of the transistor 33.
  • transistors 500 are shown in the element layer 30 shown in FIG. 2.
  • the transistor 500 connected to the local bit line LBL corresponds to the transistor 31 shown in FIG. 1.
  • the transistor 500 connected to the global bit line GBL corresponds to the transistor 34 shown in FIG. 1.
  • the two transistors 500 shown in FIG. 2 share one island-shaped oxide (corresponding to the oxide 530 shown in FIG. 3A).
  • a part of the island-shaped oxide functions as a channel formation region of one transistor 500
  • the other part functions as a channel formation region of the other transistor 500.
  • the source of one transistor 500 and the drain of the other transistor 500 are also shared.
  • the drain of one transistor 500 and the source of the other transistor 500 are also shared. Therefore, the area occupied by the transistors 500 is smaller than when the two transistors 500 are provided independently.
  • transistors 500 may share one island-shaped oxide. That is, for example, transistors 500 corresponding to transistors 31, 32, and 34 shown in FIG. 1 may share one oxide.
  • the transistor 550 is provided over a substrate 311 and has a conductor 316, an insulator 315, a semiconductor region 313 consisting of a part of the substrate 311, a low-resistance region 314a functioning as one of the source region and drain region, and a low-resistance region 314b functioning as the other of the source region and drain region.
  • the upper surface and the side surface in the channel width direction of the semiconductor region 313 of the transistor 550 are covered with the conductor 316 via the insulator 315.
  • the transistor 550 a Fin type, the effective channel width is increased, and the on-characteristics of the transistor 550 can be improved.
  • the contribution of the electric field of the gate electrode can be increased, and therefore the off-characteristics of the transistor 550 can be improved.
  • the transistor 550 may be either a p-channel type or an n-channel type.
  • a CMOS circuit e.g., a circuit that operates complementarily, a CMOS logic gate, or a CMOS logic circuit, etc.
  • the transistor 550 preferably includes a semiconductor such as a silicon-based semiconductor in, for example, the region where the channel of the semiconductor region 313 is formed, the region nearby the region, the low-resistance region 314a which is one of the source region and the drain region, and the low-resistance region 314b which is the other of the source region and the drain region, and preferably includes single crystal silicon.
  • the transistor 550 may be formed of a material having, for example, Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), or GaAlAs (gallium aluminum arsenide).
  • the transistor 550 may be configured using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing.
  • the transistor 550 may be a HEMT (High Electron Mobility Transistor) using, for example, GaAs and GaAlAs.
  • Low resistance region 314a and low resistance region 314b contain, in addition to the semiconductor material applied to semiconductor region 313, an element that imparts n-type conductivity, such as arsenic or phosphorus, or an element that imparts p-type conductivity, such as boron.
  • the conductor 316 functioning as the gate electrode can be a semiconductor material such as silicon containing an element that imparts n-type conductivity, such as arsenic or phosphorus, or an element that imparts p-type conductivity, such as boron.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used.
  • the work function is determined by the material of the conductor, so the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Furthermore, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and in particular, it is preferable to use tungsten in terms of heat resistance.
  • Transistor 550 may be formed using, for example, an SOI (Silicon on Insulator) substrate.
  • SOI Silicon on Insulator
  • a SIMOX (Separation by Implanted Oxygen) substrate may be used, which is formed by implanting oxygen ions into a mirror-polished wafer and then heating it at a high temperature to form an oxide layer at a certain depth from the surface and eliminate defects that have occurred in the surface layer.
  • an SOI substrate formed using the Smart Cut method which uses the growth of microvoids formed by hydrogen ion implantation through heat treatment to cleave a semiconductor substrate, or the ELTRAN method (registered trademark: Epitaxial Layer Transfer) may be used.
  • a transistor formed using a single crystal substrate has a single crystal semiconductor in the channel formation region.
  • Insulator 320, insulator 322, insulator 324, and insulator 326 are stacked in order to cover transistor 550.
  • Insulators 320, 322, 324, and 326 can be made of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, or aluminum nitride.
  • silicon oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • silicon nitride oxide refers to a material whose composition contains more nitrogen than oxygen
  • aluminum oxynitride refers to a material whose composition contains more oxygen than nitrogen
  • aluminum nitride oxide refers to a material whose composition contains more nitrogen than oxygen.
  • the insulator 322 may function as a planarizing film that flattens steps caused by, for example, the transistor 550 provided below it.
  • the top surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve flatness.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having barrier properties that prevent hydrogen or impurities from diffusing from, for example, the substrate 311 or the transistor 550 to the region where the transistor 500 is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element having an oxide semiconductor, such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses hydrogen diffusion between the transistor 500 and the transistor 550.
  • the film that suppresses hydrogen diffusion is a film that releases a small amount of hydrogen.
  • the amount of desorption of hydrogen can be analyzed, for example, by using thermal desorption spectroscopy (TDS) etc.
  • TDS thermal desorption spectroscopy
  • the amount of desorption of hydrogen from the insulator 324 may be 1 ⁇ 10 16 atoms/cm 2 or less, preferably 5 ⁇ 10 15 atoms/cm 2 or less , converted into hydrogen atoms per area of the insulator 324, when the film surface temperature is in the range of 50° C. to 500° C., in a TDS analysis.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the relative dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 326 is preferably 0.7 times or less, and more preferably 0.6 times or less, the relative dielectric constant of the insulator 324.
  • insulators 320, 322, 324, and 326 for example, conductors (e.g., conductors 328 and 330) that function to electrically connect transistors 550 and 500 are embedded.
  • conductors 328 and 330 function as plugs or wiring.
  • conductors that function as plugs or wiring the same reference numeral may be given to multiple configurations.
  • the wiring and the plug that electrically connects to the wiring may be integrated. That is, there are cases where a part of the conductor functions as the wiring and a part of the conductor functions as the plug.
  • each plug or wiring may be, for example, a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material, in a single layer or in a laminated layer.
  • the material of the plug or wiring is preferably a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity.
  • the material of the plug or wiring is preferably formed from a low resistance conductive material such as aluminum or copper. By using a low resistance conductive material for the plug or wiring, the wiring resistance can be reduced.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • the insulator 350, the insulator 352, and the insulator 354 are stacked in this order.
  • the conductor 356 is formed in the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as, for example, a plug or wiring that electrically connects the transistor 550 and the transistor 500.
  • the conductor 356 can be provided using, for example, a material similar to that of the conductor 328 or the conductor 330.
  • the insulator 350 is an insulator having a barrier property against hydrogen, similar to the insulator 324. It is also preferable that the conductor 356 includes a conductor having a barrier property against hydrogen. In particular, a conductor having a barrier property against hydrogen is formed in an opening of the insulator 350 having a barrier property against hydrogen. With this configuration, the transistor 550 and the transistor 500 can be separated by a barrier layer. Therefore, diffusion of hydrogen from the transistor 550 to the transistor 500 can be suppressed.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen.
  • tantalum nitride and highly conductive tungsten may be stacked.
  • the conductor 356 can suppress the diffusion of hydrogen from the transistor 550 while maintaining its conductivity as a wiring.
  • a wiring layer similar to the wiring layer including the conductor 356 may be formed into a single layer or a stacked structure of two or more layers.
  • Transistor 500 Next, a transistor structure applicable to the transistor 500 provided over the insulator 354 will be described with reference to the transistor 500 illustrated in FIGS. 2, 3A, and 3B.
  • Insulator 512, insulator 514, and insulator 516 are stacked in order on insulator 354. It is preferable that any one of insulator 512, insulator 514, and insulator 516 be made of a material that has barrier properties against, for example, oxygen or hydrogen.
  • the insulator 514 it is preferable to use a film having barrier properties that prevent hydrogen or impurities from diffusing from, for example, the substrate 311 or the region where the transistor 550 is provided to the region where the transistor 500 is provided. Therefore, for example, the same material as the insulator 324 can be used for the insulator 514.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element having an oxide semiconductor, such as the transistor 500, the characteristics of the semiconductor element may deteriorate. Therefore, it is preferable to use a film that suppresses hydrogen diffusion between the transistor 500 and the transistor 550.
  • a film that suppresses hydrogen diffusion is a film that releases a small amount of hydrogen.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide as a film that has barrier properties against hydrogen.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen or moisture, which are factors that cause fluctuations in the electrical characteristics of a transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen or moisture from entering the transistor 500 during and after the transistor manufacturing process. It can also suppress the release of oxygen from the oxide that constitutes the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • the insulator 512 and the insulator 516 can be made of a material similar to that of the insulator 320, for example. By using a material with a relatively low dielectric constant for these insulators, the parasitic capacitance that occurs between wirings can be reduced.
  • the insulator 512 and the insulator 516 can be made of, for example, a silicon oxide film or a silicon oxynitride film.
  • a conductor 518 and a conductor constituting the transistor 500 are embedded in the insulators 512, 514, and 516.
  • the conductor 518 functions as, for example, a plug or wiring that electrically connects the transistor 500 and the transistor 550.
  • the conductor 518 can be provided using, for example, a material similar to the conductor 328 or the conductor 330.
  • the transistor 500 has a conductor 503 arranged so as to be embedded in the insulator 514 and the insulator 516, an insulator 522 arranged on the insulator 516 and the conductor 503, an insulator 524 arranged on the insulator 522, an oxide 530a arranged on the insulator 524, an oxide 530b arranged on the oxide 530a, conductors 542a and 542b arranged apart from each other on the oxide 530b, an insulator 580 arranged on the conductors 542a and 542b and having an opening formed therebetween overlapping the conductors 542a and 542b, an insulator 545 arranged on the bottom and side surfaces of the opening, and a conductor 560 arranged on the formation surface of the insulator 545.
  • an insulator 544 is disposed between the oxide 530a, the oxide 530b, the conductor 542a, and the conductor 542b and the insulator 580.
  • the conductor 560 has a conductor 560a disposed inside the insulator 545 and a conductor 560b disposed so as to be embedded inside the conductor 560a, as shown in FIG. 3A and 3B.
  • an insulator 574 is disposed on the insulator 580, the conductor 560, and the insulator 545.
  • oxide 530a and oxide 530b may be collectively referred to as oxide 530.
  • the transistor 500 a structure in which two layers of oxide 530a and oxide 530b are stacked in the region where the channel is formed and in the vicinity thereof is shown, but one embodiment of the present invention is not limited to this.
  • a single layer of oxide 530b or a stacked structure of three or more layers may be provided in the region where the channel is formed and in the vicinity thereof.
  • the conductor 560 in the transistor 500 has a two-layer stacked structure, one embodiment of the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a stacked structure of three or more layers.
  • the transistor 500 shown in Figures 2, 3A, and 3B is an example and is not limited to this structure.
  • the conductor 560 functions as the gate electrode of the transistor 500, and the conductors 542a and 542b function as the source electrode and drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and in the region sandwiched between the conductors 542a and 542b.
  • the arrangement of the conductor 560, the conductors 542a, and the conductors 542b is selected in a self-aligned manner with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, the conductor 560 can be formed without providing a margin for alignment. Therefore, the area occupied by the transistor 500 can be reduced. This allows the semiconductor device to be miniaturized and highly integrated.
  • Figures 2 and 3A show a case where the ends of the conductors 542a and 542b are aligned with the ends of the oxide 530, this is not limiting, and the conductors 542a and 542b may extend beyond the ends of the oxide 530.
  • the conductor 560 since the conductor 560 is formed in a self-aligned manner in the region between the conductor 542a and the conductor 542b, the conductor 560 does not have a region that overlaps with the conductor 542a or the conductor 542b. This makes it possible to reduce the parasitic capacitance formed between the conductor 560 and the conductor 542a and the conductor 542b. This makes it possible to improve the switching speed of the transistor 500 and provide high frequency characteristics.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode.
  • the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560.
  • the threshold voltage of the transistor 500 can be increased and the off-current can be reduced. Therefore, applying a negative potential to the conductor 503 can reduce the drain current when the potential applied to the conductor 560 is 0 V, compared to not applying a negative potential.
  • the conductor 503 is arranged so as to overlap the oxide 530 and the conductor 560. As a result, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected, and the channel formation region formed in the oxide 530 can be covered.
  • the structure of the transistor in which the electric field of the first gate electrode electrically surrounds the channel formation region is called a surrounded channel (S-channel) structure.
  • the S-channel structure disclosed in this specification can also be said to have a structure different from the Fin type structure and the planar type structure.
  • the S-channel structure disclosed in this specification can also be regarded as a type of Fin type structure or a type of planar type structure.
  • the Fin type structure refers to a structure in which the gate electrode is arranged to surround at least two or more sides of the channel (specifically, two, three, or four sides, etc.).
  • the channel formation region can be electrically surrounded. Since the S-channel structure electrically surrounds the channel formation region, it can be said that it is substantially the same structure as a GAA (Gate All Around) structure or a LGAA (Lateral Gate All Around) structure.
  • the channel formation region formed at or near the interface between the oxide 530 and the gate insulator can be the entire bulk of the oxide 530. Therefore, it is possible to improve the density of the current flowing through the transistor, and therefore an increase in the on-current of the transistor or an improvement in the field effect mobility of the transistor can be realized.
  • the conductor 503 has a structure similar to that of the conductor 518, and the conductor 503a is formed in contact with the inner walls of the openings of the insulators 514 and 516, and the conductor 503b is formed on the conductor 503a so as to fill the openings.
  • the transistor 500 shows a structure in which the conductors 503a and 503b are stacked, one embodiment of the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a stacked structure of three or more layers.
  • the conductor 503a is preferably made of a conductive material that has a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, or copper atoms (the impurities are less likely to permeate).
  • the conductor 503a is preferably made of a conductive material that has a function of suppressing the diffusion of oxygen (e.g., at least one of oxygen atoms and oxygen molecules) (the oxygen is less likely to permeate).
  • the function of suppressing the diffusion of impurities or oxygen refers to the function of suppressing the diffusion of any one or all of the impurities or the oxygen.
  • conductor 503a has the function of suppressing the diffusion of oxygen, which can prevent conductor 503b from being oxidized and causing a decrease in conductivity.
  • the conductor 503 also functions as wiring, it is preferable that the conductor 503b be made of a highly conductive material whose main component is tungsten, copper, or aluminum.
  • Insulator 522 and insulator 524 function as a second gate insulating film.
  • the insulator 524 in contact with the oxide 530 is preferably an insulator containing more oxygen than the oxygen that satisfies the stoichiometric composition.
  • the oxygen is easily released from the film by heating.
  • oxygen released by heating may be referred to as "excess oxygen”. That is, the insulator 524 preferably has a region containing excess oxygen (also referred to as an "excess oxygen region").
  • the vacancies may function as donors and generate electrons that are carriers.
  • some of the hydrogen may bond to oxygen that is bonded to a metal atom and generate electrons that are carriers. Therefore, a transistor using an oxide semiconductor containing a large amount of hydrogen is likely to have normally-on characteristics.
  • hydrogen in an oxide semiconductor is easily mobile due to stress such as heat or an electric field, and therefore, if the oxide semiconductor contains a large amount of hydrogen, the reliability of the transistor may be deteriorated.
  • oxide semiconductor with sufficiently reduced VOH it is important to remove impurities such as moisture or hydrogen from the oxide semiconductor (also referred to as “dehydration” or “dehydrogenation treatment”) and to supply oxygen to the oxide semiconductor to compensate for oxygen vacancies (also referred to as “oxygenation treatment”).
  • impurities such as moisture or hydrogen
  • oxygen treatment also referred to as “oxygenation treatment”
  • an oxide material from which part of oxygen is released by heating is an oxide from which the amount of oxygen released, converted into oxygen atoms, obtained by TDS (Thermal Desorption Spectroscopy) analysis is 1.0 ⁇ 10 18 atoms/cm 3 or more, preferably 1.0 ⁇ 10 19 atoms/cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms/cm 3 or more, or 3.0 ⁇ 10 20 atoms/cm 3 or more.
  • the surface temperature of the film during the TDS analysis is preferably in the range of 100° C. to 700° C., or 100° C. to 400° C.
  • the insulator having the excess oxygen region may be brought into contact with the oxide 530 and one or more of heat treatment, microwave treatment, and RF treatment may be performed.
  • water or hydrogen in the oxide 530 can be removed.
  • a reaction occurs in the oxide 530 in which the bond of VoH is broken, and the oxide 530 can be dehydrogenated.
  • a reaction of " VOH ⁇ Vo+H" occurs in the oxide 530, and the oxide 530 can be dehydrogenated.
  • some of the generated hydrogen may be removed from the oxide 530 or an insulator near the oxide 530 as H 2 O bonded with oxygen. Some of the hydrogen may be gettered to one or both of the conductor 542a and the conductor 542b.
  • the microwave treatment is preferably performed using, for example, a device having a power source that generates high-density plasma or a device having a power source that applies RF to the substrate side.
  • high-density oxygen radicals can be generated by using a gas containing oxygen and high-density plasma, and the oxygen radicals generated by high-density plasma can be efficiently introduced into the oxide 530 or an insulator in the vicinity of the oxide 530 by applying RF to the substrate side.
  • the pressure of the microwave treatment may be 133 Pa or more, preferably 200 Pa or more, and more preferably 400 Pa or more.
  • oxygen and argon are used as gases to be introduced into the microwave treatment device, and the oxygen flow rate ratio (O 2 /(O 2 +Ar)) is 50% or less, preferably 10% or more and 30% or less.
  • the heat treatment may be performed, for example, at a temperature of 100° C. or higher and 450° C. or lower, more preferably 350° C. or higher and 400° C. or lower.
  • the heat treatment is performed in a nitrogen gas or inert gas atmosphere, or an atmosphere containing an oxidizing gas at 10 ppm or higher, 1% or higher, or 10% or higher.
  • the heat treatment is preferably performed in an oxygen atmosphere. This allows oxygen to be supplied to the oxide 530, thereby reducing oxygen vacancy (V O ).
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas at 10 ppm or higher, 1% or higher, or 10% or higher in order to compensate for desorbed oxygen.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas at 10 ppm or higher, 1% or higher, or 10% or higher, and then the heat treatment may be performed in a nitrogen gas or inert gas atmosphere.
  • oxygen vacancies in the oxide 530 can be repaired by the supplied oxygen, in other words, the reaction of "Vo+O ⁇ null" can be promoted.
  • hydrogen remaining in the oxide 530 can be removed as H 2 O (dehydrated) by reacting with the supplied oxygen. This can prevent hydrogen remaining in the oxide 530 from recombining with the oxygen vacancies to form VOH .
  • the insulator 524 has an excess oxygen region, it is preferable that the insulator 522 has a function of suppressing the diffusion of oxygen (e.g., at least one of oxygen atoms and oxygen molecules) (the oxygen is less likely to permeate).
  • oxygen e.g., at least one of oxygen atoms and oxygen molecules
  • the insulator 522 preferably has a function of suppressing the diffusion of, for example, oxygen or impurities, so that the oxygen contained in the oxide 530 does not diffuse toward the insulator 516.
  • the conductor 503 can be suppressed from reacting with, for example, the oxygen contained in the insulator 524 or the oxide 530.
  • the insulator 522 is preferably made of a high dielectric constant (high-k) material (material with a high relative dielectric constant).
  • the insulator 522 is preferably made of a single layer or a multilayer of an insulator containing, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr)TiO 3 (BST).
  • high-k material As the miniaturization and high integration of transistors progress, problems such as gate leakage current may occur due to the thinning of the gate insulating film.
  • an insulator containing an oxide of one or both of aluminum and hafnium which is an insulating material that has a function of suppressing the diffusion of impurities and oxygen (the oxygen is difficult to permeate).
  • an insulator containing an oxide of one or both of aluminum and hafnium it is preferable to use, for example, aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium (hafnium aluminate).
  • the insulator 522 functions as a layer that suppresses the release of oxygen from the oxide 530 or the intrusion of impurities such as hydrogen from the periphery of the transistor 500 into the oxide 530.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be laminated on the above insulators.
  • the insulator 522 and the insulator 524 are illustrated as the second gate insulating film having a two-layer stack structure, but the second gate insulating film may have a single layer structure or a stack structure of three or more layers.
  • the second gate insulating film is not limited to a stack structure made of the same material, and may be a stack structure made of different materials.
  • a metal oxide that functions as an oxide semiconductor is used for the oxide 530 including the channel formation region.
  • a metal oxide containing indium, M M is one or more selected from gallium, aluminum, yttrium, tin, silicon, boron, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and cobalt
  • M is one or more selected from gallium, aluminum, yttrium, tin, silicon, boron, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and cobalt
  • zinc may be used as the oxide 530.
  • the metal oxide that functions as an oxide semiconductor may be formed by sputtering or ALD (Atomic Layer Deposition).
  • the metal oxide that functions as the channel formation region preferably has a band gap of 2 eV or more, and more preferably has a band gap of 2.5 eV or more. In this way, by using a metal oxide with a large band gap for the oxide 530, the off-current of the transistor 500 can be reduced.
  • oxide 530 By having oxide 530a below oxide 530b, oxide 530 can suppress the diffusion of impurities from components formed below oxide 530a to oxide 530b.
  • the oxide 530 preferably has a configuration of multiple oxide layers with different atomic ratios of each metal atom.
  • the atomic ratio of element M among the constituent elements is preferably greater than the atomic ratio of element M among the constituent elements in the metal oxide used for the oxide 530b.
  • the atomic ratio of element M to In is preferably greater than the atomic ratio of element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to element M is preferably greater than the atomic ratio of In to element M in the metal oxide used for the oxide 530a.
  • the energy of the conduction band minimum of oxide 530a is higher than the energy of the conduction band minimum of oxide 530b.
  • the electron affinity of oxide 530a is smaller than the electron affinity of oxide 530b.
  • the energy level of the conduction band minimum changes gradually.
  • the energy level of the conduction band minimum at the junction between oxide 530a and oxide 530b changes continuously, or it can be said that there is a continuous junction.
  • oxide 530a is In-Ga-Zn oxide
  • oxide 530b is In-Ga-Zn oxide
  • the main carrier path is oxide 530b.
  • oxide 530a By configuring oxide 530a as described above, the defect state density at the interface between oxide 530a and oxide 530b can be reduced. Therefore, the effect of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain a large on-current.
  • Conductors 542a and 542b functioning as source and drain electrodes are provided on the oxide 530b.
  • a metal element selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, or lanthanum, an alloy containing the above-mentioned metal elements, or an alloy combining the above-mentioned metal elements, etc.
  • tantalum nitride titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, or an oxide containing lanthanum and nickel, etc.
  • tantalum nitride, titanium nitride, nitrides containing titanium and aluminum, nitrides containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxides containing strontium and ruthenium, and oxides containing lanthanum and nickel are conductive materials that are difficult to oxidize, or materials that maintain conductivity even when they absorb oxygen, and are therefore preferable.
  • metal nitride films such as tantalum nitride are preferable because they have barrier properties against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as a single layer, but may be a laminated structure of two or more layers.
  • a tantalum nitride film and a tungsten film may be laminated as the conductor 542a and the conductor 542b.
  • a titanium film and an aluminum film may be laminated as the conductor 542a and the conductor 542b.
  • the conductor 542a and the conductor 542b may be a two-layer structure in which an aluminum film is laminated on a tungsten film, a two-layer structure in which a copper film is laminated on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is laminated on a titanium film, or a two-layer structure in which a copper film is laminated on a tungsten film.
  • the conductors 542a and 542b may be formed, for example, in a three-layer structure in which an aluminum film or copper film is laminated on a titanium film or titanium nitride film, and a titanium film or titanium nitride film is further formed on the aluminum film or copper film, or in a three-layer structure in which an aluminum film or copper film is laminated on a molybdenum film or molybdenum nitride film, and a molybdenum film or molybdenum nitride film is further formed on the aluminum film or copper film.
  • the conductors 542a and 542b may be formed, for example, using a transparent conductive material containing indium oxide, tin oxide, or zinc oxide.
  • a region 543a may be formed as a low-resistance region at the interface of the oxide 530 with the conductor 542a and in its vicinity.
  • a region 543b may be formed as a low-resistance region at the interface of the oxide 530 with the conductor 542b and in its vicinity.
  • the region 543a functions as one of the source region and the drain region
  • the region 543b functions as the other of the source region and the drain region.
  • a channel formation region is formed in the region sandwiched between the regions 543a and 543b.
  • the oxygen concentration in the regions 543a and 543b may be reduced.
  • a metal compound layer containing the metal contained in the conductors 542a and 542b and components of the oxide 530 may be formed in the regions 543a and 543b. In such a case, the carrier concentration in the regions 543a and 543b increases, and the regions 543a and 543b become low resistance regions.
  • the insulator 544 is provided to cover the conductor 542a and the conductor 542b, and suppresses oxidation of the conductor 542a and the conductor 542b.
  • the insulator 544 may be provided to cover the side surface of the oxide 530 and the side surface of the insulator 524, and to be in contact with the insulator 522.
  • insulator 544 for example, a metal oxide containing one or more elements selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, etc. can be used. Also, as the insulator 544, for example, silicon oxynitride or silicon nitride can be used.
  • an insulator containing an oxide of one or both of aluminum and hafnium such as aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium (hafnium aluminate), as the insulator 544.
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, it is preferable because it is less likely to crystallize in the heat treatment in the subsequent process. Note that if the conductor 542a and the conductor 542b are made of a material that is resistant to oxidation or a material whose conductivity does not decrease significantly even when it absorbs oxygen, the insulator 544 is not an essential component.
  • the presence of the insulator 544 can prevent impurities, such as water or hydrogen, contained in the insulator 580 from diffusing into the oxide 530b.
  • the excess oxygen contained in the insulator 580 can prevent the conductors 542a and 542b from being oxidized.
  • the insulator 545 functions as a first gate insulating film. Like the insulator 524 described above, the insulator 545 is preferably formed using an insulator that contains excess oxygen and releases oxygen when heated.
  • silicon oxide having excess oxygen silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with added fluorine, silicon oxide with added carbon, silicon oxide with added carbon and nitrogen, or silicon oxide with vacancies can be used.
  • silicon oxide or silicon oxynitride is preferable because it is stable against heat.
  • the film thickness of the insulator 545 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 545 and the conductor 560.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 545 to the conductor 560.
  • the diffusion of excess oxygen from the insulator 545 to the conductor 560 is suppressed. In other words, a decrease in the amount of excess oxygen supplied to the oxide 530 can be suppressed.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 545 may have a layered structure, similar to the second gate insulating film. As transistors become more miniaturized and highly integrated, problems such as gate leakage current may occur due to the thinning of the gate insulating film. Therefore, by forming the insulator 545, which functions as a gate insulating film, into a layered structure of a high-k material and a thermally stable material, it is possible to maintain the physical film thickness of the insulator 545 and reduce the gate potential during operation of the transistor 500. Furthermore, the insulator 545 can have a layered structure that is thermally stable and has a high relative dielectric constant.
  • the conductor 560 functioning as the first gate electrode is shown in Figures 3A and 3B as having a two-layer structure (conductor 560a and conductor 560b), but may have a single-layer structure or a stacked structure of three or more layers.
  • the conductor 560a is preferably made of a conductive material having a function of suppressing the diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N2O , NO, or NO2 ), or copper atoms.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (e.g., N2O , NO, or NO2 ), or copper atoms.
  • a conductive material having a function of suppressing the diffusion of oxygen e.g., at least one of oxygen atoms and oxygen molecules.
  • the conductor 560a has a function of suppressing the diffusion of oxygen, so that the conductor 560b can be prevented from being oxidized by the oxygen contained in the insulator 545 and its conductivity from decreasing.
  • a conductive material having a function of suppressing the diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used.
  • an oxide semiconductor that can be applied to the oxide 530 can be used as the conductor 560a.
  • the conductor 560b can be formed by a sputtering method to reduce the electrical resistance value of the conductor 560a to make it a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b is made of a conductive material containing tungsten, copper, or aluminum as a main component. Since the conductor 560b also functions as wiring, it is preferable to use a conductor with high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 560b may have a layered structure.
  • the conductor 560b may have a layered structure of, for example, titanium or titanium nitride and the above-mentioned conductive material.
  • the insulator 580 is provided on the conductor 542a and the conductor 542b via the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • the insulator 580 preferably has, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide with added fluorine, silicon oxide with added carbon, silicon oxide with added carbon and nitrogen, silicon oxide with voids, or resin.
  • silicon oxide or silicon oxynitride is preferable because it is thermally stable.
  • silicon oxide or silicon oxide with voids is preferable because it allows for easy formation of an excess oxygen region in a later process.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released when heated, the oxygen in the insulator 580 can be efficiently supplied to the oxide 530. It is preferable that the concentration of impurities, such as water or hydrogen, in the insulator 580 is reduced.
  • the opening of the insulator 580 is formed so as to overlap the region between the conductors 542a and 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and in the region sandwiched between the conductors 542a and 542b.
  • the conductor 560 When miniaturizing a semiconductor device, it is necessary to shorten the gate length, but it is also necessary to ensure that the conductivity of the conductor 560 does not decrease. If the thickness of the conductor 560 is increased in order to achieve this, the conductor 560 may have a shape with a high aspect ratio. In this embodiment, the conductor 560 is provided so as to be embedded in the opening of the insulator 580. Therefore, even if the conductor 560 has a shape with a high aspect ratio, the conductor 560 can be formed without collapsing during the process.
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 545.
  • an excess oxygen region can be provided in the insulator 545 and the insulator 580. This allows oxygen to be supplied from the excess oxygen region into the oxide 530.
  • insulator 574 for example, a metal oxide containing one or more elements selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium can be used.
  • aluminum oxide has high barrier properties and can suppress the diffusion of hydrogen and nitrogen even in a thin film with a thickness of 0.5 nm to 3.0 nm. Therefore, aluminum oxide formed by sputtering can function as an oxygen source as well as a barrier film against impurities such as hydrogen.
  • an insulator 581 that functions as an interlayer film on the insulator 574. It is preferable that the insulator 581 has a reduced concentration of impurities such as water or hydrogen in the film, similar to the insulator 524, for example.
  • conductors 540a and 540b are arranged in the openings formed in insulators 581, 574, 580, and 544. Conductors 540a and 540b are arranged opposite each other with conductor 560 in between. Conductors 540a and 540b have the same configuration as conductor 546, which will be described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 is preferably made of a substance that has a barrier property against, for example, oxygen and hydrogen. Therefore, the insulator 582 can be made of a material similar to the insulator 324 or the insulator 514.
  • the insulator 582 is preferably made of a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen or moisture that can cause fluctuations in the electrical characteristics of a transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen or moisture from entering the transistor 500 during and after the transistor manufacturing process. It can also suppress the release of oxygen from the oxide that constitutes the transistor 500. Therefore, it is suitable for use as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • a material similar to the insulator 320, the insulator 512, or the insulator 516 can be used.
  • a material with a relatively low dielectric constant can be used to these insulators.
  • a silicon oxide film or a silicon oxynitride film can be used as the insulator 586.
  • conductor 546 is embedded in insulator 522, insulator 544, insulator 580, insulator 574, insulator 581, and insulator 582.
  • conductor 548 is embedded in insulator 586.
  • the conductor 546 and the conductor 548 function as a plug or wiring that electrically connects, for example, the transistor 500, the transistor 550, and the transistor 43 or the transistor 33.
  • the conductor 546 and the conductor 548 can be formed using a material similar to that of the conductor 328, the conductor 330, or the conductor 518.
  • an opening may be formed to surround the transistor 500, and an insulator with high barrier properties against hydrogen or water may be formed to cover the opening.
  • an insulator with high barrier properties against hydrogen or water may be formed to cover the opening.
  • a plurality of transistors 500 may be wrapped together with an insulator with high barrier properties against hydrogen or water.
  • the insulator with high barrier properties against hydrogen or water for example, a material similar to the insulator 522 or the insulator 514 may be used.
  • Transistor 43 and Capacitor 44 Next, a description will be given of the structures of the transistor 43 and the capacitor 44 which are provided over the insulator 586. Note that the structure of the transistor 33 is similar to that of the transistor 43, and therefore the following description can be referred to as appropriate.
  • insulator 440 and insulator 450 are stacked in order on insulator 586. It is preferable that either insulator 440 or insulator 450 is made of a material that has barrier properties against, for example, oxygen or hydrogen.
  • the insulator 440 it is preferable to use a film having barrier properties that prevent hydrogen or impurities from diffusing from the region where the transistor 500 is provided to the region where the transistor 43 and the transistor 33 are provided. Therefore, for example, the same material as the insulator 324 or the insulator 514 can be used for the insulator 440.
  • the insulator 450 can be made of a material similar to that of the insulator 320, the insulator 512, or the insulator 516. By using a material with a relatively low dielectric constant for these insulators, the parasitic capacitance between wirings can be reduced.
  • the insulator 450 can be made of, for example, a silicon oxide film or a silicon oxynitride film.
  • a conductor 445 is embedded in the insulator 440.
  • a conductor 410 is embedded in the insulator 450.
  • the conductor 445 and the conductor 410 function as a plug or wiring that electrically connects, for example, the transistor 43 or the transistor 33 to the transistor 500.
  • the conductor 445 and the conductor 410 can be provided using a material similar to that of the conductor 328, the conductor 330, or the conductor 518.
  • Figures 4A to 4C are plan views and cross-sectional views of a transistor 43 and a capacitance element 44 of a memory cell 42, which can be applied to each configuration of the element layer 41.
  • Figure 4A is a plan view of the memory cell 42.
  • Figures 4B and 4C are cross-sectional views of the memory cell 42.
  • Figure 4B is a cross-sectional view of the portion indicated by the dashed line A1-A2 in Figure 4A.
  • Figure 4C is a cross-sectional view of the portion indicated by the dashed line A3-A4 in Figure 4A. Note that some elements have been omitted from the plan view of Figure 4A to clarify the figure.
  • Figures 4A to 4C show an insulator 440, a conductor 410 on the insulator 440, a memory cell 42 on the conductor 410, an insulator 480 on the conductor 410, an insulator 280 on the insulator 480, and an insulator 283 on the memory cell 42.
  • the insulator 440, the insulator 480, the insulator 280, and the insulator 283 function as interlayer films.
  • the conductor 410 functions as wiring.
  • the memory cell 42 has a capacitive element 44 on a conductor 410 and a transistor 43 on the capacitive element 44.
  • the transistor 43 is provided so as to overlap with the capacitor 44.
  • the opening 290 in which part of the structure of the transistor 43 is provided has a region that overlaps with the opening 490 in which part of the structure of the capacitor 44 is provided.
  • the conductor 420 functions as one of the source and drain electrodes of the transistor 43 and as one of the pair of electrodes of the capacitor 44, so that the transistor 43 and the capacitor 44 share part of their structures.
  • the capacitor 44 has a conductor 415 on the conductor 410, an insulator 430 on the conductor 415, and a conductor 420 on the insulator 430.
  • the conductor 420 functions as one of a pair of electrodes (sometimes referred to as an upper electrode)
  • the conductor 415 functions as the other of the pair of electrodes (sometimes referred to as a lower electrode)
  • the insulator 430 functions as a dielectric layer.
  • the capacitor 44 constitutes a metal-insulator-metal (MIM) capacitor.
  • MIM metal-insulator-metal
  • the insulator 480 has an opening 490 that reaches the conductor 410. At least a portion of the conductor 415 is disposed in the opening 490.
  • the conductor 415 has a region that contacts the upper surface of the conductor 410 in the opening 490, a region that contacts the side surface of the insulator 480 in the opening 490, and a region that contacts at least a portion of the upper surface of the insulator 480.
  • the insulator 430 is disposed so that at least a portion of it is located in the opening 490.
  • the conductor 420 is disposed so that at least a portion of it is located in the opening 490. It is preferable that the conductor 420 is disposed so that it fills the opening 490, as shown in FIG. 4B and 4C.
  • the capacitive element 44 is configured such that the upper electrode and the lower electrode face each other with a dielectric layer sandwiched between them, not only on the bottom surface (sometimes called the bottom) but also on the side surface (sometimes called the sidewall), allowing the capacitance per unit area to be increased. Therefore, the deeper the opening 490, the greater the capacitance of the capacitive element 44 can be. Increasing the capacitance per unit area of the capacitive element 44 in this way allows the read operation in the memory cell array to be stabilized. It also allows for the miniaturization or high integration of memory cells to be promoted.
  • the sidewall of the opening 490 (sometimes referred to as the sidewall of the opening 490 of the insulator 480) is preferably perpendicular to the top surface of the conductor 410.
  • the insulator 480 can be said to have an opening 490 that extends perpendicularly to the top surface of the conductor 410.
  • the opening 490 has a cylindrical shape. With this configuration, it is possible to miniaturize or highly integrate the memory cells.
  • the opening 490 is circular in plan view, but one embodiment of the present invention is not limited to this.
  • the opening 490 may be substantially circular such as an ellipse in plan view, polygonal such as a rectangle, or polygonal such as a rectangle with rounded corners.
  • the maximum width of the opening 490 may be calculated appropriately according to the shape of the top of the opening 490 in plan view.
  • the maximum width of opening 490 may be the length of the diagonal of the rectangle.
  • the maximum width of opening 490 may be the diameter of the smallest circle that contains the shape of opening 490 in plan view (also called the minimum including circle or minimum circumscribing circle).
  • the portions of the conductor 415, the insulator 430, and the conductor 420 that are placed in the opening 490 are provided to reflect the shape of the opening 490.
  • the conductor 415 is provided to cover the bottom and sidewalls of the opening 490
  • the insulator 430 is provided to cover the conductor 415
  • the conductor 420 is provided to fill the recess in the insulator 430 that reflects the shape of the opening 490.
  • a portion of the dielectric layer (corresponding to the insulator 430) of the capacitance element 44 is provided along the side wall of the opening 490. That is, it is provided perpendicular to the upper surface of the conductor 410. In other words, it can be said that the surface where the upper electrode of the capacitance element 44 contacts the dielectric layer and the surface where the lower electrode contacts the dielectric layer each have a component perpendicular to the upper surface of the conductor 410.
  • the opening 490 is provided so that the sidewall of the opening 490 is perpendicular to the top surface of the conductor 410, but this is not a limitation of one embodiment of the present invention.
  • the sidewall of the opening 490 may be tapered.
  • a tapered shape refers to a shape in which at least a portion of the side of the structure is inclined with respect to the substrate surface.
  • the angle between the inclined side and the substrate surface is referred to as the taper angle.
  • a tapered shape having a taper angle greater than 0° and less than 90° is referred to as a forward taper shape
  • a tapered shape having a taper angle greater than 90° and less than 180° is referred to as a reverse taper shape.
  • a conductor 415 and an insulator 430 are laminated along the sidewall of the opening 490 and the top surface of the conductor 410.
  • a conductor 420 is provided on the insulator 430 so as to fill the opening 490.
  • a capacitance element 44 having such a configuration may be referred to as a trench type capacitance, a trench capacitance, or a deep hole laminate capacitance.
  • the insulator 280 is disposed on the capacitance element 44. That is, the insulator 280 is disposed on the conductor 415, the insulator 430, and the conductor 420. In other words, the conductor 420 is disposed below the insulator 280.
  • the conductor 410 functions, for example, as the wiring CSL shown in FIG. 2.
  • the conductor 410 is provided below the conductor 415.
  • the conductor 415 has an area in contact with the conductor 410.
  • the conductor 410 is provided on the insulator 440.
  • the conductor 410 can be provided, for example, in a planar shape.
  • the conductor 410 can be a single layer or a multilayer.
  • the conductor 410 can be made of a conductive material with high conductivity, such as tungsten. By using such a conductive material with high conductivity, the conductivity of the conductor 410 can be improved.
  • the conductor 415 is preferably made of a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen, and is used in a single layer or a stacked layer.
  • a conductive material that is difficult to oxidize or a conductive material that has a function of suppressing the diffusion of oxygen may be used in a single layer or a stacked layer.
  • titanium nitride or indium tin oxide with added silicon may be used.
  • tungsten is stacked on tungsten
  • a structure in which tungsten is stacked on a first titanium nitride, and a second titanium nitride is stacked on the tungsten may be used.
  • the insulator 430 is provided on the conductor 415.
  • the insulator 430 is provided so as to contact the upper surface and side surfaces of the conductor 415.
  • the insulator 430 is structured so as to cover the side end portion of the conductor 415. This can prevent the conductor 415 and the conductor 420 from shorting out.
  • the insulator 430 may be provided so as to extend in contact with the upper surface of the insulator 480.
  • the side end of the insulator 430 may be aligned with the side end of the conductor 415.
  • the insulator 430 and the conductor 415 can be formed using the same mask, and the manufacturing process of the element layer 41 can be simplified.
  • the insulator 430 it is preferable to use a material with a high dielectric constant, a so-called high-k material, as the insulator 430.
  • a material with a high dielectric constant a so-called high-k material
  • the insulator 430 can be made thick enough to suppress the gate leakage current, and the capacitance of the capacitance element 44 can be sufficiently ensured.
  • the insulator 430 is preferably made of a laminate of insulating layers made of a high-k material, and preferably has a laminate structure of a high-k material and a material having a higher dielectric strength than the high-k material.
  • an insulating film laminated in the order of zirconium oxide, aluminum oxide, and zirconium oxide can be used as the insulator 430.
  • an insulating film laminated in the order of zirconium oxide, aluminum oxide, zirconium oxide, and aluminum oxide can be used.
  • an insulating film laminated in the order of hafnium zirconium oxide, aluminum oxide, hafnium zirconium oxide, and aluminum oxide can be used.
  • a material that can have ferroelectricity may be used as the insulator 430.
  • materials that can have ferroelectricity include metal oxides such as hafnium oxide, zirconium oxide, and HfZrO x (where X is a real number greater than 0).
  • materials that can have ferroelectricity include materials in which an element J1 (here, the element J1 is, for example, one or more selected from zirconium, silicon, aluminum, gadolinium, yttrium, lanthanum, and strontium) is added to hafnium oxide. The ratio of the number of atoms of hafnium to the number of atoms of the element J1 can be set appropriately.
  • the ratio of the number of atoms of hafnium to the number of atoms of the element J1 may be set to 1:1 or close to 1:1.
  • materials that can have ferroelectricity include materials in which an element J2 (here, the element J2 is, for example, one or more selected from hafnium, silicon, aluminum, gadolinium, yttrium, lanthanum, and strontium) is added to zirconium oxide.
  • the ratio of the number of zirconium atoms to the number of atoms of element J2 can be set appropriately.
  • the ratio of the number of zirconium atoms to the number of atoms of element J2 may be set to 1:1 or close to 1:1.
  • piezoelectric ceramics having a perovskite structure such as lead titanate (PbTiO x ), barium strontium titanate (BST), strontium titanate, lead zirconate titanate (PZT), strontium bismuthate tantalate (SBT), bismuth ferrite (BFO), or barium titanate may be used.
  • PbTiO x lead titanate
  • BST barium strontium titanate
  • PZT lead zirconate titanate
  • SBT strontium bismuthate tantalate
  • BFO bismuth ferrite
  • examples of materials that may have ferroelectricity include metal nitrides having element M1, element M2, and nitrogen.
  • element M1 is, for example, one or more selected from aluminum, gallium, and indium.
  • element M2 is, for example, one or more selected from boron, scandium, yttrium, lanthanum, cerium, neodymium, europium, titanium, zirconium, hafnium, vanadium, niobium, tantalum, and chromium.
  • the ratio of the number of atoms of element M1 to the number of atoms of element M2 can be set appropriately.
  • metal nitrides having element M1 and nitrogen may have ferroelectricity even if they do not contain element M2.
  • examples of materials that may have ferroelectricity include materials in which element M3 is added to the above metal nitride.
  • element M3 is, for example, one or more selected from magnesium, calcium, strontium, zinc, and cadmium.
  • the ratio of the number of atoms of element M1, the number of atoms of element M2, and the number of atoms of element M3 can be set appropriately.
  • Examples of materials that can have ferroelectricity include perovskite-type oxynitrides such as SrTaO 2 N and BaTaO 2 N, and GaFeO 3 having a ⁇ -alumina structure.
  • metal oxides and metal nitrides are given as examples, but the present invention is not limited to these.
  • metal oxynitrides in which nitrogen is added to the above-mentioned metal oxides, or metal oxynitrides in which oxygen is added to the above-mentioned metal nitrides, etc. may be used.
  • a material that can have ferroelectricity for example, a mixture or compound made of multiple materials selected from the materials listed above can be used.
  • the insulator 430 can have a layered structure made of multiple materials selected from the materials listed above.
  • the crystal structure (characteristics) of the materials listed above may change not only depending on the film formation conditions but also on various processes. Therefore, in this specification, not only materials that exhibit ferroelectricity are called ferroelectrics, but materials that can have ferroelectricity may also be called ferroelectrics.
  • the film thickness of the insulator 430 can be 100 nm or less, preferably 50 nm or less, more preferably 20 nm or less, and even more preferably 10 nm or less (typically 2 nm or more and 9 nm or less). For example, it is preferable to set the film thickness of the insulator 430 to 8 nm or more and 12 nm or less.
  • the capacitive element 44 can be combined with a semiconductor element such as a miniaturized transistor to form a semiconductor device.
  • a layer of a material that can have ferroelectricity may be referred to as a ferroelectric layer, a metal oxide film, or a metal nitride film.
  • a device having such a ferroelectric layer, a metal oxide film, or a metal nitride film may be referred to as a ferroelectric device in this specification, etc.
  • metal oxides containing one or both of hafnium and zirconium are preferable because they can have ferroelectricity even in a small area.
  • the area (occupied area) of the ferroelectric layer in a top view is 100 ⁇ m 2 or less, 10 ⁇ m 2 or less, 1 ⁇ m 2 or less, or 0.1 ⁇ m 2 or less, the ferroelectricity can be maintained. Also, even if the area is 10,000 nm 2 or less, or 1,000 nm 2 or less, the ferroelectricity may be maintained. By making the ferroelectric layer small in area, the occupied area of the capacitance element 44 can be reduced.
  • Ferroelectrics are insulators that are polarized when an electric field is applied from the outside, and the polarization remains even when the electric field is made zero. For this reason, a nonvolatile memory element can be formed using a capacitance element (hereinafter sometimes referred to as a ferroelectric capacitor) that uses this material as a dielectric.
  • a nonvolatile memory element using a ferroelectric capacitor is sometimes called, for example, a Ferroelectric Random Access Memory (FeRAM) or a ferroelectric memory.
  • a ferroelectric memory has a transistor and a ferroelectric capacitor, and one of the source and drain of the transistor is electrically connected to one terminal of the ferroelectric capacitor. Therefore, when a ferroelectric capacitor is used as the capacitance element 44, the memory cell shown in this embodiment functions as a ferroelectric memory.
  • Ferroelectricity is said to be expressed by the displacement of oxygen or nitrogen in the crystals contained in the ferroelectric layer due to an externally applied electric field. It is also presumed that the expression of ferroelectricity depends on the crystal structure of the crystals contained in the ferroelectric layer. Therefore, in order for the insulator 430 to express ferroelectricity, the insulator 430 needs to contain crystals. In particular, it is preferable for the insulator 430 to contain crystals having an orthorhombic crystal structure, since ferroelectricity is expressed.
  • the crystal structure of the crystals contained in the insulator 430 may be one or more selected from the cubic crystal system, the tetragonal crystal system, the orthorhombic crystal system, the monoclinic crystal system, and the hexagonal crystal system.
  • the insulator 430 may have an amorphous structure. In this case, the insulator 430 may be a composite structure having an amorphous structure and a crystalline structure.
  • the conductor 420 is provided in contact with a portion of the upper surface of the insulator 430.
  • the side end of the conductor 420 is preferably located inside the side end of the conductor 415 in both the X direction and the Y direction.
  • the side end of the conductor 420 may be located outside the side end of the conductor 415.
  • the conductor 420 can be a single layer or a multilayer of a conductive material.
  • a conductive material that is resistant to oxidation or a conductive material that has the function of suppressing the diffusion of oxygen as the conductor 420.
  • titanium nitride or tantalum nitride can be used.
  • the insulator 480 functions as an interlayer film, it is preferable that the insulator 480 has a low dielectric constant. By using a material with a low dielectric constant as the interlayer film, the parasitic capacitance that occurs between wirings can be reduced.
  • an insulator containing a material with a low dielectric constant can be used in a single layer or a stacked layer. Silicon oxide and silicon oxynitride are preferable because they are thermally stable. In this case, the insulator 480 has at least silicon and oxygen.
  • the transistor 43 includes a conductor 420, a conductor 240 on the insulator 280, an oxide semiconductor 230, an insulator 250 on the oxide semiconductor 230, and a conductor 260 on the insulator 250.
  • the oxide semiconductor 230 functions as a semiconductor layer
  • the conductor 260 functions as a gate electrode
  • the insulator 250 functions as a gate insulator
  • the conductor 420 functions as one of a source electrode and a drain electrode
  • the conductor 240 functions as the other of the source electrode and drain electrode.
  • the insulator 280 and the conductor 240 have an opening 290 that reaches the conductor 420. At least a part of the oxide semiconductor 230 is disposed in the opening 290. Note that the oxide semiconductor 230 has a region that contacts the upper surface of the conductor 420 in the opening 290, a region that contacts the side surface of the conductor 240 in the opening 290, and a region that contacts at least a part of the upper surface of the conductor 240.
  • the insulator 250 is disposed so that at least a part of it is located in the opening 290.
  • the conductor 260 is disposed so that at least a part of it is located in the opening 290. Note that the conductor 260 is preferably disposed so as to fill the opening 290, as shown in FIG. 4B and 4C.
  • the conductor 420 may have a structure in which, for example, tantalum nitride is laminated on titanium nitride.
  • the titanium nitride is in contact with the insulator 430
  • the tantalum nitride is in contact with the oxide semiconductor 230.
  • This structure can prevent the conductor 420 from being excessively oxidized by the oxide semiconductor 230.
  • the conductor 420 may have a structure in which, for example, tungsten is laminated on titanium nitride.
  • the conductor 420 since the conductor 420 has a region in contact with the oxide semiconductor 230, it is preferable to use a conductive material containing oxygen.
  • a conductive material containing oxygen As the conductor 420, the conductor 420 can maintain its conductivity even if it absorbs oxygen.
  • an insulator containing oxygen such as zirconium oxide is used as the insulator 430, the conductor 420 can maintain its conductivity.
  • indium tin oxide also referred to as ITO
  • indium tin oxide with added silicon also referred to as ITSO
  • indium zinc oxide also referred to as IZO (registered trademark)
  • ITO indium tin oxide
  • ITSO indium tin oxide with added silicon
  • IZO indium zinc oxide
  • the oxide semiconductor 230 has a region in contact with the side surface of the conductor 240 in the opening 290 and a region in contact with a part of the top surface of the conductor 240. In this way, the oxide semiconductor 230 contacts not only the side surface but also the top surface of the conductor 240, so that the area of contact between the oxide semiconductor 230 and the conductor 240 can be increased.
  • FIG. 4C shows a configuration in which the side end of the oxide semiconductor 230 is located inside the side end of the conductor 240.
  • one embodiment of the present invention is not limited to this.
  • a structure in which the side end of the oxide semiconductor 230 and the side end of the conductor 240 coincide in the Y direction may be used.
  • a structure in which the side end of the oxide semiconductor 230 is located outside the side end of the conductor 240 may be used.
  • the conductor 260 is provided extending in the Y direction, and the conductor 240 is provided extending in the X direction.
  • the conductor 260 and the conductor 240 are provided so as to intersect with each other.
  • the conductor 410 is provided in a planar shape, but this is not a limitation of one embodiment of the present invention.
  • the conductor 410 may be provided parallel to the conductor 260 or parallel to the conductor 240.
  • the sidewall of the opening 290 (sometimes referred to as the sidewall of the opening 290 of the insulator 280) is preferably perpendicular to the top surface of the conductor 410.
  • the insulator 280 can be said to have an opening 290 that extends perpendicularly to the top surface of the conductor 410.
  • the opening 290 has a cylindrical shape. With this configuration, it is possible to miniaturize or highly integrate the memory cells.
  • the opening 290 is circular in plan view, but this is not a limitation of one aspect of the present invention.
  • the opening 290 may be approximately circular, such as an ellipse, polygonal, such as a rectangle, or polygonal, such as a rectangle, with rounded corners, in plan view.
  • the maximum width of the opening 290 may be calculated appropriately according to the shape of the top of the opening 290 in plan view.
  • the maximum width of opening 290 may be the length of the diagonal of the rectangle.
  • the maximum width of opening 290 may be the diameter of the smallest circle that contains the shape of opening 290 in plan view (also called the minimum including circle or minimum circumscribing circle).
  • the portions of the oxide semiconductor 230, the insulator 250, and the conductor 260 that are arranged in the opening 290 are provided to reflect the shape of the opening 290.
  • the oxide semiconductor 230 is provided to cover the bottom and sidewalls of the opening 290
  • the insulator 250 is provided to cover the oxide semiconductor 230
  • the conductor 260 is provided to fill the recess of the insulator 250 that reflects the shape of the opening 290.
  • a part of the semiconductor layer (corresponding to the oxide semiconductor 230) including the channel formation region of the transistor 43 is provided along the sidewall of the opening 290. That is, it is provided in a direction perpendicular to the upper surface of the conductor 410.
  • the channel length direction of the transistor 43 has a component perpendicular to the upper surface of the conductor 410. That is, it can be said that the channel length direction has a component in the vertical direction (Z direction in FIGS. 4A to 4C, also called the height direction or the direction perpendicular to the surface on which it is formed). That is, it can be said that the source electrode and the drain electrode are located at different heights, and the drain current flows in the vertical direction.
  • the transistor of one embodiment of the present invention is a transistor whose channel length direction has a vertical component (that is, a transistor in which the drain current flows vertically), and can be called, for example, a VFET (Vertical Field Effect Transistor), a vertical transistor, a vertical channel transistor, or a vertical channel transistor.
  • VFET Vertical Field Effect Transistor
  • the opening 290 is provided so that the sidewall of the opening 290 is perpendicular to the top surface of the conductor 410, but this is not a limitation of one aspect of the present invention.
  • the sidewall of the opening 290 may be tapered.
  • FIG. 5A shows an enlarged view of the oxide semiconductor 230 and its vicinity in FIG. 4B.
  • FIG. 5B shows a cross-sectional view in the XY plane including the conductor 240.
  • the oxide semiconductor 230 has a region 230i and regions 230na and 230nb arranged to sandwich the region 230i.
  • the region 230na is in contact with the conductor 420 of the oxide semiconductor 230. At least a part of the region 230na functions as one of the source region and drain region of the transistor 43.
  • the region 230nb is in contact with the conductor 240 of the oxide semiconductor 230. At least a part of the region 230nb functions as the other of the source region and drain region of the transistor 43.
  • the conductor 240 is in contact with the entire outer periphery of the oxide semiconductor 230.
  • the other of the source region and drain region of the transistor 43 can be formed on the entire outer periphery of a portion of the oxide semiconductor 230 that is formed in the same layer as the conductor 240.
  • Region 230i is a region between regions 230na and 230nb of the oxide semiconductor 230. At least a part of region 230i functions as a channel formation region of transistor 43. That is, the channel formation region of transistor 43 is located in a region of the oxide semiconductor 230 between conductor 420 and conductor 240. It can also be said that the channel formation region of transistor 43 is located in a region of the oxide semiconductor 230 that is in contact with the insulator 280 or in a region in the vicinity of the region.
  • the channel length of the transistor 43 is the distance between the source region and the drain region. In other words, it can be said that the channel length of the transistor 43 is determined by the thickness of the insulator 280 on the conductor 420.
  • the channel length L of the transistor 43 is indicated by a dashed double-headed arrow.
  • the channel length L is the distance between the end of the region where the oxide semiconductor 230 and the conductor 420 contact each other and the end of the region where the oxide semiconductor 230 and the conductor 240 contact each other in a cross-sectional view. In other words, the channel length L corresponds to the length of the side surface of the insulator 280 on the opening 290 side in a cross-sectional view.
  • the channel length is set by the exposure limit of photolithography, but in one embodiment of the present invention, the channel length can be set by the film thickness of the insulator 280. Therefore, the channel length of the transistor 43 can be made to be a very fine structure below the exposure limit of photolithography (for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 1 nm or more, or 5 nm or more). This increases the on-current of the transistor 43, and improves the frequency characteristics. Therefore, the read speed and write speed of the memory cell 42 can be improved.
  • the exposure limit of photolithography for example, 60 nm or less, 50 nm or less, 40 nm or less, 30 nm or less, 20 nm or less, or 10 nm or less, and 1 nm or more, or 5 nm or more.
  • the channel formation region, the source region, and the drain region can be formed in the opening 290. This allows the area occupied by the transistor 43 to be reduced compared to a planar type transistor in which the channel formation region, the source region, and the drain region are provided separately on the XY plane. This allows the memory cells 42 to be highly integrated, thereby increasing the memory capacity per unit area.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are arranged concentrically, as in FIG. 5B. Therefore, the side of the conductor 260 arranged at the center faces the side of the oxide semiconductor 230 through the insulator 250. That is, in a plan view, the entire circumference of the oxide semiconductor 230 becomes the channel formation region.
  • the channel width of the transistor 43 is determined by the outer periphery length of the oxide semiconductor 230. That is, it can be said that the channel width of the transistor 43 is determined by the maximum width of the opening 290 (maximum diameter when the opening 290 is circular in a plan view). In FIGS.
  • the maximum width D of the opening 290 is indicated by a double-headed arrow of a two-dot chain line.
  • the channel width W of the transistor 43 is indicated by a double-dot chain line of a one-dot chain line.
  • the maximum width D of the opening 290 is set by the exposure limit of photolithography.
  • the maximum width D of the opening 290 is set by the film thickness of each of the oxide semiconductor 230, the insulator 250, and the conductor 260 provided in the opening 290.
  • the maximum width D of the opening 290 is, for example, 5 nm or more, 10 nm or more, or 20 nm or more, and is preferably 100 nm or less, 60 nm or less, 50 nm or less, 40 nm or less, or 30 nm or less. Note that when the opening 290 is circular in plan view, the maximum width D of the opening 290 corresponds to the diameter of the opening 290, and the channel width W can be calculated as "D x ⁇ ".
  • the channel length L of the transistor 43 is preferably smaller than at least the channel width W of the transistor 43.
  • the channel length L of the transistor 43 of one embodiment of the present invention is 0.1 to 0.99 times, preferably 0.5 to 0.8 times, the channel width W of the transistor 43. With such a configuration, a transistor having good electrical characteristics and high reliability can be realized.
  • the oxide semiconductor 230, the insulator 250, and the conductor 260 are arranged concentrically. This makes the distance between the conductor 260 and the oxide semiconductor 230 uniform or approximately uniform, so that the gate electric field of the oxide semiconductor 230 can be applied uniformly or approximately uniformly.
  • the channel formation region of a transistor using an oxide semiconductor for the semiconductor layer has fewer oxygen vacancies or a lower impurity concentration (e.g., concentration of hydrogen, nitrogen, or metal element) than the source region and the drain region.
  • a lower impurity concentration e.g., concentration of hydrogen, nitrogen, or metal element
  • VOH defects in which hydrogen enters the oxygen vacancies and generate electrons that serve as carriers
  • VOH is also reduced in the channel formation region.
  • the channel formation region of the transistor is a high-resistance region with a low carrier concentration. Therefore, it can be said that the channel formation region of the transistor is i-type (intrinsic) or substantially i-type.
  • the source and drain regions of a transistor that uses an oxide semiconductor for its semiconductor layer have more oxygen vacancies, more VOH , or a higher impurity concentration (e.g., concentration of hydrogen, nitrogen, or metal element) than the channel formation region, and thus have an increased carrier concentration and low resistance.
  • the source and drain regions of the transistor are n-type regions that have a higher carrier concentration and lower resistance than the channel formation region.
  • the band gap of the metal oxide used as the oxide semiconductor 230 is preferably 2 eV or more, more preferably 2.5 eV or more.
  • the frequency of the refresh operation can be about once per 10 sec, which is 10 times or more or 100 times or more.
  • the frequency of the refresh operation can be set to 1 sec to 100 sec, preferably 5 sec to 50 sec.
  • metal oxide can be used as the oxide semiconductor 230 in a single layer or a stacked layer.
  • the metal oxide preferably contains at least one of indium and zinc.
  • indium M (wherein M is one or more selected from gallium, aluminum, yttrium, tin, silicon, boron, copper, vanadium, beryllium, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and cobalt), and zinc.
  • M is one or more selected from gallium, aluminum, yttrium, and tin.
  • an oxide containing indium (In), gallium (Ga), and zinc (Zn) also referred to as "IGZO”
  • an oxide containing indium (In), aluminum (Al), and zinc (Zn) also referred to as "IAZO”
  • an oxide containing indium (In), aluminum (Al), gallium (Ga), and zinc (Zn) also referred to as "IAGZO”
  • an oxide containing indium (In), tin (Sn), and zinc (Zn) also referred to as "ITZO (registered trademark)
  • an oxide containing indium (In), gallium (Ga), zinc (Zn), and tin (Sn) also referred to as "IGZTO” may be used.
  • the metal oxide is In-M-Zn oxide
  • the atomic ratio of In in the In-M-Zn oxide is greater than or equal to the atomic ratio of M.
  • the atomic ratio of In in the In-M-Zn oxide may be smaller than the atomic ratio of M.
  • the band gaps of the metal oxides in the first and third layers it is preferable to configure the band gaps of the metal oxides in the first and third layers to be larger than the band gap of the metal oxide in the second layer. With this configuration, it is possible to use the metal oxide in the second layer as the main current path, resulting in a so-called buried channel structure.
  • the metal oxide can be formed by sputtering or atomic layer deposition (ALD).
  • ALD atomic layer deposition
  • the composition of the formed metal oxide may differ from the composition of the sputtering target.
  • the zinc content in the formed metal oxide may decrease to about 50% compared to the sputtering target.
  • the oxide semiconductor 230 preferably has crystallinity.
  • oxide semiconductors having crystallinity include c-axis aligned crystalline oxide semiconductor (CAAC-OS), nanocrystalline oxide semiconductor (nc-OS), polycrystalline oxide semiconductor, and single-crystalline oxide semiconductor. It is preferable to use CAAC-OS or nc-OS as the oxide semiconductor 230, and it is particularly preferable to use CAAC-OS.
  • the CAAC-OS preferably has multiple layered crystal regions with the c-axis oriented in the normal direction to the surface on which it is formed.
  • the oxide semiconductor 230 preferably has layered crystals parallel to the sidewall of the opening 290, particularly the side surface of the insulator 280. With this structure, the layered crystals of the oxide semiconductor 230 are formed parallel to the channel length direction of the transistor 43, thereby increasing the on-state current of the transistor.
  • oxide semiconductor 230 is shown as a single layer in FIG. 4B and FIG. 4C, one embodiment of the present invention is not limited to this.
  • the oxide semiconductor 230 may have a stacked structure of multiple oxide layers having different chemical compositions. For example, a structure in which multiple types of oxides selected from the above metal oxides are appropriately stacked may be used.
  • FIG. 6 shows a modification of the semiconductor device shown in Fig. 2.
  • differences from the semiconductor device shown in Fig. 2 will be mainly described.
  • the semiconductor device shown in FIG. 6 has a functional element 48 instead of the functional element 45.
  • the functional element 48 has a connection portion 49 and a transistor 33 provided above the connection portion 49.
  • connection portion 49 is provided in the element layer 41a.
  • the transistor 33 can be electrically connected to the transistor 500 provided in the element layer 30 via the connection portion 49.
  • Figures 7A and 7B are a plan view and a cross-sectional view of the transistor 33 and the connection portion 49 of the functional element 48.
  • Figure 7A is a plan view of the functional element 48.
  • Figure 7B is a cross-sectional view of the functional element 48.
  • Figure 7B is a cross-sectional view of the portion indicated by the dashed dotted line A5-A6 in Figure 7A. Note that some elements have been omitted from the plan view of Figure 7A to clarify the figure.
  • the functional element 48 shown in Figures 7A and 7B has a transistor 33 and a connection portion 49.
  • the transistor 33 has a similar configuration to the transistor 43.
  • the functional element 48 has a configuration generally similar to the memory cell 42 described above, except that the configuration of the insulator 430 is different, that the functional element 48 has an insulator 431, and that the conductor 415 and the conductor 420 are in contact with each other.
  • the insulator 430 is provided with an opening that overlaps with the opening 490. It is preferable that the opening of the insulator 430 is provided so as to encompass the opening 490. That is, in a plan view, it is preferable that the opening 490 is located inside the opening of the insulator 430.
  • an insulator 431 is provided along a portion of the conductor 415 that is provided along the inner wall of the insulator 480.
  • the insulator 431 is in contact with the conductor 415 and the conductor 420.
  • the insulators 430 and 431 are formed by processing the same insulating film and contain the same elements.
  • the insulator 431 is formed when a portion of the insulator 430 located at the bottom of the opening 490 is removed by anisotropic etching, leaving a portion of the insulator 430 remaining.
  • the insulator 431 can also be referred to as a sidewall insulator.
  • the insulator 431 may not be formed depending on the processing method of the insulating film that becomes the insulator 430. In that case, it is preferable because the area of contact between the conductor 420 and the conductor 415 becomes large.
  • connection portion 49 has a configuration in which a portion of the insulator 430 in the capacitance element 44 is opened, and the conductor 415 and the conductor 420 are in contact with each other through the opening.
  • the conductor 420 and the conductor 415 are electrically connected, and therefore the conductor 420 and the conductor 410 are electrically connected via the conductor 415.
  • one of the source electrode and the drain electrode of the transistor 33 is electrically connected to the conductor 410.
  • the semiconductor device and arithmetic processing device are not limited to the semiconductor device and arithmetic processing device described in this embodiment. At least a part of the configuration examples and operation examples exemplified in this embodiment and the drawings corresponding thereto can be appropriately combined with other configuration examples, other operation examples, other drawings, and other embodiments described in this specification, etc.
  • (Embodiment 2) 8 to 12 will be used to describe a configuration example of a semiconductor device according to one embodiment of the present invention.
  • the semiconductor device described in this embodiment can include at least a part of the semiconductor device 10 described in the above embodiment 1.
  • a configuration example in which the transistor 33 included in the read circuit 35 is provided in the element layer 30 is described; however, as in the semiconductor device 10 described in the above embodiment 1, the transistor 33 may be provided in the element layer 41. In that case, the description of the above embodiment 1 may be reinterpreted as appropriate.
  • FIG. 8 is a circuit diagram illustrating a configuration example of a semiconductor device 110 according to one embodiment of the present invention.
  • the semiconductor device 110 includes an element layer 50 and a layer 20.
  • the element layer 50 can be provided on an insulating substrate or a semiconductor substrate containing various materials.
  • the element layer 50 can be provided on a substrate containing silicon.
  • the element layer 50 can include a transistor containing silicon in the channel formation region (Si transistor).
  • the layer 20 has various materials such as a conductor, a semiconductor, or an insulator, and various elements such as a capacitor or a transistor are provided.
  • the layer 20 can include a transistor containing an oxide semiconductor in the channel formation region (OS transistor).
  • Layer 20 includes element layer 30 and layer 40.
  • Layer 40 includes element layers 41[1] to 41[m], where m is an integer of 2 or greater.
  • the layer 40 includes a plurality of memory cells 42 in each of the element layers 41[1] to 41[m]. Each of the plurality of memory cells 42 is electrically connected to a local bit line LBL.
  • the memory cells 42 have a function of storing data by holding a potential corresponding to the data.
  • the memory cells 42 can write or read data via the local bit line LBL.
  • Memory cell 42 includes one transistor and one capacitance (sometimes called a capacitor) (see FIG. 10B and FIG. 11A).
  • One of the source and drain of the transistor is electrically connected to one terminal of the capacitance.
  • a transistor with an extremely low off-state current as the transistor.
  • an OS transistor can be used as the transistor.
  • a memory cell structure using such an OS transistor can be called DOSRAM (registered trademark).
  • DOSRAM registered trademark
  • a memory cell using an OS transistor can hold charge stored in a capacitance constituting the memory cell for a long period of time. Therefore, the memory cell can store data for a long period of time by storing data representing a high or low potential according to the amount of charge stored in the capacitance. In other words, the memory cell can store data once written for a long period of time, thereby reducing the frequency of refreshing data. Therefore, the memory cell can reduce the power consumption of a semiconductor device or storage device using the memory cell.
  • a memory cell using an OS transistor can write or read data by charging or discharging an electric charge, so data can be written or read a virtually unlimited number of times.
  • a memory cell using an OS transistor has excellent rewrite resistance because it does not involve structural changes at the atomic level, as in a magnetic memory or a resistance change memory, for example.
  • a memory cell using an OS transistor has excellent stability because instability caused by an increase in electron capture centers, as in a flash memory, is not observed even when data is repeatedly written to the memory cell.
  • memory cells using OS transistors can be freely arranged, for example, on a silicon substrate on which Si transistors are provided, and therefore can be easily integrated.
  • memory cells using OS transistors can be manufactured at low cost because the same manufacturing equipment as that for Si transistors can be used to manufacture the OS transistors.
  • an OS transistor By including a back gate (back gate electrode) in addition to a gate (gate electrode), a source (source electrode), and a drain (drain electrode), an OS transistor can be a four-terminal semiconductor element.
  • a four-terminal OS transistor can independently control the current flowing between the source and the drain depending on the potential applied to the gate or the back gate.
  • an OS transistor has better electrical characteristics than a Si transistor. Specifically, an OS transistor can perform good switching operation even at high temperatures of 125° C. or higher and 150° C. or lower because the ratio of the on current to the off current is large.
  • the element layer 30 includes a read circuit 35, a read circuit 35_pre, and a switching circuit 37.
  • the read circuit 35 is electrically connected to a plurality of memory cells 42 in the layer 40 via a local bit line LBL.
  • the read circuit 35 is also electrically connected to a switching circuit 37 via a global bit line GBL.
  • the read circuit 35 When writing data to a memory cell 42, the read circuit 35 has a function of applying a potential corresponding to the data from the global bit line GBL to the local bit line LBL.
  • the read circuit 35 When reading data from a memory cell 42, the read circuit 35 has a function of amplifying a change in the potential of the local bit line LBL and outputting it to the global bit line GBL.
  • the read circuit 35 can be configured using an OS transistor.
  • the element layer 30 includes a plurality of read circuits 35.
  • the global bit line GBL is electrically connected to each of the plurality of local bit lines LBL via each of the plurality of read circuits 35.
  • the semiconductor device 110 has a function of selecting one of the plurality of read circuits 35 and writing or reading data to one memory cell 42 selected from among the plurality of memory cells 42 electrically connected to the read circuit 35.
  • the transistors constituting the read circuit 35 may have threshold voltage variations for each of the multiple read circuits 35.
  • threshold voltage variations of transistors that have the function of converting slight changes in potential of the local bit line LBL into current have a significant effect on the operation of the read circuit 35. Therefore, if such variations affect the operation of the read circuit 35, the semiconductor device 110 may not correctly read data from the memory cell 42.
  • the read circuit 35 may have a correction function to reduce the effect of such threshold voltage variations on data reading. Such a correction function allows the semiconductor device 110 to improve the reliability of the read data.
  • the read circuit 35_pre has the same configuration as the read circuit 35. Therefore, the description of the read circuit 35_pre can be appropriately made by referring to the above description of the read circuit 35, with the global bit line GBL replaced with the global bit line GBLB and the local bit line LBL replaced with the local bit line LBL_pre.
  • the read circuit 35, the global bit line GBL, the local bit line LBL, and the multiple memory cells 42 electrically connected to the local bit line LBL are paired with the read circuit 35_pre, the global bit line GBLB, the local bit line LBL_pre, and the multiple memory cells 42 electrically connected to the local bit line LBL_pre.
  • the memory cells 42 connected to the local bit line LBL are memory cells to which data is written or read.
  • the memory cells 42 connected to the local bit line LBL_pre are memory cells to which data is not written or read.
  • the local bit line LBL_pre is precharged to a predetermined potential and continues to hold that potential.
  • the memory cells 42 connected to the local bit line LBL_pre may be memory cells to which data is written or read, and the memory cells 42 connected to the local bit line LBL may be memory cells to which data is not written or read. In this case, the local bit line LBL is precharged to a predetermined potential and continues to hold that potential.
  • the switching circuit 37 is electrically connected to the read circuit 35 via the global bit line GBL.
  • the switching circuit 37 is also electrically connected to the read circuit 35_pre via the global bit line GBLB.
  • the switching circuit 37 is also electrically connected to the drive circuit 51 provided in the element layer 50 via each of the global bit line SA_GBL and the global bit line SA_GBLB.
  • the switching circuit 37 has a function of making the global bit line GBL, the global bit line GBLB, the global bit line SA_GBL, and the global bit line SA_GBLB conductive or non-conductive.
  • the switching circuit 37 also has a function of precharging each of the global bit line GBL and the global bit line GBLB to a predetermined potential.
  • the switching circuit 37 includes a transistor M0, a transistor M1, and a transistor M2. Note that the transistors constituting the switching circuit 37 may be transistors with extremely low off-state current. For example, the transistors constituting the switching circuit 37 may be OS transistors.
  • Transistor M0 has the function of establishing a conductive state or a non-conductive state between global bit line GBL and global bit line GBLB in response to signal SW0.
  • Transistor M1 has the function of establishing a conductive state or a non-conductive state between global bit line GBL and global bit line SA_GBL in response to signal SW1.
  • Transistor M2 has the function of establishing a conductive state or a non-conductive state between global bit line GBLB and global bit line SA_GBLB in response to signal SW2.
  • the element layer 50 includes a driving circuit 51.
  • the driving circuit 51 is electrically connected to the switching circuit 37 provided in the element layer 30 via the global bit line SA_GBL and the global bit line SA_GBLB.
  • the driving circuit 51 has a function of providing a potential corresponding to the data to each of the global bit line SA_GBL and the global bit line SA_GBLB.
  • the driving circuit 51 has a function of outputting a potential corresponding to the data according to the potential difference between the global bit line SA_GBL and the global bit line SA_GBLB.
  • the driving circuit 51 can be configured using a Si transistor having a channel formed in the element layer 50.
  • Si transistors have a faster operating speed than OS transistors.
  • Si transistors can be used to configure a CMOS circuit (e.g., a circuit that operates complementarily, a CMOS logic gate, or a CMOS logic circuit, etc.) by electrically connecting the gate of an n-channel Si transistor and the gate of a p-channel Si transistor. Therefore, by configuring the driver circuit 51 provided in the element layer 50 with Si transistors, the operating speed can be increased and power consumption in a steady state can be reduced.
  • CMOS circuit e.g., a circuit that operates complementarily, a CMOS logic gate, or a CMOS logic circuit, etc.
  • Figure 9 is a schematic diagram showing an example configuration of a semiconductor device 110 according to one embodiment of the present invention.
  • the semiconductor device 110 includes an element layer 50 and one or more layers 20 (layers 20[1] to 20[k]).
  • k is an integer of 1 or more.
  • the element layer 50 can be provided on an insulating substrate or a semiconductor substrate including various materials.
  • the element layer 50 can be provided on a substrate including silicon.
  • Each of the layers 20[1] to 20[k] can have various materials, such as, for example, a conductor, a semiconductor, or an insulator.
  • Each of the layers 20[1] to 20[k] can be provided with various elements, such as, for example, a capacitor or a transistor.
  • the schematic diagram shown in FIG. 9 defines the X, Y, and Z directions to explain the arrangement of each layer constituting the semiconductor device 110.
  • the Z direction refers to the direction perpendicular to the surface of the element layer 50. In this embodiment and the like, the Z direction may be referred to as the vertical direction to facilitate understanding.
  • the surface of the element layer 50 corresponds to the surface formed by the X direction defined perpendicular to the Z direction, and the Y direction defined perpendicular to both the X and Z directions.
  • Each of the layers 20[1] to 20[k] can be stacked in the vertical direction (Z direction) on the element layer 50.
  • Each of the layers 20[1] to 20[k] includes an element layer 30 and a layer 40.
  • each of the element layers 41[1] to 41[m] included in the layer 40 can be stacked in the vertical direction. Therefore, the semiconductor device 110 according to one embodiment of the present invention can improve the density (memory density) of the multiple memory cells 42. Furthermore, each of the element layers 41[1] to 41[m] can be manufactured by repeatedly manufacturing the same manufacturing process in the vertical direction. Therefore, the semiconductor device 110 according to one embodiment of the present invention can reduce the manufacturing cost of the multiple memory cells 42.
  • the semiconductor device 110 according to one embodiment of the present invention can shorten the length of wiring, such as the local bit line LBL and the global bit line SA_GBL.
  • the semiconductor device 110 according to one embodiment of the present invention can reduce the parasitic resistance and parasitic capacitance of the wiring by shortening the signal propagation distance between two circuits connected to the wiring. Therefore, the semiconductor device 110 according to one embodiment of the present invention can reduce power consumption and signal delay.
  • the semiconductor device 110 according to one aspect of the present invention can operate even if the capacitance of the memory cell 42 is reduced by reducing the parasitic capacitance of the local bit line LBL. Therefore, the area occupied by the memory cell 42 can be reduced. Therefore, the semiconductor device 110 according to one aspect of the present invention can be made smaller.
  • the semiconductor device 110 according to one aspect of the present invention can amplify slight changes in potential of the local bit line LBL by providing a read circuit 35 in the element layer 30. Therefore, the sense amplifier 55 provided in the element layer 50 can be made smaller. Therefore, the semiconductor device 110 according to one aspect of the present invention can be made smaller.
  • the semiconductor device 110 In the semiconductor device 110 according to one embodiment of the present invention, OS transistors with extremely low off-state current can be used as the transistors provided in the element layer 30 and the layer 40. Therefore, the memory cell 42 can reduce the frequency of refreshing stored data. Thus, the semiconductor device 110 according to one embodiment of the present invention can achieve low power consumption.
  • the element layers 41[1] to 41[m] in which the OS transistors are provided can be stacked in the vertical direction. Therefore, each of the element layers 41[1] to 41[m] can be manufactured repeatedly using the same manufacturing process. Thus, the semiconductor device 110 according to one embodiment of the present invention can achieve low manufacturing costs.
  • the element layers 41[1] to 41[m] in which the memory cells 42 are provided can be stacked in the vertical direction. Therefore, the memory density of the multiple memory cells 42 can be improved.
  • the semiconductor device 110 according to one embodiment of the present invention can be miniaturized.
  • the semiconductor device 110 according to one embodiment of the present invention can use an OS transistor, which has smaller fluctuations in electrical characteristics than a Si transistor even in a high-temperature environment. Therefore, the semiconductor device 110 according to one embodiment of the present invention can be a semiconductor device with excellent reliability.
  • Figure 10A is a schematic diagram of layer 20 corresponding to any one of layers 20[1] to 20[k] shown in Figure 9.
  • the layer 20 shown in FIG. 10A includes element layers 41[1] to 41[m] in which memory cells 42 are provided in the vertical direction (Z direction) on the element layer 30.
  • the element layer 30 and the element layers 41[1] to 41[m] can be closer to each other. This allows the length of the local bit line LBL to be shortened, thereby reducing parasitic capacitance.
  • the element layers 41[1] to 41[m] can be fabricated using the same manufacturing process repeatedly in the vertical direction, thereby reducing manufacturing costs.
  • Figure 10B shows the circuit symbols for each component in layer 20 shown in Figure 10A.
  • the element layers 41[1] to 41[m] each include a plurality of memory cells 42.
  • the memory cells 42 include a transistor 43 and a capacitor 44.
  • One of the source and drain of the transistor 43 is electrically connected to one terminal (electrode) of the capacitor 44.
  • the other of the source and drain of the transistor 43 is electrically connected to the local bit line LBL.
  • the gate of the transistor 43 is electrically connected to the word line WL.
  • the other terminal (electrode) of the capacitor 44 is electrically connected to a wiring CSL to which an arbitrary fixed potential is applied. Note that a region where one of the source and drain of the transistor 43 and one terminal of the capacitor 44 are electrically connected may be referred to as a node MND.
  • the transistor 43 has a function of making the local bit line LBL and the node MND conductive or non-conductive depending on the potential applied to the word line WL.
  • the transistor 43 may be a transistor with an extremely small off-state current.
  • an OS transistor may be used as the transistor 43.
  • the capacitor 44 has a structure in which an insulator is sandwiched between conductors that serve as electrodes.
  • the conductors that constitute the electrodes may be metals, or may be, for example, a semiconductor layer that has been given conductivity.
  • the capacitor 44 may be configured, for example, to be disposed above or below the transistor 43 in an overlapping position, or to use a part of the semiconductor layer or electrode that constitutes the transistor 43 as one of the electrodes of the capacitor 44.
  • the memory cell 42 can hold the charge stored in the capacitance element 44 for a long period of time by turning the transistor 43 off.
  • the memory cell 42 can store binary data by, for example, corresponding the high and low potentials of the node MND according to the amount of charge held in the capacitance element 44 to "1" or "0". It should be noted that, for example, three or more values of data may be stored.
  • the memory cell 42 can apply a potential corresponding to the data from the local bit line LBL to the node MND by turning the transistor 43 on.
  • the memory cell 42 can extract the charge held in the node MND to the local bit line LBL by turning the transistor 43 on.
  • the element layer 30 includes a read circuit 35.
  • the read circuit 35 includes a transistor 31, a transistor 32, a transistor 33, and a transistor 34.
  • One of the source and the drain of the transistor 31 is electrically connected to one of the source and the drain of the transistor 33 and one of the source and the drain of the transistor 34.
  • the other of the source and the drain of the transistor 31 is electrically connected to one of the source and the drain of the transistor 32.
  • the gate of the transistor 31 is electrically connected to the other of the source and the drain of the transistor 33 and the local bit line LBL.
  • the other of the source and the drain of the transistor 32 is electrically connected to the wiring SL.
  • the other of the source and the drain of the transistor 34 is electrically connected to the global bit line GBL.
  • the transistor 31 has a function of passing a current between the source and the drain depending on the potential of the local bit line LBL.
  • the transistor 32 has a function of making the source and the drain conductive or non-conductive depending on a signal RE applied to the gate.
  • Transistor 33 has the function of making the source and drain conductive or non-conductive in response to a signal WE applied to its gate.
  • Transistor 34 has the function of making the source and drain conductive or non-conductive in response to a signal MUX applied to its gate.
  • Transistors 31 to 34 may each be a transistor with an extremely low off-state current.
  • transistors 31 to 34 may each be an OS transistor.
  • the read circuit 35 has a function of changing the potential of the global bit line GBL by passing a current corresponding to the potential of the local bit line LBL from the global bit line GBL to the wiring SL via transistors 34, 31, and 32. It also has a function of transmitting the potential of the global bit line GBL to the local bit line LBL via transistors 34 and 33. It also has a function of changing the potential of the gate of transistor 31 to a potential corresponding to the threshold voltage of transistor 31 by discharging the charge stored in the gate of transistor 31 to the wiring SL via transistors 33, 31, and 32. With this function, the read circuit 35 can make corrections to reduce the influence of the threshold voltage of transistor 31.
  • the read circuit 35 may also include a capacitance.
  • one terminal of the capacitance may be electrically connected to the local bit line LBL, and the other terminal of the capacitance may be electrically connected to a wiring to which an arbitrary fixed potential is applied.
  • the read circuit 35 can hold the charge stored in the local bit line LBL for a long period of time when the transistor 33 is turned off. Therefore, the read circuit 35 can store binary data by, for example, corresponding the high and low potentials according to the amount of charge held in the local bit line LBL to "1" or "0". Note that, for example, three or more values of data may be stored. That is, the read circuit 35 can have a function as a memory.
  • the read circuit 35 functioning as a memory can apply a potential corresponding to the data from the global bit line GBL to the local bit line LBL by turning on the transistor 33.
  • the read circuit 35 functioning as a memory can read the data by using the fact that a potential corresponding to the data is applied to the gate of the transistor 31, and a current corresponding to the data flows between the source and drain.
  • the read circuit 35 when the read circuit 35 functions as a memory, the charge held in the local bit line LBL does not change when the read circuit 35 reads data. In other words, when the read circuit 35 functions as a memory, the stored data is not destroyed when the read circuit 35 reads data. In other words, when the read circuit 35 functions as a memory, the data is read non-destructively.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM (Random Access Memory). Therefore, the readout circuit 35 can be regarded as a memory that operates like NOSRAM.
  • FIG. 11A shows a circuit diagram of memory cell 42, which corresponds to the circuit diagram of memory cell 42 shown in FIG. 10B.
  • FIG. 11B shows a circuit block corresponding to the circuit diagram, which corresponds to the circuit block of memory cell 42 shown in FIG. 8.
  • FIG. 11C shows a circuit diagram of the read circuit 35, which corresponds to the circuit diagram of the read circuit 35 shown in FIG. 10B.
  • FIG. 11D shows a circuit block corresponding to the circuit diagram, which corresponds to the circuit block of the read circuit 35 shown in FIG. 8.
  • FIG. 12A is a circuit diagram showing the drive circuit 51 provided in the element layer 50 using circuit symbols.
  • the drive circuit 51 includes a switch circuit 52, a precharge circuit 53, a precharge circuit 54, and a sense amplifier 55.
  • the switch circuit 52, the precharge circuit 53, the precharge circuit 54, and the sense amplifier 55 are electrically connected to the global bit line SA_GBL and the global bit line SA_GBLB, respectively.
  • the switch circuit 52 is electrically connected to the bit line BL and the bit line BLB.
  • the drive circuit 51 has a function of controlling the writing or reading of data to the memory cell 42.
  • the switch circuit 52 has a function of bringing the wiring pair of the global bit line SA_GBL and the global bit line SA_GBLB into a conductive state or a non-conductive state with respect to the wiring pair of the bit line BL and the bit line BLB in response to the signal CSEL.
  • the switch circuit 52 includes a transistor 52_1 and a transistor 52_2.
  • Each of the transistors 52_1 and 52_2 is an n-channel type transistor.
  • the transistor 52_1 has a function of bringing the wiring pair of the global bit line SA_GBL and the bit line BL into a conductive state or a non-conductive state in response to the signal CSEL.
  • the transistor 52_2 has a function of bringing the wiring pair of the global bit line SA_GBLB and the bit line BLB into a conductive state or a non-conductive state in response to the signal CSEL.
  • the precharge circuit 53 has a function of precharging the global bit line SA_GBL and the global bit line SA_GBLB to a potential VPRE in response to the signal EQ.
  • the precharge circuit 53 includes a transistor 53_1, a transistor 53_2, and a transistor 53_3.
  • Each of the transistors 53_1, 53_2, and 53_3 is an n-channel transistor.
  • the transistor 53_1 has a function of bringing the global bit line SA_GBL and the global bit line SA_GBLB into a conductive state or a non-conductive state in response to the signal EQ.
  • the transistor 53_2 has a function of precharging the global bit line SA_GBL to a potential VPRE in response to the signal EQ.
  • the transistor 53_3 has a function of precharging the global bit line SA_GBLB to a potential VPRE in response to the signal EQ.
  • the precharge circuit 54 has a function of precharging the global bit line SA_GBL and the global bit line SA_GBLB to a potential VPRE in response to the signal EQB.
  • the precharge circuit 54 includes a transistor 54_1, a transistor 54_2, and a transistor 54_3.
  • Each of the transistors 54_1, 54_2, and 54_3 is a p-channel transistor.
  • the transistor 54_1 has a function of bringing the global bit line SA_GBL and the global bit line SA_GBLB into a conductive state or a non-conductive state in response to the signal EQB.
  • the transistor 54_2 has a function of precharging the global bit line SA_GBL to a potential VPRE in response to the signal EQB.
  • the transistor 54_3 has a function of precharging the global bit line SA_GBLB to a potential VPRE in response to the signal EQB.
  • the sense amplifier 55 has a function of outputting a potential corresponding to one of the two values of data to the global bit line SA_GBL and outputting a potential corresponding to the other of the two values of data to the global bit line SA_GBLB by applying a predetermined potential to each of the wiring SAP and wiring SAN.
  • the sense amplifier 55 includes transistors 55_1, 55_2, 55_3, and 55_4. Each of the transistors 55_1 and 55_2 is a p-channel transistor. Each of the transistors 55_3 and 55_4 is an n-channel transistor.
  • the transistors 55_1 and 55_3 configure an inverter with the global bit line SA_GBLB as an input, the global bit line SA_GBL as an output, the wiring SAP as a high-potential power line, and the wiring SAN as a low-potential power line.
  • Transistor 55_2 and transistor 55_4 form an inverter with global bit line SA_GBL as an input, global bit line SA_GBLB as an output, wiring SAP as a high-potential power line, and wiring SAN as a low-potential power line.
  • Figure 12B shows a circuit block corresponding to the circuit diagram of the drive circuit 51 described in Figure 12A, and corresponds to the circuit block of the drive circuit 51 shown in Figure 8.
  • the potential corresponding to the binary data "1" is a high power supply potential VDD (hereinafter may be abbreviated as VDD), and the potential corresponding to the binary data "0” is a low power supply potential VSS (hereinafter may be abbreviated as VSS).
  • VDD high power supply potential
  • VSS low power supply potential
  • the difference between VDD and VSS is greater than the threshold voltage of the transistor.
  • VSS may be, for example, the ground potential GND.
  • the potential of the signal is an H level (sometimes simply referred to as H) or an L level (sometimes simply referred to as L).
  • the H level is a potential that is applied to the gate of an n-channel transistor to make the transistor conductive, and is a potential that is applied to the gate of a p-channel transistor to make the transistor non-conductive.
  • the L level is a potential that, when applied to the gate of an n-channel transistor, causes the transistor to be in a non-conductive state, and a potential that, when applied to the gate of a p-channel transistor, causes the transistor to be in a conductive state.
  • the H level can be, for example, the same potential as VDD or a potential higher than VDD.
  • the L level can be, for example, the same potential as VSS or a potential lower than VSS.
  • the H level or L level does not need to be the same potential for each of the multiple signals provided to the semiconductor device 110.
  • Each of the multiple signals provided to the semiconductor device 110 may have a different H level or L level potential depending on the threshold voltage of the transistor to which the signal is provided.
  • the signal provided to the gate of the Si transistor provided in the element layer 50 and the signal provided to the gate of the OS transistor provided in the element layer 30 and layer 40 may have a different H level or L level potential.
  • the H level of the signal provided to the gate of the OS transistor can be a higher potential than the H level of the signal provided to the gate of the Si transistor.
  • the H level of each of the signals provided to the word line WL, the signal MUX, the signal WE, the signal RE, the signal SW0, the signal SW1, and the signal SW2 can be a higher potential than the H level of each of the signals EQ, the signal EQB, and the signal CSEL.
  • the potential of all signals will be described as H level or L level.
  • the timing chart shown in FIG. 13 shows the potentials (H level or L level) of the signal given to the word line WL, the signal MUX, the signal WE, the signal RE, the signal SW0, the signal SW1, the signal SW2, the signal EQ, the signal EQB, and the signal CSEL at each time of operation. It also shows the potentials given to the wiring SL, the wiring SAP, and the wiring SAN.
  • time T11 the signal becomes H level (or L level)
  • the signal becomes H level (or L level) does not necessarily mean that the potential of the signal becomes constant at H level (or L level) at that moment.
  • time T11 the expression “time T11” can be replaced with the expression “approximate time T11” or “substantially time T11”. Note that the same applies to times other than time T11.
  • the state in which the potential of the signal gradually changes and a signal delay occurs until it becomes constant at H level (or L level) is represented by a diagonal line.
  • the signal delay time is, for example, more than 0 seconds and less than 100 nanoseconds, preferably less than 10 nanoseconds, more preferably less than 1 nanosecond, and even more preferably less than 0.1 nanoseconds. Additionally, the signal delay time may be different for each signal.
  • Figure 13 is a timing chart illustrating an example of the operation of the semiconductor device 110.
  • the period from time T11 to time T13 is a period in which the threshold voltage is corrected.
  • the period from time T13 to time T16 is a period in which data is read.
  • the period from time T16 onwards is a period in which data is written back (refreshed).
  • the potential of the wiring SL is a predetermined potential (e.g., VSS).
  • the signals SW0, SW1, and SW2 are all at the L level.
  • the signal EQ is at the H level, and the signal EQB is at the L level.
  • the signal CSEL is at the L level.
  • the potentials of the wiring SAP and the wiring SAN are all at VDD.
  • the potentials VPRE are all at VDD.
  • the potential of the wiring CSL is an arbitrary fixed potential (e.g., VSS).
  • the global bit lines SA_GBL and SA_GBLB are all precharged to VDD.
  • the global bit line GBL and the global bit line GBLB are each in an electrically floating state, and the potential of each is VDD or VSS.
  • the local bit line LBL and the local bit line LBL_pre are each in an electrically floating state, and VDD or VSS is held.
  • the node MND of the memory cell 42 is held at VDD (potential corresponding to data "1") or VSS (potential corresponding to data "0").
  • signals SW1 and SW2 go to H level. Furthermore, signals MUX and WE go to H level. Then, global bit line GBL and global bit line GBLB are precharged to VDD. Furthermore, local bit line LBL and local bit line LBL_pre are precharged to VDD. Furthermore, the potential of line SL becomes a predetermined potential between VDD and VSS. The predetermined potential affects the amount of current flowing through transistor 31 in the operation at time T14 described below. Therefore, the predetermined potential can be determined so that the amount of current is an appropriate value.
  • the signal MUX goes low and the signal RE goes high. Then, the potentials of the local bit lines LBL and LBL_pre drop to "the potential of the line SL plus the threshold voltage of the transistor 31" due to discharge to the line SL via the transistor 31 in each of the read circuit 35 and the read circuit 35_pre.
  • signal EQ goes to L level and signal EQB goes to H level. Then, precharging of global bit lines SA_GBL and GBL, and precharging of global bit lines SA_GBLB and GBLB, are stopped. Therefore, global bit lines SA_GBL and GBL, and global bit lines SA_GBLB and GBLB, respectively, are electrically floating.
  • the signal provided to the word line WL on the side of the memory cell 42 electrically connected to the local bit line LBL becomes H level. Then, charge sharing is performed between the local bit line LBL and the node MND. Therefore, the potential of the local bit line LBL changes according to the data stored in the memory cell 42 (i.e., according to the potential held at the node MND). As a result, the potential of the local bit line LBL and the potential of the node MND become the same potential.
  • the signal provided to the word line WL goes high, causing the potential of the local bit line LBL to rise and the potential of the node MND to fall. As a result, the potential of the local bit line LBL and the potential of the node MND become the same potential.
  • the signal provided to the word line WL goes high, causing the potential of the local bit line LBL to fall and the potential of the node MND to rise. As a result, the potential of the local bit line LBL and the potential of the node MND become the same potential.
  • the signal applied to the word line WL on the side of the memory cell 42 electrically connected to the local bit line LBL_pre remains at the L level. In other words, charge sharing is not performed on the local bit line LBL_pre. Therefore, the potential of the local bit line LBL does not change.
  • the signal MUX and the signal RE go to the H level.
  • the potential of the wiring SL goes to the same potential (for example, VSS) as the potential immediately before time T11.
  • VSS the same potential
  • a current flows through each of the transistors 31 included in the read circuit 35 and the transistors 31 included in the read circuit 35_pre, depending on the respective potentials of the local bit line LBL and the local bit line LBL_pre.
  • the respective potentials of the global bit line SA_GBL and the global bit line GBL, and the global bit line SA_GBLB and the global bit line GBLB gradually drop.
  • the potential of the local bit line LBL differs from the potential of the local bit line LBL_pre, causing a difference between the amount of current flowing through the transistor 31 included in the read circuit 35 and the amount of current flowing through the transistor 31 included in the read circuit 35_pre.
  • This difference in the amount of current corresponds to the potential of the local bit line LBL, which changes due to charge sharing in the operation at time T13 described above.
  • the speed at which the potentials of the global bit lines SA_GBL and GBL drop varies depending on the potential of the local bit line LBL. Therefore, the potential of the local bit line LBL can be converted into a potential difference between the global bit lines SA_GBL and SA_GBLB.
  • the amount of current flowing through the transistor 31 provided in the read circuit 35 becomes larger than the amount of current flowing through the transistor 31 provided in the read circuit 35_pre. Therefore, the speed at which the potentials of the global bit line SA_GBL and the global bit line GBL fall becomes faster than the speed at which the potentials of the global bit line SA_GBLB and the global bit line GBLB fall. As a result, the potential of the global bit line SA_GBL becomes lower than the potential of the global bit line SA_GBLB.
  • the amount of current flowing through the transistor 31 provided in the read circuit 35 becomes smaller than the amount of current flowing through the transistor 31 provided in the read circuit 35_pre. Therefore, the rate at which the potentials of the global bit lines SA_GBL and GBL fall is slower than the rate at which the potentials of the global bit lines SA_GBLB and GBLB fall. As a result, the potential of the global bit line SA_GBL becomes higher than the potential of the global bit line SA_GBLB.
  • signal RE goes to L level.
  • the potential of line SAN becomes VSS.
  • the sense amplifier 55 operates to amplify the potential difference between global bit line SA_GBL and global bit line SA_GBLB that occurred due to the operation at time T14 described above.
  • the potentials of global bit line SA_GBL and global bit line SA_GBLB are determined to be either VDD or VSS. In other words, reading of the data stored in memory cell 42 is completed.
  • the potential of global bit line SA_GBLB immediately before time T16 is VDD. Therefore, the potentials of global bit line GBL and local bit line LBL become VDD. Furthermore, VDD is written back to memory cell 42.
  • the potential of global bit line SA_GBLB immediately before time T16 is VSS. Therefore, the potentials of global bit line GBL and local bit line LBL become VSS. Furthermore, VSS is written back to memory cell 42.
  • the semiconductor device 110 may, for example, proceed in the same manner as the time T16 described above.
  • VDD may be applied to the global bit line SA_GBLB, as at time T16.
  • VSS may be applied to the global bit line SA_GBLB, as at time T16.
  • the semiconductor device according to one embodiment of the present invention can be used as a memory device.
  • a memory device according to one embodiment of the present invention to which the above-described semiconductor device 110 is applied will be described. Note that in the memory device described below, the above description may be appropriately referred to for the portion to which the semiconductor device 110 is applied, and therefore the same reference numerals may be used in the drawings and the like, and description thereof may be omitted.
  • FIG. 14 is a block diagram illustrating a configuration example of a memory device 130 according to one embodiment of the present invention.
  • the memory device 130 to which the semiconductor device 110 is applied includes a memory array 21 and a driver circuit 22.
  • the memory array 21 includes a plurality of read circuits 35 and a switching circuit 37 provided in the element layer 30, and a plurality of memory cells 42 provided in the element layers 41[1] to 41[m].
  • the driver circuit 22 is provided in the element layer 50 (not shown).
  • the memory array 21 shown in FIG. 14 is provided with m ⁇ n memory cells 42 arranged in a matrix of m rows and n columns, for example. Note that m and n are integers of 2 or more.
  • the memory array 21 is provided with n readout circuits 35 arranged for each column, for example.
  • the memory cell 42 in the first row and first column is indicated as memory cell 42[1,1] and the memory cell 42 in the mth row and nth column is indicated as memory cell 42[m,n].
  • the memory cell 42 in the mth row and nth column is indicated as memory cell 42[m,n].
  • i is an integer between 1 and m
  • j is an integer between 1 and n.
  • the memory cell 42 in the ith row and jth column is indicated as memory cell 42[i,j].
  • the readout circuit 35 provided in the first column is indicated as readout circuit 35[1]
  • the readout circuit 35 provided in the jth column is indicated as readout circuit 35[j]
  • the readout circuit 35 provided in the nth column is indicated as readout circuit 35[n].
  • the memory array 21 also includes m word lines WL extending in the row direction, m wirings CSL extending in the row direction, and n local bit lines LBL extending in the column direction.
  • the word line WL provided in the first line (first row) is indicated as word line WL[1]
  • the word line WL provided in the mth line (mth row) is indicated as word line WL[m].
  • the wiring CSL provided in the first line (first row) is indicated as wiring CSL[1]
  • the wiring CSL provided in the mth line (mth row) is indicated as wiring CSL[m].
  • the local bit line LBL provided in the first line (first column) is indicated as local bit line LBL[1]
  • the local bit line LBL provided in the nth line (nth column) is indicated as local bit line LBL[n].
  • n memory cells 42 in the i-th row are electrically connected to the i-th word line WL (word line WL[i]) and the i-th wiring CSL (wiring CSL[i]).
  • the m memory cells 42 in the j-th column are electrically connected to the j-th local bit line LBL (local bit line LBL[j]).
  • the read circuit 35 (read circuit 35[j]) provided in the jth column is electrically connected to the local bit line LBL (local bit line LBL[j]) in the jth column.
  • the switching circuit 37 is electrically connected to the n read circuits 35 via a global bit line GBL (not shown).
  • the switching circuit 37 is also electrically connected to a drive circuit 51 including a sense amplifier 55 and included in the drive circuit 22 via a global bit line SA_GBL.
  • the drive circuit 22 has a PSW 62 (power switch), a PSW 63, and a peripheral circuit 71.
  • the peripheral circuit 71 has a peripheral circuit 81, a control circuit 72, and a voltage generation circuit 73.
  • peripheral circuit 71 may be provided in the element layer 30.
  • each circuit, signal, and voltage can be selected or removed as appropriate. Other circuits, signals, and voltages may also be added as appropriate. Signals BW, CE, GW, CLK, WAKE, ADDR, WDA, PON1, and PON2 are input signals from the outside. Signal RDA is an output signal to the outside.
  • Signal CLK is a clock signal.
  • Signals BW, CE, and GW are control signals.
  • Signal CE is a chip enable signal.
  • Signal GW is a global write enable signal.
  • Signal BW is a byte write enable signal.
  • Signal ADDR is an address signal.
  • Signal WDA is write data.
  • Signal RDA is read data.
  • Signals PON1 and PON2 are power gating control signals. Signals PON1 and PON2 may be generated by control circuit 72.
  • the control circuit 72 is a logic circuit that has the function of controlling the overall operation of the memory device 130. For example, the control circuit performs a logical operation on the signals CE, GW, and BW to determine the operation mode of the memory device 130 (e.g., a write operation or a read operation). Alternatively, the control circuit 72 generates a control signal for the peripheral circuit 81 so that this operation mode is executed.
  • the voltage generation circuit 73 has a function of generating a negative voltage.
  • the signal WAKE has a function of controlling the input of the signal CLK to the voltage generation circuit 73. For example, when an H-level signal is given to the signal WAKE, the signal CLK is input to the voltage generation circuit 73, and the voltage generation circuit 73 generates a negative voltage.
  • the peripheral circuit 81 is a circuit for writing or reading data to the memory cells 42.
  • the peripheral circuit 81 is also a circuit for outputting various signals for controlling the read circuit 35 and the switching circuit 37.
  • the peripheral circuit 81 has a row decoder 82, a column decoder 84, a row driver 83, a column driver 85, an input circuit 87, an output circuit 88, and a drive circuit 51 including a sense amplifier 55.
  • the row decoder 82 and the column decoder 84 have the function of decoding the signal ADDR.
  • the row decoder 82 is a circuit for specifying the row to be accessed.
  • the column decoder 84 is a circuit for specifying the column to be accessed.
  • the row driver 83 has the function of selecting the word line WL specified by the row decoder 82.
  • the column driver 85 has, for example, the function of writing data to the memory cell 42, the function of reading data from the memory cell 42, or the function of retaining the read data.
  • the input circuit 87 has a function of holding a signal WDA.
  • the data held by the input circuit 87 is output to the column driver 85.
  • the output data of the input circuit 87 is the data (data Din) to be written to the memory cell 42.
  • the data (data Dout) read from the memory cell 42 by the column driver 85 is output to the output circuit 88.
  • the output circuit 88 has a function of holding the data Dout.
  • the output circuit 88 has a function of outputting the data Dout to the outside of the memory device 130.
  • the data output from the output circuit 88 is the signal RDA.
  • PSW62 has a function of controlling the supply of VDD to the peripheral circuit 71.
  • PSW63 has a function of controlling the supply of a potential VHM to the row driver 83.
  • the high power supply potential of the memory device 130 is VDD
  • the low power supply potential is the ground potential GND (or may be VSS).
  • the potential VHM is a high power supply potential used to set the word line to the H level, and is higher than VDD.
  • PSW62 is controlled to be in an on or off state by a signal PON1.
  • PSW63 is controlled to be in an on or off state by a signal PON2.
  • the number of power domains to which VDD is supplied in the peripheral circuit 71 is one, but it may be multiple. In this case, the drive circuit 22 may be provided with a power switch for each power supply domain.
  • the element layer 30 and each of the element layers 41[1] to 41[m] can be stacked vertically on the element layer 50.
  • FIG. 15A illustrates a plurality of memory cells 42 arranged in each of the element layers 41[1] to 41[5].
  • a plurality of read circuits 35 arranged in the element layer 30.
  • word lines WL and wiring CSL extending in the Y direction, and local bit lines LBL extending in the Z direction (the vertical direction on the element layer 50 in which the drive circuit 22 is provided). Note that, in order to make the drawing easier to understand, the word lines WL and wiring CSL are partially omitted.
  • FIG. 15B is a schematic diagram showing an example of a configuration of a read circuit 35 and a plurality of memory cells 42 electrically connected to one of the plurality of local bit lines LBL shown in FIG. 15A.
  • FIG. 15B also shows a switching circuit 37 and a drive circuit 51 provided in the drive circuit 22.
  • the switching circuit 37 is electrically connected to the read circuit 35 via a global bit line GBL.
  • the switching circuit 37 is also electrically connected to the drive circuit 51 via a global bit line SA_GBL. Note that the configuration in which a plurality of memory cells 42 are electrically connected to one local bit line LBL as shown in FIG. 15B is also called a "memory string.”
  • the local bit line LBL is provided in contact with the semiconductor layer of the transistor included in the memory cell 42.
  • the local bit line LBL is provided in contact with a region that functions as the source or drain of the semiconductor layer of the transistor included in the memory cell 42.
  • the local bit line LBL is provided in contact with a conductor that is provided in contact with a region that functions as the source or drain of the semiconductor layer of the transistor included in the memory cell 42.
  • the local bit line LBL is a wiring for vertically electrically connecting the other of the source or drain of the transistor included in each of the multiple memory cells 42 provided in the element layers 41[1] to 41[5] to the read circuit 35.
  • the memory device 130 can stack multiple read circuits 35 and switching circuits 37 and multiple memory cells 42 in the vertical direction above the drive circuit 22 including the sense amplifier 55. This allows the memory device 130 according to one embodiment of the present invention to achieve, for example, improved memory density, reduced manufacturing costs, reduced power consumption, reduced signal delays, and compactness.
  • the semiconductor device according to one embodiment of the present invention is not limited to the semiconductor device 110 described above.
  • the memory device according to one embodiment of the present invention is not limited to the memory device 130 described above. At least a part of the configuration examples and operation examples exemplified in this embodiment and the corresponding drawings, etc. can be appropriately combined with other configuration examples, operation examples, other drawings, and other embodiments, etc. described in this specification, etc.
  • the memory device described in this embodiment can include at least a part of the semiconductor device 110 or the memory device 130 described in the above embodiment 2. Therefore, the above description may be referred to as appropriate.
  • ⁇ Configuration example of storage device> 16A and 16B are schematic diagrams illustrating a configuration example of a memory device 150 according to one embodiment of the present invention.
  • an X direction, a Y direction, and a Z direction are defined to explain the arrangement of each element constituting the memory device 150.
  • the X direction, the Y direction, and the Z direction are perpendicular to each other. Also, to make it easier to understand the arrangement of each element constituting the memory device 150, each element is shown separated from the others.
  • the memory device 150 includes one or more memory array units 151.
  • FIG. 16A shows, as an example, four memory array units 151 arranged in the X direction within the memory device 150.
  • the memory array unit 151 includes one or more memory units 152. Note that, as an example, FIG. 16A shows a state in which multiple memory units 152 are arranged in the Y direction within the memory array unit 151.
  • the memory array unit 151 may be provided with the above-mentioned memory device 130 (see FIG. 15A). In that case, the memory unit 152 may be provided with at least a part of the above-mentioned semiconductor device 110 (see FIG. 8).
  • the memory unit 152 can include a sense amplifier 55 provided in the element layer 50, a read circuit 35 provided in the element layer 30 stacked in the Z direction on the element layer 50, and memory cells 42 provided in each of the multiple layers (element layer 41[1] to element layer 41[m] (m is an integer of 2 or more)) stacked in the Z direction on the element layer 30.
  • multiple memory cells 42 are arranged in a matrix in the X direction and the Y direction for each of the element layers 41[1] to 41[m] stacked in the Z direction.
  • FIG. 16A shows, as an example, four layers (element layer 41[1] to element layer 41[4]) in which memory cells 42 are provided.
  • the memory unit 152 may or may not have a switching circuit 37 in the element layer 30. If the memory unit 152 does not have a switching circuit 37, for example, in the semiconductor device 110 shown in FIG. 8, the global bit line SA_GBL and the global bit line GBL are short-circuited, and the global bit line SA_GBLB and the global bit line GBLB are short-circuited.
  • the memory unit 152 may not necessarily have a read circuit 35.
  • the memory unit 152 does not have a read circuit 35, for example, in the semiconductor device 110 shown in FIG. 8, the global bit line GBL and the local bit line LBL are short-circuited, and the global bit line GBLB and the local bit line LBL_pre are short-circuited.
  • the memory device 150 includes a word line driver unit 153, a column driver unit 154, a sense amplifier driver unit 155, a read circuit driver unit 156, a data sense amplifier unit 157, and a memory controller unit 158 around the memory array unit 151.
  • FIG. 16A shows, as an example, four word line driver units 153, four sense amplifier driver units 155, four read circuit driver units 156, and four data sense amplifier units 157 arranged for each of the four memory array units 151.
  • one word line driver unit 153, one sense amplifier driver unit 155, one read circuit driver unit 156, and one data sense amplifier unit 157 may be arranged for each of the four memory array units 151.
  • Each of the word line driver section 153, the column driver section 154, the sense amplifier driver section 155, the read circuit driver section 156, the data sense amplifier section 157, and the memory controller section 158 can be provided in the element layer 50 and can be constructed using Si transistors whose channels are formed in the element layer 50.
  • the memory device 150 corresponds to, for example, at least a part of the memory device 130 described in the second embodiment above.
  • the word line driver unit 153 corresponds to the row decoder 82 and row driver 83, etc.
  • the column driver unit 154 corresponds to the column decoder 84 and column driver 85, etc.
  • the sense amplifier driver unit 155, the read circuit driver unit 156, and the data sense amplifier unit 157 correspond to the drive circuit 51, the input circuit 87, and the output circuit 88, etc.
  • the memory controller unit 158 corresponds to the control circuit 72 and the voltage generation circuit 73, etc.
  • the word line driver unit 153 has the function of selecting one of the element layers 41[1] to 41[m] stacked in the Z direction, and selecting one of the multiple memory cells 42 arranged in the X direction, and applying a signal to the word line WL corresponding to the selected memory cell 42.
  • the signal applied to the word line WL controls the operation of writing or reading data to the memory cell 42.
  • the word line driver unit 153 applies a signal to the word line WL corresponding to the memory cell 42 provided in each of the element layers 41[1] to 41[4], as shown by dashed arrows. Also, in FIG. 16B, the word line driver unit 153 applies a signal to the word line WL corresponding to the memory cell 42 provided in each of the element layers 41[1] to 41[4], as shown by solid arrows, with the reference numbers of the word lines WL[1] to WL[4]. That is, the word line driver unit 153 can select one of the element layers 41[1] to 41[4] and apply a signal to one of the corresponding word lines WL[1] to WL[4]. For example, when selecting the element layer 41[1], a signal can be applied to the corresponding word line WL[1]. Similarly, when selecting the element layer 41[4], a signal can be applied to the corresponding word line WL[4].
  • the column driver unit 154 has a function of selecting one of the multiple semiconductor devices 110 arranged in the Y direction.
  • the column driver unit 154 can output the signal CSEL in the semiconductor device 110 described above.
  • the column driver unit 154 can select the corresponding semiconductor device 110 by providing the signal CSEL to one of the multiple semiconductor devices 110 arranged in the Y direction.
  • the sense amplifier driver unit 155 has a function of controlling the operation of the sense amplifier 55.
  • the sense amplifier driver unit 155 can output the signal EQ and the signal EQB in the semiconductor device 110 described above. It can also control the potentials applied to the wiring SAP and the wiring SAN.
  • the read circuit driver unit 156 has a function of controlling the operation of the read circuit 35.
  • the read circuit driver unit 156 can output the signal MUX, the signal WE, and the signal RE in the semiconductor device 110 described above. It can also control the potential applied to the wiring SL.
  • the data sense amplifier unit 157 has the function of writing or reading data to the memory cell 42 selected by the word line driver unit 153 and the column driver unit 154.
  • the memory controller unit 158 has the function of controlling the operation of each of the word line driver unit 153, the column driver unit 154, the sense amplifier driver unit 155, the read circuit driver unit 156, the data sense amplifier unit 157, and the memory controller unit 158.
  • the storage device is not limited to the storage device 150 described above. At least a part of the configuration examples and operation examples exemplified in this embodiment and the corresponding drawings can be appropriately combined with other configuration examples, operation examples, other drawings, and other embodiments described in this specification.
  • the carrier concentration of a channel formation region of the oxide semiconductor is 1 ⁇ 10 18 cm ⁇ 3 or less, preferably less than 1 ⁇ 10 17 cm ⁇ 3 , more preferably less than 1 ⁇ 10 16 cm ⁇ 3 , further preferably less than 1 ⁇ 10 13 cm ⁇ 3 , and further preferably less than 1 ⁇ 10 10 cm ⁇ 3 and 1 ⁇ 10 ⁇ 9 cm ⁇ 3 or more.
  • the density of defect states in the oxide semiconductor may be reduced by reducing the impurity concentration in the oxide semiconductor.
  • a semiconductor having a low impurity concentration and a low density of defect states is referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor an oxide semiconductor with a low carrier concentration may be referred to as a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor.
  • a highly pure intrinsic or substantially highly pure intrinsic oxide semiconductor may have a low density of trap states due to a low density of defect states.
  • charges captured in the trap states of the oxide semiconductor may take a long time to disappear and may behave as if they were fixed charges. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high density of trap states may have unstable electrical characteristics.
  • impurities in an oxide semiconductor refer to, for example, anything other than the main component that constitutes the oxide semiconductor.
  • an element with a concentration of less than 0.1 atomic % can be considered an impurity.
  • an OS transistor may form a defect (hereinafter sometimes referred to as VOH ) in which hydrogen is introduced into an oxygen vacancy in an oxide semiconductor, and generate electrons that serve as carriers.
  • VOH a defect
  • the donor concentration in the channel formation region may increase.
  • the threshold voltage of the OS transistor may vary as the donor concentration in the channel formation region increases. For this reason, when oxygen vacancies are present in the channel formation region of an oxide semiconductor, an OS transistor is likely to have normally-on characteristics (a drain current flows when a gate voltage is 0 V). Therefore, impurities, oxygen vacancies, and VOH are preferably reduced as much as possible in the channel formation region of an oxide semiconductor.
  • the band gap of the oxide semiconductor is preferably larger than that of silicon (typically 1.1 eV), and is preferably 2 eV or more, more preferably 2.5 eV or more, and further preferably 3.0 eV or more.
  • the off-state current (also referred to as Ioff) of the transistor can be reduced.
  • OS transistors use oxide semiconductors, which are semiconductor materials with a large band gap, and therefore the short channel effect can be suppressed. In other words, OS transistors are transistors that do not have a short channel effect or have an extremely small short channel effect.
  • the short channel effect is a degradation of electrical characteristics that becomes evident as transistors are miniaturized (reduced channel length).
  • Specific examples of short channel effects include a decrease in threshold voltage, an increase in subthreshold swing value (sometimes referred to as S value), and an increase in leakage current.
  • S value refers to the amount of change in gate voltage when the drain current is changed by one order of magnitude while the drain voltage is constant in the subthreshold region.
  • characteristic length is widely used as an index of resistance to short channel effects.
  • Characteristic length is an index of how easily the potential of the channel formation region bends. The smaller the characteristic length, the steeper the potential rises, and therefore the more resistant it is to short channel effects.
  • OS transistors are accumulation-type transistors, while Si transistors are inversion-type transistors. Therefore, compared to Si transistors, OS transistors have smaller characteristic lengths between the source region and the channel-forming region and between the drain region and the channel-forming region. Therefore, OS transistors are more resistant to the short-channel effect than Si transistors. In other words, when it is desired to manufacture a transistor with a short channel length, OS transistors are more suitable than Si transistors.
  • the conduction band bottom of the channel formation region is lowered due to the conduction-band-lowering (CBL) effect, so that the energy difference between the conduction band bottom between the source region or drain region and the channel formation region can be reduced to 0.1 eV to 0.2 eV.
  • CBL conduction-band-lowering
  • the OS transistor can also be regarded as having an n + / n ⁇ /n + accumulation-type junction-less transistor structure or an n + /n ⁇ /n + accumulation-type non- junction transistor structure in which the channel formation region is an n ⁇ type region and the source region and the drain region are each an n + type region .
  • the OS transistor can have good electrical characteristics even when miniaturized or highly integrated.
  • the OS transistor can have good electrical characteristics even when the gate length is 20 nm or less, 15 nm or less, 10 nm or less, 7 nm or less, or 6 nm or less and 1 nm or more, 3 nm or more, or 5 nm or more.
  • the OS transistor can be used as a transistor with a shorter channel length than the Si transistor.
  • the gate length is the length of the gate electrode in the direction in which carriers move inside the channel formation region during the transistor operation, and refers to the width of the bottom surface of the gate electrode in a plan view of the transistor.
  • the cutoff frequency of the transistor can be improved.
  • the cutoff frequency of the transistor can be set to, for example, 50 GHz or more, preferably 100 GHz or more, and more preferably 150 GHz or more in a room temperature environment.
  • OS transistors have the excellent advantages of having a smaller off-state current than Si transistors and being capable of producing transistors with a short channel length.
  • Embodiment 5 electronic components, electronic devices, large scale computers, space equipment, and data centers (also referred to as data centers (DCs)) in which the semiconductor device described in the above embodiment can be used will be described.
  • the electronic components, electronic devices, large scale computers, space equipment, and data centers using the semiconductor device of one embodiment of the present invention are effective in achieving high performance, such as low power consumption.
  • FIG. 17A is a perspective view of an electronic component 700 and a substrate (mounting substrate 704) on which the electronic component 700 is mounted.
  • the electronic component 700 shown in FIG. 17A has a semiconductor device 710 in a mold 711. In FIG. 17A, some parts are omitted in order to show the inside of the electronic component 700.
  • the electronic component 700 has a land 712 on the outside of the mold 711.
  • the land 712 is electrically connected to an electrode pad 713.
  • the electrode pad 713 is electrically connected to the semiconductor device 710 by a wire 714.
  • the electronic component 700 is mounted on, for example, a printed circuit board 702. A plurality of such electronic components are combined and electrically connected on the printed circuit board 702 to complete the mounting substrate 704.
  • the semiconductor device 710 also has a drive circuit layer 715 and a memory layer 716.
  • the memory layer 716 is configured by stacking a plurality of memory cell arrays.
  • the drive circuit layer 715 and the memory layer 716 can be configured to be stacked monolithically. In the monolithically stacked configuration, each layer can be connected without using a through electrode technology such as a TSV (Through Silicon Via) or a bonding technology such as a Cu-Cu direct bonding.
  • a so-called on-chip memory configuration can be formed in which the memory is formed directly on the processor. By configuring the on-chip memory, it is possible to increase the operation speed of the interface between the processor and the memory.
  • the memory as an on-chip memory, it is possible to reduce the size of the connection wiring, etc., compared to technologies that use through electrodes such as TSVs, and it is also possible to increase the number of connection pins. Increasing the number of connection pins enables parallel operation, making it possible to improve the memory bandwidth (also called memory bandwidth).
  • the memory cell arrays in the memory layer 716 are formed using OS transistors, and the memory cell arrays are monolithically stacked.
  • OS transistors By forming a configuration in which the memory cell arrays are monolithically stacked, it is possible to improve either or both of the memory bandwidth and the memory access latency.
  • the bandwidth is the amount of data transferred per unit time.
  • the access latency is the time from access to the start of data exchange. Note that in the case of a configuration in which Si transistors are used for the memory layer 716, it is difficult to form a monolithically stacked configuration compared to OS transistors. Therefore, it can be said that in a monolithically stacked configuration, OS transistors have a superior structure to Si transistors.
  • OS transistors have the advantage of being able to achieve a wider memory bandwidth than Si transistors.
  • the semiconductor device 710 may also be referred to as a die.
  • a die refers to a chip piece obtained during the manufacturing process of a semiconductor chip by forming a circuit pattern on, for example, a disk-shaped substrate (also called a wafer) and cutting it into cubes.
  • Semiconductor materials that can be used for the die include, for example, silicon, silicon carbide, and gallium nitride.
  • a die obtained from a silicon substrate also called a silicon wafer
  • a silicon die obtained from a silicon substrate (also called a silicon wafer) may be called a silicon die.
  • FIG. 17B is a perspective view of electronic component 730.
  • Electronic component 730 is an example of a SiP (System in Package) or MCM (Multi Chip Module).
  • Electronic component 730 has an interposer 731 provided on a package substrate 732 (printed circuit board), and a semiconductor device 735 and multiple semiconductor devices 710 provided on interposer 731.
  • the semiconductor device 710 can be used as a storage device such as a high bandwidth memory (HBM).
  • HBM high bandwidth memory
  • the semiconductor device 735 can be used as an integrated circuit (e.g., an arithmetic unit, a control unit, or a signal processing unit) such as a central processing unit (CPU), a graphics processing unit (GPU), or a field programmable gate array (FPGA).
  • CPU central processing unit
  • GPU graphics processing unit
  • FPGA field programmable gate array
  • the package substrate 732 may be, for example, a ceramic substrate, a plastic substrate, or a glass epoxy substrate.
  • the interposer 731 may be, for example, a silicon interposer or a resin interposer.
  • the interposer 731 has a plurality of wirings, and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches through each of the plurality of wirings.
  • the plurality of wirings are provided in a single layer or multiple layers.
  • the interposer 731 also has a function of electrically connecting the integrated circuits provided on the interposer 731 to electrodes provided on the package substrate 732.
  • the interposer 731 may be called a "rewiring substrate” or an "intermediate substrate.”
  • the interposer 731 may also be provided with through electrodes, and the through electrodes may be used to electrically connect the integrated circuits to the package substrate 732.
  • a TSV may also be used as the through electrode.
  • silicon interposer it is preferable to use a silicon interposer for the interposer 731.
  • Silicon interposers can be manufactured at lower cost than integrated circuits because they do not require active elements.
  • silicon interposers allow wiring to be formed using semiconductor processes, making it easy to form fine wiring that is difficult to achieve with resin interposers.
  • the interposer that implements the HBM requires many wiring connections to achieve a wide memory bandwidth. For this reason, the interposer that implements the HBM is required to have fine, high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer that implements the HBM.
  • SiP or MCM using a silicon interposer is less likely to experience a decrease in reliability due to differences in the expansion coefficient between the integrated circuit and the interposer.
  • the silicon interposer has a high degree of surface flatness, poor connection between the integrated circuit mounted on the silicon interposer and the silicon interposer is less likely to occur.
  • a monolithically stacked configuration using OS transistors is preferable.
  • a composite structure may be used that combines a memory cell array stacked using a TSV with a monolithically stacked memory cell array.
  • the substrate on which the electronic component 730 is mounted may be provided with a heat sink (heat sink) stacked on top of the electronic component 730.
  • a heat sink heat sink
  • the integrated circuits provided on the interposer 731 are aligned in height.
  • the electronic component 730 is aligned in height with the semiconductor device 710 and the semiconductor device 735.
  • the package substrate 732 may have electrodes 733 on the bottom.
  • FIG. 17B shows an example in which the electrodes 733 are formed of solder balls.
  • the electronic component 730 can be mounted in a BGA (Ball Grid Array) manner by providing solder balls in a matrix on the bottom of the package substrate 732.
  • the electrodes 733 may be formed of conductive pins.
  • the electronic component 730 can be mounted in a PGA (Pin Grid Array) manner by providing conductive pins in a matrix on the bottom of the package substrate 732.
  • the electronic component 730 can be mounted on other substrates using various mounting methods, including but not limited to BGA or PGA.
  • mounting methods such as SPGA (Staggered Pin Grid Array), LGA (Land Grid Array), QFP (Quad Flat Package), QFJ (Quad Flat J-leaded package), or QFN (Quad Flat Non-leaded package) can be used.
  • FIG. 18A is a perspective view of an electronic device 6500.
  • the electronic device 6500 shown in FIG. 18A is a portable information terminal that can be used as a smartphone.
  • the electronic device 6500 includes, for example, a housing 6501, a display portion 6502, a power button 6503, a button 6504, a speaker 6505, a microphone 6506, a camera 6507, a light source 6508, and a control device 6509.
  • the control device 6509 includes, for example, one or more selected from a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to, for example, the display portion 6502 or the control device 6509.
  • the use of the semiconductor device of one embodiment of the present invention for the control device 6509 is preferable because power consumption can be reduced.
  • FIG. 18B is a perspective view of an electronic device 6600.
  • the electronic device 6600 shown in FIG. 18B is an information terminal that can be used as a notebook personal computer.
  • the electronic device 6600 includes, for example, a housing 6611, a keyboard 6612, a pointing device 6613, an external connection port 6614, a display unit 6615, and a control device 6616.
  • the control device 6616 includes, for example, one or more of a CPU, a GPU, and a storage device.
  • the semiconductor device of one embodiment of the present invention can be applied to, for example, the control device 6509 or the control device 6616.
  • the use of the semiconductor device of one embodiment of the present invention for the control device 6616 is preferable because power consumption can be reduced.
  • FIG. 18C is a perspective view of a large scale computer 5600.
  • a large scale computer 5600 shown in Fig. 18C a plurality of rack-mounted computers 5620 are stored in a rack 5610.
  • the large scale computer 5600 may also be called a supercomputer.
  • FIG. 18D is a perspective view for explaining an example configuration of a computer 5620.
  • computer 5620 has a motherboard 5630.
  • Motherboard 5630 has a plurality of slots 5631 and a plurality of connection terminals (not shown).
  • PC card 5621 is inserted into slot 5631.
  • PC card 5621 has connection terminal 5623, connection terminal 5624, and connection terminal 5625, each of which is connected to motherboard 5630.
  • the PC card 5621 shown in FIG. 18E is an example of a processing board equipped with, for example, a CPU, a GPU, and a storage device.
  • the PC card 5621 has a board 5622.
  • the board 5622 also has a connection terminal 5623, a connection terminal 5624, a connection terminal 5625, a semiconductor device 5626, a semiconductor device 5627, a semiconductor device 5628, and a connection terminal 5629.
  • FIG. 18E illustrates semiconductor devices other than the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628, but for those semiconductor devices, please refer to the description of the semiconductor device 5626, the semiconductor device 5627, and the semiconductor device 5628 described below.
  • connection terminal 5629 has a shape that allows it to be inserted into the slot 5631 of the motherboard 5630, and the connection terminal 5629 functions as an interface for connecting the PC card 5621 and the motherboard 5630.
  • An example of the standard for the connection terminal 5629 is PCIe (Peripheral Component Interconnect Express).
  • connection terminals 5623, 5624, and 5625 can be, for example, an interface for supplying power or inputting a signal to the PC card 5621. Also, for example, they can be an interface for outputting a signal calculated by the PC card 5621.
  • Examples of the standards of the connection terminals 5623, 5624, and 5625 include USB (Universal Serial Bus), SATA (Serial ATA), and SCSI (Small Computer System Interface).
  • Examples of the standards of each include HDMI (registered trademark) (High-Definition Multimedia Interface).
  • the semiconductor device 5626 has a terminal (not shown) for inputting and outputting signals, and the semiconductor device 5626 and the board 5622 can be electrically connected by inserting the terminal into a socket (not shown) provided on the board 5622.
  • the semiconductor device 5627 has a plurality of terminals, and the semiconductor device 5627 and the board 5622 can be electrically connected by, for example, soldering the terminals to wiring provided on the board 5622 using a reflow method.
  • Examples of the semiconductor device 5627 include an FPGA, a GPU, and a CPU.
  • the electronic component 730 described above can be used as the semiconductor device 5627.
  • the semiconductor device 5628 has a plurality of terminals, and the semiconductor device 5628 and the board 5622 can be electrically connected by, for example, soldering the terminals to wiring provided on the board 5622 using a reflow method.
  • Examples of the semiconductor device 5628 include a memory device.
  • the electronic component 700 described above can be used as the semiconductor device 5628.
  • the mainframe computer 5600 can also function as a parallel computer. By using the mainframe computer 5600 as a parallel computer, it is possible to perform large-scale calculations, such as those required for learning and inference in artificial intelligence.
  • the semiconductor device of one embodiment of the present invention can be used in space equipment, such as equipment for processing and storing information.
  • the semiconductor device of one embodiment of the present invention can include an OS transistor.
  • the OS transistor has small changes in electrical characteristics due to radiation exposure.
  • the OS transistor has high resistance to radiation and is therefore suitable for use in an environment where radiation may be incident.
  • the OS transistor is suitable for use in outer space.
  • Figure 19 shows an artificial satellite 6800 as an example of space equipment.
  • the artificial satellite 6800 has a body 6801, a solar panel 6802, an antenna 6803, a secondary battery 6805, and a control device 6807.
  • Figure 19 illustrates a planet 6804 in outer space.
  • outer space refers to an altitude of, for example, 100 km or higher, but the outer space described in this specification may also include the thermosphere, mesosphere, and stratosphere.
  • the secondary battery 6805 may be provided with a battery management system (also called BMS) or a battery control circuit.
  • BMS battery management system
  • the use of OS transistors in the above-mentioned battery management system or battery control circuit is preferable because it has low power consumption and high reliability even in space.
  • outer space is an environment with radiation levels 100 times higher than on the ground.
  • radiation include electromagnetic waves (electromagnetic radiation) such as X-rays or gamma rays, and particle radiation such as alpha rays, beta rays, neutron rays, proton rays, heavy ion rays, and meson rays.
  • the solar panel 6802 generates the power required for the operation of the artificial satellite 6800 by being irradiated with sunlight. However, for example, in a situation where the solar panel 6802 is not irradiated with sunlight or where the amount of sunlight irradiating the solar panel 6802 is small, the solar panel 6802 generates less power. Therefore, the artificial satellite 6800 may not generate the power required for operation. In order to operate the artificial satellite 6800 even in a situation where the power generated by the solar panel 6802 is small, the artificial satellite 6800 may be provided with a secondary battery 6805. Note that the solar panel 6802 may be called a solar cell module.
  • the satellite 6800 can generate a signal.
  • the signal is transmitted via the antenna 6803.
  • a receiver installed on the ground or another satellite can receive the signal.
  • the receiver can measure the position of the receiver by receiving the signal transmitted by the satellite 6800.
  • the satellite 6800 can constitute a satellite positioning system.
  • the control device 6807 also has a function of controlling the artificial satellite 6800.
  • the control device 6807 is configured using, for example, one or more of a CPU, a GPU, and a storage device.
  • the control device 6807 is preferably a semiconductor device including an OS transistor, which is one embodiment of the present invention.
  • the OS transistor has smaller fluctuations in electrical characteristics due to radiation exposure than a Si transistor. In other words, the OS transistor is preferable because it has high reliability even in an environment where radiation may be incident.
  • OS transistors have the excellent advantage of being more radiation resistant than Si transistors.
  • the artificial satellite 6800 can also be configured to have a sensor.
  • the artificial satellite 6800 can have a function of detecting sunlight reflected from an object on the ground by being configured to have a visible light sensor.
  • the artificial satellite 6800 can also have a function of detecting thermal infrared rays emitted from the earth's surface by being configured to have a thermal infrared sensor. From the above, the artificial satellite 6800 can have a function as, for example, an earth observation satellite.
  • an artificial satellite is illustrated as an example of space equipment, but the present invention is not limited to this.
  • the semiconductor device of one embodiment of the present invention can be used in space equipment such as a spaceship, a space capsule, or a space probe, for example.
  • the semiconductor device can be used in a storage system applied to a data center or the like.
  • the data center is required to perform long-term management of data, such as ensuring the immutability of data.
  • it is necessary to install storage and servers for storing huge amounts of data, to secure a stable power source for holding the data, or to secure cooling equipment required for holding the data. Therefore, for example, the data center building needs to be enlarged.
  • a semiconductor device By using a semiconductor device according to one embodiment of the present invention in a storage system applied to a data center, it is possible to reduce the power required to store data and to miniaturize the semiconductor device that stores the data. Therefore, for example, it is possible to miniaturize the storage system, the power supply for storing data, and the cooling equipment. Therefore, it is possible to save space in the data center.
  • the semiconductor device of one embodiment of the present invention consumes less power, and therefore heat generation from the circuit can be reduced. Therefore, adverse effects of the heat on the circuit itself, peripheral circuits, and peripheral modules can be reduced. Furthermore, by using the semiconductor device of one embodiment of the present invention, a data center that operates stably even in a high-temperature environment can be realized. Therefore, the reliability of the data center can be improved.
  • FIG 20 shows a storage system applicable to a data center.
  • the storage system 7000 shown in Figure 20 has multiple servers 7001sb as hosts 7001 (illustrated as Host Computer). It also has multiple storage devices 7003md as storage 7003 (illustrated as Storage).
  • the host 7001 and storage 7003 are connected via a storage area network 7004 (illustrated as SAN: Storage Area Network) and a storage control circuit 7002 (illustrated as Storage Controller).
  • SAN Storage Area Network
  • the host 7001 corresponds to a computer that accesses data stored in the storage 7003.
  • the hosts 7001 may be connected to each other via a network.
  • storage 7003 shortens the access speed to data, that is, the time required to write or read data, but this time is significantly longer than the time required by DRAM that can be used as cache memory within the storage.
  • a storage system usually provides cache memory within the storage to shorten the time required to write or read data.
  • the above-mentioned cache memory is used in the storage control circuit 7002 and the storage 7003. Data exchanged between the host 7001 and the storage 7003 is stored in the cache memory in the storage control circuit 7002 and the storage 7003, and then output to the host 7001 or the storage 7003.
  • OS transistors as transistors for storing data in the above-mentioned cache memory and configuring them to hold a potential corresponding to the data, it is possible to reduce the frequency of refreshing the cache memory and to reduce the power consumption of the cache memory.
  • configuring the memory cell arrays in a stacked structure it is possible to miniaturize the cache memory.
  • the semiconductor device of one embodiment of the present invention can be reduced by applying the semiconductor device of one embodiment of the present invention to any one or more selected from electronic components, electronic devices, mainframe computers, space equipment, and data centers. Therefore, while energy demand is expected to increase with the performance or integration of semiconductor devices, the use of the semiconductor device of one embodiment of the present invention can also reduce emissions of greenhouse gases such as carbon dioxide (CO 2 ). In addition, the semiconductor device of one embodiment of the present invention is effective as a measure against global warming because of its low power consumption.
  • CO 2 greenhouse gases
  • the fabricated 3D memory has a monolithic structure in which one OS-Planar-FET layer (a layer in which an OS-Planar-FET (a planar-type OS transistor) is provided) and two OS-VFET layers (a layer in which an OS-VFET (a vertical OS transistor) is provided) are stacked on a substrate in which a Si transistor is provided, and in which different types of OS transistors are formed.
  • the fabricated 3D memory has a storage capacity of 1 Mbit.
  • a DRAM-type memory cell with a 1OS1C (one OS transistor (access transistor) and one capacitance (cell capacitance)) configuration was formed in the OS-VFET layer.
  • the fabricated 3D memory has a configuration in which memory cells are stacked vertically (stacked vertically to the surface of the substrate).
  • a primary sense amplifier (1st-SA) was formed in the OS-Planar-FET layer.
  • the 3D memory fabricated has a heterogeneous configuration of OS-VFETs and OS-Planar-FETs.
  • the 3D memory thus created has a configuration in which memory cells are monolithically stacked, and is capable of storing (retaining) data written to the memory cells for a long period of time.
  • a secondary sense amplifier (2nd-SA) was formed on the substrate using CMOS with Si transistors.
  • an OS-Planar-FET and an OS-VFET were formed.
  • the 3D memory fabricated has a configuration in which a 2nd-SA formed with Si transistors, a 1st-SA formed with OS-Planar-FET, and a memory cell formed with an OS-VFET are electrically connected to each other with vias.
  • the fabricated 3D memory can increase the number of connections (the number of wirings that electrically connect each other) between the 2nd-SA, 1st-SA, and memory cells, making it possible to realize a 3D memory with a wide bandwidth.
  • FIG. 21 and 30 are schematic diagrams explaining the configuration of the fabricated 3D memory.
  • a 3D memory was fabricated in which a wiring layer (Routing), one OS-Planar-FET layer (control circuit layer OS-CL), and two OS-VFET layers (memory layer OS-ML1 and memory layer OS-ML2) were monolithically stacked on a substrate (substrate Si-SUB) on which a CMOS of Si transistors was provided.
  • 22A and 22B are schematic plan views and schematic cross-sectional views of memory cells MEM-CELL formed in memory layers OS-ML1 and OS-ML2, respectively.
  • the memory cells MEM-CELL have a transistor OS-VFET that functions as an access transistor and a capacitance 3D-MIM that functions as a cell capacitance.
  • the memory cell 42 shown in FIG. 4A to FIG. 4C described above is used as the memory cell MEM-CELL. That is, the transistor OS-VFET corresponds to the transistor 43, and the capacitor 3D-MIM corresponds to the capacitor element 44.
  • the electrode GE that functions as the gate of the transistor OS-VFET corresponds to the conductor 260
  • the electrode BE electrically connected to the region that functions as one of the source and the drain corresponds to the conductor 420
  • the electrode TE electrically connected to the region that functions as the other of the source and the drain corresponds to the conductor 240
  • the semiconductor layer OS having a region where a channel is formed corresponds to the oxide semiconductor 230.
  • the electrode GE functions as the word line WL of the memory cell MEM-CELL.
  • the electrode TE functions as the local bit line LBL of the memory cell MEM-CELL.
  • Figure 22C is a schematic plan view of a transistor OS-Planar-FET provided in the control circuit layer OS-CL.
  • the transistor OS-Planar-FET uses the transistor 500 shown in Figures 3A and 3B described above. That is, the electrode TG functioning as a top gate (also simply called a gate) corresponds to the conductor 560, the electrode BG functioning as a bottom gate corresponds to the conductor 503, and the regions SD1 and SD2 functioning as one or the other of the source and drain correspond to one or the other of the regions 543a and 543b, respectively.
  • Figure 23A is a cross-sectional STEM (Scanning Transmission Electron Microscope) image of a portion of the fabricated 3D memory.
  • Figure 23B is an enlarged view of the area surrounded by the dashed line ARA1 in Figure 23A.
  • a wiring layer (Routing) was formed in the BEOL on the substrate Si-SUB, and further that a control circuit layer OS-CL, a memory layer OS-ML1, and a memory layer OS-ML2 were monolithically stacked.
  • a transistor OS-VFET and a memory cell MEM-CELL having a capacitance 3D-MIM, and a transistor OS-Planar-FET were formed.
  • Figure 24A shows the Id-Vg characteristics of a transistor OS-VFET formed in the memory layer OS-ML2.
  • the transistor has a channel length of 40 nm and a channel width of 60 ⁇ nm (approximately 188 nm) (opening diameter 60 nm ⁇ ).
  • Figure 24B shows the Id-Vg characteristics of a transistor OS-VFET formed in the memory layer OS-ML1.
  • the transistor has a channel length of 40 nm and a channel width of 60 ⁇ nm (approximately 188 nm) (opening diameter 60 nm ⁇ ).
  • Figure 24C shows the Id-Vg characteristics of a transistor OS-Planar-FET formed in the control circuit layer OS-CL.
  • the transistor has a channel length of 60 nm and a channel width of 60 nm.
  • the horizontal axis indicates the voltage between the gate and source (gate voltage Vg), and the vertical axis indicates the current flowing from the drain to the source (drain current Id).
  • lines PL1a and PL2a are Id-Vg characteristics when 1.2 V is applied to the electrode TE and 0 V is applied to the electrode BE as shown in FIG. 22D (i.e., the upper region of the semiconductor layer OS functions as the drain, so that the drain current flows from top to bottom).
  • Lines PL1b and PL2b are Id-Vg characteristics when 1.2 V is applied to the electrode BE and 0 V is applied to the electrode TE as shown in FIG. 22E (i.e., the lower region of the semiconductor layer OS functions as the drain, so that the drain current Id flows from bottom to top).
  • the Id-Vg characteristics shown in Figures 24A and 24B confirm that the transistor OS-VFET can perform switching operations. It was also confirmed that different Id-Vg characteristics can be obtained depending on the direction in which the drain current Id flows.
  • Figure 24C shows the drain current Id when the drain voltage Vd is 1.2 V and the gate voltage Vg is changed in the range of -1.0 V to 3.0 V.
  • lines PL3a, PL3b, PL3c, PL3d, PL3e, PL3f, and PL3g respectively represent the Id-Vg characteristics when the voltage between the bottom gate and the source (bottom gate voltage Vbg) is changed in 1.5 V increments in the range of -4.5 V to 4.5 V.
  • line PL3a is the Id-Vg characteristic when the bottom gate voltage Vbg is -4.5V
  • line PL3b is the Id-Vg characteristic when the bottom gate voltage Vbg is -3.0V
  • line PL3c is the Id-Vg characteristic when the bottom gate voltage Vbg is -1.5V
  • line PL3d is the Id-Vg characteristic when the bottom gate voltage Vbg is 0V
  • line PL3e is the Id-Vg characteristic when the bottom gate voltage Vbg is 1.5V
  • line PL3f is the Id-Vg characteristic when the bottom gate voltage Vbg is 3.0V
  • line PL3g is the Id-Vg characteristic when the bottom gate voltage Vbg is 4.5V.
  • the threshold voltage can be controlled by the bottom gate voltage Vbg in the OS-Planar-FET transistor.
  • Figures 25A to 25C are diagrams explaining the configuration of the fabricated 3D memory. Note that for the configuration of the fabricated 3D memory shown in Figures 25A to 25C, the explanations of, for example, Figures 3A to 5B, Figures 8 to 12B, Figures 16A, and Figure 16B may be appropriately referred to.
  • Figure 25A is a circuit diagram explaining the configuration of the memory unit MEM-UNIT.
  • the memory unit MEM-UNIT has four memory cells MEM-CELL and one primary sense amplifier 1st-SA.
  • the primary sense amplifier 1st-SA has a transistor M931, a transistor M932, a transistor M933, and a transistor M934.
  • Each of the transistors M931, M932, M933, and M934 is a transistor OS-Planar-FET.
  • the primary sense amplifier 1st-SA is electrically connected to each of the local bit line LBL, the global bit line GBL, and the wiring SL.
  • the gate of the transistor M932, the gate of the transistor M933, and the gate of the transistor M934 are provided with a signal RE, a signal WE, and a signal MUX, respectively.
  • the semiconductor device shown in the above-mentioned embodiment is used for the memory unit MEM-UNIT. That is, the memory cell MEM-CELL corresponds to the memory cell 42, and the primary sense amplifier 1st-SA corresponds to the read circuit 35.
  • FIG 25B is a circuit diagram explaining the configuration of the memory sense amplifier MEM-SA.
  • the memory sense amplifier MEM-SA has eight memory units MEM-UNIT, a switch circuit BLSW, and a secondary sense amplifier 2nd-SA. Note that Figure 25B shows four representative memory units MEM-UNIT.
  • the memory unit MEM-UNIT electrically connected to the global bit line GBL, and the remaining four are electrically connected to the global bit line GBLB. That is, four primary sense amplifiers 1st-SA are electrically connected to each of the global bit line GBL and the global bit line GBLB. Note that the memory unit MEM-UNIT electrically connected to the global bit line GBLB has a local bit line LBLB instead of the local bit line LBL.
  • the switch circuit BLSW has a transistor M910, a transistor M911, and a transistor M912. Each of the transistors M910, M911, and M912 is a transistor OS-Planar-FET.
  • the switch circuit BLSW is electrically connected to each of the global bit line GBL, the global bit line GBLB, the global bit line SA_GBL, and the global bit line SA_GBLB. Furthermore, the gate of the transistor M910, the gate of the transistor M911, and the gate of the transistor M912 are provided with a signal SW0, a signal SW1, and a signal SW2, respectively.
  • the primary sense amplifier 1st-SA and the switch circuit BLSW are configured to be able to adjust the threshold voltage by controlling the bottom gate voltage Vbg of the transistor OS-Planar-FET that each has, according to the respective circuit functions.
  • the secondary sense amplifier 2nd-SA is electrically connected to each of the global bit lines SA_GBL and SA_GBLB.
  • the semiconductor device shown in the above-mentioned embodiment is used for the memory sense amplifier MEM-SA. That is, the switch circuit BLSW corresponds to the switching circuit 37, and the secondary sense amplifier 2nd-SA corresponds to the drive circuit 51.
  • FIG 25C is a schematic diagram showing the configuration of the fabricated 3D memory.
  • the fabricated 3D memory has a 1 Mbit memory array, a word line driver section (Row driver), a column driver section (Column driver), a sense amplifier driver section (SA driver), a read/write driver section (W/R driver), and a memory controller section (Controller).
  • Row driver word line driver section
  • Column driver column driver section
  • SA driver sense amplifier driver section
  • W/R driver read/write driver section
  • Controller a memory controller section
  • the 1 Mbit memory array has 32 memory subarrays MEM-SUBARY arranged in the column direction (X direction). Each of the 32 memory subarrays MEM-SUBARY has a storage capacity of 32 Kbits. In FIG. 25C, three representative memory subarrays MEM-SUBARY are shown, one of which is surrounded by a dashed line.
  • One memory subarray MEM-SUBARY has 1024 memory sense amplifiers MEM-SA arranged in the row direction (Y direction).
  • FIG. 25C two representative memory sense amplifiers MEM-SA are shown surrounded by dashed lines.
  • the fabricated 3D memory has 32768 (32 rows x 1024 columns) memory sense amplifiers MEM-SA. In other words, it has 32768 secondary sense amplifiers 2nd-SA. In other words, it is a configuration that allows data to be read out in massively parallel by simultaneously accessing multiple secondary sense amplifiers 2nd-SA.
  • the configuration of the fabricated 3D memory corresponds to, for example, the memory device 150 described in the third embodiment above.
  • the word line driver unit (Row driver) corresponds to the word line driver unit 153
  • the column driver unit (Column driver) corresponds to the column driver unit 154
  • the sense amplifier driver unit (SA driver) corresponds to the sense amplifier driver unit 155 and the read circuit driver unit 156
  • the read/write driver unit (W/R driver) corresponds to the data sense amplifier unit 157
  • the memory controller unit (Controller) corresponds to the memory controller unit 158.
  • Figure 26 is a timing chart for reading data from the fabricated 3D memory.
  • period T901 corresponds to the period before time T11
  • period T902 corresponds to the period from time T11 to time T12
  • period T903 corresponds to the period from time T12 to time T13
  • period T904 corresponds to the period from time T13 to time T14
  • period T905 corresponds to the period from time T14 to time T15
  • period T906 corresponds to the period from time T15 to time T16.
  • Figure 31 is a timing chart for writing and writing data to the fabricated 3D memory.
  • periods T911 and T912 correspond to the cases where data "0" is read (data 0) in periods T905 and T906 in the timing chart shown in Figure 26.
  • Period T913 is a period for writing back data "0", and corresponds to the period after time T16 in the timing chart shown in Figure 13 described above.
  • Period T914 is a period for writing data "1”.
  • Period T915 is the period after data writing is completed.
  • Figure 27 is an Arrhenius plot showing the evaluation results of the leakage current of the memory cell MEM-CELL of the fabricated 3D memory.
  • the horizontal axis shows the reciprocal of temperature T (1000/T), and the vertical axis shows the leakage current (Leakage) in the memory cell MEM-CELL.
  • Figure 27 plots estimated values of leakage current under each of the environments of 125°C, 100°C, and 85°C. Also shown is a regression line obtained from the estimated values.
  • FIG. 27 plots the three types of leakage current shown in FIG. 22F. That is, line PL4a indicates the leakage current (leakage current Leak1) in the transistor OS-VFET from the local bit line LBL to the capacitance 3D-MIM, line PL4b indicates the leakage current (leakage current Leak2) in the transistor OS-VFET from the capacitance 3D-MIM to the local bit line LBL, and line PL4c indicates the leakage current (leakage current Leak3) of the capacitance 3D-MIM.
  • line PL4a indicates the leakage current (leakage current Leak1) in the transistor OS-VFET from the local bit line LBL to the capacitance 3D-MIM
  • line PL4b indicates the leakage current (leakage current Leak2) in the transistor OS-VFET from the capacitance 3D-MIM to the local bit line LBL
  • line PL4c indicates the leakage current (leakage current Leak3) of the capacitance 3D-
  • the leakage currents (leakage current Leak1, leakage current Leak2, and leakage current Leak3) of the memory cells MEM-CELL of the fabricated 3D memory were estimated to be 1 ⁇ 10 ⁇ 20 A or less in an environment of 27° C.
  • Figure 32 is a graph showing the results of estimating the retention characteristics of the memory cell MEM-CELL of the fabricated 3D memory.
  • the horizontal axis shows the retention time
  • the vertical axis shows the voltage held in the memory cell MEM-CELL.
  • Figure 32 plots the calculated change in potential due to leakage current after writing 1.2 V to the memory cell MEM-CELL when the capacitance of the 3D-MIM in the memory cell MEM-CELL is 4.4 fF. From Figure 32, it was estimated that the change in potential after 10 seconds in the memory cell MEM-CELL of the fabricated 3D memory was 10 mV or less.
  • Figure 33 is a graph showing the results of evaluating data read errors in the fabricated 3D memory.
  • Figure 33 shows the number of memory cells MEM-CELL in which data read errors occurred in the primary sense amplifier 1st-SA in the cases where compensation was performed (with compensation) to reduce the effect of the threshold voltage of the transistor M931 and where compensation was not performed (without compensation), as a relative error, with the number of memory cells MEM-CELL in which data read errors occurred being 1 when no compensation was performed.
  • Figure 33 shows that the relative error when compensation was performed was 0.078 (i.e., a reduction of 92.2%), and it was confirmed that data read errors could be reduced by performing compensation.
  • Figures 34A and 34B are shmoo plots of the fabricated 3D memory.
  • Figures 34A and 34B show the results (PASS or FAIL) of evaluation of the data read time and data write time, respectively, in an environment of 27°C, with the operating voltage of the primary sense amplifier 1st-SA changed in 0.1 V increments in the range from 2.0 V to 3.0 V.
  • the data read time was 60 ns when the operating voltage was 2.7 V.
  • the data write time was 50 ns when the operating voltage was 3.0 V. It was confirmed that the data read time and data write time of the fabricated 3D memory were good.
  • Figure 28 is a graph showing the results of evaluating the retention characteristics (data retention characteristics) of the fabricated 3D memory in an environment at 85°C.
  • the horizontal axis shows retention time
  • the vertical axis shows the percentage of memory cells MEM-CELL in which data is retained (pass ratio).
  • Line PL5a shows the case where 0V (corresponding to data "0" (data 0)) is written
  • line PL5b shows the case where 1.2V (corresponding to data "1" (data 1)) is written. From the retention characteristics shown in Figure 28, the percentage of memory cells MEM-CELL in which data is retained after 1 hour is 99.6% or more in an environment at 85°C, and it was confirmed that the retention characteristics of the fabricated 3D memory are good.
  • Figure 29 is an optical microscope image (plan view) of the fabricated 3D memory. It was confirmed that a 1 Mbit memory array (MEM-ARY), a word line driver section (Row driver), a column driver section (Column driver), a sense amplifier driver section (SA driver), a read/write driver section (W/R driver), and a memory controller section (Controller) were formed.
  • MEM-ARY 1 Mbit memory array
  • Row driver word line driver section
  • Column driver Column driver section
  • SA driver sense amplifier driver section
  • W/R driver read/write driver section
  • Controller memory controller section
  • Table 1 shows the technology used in the fabricated 3D memory, the layer structure, the memory cell configuration, the memory cell size, the cell capacity of the memory cell (Cs value), the storage capacity, the number of memory cells per bit line (Number of cells/BL), the supply voltage, the read time, the write time, and the retention time.
  • Figure 22G is a schematic cross-sectional view showing the structure of the fabricated 3D memory. As shown in Figure 22G, by selecting the optimal device structure (sometimes called heterofunction) according to the required circuit function, we were able to fabricate a 3D memory and demonstrate its operation.
  • the optimal device structure sometimes called heterofunction
  • the 3D memory shown in this example can be implemented by appropriately combining it with the configurations shown in the above-mentioned embodiments.
  • the memory capacity can be further increased by configuring three or more OS-VFET layers to be monolithically stacked.
  • X and Y are connected, it is assumed that the following cases are disclosed in this specification: when X and Y are electrically connected, when X and Y are functionally connected, and when X and Y are directly connected. Therefore, it is not limited to a specific connection relationship, for example, a connection relationship shown in a figure or text, and it is assumed that a connection relationship other than that shown in a figure or text is also disclosed in the figure or text.
  • X and Y are each an object (for example, a device, an element, a circuit, wiring, an electrode, a terminal, a conductive film, or a layer, etc.).
  • X and Y are said to be electrically connected when an object having some electrical effect exists between X and Y, allowing the exchange of electrical signals between X and Y.
  • One example of when X and Y are electrically connected is when one or more elements (e.g., a switch, transistor, capacitive element, inductor, resistive element, diode, display device, light-emitting device, or load) that allow the electrical connection between X and Y are connected between X and Y.
  • one or more circuits that enable the functional connection between X and Y for example, a logic circuit (for example, an inverter, a NAND circuit, or a NOR circuit), a signal conversion circuit (for example, a digital-to-analog conversion circuit, an analog-to-digital conversion circuit, or a gamma correction circuit), a potential level conversion circuit (for example, a power supply circuit (for example, a step-up circuit or a step-down circuit), or a level shifter circuit that changes the potential level of a signal), a voltage source, a current source, a switching circuit, an amplifier circuit (for example, a circuit that can increase the signal amplitude or current amount, an operational amplifier, a differential amplifier circuit, a source follower circuit, or a buffer circuit), a signal generation circuit, a memory circuit, or a control circuit) can be connected between X and Y.
  • a logic circuit for example, an inverter, a NAND circuit, or a NOR circuit
  • X and Y are electrically connected, this includes the case where X and Y are electrically connected (i.e., where X and Y are connected with another element or circuit between them) and the case where X and Y are directly connected (i.e., where X and Y are connected without another element or circuit between them).
  • one component may have the functions of multiple components.
  • one conductive film has the functions of both the wiring and the electrode. Therefore, in this specification, the term "electrically connected" also includes cases where one conductive film has the functions of multiple components.
  • the term “resistance element” may be, for example, a circuit element or wiring having a resistance value higher than 0 ⁇ . Therefore, in this specification, the term “resistance element” may include, for example, a wiring having a resistance value, a transistor in which a current flows between a source and a drain, a diode, or a coil. Therefore, the term “resistance element” may be rephrased as, for example, a “resistance”, a "load”, or a “region having a resistance value”. Conversely, the term “resistance”, “load”, or a "region having a resistance value” may be rephrased as, for example, a "resistance element”.
  • the resistance value may be, for example, preferably 1 m ⁇ or more and 10 ⁇ or less, more preferably 5 m ⁇ or more and 5 ⁇ or less, and even more preferably 10 m ⁇ or more and 1 ⁇ or less. Also, for example, it may be 1 ⁇ or more and 1 ⁇ 10 9 ⁇ or less.
  • the resistance value of the resistive element may be determined by the length of the wiring.
  • the resistive element may use a conductor having a different resistivity than the conductor used as the wiring.
  • the resistance value of the resistive element may be determined by doping the semiconductor with an impurity.
  • the term “capacitive element” may refer to, for example, a circuit element having a capacitance value higher than 0F, a region of a wiring having a capacitance value higher than 0F, a parasitic capacitance, or a gate capacitance of a transistor. Therefore, in this specification, the term “capacitive element” is not limited to a circuit element including a pair of electrodes and a dielectric included between the electrodes. The term “capacitive element” includes, for example, a parasitic capacitance occurring between wirings, or a gate capacitance occurring between one of the source or drain of a transistor and the gate.
  • the terms “capacitive element”, “parasitic capacitance”, and “gate capacitance” may be replaced with terms such as “capacitance”.
  • the term “capacitance” may be replaced with terms such as “capacitive element”, “parasitic capacitance”, and “gate capacitance”.
  • the term “pair of electrodes” in “capacitance” may be replaced with, for example, a “pair of conductors", “pair of conductive regions", or “pair of regions”.
  • the value of the capacitance may be, for example, 0.05 fF or more and 10 pF or less. It may also be, for example, 1 pF or more and 10 ⁇ F or less.
  • a transistor has three terminals called a gate (also referred to as a gate terminal, gate region, or gate electrode), a source (also referred to as a source terminal, source region, or source electrode), and a drain (also referred to as a drain terminal, drain region, or drain electrode).
  • a transistor also has a region where a channel is formed between the drain and the source (also referred to as a channel formation region).
  • a transistor can pass a current between the source and the drain through the channel formation region. Note that the channel formation region is a region through which a current mainly flows.
  • a gate is a control terminal between the source and the drain that controls the amount of current flowing in the channel formation region.
  • the two terminals that function as a source or a drain are input/output terminals of the transistor.
  • one of the two input/output terminals becomes a source and the other becomes a drain depending on the conductivity type of the transistor (n-channel or p-channel) and the level of the potential applied to the three terminals of the transistor.
  • the source function and the drain function may be interchanged.
  • the terms "source” and “drain” are interchangeable.
  • the terms "one of the source or drain” (or first electrode, or first terminal) or “the other of the source or drain” (or second electrode, or second terminal) are used.
  • a transistor may have a backgate in addition to the three terminals described above.
  • one of the gate or backgate of the transistor may be referred to as a first gate
  • the other of the gate or backgate of the transistor may be referred to as a second gate.
  • the terms "gate” and "backgate” may be interchangeable.
  • each gate may be referred to as, for example, a first gate, a second gate, or a third gate.
  • the transistor may be a multi-gate transistor having two or more gate electrodes.
  • the channel formation regions are connected in series, so that a plurality of transistors are connected in series. Therefore, a multi-gate transistor can reduce the off-current and improve the withstand voltage (improve reliability) of the transistor.
  • a multi-gate transistor when a multi-gate transistor operates in the saturation region, even if the voltage between the drain and source changes, the current between the drain and source does not change much, and a voltage-current characteristic with a flat slope can be obtained.
  • a transistor having a voltage-current characteristic with a flat slope can realize an ideal current source circuit or an active load with a very high resistance value. As a result, a transistor having a voltage-current characteristic with a flat slope can realize, for example, a differential circuit with good characteristics or a current mirror circuit.
  • the circuit element when a single circuit element is illustrated on a circuit diagram, the circuit element may have multiple circuit elements.
  • the resistor includes two or more resistors electrically connected in series.
  • the capacitance when a single capacitance is illustrated on a circuit diagram, the capacitance includes two or more capacitances electrically connected in parallel.
  • the transistor when a single transistor is illustrated on a circuit diagram, the transistor includes two or more transistors electrically connected in series, and the gates of the respective transistors are electrically connected to each other.
  • the switch when a single switch is illustrated on a circuit diagram, the switch includes two or more transistors, two or more transistors electrically connected in series or parallel, and the gates of the respective transistors are electrically connected to each other.
  • a "node” can be rephrased as a “terminal,” “wiring,” “electrode,” “conductive layer,” “conductor,” or “impurity region” depending on, for example, the circuit configuration or device structure. Also, for example, a “terminal” or “wiring” can be rephrased as a “node.”
  • Voltage refers to the potential difference from a reference potential. For example, if the reference potential is the ground potential, then “voltage” can be interchanged as “potential.” Note that ground potential does not necessarily mean 0V. Potential is relative. In other words, a change in the reference potential will also change, for example, the potential applied to wiring, the potential applied to a circuit, or the potential output from a circuit.
  • high level potential also referred to as “high level potential”, “H potential”, or “H”
  • low level potential also referred to as “low level potential”, “L potential”, or “L”
  • high level potential also referred to as “high level potential”, “H potential”, or “H”
  • low level potential also referred to as “low level potential”, “L potential”, or “L”
  • the respective high level potentials provided by both wirings do not have to be equal to each other.
  • two wirings are both described as “functioning as wirings that supply a low level potential”
  • the respective low level potentials provided by both wirings do not have to be equal to each other.
  • electrical current refers to the phenomenon of charge transfer (electrical conduction).
  • electrical conduction of a positively charged body is occurring can be rephrased as “electrical conduction of a negatively charged body is occurring in the opposite direction.” Therefore, in this specification, unless otherwise specified, “electric current” refers to the phenomenon of charge transfer (electrical conduction) accompanying the movement of carriers.
  • the carriers referred to here include, for example, electrons, holes, anions, cations, and complex ions. The carriers differ depending on the system through which the current flows (for example, semiconductors, metals, electrolytes, or vacuums).
  • the "direction of current" in wiring is the direction in which positive carriers move, and is expressed as a positive current amount.
  • the direction in which negative carriers move is the opposite direction to the direction of current, and is expressed as a negative current amount. Therefore, in this specification, unless otherwise specified regarding the positive and negative (or current direction) of the current, for example, a statement such as “current flows from element A to element B” can be rephrased as “current flows from element B to element A.” Also, for example, a statement such as "current is input to element A” can be rephrased as "current is output from element A” etc.
  • ordinal numbers "first,” “second,” and “third” are used to avoid confusion between components. Therefore, they do not limit the number of components. Furthermore, they do not limit the order of the components. For example, a component referred to as “first” in one embodiment of this specification may be a component referred to as “second” in another embodiment or in the claims. Also, for example, a component referred to as “first” in one embodiment of this specification may be omitted in another embodiment or in the claims.
  • electrode B on insulating layer A does not necessarily mean that electrode B is formed in direct contact with insulating layer A, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • terms such as “row” or “column” may be used to describe components arranged in a matrix and their positional relationships. Furthermore, the positional relationships between components change as appropriate depending on the direction in which each component is depicted. Therefore, terms such as “row” or “column” described in this specification are not limited to these terms and can be rephrased appropriately depending on the situation. For example, the expression “row direction” can be rephrased as “column direction” by rotating the orientation of the drawing shown by 90 degrees.
  • electrode B overlapping insulating layer A is not limited to the state in which electrode B is formed on insulating layer A.
  • electrode B overlapping insulating layer A does not exclude, for example, the state in which electrode B is formed under insulating layer A, or the state in which electrode B is formed on the right (or left) side of insulating layer A.
  • the terms “adjacent” and “close to” do not limit components to being in direct contact.
  • the expression “electrode B adjacent to insulating layer A” does not require that insulating layer A and electrode B are formed in direct contact, and does not exclude the inclusion of other components between insulating layer A and electrode B.
  • terms such as “film” or “layer” may be interchangeable depending on the situation.
  • the term “conductive layer” may be interchangeable with the term “conductive film”.
  • the term “insulating film” may be interchangeable with the term “insulating layer”.
  • the term “film” or “layer” may be interchangeable with another term depending on the situation without using those terms.
  • the term “conductive layer” or “conductive film” may be interchangeable with the term “conductor”.
  • the term “conductor” may be interchangeable with the term “conductive layer” or “conductive film”.
  • the term “insulating layer” or “insulating film” may be interchangeable with the term “insulating body”.
  • the term “insulating body” may be interchangeable with the term “insulating layer” or “insulating film”.
  • Electrode may be used as a part of a “wiring”, and vice versa.
  • the terms “electrode” or “wiring” include, for example, cases where a plurality of “electrodes” or “wirings” are formed integrally.
  • a “terminal” may be used as a part of a “wiring” or “electrode”, and vice versa.
  • the term “terminal” includes, for example, cases where a plurality of "electrodes", “wirings”, or “terminals” are formed integrally.
  • an “electrode” can be a part of a “wiring” or “terminal”.
  • a “terminal” can be a part of a “wiring” or “electrode”.
  • terms such as “electrode”, “wiring”, or “terminal” may be replaced with a term such as "region”.
  • terms such as “wiring”, “signal line”, or “power line” may be interchangeable depending on the situation.
  • the term “wiring” may be changed to the term “signal line”.
  • the term “wiring” may be changed to the term “power line”.
  • the opposite is also true, for example, terms such as “signal line” or “power line” may be changed to the term “wiring”.
  • terms such as “power line” may be changed to the term “signal line”.
  • terms such as “signal line” may be changed to the term “power line”.
  • the term “potential” applied to the wiring may be changed to the term “signal” depending on the situation.
  • terms such as “signal” may be changed to the term “potential”.
  • a switch has multiple terminals and has the function of switching (selecting) conduction or non-conduction between the terminals. For example, if a switch has two terminals and both terminals are conductive, the switch is said to be in a conductive state or an on state. Also, if there is no conduction between the two terminals, the switch is said to be in a non-conductive state or an off state. Note that switching the switch to either the conductive or non-conductive state, or maintaining either the conductive or non-conductive state, may be referred to as "controlling the conduction state.”
  • a switch is something that has the function of controlling whether or not a current flows.
  • a switch is something that has the function of selecting and switching the path through which a current flows.
  • a switch for example, an electrical switch or a mechanical switch can be used.
  • the switch is not limited to a specific one as long as it can control a current.
  • switches there is a type of switch that is normally in a non-conductive state, but can be made conductive by controlling the conductive state; such switches are sometimes called "A contacts.” There is also a type of switch that is normally in a conductive state, but can be made non-conductive by controlling the conductive state; such switches are sometimes called "B contacts.”
  • Examples of electrical switches include transistors (e.g., bipolar transistors or MOS transistors), diodes (e.g., PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, MIS (Metal Insulator Semiconductor) diodes, or diode-connected transistors), or logic circuits that combine these. Note that when a transistor is operated simply as a switch, the polarity (conductivity type) of the transistor is not particularly limited.
  • An example of a mechanical switch is a switch that uses MEMS (microelectromechanical systems) technology.
  • MEMS microelectromechanical systems
  • Such a switch has an electrode that can be moved mechanically, and the movement of the electrode selects between a conductive state and a non-conductive state.
  • the "channel length" of a transistor may refer to, for example, the distance between the source and drain in the region where the semiconductor (or the part of the semiconductor through which current flows when the transistor is on) and the gate overlap, or the distance between the source and drain in the region where the channel is formed.
  • the "channel width" of a transistor may refer to, for example, the length of the portion where the source and drain face each other in the region where the semiconductor (or the portion of the semiconductor through which current flows when the transistor is on) and the gate overlap, or the length of the portion where the source and drain face each other in the region where the channel is formed.
  • parallel does not necessarily mean strictly parallel. Therefore, the term “parallel” can be appropriately replaced with terms such as “approximately parallel”, “roughly parallel”, or “substantially parallel”.
  • "Parallel”, “approximately parallel”, “roughly parallel”, or “substantially parallel” may include, for example, a state in which two straight lines or planes are arranged at an angle of -5° or more and 5° or less. Or, it can include a state in which two straight lines or planes are arranged at an angle of -10° or more and 10° or less. Or, it can include a state in which two straight lines or planes are arranged at an angle of -30° or more and 30° or less.
  • parallel may mean, for example, “parallel or approximately parallel”.
  • vertical does not necessarily mean strictly perpendicular. Therefore, the term “vertical” can be appropriately replaced with terms such as “approximately vertical”, “approximately vertical”, or “substantially vertical”.
  • Vertical, “approximately vertical”, “approximately vertical”, or “substantially vertical” may include, for example, a state in which two straight lines or planes are arranged at an angle of 85° or more and 95° or less. Alternatively, it may include a state in which two straight lines or planes are arranged at an angle of 80° or more and 100° or less. Or, it may include a state in which two straight lines or planes are arranged at an angle of 60° or more and 120° or less.
  • perpendicular may mean, for example, “perpendicular or approximately perpendicular.”
  • “having the same or approximately the same height” means that the heights from a reference surface (e.g., a flat surface such as a substrate surface) are equal in cross-sectional view.
  • a planarization process may be performed to expose the surface of a single layer or multiple layers.
  • the surface to be planarized has the same height from the reference surface.
  • the heights of the multiple layers may not be strictly equal depending on the processing device, processing method, or material of the surface to be planarized during the planarization process.
  • the term "having the same or approximately the same height” is also used in this case.
  • the difference between the height of the top surface of the first layer and the height of the top surface of the second layer is 20 nm or less, the term "having the same or approximately the same height" is also used.
  • ends that match or roughly match means that at least a portion of the contours of stacked layers overlap when viewed from above. For example, this includes cases where, in a manufacturing process for a semiconductor device, an upper layer and a lower layer are processed using the same mask pattern, or where a portion of the mask pattern is the same. However, strictly speaking, the contours may not overlap, and the contour of the upper layer may be located inside the contour of the lower layer, or the contour of the upper layer may be located outside the contour of the lower layer. In this specification, this case is also referred to as "ends that match or roughly match”.
  • the impurity of a semiconductor refers to, for example, anything other than the main component constituting the semiconductor.
  • an element with a concentration of less than 0.1 atomic % is an impurity.
  • the defect state density of the semiconductor may increase, the carrier mobility may decrease, or the crystallinity may decrease.
  • the semiconductor is an oxide semiconductor
  • examples of the impurity that changes the characteristics of the semiconductor include, for example, a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, or a transition metal other than the main component of the oxide semiconductor.
  • examples of the impurity include hydrogen (also contained in water), lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • an oxygen vacancy also referred to as V 2 O 3 ) may be formed in the oxide semiconductor due to the inclusion of an impurity.
  • metal oxide is a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), and oxide semiconductors (also referred to as oxide semiconductors or simply OS).
  • oxide semiconductors also referred to as oxide semiconductors or simply OS.
  • the metal oxide when a metal oxide is used for a semiconductor including a channel formation region of a transistor, the metal oxide may be called an oxide semiconductor.
  • a metal oxide when a metal oxide is used as a material that can constitute a channel formation region of a transistor having at least one of an amplification function, a rectification function, and a switching function, the metal oxide can be called a metal oxide semiconductor.
  • the description of an "OS transistor" can be rephrased as a transistor having a metal oxide or an oxide semiconductor.
  • metal oxides containing nitrogen may also be collectively referred to as metal oxides.
  • Metal oxides containing nitrogen may also be referred to as metal oxynitrides.
  • arrows indicating the X-direction, Y-direction, and Z-direction may be attached.
  • the "X-direction” is a direction along the X-axis, and the forward direction and the reverse direction may not be distinguished unless explicitly stated. The same applies to the "Y-direction” and "Z-direction”.
  • the X-direction, Y-direction, and Z-direction are directions that intersect with each other.
  • the X-direction, Y-direction, and Z-direction are directions that are perpendicular to each other.
  • one of the X-direction, Y-direction, and Z-direction may be called the "first direction” or “first direction”.
  • the other may be called the “second direction” or “second direction”.
  • the remaining one may be called the "third direction” or "third direction”.

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Abstract

新規な半導体装置を提供する。 第１トランジスタおよび容量素子を有するメモリセル回路と、第２トランジスタおよび第３トランジスタを有する読み出し回路と、を有し、第３トランジスタを含む素子層は、基板の上に設けられ、第１絶縁体は、素子層の上に設けられ、第２絶縁体は、第１絶縁体の上に設けられ、第１絶縁体は、基板の面に対して概略垂直方向に延伸して設けられた第１開口部を有し、第２絶縁体は、基板の面に対して概略垂直方向に延伸して設けられた第２開口部と、第３開口部と、を有し、第２開口部は、第１開口部と重なる領域を有し、容量素子が有する誘電体の少なくとも一部は、第１開口部に設けられ、第１トランジスタが有する半導体の少なくとも一部は、第２開口部に設けられ、第２トランジスタが有する半導体の少なくとも一部は、第３開口部に設けられる。

Description

半導体装置
本発明の一態様は、半導体装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、駆動方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。より具体的には、本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、光学装置、撮像装置、照明装置、演算装置、制御装置、記憶装置、入力装置、出力装置、入出力装置、信号処理装置、演算処理装置、電子計算機、電子機器、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。
近年、半導体装置の開発が進められ、例えば、ＬＳＩ、ＣＰＵ、およびメモリなどに、主に半導体装置が用いられている。ＣＰＵは、半導体ウエハを加工し、チップ化された半導体集積回路を有し、接続端子である電極が形成された半導体素子の集合体である。
例えば、ＬＳＩ、ＣＰＵ、およびメモリなどの半導体回路（ＩＣチップ）は、回路基板（例えばプリント配線基板）に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）、画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてオフ電流が小さいことが知られている。例えば、特許文献１には、酸化物半導体を用いたトランジスタのオフ電流が小さいという特性を応用した低消費電力のＣＰＵ等が開示されている。また、例えば、特許文献２には、酸化物半導体を用いたトランジスタのオフ電流が小さいという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置、および、当該記憶装置を応用して、データのリフレッシュ頻度を下げた低消費電力のメモリ、等が開示されている。
また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。例えば、特許文献３および非特許文献１では、酸化物半導体膜を用いる第１のトランジスタと、酸化物半導体膜を用いる第２のトランジスタとを積層させることで、メモリセルを複数重畳して設けることにより、集積回路の高密度化を図る技術が開示されている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報 国際公開第２０２１／０５３４７３号
Ｍ．Ｏｏｔａ　ｅｔ　ａｌ．，"３Ｄ−Ｓｔａｃｋｅｄ　ＣＡＡＣ−Ｉｎ−Ｇａ−Ｚｎ　Ｏｘｉｄｅ　ＦＥＴｓ　ｗｉｔｈ　Ｇａｔｅ　Ｌｅｎｇｔｈ　ｏｆ　７２ｎｍ"，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇ．，２０１９，ｐｐ．５０−５３
酸化物半導体を用いたトランジスタを利用したメモリにおいて、さらなる高密度化のために、例えば、メモリセルを構成するトランジスタ、容量、配線、およびそれらを電気的に接続するためのビア（コンタクトという場合もある）などのサイズを小さくすることで、メモリセルの面積密度（面密度、または記録密度という場合もある）を向上させることができるが、微細加工に伴うプロセスコストの増大を招く。
本発明の一態様は、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において、電荷を保持するメモリセルの面積密度を高めることができる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において、低消費電力に優れた、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することを課題の一とする。または、本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において、読み出されるデータの信頼性に優れた、新規な構成の半導体装置等を提供することを課題の一とする。
なお、上記の課題は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、上記の課題の全てを解決する必要はないものとする。なお、上記の課題以外の他の課題は、本明細書、図面、または特許請求の範囲等の記載から、自ずと明らかとなるものであり、本明細書、図面、または特許請求の範囲等の記載から、上記の課題以外の他の課題を抽出することが可能である。
本発明の一態様は、上記課題を鑑みてなされたものであり、基板の上に読み出し回路を設け、当該読み出し回路の上に一つのトランジスタと一つの容量素子とで構成されるメモリセルを設ける構成とする。また、当該容量素子の上に当該トランジスタを設け、かつ、当該容量素子の誘電体の一部、および当該トランジスタのチャネル形成領域を含む半導体の一部を、基板の面に対して概略垂直方向に設けることで、メモリセルの面積密度を高めることができる構成とする。また、読み出し回路を構成するトランジスタのサイズおよび配置の最適化を容易にすることができる構成とする。
（１）
本発明の一態様は、メモリセル回路と、読み出し回路と、を有し、メモリセル回路は、第１トランジスタと、容量素子と、を有し、読み出し回路は、第２トランジスタと、第３トランジスタと、を有し、第１トランジスタのソースまたはドレインの一方は、容量素子の一方の端子に電気的に接続され、第２トランジスタのソースまたはドレインの一方は、第３トランジスタのソースまたはドレインの一方に電気的に接続され、第１トランジスタのソースまたはドレインの他方は、第２トランジスタのソースまたはドレインの他方、および第３トランジスタのゲートに電気的に接続され、第３トランジスタを含む素子層は、基板の上に設けられ、第１絶縁体は、素子層の上に設けられ、第２絶縁体は、第１絶縁体の上に設けられ、第１絶縁体は、基板の面に対して概略垂直方向に延伸して設けられた第１開口部を有し、第２絶縁体は、基板の面に対して概略垂直方向に延伸して設けられた第２開口部と、第３開口部と、を有し、第２開口部は、第１開口部と重なる領域を有し、容量素子が有する誘電体の少なくとも一部は、第１絶縁体の第１開口部における側壁に沿って設けられ、第１トランジスタが有する半導体の少なくとも一部は、第２絶縁体の第２開口部における側壁に沿って設けられ、第２トランジスタが有する半導体の少なくとも一部は、第２絶縁体の第３開口部における側壁に沿って設けられる、半導体装置である。
（２）
上記（１）において、第１トランジスタが有する半導体、および第２トランジスタが有する半導体は、酸化物半導体を含むとよい。
（３）
上記（１）または上記（２）において、読み出し回路は、ビット線を介して、基板に設けられたセンスアンプ回路に電気的に接続され、読み出し回路は、第３トランジスタのゲートの電位に応じて、ビット線の電位を変化させる機能を有し、センスアンプ回路は、ビット線の電位を読み取る機能を有することができる。
（４）
上記（３）において、読み出し回路は、第２トランジスタを導通状態にすることで、第３トランジスタのしきい値電圧に応じて、第３トランジスタのゲートの電位を変化させる機能を有することができる。
本発明の一態様は、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において、電荷を保持するメモリセルの面積密度を高めることができる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において、低消費電力に優れた、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において、装置の小型化を図ることができる、新規な構成の半導体装置等を提供することができる。または、本発明の一態様は、データに応じた電荷を保持することを利用した記憶装置として機能する半導体装置において、読み出されるデータの信頼性に優れた、新規な構成の半導体装置等を提供することができる。
なお、上記の効果は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、上記の効果の全てを有する必要はない。なお、上記の効果以外の他の効果は、本明細書、図面、または特許請求の範囲等の記載から、自ずと明らかとなるものであり、本明細書、図面、または特許請求の範囲等の記載から、上記の効果以外の他の効果を抽出することが可能である。
図１Ａは、半導体装置の構成例を説明する回路図である。図１Ｂは、半導体装置の構成例を説明する模式図である。
図２は、半導体装置の構成例を説明する図である。
図３Ａ乃至図３Ｃは、半導体装置の構成例を説明する図である。
図４Ａ乃至図４Ｃは、半導体装置の構成例を説明する図である。
図５Ａ及び図５Ｂは、半導体装置の構成例を説明する図である。
図６は、半導体装置の構成例を説明する図である。
図７Ａ及び図７Ｂは、半導体装置の構成例を説明する図である。
図８は、半導体装置の構成例を説明する回路図である。
図９は、半導体装置の構成例を説明する模式図である。
図１０Ａは、半導体装置の構成例を説明する模式図である。図１０Ｂは、半導体装置の構成例を説明する回路図である。
図１１Ａ乃至図１１Ｄは、半導体装置の構成例を説明する回路図である。
図１２Ａ及び図１２Ｂは、半導体装置の構成例を説明する回路図である。
図１３は、半導体装置の動作例を説明するタイミングチャートである。
図１４は、半導体装置の構成例を説明するブロック図である。
図１５Ａおよび図１５Ｂは、半導体装置の構成例を説明する模式図である。
図１６Ａ及び図１６Ｂは、記憶装置の構成例を説明する模式図である。
図１７Ａ及び図１７Ｂは、電子部品の一例を示す図である。
図１８Ａ及び図１８Ｂは、電子機器の一例を示す図である。図１８Ｃ乃至図１８Ｅは、大型計算機の一例を示す図である。
図１９は、宇宙用機器の一例を示す図である。
図２０は、データセンターに適用可能なストレージシステムの一例を示す図である。
図２１は、記憶装置の構成を説明する図である。
図２２Ａ乃至図２２Ｇは、記憶装置の構成を説明する図である。
図２３Ａ及び図２３Ｂは、記憶装置の一部の断面ＳＴＥＭ像である。
図２４Ａ乃至図２４Ｃは、トランジスタのＩｄ−Ｖｇ特性の評価結果を示す図である。
図２５Ａ乃至図２５Ｃは、記憶装置の構成を説明する図である。
図２６は、記憶装置の動作を説明する図である。
図２７は、記憶装置の評価結果を示す図である。
図２８は、記憶装置の評価結果を示す図である。
図２９は、記憶装置の一部の光学顕微鏡像である。
図３０は、記憶装置の構成を説明する図である。
図３１は、記憶装置の動作を説明する図である。
図３２は、記憶装置の評価結果を示す図である。
図３３は、記憶装置の評価結果を示す図である。
図３４Ａおよび図３４Ｂは、記憶装置の評価結果を示す図である。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、例えば、半導体素子（例えば、トランジスタ、またはダイオードなど）を含む回路、または同回路を有する装置などをいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、半導体素子を含む集積回路、集積回路を備えたチップ、チップをパッケージに収納した電子部品、または電子部品を実装した電子機器などは、半導体装置の一例である。また、例えば、表示装置、発光装置、蓄電装置、光学装置、撮像装置、照明装置、演算装置、制御装置、記憶装置、入力装置、出力装置、入出力装置、信号処理装置、電子計算機、または電子機器などは、それ自体が半導体装置であり、かつ、半導体装置を有している場合がある。
以下、実施の形態について、図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能である。よって、その趣旨および範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一態様は、実施の形態の記載内容に限定して解釈されるものではない。
また、本明細書等において、各実施の形態に示す構成を、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることが可能である。また、１つの実施の形態の中に複数の構成が示される場合、それらの構成を適宜組み合わせて、本発明の一態様とすることが可能である。
なお、実施の形態を説明する図面は、発明の構成において、同一部分または同様な機能を有する部分に、同一の符号を異なる図面間で共通して用いることで、その繰り返しの説明を省略する場合がある。また、図面は、同様の機能を指す場合、例えば、ハッチングパターンなどを同じくし、特に符号を付さない場合がある。また、図面は、理解しやすくするため、例えば、斜視図または上面図（「平面図」ともいう）などにおいて、一部の構成要素の記載を省略する場合がある。また、図面は、例えば、一部の隠れ線の記載を省略する場合がある。また、図面は、例えば、ハッチングパターンなどの記載を省略する場合がある。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、図面は、例えば、その大きさまたは縦横比などに限定されない。なお、図面は、理想的な例を模式的に示したものであり、例えば、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により、層またはレジストマスクなどが意図せずに目減りすることがあるが、理解を容易にするため、これらを図面に反映しない場合がある。また、例えば、実際の回路動作において、ノイズまたはタイミングのずれなどにより、電圧または電流などのばらつきが生じることがあるが、理解を容易にするため、これらを図面に反映しない場合がある。
また、本明細書および図面等において、構成要素を機能毎に分類し、互いに独立した要素として示す場合がある。しかしながら、構成要素を機能毎に切り分けることが難しく、一つの要素に複数の機能が関わる場合、または、複数の要素にわたって一つの機能が関わる場合、がある。そのため、本明細書および図面等に示す要素は、その説明に限定されず、状況に応じて適切に言い換えることができる場合がある。
また、本明細書および図面等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に、例えば、“Ａ”、“ｂ”、“＿１”、“［ｎ］”、または“［ｍ，ｎ］”などの識別用の符号を付して記載する場合がある。また、識別用の符号を付した複数の要素に共通の事柄を説明するとき、または、それらを区別する必要がないときには、識別用の符号を付さずに記載する場合がある。
なお、本明細書等において、トランジスタの「導通状態」または「オン状態」とは、例えば、トランジスタのソースとドレインとが電気的に短絡されているとみなせる状態、または、ソースとドレインとの間に電流を流すことができる状態、などをいう。例えば、ｎチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも高い状態、または、ｐチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも低い状態、などを、「導通状態」または「オン状態」という場合がある。また、トランジスタの「非導通状態」、「遮断状態」、または「オフ状態」とは、トランジスタのソースとドレインとが電気的に遮断されているとみなせる状態をいう。例えば、ｎチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも低い状態、または、ｐチャネル型トランジスタにおいて、ゲートとソースとの間の電圧がしきい値電圧よりも高い状態、などを、「非導通状態」、「遮断状態」、または「オフ状態」という場合がある。
また、本明細書等において、ゲートとソースとの間（ゲート−ソース間）の電圧を「ゲート電圧」といい、ドレインとソースとの間（ドレイン−ソース間）の電圧を「ドレイン電圧」といい、バックゲートとソースとの間（バックゲート−ソース間）の電圧を「バックゲート電圧」という場合がある。また、ドレインとソースとの間に流れる電流を「ドレイン電流」という場合がある。なお、ｎチャネル型のトランジスタにおいて、ゲート電圧が高い、ドレイン電圧が高い、およびバックゲート電圧が高いなどの記載と、ｐチャネル型トランジスタにおいて、ゲート電圧が低い、ドレイン電圧が低い、およびバックゲート電圧が低いなどの記載と、を互いに適宜読み換えることができる。また、ｎチャネル型のトランジスタにおいて、ゲート電圧が低い、ドレイン電圧が低い、およびバックゲート電圧が低いなどの記載と、ｐチャネル型トランジスタにおいて、ゲート電圧が高い、ドレイン電圧が高い、およびバックゲート電圧が高いなどの記載と、を互いに適宜読み換えることができる。
また、本明細書等において、トランジスタの「オフ電流」とは、特に断りがない場合、トランジスタがオフ状態にあるときのドレイン電流をいう。なお、本明細書等において、オフ電流、および、ゲートとソースおよびドレインとの間に流れる電流（ゲートリーク電流ともいう）を、リーク電流という場合がある。
（実施の形態１）
本発明の一態様に係る半導体装置について、図面を参照しながら説明する。なお、本発明の一態様に係る半導体装置は、例えば、メインメモリ（主記憶装置、または一次記憶装置ともいう）などの記憶装置の一部として用いられてもよい。
＜半導体装置の構成例＞
図１Ａおよび図１Ｂは、本発明の一態様に係る半導体装置の構成例を説明する回路図および模式図である。
なお、本明細書および図面等では、半導体装置を構成する各要素の位置関係の説明をわかりやすくするため、Ｘ方向、Ｙ方向、Ｚ方向を規定している。Ｚ方向は、半導体装置が設けられる基板の面に対して垂直方向であるとする。なお、本明細書等において、垂直とは必ずしも厳密に垂直であることを意味するものではない。よって、垂直という用語と、概略垂直という用語と、を適宜置き換えることができるものとする。本明細書等では、理解を容易にするため、Ｚ方向を垂直方向と呼ぶ場合がある。なお、半導体装置が設けられる基板の面は、Ｚ方向に対して垂直方向に規定されたＸ方向と、Ｘ方向およびＺ方向の双方に対して垂直方向に規定されたＹ方向と、で形成される面に対応する。
図１Ａに示すように、半導体装置１０は、複数のメモリセル４２（メモリセル回路ともいう）と、読み出し回路３５と、を有する。
複数のメモリセル４２のそれぞれは、ローカルビット線ＬＢＬに電気的に接続される。メモリセル４２は、データに応じた電位を保持させることで、当該データを記憶する機能を有する。メモリセル４２は、ローカルビット線ＬＢＬを介して、データの書き込みまたは読み出しをすることができる。
メモリセル４２は、トランジスタ４３と、容量素子４４と、を有する。トランジスタ４３のソースまたはドレインの一方は、容量素子４４の一方の端子（電極）に電気的に接続される。トランジスタ４３のソースまたはドレインの他方は、ローカルビット線ＬＢＬに電気的に接続される。トランジスタ４３のゲートは、ワード線ＷＬに電気的に接続される。容量素子４４の他方の端子（電極）は、任意の固定電位が与えられる配線ＣＳＬに電気的に接続される。トランジスタ４３は、ワード線ＷＬに与えられる電位に応じて、ローカルビット線ＬＢＬと容量素子４４の一方の端子との間を、導通状態または非導通状態にする機能を有する。
メモリセル４２では、トランジスタ４３として、オフ電流が極めて小さいトランジスタを用いると好ましい。例えば、トランジスタ４３として、ＯＳトランジスタ（チャネル形成領域に酸化物半導体を含むトランジスタ）を用いることができる。このようなＯＳトランジスタを用いたメモリセルの構成を、ＤＯＳＲＡＭ（登録商標）と呼ぶことができる。ＤＯＳＲＡＭは、Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の略称である。ＤＯＳＲＡＭは、オフ電流が極めて小さいＯＳトランジスタを用いることで、データを長期間記憶することができる。また、ＤＯＳＲＡＭは、一つのＯＳトランジスタおよび一つの容量で構成することができるため、メモリセルの高密度化を実現できる。
ＯＳトランジスタは、チャネルが形成される酸化物半導体のバンドギャップが２ｅＶ以上であるため、オフ電流が極めて小さいという特性を有する。室温下における、チャネル幅１μｍあたりのＯＳトランジスタのオフ電流値は、１ａＡ（１×１０−１８Ａ）以下、１ｚＡ（１×１０−２１Ａ）以下、または１ｙＡ（１×１０−２４Ａ）以下とすることができる。なお、Ｓｉトランジスタの場合、室温下における、チャネル幅１μｍあたりのオフ電流値は、１ｆＡ（１×１０−１５Ａ）以上かつ１ｐＡ（１×１０−１２Ａ）以下である。したがって、ＯＳトランジスタのオフ電流は、Ｓｉトランジスタ（チャネル形成領域にシリコンを含むトランジスタ）のオフ電流よりも１０桁程度小さいともいえる。
また、ＯＳトランジスタは、高温環境下でもオフ電流がほとんど増加しない。具体的には、室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、ＯＳトランジスタは、高温環境下でもオン電流が低減しにくい。一方で、Ｓｉトランジスタは、高温環境下においてオン電流が低減する。すなわち、ＯＳトランジスタは、高温環境下において、Ｓｉトランジスタよりも、オン電流が大きくなる。また、ＯＳトランジスタは、１２５℃以上かつ１５０℃以下といった環境温度下においても、オン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。よって、ＯＳトランジスタを含む半導体装置は、高温環境下においても動作が安定し、高い信頼性が得られる。
ＯＳトランジスタを用いたメモリセルは、ＯＳトランジスタのオフ電流が極めて小さいため、当該メモリセルを構成する容量に蓄積された電荷を、長期間保持させることができる。よって、当該メモリセルは、当該容量に保持された電荷量に応じた電位の高低をデータとすることで、当該データを長期間記憶し続けることができる。つまり、当該メモリセルは、一旦書き込んだデータを長期間記憶することができるため、データのリフレッシュの頻度を下げることができる。よって、当該メモリセルは、当該メモリセルを用いた半導体装置または記憶装置の低消費電力化を図ることができる。
また、ＯＳトランジスタを用いたメモリセルは、電荷の充電または放電によって、データの書き込みまたは読み出しをするため、実質的に無制限回のデータの書き込みまたは読み出しが可能である。また、ＯＳトランジスタを用いたメモリセルは、例えば、磁気メモリまたは抵抗変化型メモリなどのように原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。また、ＯＳトランジスタを用いたメモリセルは、書き込みを繰り返しても、フラッシュメモリのように電子捕獲中心の増加による不安定性が認められないため、安定性に優れている。
また、ＯＳトランジスタを用いたメモリセルは、例えば、Ｓｉトランジスタが設けられるシリコン基板上などに、自由に配置可能であるため、集積化を容易に行うことができる。また、ＯＳトランジスタを用いたメモリセルは、ＯＳトランジスタの作製にＳｉトランジスタと同様の製造装置を用いることが可能であるため、低コストで作製可能である。
読み出し回路３５は、ローカルビット線ＬＢＬと、グローバルビット線ＧＢＬと、に電気的に接続される。読み出し回路３５は、メモリセル４２からデータの読み出しをする際に、ローカルビット線ＬＢＬの電位の変化を増幅して、グローバルビット線ＧＢＬに出力する機能を有する。
読み出し回路３５は、トランジスタ３１と、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、を有する。トランジスタ３１のソースまたはドレインの一方は、トランジスタ３３のソースまたはドレインの一方、およびトランジスタ３４のソースまたはドレインの一方に電気的に接続される。トランジスタ３１のソースまたはドレインの他方は、トランジスタ３２のソースまたはドレインの一方に電気的に接続される。トランジスタ３１のゲートは、トランジスタ３３のソースまたはドレインの他方、およびローカルビット線ＬＢＬに電気的に接続される。トランジスタ３２のソースまたはドレインの他方は、配線ＳＬに電気的に接続される。トランジスタ３４のソースまたはドレインの他方は、グローバルビット線ＧＢＬに電気的に接続される。トランジスタ３１は、ローカルビット線ＬＢＬの電位に応じて、ソースとドレインの間に電流を流す機能を有する。トランジスタ３２は、ゲートに与えられる信号ＲＥに応じて、ソースとドレインの間を導通状態または非導通状態にする機能を有する。トランジスタ３３は、ゲートに与えられる信号ＷＥに応じて、ソースとドレインの間を導通状態または非導通状態にする機能を有する。トランジスタ３４は、ゲートに与えられる信号ＭＵＸに応じて、ソースとドレインの間を導通状態または非導通状態にする機能を有する。なお、トランジスタ３１乃至トランジスタ３４として、ＯＳトランジスタを用いることができる。
読み出し回路３５は、ローカルビット線ＬＢＬの電位（すなわち、トランジスタ３１のゲートの電位）に応じた電流を、グローバルビット線ＧＢＬから、トランジスタ３４、トランジスタ３１、およびトランジスタ３２を介して、配線ＳＬに流すことで、グローバルビット線ＧＢＬの電位を変化させる機能を有する。また、トランジスタ３１のゲートに蓄積された電荷を、トランジスタ３３、トランジスタ３１、およびトランジスタ３２を介して、配線ＳＬに放電することで、トランジスタ３１のゲートの電位を、トランジスタ３１のしきい値電圧に応じた電位に変化させる機能を有する。当該機能によって、読み出し回路３５は、トランジスタ３１のしきい値電圧の影響を低減するように補正することができる。
半導体装置１０において、上記のように、読み出し回路３５を有する構成とすることで、メモリセル４２が有する容量素子４４の静電容量が小さくても、データの読み出しをする際の読み出し速度の向上を図ることができる。そのため、メモリセル４２のレイアウト面積の低減を図ることができる。すなわち、複数のメモリセル４２の面積密度の向上を図ることができる。
図１Ｂに示すように、半導体装置１０は、基板に設けられた素子層５０と、素子層５０の上に設けられた素子層３０と、素子層３０の上に設けられ素子層４１と、を有する。すなわち、素子層５０の上に、素子層３０、および素子層４１が積層される。
素子層５０は、例えば、メモリセル４２および読み出し回路３５の動作を制御するための各種信号を生成するドライバ、および、読み出し回路３５によって変化するグローバルビット線ＧＢＬの電位を読み取るセンスアンプ（センスアンプ回路ともいう）、などの各種駆動回路が設けられる層である。なお、素子層５０が設けられる基板として、例えば、シリコンを含む基板を用いることができる。よって、素子層５０に設けられる各種駆動回路は、Ｓｉトランジスタを用いて構成することができる。
素子層４１は、メモリセル４２が設けられる層である。素子層４１は、素子層４１ａと、素子層４１ａの上に設けられた素子層４１ｂと、を有する。すなわち、素子層４１ａの上に、素子層４１ｂが積層される。素子層４１ａには容量素子が設けられる。すなわち、メモリセル４２が有する容量素子４４が設けられる。素子層４１ｂにはトランジスタが設けられる。すなわち、メモリセル４２が有するトランジスタ４３が設けられる。
素子層４１ａに設けられる容量素子の誘電体の一部、および素子層４１ｂに設けられるトランジスタのチャネル形成領域を含む半導体の一部は、それぞれ、素子層５０が設けられる基板の面に対して垂直方向（すなわち、素子層５０の上に、素子層３０、素子層４１ａ、および素子層４１ｂが積層される方向）に延伸して設けられる。それによって、メモリセル４２のレイアウト面積の低減を図ることができる。すなわち、複数のメモリセル４２の面積密度の向上を図ることができる。
素子層３０は、読み出し回路３５が設けられる層である。なお、読み出し回路の一部は、素子層４１に設けられる。具体的には、読み出し回路３５が有するトランジスタ３１、トランジスタ３２、およびトランジスタ３４が、素子層３０に設けられ、トランジスタ３３が、素子層４１ｂに設けられる。
ここで、読み出し回路３５において、メモリセル４２からデータの読み出しをする際に、ローカルビット線ＬＢＬの電位に応じた電流が、グローバルビット線ＧＢＬから、トランジスタ３４、トランジスタ３１、およびトランジスタ３２を介して、配線ＳＬに流れる。よって、トランジスタ３１、トランジスタ３２、およびトランジスタ３４のサイズを最適化することで、データの読み出しをする際の読み出し速度の向上を図ることができる。その際、素子層４１に設けられる複数のメモリセル４２およびトランジスタ３３のレイアウト領域に合わせて、素子層３０に設けられるトランジスタ３１、トランジスタ３２、およびトランジスタ３４の、それぞれのサイズおよび配置を最適化することが好ましい。
読み出し回路３５は、素子層３０において、トランジスタ３１、トランジスタ３２、およびトランジスタ３４の、それぞれのソースとドレインとが直列接続された構成である。かつ、素子層４１ｂにおいて、トランジスタ３３が、トランジスタ３１のソースまたはドレインの一方とトランジスタ３４のソースまたはドレインの一方とが接続された領域に重なるように配置された構成とすることができる。その際、素子層４１ａにおいて、トランジスタ３３と、トランジスタ３１およびトランジスタ３４の、それぞれのソースとドレインとが接続された領域と、を電気的に接続するためのビアが設けられることで、当該ビアと同様のサイズでトランジスタ３３を配置することができる。このような構成とすることで、高い面積密度の複数のメモリセル４２のレイアウト領域に合わせて、読み出し回路３５を設けることが容易になる。よって、メモリセル４２の面積密度の高い半導体装置１０を提供することができる。
なお、本発明の一態様に係る半導体装置は、上述した半導体装置１０において、複数の素子層４１が積層して設けられ、かつ、それぞれの素子層４１に複数のメモリセル４２が設けられた構成としてもよい。その場合、読み出し回路３５が有するトランジスタ３３は、複数の素子層４１のうち、素子層３０に最も近い素子層４１に設ければよい。
なお、複数の素子層４１が積層して設けられた半導体装置の構成例、当該半導体装置を用いた記憶装置の構成例について、後述する実施の形態２で説明する。
＜素子層の構成例＞
次に、上述した半導体装置１０が設けられる素子層５０、素子層３０、及び素子層４１（素子層４１ａ及び素子層４１ｂ）の構成例について、説明する。
図２は、半導体装置１０の断面構造の一部である。図２に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、トランジスタ４３と、容量素子４４と、トランジスタ３３と、ビア４６と、ビア４７と、を有している。図３Ａは、トランジスタ５００のチャネル長方向の断面図である。図３Ｂは、トランジスタ５００のチャネル幅方向の断面図である。図３Ｃは、トランジスタ５５０のチャネル幅方向の断面図である。なお、図２には、トランジスタ５５０のチャネル長方向の断面図が図示されている。また、図４Ａは、トランジスタ４３及び容量素子４４の上面図であり、図４Ｂ及び図４Ｃは、トランジスタ４３及び容量素子４４の断面図である。
図２において、トランジスタ５５０は、素子層５０が有するＳｉトランジスタ（例えば、素子層５０に設けられる各種駆動回路を構成するトランジスタなど）に相当する。トランジスタ５００は、素子層３０が有するＯＳトランジスタ（例えば、読み出し回路３５が有するトランジスタ３１、トランジスタ３２、及びトランジスタ３４など）に相当する。トランジスタ４３及びトランジスタ３３は、素子層４１ｂが有するＯＳトランジスタ（例えば、メモリセル４２が有するトランジスタ４３、及び読み出し回路３５が有するトランジスタ３３など）に相当する。容量素子４４は、素子層４１ａが有する容量素子（例えば、メモリセル４２が有する容量素子４４など）に相当する。
また、図２において、ローカルビット線ＬＢＬ、グローバルビット線ＧＢＬ、ワード線ＷＬ、配線ＣＳＬ、信号ＷＥ、及び信号ＭＵＸの符号は、それぞれ、図１に示す半導体装置１０のローカルビット線ＬＢＬ、グローバルビット線ＧＢＬ、ワード線ＷＬ、配線ＣＳＬ、信号ＷＥ、及び信号ＭＵＸに相当する。
図２に示すように、トランジスタ５００は、トランジスタ５５０の上方に設けられている。トランジスタ４３、容量素子４４、トランジスタ３３、ビア４６、及びビア４７は、トランジスタ５５０及びトランジスタ５００の上方に設けられている。トランジスタ４３は、容量素子４４の上方に設けられている。トランジスタ３３は、ビア４６の上方に設けられている。ビア４７は、ビア４６の上方に設けられている。
ビア４６は、素子層４１ａに設けられ、プラグまたは配線としての機能を有する導電体で形成されている。ビア４７は、素子層４１ｂに設けられ、プラグまたは配線としての機能を有する導電体で形成されている。トランジスタ４３は、ビア４７及びビア４６を介して、素子層３０に設けられているトランジスタ５００と電気的に接続することができる。トランジスタ３３は、ビア４６を介して、または、ビア４７及びビア４６を介して、素子層３０に設けられているトランジスタ５００と電気的に接続することができる。
なお、本明細書等において、ビア４６と、当該ビア４６の上方に設けられているトランジスタ３３と、をまとめて、機能素子４５という場合がある。なお、素子層４１ｂにおいて、トランジスタ３３は、トランジスタ４３と同様の構成を有する。すなわち、機能素子４５は、メモリセル４２における容量素子４４を、ビア４６に置き換えた構成であるともいえる。よって、以下の説明において、トランジスタ３３の構成については、トランジスタ４３の説明を適宜参照すればよい。
図２に示す素子層３０には、２つのトランジスタ５００を図示している。図２において、ローカルビット線ＬＢＬに接続されているトランジスタ５００（図２において、左側に図示しているトランジスタ５００）は、図１に示すトランジスタ３１に相当する。また、グローバルビット線ＧＢＬに接続されているトランジスタ５００（図２において、右側に図示しているトランジスタ５００）は、図１に示すトランジスタ３４に相当する。
なお、図２に示す２つのトランジスタ５００では、１つの島状の酸化物（図３Ａに示す酸化物５３０に相当する。）を両者が共用している。言い換えると、１つの島状の酸化物の一部が、一方のトランジスタ５００のチャネル形成領域として機能し、他の一部が、他方のトランジスタ５００のチャネル形成領域として機能する。また、一方のトランジスタ５００のソースと、他方のトランジスタ５００のドレインと、が共用される。または、一方のトランジスタ５００のドレインと、他方のトランジスタ５００のソースと、が共用される。よって、２つのトランジスタ５００をそれぞれ独立して設ける場合よりも、トランジスタ５００の占有面積が少ない。
なお、３つ以上のトランジスタ５００が、１つの島状の酸化物を共用してもよい。すなわち、例えば、図１に示すトランジスタ３１、トランジスタ３２、及びトランジスタ３４のそれぞれに相当するトランジスタ５００が、１つの酸化物を共用してもよい。
〔トランジスタ５５０〕
トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域及びドレイン領域の一方として機能する低抵抗領域３１４ａ、及び、ソース領域及びドレイン領域の他方として機能する低抵抗領域３１４ｂを有する。
図３Ｃに示すように、トランジスタ５５０は、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することで、トランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
なお、トランジスタ５５０は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。例えば、ｎチャネル型のトランジスタ５５０のゲートとｐチャネル型のトランジスタ５５０のゲートとを電気的に接続することで、ＣＭＯＳ回路（例えば、相補的に動作する回路、ＣＭＯＳ論理ゲート、またはＣＭＯＳ論理回路など）を構成することができる。
トランジスタ５５０は、例えば、半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域及びドレイン領域の一方となる低抵抗領域３１４ａ、及び、ソース領域及びドレイン領域の他方となる低抵抗領域３１４ｂ、などにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、トランジスタ５５０は、例えば、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、またはＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。または、トランジスタ５５０は、結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。または、トランジスタ５５０は、例えば、ＧａＡｓ及びＧａＡｌＡｓなどを用いたＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、例えば、ヒ素、もしくはリンなどのｎ型の導電性を付与する元素、または、ホウ素などのｐ型の導電性を付与する元素、を含む。
ゲート電極として機能する導電体３１６は、例えば、ヒ素、またはリンなどのｎ型の導電性を付与する元素、または、ホウ素などのｐ型の導電性を付与する元素、を含むシリコンなどの半導体材料を用いることができる。または、例えば、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に、例えば、窒化チタン、または窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体に、例えば、タングステン、またはアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
トランジスタ５５０は、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）基板を用いてもよい。または、例えば、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、またはＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ　Ｌａｙｅｒ　Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。なお、単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、または窒化アルミニウムなどを用いればよい。
なお、本明細書等において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を指す。また、本明細書等において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を指す。
絶縁体３２２は、その下方に設けられる例えばトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などを用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、例えば、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素または不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。例えばトランジスタ５００などの酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１×１０１６ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には、例えば、トランジスタ５５０とトランジスタ５００とを電気的に接続する機能を有する導電体（例えば、導電体３２８、及び導電体３３０など）が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグと、が一体物であってもよい。すなわち、導電体の一部が配線として機能し、かつ、導電体の一部がプラグとして機能する場合もある。
各プラグまたは配線（例えば、導電体３２８、または導電体３３０など）の材料としては、例えば、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。当該プラグまたは配線の材料としては、耐熱性と導電性を両立する、例えば、タングステン、またはモリブデンなどの高融点材料を用いることが好ましい。または、当該プラグまたは配線の材料としては、アルミニウム、または銅などの低抵抗導電性材料で形成することが好ましい。当該プラグまたは配線に低抵抗導電性材料を用いることで、配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図２では、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、例えば、トランジスタ５５０とトランジスタ５００とを電気的に接続するプラグ、または配線としての機能を有する。なお、導電体３５６は、例えば、導電体３２８、または導電体３３０などと同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができる。そのため、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタルなどを用いるとよい。また、窒化タンタルと、導電性が高いタングステンと、を積層するとよい。導電体３５６を、窒化タンタルとタングステンとの積層とすることで、導電体３５６は、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する導電体３５６の窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
上記において、導電体３５６を含む配線層について説明したが、本発明の一態様に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を単層、または２層以上の積層構造にしてもよい。
〔トランジスタ５００〕
次に、絶縁体３５４上に設けられるトランジスタ５００に適用可能なトランジスタの構成について、図２、図３Ａ、及び図３Ｂに示すトランジスタ５００を参照して説明する。
絶縁体３５４上には、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、例えば酸素または水素などに対してバリア性のある物質を用いることが好ましい。
絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素または不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体５１４には、例えば、絶縁体３２４などと同様の材料を用いることができる。
水素に対するバリア性を有する膜として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、例えばトランジスタ５００などの酸化物半導体を有する半導体素子に水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００とトランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜であるとする。
また、水素に対するバリア性を有する膜として、例えば、酸化アルミニウム、酸化ハフニウム、または酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素と、トランジスタの電気特性の変動要因となる例えば水素または水分などの不純物と、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、例えば水素または水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５１２、及び絶縁体５１６には、例えば、絶縁体３２０などと同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。絶縁体５１２、及び絶縁体５１６として、例えば、酸化シリコン膜、または酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、例えば、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）などが埋め込まれている。なお、導電体５１８は、例えば、トランジスタ５００とトランジスタ５５０とを電気的に接続するプラグ、または配線としての機能を有する。導電体５１８は、例えば、導電体３２８、または導電体３３０などと同様の材料を用いて設けることができる。
図３Ａ及び図３Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
また、図３Ａ及び図３Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０と、の間に絶縁体５４４が配置されることが好ましい。また、図３Ａ及び図３Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図３Ａ及び図３Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
なお、本明細書等において、酸化物５３０ａ、及び酸化物５３０ｂをまとめて酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域及びその近傍において、酸化物５３０ａ、及び酸化物５３０ｂの２層を積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、チャネルが形成される領域及びその近傍において、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図２、図３Ａ、及び図３Ｂに示すトランジスタ５００は一例であり、その構成に限定されない。
ここで、導電体５６０は、トランジスタ５００のゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれ、ソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口に、かつ、導電体５４２ａと導電体５４２ｂとに挟まれた領域に、埋め込まれるように形成される。導電体５６０と、導電体５４２ａ及び導電体５４２ｂと、の配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極との間に、自己整合的に配置させることができる。よって、導電体５６０を、位置合わせのマージンを設けることなく形成することができる。そのため、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化及び高集積化を図ることができる。
なお、図２、及び図３Ａでは、導電体５４２ａ及び導電体５４２ｂの端部と、酸化物５３０と、の端部を揃える場合を図示しているが、これに限らず、酸化物５３０の端部を越えて導電体５４２ａ及び導電体５４２ｂを延在させる構成としてもよい。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂとの間の領域に自己整合的に形成されるため、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と、導電体５４２ａ及び導電体５４２ｂと、の間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
ここで、導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、トランジスタ５００において、導電体５０３に印加する電位を、導電体５６０に印加する電位から独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
本明細書等において、第１のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。また、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造及びプレーナ型構造とは異なる構造を有するともいえる。一方で、本明細書等で開示するＳ−ｃｈａｎｎｅｌ構造は、Ｆｉｎ型構造の一種またはプレーナ型構造の一種として捉えることも可能である。なお、本明細書等において、Ｆｉｎ型構造とは、ゲート電極が少なくともチャネルの２面以上（具体的には、２面、３面、または４面など）を包むように配置される構造を示す。Ｆｉｎ型構造、及びＳ−ｃｈａｎｎｅｌ構造を採用することで、短チャネル効果に対する耐性を高めたトランジスタとすることができる。別言すると、短チャネル効果が発生し難いトランジスタとすることができる。
トランジスタを、上記のＳ−ｃｈａｎｎｅｌ構造とすることで、チャネル形成領域を電気的に取り囲むことができる。なお、Ｓ−ｃｈａｎｎｅｌ構造は、チャネル形成領域を電気的に取り囲んでいる構造であるため、実質的にＧＡＡ（Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造、またはＬＧＡＡ（Ｌａｔｅｒａｌ　Ｇａｔｅ　Ａｌｌ　Ａｒｏｕｎｄ）構造と、同等の構造であるともいえる。トランジスタをＳ−ｃｈａｎｎｅｌ構造、ＧＡＡ構造、またはＬＧＡＡ構造とすることで、酸化物５３０とゲート絶縁体との、界面または界面近傍に形成されるチャネル形成領域を、酸化物５３０のバルク全体とすることができる。したがって、トランジスタに流れる電流の密度を向上させることが可能となるため、トランジスタのオン電流の増大、または、トランジスタの電界効果移動度の向上、が実現できる。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに当該開口を埋め込むように導電体５０３ａ上に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明の一態様はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
ここで、導電体５０３ａは、例えば、水素原子、水素分子、水分子、または銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、導電体５０３ａは、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書等において、不純物または酸素の拡散を抑制する機能とは、上記不純物または上記酸素の、いずれか一またはすべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。
絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書等では、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、例えば、熱、または電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の例えば水分または水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補償すること（「加酸素化処理」ともいう。）が重要である。例えばＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析によって得られる酸素原子に換算した酸素の脱離量が、１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して、加熱処理、マイクロ波処理、またはＲＦ処理、のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きて、脱水素化することができる。別言すると、酸化物５３０において、「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合したＨ２Ｏとして、酸化物５３０、または酸化物５３０の近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ及び導電体５４２ｂの一方または双方にゲッタリングされる場合がある。
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置、を用いると好適である。例えば、酸素を含むガスを用い、かつ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０の近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンと、を用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または、酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気、で行う。例えば、加熱処理は、酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は、減圧状態で行ってもよい。または、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素と、供給された酸素と、が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
絶縁体５２２が、例えば酸素または不純物などの拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５１６側へ拡散することがなく、好ましい。また、導電体５０３が、例えば、絶縁体５２４、または酸化物５３０などが有する酸素と反応することを抑制することができる。
絶縁体５２２には、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体を用いることが好ましい。絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体、を単層または積層で用いることが好ましい。トランジスタの微細化及び高集積化が進むと、ゲート絶縁膜の薄膜化により、例えばゲートリーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、例えば不純物及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料である、アルミニウムまたはハフニウムの、一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムまたはハフニウムの、一方または双方の酸化物を含む絶縁体として、例えば、酸化アルミニウム、酸化ハフニウム、または、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、または、トランジスタ５００の周辺部から酸化物５３０への例えば水素などの不純物の混入、を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、または酸化ジルコニウムを添加してもよい。または、これらの絶縁体を窒化処理してもよい。上記の絶縁体に、酸化シリコン、酸化窒化シリコン、または窒化シリコンを積層して用いてもよい。
なお、図３Ａ及び図３Ｂのトランジスタ５００では、２層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、または３層以上の積層構成を有していてもよい。その場合、第２のゲート絶縁膜は、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
トランジスタ５００では、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物が用いられる。酸化物５３０として、例えば、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、スズ、シリコン、ホウ素、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、及びコバルト、から選ばれた一種または複数種）と、亜鉛と、を有する金属酸化物を用いるとよい。
酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行ってもよいし、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で行ってもよい。
また、酸化物５３０において、チャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上のものを用いることが好ましく、２．５ｅＶ以上のものを用いることがより好ましい。このように、酸化物５３０にバンドギャップの大きい金属酸化物を用いることで、トランジスタ５００のオフ電流を低減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの、不純物の拡散を抑制することができる。
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
ここで、酸化物５３０ａ及び酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ及び酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化する、または、連続接合する、ともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、または酸化ガリウムなどを用いるとよい。
このとき、キャリアの主な経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は大きいオン電流を得られる。
酸化物５３０ｂ上には、ソース電極またはドレイン電極として機能する、導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、もしくはランタンから選ばれた金属元素、上述した金属元素を成分とする合金、または、上述した金属元素を組み合わせた合金、などを用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムとを含む窒化物、タンタルとアルミニウムとを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムとを含む酸化物、または、ランタンとニッケルとを含む酸化物、などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムとを含む窒化物、タンタルとアルミニウムとを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムとを含む酸化物、または、ランタンとニッケルとを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料、であるため、好ましい。更に、例えば、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
また、図３Ａでは、導電体５４２ａ、及び導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。導電体５４２ａ、及び導電体５４２ｂとして、例えば、窒化タンタル膜とタングステン膜とを積層するとよい。また、導電体５４２ａ、及び導電体５４２ｂとして、例えば、チタン膜とアルミニウム膜とを積層してもよい。また、導電体５４２ａ、及び導電体５４２ｂとして、例えば、タングステン膜上にアルミニウム膜を積層する二層構成、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、または、タングステン膜上に銅膜を積層する二層構成、としてもよい。
また、導電体５４２ａ、及び導電体５４２ｂとして、例えば、チタン膜または窒化チタン膜の上に重ねて、アルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、または、モリブデン膜または窒化モリブデン膜の上に重ねて、アルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成、などとしてもよい。なお、導電体５４２ａ、及び導電体５４２ｂとして、例えば、酸化インジウム、酸化錫、または酸化亜鉛を含む透明導電材料を用いてもよい。
また、図３Ａに示すように、酸化物５３０の、導電体５４２ａとの界面とその近傍には、低抵抗領域として、領域５４３ａが形成される場合がある。また、酸化物５３０の、導電体５４２ｂとの界面とその近傍には、低抵抗領域として、領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂとに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ及び導電体５４２ｂを設けることで、領域５４３ａ及び領域５４３ｂの酸素濃度が低減する場合がある。また、領域５４３ａ及び領域５４３ｂに、導電体５４２ａ及び導電体５４２ｂに含まれる金属と、酸化物５３０の成分と、を含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ及び領域５４３ｂのキャリア濃度が増加し、領域５４３ａ及び領域５４３ｂは、低抵抗領域となる。
絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面及び絶縁体５２４の側面を覆い、絶縁体５２２と接するように設けられてもよい。
絶縁体５４４として、例えば、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン、またはマグネシウムなどから選ばれた、一種または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、例えば、窒化酸化シリコン、または窒化シリコンなども用いることができる。
特に、絶縁体５４４として、アルミニウムまたはハフニウムの、一方または双方の酸化物を含む絶縁体である、例えば、酸化アルミニウム、酸化ハフニウム、または、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが、耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料、である場合、絶縁体５４４は、必須の構成ではない。
絶縁体５４４を有することで、絶縁体５８０に含まれる例えば水または水素などの不純物が、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２ａ及び導電体５４２ｂが酸化するのを抑制することができる。
絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、または空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、または酸化窒化シリコンは熱に対し安定であるため好ましい。
過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の例えば水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５４５が有する過剰酸素を効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。絶縁体５４５と導電体５６０との間に、酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化及び高集積化が進むと、ゲート絶縁膜の薄膜化により、例えばゲートリーク電流などの問題が生じる場合がある。そのため、ゲート絶縁膜として機能する絶縁体５４５を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料と、の積層構成とすることで、絶縁体５４５の物理膜厚を保ちながら、かつ、トランジスタ５００の動作時のゲート電位の低減が可能となる。また、絶縁体５４５は、熱的に安定かつ比誘電率の高い積層構成とすることができる。
第１のゲート電極として機能する導電体５６０は、図３Ａ及び図３Ｂでは２層構成（導電体５６０ａ及び導電体５６０ｂ）として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。
導電体５６０ａは、例えば、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（例えば、Ｎ２Ｏ、ＮＯ、またはＮＯ２など）、または銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、及び酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これを、ＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは、積層構成としてもよい。導電体５６０ｂは、例えば、チタンまたは窒化チタンと、上記導電性材料と、の積層構成としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。絶縁体５８０として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、または酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、または空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の例えば水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂとの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂとに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設ける。そのため、導電体５６０をアスペクト比の高い形状にしても、工程中に倒壊させることなく、導電体５６０を形成することができる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、及び絶縁体５８０に、過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
絶縁体５７４として、例えば、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた、一種または二種以上が含まれた金属酸化物を用いることができる。
特に、酸化アルミニウムは、バリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、例えば水素などの不純物のバリア膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、例えば、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設けられる。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、例えば酸素及び水素などに対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、例えば、絶縁体３２４、または絶縁体５１４などと同様の材料を用いることができる。絶縁体５８２には、例えば、酸化アルミニウム、酸化ハフニウム、または酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及び、トランジスタの電気特性の変動要因となる例えば水素または水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、例えば水素または水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６には、例えば、絶縁体３２０、絶縁体５１２、または絶縁体５１６などと同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。絶縁体５８６として、例えば、酸化シリコン膜、または酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２２、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、及び絶縁体５８２には、例えば、導電体５４６などが埋め込まれている。また、絶縁体５８６には、例えば、導電体５４８などが埋め込まれている。
導電体５４６、及び導電体５４８は、例えば、トランジスタ５００と、トランジスタ５５０と、トランジスタ４３またはトランジスタ３３と、を電気的に接続するプラグ、または配線としての機能を有する。導電体５４６、及び導電体５４８は、例えば、導電体３２８、導電体３３０、または導電体５１８などと同様の材料を用いて設けることができる。
また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分及び水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４などと同様の材料を用いればよい。
〔トランジスタ４３及び容量素子４４〕
次に、絶縁体５８６上に設けられるトランジスタ４３及び容量素子４４の構成について説明する。なお、トランジスタ３３の構成については、トランジスタ４３と同様の構成を有するため、以下の説明を適宜参照すればよい。
図２に示すように、絶縁体５８６上には、絶縁体４４０、及び絶縁体４５０が、順に積層して設けられている。絶縁体４４０、及び絶縁体４５０のいずれかは、例えば酸素または水素などに対してバリア性のある物質を用いることが好ましい。
絶縁体４４０には、例えば、トランジスタ５００を設ける領域などから、トランジスタ４３及びトランジスタ３３を設ける領域に、水素または不純物などが拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体４４０には、例えば、絶縁体３２４、または絶縁体５１４などと同様の材料を用いることができる。
また、絶縁体４５０には、例えば、絶縁体３２０、絶縁体５１２、または絶縁体５１６などと同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。絶縁体４５０として、例えば、酸化シリコン膜、または酸化窒化シリコン膜などを用いることができる。
また、絶縁体４４０には、例えば、導電体４４５などが埋め込まれている。また、絶縁体４５０には、例えば、導電体４１０などが埋め込まれている。なお、導電体４４５、及び導電体４１０は、例えば、トランジスタ４３またはトランジスタ３３と、トランジスタ５００と、を電気的に接続するプラグ、または配線としての機能を有する。導電体４４５、及び導電体４１０は、例えば、導電体３２８、導電体３３０、または導電体５１８などと同様の材料を用いて設けることができる。
図４Ａ乃至図４Ｃは、素子層４１が有する各構成に適用可能な、メモリセル４２が有するトランジスタ４３及び容量素子４４の、平面図及び断面図である。図４Ａは、メモリセル４２の平面図である。また、図４Ｂ及び図４Ｃは、メモリセル４２の断面図である。ここで、図４Ｂは、図４ＡにＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図４Ｃは、図４ＡにＡ３−Ａ４の一点鎖線で示す部位の断面図である。なお、図４Ａの平面図では、図の明瞭化のために一部の要素を省いている。
図４Ａ乃至図４Ｃには、絶縁体４４０と、絶縁体４４０上の導電体４１０と、導電体４１０上のメモリセル４２と、導電体４１０上の絶縁体４８０と、絶縁体４８０上の絶縁体２８０と、メモリセル４２上の絶縁体２８３と、を図示している。絶縁体４４０、絶縁体４８０、絶縁体２８０、及び絶縁体２８３は、層間膜として機能する。導電体４１０は、配線として機能する。
メモリセル４２は、導電体４１０上の容量素子４４と、容量素子４４上のトランジスタ４３と、を有する。
図４Ａ乃至図４Ｃに示すように、トランジスタ４３は、容量素子４４と重なるように設けられる。また、トランジスタ４３の構造の一部が設けられる開口部２９０は、容量素子４４の構造の一部が設けられる開口部４９０と重なる領域を有する。特に、導電体４２０は、トランジスタ４３のソース電極及びドレイン電極の一方としての機能と、容量素子４４の一対の電極の一方の電極としての機能とを有するため、トランジスタ４３と容量素子４４は、構造の一部を共有することになる。このような構成にすることで、平面視において、占有面積を大きく増加させることなく、トランジスタ４３及び容量素子４４を設けることができる。これにより、メモリセル４２の占有面積を低減できるため、メモリセル４２を高密度に配置し、記憶容量を大きくすることができる。
｛容量素子４４｝
容量素子４４は、導電体４１０上の導電体４１５と、導電体４１５上の絶縁体４３０と、絶縁体４３０上の導電体４２０と、を有する。導電体４２０は一対の電極の一方（上部電極と呼ぶ場合がある）として機能し、導電体４１５は一対の電極の他方（下部電極と呼ぶ場合がある）として機能し、絶縁体４３０は誘電体層として機能する。つまり、容量素子４４は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量を構成している。
図４Ｂ及び図４Ｃに示すように、絶縁体４８０には、導電体４１０に達する開口部４９０が設けられている。導電体４１５の少なくとも一部は、開口部４９０に配置されている。なお、導電体４１５は、開口部４９０において導電体４１０の上面に接する領域と、開口部４９０において絶縁体４８０の側面に接する領域と、絶縁体４８０の上面の少なくとも一部に接する領域と、を有する。絶縁体４３０は、少なくとも一部が開口部４９０に位置するように配置されている。導電体４２０は、少なくとも一部が開口部４９０に位置するように配置されている。なお、導電体４２０は、図４Ｂ及び図４Ｃに示すように、開口部４９０を埋め込むように設けることが好ましい。
容量素子４４は、開口部４９０において、底面（底部という場合もある）だけでなく、側面（側壁という場合もある）においても上部電極と下部電極とが誘電体層を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、開口部４９０の深さを深くするほど、容量素子４４の静電容量を大きくすることができる。このように容量素子４４の単位面積当たりの静電容量を大きくすることにより、メモリセルアレイにおける読み出し動作を安定にすることができる。また、メモリセルの微細化または高集積化を推し進めることができる。
開口部４９０の側壁（絶縁体４８０の開口部４９０における側壁という場合もある）は、導電体４１０の上面に対して垂直であることが好ましい。別言すると、絶縁体４８０は、導電体４１０の上面に対して垂直方向に延伸して設けられた開口部４９０を有する、ということもできる。このとき、開口部４９０は円筒形状を有する。このような構成にすることで、メモリセルの微細化または高集積化を図ることができる。
また、本実施の形態では、平面視において開口部４９０が円形である例について示したが、本発明の一態様はこれに限られるものではない。例えば、平面視において開口部４９０が、楕円などの略円形状、四角形などの多角形状、または、四角形などの多角形の角部を丸めた形状、になっていてもよい。このとき、開口部４９０の最大幅は、開口部４９０の最上部の平面視の形状に合わせて適宜算出するとよい。
例えば、平面視において開口部４９０が四角形である場合、開口部４９０の最大幅は、当該四角形の対角線の長さとするとよい。または、例えば、平面視において開口部４９０が楕円などの略円形状、多角形状、または多角形の角部を丸めた形状などである場合、開口部４９０の最大幅は、開口部４９０の平面視の形状を包含する最小の円（最小包含円または最小外接円ともいう）の直径とするとよい。
導電体４１５、絶縁体４３０、及び導電体４２０の開口部４９０に配置される部分は、開口部４９０の形状を反映して設けられる。よって、開口部４９０の底部及び側壁を覆うように導電体４１５が設けられ、導電体４１５を覆うように絶縁体４３０が設けられ、開口部４９０の形状を反映した絶縁体４３０の凹部を埋め込むように導電体４２０が設けられる。
つまり、容量素子４４の誘電体層（絶縁体４３０に相当）の一部は、開口部４９０の側壁に沿って設けられる。すなわち、導電体４１０の上面に対して垂直方向に設けられる。別言すると、容量素子４４の上部電極と誘電体層とが接する面、及び、下部電極と誘電体層とが接する面、のそれぞれが導電体４１０の上面に対して垂直方向の成分を有するということもできる。
なお、図４Ｂ及び図４Ｃでは、開口部４９０の側壁が導電体４１０の上面に対して垂直となるように、開口部４９０を設けているが、本発明の一態様はこれに限られるものではない。例えば、開口部４９０の側壁は、テーパー形状になってもよい。
なお、本明細書等において、テーパー形状とは、構造の側面の少なくとも一部が、基板面に対して傾斜して設けられている形状のことを指す。また、傾斜した側面と基板面とがなす角をテーパー角と呼称する。特に、本明細書等では、０°を超過し９０°未満のテーパー角を有するテーパー形状を順テーパー形状と呼称し、９０°を超過し１８０°未満のテーパー角を有するテーパー形状を逆テーパー形状と呼称する。
開口部４９０の側壁及び導電体４１０の上面に沿って導電体４１５及び絶縁体４３０が積層して設けられている。また、開口部４９０を埋めるように、絶縁体４３０上に導電体４２０が設けられている。本明細書等において、このような構成を有する容量素子４４は、トレンチ型容量、トレンチ容量、または、深孔積層容量、などという場合がある。
容量素子４４上に、絶縁体２８０が配置されている。つまり、導電体４１５、絶縁体４３０、及び導電体４２０の上に、絶縁体２８０が配置されている。別言すると、絶縁体２８０の下に、導電体４２０が配置されている。
導電体４１０は、例えば、図２に示す配線ＣＳＬとして機能する。
導電体４１５の下方に導電体４１０が設けられている。導電体４１５は、導電体４１０と接する領域を有する。
導電体４１０は、絶縁体４４０上に設けられる。導電体４１０は、例えば、面状に設けることができる。導電体４１０としては、導電体を、単層または積層で用いることができる。導電体４１０として、例えば、タングステンなどの、導電性が高い導電性材料を用いることができる。このように導電性が高い導電性材料を用いることで、導電体４１０の導電性を向上させることができる。
導電体４１５は、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料などを、単層または積層で用いることが好ましい。例えば、窒化チタン、またはシリコンを添加したインジウム錫酸化物などを用いてもよい。または、例えば、タングステンの上に窒化チタンを積層した構造にしてもよい。または、例えば、第１の窒化チタンの上にタングステンを積層し、当該タングステンの上に第２の窒化チタンを積層した構造にしてもよい。このような構造にすることで、絶縁体４３０に酸化物絶縁体を用いる場合、絶縁体４３０によって導電体４１５が酸化されるのを抑制できる。また、絶縁体４８０に酸化物絶縁体を用いる場合、絶縁体４８０によって導電体４１５が酸化されるのを抑制できる。
絶縁体４３０は、導電体４１５上に設けられる。絶縁体４３０は、導電体４１５の上面及び側面に接するように設けられる。つまり、絶縁体４３０は、導電体４１５の側端部を覆う構造にすることが好ましい。これにより、導電体４１５と導電体４２０がショートするのを防ぐことができる。
なお、図４Ｂ及び図４Ｃに示すように、絶縁体４３０が絶縁体４８０の上面に接するように延在して設けられてもよい。
また、絶縁体４３０の側端部と導電体４１５の側端部が一致する構造にしてもよい。このような構造にすることで、絶縁体４３０と導電体４１５を同一のマスクを用いて形成することができ、素子層４１の作製工程を簡略化することができる。
絶縁体４３０として、比誘電率が高い材料、所謂ｈｉｇｈ−ｋ材料を用いることが好ましい。絶縁体４３０としてｈｉｇｈ−ｋ材料を用いることで、ゲートリーク電流を抑制できる程度に絶縁体４３０を厚くし、かつ容量素子４４の静電容量を十分確保することができる。
また、絶縁体４３０は、ｈｉｇｈ−ｋ材料からなる絶縁層を積層して用いることが好ましく、ｈｉｇｈ−ｋ材料と、当該ｈｉｇｈ−ｋ材料より絶縁耐力が大きい材料との積層構造を用いることが好ましい。絶縁体４３０として、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。また、例えば、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウム、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。また、例えば、ハフニウムジルコニウム酸化物、酸化アルミニウム、ハフニウムジルコニウム酸化物、酸化アルミニウムの順番で積層された絶縁膜を用いることができる。酸化アルミニウムのような、比較的絶縁耐力が大きい絶縁体を積層して用いることで、絶縁耐力が向上し、容量素子４４の静電破壊を抑制できる。
また、絶縁体４３０として、強誘電性を有しうる材料を用いてもよい。強誘電性を有しうる材料としては、例えば、酸化ハフニウム、酸化ジルコニウム、またはＨｆＺｒＯＸ（Ｘは０よりも大きい実数とする）などの金属酸化物が挙げられる。また、強誘電性を有しうる材料としては、酸化ハフニウムに元素Ｊ１（ここでの元素Ｊ１は、例えば、ジルコニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、及びストロンチウムなどから選ばれた一つまたは複数）を添加した材料が挙げられる。なお、ハフニウムの原子数と元素Ｊ１の原子数の比は適宜設定することができる。例えば、ハフニウムの原子数と元素Ｊ１の原子数の比を１：１またはその近傍にすればよい。また、強誘電性を有しうる材料としては、酸化ジルコニウムに元素Ｊ２（ここでの元素Ｊ２は、例えば、ハフニウム、シリコン、アルミニウム、ガドリニウム、イットリウム、ランタン、及びストロンチウムなどから選ばれた一つまたは複数）を添加した材料が挙げられる。なお、ジルコニウムの原子数と元素Ｊ２の原子数の比は適宜設定することができる。例えば、ジルコニウムの原子数と元素Ｊ２の原子数の比を１：１またはその近傍にすればよい。また、強誘電性を有しうる材料として、例えば、チタン酸鉛（ＰｂＴｉＯＸ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、またはチタン酸バリウムなどのペロブスカイト構造を有する圧電性セラミックスを用いてもよい。
また、強誘電性を有しうる材料としては、元素Ｍ１と、元素Ｍ２と、窒素と、を有する金属窒化物が挙げられる。ここで、元素Ｍ１は、例えば、アルミニウム、ガリウム、及びインジウムなどから選ばれた一つまたは複数である。また、元素Ｍ２は、例えば、ホウ素、スカンジウム、イットリウム、ランタン、セリウム、ネオジム、ユーロピウム、チタン、ジルコニウム、ハフニウム、バナジウム、ニオブ、タンタル、及びクロムなどから選ばれた一つまたは複数である。なお、元素Ｍ１の原子数と元素Ｍ２の原子数の比は適宜設定することができる。また、元素Ｍ１と、窒素と、を有する金属窒化物は、元素Ｍ２を含まなくても、強誘電性を有する場合がある。また、強誘電性を有しうる材料としては、上記金属窒化物に元素Ｍ３が添加された材料が挙げられる。ここで、元素Ｍ３は、例えば、マグネシウム、カルシウム、ストロンチウム、亜鉛、及びカドミウムなどから選ばれた一つまたは複数である。なお、元素Ｍ１の原子数、元素Ｍ２の原子数、及び元素Ｍ３の原子数の比は適宜設定することができる。
また、強誘電性を有しうる材料としては、例えば、ＳｒＴａＯ２Ｎ、ＢａＴａＯ２Ｎなどのペロブスカイト型酸窒化物、または、κ−アルミナ型構造のＧａＦｅＯ３などが挙げられる。
なお、上記の説明においては、金属酸化物、及び金属窒化物について例示したがこれに限定されない。例えば、上述の金属酸化物に窒素が添加された金属酸窒化物、または上述の金属窒化物に酸素が添加された金属窒酸化物などを用いてもよい。
また、強誘電性を有しうる材料としては、例えば、上記に列挙した材料から選ばれた複数の材料からなる混合物または化合物を用いることができる。または、絶縁体４３０を、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、上記に列挙した材料などは、成膜条件だけでなく、各種プロセスなどによっても結晶構造（特性）が変わり得る可能性がある。そのため、本明細書等では、強誘電性を発現する材料のみを強誘電体と呼ぶだけでなく、強誘電性を有しうる材料も強誘電体と呼ぶ場合がある。
なお、ハフニウム及びジルコニウムの、一方または両方を含む金属酸化物は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。ここで、絶縁体４３０の膜厚は、１００ｎｍ以下、好ましくは５０ｎｍ以下、より好ましくは２０ｎｍ以下、さらに好ましくは１０ｎｍ以下（代表的には、２ｎｍ以上９ｎｍ以下）にすることができる。例えば、絶縁体４３０の膜厚を、８ｎｍ以上１２ｎｍ以下にすることが好ましい。絶縁体４３０を薄膜化することができる強誘電体層とすることで、例えば、容量素子４４を、微細化されたトランジスタなどの半導体素子に組み合わせて半導体装置を形成することができる。なお、本明細書等において、強誘電性を有しうる材料を層状にしたものを指して、強誘電体層、金属酸化物膜、または金属窒化物膜と呼ぶ場合がある。また、このような、強誘電体層、金属酸化物膜、または金属窒化物膜を有する装置を、本明細書等において、強誘電体デバイスと呼ぶ場合がある。
また、ハフニウム及びジルコニウムの、一方または両方を含む金属酸化物は、微小な面積でも強誘電性を有しうることができるため、好ましい。例えば、強誘電体層の上面視における面積（占有面積）が、１００μｍ２以下、１０μｍ２以下、１μｍ２以下、または０．１μｍ２以下であっても、強誘電性を有することができる。また、１００００ｎｍ２以下、または１０００ｎｍ２以下であっても、強誘電性を有する場合がある。面積が小さい強誘電体層とすることで、容量素子４４の占有面積を小さくすることができる。
なお、強誘電体は、絶縁体であって、外部から電場を与えることによって内部に分極が生じ、かつ当該電場をゼロにしても分極が残る性質を有する。このため、当該材料を誘電体として用いた容量素子（以下、強誘電体キャパシタと呼ぶ場合がある）を用いて、不揮発性の記憶素子を形成することができる。強誘電体キャパシタを用いた、不揮発性の記憶素子は、例えば、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、または強誘電体メモリなどと呼ばれることがある。例えば、強誘電体メモリは、トランジスタと強誘電体キャパシタとを有し、トランジスタのソース及びドレインの一方が強誘電体キャパシタの一方の端子に電気的に接続された構成を有する。よって、容量素子４４として強誘電体キャパシタを用いる場合、本実施の形態で示すメモリセルは、強誘電体メモリとして機能する。
なお、強誘電性は、外部から与えられた電場により強誘電体層に含まれる結晶の酸素または窒素が変位することで、発現するとされている。また、強誘電性の発現は、強誘電体層に含まれる結晶の結晶構造に依存すると推定される。よって、絶縁体４３０が強誘電性を発現するには、絶縁体４３０は結晶を含む必要がある。特に、絶縁体４３０は、直方晶系の結晶構造を有する結晶を含むと、強誘電性が発現するため好ましい。なお、絶縁体４３０に含まれる結晶の結晶構造としては、立方晶系、正方晶系、直方晶系、単斜晶系、及び六方晶系の中から選ばれるいずれか一または複数であってもよい。また、絶縁体４３０は、アモルファス構造を有していてもよい。このとき、絶縁体４３０は、アモルファス構造と結晶構造とを有する複合構造としてもよい。
導電体４２０は、絶縁体４３０の上面の一部に接して設けられる。また、導電体４２０の側端部は、Ｘ方向及びＹ方向のいずれにおいても、導電体４１５の側端部よりも内側に位置することが好ましい。なお、絶縁体４３０が導電体４１５の側端部を覆う構造においては、導電体４２０の側端部は、導電体４１５の側端部よりも外側に位置してもよい。
導電体４２０としては、導電性材料を単層または積層で用いることができる。導電体４２０として、例えば、酸化しにくい導電性材料、または、酸素の拡散を抑制する機能を有する導電性材料、などを用いることが好ましい。例えば、窒化チタンまたは窒化タンタルなどを用いることができる。
絶縁体４８０は層間膜として機能するため、比誘電率が低いことが好ましい。比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。絶縁体４８０としては、比誘電率が低い材料を含む絶縁体を、単層または積層で用いることができる。酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。このとき、絶縁体４８０は、少なくともシリコンと、酸素と、を有する。
｛トランジスタ４３｝
トランジスタ４３は、導電体４２０と、絶縁体２８０上の導電体２４０と、酸化物半導体２３０と、酸化物半導体２３０上の絶縁体２５０と、絶縁体２５０上の導電体２６０と、を有する。酸化物半導体２３０は半導体層として機能し、導電体２６０はゲート電極として機能し、絶縁体２５０はゲート絶縁体として機能し、導電体４２０はソース電極及びドレイン電極の一方として機能し、導電体２４０はソース電極及びドレイン電極の他方として機能する。
図４Ｂ及び図４Ｃに示すように、絶縁体２８０及び導電体２４０には、導電体４２０に達する開口部２９０が設けられている。酸化物半導体２３０の少なくとも一部は、開口部２９０に配置されている。なお、酸化物半導体２３０は、開口部２９０において導電体４２０の上面に接する領域と、開口部２９０において導電体２４０の側面に接する領域と、導電体２４０の上面の少なくとも一部に接する領域と、を有する。絶縁体２５０は、少なくとも一部が開口部２９０に位置するように配置されている。導電体２６０は、少なくとも一部が開口部２９０に位置するように配置されている。なお、導電体２６０は、図４Ｂ及び図４Ｃに示すように、開口部２９０を埋め込むように設けることが好ましい。
なお、導電体４２０として、例えば、窒化チタンの上に窒化タンタルを積層した構造にしてもよい。この場合、窒化チタンが絶縁体４３０に接し、窒化タンタルが酸化物半導体２３０に接する。このような構造にすることで、酸化物半導体２３０によって導電体４２０が過剰に酸化されるのを抑制できる。また、絶縁体４３０に酸化物絶縁体を用いる場合、絶縁体４３０によって導電体４２０が過剰に酸化されるのを抑制できる。または、導電体４２０として、例えば、窒化チタンの上にタングステンを積層した構造にしてもよい。
また、導電体４２０は、酸化物半導体２３０と接する領域を有するため、酸素を含む導電性材料を用いることが好ましい。導電体４２０として酸素を含む導電性材料を用いることで、導電体４２０が酸素を吸収しても導電性を維持することができる。また、絶縁体４３０として、例えば酸化ジルコニウムなどの酸素を含む絶縁体を用いる場合においても、導電体４２０は導電性を維持することができる。導電体４２０として、例えば、インジウム錫酸化物（ＩＴＯともいう）、シリコンを添加したインジウム錫酸化物（ＩＴＳＯともいう）、またはインジウム亜鉛酸化物（ＩＺＯ（登録商標）ともいう）などを単層または積層で用いることができる。
酸化物半導体２３０は、開口部２９０における導電体２４０の側面と接する領域と、導電体２４０の上面の一部と接する領域と、を有する。このように、酸化物半導体２３０が導電体２４０の側面だけでなく上面にも接することで、酸化物半導体２３０と導電体２４０とが接する面積を大きくすることができる。
また、図４Ｃでは、酸化物半導体２３０の側端部が、導電体２４０の側端部より内側に位置する構成を示している。なお、本発明の一態様はこれに限られるものではない。例えば、Ｙ方向において、酸化物半導体２３０の側端部と導電体２４０の側端部が一致する構造にしてもよい。または、酸化物半導体２３０の側端部が、導電体２４０の側端部より外側に位置する構造にしてもよい。
なお、図４Ａ乃至図４Ｃに示すように、導電体２６０はＹ方向に延在して設けられ、導電体２４０はＸ方向に延在して設けられることが好ましい。このような構成にすることで、導電体２６０と、導電体２４０は互いに交差して設けられる。また、図４Ａでは、導電体４１０が面状に設けられているが、本発明の一態様はこれに限られるものではない。例えば、導電体４１０は、導電体２６０に平行に設けられてもよいし、導電体２４０に平行に設けられてもよい。
開口部２９０の側壁（絶縁体２８０の開口部２９０における側壁という場合もある）は、導電体４１０の上面に対して垂直であることが好ましい。別言すると、絶縁体２８０は、導電体４１０の上面に対して垂直方向に延伸して設けられた開口部２９０を有する、ということもできる。このとき、開口部２９０は円筒形状を有する。このような構成にすることで、メモリセルの微細化または高集積化を図ることができる。
また、本実施の形態では、平面視において開口部２９０が円形である例について示したが、本発明の一態様はこれに限られるものではない。例えば、平面視において開口部２９０が、楕円などの略円形状、四角形などの多角形状、または、四角形などの多角形の角部を丸めた形状、になっていてもよい。このとき、開口部２９０の最大幅は、開口部２９０の最上部の平面視の形状に合わせて適宜算出するとよい。
例えば、平面視において開口部２９０が四角形である場合、開口部２９０の最大幅は、当該四角形の対角線の長さとするとよい。または、例えば、平面視において開口部２９０が楕円などの略円形状、多角形状、または多角形の角部を丸めた形状などである場合、開口部２９０の最大幅は、開口部２９０の平面視の形状を包含する最小の円（最小包含円または最小外接円ともいう）の直径とするとよい。
酸化物半導体２３０、絶縁体２５０、及び導電体２６０の開口部２９０に配置される部分は、開口部２９０の形状を反映して設けられる。よって、開口部２９０の底部及び側壁を覆うように酸化物半導体２３０が設けられ、酸化物半導体２３０を覆うように絶縁体２５０が設けられ、開口部２９０の形状を反映した絶縁体２５０の凹部を埋め込むように導電体２６０が設けられる。
つまり、トランジスタ４３のチャネル形成領域を含む半導体層（酸化物半導体２３０に相当）の一部は、開口部２９０の側壁に沿って設けられる。すなわち、導電体４１０の上面に対して垂直方向に設けられる。別言すると、トランジスタ４３のチャネル長方向が導電体４１０の上面に対して垂直方向の成分を有するということもできる。つまり、チャネル長方向が縦方向（図４Ａ乃至図４ＣおいてＺ方向であり、高さ方向、または被形成面に対して垂直方向ともいう）の成分を有するといえる。すなわち、ソース電極とドレイン電極とが異なる高さに位置し、縦方向にドレイン電流が流れるともいえる。よって、本発明の一態様のトランジスタは、チャネル長方向が縦方向の成分を有するトランジスタ（すなわち、ドレイン電流が縦方向に流れるトランジスタ）であり、例えば、ＶＦＥＴ（Ｖｅｒｔｉｃａｌ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、縦型のトランジスタ、縦型トランジスタ、縦型チャネルトランジスタ、または、縦チャネル型トランジスタ、などと呼ぶことができる。
なお、図４Ｂ及び図４Ｃでは、開口部２９０の側壁が導電体４１０の上面に対して垂直となるように、開口部２９０を設けているが、本発明の一態様はこれに限られるものではない。例えば、開口部２９０の側壁は、テーパー形状になってもよい。
ここで、図４Ｂにおける酸化物半導体２３０及びその近傍の拡大図を図５Ａに示す。また、導電体２４０を含む、ＸＹ平面における断面図を、図５Ｂに示す。
図５Ａに示すように、酸化物半導体２３０は、領域２３０ｉと、領域２３０ｉを挟むように設けられる領域２３０ｎａ及び領域２３０ｎｂと、を有する。
領域２３０ｎａは、酸化物半導体２３０の導電体４２０と接する領域である。領域２３０ｎａの少なくとも一部は、トランジスタ４３のソース領域及びドレイン領域の一方として機能する。領域２３０ｎｂは、酸化物半導体２３０の導電体２４０と接する領域である。領域２３０ｎｂの少なくとも一部は、トランジスタ４３のソース領域及びドレイン領域の他方として機能する。図５Ｂに示すように、導電体２４０は酸化物半導体２３０の外周全体に接する。よって、トランジスタ４３のソース領域及びドレイン領域の他方は、酸化物半導体２３０の、導電体２４０と同じ層に形成される部分の外周全体に形成されうる。
領域２３０ｉは、酸化物半導体２３０の、領域２３０ｎａと領域２３０ｎｂの間の領域である。領域２３０ｉの少なくとも一部が、トランジスタ４３のチャネル形成領域として機能する。つまり、トランジスタ４３のチャネル形成領域は、酸化物半導体２３０の、導電体４２０と導電体２４０の間の領域に位置する。また、トランジスタ４３のチャネル形成領域は、酸化物半導体２３０の、絶縁体２８０と接する領域またはその近傍の領域に位置する、ということもできる。
トランジスタ４３のチャネル長は、ソース領域とドレイン領域の間の距離となる。つまり、トランジスタ４３のチャネル長は、導電体４２０上の絶縁体２８０の厚さによって決定される、ということができる。図５Ａは、トランジスタ４３のチャネル長Ｌを破線の両矢印で示している。チャネル長Ｌは、断面視において、酸化物半導体２３０と導電体４２０が接する領域の端部と、酸化物半導体２３０と導電体２４０が接する領域の端部との距離となる。つまり、チャネル長Ｌは、断面視における絶縁体２８０の開口部２９０側の側面の長さに相当する。
ここで、プレーナ型のトランジスタでは、チャネル長がフォトリソグラフィの露光限界で設定されるが、本発明の一態様においては、絶縁体２８０の膜厚でチャネル長を設定することができる。よって、トランジスタ４３のチャネル長を、フォトリソグラフィの露光限界以下の非常に微細な構造（例えば、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、３０ｎｍ以下、２０ｎｍ以下、または１０ｎｍ以下であって、１ｎｍ以上、または５ｎｍ以上）にすることができる。これにより、トランジスタ４３のオン電流が大きくなり、周波数特性の向上を図ることができる。よって、メモリセル４２の読み出し速度及び書き込み速度を向上させることができる。
さらに、上記のように、開口部２９０に、チャネル形成領域、ソース領域、及びドレイン領域を形成することができる。これにより、チャネル形成領域、ソース領域、及びドレイン領域がＸＹ平面上に別々に設けられていたプレーナ型のトランジスタと比較して、トランジスタ４３の占有面積を低減できる。これにより、メモリセル４２を高集積化することができるため、単位面積当たりの記憶容量を大きくすることができる。
また、酸化物半導体２３０のチャネル形成領域を含むＸＹ平面においても、図５Ｂと同様に、酸化物半導体２３０、絶縁体２５０、及び導電体２６０は、同心円状に設けられる。よって、中心に設けられた導電体２６０の側面は、絶縁体２５０を介して、酸化物半導体２３０の側面と対向する。つまり、平面視において、酸化物半導体２３０の周全体がチャネル形成領域になる。このとき、例えば、酸化物半導体２３０の外周の長さによって、トランジスタ４３のチャネル幅が決まる。つまり、トランジスタ４３のチャネル幅は、開口部２９０の最大幅（平面視において開口部２９０が円形である場合は最大径）の大きさによって決定される、ということができる。図５Ａ及び図５Ｂは、開口部２９０の最大幅Ｄを二点鎖線の両矢印で示している。図５Ｂは、トランジスタ４３のチャネル幅Ｗを一点鎖線の両矢印で示している。開口部２９０の最大幅Ｄの大きさを大きくすることで、単位面積当たりのチャネル幅を大きくし、オン電流を大きくすることができる。
フォトリソグラフィ法を用いて開口部２９０を形成する場合、開口部２９０の最大幅Ｄはフォトリソグラフィの露光限界で設定される。また、開口部２９０の最大幅Ｄは、開口部２９０に設ける、酸化物半導体２３０、絶縁体２５０、及び導電体２６０それぞれの膜厚によって設定される。開口部２９０の最大幅Ｄは、例えば、５ｎｍ以上、１０ｎｍ以上、または２０ｎｍ以上であって、１００ｎｍ以下、６０ｎｍ以下、５０ｎｍ以下、４０ｎｍ以下、または３０ｎｍ以下が好ましい。なお、平面視において開口部２９０が円形である場合、開口部２９０の最大幅Ｄは開口部２９０の直径に相当し、チャネル幅Ｗは“Ｄ×π”と算出することができる。
また、本発明の一態様のメモリセル４２においては、トランジスタ４３のチャネル長Ｌは、少なくともトランジスタ４３のチャネル幅Ｗよりも小さいことが好ましい。本発明の一態様に係るトランジスタ４３のチャネル長Ｌは、トランジスタ４３のチャネル幅Ｗに対し、０．１倍以上０．９９倍以下、好ましくは０．５倍以上０．８倍以下である。このような構成にすることで、良好な電気特性及び高い信頼性を有するトランジスタを実現できる。
また、平面視で円形になるように開口部２９０を形成することで、酸化物半導体２３０、絶縁体２５０、及び導電体２６０は、同心円状に設けられる。これにより、導電体２６０と酸化物半導体２３０の距離が均一または概略均一になるため、酸化物半導体２３０のゲート電界を均一または概略均一に印加することができる。
半導体層に酸化物半導体を用いるトランジスタのチャネル形成領域は、ソース領域及びドレイン領域よりも、酸素欠損が少ない、または、不純物濃度（例えば、水素、窒素、または金属元素などの濃度）が低い、ことが好ましい。また、酸素欠損近傍の水素が、酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合があるため、チャネル形成領域においては、ＶＯＨも低減されていることが好ましい。このように、トランジスタのチャネル形成領域は、キャリア濃度が低い高抵抗領域である。よってトランジスタのチャネル形成領域は、ｉ型（真性）または実質的にｉ型であるということができる。
また、半導体層に酸化物半導体を用いるトランジスタのソース領域及びドレイン領域は、チャネル形成領域よりも、酸素欠損が多い、ＶＯＨが多い、または、不純物濃度（例えば、水素、窒素、または金属元素などの濃度）が高い、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、トランジスタのソース領域及びドレイン領域は、チャネル形成領域と比較して、キャリア濃度が高く、低抵抗なｎ型の領域である。
酸化物半導体２３０として用いる金属酸化物のバンドギャップは、２ｅＶ以上が好ましく、２．５ｅＶ以上がより好ましい。酸化物半導体２３０としてバンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減できる。オフ電流が小さいトランジスタをメモリセルに用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、または、リフレッシュ動作の頻度が極めて低いため、メモリセルアレイの消費電力を十分に低減できる。なお、一般的なＤＲＡＭにおいては、リフレッシュ動作の頻度を約１回／６０ｍｓｅｃとする必要があるが、本発明の一態様の半導体装置においては、リフレッシュ動作の頻度を約１回／１０ｓｅｃと、１０倍以上または１００倍以上のリフレッシュ動作の頻度とすることができる。なお、本発明の一態様の半導体装置とすることで、リフレッシュ動作は、１ｓｅｃ以上１００ｓｅｃ以下、好ましくは、５ｓｅｃ以上５０ｓｅｃ以下に１回の頻度とすることができる。
なお、酸化物半導体２３０としては、金属酸化物を、単層または積層で用いることができる。
金属酸化物は、インジウム及び亜鉛の少なくとも一を含むと好ましい。また、例えば、インジウムと、Ｍ（Ｍは、ガリウム、アルミニウム、イットリウム、スズ、シリコン、ホウ素、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウム、及びコバルト、から選ばれた一種または複数種）と、亜鉛と、を有することが好ましい。特に、Ｍは、ガリウム、アルミニウム、イットリウム、及びスズ、から選ばれた一種または複数種であることが好ましい。
特に、金属酸化物としては、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（「ＩＧＺＯ」とも記す）を用いることが好ましい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、及び亜鉛（Ｚｎ）を含む酸化物（「ＩＡＺＯ」とも記す）を用いてもよい。または、インジウム（Ｉｎ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を含む酸化物（「ＩＡＧＺＯ」とも記す）を用いてもよい。または、インジウム（Ｉｎ）、スズ（Ｓｎ）、及び亜鉛（Ｚｎ）を含む酸化物（「ＩＴＺＯ（登録商標）」とも記す）を用いてもよい。または、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及びスズ（Ｓｎ）を含む酸化物（「ＩＧＺＴＯ」とも記す）を用いてもよい。
金属酸化物がＩｎ−Ｍ−Ｚｎ酸化物の場合、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は、Ｍの原子数比以上であることが好ましい。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比としては、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝２：１：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝３：１：２またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：３またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：６またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：７またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝５：１：８またはその近傍の組成、Ｉｎ：Ｍ：Ｚｎ＝６：１：６またはその近傍の組成、または、Ｉｎ：Ｍ：Ｚｎ＝５：２：５またはその近傍の組成、などが挙げられる。また、当該Ｉｎ−Ｍ−Ｚｎ酸化物におけるＩｎの原子数比は、Ｍの原子数比より小さくてもよい場合がある。このようなＩｎ−Ｍ−Ｚｎ酸化物の金属元素の原子数比としては、例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２またはその近傍の組成、または、Ｉｎ：Ｍ：Ｚｎ＝１：３：４またはその近傍の組成、などが挙げられる。なお、近傍の組成とは、所望の原子数比の、プラスマイナス３０％の範囲を含む。
例えば、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍の組成と記載する場合、各元素の含有比率が、Ｉｎを４としたとき、Ｇａが１以上３以下であり、Ｚｎが２以上４以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍の組成と記載する場合、各元素の含有比率が、Ｉｎを５としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが５以上７以下である場合を含む。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍の組成と記載する場合、各元素の含有比率が、Ｉｎを１としたときに、Ｇａが０．１より大きく２以下であり、Ｚｎが０．１より大きく２以下である場合を含む。
また、金属酸化物を積層して用いる場合、例えば、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物を１層目とし、金属元素の原子数比がＩｎ：Ｚｎ＝４：１の金属酸化物を２層目とし、金属元素の原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１の金属酸化物を３層目とする３層積層構造が挙げられる。なお、１層目及び３層目の金属酸化物のバンドギャップを、２層目の金属酸化物のバンドギャップより大きくする構成が好ましい。当該構成とすることで、主な電流経路を２層目の金属酸化物とすることが可能となり、いわゆる埋め込みチャネルの構造とすることができる。
金属酸化物の形成には、スパッタリング法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。なお、金属酸化物をスパッタリング法で形成する場合、形成後の金属酸化物の組成はスパッタリングターゲットの組成と異なる場合がある。特に、亜鉛は、形成後の金属酸化物における含有率が、スパッタリングターゲットと比較して５０％程度にまで減少する場合がある。
酸化物半導体２３０は、結晶性を有することが好ましい。結晶性を有する酸化物半導体として、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、または単結晶酸化物半導体などが挙げられる。酸化物半導体２３０として、ＣＡＡＣ−ＯＳまたはｎｃ−ＯＳを用いることが好ましく、ＣＡＡＣ−ＯＳを用いることが特に好ましい。
ＣＡＡＣ−ＯＳは、複数の層状の結晶領域を有し、ｃ軸が被形成面の法線方向に配向していることが好ましい。例えば、酸化物半導体２３０は、開口部２９０の側壁、特に絶縁体２８０の側面に対して、平行な層状の結晶を有することが好ましい。このような構成にすることで、トランジスタ４３のチャネル長方向に対して、酸化物半導体２３０の層状の結晶が平行に形成されるため、トランジスタのオン電流を大きくすることができる。
なお、図４Ｂ及び図４Ｃでは、酸化物半導体２３０を単層で示したが、本発明の一態様はこれに限られるものではない。酸化物半導体２３０は、化学組成が異なる複数の酸化物層の積層構造を有してもよい。例えば、上記金属酸化物から選ばれる複数種を適宜積層する構造にしてもよい。
〔変形例〕
図６は、図２に示す半導体装置の変形例である。ここでは、主に、図２に示す半導体装置と異なる点について説明する。
図６に示す半導体装置は、機能素子４５に換えて、機能素子４８を有する。機能素子４８は、接続部４９と、接続部４９の上方に設けられているトランジスタ３３と、を有する。
接続部４９は、素子層４１ａに設けられている。トランジスタ３３は、接続部４９を介して、素子層３０に設けられているトランジスタ５００と電気的に接続することができる。
図７Ａ及び図７Ｂは、機能素子４８が有するトランジスタ３３及び接続部４９の、平面図及び断面図である。図７Ａは、機能素子４８の平面図である。また、図７Ｂは、機能素子４８の断面図である。ここで、図７Ｂは、図７ＡにＡ５−Ａ６の一点鎖線で示す部位の断面図である。なお、図７Ａの平面図では、図の明瞭化のために一部の要素を省いている。
図７Ａ及び図７Ｂに示す機能素子４８は、トランジスタ３３と接続部４９を有する。トランジスタ３３は、トランジスタ４３と同様の構成を有する。また、機能素子４８は、絶縁体４３０の構成が異なる点、絶縁体４３１を有する点、及び導電体４１５と導電体４２０とが接している点以外は、上記メモリセル４２と概ね同様の構成を有する。
機能素子４８において、絶縁体４３０には開口部４９０と重なる開口部が設けられる。絶縁体４３０の開口部は、開口部４９０を包含するように設けられることが好ましい。すなわち、平面視において、開口部４９０は絶縁体４３０の開口部の内側に位置することが好ましい。
また、開口部４９０の内側において、導電体４１５の絶縁体４８０の内壁に沿って設けられる部分に沿って、絶縁体４３１を有する。絶縁体４３１は、導電体４１５及び導電体４２０と接する。絶縁体４３０と絶縁体４３１とは、同一の絶縁膜を加工して形成され、同一の元素を含む。絶縁体４３１は、絶縁体４３０の開口部４９０の底部に位置する部分を異方性のエッチングを用いて除去する際に、絶縁体４３０の一部が残存することで形成される。絶縁体４３１は、サイドウォール絶縁体ともいうことができる。
なお、絶縁体４３０となる絶縁膜の加工方法によっては、絶縁体４３１が形成されない場合がある。その場合は、導電体４２０と導電体４１５とが接触する面積が大きくなるため好ましい。
すなわち、接続部４９は、上記容量素子４４における絶縁体４３０の一部が開口され、その開口を介して導電体４１５と導電体４２０とが接する構成を有する。
よって、導電体４２０と導電体４１５とが導通するため、導電体４２０と導電体４１０とが導電体４１５を介して導通する。すなわち、トランジスタ３３のソース電極及びドレイン電極の一方と、導電体４１０とが導通することとなる。
なお、本発明の一態様に係る半導体装置および演算処理装置は、本実施の形態で説明した半導体装置および演算処理装置に限定されない。本実施の形態で例示した構成例、動作例、およびそれらに対応する図面等は、少なくともその一部を、本明細書等に記載する他の構成例、他の動作例、他の図面、および他の実施の形態等と適宜組み合わせることができる。
（実施の形態２）
本発明の一態様に係る半導体装置の構成例について、図８乃至図１２を参照して説明する。本実施の形態で説明する半導体装置は、上記の実施の形態１で説明した半導体装置１０の少なくとも一部を用いることができる。よって、本実施の形態では、読み出し回路３５を構成するトランジスタ３３が素子層３０に設けられる構成例について説明しているが、上記の実施の形態１で説明した半導体装置１０のように、トランジスタ３３が素子層４１に設けられる構成としてもよい。その場合、上記の実施の形態１の説明を参照しながら、適宜読み換えればよい。
＜半導体装置の構成例＞
図８は、本発明の一態様に係る半導体装置１１０の構成例を示す回路図である。
半導体装置１１０は、素子層５０と、層２０と、を備える。素子層５０は、様々な材料を含む絶縁性基板または半導体基板に設けることができる。例えば、素子層５０は、シリコンを含む基板に設けることができる。例えば、素子層５０は、チャネル形成領域にシリコンを含むトランジスタ（Ｓｉトランジスタ）を含むことができる。層２０は、例えば、導電体、半導体、または絶縁体などの様々な材料を有し、かつ、容量またはトランジスタなどの様々な素子が設けられる。例えば、層２０は、チャネル形成領域に酸化物半導体を含むトランジスタ（ＯＳトランジスタ）を含むことができる。
層２０は、素子層３０および層４０を備える。層４０は、素子層４１［１］乃至４１［ｍ］を備える。なお、ｍは２以上の整数である。
層４０は、素子層４１［１］乃至素子層４１［ｍ］のそれぞれにおいて、複数のメモリセル４２を備える。複数のメモリセル４２のそれぞれは、ローカルビット線ＬＢＬに電気的に接続される。メモリセル４２は、データに応じた電位を保持させることで、当該データを記憶する機能を有する。メモリセル４２は、ローカルビット線ＬＢＬを介して、データの書き込みまたは読み出しをすることができる。
メモリセル４２は、一つのトランジスタおよび一つの容量（キャパシタという場合もある）を備える（図１０Ｂおよび図１１Ａを参照）。当該トランジスタのソースまたはドレインの一方は、当該容量の一方の端子に電気的に接続される。メモリセル４２は、当該トランジスタとして、オフ電流が極めて小さいトランジスタを用いると好ましい。例えば、当該トランジスタは、ＯＳトランジスタを用いることができる。このようなＯＳトランジスタを用いたメモリセルの構成は、ＤＯＳＲＡＭ（登録商標）と呼ぶことができる。ＤＯＳＲＡＭは、オフ電流が極めて小さいＯＳトランジスタを用いることで、データを長期間記憶することができる。また、ＤＯＳＲＡＭは、一つのＯＳトランジスタおよび一つの容量で構成することができるため、メモリセルの高密度化を実現できる。
ＯＳトランジスタを用いたメモリセルは、ＯＳトランジスタのオフ電流が極めて小さいため、当該メモリセルを構成する容量に蓄積された電荷を、長期間保持させることができる。よって、当該メモリセルは、当該容量に保持された電荷量に応じた電位の高低をデータとすることで、当該データを長期間記憶し続けることができる。つまり、当該メモリセルは、一旦書き込んだデータを長期間記憶することができるため、データのリフレッシュの頻度を下げることができる。よって、当該メモリセルは、当該メモリセルを用いた半導体装置または記憶装置の低消費電力化を図ることができる。
また、ＯＳトランジスタを用いたメモリセルは、電荷の充電または放電によって、データの書き込みまたは読み出しをするため、実質的に無制限回のデータの書き込みまたは読み出しが可能である。また、ＯＳトランジスタを用いたメモリセルは、例えば、磁気メモリまたは抵抗変化型メモリなどのように原子レベルでの構造変化を伴わないため、書き換え耐性に優れている。また、ＯＳトランジスタを用いたメモリセルは、書き込みを繰り返しても、フラッシュメモリのように電子捕獲中心の増加による不安定性が認められないため、安定性に優れている。
また、ＯＳトランジスタを用いたメモリセルは、例えば、Ｓｉトランジスタが設けられるシリコン基板上などに、自由に配置可能であるため、集積化を容易に行うことができる。また、ＯＳトランジスタを用いたメモリセルは、ＯＳトランジスタの作製にＳｉトランジスタと同様の製造装置を用いることが可能であるため、低コストで作製可能である。
ＯＳトランジスタは、ゲート（ゲート電極）、ソース（ソース電極）、およびドレイン（ドレイン電極）に加えて、バックゲート（バックゲート電極）を含むことで、４端子の半導体素子とすることができる。４端子のＯＳトランジスタは、ゲートまたはバックゲートのそれぞれに与える電位に応じて、ソースとドレインの間に流れる電流を独立して制御することが可能である。また、ＯＳトランジスタは、高温環境下においても、Ｓｉトランジスタより優れた電気特性を有する。具体的には、ＯＳトランジスタは、１２５℃以上かつ１５０℃以下といった高温下においても、オン電流とオフ電流の比が大きいため、良好なスイッチング動作を行うことができる。
素子層３０は、読み出し回路３５と、読み出し回路３５＿ｐｒｅと、切替回路３７と、を備える。
読み出し回路３５は、ローカルビット線ＬＢＬを介して、層４０が備える複数のメモリセル４２に電気的に接続される。また、読み出し回路３５は、グローバルビット線ＧＢＬを介して、切替回路３７に電気的に接続される。読み出し回路３５は、メモリセル４２にデータの書き込みをする場合、当該データに対応する電位を、グローバルビット線ＧＢＬから、ローカルビット線ＬＢＬに、与える機能を有する。また、読み出し回路３５は、メモリセル４２からデータの読み出しをする場合、ローカルビット線ＬＢＬの電位の変化を増幅して、グローバルビット線ＧＢＬに出力する機能を有する。なお、読み出し回路３５は、ＯＳトランジスタを用いて構成することができる。
なお、図示していないが、素子層３０は、複数の読み出し回路３５を備える。グローバルビット線ＧＢＬは、複数の読み出し回路３５のそれぞれを介して、複数のローカルビット線ＬＢＬのそれぞれに電気的に接続される。半導体装置１１０は、複数の読み出し回路３５のいずれか一を選択し、かつ、当該読み出し回路３５に電気的に接続される複数のメモリセル４２の中から選択された一つのメモリセル４２に対して、データの書き込みまたは読み出しをする機能を有する。
また、読み出し回路３５を構成するトランジスタは、複数の読み出し回路３５のそれぞれごとに、しきい値電圧のばらつきが生じることがある。特に、ローカルビット線ＬＢＬのわずかな電位の変化を電流に変換する機能を有するトランジスタのしきい値電圧のばらつきは、読み出し回路３５の動作に大きく影響する。よって、このようなばらつきが読み出し回路３５の動作に影響を及ぼすことで、半導体装置１１０は、メモリセル４２からのデータの読み出しが正しくなされない可能性がある。読み出し回路３５は、このようなしきい値電圧のばらつきによるデータの読み出しへの影響を低減するように補正する機能を有してもよい。このような補正する機能によって、半導体装置１１０は、読み出したデータの信頼性を向上させることができる。
読み出し回路３５＿ｐｒｅは、読み出し回路３５と同様の構成である。そのため、読み出し回路３５＿ｐｒｅについての説明は、グローバルビット線ＧＢＬをグローバルビット線ＧＢＬＢに、ローカルビット線ＬＢＬをローカルビット線ＬＢＬ＿ｐｒｅに、それぞれ読み換えて、上述した読み出し回路３５の説明を適宜参照すればよい。
読み出し回路３５、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、および当該ローカルビット線ＬＢＬに電気的に接続される複数のメモリセル４２と、読み出し回路３５＿ｐｒｅ、グローバルビット線ＧＢＬＢ、ローカルビット線ＬＢＬ＿ｐｒｅ、および当該ローカルビット線ＬＢＬ＿ｐｒｅに電気的に接続される複数のメモリセル４２とは、互いに対である。
ローカルビット線ＬＢＬに接続されるメモリセル４２は、データの書き込みまたは読み出しがされるメモリセルである。ローカルビット線ＬＢＬ＿ｐｒｅに接続されるメモリセル４２は、データの書き込みまたは読み出しがされないメモリセルである。ローカルビット線ＬＢＬ＿ｐｒｅは、所定の電位にプリチャージされ、当該電位を保持し続ける。なお、ローカルビット線ＬＢＬ＿ｐｒｅに接続されるメモリセル４２が、データの書き込みまたは読み出しがされるメモリセルとし、ローカルビット線ＬＢＬに接続されるメモリセル４２は、データの書き込みまたは読み出しがされないメモリセルとしてもよい。この場合、ローカルビット線ＬＢＬが、所定の電位にプリチャージされ、当該電位を保持し続ける。
切替回路３７は、グローバルビット線ＧＢＬを介して、読み出し回路３５に電気的に接続される。また、切替回路３７は、グローバルビット線ＧＢＬＢを介して、読み出し回路３５＿ｐｒｅに電気的に接続される。また、切替回路３７は、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれを介して、素子層５０が備える駆動回路５１に電気的に接続される。切替回路３７は、グローバルビット線ＧＢＬと、グローバルビット線ＧＢＬＢと、グローバルビット線ＳＡ＿ＧＢＬと、グローバルビット線ＳＡ＿ＧＢＬＢと、のそれぞれの間を、導通状態または非導通状態にする機能を有する。また、切替回路３７は、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢのそれぞれを、所定の電位にプリチャージする機能を有する。
切替回路３７は、トランジスタＭ０と、トランジスタＭ１と、トランジスタＭ２と、を備える。なお、切替回路３７を構成するトランジスタは、オフ電流が極めて小さいトランジスタを用いるとよい。例えば、切替回路３７を構成するトランジスタは、ＯＳトランジスタを用いることができる。
トランジスタＭ０のソースまたはドレインの一方は、グローバルビット線ＧＢＬに電気的に接続される。トランジスタＭ０のソースまたはドレインの他方は、グローバルビット線ＧＢＬＢに電気的に接続される。トランジスタＭ０は、信号ＳＷ０に応じて、グローバルビット線ＧＢＬとグローバルビット線ＧＢＬＢとの間を、導通状態または非導通状態にする機能を有する。
トランジスタＭ１のソースまたはドレインの一方は、グローバルビット線ＧＢＬに電気的に接続される。トランジスタＭ１のソースまたはドレインの他方は、グローバルビット線ＳＡ＿ＧＢＬに電気的に接続される。トランジスタＭ１は、信号ＳＷ１に応じて、グローバルビット線ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬとの間を、導通状態または非導通状態にする機能を有する。
トランジスタＭ２のソースまたはドレインの一方は、グローバルビット線ＧＢＬＢに電気的に接続される。トランジスタＭ２のソースまたはドレインの他方は、グローバルビット線ＳＡ＿ＧＢＬＢに電気的に接続される。トランジスタＭ２は、信号ＳＷ２に応じて、グローバルビット線ＧＢＬＢとグローバルビット線ＳＡ＿ＧＢＬＢとの間を、導通状態または非導通状態にする機能を有する。
素子層５０は、駆動回路５１を備える。
駆動回路５１は、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれを介して、素子層３０が備える切替回路３７に電気的に接続される。駆動回路５１は、データの書き込みをする場合、当該データに対応する電位を、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれに与える機能を有する。また、駆動回路５１は、データの読み出しをする場合、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間の電位差に応じて、当該データに対応する電位を出力する機能を有する。駆動回路５１は、素子層５０にチャネルが形成されるＳｉトランジスタを用いて構成することができる。
Ｓｉトランジスタは、ＯＳトランジスタよりも動作速度が速い。また、Ｓｉトランジスタは、ｎチャネル型のＳｉトランジスタのゲートとｐチャネル型のＳｉトランジスタのゲートとを電気的に接続することで、ＣＭＯＳ回路（例えば、相補的に動作する回路、ＣＭＯＳ論理ゲート、またはＣＭＯＳ論理回路など）を構成することができる。そのため、素子層５０が備える駆動回路５１は、Ｓｉトランジスタで構成することで、動作速度を速くすることができ、かつ、定常状態における消費電力を低減することができる。
図９は、本発明の一態様に係る半導体装置１１０の構成例を示す模式図である。
図９に示すように、半導体装置１１０は、素子層５０と、一または複数の層２０（層２０［１］乃至２０［ｋ］）と、を備える。なお、ｋは１以上の整数である。素子層５０は、様々な材料を含む絶縁性基板または半導体基板に設けることができる。例えば、素子層５０は、シリコンを含む基板に設けることができる。層２０［１］乃至層２０［ｋ］のそれぞれは、例えば、導電体、半導体、または絶縁体などの様々な材料を有することができる。層２０［１］乃至層２０［ｋ］のそれぞれは、例えば、容量またはトランジスタなどの様々な素子を設けることができる。
なお、図９に示す模式図は、半導体装置１１０を構成する各層の配置を説明するため、Ｘ方向、Ｙ方向、およびＺ方向を規定している。Ｚ方向は、素子層５０の面に対して垂直方向のことをいう。本実施の形態等では、理解を容易にするため、Ｚ方向を垂直方向と呼ぶ場合がある。なお、素子層５０の面は、Ｚ方向に対して垂直方向に規定されたＸ方向と、Ｘ方向およびＺ方向の双方に対して垂直方向に規定されたＹ方向と、で形成される面に対応する。
層２０［１］乃至２０［ｋ］のそれぞれは、素子層５０上の垂直方向（Ｚ方向）に、積層して配置することができる。層２０［１］乃至２０［ｋ］は、それぞれ、素子層３０および層４０を備える。
図９に示すように、層４０が備える素子層４１［１］乃至素子層４１［ｍ］のそれぞれは、垂直方向に、積層して設けることができる。よって、本発明の一態様に係る半導体装置１１０は、複数のメモリセル４２の密度（メモリ密度）の向上を図ることができる。また、素子層４１［１］乃至素子層４１［ｍ］のそれぞれは、垂直方向に繰り返し同じ製造工程を用いて作製することができる。よって、本発明の一態様に係る半導体装置１１０は、複数のメモリセル４２の製造コストの低減を図ることができる。
また、図９に示すように、素子層３０および層４０（素子層４１［１］乃至素子層４１［ｍ］）は、素子層５０上の垂直方向に、積層して配置することができる。そのため、本発明の一態様に係る半導体装置１１０は、例えば、ローカルビット線ＬＢＬ、およびグローバルビット線ＳＡ＿ＧＢＬなどの配線の長さを短くすることができる。つまり、本発明の一態様に係る半導体装置１１０は、当該配線に接続される二つの回路間の信号伝搬距離を短くすることで、当該配線の寄生抵抗および寄生容量を削減することができる。よって、本発明の一態様に係る半導体装置１１０は、消費電力の低減および信号遅延の低減が実現できる。
また、本発明の一態様に係る半導体装置１１０は、ローカルビット線ＬＢＬの寄生容量が減ることで、メモリセル４２が備える容量の静電容量を小さくしても動作させることが可能となる。そのため、メモリセル４２は、占有面積を小さくすることができる。よって、本発明の一態様に係る半導体装置１１０は、小型化を図ることができる。
また、本発明の一態様に係る半導体装置１１０は、素子層３０に読み出し回路３５を備えることで、ローカルビット線ＬＢＬのわずかな電位の変化を増幅することができる。そのため、素子層５０が備えるセンスアンプ５５は、小型化を図ることができる。よって、本発明の一態様に係る半導体装置１１０は、小型化を図ることができる。
本発明の一態様に係る半導体装置１１０は、素子層３０および層４０に設けられるトランジスタとして、オフ電流が極めて小さいＯＳトランジスタを用いることができる。そのため、メモリセル４２は、記憶するデータのリフレッシュの頻度を下げることができる。よって、本発明の一態様に係る半導体装置１１０は、低消費電力化を図ることができる。また、本発明の一態様に係る半導体装置１１０は、ＯＳトランジスタが設けられる素子層４１［１］乃至素子層４１［ｍ］を、垂直方向に積層して設けることができる。そのため、素子層４１［１］乃至素子層４１［ｍ］のそれぞれは、繰り返し同じ製造工程を用いて作製することができる。よって、本発明の一態様に係る半導体装置１１０は、製造コストの低減を図ることができる。また、本発明の一態様に係る半導体装置１１０は、メモリセル４２が設けられる素子層４１［１］乃至素子層４１［ｍ］を垂直方向に積層することができる。そのため、複数のメモリセル４２は、メモリ密度を向上させることができる。よって、本発明の一態様に係る半導体装置１１０は、小型化を図ることができる。また、本発明の一態様に係る半導体装置１１０は、高温環境下においてもＳｉトランジスタと比べて電気特性の変動が小さいＯＳトランジスタを用いることができる。よって、本発明の一態様に係る半導体装置１１０は、信頼性に優れた半導体装置とすることができる。
図１０Ａは、図９に示す層２０［１］乃至層２０［ｋ］のいずれか一に相当する層２０の模式図である。
図１０Ａに示す層２０は、素子層３０上の垂直方向（Ｚ方向）に、メモリセル４２が設けられる素子層４１［１］乃至素子層４１［ｍ］を備える。当該構成とすることで、素子層３０および素子層４１［１］乃至素子層４１［ｍ］は、それぞれの層の間の距離を近くすることができる。すると、ローカルビット線ＬＢＬは、長さを短くすることができるため、寄生容量を低減することができる。素子層４１［１］乃至素子層４１［ｍ］は、垂直方向に繰り返し同じ製造工程を用いて作製することで、製造コストの低減を図ることができる。
図１０Ｂは、図１０Ａに図示する層２０における各構成を回路記号で示した図である。
素子層４１［１］乃至素子層４１［ｍ］は、それぞれ、複数のメモリセル４２を備える。メモリセル４２は、トランジスタ４３と、容量素子４４と、を備える。トランジスタ４３のソースまたはドレインの一方は、容量素子４４の一方の端子（電極）に電気的に接続される。トランジスタ４３のソースまたはドレインの他方は、ローカルビット線ＬＢＬに電気的に接続される。トランジスタ４３のゲートは、ワード線ＷＬに電気的に接続される。容量素子４４の他方の端子（電極）は、任意の固定電位が与えられる配線ＣＳＬに電気的に接続される。なお、トランジスタ４３のソースまたはドレインの一方と、容量素子４４の一方の端子と、が電気的に接続される領域は、ノードＭＮＤという場合がある。トランジスタ４３は、ワード線ＷＬに与えられる電位に応じて、ローカルビット線ＬＢＬとノードＭＮＤとの間を、導通状態または非導通状態にする機能を有する。
トランジスタ４３は、オフ電流が極めて小さいトランジスタを用いるとよい。例えば、トランジスタ４３は、ＯＳトランジスタを用いることができる。容量素子４４は、電極となる導電体の間に絶縁体を挟んだ構成となる。なお、電極を構成する導電体は、金属の他、例えば、導電性を付与した半導体層などを用いることができる。また、容量素子４４は、その構成について、例えば、トランジスタ４３の上方もしくは下方の重なる位置に配置する構成、または、トランジスタ４３を構成する半導体層もしくは電極などの一部を容量素子４４の一方の電極として用いる構成、などが挙げられる。
メモリセル４２は、トランジスタ４３を非導通状態にすることで、容量素子４４に蓄積された電荷を、長期間保持させることができる。メモリセル４２は、例えば、容量素子４４に保持された電荷量に応じたノードＭＮＤの電位の高低を、“１”または“０”に対応させることで、２値のデータを記憶することができる。なお、例えば、３値以上のデータを記憶してもよい。また、メモリセル４２は、データの書き込みをする場合、トランジスタ４３を導通状態にすることで、ローカルビット線ＬＢＬからノードＭＮＤに、データに対応した電位を与えることができる。また、メモリセル４２は、データの読み出しをする場合、トランジスタ４３を導通状態にすることで、ノードＭＮＤに保持された電荷を、ローカルビット線ＬＢＬに取り出すことができる。
なお、メモリセル４２は、データの読み出しをすることで、ノードＭＮＤに保持された電荷がローカルビット線ＬＢＬに取り出されるため、ノードＭＮＤの電位が変化する。つまり、メモリセル４２は、データの読み出しをすることで、記憶されたデータが破壊される。すなわち、メモリセル４２は、データの読み出しにおいて、破壊読み出しとなる。よって、メモリセル４２は、データの読み出しをした後に、データの書き戻し（リフレッシュ）をする必要がある。
素子層３０は、読み出し回路３５を備える。読み出し回路３５は、トランジスタ３１と、トランジスタ３２と、トランジスタ３３と、トランジスタ３４と、を備える。トランジスタ３１のソースまたはドレインの一方は、トランジスタ３３のソースまたはドレインの一方、およびトランジスタ３４のソースまたはドレインの一方に電気的に接続される。トランジスタ３１のソースまたはドレインの他方は、トランジスタ３２のソースまたはドレインの一方に電気的に接続される。トランジスタ３１のゲートは、トランジスタ３３のソースまたはドレインの他方、およびローカルビット線ＬＢＬに電気的に接続される。トランジスタ３２のソースまたはドレインの他方は、配線ＳＬに電気的に接続される。トランジスタ３４のソースまたはドレインの他方は、グローバルビット線ＧＢＬに電気的に接続される。トランジスタ３１は、ローカルビット線ＬＢＬの電位に応じて、ソースとドレインの間に電流を流す機能を有する。トランジスタ３２は、ゲートに与えられる信号ＲＥに応じて、ソースとドレインの間を導通状態または非導通状態にする機能を有する。トランジスタ３３は、ゲートに与えられる信号ＷＥに応じて、ソースとドレインの間を導通状態または非導通状態にする機能を有する。トランジスタ３４は、ゲートに与えられる信号ＭＵＸに応じて、ソースとドレインの間を導通状態または非導通状態にする機能を有する。
トランジスタ３１乃至トランジスタ３４は、それぞれ、オフ電流が極めて小さいトランジスタを用いるとよい。例えば、トランジスタ３１乃至トランジスタ３４は、それぞれ、ＯＳトランジスタを用いることができる。
読み出し回路３５は、ローカルビット線ＬＢＬの電位に応じた電流を、グローバルビット線ＧＢＬから、トランジスタ３４、トランジスタ３１、およびトランジスタ３２を介して、配線ＳＬに流すことで、グローバルビット線ＧＢＬの電位を変化させる機能を有する。また、グローバルビット線ＧＢＬの電位を、トランジスタ３４、およびトランジスタ３３を介して、ローカルビット線ＬＢＬに伝える機能を有する。また、トランジスタ３１のゲートに蓄積された電荷を、トランジスタ３３、トランジスタ３１、およびトランジスタ３２を介して、配線ＳＬに放電することで、トランジスタ３１のゲートの電位を、トランジスタ３１のしきい値電圧に応じた電位に変化させる機能を有する。当該機能によって、読み出し回路３５は、トランジスタ３１のしきい値電圧の影響を低減するように補正することができる。
なお、読み出し回路３５は、容量を備えてもよい。この場合、当該容量の一方の端子は、ローカルビット線ＬＢＬに電気的に接続され、当該容量の他方の端子は、任意の固定電位が与えられる配線に電気的に接続されるとよい。
読み出し回路３５は、トランジスタ３３にオフ電流が極めて小さいＯＳトランジスタを用いることで、トランジスタ３３を非導通状態にした際に、ローカルビット線ＬＢＬに蓄積された電荷を、長期間保持させることができる。よって、読み出し回路３５は、例えば、ローカルビット線ＬＢＬに保持された電荷量に応じた電位の高低を、“１”または“０”に対応させることで、２値のデータを記憶することができる。なお、例えば、３値以上のデータを記憶してもよい。つまり、読み出し回路３５は、メモリとしての機能を有することができる。メモリとして機能する読み出し回路３５は、ローカルビット線ＬＢＬにデータの書き込みをする場合、トランジスタ３３を導通状態にすることで、グローバルビット線ＧＢＬからローカルビット線ＬＢＬに、データに対応した電位を与えることができる。また、メモリとして機能する読み出し回路３５は、ローカルビット線ＬＢＬに記憶されたデータの読み出しをする場合、当該データに対応した電位がトランジスタ３１のゲートに与えられることで、ソースとドレインの間に当該データに応じた電流が流れることを利用して、データの読み出しをすることができる。
なお、メモリとして機能する読み出し回路３５は、データの読み出しをすることで、ローカルビット線ＬＢＬに保持された電荷が変化しない。つまり、メモリとして機能する読み出し回路３５は、データの読み出しをすることで、記憶されたデータが破壊されない。すなわち、メモリとして機能する読み出し回路３５は、データの読み出しにおいて、非破壊読み出しとなる。
ここで、ＯＳトランジスタを用いた、非破壊読み出しのメモリとして、ＮＯＳＲＡＭ（登録商標）と呼ばれるメモリがある。ＮＯＳＲＡＭは、Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の略称である。よって、読み出し回路３５は、ＮＯＳＲＡＭのような動作をするメモリとみなすことができる。
図１１Ａは、メモリセル４２の回路図を示しており、図１０Ｂに示すメモリセル４２の回路図に対応する。図１１Ｂは、当該回路図に対応する回路ブロックを示しており、図８に示すメモリセル４２の回路ブロックに対応する。
図１１Ｃは、読み出し回路３５の回路図を示しており、図１０Ｂに示す読み出し回路３５の回路図に対応する。図１１Ｄは、当該回路図に対応する回路ブロックを示しており、図８に示す読み出し回路３５の回路ブロックに対応する。
図１２Ａは、素子層５０に設けられる駆動回路５１を回路記号で示した回路図である。駆動回路５１は、スイッチ回路５２、プリチャージ回路５３、プリチャージ回路５４、およびセンスアンプ５５を備える。スイッチ回路５２、プリチャージ回路５３、プリチャージ回路５４、およびセンスアンプ５５のそれぞれは、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢに電気的に接続される。スイッチ回路５２は、ビット線ＢＬおよびビット線ＢＬＢに電気的に接続される。駆動回路５１は、メモリセル４２に対するデータの書き込みまたは読み出しを制御する機能を有する。
スイッチ回路５２は、信号ＣＳＥＬに応じて、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢの配線対と、ビット線ＢＬおよびビット線ＢＬＢの配線対と、の間を、導通状態または非導通状態にする機能を有する。具体的には、スイッチ回路５２は、トランジスタ５２＿１およびトランジスタ５２＿２を備える。トランジスタ５２＿１およびトランジスタ５２＿２のそれぞれは、ｎチャネル型のトランジスタである。トランジスタ５２＿１は、信号ＣＳＥＬに応じて、グローバルビット線ＳＡ＿ＧＢＬとビット線ＢＬとの間を、導通状態または非導通状態にする機能を有する。トランジスタ５２＿２は、信号ＣＳＥＬに応じて、グローバルビット線ＳＡ＿ＧＢＬＢとビット線ＢＬＢとの間を、導通状態または非導通状態にする機能を有する。
プリチャージ回路５３は、信号ＥＱに応じて、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢを、電位ＶＰＲＥにプリチャージする機能を有する。具体的には、プリチャージ回路５３は、トランジスタ５３＿１、トランジスタ５３＿２、およびトランジスタ５３＿３を備える。トランジスタ５３＿１、トランジスタ５３＿２、およびトランジスタ５３＿３のそれぞれは、ｎチャネル型のトランジスタである。トランジスタ５３＿１は、信号ＥＱに応じて、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間を、導通状態または非導通状態にする機能を有する。トランジスタ５３＿２は、信号ＥＱに応じて、グローバルビット線ＳＡ＿ＧＢＬを、電位ＶＰＲＥにプリチャージする機能を有する。トランジスタ５３＿３は、信号ＥＱに応じて、グローバルビット線ＳＡ＿ＧＢＬＢを、電位ＶＰＲＥにプリチャージする機能を有する。
プリチャージ回路５４は、信号ＥＱＢに応じて、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢを、電位ＶＰＲＥにプリチャージする機能を有する。具体的には、プリチャージ回路５４は、トランジスタ５４＿１、トランジスタ５４＿２、およびトランジスタ５４＿３を備える。トランジスタ５４＿１、トランジスタ５４＿２、およびトランジスタ５４＿３のそれぞれは、ｐチャネル型のトランジスタである。トランジスタ５４＿１は、信号ＥＱＢに応じて、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間を、導通状態または非導通状態にする機能を有する。トランジスタ５４＿２は、信号ＥＱＢに応じて、グローバルビット線ＳＡ＿ＧＢＬを、電位ＶＰＲＥにプリチャージする機能を有する。トランジスタ５４＿３は、信号ＥＱＢに応じて、グローバルビット線ＳＡ＿ＧＢＬＢを、電位ＶＰＲＥにプリチャージする機能を有する。
センスアンプ５５は、配線ＳＡＰおよび配線ＳＡＮのそれぞれに所定の電位を与えることで、グローバルビット線ＳＡ＿ＧＢＬに、２値のデータの一方に対応する電位を出力し、かつ、グローバルビット線ＳＡ＿ＧＢＬＢに、２値のデータの他方に対応する電位を出力する機能を有する。センスアンプ５５は、トランジスタ５５＿１、トランジスタ５５＿２、トランジスタ５５＿３、およびトランジスタ５５＿４を備える。トランジスタ５５＿１およびトランジスタ５５＿２のそれぞれは、ｐチャネル型のトランジスタである。トランジスタ５５＿３およびトランジスタ５５＿４のそれぞれは、ｎチャネル型のトランジスタである。トランジスタ５５＿１およびトランジスタ５５＿３は、グローバルビット線ＳＡ＿ＧＢＬＢを入力とし、グローバルビット線ＳＡ＿ＧＢＬを出力とし、配線ＳＡＰを高電位電源線とし、配線ＳＡＮを低電位電源線とする、インバータを構成する。トランジスタ５５＿２およびトランジスタ５５＿４は、グローバルビット線ＳＡ＿ＧＢＬを入力とし、グローバルビット線ＳＡ＿ＧＢＬＢを出力とし、配線ＳＡＰを高電位電源線とし、配線ＳＡＮを低電位電源線とする、インバータを構成する。
図１２Ｂは、図１２Ａで説明した駆動回路５１の回路図に対応する回路ブロックを示しており、図８に示す駆動回路５１の回路ブロックに対応する。
＜半導体装置の動作例＞
次に、図１３を用いて、半導体装置１１０の動作例について説明する。
なお、以下の動作例の説明において、２値データに対応する電位として、２値データの“１”に対応する電位は、高電源電位である電位ＶＤＤ（以下、ＶＤＤと略記する場合がある）とし、かつ、２値データの“０”に対応する電位は、低電源電位である電位ＶＳＳ（以下、ＶＳＳと略記する場合がある）とする。ＶＤＤとＶＳＳとの差は、トランジスタのしきい値電圧より大きいとする。なお、ＶＳＳは、例えば、接地電位ＧＮＤとしてもよい。また、以下の動作例の説明において、信号の電位は、Ｈレベル（単に、Ｈと記載する場合がある）またはＬレベル（単に、Ｌと記載する場合がある）とする。Ｈレベルは、ｎチャネル型のトランジスタのゲートに与えられることで、当該トランジスタが導通状態となる電位、かつ、ｐチャネル型のトランジスタのゲートに与えられることで、当該トランジスタが非導通状態となる電位、である。Ｌレベルは、ｎチャネル型のトランジスタのゲートに与えられることで、当該トランジスタが非導通状態となる電位、かつ、ｐチャネル型のトランジスタのゲートに与えられることで、当該トランジスタが導通状態となる電位、である。Ｈレベルは、例えば、ＶＤＤと同じ電位、またはＶＤＤよりも高い電位とすることができる。Ｌレベルは、例えば、ＶＳＳと同じ電位、またはＶＳＳよりも低い電位とすることができる。
なお、ＨレベルまたはＬレベルは、半導体装置１１０に与えられる複数の信号のそれぞれで、同じ電位である必要はない。半導体装置１１０に与えられる複数の信号のそれぞれは、当該信号が与えられるトランジスタのしきい値電圧に応じて、信号ごとに、ＨレベルまたはＬレベルの電位が異なっていてもよい。例えば、素子層５０に設けられるＳｉトランジスタのゲートに与えられる信号と、素子層３０および層４０に設けられるＯＳトランジスタのゲートに与えられる信号とは、ＨレベルまたはＬレベルの電位が異なっていてもよい。例えば、ＯＳトランジスタのしきい値電圧が、Ｓｉトランジスタのしきい値電圧よりも高い場合、ＯＳトランジスタのゲートに与えられる信号のＨレベルは、Ｓｉトランジスタのゲートに与えられる信号のＨレベルよりも、高い電位とすることができる。例えば、本実施の形態等では、ワード線ＷＬに与えられる信号、信号ＭＵＸ、信号ＷＥ、信号ＲＥ、信号ＳＷ０、信号ＳＷ１、および信号ＳＷ２のそれぞれの信号のＨレベルは、信号ＥＱ、信号ＥＱＢ、および信号ＣＳＥＬのそれぞれの信号のＨレベルよりも高い電位とすることができる。なお、以下の動作例の説明において、説明を簡単にするために、全ての信号において、信号の電位は、ＨレベルまたはＬレベルとして説明する。
以下、図１３に示すタイミングチャートを用いて、動作例について説明する。図１３に示すタイミングチャートは、動作の各時刻ごとに、ワード線ＷＬに与えられる信号、信号ＭＵＸ、信号ＷＥ、信号ＲＥ、信号ＳＷ０、信号ＳＷ１、信号ＳＷ２、信号ＥＱ、信号ＥＱＢ、および信号ＣＳＥＬのそれぞれの電位（ＨレベルまたはＬレベル）を示している。また、配線ＳＬ、配線ＳＡＰ、および配線ＳＡＮのそれぞれに与えられる電位を示している。また、メモリセル４２のノードＭＮＤ、ローカルビット線ＬＢＬ、ローカルビット線ＬＢＬ＿ｐｒｅ、グローバルビット線ＧＢＬ、グローバルビット線ＧＢＬＢ、グローバルビット線ＳＡ＿ＧＢＬ、およびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれの電位の変化について、“１”のデータの読み出しをする場合（ｄａｔａ　１）と、“０”のデータの読み出しをする場合（ｄａｔａ　０）とを、それぞれを示している。
なお、本明細書等において、例えば、「時刻Ｔ１１において、信号がＨレベル（またはＬレベル）になる」といった記載は、必ずしもその時刻の瞬間に信号の電位がＨレベル（またはＬレベル）で一定になることを意味するものではない。例えば、配線の寄生抵抗および寄生容量などによって信号の電位が徐々に変化し、Ｈレベル（またはＬレベル）で一定になるまでに多少の信号遅延が生じる場合であっても、「時刻Ｔ１１において、信号がＨレベル（またはＬレベル）になる」のように表すものとする。よって、例えば、「時刻Ｔ１１」という表現は、「概略時刻Ｔ１１」または「実質的に時刻Ｔ１１」という表現に置き換えることができるものとする。なお、時刻Ｔ１１以外の時刻においても同様である。また、タイミングチャートの図面では、信号の電位が徐々に変化し、Ｈレベル（またはＬレベル）で一定になるまでに信号遅延が生じる様子を、斜め線で表している。なお、信号遅延の時間は、例えば、０秒を超えて、１００ナノ秒未満、好ましくは１０ナノ秒未満、より好ましくは１ナノ秒未満、さらに好ましくは０．１ナノ秒未満である。また、信号遅延の時間は、信号ごとに異なっていてもよい。
図１３は半導体装置１１０の動作例を説明する、タイミングチャートである。時刻Ｔ１１乃至時刻Ｔ１３は、しきい値電圧の補正をする期間である。時刻Ｔ１３乃至時刻Ｔ１６は、データの読み出しをする期間である。時刻Ｔ１６以降は、データの書き戻し（リフレッシュ）をする期間である。
時刻Ｔ１１の直前において、ワード線ＷＬに与えられる信号、信号ＭＵＸ、信号ＷＥ、および信号ＲＥは、それぞれ、Ｌレベルとする。また、配線ＳＬの電位は、所定の電位（例えば、ＶＳＳ）とする。また、信号ＳＷ０、信号ＳＷ１、および信号ＳＷ２は、それぞれ、Ｌレベルとする。また、信号ＥＱは、Ｈレベルとし、かつ、信号ＥＱＢは、Ｌレベルとする。また、信号ＣＳＥＬは、Ｌレベルとする。また、配線ＳＡＰの電位、および配線ＳＡＮの電位は、それぞれ、ＶＤＤとする。なお、電位ＶＰＲＥは、それぞれ、ＶＤＤとする。また、配線ＣＳＬの電位は、任意の固定電位（例えば、ＶＳＳ）とする。このとき、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢは、それぞれ、ＶＤＤにプリチャージされている。また、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢは、それぞれ、電気的に浮遊状態であり、かつ、それぞれの電位は、ＶＤＤまたはＶＳＳであるとする。また、ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅは、それぞれ、電気的に浮遊状態であり、かつ、ＶＤＤまたはＶＳＳが保持されているとする。また、メモリセル４２のノードＭＮＤは、ＶＤＤ（データ“１”に対応する電位）またはＶＳＳ（データ“０”に対応する電位）が保持されているとする。なお、時刻Ｔ１１乃至時刻Ｔ１６の、それぞれの動作の説明において、各配線の電位および各信号について特に明記が無い場合、直前の時刻の電位が維持されるとする。
時刻Ｔ１１において、信号ＳＷ１、信号ＳＷ２が、Ｈレベルになる。また、信号ＭＵＸ、および信号ＷＥが、Ｈレベルになる。すると、グローバルビット線ＧＢＬおよびグローバルビット線ＧＢＬＢのそれぞれが、ＶＤＤにプリチャージされる。さらに、ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅのそれぞれが、ＶＤＤにプリチャージされる。また、配線ＳＬの電位が、ＶＤＤとＶＳＳとの間の所定の電位になる。当該所定の電位は、後述する時刻Ｔ１４の動作でトランジスタ３１に流れる電流量に影響する。よって、当該電流量が適切な値になるように、当該所定の電位を決めればよい。
時刻Ｔ１２において、信号ＭＵＸが、Ｌレベルになり、かつ、信号ＲＥが、Ｈレベルになる。すると、ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅのそれぞれの電位が、読み出し回路３５および読み出し回路３５＿ｐｒｅのそれぞれが備えるトランジスタ３１を介した配線ＳＬへの放電によって、“配線ＳＬの電位＋トランジスタ３１のしきい値電圧”になるまで下降する。
時刻Ｔ１３において、信号ＷＥ、および信号ＲＥが、Ｌレベルになる。すると、ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅが、それぞれ、電気的に浮遊状態になる。これにより、読み出し回路３５および読み出し回路３５＿ｐｒｅのそれぞれが備えるトランジスタ３１のしきい値電圧に応じた電位が、ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅのそれぞれに、保持される。これによって、後述する時刻Ｔ１４の動作でトランジスタ３１に流れる電流量が、当該トランジスタ３１のしきい値電圧の影響を受けないように、補正される。このような補正を行うことで、本発明の一態様に係る半導体装置１１０は、読み出したデータの信頼性を向上させることができる。
また、時刻Ｔ１３において、信号ＥＱが、Ｌレベルになり、かつ、信号ＥＱＢが、Ｈレベルになる。すると、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬへのプリチャージ、ならびに、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢへのプリチャージが、停止する。よって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬ、ならびに、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢが、それぞれ、電気的に浮遊状態になる。
また、時刻Ｔ１３において、ローカルビット線ＬＢＬに電気的に接続されているメモリセル４２側の、ワード線ＷＬに与えられる信号が、Ｈレベルになる。すると、ローカルビット線ＬＢＬと、ノードＭＮＤとで、チャージシェアリングが行われる。よって、ローカルビット線ＬＢＬの電位が、メモリセル４２に記憶されているデータに応じて（すなわち、ノードＭＮＤに保持されている電位に応じて）変化する。これによって、ローカルビット線ＬＢＬの電位と、ノードＭＮＤの電位とが、同じ電位になる。
具体的には、例えば、メモリセル４２に記憶されているデータが“１”（ｄａｔａ　１）である（すなわち、ノードＭＮＤに保持されている電位がＶＤＤである）場合、ワード線ＷＬに与えられる信号がＨレベルになることで、ローカルビット線ＬＢＬの電位が上昇し、ノードＭＮＤの電位が下降する。これによって、ローカルビット線ＬＢＬの電位と、ノードＭＮＤの電位とが、同じ電位になる。または、例えば、メモリセル４２に記憶されているデータが“０”（ｄａｔａ　０）である（すなわち、ノードＭＮＤに保持されている電位がＶＳＳである）場合、ワード線ＷＬに与えられる信号がＨレベルになることで、ローカルビット線ＬＢＬの電位が下降し、ノードＭＮＤの電位が上昇する。これによって、ローカルビット線ＬＢＬの電位と、ノードＭＮＤの電位とが、同じ電位になる。
一方、時刻Ｔ１３において、ローカルビット線ＬＢＬ＿ｐｒｅに電気的に接続されているメモリセル４２側の、ワード線ＷＬに与えられる信号は、Ｌレベルのままである。すなわち、ローカルビット線ＬＢＬ＿ｐｒｅでのチャージシェアリングが行われない。よって、ローカルビット線ＬＢＬの電位は変化しない。
なお、チャージシェアリングによって、ノードＭＮＤの電位が変化する。つまり、メモリセル４２に記憶されているデータが破壊される。つまり、破壊読み出しである。そのため、後述する時刻Ｔ１６の動作で、データの書き戻しが行われる。
時刻Ｔ１４において、信号ＭＵＸ、および信号ＲＥが、Ｈレベルになる。また、配線ＳＬの電位が、時刻Ｔ１１の直前の電位と同じ電位（例えば、ＶＳＳ）になる。すると、ローカルビット線ＬＢＬおよびローカルビット線ＬＢＬ＿ｐｒｅのそれぞれの電位に応じて、読み出し回路３５が備えるトランジスタ３１および読み出し回路３５＿ｐｒｅが備えるトランジスタ３１のそれぞれに、電流が流れる。これによって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬ、ならびに、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢの、それぞれの電位が、徐々に下降する。このとき、ローカルビット線ＬＢＬの電位とローカルビット線ＬＢＬ＿ｐｒｅの電位とが異なることで、読み出し回路３５が備えるトランジスタ３１に流れる電流量と読み出し回路３５＿ｐｒｅが備えるトランジスタ３１に流れる電流量との間に、差が生じる。この電流量の差は、上述した時刻Ｔ１３の動作におけるチャージシェアリングによって変化するローカルビット線ＬＢＬの電位に応じたものになる。つまり、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの電位が下降する速さが、ローカルビット線ＬＢＬの電位に応じて変化する。よって、ローカルビット線ＬＢＬの電位は、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間の電位差に変換することができる。
具体的には、例えば、メモリセル４２に記憶されていたデータが“１”（ｄａｔａ　１）である場合、読み出し回路３５が備えるトランジスタ３１に流れる電流量が、読み出し回路３５＿ｐｒｅが備えるトランジスタ３１に流れる電流量よりも、大きくなる。そのため、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの電位が下降する速さが、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢの電位が下降する速さよりも、速くなる。それによって、グローバルビット線ＳＡ＿ＧＢＬの電位が、グローバルビット線ＳＡ＿ＧＢＬＢの電位よりも、低くなる。または、例えば、メモリセル４２に記憶されていたデータが“０”（ｄａｔａ　０）である場合、読み出し回路３５が備えるトランジスタ３１に流れる電流量が、読み出し回路３５＿ｐｒｅが備えるトランジスタ３１に流れる電流量よりも、小さくなる。そのため、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＧＢＬの電位が下降する速さが、グローバルビット線ＳＡ＿ＧＢＬＢおよびグローバルビット線ＧＢＬＢの電位が下降する速さよりも、遅くなる。それによって、グローバルビット線ＳＡ＿ＧＢＬの電位が、グローバルビット線ＳＡ＿ＧＢＬＢの電位よりも、高くなる。
時刻Ｔ１５において、信号ＲＥが、Ｌレベルになる。また、配線ＳＡＮの電位が、ＶＳＳになる。すると、センスアンプ５５が動作することで、上述した時刻Ｔ１４の動作によって生じた、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＳＡ＿ＧＢＬＢとの間の電位差が、増幅される。これによって、グローバルビット線ＳＡ＿ＧＢＬおよびグローバルビット線ＳＡ＿ＧＢＬＢのそれぞれの電位が、ＶＤＤまたはＶＳＳのいずれかに確定する。つまり、メモリセル４２に記憶されていたデータの読み出しが完了する。
具体的には、例えば、メモリセル４２に記憶されていたデータが“１”（ｄａｔａ　１）である場合、グローバルビット線ＳＡ＿ＧＢＬの電位がＶＳＳとなり、かつ、グローバルビット線ＳＡ＿ＧＢＬＢの電位がＶＤＤになる。または、例えば、メモリセル４２に記憶されていたデータが“０”（ｄａｔａ　０）である場合、グローバルビット線ＳＡ＿ＧＢＬの電位がＶＤＤとなり、かつ、グローバルビット線ＳＡ＿ＧＢＬＢの電位がＶＳＳになる。
時刻Ｔ１６において、信号ＳＷ０が、Ｈレベルになり、かつ、信号ＳＷ１がＬレベルになる。また、信号ＷＥが、Ｈレベルになる。すると、メモリセル４２から読み出したデータに応じて、当該メモリセル４２にデータを書き戻す動作が行われる。すなわち、グローバルビット線ＧＢＬおよびローカルビット線ＬＢＬの電位が、時刻Ｔ１５の動作によって確定したグローバルビット線ＳＡ＿ＧＢＬＢの電位と同じ電位になる。さらに、当該電位が、メモリセル４２に書き戻される。
具体的には、例えば、メモリセル４２に記憶されていたデータが“１”（ｄａｔａ　１）である場合、時刻Ｔ１６の直前の、グローバルビット線ＳＡ＿ＧＢＬＢの電位は、ＶＤＤである。よって、グローバルビット線ＧＢＬ、およびローカルビット線ＬＢＬの電位が、ＶＤＤになる。さらに、ＶＤＤが、メモリセル４２に書き戻される。または、例えば、メモリセル４２に記憶されていたデータが“０”（ｄａｔａ　０）である場合、時刻Ｔ１６の直前の、グローバルビット線ＳＡ＿ＧＢＬＢの電位は、ＶＳＳである。よって、グローバルビット線ＧＢＬ、およびローカルビット線ＬＢＬの電位が、ＶＳＳになる。さらに、ＶＳＳが、メモリセル４２に書き戻される。
なお、半導体装置１１０は、メモリセル４２にデータの書き込みをする場合、例えば、上述した時刻Ｔ１６と同様にすればよい。例えば、メモリセル４２に“１”のデータの書き込みをする場合、グローバルビット線ＳＡ＿ＧＢＬＢにＶＤＤを与えて、時刻Ｔ１６のようにすればよい。または、例えば、メモリセル４２に“０”のデータの書き込みをする場合、グローバルビット線ＳＡ＿ＧＢＬＢにＶＳＳを与えて、時刻Ｔ１６のようにすればよい。
＜記憶装置の構成例＞
本発明の一態様に係る半導体装置は、記憶装置に用いることができる。ここでは、上述で説明した半導体装置１１０を適用した、本発明の一態様に係る記憶装置について説明する。なお、以下に説明する記憶装置において、半導体装置１１０を適用する箇所については、上述した説明を適宜参照すればよいため、図面等において同じ符号を用いることで、説明を省略する場合がある。
図１４に、本発明の一態様に係る記憶装置１３０の構成例を示すブロック図を示す。図１４に示す、半導体装置１１０を適用した記憶装置１３０は、メモリアレイ２１と、駆動回路２２と、を有する。メモリアレイ２１は、素子層３０に設けられる複数の読み出し回路３５および切替回路３７と、素子層４１［１］乃至素子層４１［ｍ］に設けられる複数のメモリセル４２と、を有する。駆動回路２２は、素子層５０（図示せず）に設けられる。
図１４に示すメモリアレイ２１は、一例として、ｍ行ｎ列のマトリクス状に配置される、ｍ×ｎ個のメモリセル４２が設けられる。なお、ｍおよびｎはそれぞれ２以上の整数である。また、メモリアレイ２１は、一例として、列ごとに配置される、ｎ個の読み出し回路３５が設けられる。
図１４は、１行１列目のメモリセル４２をメモリセル４２［１，１］と示し、ｍ行ｎ列目のメモリセル４２をメモリセル４２［ｍ，ｎ］と示している。また、本実施の形態等では、任意の行を示す場合、ｉ行と記す場合がある。また、任意の列を示す場合、ｊ列と記す場合がある。よって、ｉは１以上ｍ以下の整数であり、ｊは１以上ｎ以下の整数である。また、本実施の形態等では、ｉ行ｊ列目のメモリセル４２をメモリセル４２［ｉ，ｊ］と示している。なお、本実施の形態等において、「ｉ＋α」（αは正または負の整数）と示す場合、「ｉ＋α」は、１を下回らずｍを超えない。同様に、「ｊ＋α」と示す場合、「ｊ＋α」は、１を下回らずｎを超えない。
また、図１４は、１列目に設けられる読み出し回路３５を読み出し回路３５［１］と示し、ｊ列目に設けられる読み出し回路３５を読み出し回路３５［ｊ］と示し、ｎ列目に設けられる読み出し回路３５を読み出し回路３５［ｎ］と示している。
また、メモリアレイ２１は、行方向に延在するｍ本のワード線ＷＬと、行方向に延在するｍ本の配線ＣＳＬと、列方向に延在するｎ本のローカルビット線ＬＢＬと、を備える。本実施の形態等では、１本目（１行目）に設けられるワード線ＷＬをワード線ＷＬ［１］と示し、ｍ本目（ｍ行目）に設けられるワード線ＷＬをワード線ＷＬ［ｍ］と示す。同様に、１本目（１行目）に設けられる配線ＣＳＬを配線ＣＳＬ［１］と示し、ｍ本目（ｍ行目）に設けられる配線ＣＳＬを配線ＣＳＬ［ｍ］と示す。同様に、１本目（１列目）に設けられるローカルビット線ＬＢＬをローカルビット線ＬＢＬ［１］と示し、ｎ本目（ｎ列目）に設けられるローカルビット線ＬＢＬをローカルビット線ＬＢＬ［ｎ］と示す。
ｉ行目に設けられるｎ個のメモリセル４２は、ｉ行目のワード線ＷＬ（ワード線ＷＬ［ｉ］）と、ｉ行目の配線ＣＳＬ（配線ＣＳＬ［ｉ］）と、に電気的に接続される。ｊ列目に設けられるｍ個のメモリセル４２は、ｊ列目のローカルビット線ＬＢＬ（ローカルビット線ＬＢＬ［ｊ］）に電気的に接続される。
ｊ列目に設けられる読み出し回路３５（読み出し回路３５［ｊ］）は、ｊ列目のローカルビット線ＬＢＬ（ローカルビット線ＬＢＬ［ｊ］）に電気的に接続される。切替回路３７は、グローバルビット線ＧＢＬ（図示せず）を介して、ｎ個の読み出し回路３５に電気的に接続される。また、切替回路３７は、グローバルビット線ＳＡ＿ＧＢＬを介して、駆動回路２２に含まれる、センスアンプ５５を備えた駆動回路５１に電気的に接続される。
駆動回路２２は、ＰＳＷ６２（パワースイッチ）、ＰＳＷ６３、および周辺回路７１を有する。周辺回路７１は、周辺回路８１、コントロール回路７２、および電圧生成回路７３を有する。
なお、周辺回路７１の一部は、素子層３０に設けられてもよい。
記憶装置１３０において、各回路、各信号、および各電圧は、適宜取捨することができる。また、他の回路、他の信号、および他の電圧を、適宜追加してもよい。信号ＢＷ、信号ＣＥ、信号ＧＷ、信号ＣＬＫ、信号ＷＡＫＥ、信号ＡＤＤＲ、信号ＷＤＡ、信号ＰＯＮ１、および信号ＰＯＮ２は、それぞれ、外部からの入力信号である。信号ＲＤＡは、外部への出力信号である。
信号ＣＬＫはクロック信号である。また、信号ＢＷ、信号ＣＥ、および信号ＧＷは制御信号である。信号ＣＥは、チップイネーブル信号である。信号ＧＷはグローバル書き込みイネーブル信号である。信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータである。信号ＲＤＡは読み出しデータである。信号ＰＯＮ１および信号ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１および信号ＰＯＮ２は、コントロール回路７２で生成してもよい。
コントロール回路７２は、記憶装置１３０の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷ、および信号ＢＷを論理演算して、記憶装置１３０の動作モード（例えば、書き込み動作、または、読み出し動作）を決定する。または、コントロール回路７２は、この動作モードが実行されるように、周辺回路８１の制御信号を生成する。
電圧生成回路７３は、負電圧を生成する機能を有する。信号ＷＡＫＥは、信号ＣＬＫの電圧生成回路７３への入力を制御する機能を有する。例えば、電圧生成回路７３は、信号ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路７３へ入力され、負電圧を生成する。
周辺回路８１は、メモリセル４２に対するデータの書き込みまたは読み出しをするための回路である。また周辺回路８１は、読み出し回路３５および切替回路３７を制御するための各種信号を出力する回路である。周辺回路８１は、行デコーダ８２、列デコーダ８４、行ドライバ８３、列ドライバ８５、入力回路８７、出力回路８８、および、センスアンプ５５を含む駆動回路５１、を有する。
行デコーダ８２および列デコーダ８４は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ８２は、アクセスする行を指定するための回路である。列デコーダ８４は、アクセスする列を指定するための回路である。行ドライバ８３は、行デコーダ８２が指定するワード線ＷＬを選択する機能を有する。列ドライバ８５は、例えば、データをメモリセル４２に書き込む機能、メモリセル４２からデータを読み出す機能、または、読み出したデータを保持する機能、などを有する。
入力回路８７は、信号ＷＤＡを保持する機能を有する。入力回路８７が保持するデータは、列ドライバ８５に出力される。入力回路８７の出力データが、メモリセル４２に書き込むデータ（データＤｉｎ）である。列ドライバ８５がメモリセル４２から読み出したデータ（データＤｏｕｔ）は、出力回路８８に出力される。出力回路８８は、データＤｏｕｔを保持する機能を有する。また、出力回路８８は、データＤｏｕｔを記憶装置１３０の外部に出力する機能を有する。出力回路８８から出力されるデータが、信号ＲＤＡである。
ＰＳＷ６２は、周辺回路７１へのＶＤＤの供給を制御する機能を有する。ＰＳＷ６３は、行ドライバ８３への電位ＶＨＭの供給を制御する機能を有する。ここでは、記憶装置１３０の高電源電位がＶＤＤであり、低電源電位は接地電位ＧＮＤである（または、ＶＳＳでもよい。）。また、電位ＶＨＭは、ワード線をＨレベルにするために用いられる高電源電位であり、ＶＤＤよりも高い。ＰＳＷ６２は、信号ＰＯＮ１によって、オン状態またはオフ状態に制御される。ＰＳＷ６３は、信号ＰＯＮ２によって、オン状態またはオフ状態に制御される。図１４では、周辺回路７１において、ＶＤＤが供給される電源ドメインの数は、一としているが、複数にすることもできる。この場合、駆動回路２２は、各電源ドメインに対してパワースイッチを設ければよい。
上述した半導体装置１１０の説明と同様に、素子層３０および素子層４１［１］乃至素子層４１［ｍ］のそれぞれは、素子層５０上の垂直方向に積層して配置することができる。
図１５Ａは、一例として、素子層５０上の垂直方向に、素子層３０と、５層（ｍ＝５）の素子層４１［１］乃至素子層４１［５］と、が積層して配置された記憶装置１３０を示す斜視図である。図１５Ａは、素子層４１［１］乃至素子層４１［５］のそれぞれに配置される、複数のメモリセル４２を図示している。また、素子層３０に配置される、複数の読み出し回路３５を図示している。また、Ｙ方向に延びて設けられるワード線ＷＬおよび配線ＣＳＬと、Ｚ方向（駆動回路２２が設けられる素子層５０上の垂直方向）に延びて設けられるローカルビット線ＬＢＬと、を図示している。なお、図面を見やすくするため、ワード線ＷＬおよび配線ＣＳＬは、記載を一部省略している。
図１５Ｂは、図１５Ａで図示した複数のローカルビット線ＬＢＬの一つに、電気的に接続される、読み出し回路３５と、複数のメモリセル４２と、の構成例を示す模式図である。また、図１５Ｂは、切替回路３７と、駆動回路２２に設けられる駆動回路５１と、を示している。切替回路３７は、グローバルビット線ＧＢＬを介して、読み出し回路３５に電気的に接続される。また、切替回路３７は、グローバルビット線ＳＡ＿ＧＢＬを介して、駆動回路５１に電気的に接続される。なお、図１５Ｂに示すように、一つのローカルビット線ＬＢＬに複数のメモリセル４２が電気的に接続される構成は、「メモリストリング」ともいう。
なお、ローカルビット線ＬＢＬは、メモリセル４２が有するトランジスタの半導体層に接して設けられる。または、ローカルビット線ＬＢＬは、メモリセル４２が有するトランジスタの半導体層のソースまたはドレインとして機能する領域に接して設けられる。または、ローカルビット線ＬＢＬは、メモリセル４２が有するトランジスタの半導体層のソースまたはドレインとして機能する領域と接して設けられる導電体に接して設けられる。つまり、ローカルビット線ＬＢＬは、素子層４１［１］乃至素子層４１［５］に設けられる複数のメモリセル４２の、それぞれが有するトランジスタのソースまたはドレインの他方と、読み出し回路３５と、を垂直方向に電気的に接続するための配線である。
本発明の一態様に係る記憶装置１３０は、上述で説明した半導体装置１１０を適用することで、センスアンプ５５を含む駆動回路２２上の垂直方向に、複数の読み出し回路３５および切替回路３７と、複数のメモリセル４２と、を積層して配置することができる。これによって、本発明の一態様に係る記憶装置１３０は、例えば、メモリ密度の向上、製造コストの低減、消費電力の低減、信号遅延の低減、および、小型化、などを図ることができる。
なお、本発明の一態様に係る半導体装置は、上述した半導体装置１１０に限定されない。また、本発明の一態様に係る記憶装置は、上述した記憶装置１３０に限定されない。本実施の形態で例示した構成例、動作例、およびそれらに対応する図面等は、少なくともその一部を、他の構成例、動作例、他の図面、および本明細書等に記載する他の実施の形態等と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る記憶装置について説明する。本実施の形態で説明する記憶装置は、上記の実施の形態２で説明した半導体装置１１０または記憶装置１３０の少なくとも一部を用いることができる。よって、上述した説明を適宜参照すればよい。
＜記憶装置の構成例＞
図１６Ａおよび図１６Ｂは、本発明の一態様に係る記憶装置１５０の構成例を説明する模式図である。
なお、図１６Ａに示す模式図において、記憶装置１５０を構成する各要素の配置を説明するため、Ｘ方向、Ｙ方向、およびＺ方向を規定している。Ｘ方向、Ｙ方向、およびＺ方向のそれぞれは、互いに垂直である。また、記憶装置１５０を構成する各要素の配置をわかりやすくするため、各要素同士を離して示している。
図１６Ａに示すように、記憶装置１５０は、一または複数のメモリアレイ部１５１を備える。なお、図１６Ａでは、一例として、４個のメモリアレイ部１５１が、記憶装置１５０内でＸ方向に配列されている様子を示している。
メモリアレイ部１５１は、一または複数のメモリ部１５２を備える。なお、図１６Ａでは、一例として、複数のメモリ部１５２が、メモリアレイ部１５１内でＹ方向に配列されている様子を示している。
なお、メモリアレイ部１５１には、上述した記憶装置１３０（図１５Ａを参照）を設けることができる。その場合、メモリ部１５２には、上述した半導体装置１１０（図８を参照）の少なくとも一部を設けることができる。
すなわち、メモリ部１５２は、例えば、図８乃至図１２に示す半導体装置１１０を適用することで、素子層５０に設けられたセンスアンプ５５と、素子層５０上のＺ方向に積層された素子層３０に設けられた読み出し回路３５と、素子層３０上のＺ方向に積層された複数の層（素子層４１［１］乃至素子層４１［ｍ］（ｍは２以上の整数））のそれぞれに設けられたメモリセル４２と、を備えることができる。つまり、メモリ部１５２内において、Ｚ方向に積層された素子層４１［１］乃至素子層４１［ｍ］のそれぞれの層毎に、複数のメモリセル４２が、Ｘ方向およびＹ方向にマトリクス状に配列されているといえる。なお、図１６Ａでは、一例として、メモリセル４２が設けられる層が４層（素子層４１［１］乃至素子層４１［４］）である様子を示している。
なお、メモリ部１５２は、素子層３０に切替回路３７を設けてもよいし、設けなくてもよい。メモリ部１５２は、切替回路３７を設けない場合、例えば、図８に示す半導体装置１１０において、グローバルビット線ＳＡ＿ＧＢＬとグローバルビット線ＧＢＬとが短絡され、グローバルビット線ＳＡ＿ＧＢＬＢとグローバルビット線ＧＢＬＢとが短絡された構成となる。
また、メモリ部１５２は、読み出し回路３５を設けなくてもよい場合がある。メモリ部１５２は、読み出し回路３５を設けない場合、例えば、図８に示す半導体装置１１０において、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとが短絡され、グローバルビット線ＧＢＬＢとローカルビット線ＬＢＬ＿ｐｒｅとが短絡された構成となる。
また、図１６Ａに示すように、記憶装置１５０は、メモリアレイ部１５１の周囲に、ワード線ドライバ部１５３と、カラムドライバ部１５４と、センスアンプドライバ部１５５と、読み出し回路ドライバ部１５６と、データセンスアンプ部１５７と、メモリコントローラ部１５８と、を備える。なお、図１６Ａでは、一例として、４個のメモリアレイ部１５１のそれぞれに対して、４個のワード線ドライバ部１５３のそれぞれと、４個のセンスアンプドライバ部１５５のそれぞれと、４個の読み出し回路ドライバ部１５６のそれぞれと、４個のデータセンスアンプ部１５７のそれぞれと、が配置されている様子を示している。なお、例えば、４個のメモリアレイ部１５１に対して、１個のワード線ドライバ部１５３と、１個のセンスアンプドライバ部１５５と、１個の読み出し回路ドライバ部１５６と、１個のデータセンスアンプ部１５７と、が配置されていてもよい。
ワード線ドライバ部１５３と、カラムドライバ部１５４と、センスアンプドライバ部１５５と、読み出し回路ドライバ部１５６と、データセンスアンプ部１５７と、メモリコントローラ部１５８と、のそれぞれは、素子層５０に設けることでき、かつ、素子層５０にチャネルが形成されるＳｉトランジスタを用いて構成することができる。
なお、記憶装置１５０は、例えば、上記の実施の形態２で説明した記憶装置１３０の少なくとも一部に対応する。例えば、ワード線ドライバ部１５３は、行デコーダ８２、および行ドライバ８３などに対応し、カラムドライバ部１５４は、列デコーダ８４、および列ドライバ８５などに対応し、センスアンプドライバ部１５５、読み出し回路ドライバ部１５６、およびデータセンスアンプ部１５７は、駆動回路５１、入力回路８７、および出力回路８８などに対応し、メモリコントローラ部１５８は、コントロール回路７２、および電圧生成回路７３などに対応する。
ワード線ドライバ部１５３は、Ｚ方向に積層された素子層４１［１］乃至素子層４１［ｍ］のいずれか一を選択し、かつ、Ｘ方向に配列された複数のメモリセル４２のいずれか一を選択して、選択されたメモリセル４２に対応するワード線ＷＬに、信号を与える機能を有する。ワード線ＷＬに与えられる信号によって、メモリセル４２に対するデータの書き込みまたは読み出しの動作が制御される。
図１６Ａでは、ワード線ドライバ部１５３が、素子層４１［１］乃至素子層４１［４］のそれぞれに設けられたメモリセル４２に対応するワード線ＷＬに信号を与える様子を、破線矢印で示している。また、図１６Ｂでは、ワード線ドライバ部１５３が、素子層４１［１］乃至素子層４１［４］のそれぞれに設けられたメモリセル４２に対応するワード線ＷＬに信号を与える様子を、ワード線ＷＬ［１］乃至ワード線ＷＬ［４］のそれぞれの符号を付して、実線矢印で示している。つまり、ワード線ドライバ部１５３は、素子層４１［１］乃至素子層４１［４］のいずれか一を選択して、対応するワード線ＷＬ［１］乃至ワード線ＷＬ［４］のいずれか一に、信号を与えることができる。例えば、素子層４１［１］を選択する場合、対応するワード線ＷＬ［１］に信号を与えればよい。同様に、例えば、素子層４１［４］を選択する場合、対応するワード線ＷＬ［４］に信号を与えればよい。
カラムドライバ部１５４は、Ｙ方向に配列された複数の半導体装置１１０のいずれか一を選択する機能を有する。例えば、カラムドライバ部１５４は、上述した半導体装置１１０における、信号ＣＳＥＬを出力することができる。つまり、カラムドライバ部１５４は、Ｙ方向に配列された複数の半導体装置１１０のいずれか一に信号ＣＳＥＬを与えることで、対応する半導体装置１１０を選択することができる。
センスアンプドライバ部１５５は、センスアンプ５５の動作を制御する機能を有する。例えば、センスアンプドライバ部１５５は、上述した半導体装置１１０における、信号ＥＱおよび信号ＥＱＢを出力することができる。また、配線ＳＡＰおよび配線ＳＡＮのそれぞれに与えられる電位を制御することができる。
読み出し回路ドライバ部１５６は、読み出し回路３５の動作を制御する機能を有する。例えば、読み出し回路ドライバ部１５６は、上述した半導体装置１１０における、信号ＭＵＸ、信号ＷＥ、および信号ＲＥを出力することができる。また、配線ＳＬに与えられる電位を制御することができる。
データセンスアンプ部１５７は、ワード線ドライバ部１５３と、カラムドライバ部１５４と、によって選択されたメモリセル４２に対して、データの書き込みまたは読み出しを行う機能を有する。
メモリコントローラ部１５８は、ワード線ドライバ部１５３と、カラムドライバ部１５４と、センスアンプドライバ部１５５と、読み出し回路ドライバ部１５６と、データセンスアンプ部１５７と、メモリコントローラ部１５８と、のそれぞれの動作を制御する機能を有する。
本発明の一態様に係る記憶装置は、上述した記憶装置１５０に限定されない。本実施の形態で例示した構成例、動作例、およびそれらに対応する図面等は、少なくともその一部を、他の構成例、動作例、他の図面、および本明細書等に記載する他の実施の形態等と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、チャネル形成領域に酸化物半導体を含むトランジスタ（ＯＳトランジスタ）について、説明する。なお、ＯＳトランジスタの説明において、チャネル形成領域にシリコンを含むトランジスタ（Ｓｉトランジスタともいう）との比較についても簡単に説明する。
〔ＯＳトランジスタ〕
ＯＳトランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、１×１０１８ｃｍ−３以下、好ましくは１×１０１７ｃｍ−３未満、より好ましくは１×１０１６ｃｍ−３未満、さらに好ましくは１×１０１３ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、かつ、１×１０−９ｃｍ−３以上である。なお、酸化物半導体中のキャリア濃度を低くする場合、当該酸化物半導体中の不純物濃度を低くすることで、当該酸化物半導体中の欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを、高純度真性または実質的に高純度真性という。なお、キャリア濃度の低い酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、例えば水素または窒素などが挙げられる。なお、酸化物半導体中の不純物とは、例えば、酸化物半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物といえる。
また、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に不純物または酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、ＯＳトランジスタは、酸化物半導体中の酸素欠損に水素が入った欠陥（以下、ＶＯＨと呼ぶ場合がある）を形成し、キャリアとなる電子を生成する場合がある。また、ＯＳトランジスタは、チャネル形成領域にＶＯＨが形成されると、チャネル形成領域中のドナー濃度が増加する場合がある。これによって、ＯＳトランジスタは、チャネル形成領域中のドナー濃度が増加するにつれ、しきい値電圧がばらつくことがある。このため、ＯＳトランジスタは、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、ノーマリーオン特性（ゲート電圧が０Ｖの時にドレイン電流が流れる特性）となりやすい。したがって、酸化物半導体中のチャネル形成領域では、不純物、酸素欠損、およびＶＯＨは、できる限り低減されていることが好ましい。
また、酸化物半導体のバンドギャップは、シリコンのバンドギャップ（代表的には１．１ｅＶ）よりも大きいことが好ましく、好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上、さらに好ましくは３．０ｅＶ以上である。シリコンよりも、バンドギャップの大きい酸化物半導体を用いることで、トランジスタのオフ電流（Ｉｏｆｆとも呼称する）を低減することができる。
また、Ｓｉトランジスタでは、トランジスタの微細化が進むにつれて、短チャネル効果（ＳＣＥ：Ｓｈｏｒｔ　Ｃｈａｎｎｅｌ　Ｅｆｆｅｃｔ）が発現する。そのため、Ｓｉトランジスタでは、微細化が困難となる。短チャネル効果が発現する要因の一つとして、シリコンのバンドギャップが小さいことが挙げられる。一方、ＯＳトランジスタは、バンドギャップの大きい半導体材料である、酸化物半導体を用いるため、短チャネル効果の抑制を図ることができる。別言すると、ＯＳトランジスタは、短チャネル効果がない、または短チャネル効果が極めて小さいトランジスタである。
なお、短チャネル効果とは、トランジスタの微細化（チャネル長の縮小）に伴って顕在化する電気特性の劣化である。短チャネル効果の具体例としては、例えば、しきい値電圧の低下、サブスレッショルドスイング値（Ｓ値と表記することがある）の増大、および漏れ電流の増大などがある。ここで、Ｓ値とは、サブスレッショルド領域において、ドレイン電圧が一定で、ドレイン電流を１桁変化させる際の、ゲート電圧の変化量をいう。
また、短チャネル効果に対する耐性の指標として、特性長（Ｃｈａｒａｃｔｅｒｉｓｔｉｃ　Ｌｅｎｇｔｈ）が広く用いられている。特性長とは、チャネル形成領域のポテンシャルの曲がりやすさの指標である。特性長が小さいほどポテンシャルが急峻に立ち上がるため、短チャネル効果に強いといえる。
ＯＳトランジスタは蓄積型のトランジスタであり、Ｓｉトランジスタは反転型のトランジスタである。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較して、ソース領域−チャネル形成領域間の特性長、およびドレイン領域−チャネル形成領域間の特性長が小さい。したがって、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に強い。すなわち、チャネル長の短いトランジスタを作製したい場合においては、ＯＳトランジスタは、Ｓｉトランジスタよりも好適である。
チャネル形成領域がｉ型または実質的にｉ型となるまで酸化物半導体のキャリア濃度を下げた場合においても、短チャネルのトランジスタでは、Ｃｏｎｄｕｃｔｉｏｎ−Ｂａｎｄ−Ｌｏｗｅｒｉｎｇ（ＣＢＬ）効果により、チャネル形成領域の伝導帯下端が下がるため、ソース領域またはドレイン領域と、チャネル形成領域と、の間の伝導帯下端のエネルギー差は、０．１ｅＶ以上０．２ｅＶ以下まで小さくなる可能性がある。これにより、ＯＳトランジスタは、チャネル形成領域がｎ−型の領域となり、ソース領域およびドレイン領域のそれぞれがｎ＋型の領域となる、ｎ＋／ｎ−／ｎ＋の蓄積型ｊｕｎｃｔｉｏｎ−ｌｅｓｓトランジスタ構造、または、ｎ＋／ｎ−／ｎ＋の蓄積型ｎｏｎ−ｊｕｎｃｔｉｏｎトランジスタ構造、と捉えることもできる。
ＯＳトランジスタは、上記の構造とすることで、微細化または高集積化しても、良好な電気特性を有することができる。例えば、ＯＳトランジスタは、ゲート長が、２０ｎｍ以下、１５ｎｍ以下、１０ｎｍ以下、７ｎｍ以下、または６ｎｍ以下であって、かつ、１ｎｍ以上、３ｎｍ以上、または５ｎｍ以上であっても、良好な電気特性を得ることができる。一方で、Ｓｉトランジスタは、短チャネル効果が発現するため、２０ｎｍ以下、または１５ｎｍ以下のゲート長とすることが困難な場合がある。したがって、ＯＳトランジスタは、Ｓｉトランジスタと比較して、チャネル長の短いトランジスタに用いることができる。なお、ゲート長とは、トランジスタ動作時にキャリアがチャネル形成領域内部を移動する方向における、ゲート電極の長さであり、トランジスタの平面視における、ゲート電極の底面の幅をいう。
また、ＯＳトランジスタを微細化することで、トランジスタの高周波特性を向上させることができる。具体的には、トランジスタの遮断周波数を向上させることができる。ＯＳトランジスタのゲート長が上記範囲のいずれかである場合、トランジスタの遮断周波数を、例えば室温環境下で、５０ＧＨｚ以上、好ましくは１００ＧＨｚ以上、さらに好ましくは１５０ＧＨｚ以上とすることができる。
以上の説明の通り、ＯＳトランジスタは、Ｓｉトランジスタと比較し、オフ電流が小さい、かつ、チャネル長の短いトランジスタの作製が可能である、といった優れた効果を有する。
本実施の形態に示す構成、構造、または方法等は、他の実施の形態等に示す構成、構造、または方法等と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、上記実施の形態で説明した半導体装置を用いることができる、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンター（Ｄａｔａ　Ｃｅｎｔｅｒ：ＤＣとも呼称する）について説明する。本発明の一態様の半導体装置を用いた、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターは、低消費電力化といった高性能化に有効である。
〔電子部品〕
図１７Ａは、電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図である。図１７Ａに示す電子部品７００は、モールド７１１内に半導体装置７１０を有している。図１７Ａは、電子部品７００の内部を示すために、一部の記載を省略している。電子部品７００は、モールド７１１の外側にランド７１２を有する。ランド７１２は、電極パッド７１３と電気的に接続されている。電極パッド７１３は、ワイヤ７１４によって、半導体装置７１０と電気的に接続されている。電子部品７００は、例えば、プリント基板７０２に実装される。このような電子部品が複数組み合わされて、それぞれの電子部品がプリント基板７０２上で電気的に接続されることで、実装基板７０４が完成する。
また、半導体装置７１０は、駆動回路層７１５と、記憶層７１６と、を有する。なお、記憶層７１６は、複数のメモリセルアレイが積層された構成である。駆動回路層７１５と、記憶層７１６と、が積層された構成は、モノリシックに積層した構成とすることができる。モノリシックに積層した構成では、例えば、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）などの貫通電極技術、および、Ｃｕ−Ｃｕ直接接合などの接合技術、を用いることなく、各層間を接続することができる。駆動回路層７１５と、記憶層７１６と、をモノリシックに積層した構成とすることで、例えば、プロセッサ上にメモリが直接形成される、いわゆるオンチップメモリの構成とすることができる。オンチップメモリの構成とすることで、プロセッサと、メモリと、のインターフェース部分の動作を高速にすることが可能となる。
また、オンチップメモリの構成とすることで、例えば、ＴＳＶなどの貫通電極を用いる技術と比較し、接続配線などのサイズを小さくすることが可能であるため、接続ピン数を増加させることも可能となる。接続ピン数を増加させることで、並列動作が可能となるため、メモリのバンド幅（メモリバンド幅ともいう）を向上させることが可能となる。
また、記憶層７１６が有する複数のメモリセルアレイを、ＯＳトランジスタを用いて形成し、当該複数のメモリセルアレイをモノリシックに積層することが好ましい。複数のメモリセルアレイをモノリシックに積層した構成とすることで、メモリのバンド幅、およびメモリのアクセスレイテンシの、いずれか一または双方を向上させることができる。なお、バンド幅とは、単位時間あたりのデータ転送量である。また、アクセスレイテンシとは、アクセスしてからデータのやり取りが始まるまでの時間である。なお、記憶層７１６にＳｉトランジスタを用いる構成の場合、ＯＳトランジスタと比較し、モノリシックに積層した構成とすることが困難である。そのため、モノリシックに積層した構成において、ＯＳトランジスタは、Ｓｉトランジスタよりも優れた構造であるといえる。
すなわち、ＯＳトランジスタは、Ｓｉトランジスタと比較し、広いメモリバンド幅の実現が可能である、といった優れた効果を有する。
なお、半導体装置７１０を、ダイと呼称してもよい。なお、本明細書等において、ダイとは、半導体チップの製造工程で、例えば円盤状の基板（ウエハともいう）などに回路パターンを形成し、さいの目状に切り分けて得られたチップ片を表す。なお、ダイに用いることのできる半導体材料として、例えば、シリコン、シリコンカーバイド、またはガリウムナイトライドなどが挙げられる。例えば、シリコン基板（シリコンウエハともいう）から得られたダイを、シリコンダイという場合がある。
図１７Ｂは、電子部品７３０の斜視図である。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の半導体装置７１０が設けられている。
電子部品７３０において、半導体装置７１０は、例えば、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などの記憶装置として用いることができる。また、半導体装置７３５は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、またはＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）などの集積回路（例えば、演算装置、制御装置、または信号処理装置など）として用いることができる。
パッケージ基板７３２は、例えば、セラミックス基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１は、例えば、シリコンインターポーザ、または樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、当該複数の配線のそれぞれを介して、端子ピッチの異なる複数の集積回路のそれぞれを電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路と、パッケージ基板７３２に設けられた電極と、を電気的に接続する機能を有する。これらのことから、インターポーザ７３１を、「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１は、貫通電極を設けることで、当該貫通電極を用いて、集積回路と、パッケージ基板７３２と、を電気的に接続する場合もある。また、インターポーザ７３１は、シリコンインターポーザを用いる場合、貫通電極として、ＴＳＶを用いることもできる。
インターポーザ７３１は、シリコンインターポーザを用いることが好ましい。シリコンインターポーザは、能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。また、シリコンインターポーザは、配線形成を半導体プロセスで行うことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭは、広いメモリバンド幅を実現するために、多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザは、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザは、シリコンインターポーザを用いることが好ましい。
また、例えば、シリコンインターポーザを用いた、ＳｉＰまたはＭＣＭなどは、集積回路とインターポーザとの間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは、表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザとの間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）は、シリコンインターポーザを用いることが好ましい。
一方で、例えば、シリコンインターポーザ、およびＴＳＶなどを用いて端子ピッチの異なる複数の集積回路を電気的に接続する場合、当該端子ピッチの幅などのスペースが必要となる。そのため、電子部品７３０のサイズを小さくしようとした場合、上記の端子ピッチの幅が問題になり、広いメモリバンド幅を実現するために必要な多くの配線を設けることが、困難になる場合がある。そこで、上述したように、ＯＳトランジスタを用いてモノリシックに積層した構成が好適である。また、ＴＳＶを用いて積層したメモリセルアレイと、モノリシックに積層したメモリセルアレイと、を組み合わせた複合化構造としてもよい。
電子部品７３０を実装した基板は、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合、インターポーザ７３１上に設ける集積回路は、高さを揃えることが好ましい。例えば、電子部品７３０は、半導体装置７１０と半導体装置７３５との高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２は、底部に電極７３３を設けてもよい。図１７Ｂは、電極７３３を半田ボールで形成する例を示している。電子部品７３０は、パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。なお、電極７３３は、導電性のピンで形成してもよい。電子部品７３０は、パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡまたはＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
〔電子機器〕
図１８Ａは、電子機器６５００の斜視図である。図１８Ａに示す電子機器６５００は、スマートフォンとして用いることのできる携帯情報端末機である。電子機器６５００は、例えば、筐体６５０１、表示部６５０２、電源ボタン６５０３、ボタン６５０４、スピーカ６５０５、マイク６５０６、カメラ６５０７、光源６５０８、および制御装置６５０９などを有する。なお、制御装置６５０９としては、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、例えば、表示部６５０２、または制御装置６５０９などに適用することができる。本発明の一態様の半導体装置を、制御装置６５０９に用いることで、消費電力を低減させることができるため好適である。
図１８Ｂは、電子機器６６００の斜視図である。図１８Ｂに示す電子機器６６００は、ノート型パーソナルコンピュータとして用いることのできる情報端末機である。電子機器６６００は、例えば、筐体６６１１、キーボード６６１２、ポインティングデバイス６６１３、外部接続ポート６６１４、表示部６６１５、および制御装置６６１６などを有する。なお、制御装置６６１６としては、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を有する。本発明の一態様の半導体装置は、例えば、制御装置６５０９、または制御装置６６１６などに適用することができる。本発明の一態様の半導体装置を、制御装置６６１６に用いることで、消費電力を低減させることができるため好適である。
〔大型計算機〕
図１８Ｃは、大型計算機５６００の斜視図である。図１８Ｃに示す大型計算機５６００には、ラック５６１０に、ラックマウント型の計算機５６２０が複数格納されている。なお、大型計算機５６００を、スーパーコンピュータと呼称してもよい。
図１８Ｄは、計算機５６２０の構成例を説明する斜視図である。図１８Ｄにおいて、計算機５６２０は、マザーボード５６３０を有する。マザーボード５６３０は、複数のスロット５６３１と、複数の接続端子（図示しない。）と、を有する。スロット５６３１には、ＰＣカード５６２１が挿入されている。加えて、ＰＣカード５６２１は、接続端子５６２３、接続端子５６２４、および接続端子５６２５を有し、それぞれ、マザーボード５６３０に接続されている。
図１８Ｅに示すＰＣカード５６２１は、例えば、ＣＰＵ、ＧＰＵ、および記憶装置などを備えた処理ボードの一例である。ＰＣカード５６２１は、ボード５６２２を有する。また、ボード５６２２は、接続端子５６２３と、接続端子５６２４と、接続端子５６２５と、半導体装置５６２６と、半導体装置５６２７と、半導体装置５６２８と、接続端子５６２９と、を有する。なお、図１８Ｅには、半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８以外の半導体装置を図示しているが、それらの半導体装置については、以下に記載する半導体装置５６２６、半導体装置５６２７、および半導体装置５６２８の説明を参照すればよい。
接続端子５６２９は、マザーボード５６３０のスロット５６３１に挿入することができる形状を有しており、接続端子５６２９は、ＰＣカード５６２１とマザーボード５６３０とを接続するためのインターフェースとして機能する。接続端子５６２９の規格としては、例えば、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ　Ｃｏｍｐｏｎｅｎｔ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　Ｅｘｐｒｅｓｓ）などが挙げられる。
接続端子５６２３、接続端子５６２４、および接続端子５６２５のそれぞれは、例えば、ＰＣカード５６２１に対して、電力供給または信号入力などを行うためのインターフェースとすることができる。また、例えば、ＰＣカード５６２１によって計算された信号の出力などを行うためのインターフェースとすることができる。接続端子５６２３、接続端子５６２４、および接続端子５６２５のそれぞれの規格としては、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ　ＡＴＡ）、またはＳＣＳＩ（Ｓｍａｌｌ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。また、接続端子５６２３、接続端子５６２４、および接続端子５６２５のそれぞれから映像信号を出力する場合、それぞれの規格としては、例えば、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などが挙げられる。
半導体装置５６２６は、信号の入出力を行う端子（図示しない。）を有しており、当該端子をボード５６２２が備えるソケット（図示しない。）に対して差し込むことで、半導体装置５６２６とボード５６２２を電気的に接続することができる。
半導体装置５６２７は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２７とボード５６２２とを電気的に接続することができる。半導体装置５６２７としては、例えば、ＦＰＧＡ、ＧＰＵ、またはＣＰＵなどが挙げられる。半導体装置５６２７として、例えば、上述した電子部品７３０を用いることができる。
半導体装置５６２８は、複数の端子を有しており、当該端子をボード５６２２が備える配線に対して、例えば、リフロー方式のはんだ付けを行うことで、半導体装置５６２８とボード５６２２とを電気的に接続することができる。半導体装置５６２８としては、例えば、記憶装置などが挙げられる。半導体装置５６２８として、例えば、上述した電子部品７００を用いることができる。
大型計算機５６００は、並列計算機としても機能できる。大型計算機５６００を並列計算機として用いることで、例えば、人工知能の学習および推論に必要な大規模の計算を行うことができる。
〔宇宙用機器〕
本発明の一態様の半導体装置は、例えば、情報を処理し、かつ記憶する機器などの宇宙用機器に用いることができる。
本発明の一態様の半導体装置は、ＯＳトランジスタを含むことができる。当該ＯＳトランジスタは、放射線照射による電気特性の変動が小さい。つまり、当該ＯＳトランジスタは、放射線に対する耐性が高いため、放射線が入射しうる環境において好適である。例えば、ＯＳトランジスタは、宇宙空間で使用する場合に好適である。
図１９は、宇宙用機器の一例として、人工衛星６８００を示している。人工衛星６８００は、機体６８０１と、ソーラーパネル６８０２と、アンテナ６８０３と、二次電池６８０５と、制御装置６８０７と、を有する。なお、図１９は、宇宙空間に惑星６８０４を例示している。なお、宇宙空間とは、例えば、高度１００ｋｍ以上を指すが、本明細書等に記載の宇宙空間は、熱圏、中間圏、および成層圏を含んでもよい。
また、図１９には、図示していないが、二次電池６８０５に、バッテリマネジメントシステム（ＢＭＳともいう）、またはバッテリ制御回路を設けてもよい。上述のバッテリマネジメントシステム、またはバッテリ制御回路に、ＯＳトランジスタを用いると、消費電力が低く、かつ宇宙空間においても高い信頼性を有するため好適である。
また、宇宙空間は、地上に比べて１００倍以上、放射線量の高い環境である。なお、放射線は、例えば、Ｘ線もしくはガンマ線に代表される電磁波（電磁放射線）、または、アルファ線、ベータ線、中性子線、陽子線、重イオン線、もしくは中間子線などに代表される粒子放射線、が挙げられる。
ソーラーパネル６８０２は、太陽光が照射されることにより、人工衛星６８００が動作するために必要な電力が生成される。しかしながら、例えば、ソーラーパネル６８０２に太陽光が照射されない状況、またはソーラーパネル６８０２に照射される太陽光の光量が少ない状況では、ソーラーパネル６８０２は、生成される電力が少なくなる。よって、人工衛星６８００は、動作するために必要な電力が生成されない可能性がある。ソーラーパネル６８０２で生成される電力が少ない状況下であっても人工衛星６８００を動作させるために、人工衛星６８００は、二次電池６８０５を設けるとよい。なお、ソーラーパネル６８０２は、太陽電池モジュールと呼ばれる場合がある。
人工衛星６８００は、信号を生成することができる。当該信号は、アンテナ６８０３を介して送信される。また、例えば、地上に設けられた受信機、または他の人工衛星は、当該信号を受信することができる。例えば、受信機は、人工衛星６８００が送信した信号を受信することにより、当該受信機の位置を測定することができる。以上より、人工衛星６８００は、衛星測位システムを構成することができる。
また、制御装置６８０７は、人工衛星６８００を制御する機能を有する。制御装置６８０７としては、例えば、ＣＰＵ、ＧＰＵ、および記憶装置の中から選ばれるいずれか一または複数を用いて構成される。なお、制御装置６８０７は、本発明の一態様であるＯＳトランジスタを含む半導体装置を用いると好適である。ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線照射による電気特性の変動が小さい。つまり、ＯＳトランジスタは、放射線が入射しうる環境においても信頼性が高いため好適である。
すなわち、ＯＳトランジスタは、Ｓｉトランジスタと比較し、放射線耐性が高い、といった優れた効果を有する。
また、人工衛星６８００は、センサを有する構成とすることができる。例えば、人工衛星６８００は、可視光センサを有する構成とすることにより、地上に設けられている物体に当たって反射された太陽光を検出する機能を有することができる。また、人工衛星６８００は、熱赤外センサを有する構成とすることにより、地表から放出される熱赤外線を検出する機能を有することができる。以上より、人工衛星６８００は、例えば、地球観測衛星としての機能を有することができる。
なお、本実施の形態においては、宇宙用機器の一例として、人工衛星について例示したがこれに限定されない。本発明の一態様の半導体装置は、例えば、宇宙船、宇宙カプセル、または宇宙探査機などの宇宙用機器に用いることができる。
〔データセンター〕
本発明の一態様の半導体装置は、例えば、データセンターなどに適用されるストレージシステムに用いることができる。データセンターは、例えば、データの不変性を保障するなど、データの長期的な管理を行うことが求められる。長期的なデータを管理する場合、例えば、膨大なデータを記憶するためのストレージおよびサーバの設置、データを保持するための安定した電源の確保、または、データの保持に要する冷却設備の確保、などが必要となる。そのため、例えば、データセンターの建屋の大型化が必要となる。
データセンターに適用されるストレージシステムに本発明の一態様の半導体装置を用いることにより、データの保持に要する電力の低減、および、データを保持する当該半導体装置の小型化、を図ることができる。そのため、例えば、ストレージシステムの小型化、データを保持するための電源の小型化、および、冷却設備の小規模化、などを図ることができる。そのため、データセンターの省スペース化を図ることができる。
また、本発明の一態様の半導体装置は、消費電力が少ないため、回路からの発熱を低減することができる。よって、当該発熱による、その回路自体、周辺回路、および周辺モジュールへの悪影響を低減できる。また、本発明の一態様の半導体装置を用いることにより、高温環境下においても動作が安定したデータセンターを実現できる。よって、データセンターの信頼性を高めることができる。
図２０にデータセンターに適用可能なストレージシステムを示す。図２０に示すストレージシステム７０００は、ホスト７００１（Ｈｏｓｔ　Ｃｏｍｐｕｔｅｒと図示）として複数のサーバ７００１ｓｂを有する。また、ストレージ７００３（Ｓｔｏｒａｇｅと図示）として複数の記憶装置７００３ｍｄを有する。また、ホスト７００１とストレージ７００３とが、ストレージエリアネットワーク７００４（ＳＡＮ：Ｓｔｏｒａｇｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋと図示）およびストレージ制御回路７００２（Ｓｔｏｒａｇｅ　Ｃｏｎｔｒｏｌｌｅｒと図示）を介して接続されている。
ホスト７００１は、ストレージ７００３に記憶されているデータにアクセスするコンピュータに相当する。ホスト７００１同士は、ネットワークで互いに接続されていてもよい。
ストレージ７００３は、フラッシュメモリを用いることで、データへのアクセススピード、つまりデータの書き込みまたは読み出しに要する時間を短くしているものの、当該時間は、ストレージ内のキャッシュメモリとして用いることのできるＤＲＡＭが要する時間に比べて格段に長い。ストレージシステムでは、ストレージ７００３のアクセススピードの長さの問題を解決するために、通常ストレージ内にキャッシュメモリを設けてデータの書き込みまたは読み出しに要する時間を短くしている。
上述のキャッシュメモリは、ストレージ制御回路７００２およびストレージ７００３内に用いられる。ホスト７００１とストレージ７００３との間でやり取りされるデータは、ストレージ制御回路７００２およびストレージ７００３内の当該キャッシュメモリに記憶されたのち、ホスト７００１またはストレージ７００３に出力される。
上述のキャッシュメモリのデータを記憶するためのトランジスタとして、ＯＳトランジスタを用いてデータに応じた電位を保持する構成とすることで、当該キャッシュメモリのリフレッシュする頻度を下げ、かつ、当該キャッシュメモリの消費電力を小さくすることができる。また、メモリセルアレイが積層された構成とすることで、当該キャッシュメモリの小型化が可能である。
なお、本発明の一態様の半導体装置を、電子部品、電子機器、大型計算機、宇宙用機器、およびデータセンターの中から選ばれるいずれか一または複数に適用することで、消費電力の低減を図ることができる。そのため、半導体装置の高性能化、または高集積化に伴うエネルギー需要の増加が見込まれる中、本発明の一態様の半導体装置を用いることで、二酸化炭素（ＣＯ２）に代表される、温室効果ガスの排出量を低減させることも可能となる。また、本発明の一態様の半導体装置は、低消費電力であるため、地球温暖化対策としても有効である。
本実施の形態に示す構成、構造、または方法等は、他の実施の形態等に示す構成、構造、または方法等と適宜組み合わせて用いることができる。
本実施例では、実際に作製した３Ｄメモリ（３次元メモリ）について説明する。作製した３Ｄメモリは、Ｓｉトランジスタが設けられた基板の上に、１層のＯＳ−Ｐｌａｎａｒ−ＦＥＴ層（ＯＳ−Ｐｌａｎａｒ−ＦＥＴ（プレーナ型のＯＳトランジスタ）が設けられた層）と、２層のＯＳ−ＶＦＥＴ層（ＯＳ−ＶＦＥＴ（縦型のＯＳトランジスタ）が設けられた層）と、がモノリシックに積層された構成であり、異なる種類のＯＳトランジスタが形成された構成である。なお、作製した３Ｄメモリは、１Ｍｂｉｔの記憶容量を有する。
ＯＳ−ＶＦＥＴ層に、１ＯＳ１Ｃ（一つのＯＳトランジスタ（アクセストランジスタ）および一つの容量（セル容量））の構成のＤＲＡＭ型のメモリセルを形成した。つまり、作製した３Ｄメモリは、メモリセルが縦方向に重なって（基板の面に対して垂直方向に積層して）設けられた構成である。
ＯＳ−Ｐｌａｎａｒ−ＦＥＴ層に、一次センスアンプ（１ｓｔ−ＳＡ）を形成した。つまり、作製した３Ｄメモリは、ＯＳ−ＶＦＥＴと、ＯＳ−Ｐｌａｎａｒ−ＦＥＴと、のヘテロジニアス（異種混在）の構成である。
よって、作製した３Ｄメモリは、メモリセルがモノリシックに積層された構成であり、かつ、メモリセルに書き込んだデータを長期間記憶し続ける（長時間保持する）ことが可能な構成である。
基板に、ＳｉトランジスタのＣＭＯＳで、二次センスアンプ（２ｎｄ−ＳＡ）を形成した。また、Ｓｉトランジスタの配線工程（ＢＥＯＬ：Ｂａｃｋ　Ｅｎｄ　Ｏｆ　Ｌｉｎｅ）の後に、ＯＳ−Ｐｌａｎａｒ−ＦＥＴ、およびＯＳ−ＶＦＥＴを形成した。つまり、作製した３Ｄメモリは、Ｓｉトランジスタで形成された２ｎｄ−ＳＡと、ＯＳ−Ｐｌａｎａｒ−ＦＥＴで形成された１ｓｔ−ＳＡと、ＯＳ−ＶＦＥＴで形成されたメモリセルと、が互いにビアで電気的に接続された構成である。
よって、作製した３Ｄメモリは、２ｎｄ−ＳＡと、１ｓｔ−ＳＡと、メモリセルと、の間の接続数（互いに電気的に接続する配線の数）を多くすることができるため、広いバンド幅の３Ｄメモリを実現することが可能な構成である。
なお、作製した３Ｄメモリに、上述した実施の形態等に示す半導体装置および記憶装置の少なくとも一部を用いた。よって、本実施例において、上述した実施の形態等の説明を適宜参照すればよいため、説明を省略する場合がある。
図２１、および図３０は、作製した３Ｄメモリの構成を説明する模式図である。図２１、および図３０に示すように、ＳｉトランジスタのＣＭＯＳを設けた基板（基板Ｓｉ−ＳＵＢ）の上に、配線層（Ｒｏｕｔｉｎｇ）と、１層のＯＳ−Ｐｌａｎａｒ−ＦＥＴ層（制御回路層ＯＳ−ＣＬ）と、２層のＯＳ−ＶＦＥＴ層（メモリ層ＯＳ−ＭＬ１、およびメモリ層ＯＳ−ＭＬ２）と、をモノリシックに積層した３Ｄメモリを作製した。
図２２Ａおよび図２２Ｂは、メモリ層ＯＳ−ＭＬ１およびメモリ層ＯＳ−ＭＬ２のそれぞれに形成したメモリセルＭＥＭ−ＣＥＬＬの、平面模式図および断面模式図である。メモリセルＭＥＭ−ＣＥＬＬは、アクセストランジスタとして機能するトランジスタＯＳ−ＶＦＥＴと、セル容量として機能する容量３Ｄ−ＭＩＭと、を有する。
メモリセルＭＥＭ−ＣＥＬＬに、上述した図４Ａ乃至図４Ｃに示すメモリセル４２を用いた。つまり、トランジスタＯＳ−ＶＦＥＴは、トランジスタ４３に対応し、容量３Ｄ−ＭＩＭは、容量素子４４に対応する。また、トランジスタＯＳ−ＶＦＥＴのゲートとして機能する電極ＧＥは、導電体２６０に対応し、ソースまたはドレインの一方として機能する領域に電気的に接続される電極ＢＥは、導電体４２０に対応し、ソースまたはドレインの他方として機能する領域に電気的に接続される電極ＴＥは、導電体２４０に対応し、チャネルが形成される領域を有する半導体層ＯＳは、酸化物半導体２３０に対応する。
電極ＧＥは、メモリセルＭＥＭ−ＣＥＬＬのワード線ＷＬとして機能する。電極ＴＥは、メモリセルＭＥＭ−ＣＥＬＬのローカルビット線ＬＢＬとして機能する。
なお、メモリセル４２の構成を用いることで、４Ｆ２のセルサイズでレイアウトしたメモリセルを実現することができた。
図２２Ｃは、制御回路層ＯＳ−ＣＬに設けたトランジスタＯＳ−Ｐｌａｎａｒ−ＦＥＴの平面模式図である。トランジスタＯＳ−Ｐｌａｎａｒ−ＦＥＴに、上述した図３Ａおよび図３Ｂに示すトランジスタ５００を用いた。つまり、トップゲート（単に、ゲートともいう）として機能する電極ＴＧは、導電体５６０に対応し、ボトムゲートとして機能する電極ＢＧは、導電体５０３に対応し、ソースおよびドレインの一方または他方として機能する、領域ＳＤ１および領域ＳＤ２のそれぞれは、領域５４３ａおよび領域５４３ｂの一方または他方に対応する。
図２３Ａは、作製した３Ｄメモリの一部の断面ＳＴＥＭ（Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）像である。図２３Ｂは、図２３Ａにおいて一点鎖線ＡＲＡ１で囲んだ領域付近の拡大図である。図２３Ａおよび図２３Ｂに示すように、基板Ｓｉ−ＳＵＢの上にＢＥＯＬで配線層（Ｒｏｕｔｉｎｇ）が形成され、さらに、制御回路層ＯＳ−ＣＬと、メモリ層ＯＳ−ＭＬ１と、メモリ層ＯＳ−ＭＬ２と、がモノリシックに積層されていることを確認した。また、トランジスタＯＳ−ＶＦＥＴ、および容量３Ｄ−ＭＩＭを有するメモリセルＭＥＭ−ＣＥＬＬと、トランジスタＯＳ−Ｐｌａｎａｒ−ＦＥＴと、が形成されていることを確認した。
図２４Ａは、メモリ層ＯＳ−ＭＬ２に形成したトランジスタＯＳ−ＶＦＥＴのＩｄ−Ｖｇ特性である。当該トランジスタは、チャネル長４０ｎｍであり、チャネル幅６０πｎｍ（約１８８ｎｍ）（開口径６０ｎｍΦ）である。図２４Ｂは、メモリ層ＯＳ−ＭＬ１に形成したトランジスタＯＳ−ＶＦＥＴのＩｄ−Ｖｇ特性である。当該トランジスタは、チャネル長４０ｎｍであり、チャネル幅６０πｎｍ（約１８８ｎｍ）（開口径６０ｎｍΦ）である。図２４Ｃは、制御回路層ＯＳ−ＣＬに形成したトランジスタＯＳ−Ｐｌａｎａｒ−ＦＥＴのＩｄ−Ｖｇ特性である。当該トランジスタは、チャネル長６０ｎｍであり、チャネル幅６０ｎｍである。
図２４Ａ、図２４Ｂ、および図２４Ｃのそれぞれにおいて、横軸はゲートとソースとの間の電圧（ゲート電圧Ｖｇ）を示し、縦軸はドレインからソースに流れる電流（ドレイン電流Ｉｄ）を示している。
図２４Ａおよび図２４Ｂのそれぞれには、ドレインとソースとの間の電圧（ドレイン電圧Ｖｄ）を１．２Ｖとし、ゲート電圧Ｖｇを−１．５Ｖから２．５Ｖの範囲で変化させた際の、ドレイン電流Ｉｄを示している。ここで、線ＰＬ１ａ、および線ＰＬ２ａは、図２２Ｄに示すように、電極ＴＥに１．２Ｖを印加し、電極ＢＥに０Ｖを印加した場合（すなわち、半導体層ＯＳの上方の領域がドレインとして機能することで、ドレイン電流が上方から下方に流れる場合）のＩｄ−Ｖｇ特性である。また、線ＰＬ１ｂ、および線ＰＬ２ｂは、図２２Ｅに示すように、電極ＢＥに１．２Ｖを印加し、電極ＴＥに０Ｖを印加した場合（すなわち、半導体層ＯＳの下方の領域がドレインとして機能することで、ドレイン電流Ｉｄが下方から上方に流れる場合）のＩｄ−Ｖｇ特性である。
図２４Ａおよび図２４Ｂに示すＩｄ−Ｖｇ特性より、トランジスタＯＳ−ＶＦＥＴにおいて、スイッチング動作ができることを確認した。また、ドレイン電流Ｉｄが流れる向きによって異なるＩｄ−Ｖｇ特性が得られることを確認した。
図２４Ｃには、ドレイン電圧Ｖｄを１．２Ｖとし、ゲート電圧Ｖｇを−１．０Ｖから３．０Ｖの範囲で変化させた際の、ドレイン電流Ｉｄを示している。ここで、線ＰＬ３ａ、線ＰＬ３ｂ、線ＰＬ３ｃ、線ＰＬ３ｄ、線ＰＬ３ｅ、線ＰＬ３ｆ、および線ＰＬ３ｇは、それぞれ、ボトムゲートとソースとの間の電圧（ボトムゲート電圧Ｖｂｇ）を、−４．５Ｖから４．５Ｖの範囲で１．５Ｖごとに変化させた場合のＩｄ−Ｖｇ特性である。例えば、線ＰＬ３ａはボトムゲート電圧Ｖｂｇを−４．５Ｖとした場合のＩｄ−Ｖｇ特性であり、線ＰＬ３ｂはボトムゲート電圧Ｖｂｇを−３．０Ｖとした場合のＩｄ−Ｖｇ特性であり、線ＰＬ３ｃはボトムゲート電圧Ｖｂｇを−１．５Ｖとした場合のＩｄ−Ｖｇ特性であり、線ＰＬ３ｄはボトムゲート電圧Ｖｂｇを０Ｖとした場合のＩｄ−Ｖｇ特性であり、線ＰＬ３ｅはボトムゲート電圧Ｖｂｇを１．５Ｖとした場合のＩｄ−Ｖｇ特性であり、線ＰＬ３ｆはボトムゲート電圧Ｖｂｇを３．０Ｖとした場合のＩｄ−Ｖｇ特性であり、線ＰＬ３ｇはボトムゲート電圧Ｖｂｇを４．５Ｖとした場合のＩｄ−Ｖｇ特性である。
図２４Ｃに示すＩｄ−Ｖｇ特性より、トランジスタＯＳ−Ｐｌａｎａｒ−ＦＥＴにおいて、ボトムゲート電圧Ｖｂｇによってしきい値電圧の制御ができることを確認した。
図２５Ａ乃至図２５Ｃは、作製した３Ｄメモリの構成を説明する図である。なお、図２５Ａ乃至図２５Ｃに示す作製した３Ｄメモリの構成については、例えば、上述した図３Ａ乃至図５Ｂ、図８乃至図１２Ｂ、図１６Ａ、および図１６Ｂなどの説明を適宜参照すればよい。
図２５Ａは、メモリユニットＭＥＭ−ＵＮＩＴの構成を説明する回路図である。メモリユニットＭＥＭ−ＵＮＩＴは、４個のメモリセルＭＥＭ−ＣＥＬＬと、１個の一次センスアンプ１ｓｔ−ＳＡと、を有する。
一次センスアンプ１ｓｔ−ＳＡは、トランジスタＭ９３１と、トランジスタＭ９３２と、トランジスタＭ９３３と、トランジスタＭ９３４と、を有する。トランジスタＭ９３１、トランジスタＭ９３２、トランジスタＭ９３３、およびトランジスタＭ９３４のそれぞれは、トランジスタＯＳ−Ｐｌａｎａｒ−ＦＥＴである。一次センスアンプ１ｓｔ−ＳＡは、ローカルビット線ＬＢＬと、グローバルビット線ＧＢＬと、配線ＳＬと、のそれぞれに電気的に接続される。また、トランジスタＭ９３２のゲート、トランジスタＭ９３３のゲート、およびトランジスタＭ９３４のゲートには、それぞれ、信号ＲＥ、信号ＷＥ、および信号ＭＵＸが与えられる。
なお、メモリユニットＭＥＭ−ＵＮＩＴに、上述した実施の形態等に示す半導体装置を用いた。つまり、メモリセルＭＥＭ−ＣＥＬＬは、メモリセル４２に対応し、一次センスアンプ１ｓｔ−ＳＡは、読み出し回路３５に対応する。
図２５Ｂは、メモリセンスアンプＭＥＭ−ＳＡの構成を説明する回路図である。メモリセンスアンプＭＥＭ−ＳＡは、８個のメモリユニットＭＥＭ−ＵＮＩＴと、スイッチ回路ＢＬＳＷと、二次センスアンプ２ｎｄ−ＳＡと、を有する。なお、図２５Ｂでは、代表して４個のメモリユニットＭＥＭ−ＵＮＩＴを図示している。
８個のメモリユニットＭＥＭ−ＵＮＩＴのうちの４個は、グローバルビット線ＧＢＬに電気的に接続され、残りの４個は、グローバルビット線ＧＢＬＢに電気的に接続される。すなわち、グローバルビット線ＧＢＬ、およびグローバルビット線ＧＢＬＢのそれぞれに、４個の一次センスアンプ１ｓｔ−ＳＡが電気的に接続される。なお、グローバルビット線ＧＢＬＢに電気的に接続されるメモリユニットＭＥＭ−ＵＮＩＴは、ローカルビット線ＬＢＬに換えて、ローカルビット線ＬＢＬＢを有する。
スイッチ回路ＢＬＳＷは、トランジスタＭ９１０と、トランジスタＭ９１１と、トランジスタＭ９１２と、を有する。トランジスタＭ９１０、トランジスタＭ９１１、およびトランジスタＭ９１２のそれぞれは、トランジスタＯＳ−Ｐｌａｎａｒ−ＦＥＴである。スイッチ回路ＢＬＳＷは、グローバルビット線ＧＢＬと、グローバルビット線ＧＢＬＢと、グローバルビット線ＳＡ＿ＧＢＬと、グローバルビット線ＳＡ＿ＧＢＬＢと、のそれぞれに、電気的に接続される。また、トランジスタＭ９１０のゲート、トランジスタＭ９１１のゲート、およびトランジスタＭ９１２のゲートには、それぞれ、信号ＳＷ０、信号ＳＷ１、および信号ＳＷ２が与えられる。
なお、一次センスアンプ１ｓｔ−ＳＡ、およびスイッチ回路ＢＬＳＷは、それぞれの回路機能に応じて、それぞれが有するトランジスタＯＳ−Ｐｌａｎａｒ−ＦＥＴのボトムゲート電圧Ｖｂｇを制御することでしきい値電圧を調整することができる構成である。
二次センスアンプ２ｎｄ−ＳＡは、グローバルビット線ＳＡ＿ＧＢＬと、グローバルビット線ＳＡ＿ＧＢＬＢと、のそれぞれに、電気的に接続される。
なお、メモリセンスアンプＭＥＭ−ＳＡに、上述した実施の形態等に示す半導体装置を用いた。つまり、スイッチ回路ＢＬＳＷは、切替回路３７に対応し、二次センスアンプ２ｎｄ−ＳＡは、駆動回路５１に対応する。
図２５Ｃは、作製した３Ｄメモリの構成を示す模式図である。作製した３Ｄメモリは、１Ｍｂｉｔのメモリアレイと、ワード線ドライバ部（Ｒｏｗ　ｄｒｉｖｅｒ）と、カラムドライバ部（Ｃｏｌｕｍｎ　ｄｒｉｖｅｒ）と、センスアンプドライバ部（ＳＡ　ｄｒｉｖｅｒ）と、読み書きドライバ部（Ｗ／Ｒ　ｄｒｉｖｅｒ）と、メモリコントローラ部（Ｃｏｎｔｒｏｌｌｅｒ）と、を有する。
１Ｍｂｉｔのメモリアレイは、列方向（Ｘ方向）に配列された３２個のメモリサブアレイＭＥＭ−ＳＵＢＡＲＹを有する。３２個のメモリサブアレイＭＥＭ−ＳＵＢＡＲＹは、それぞれ、３２Ｋｂｉｔの記憶容量を有する。なお、図２５Ｃでは、代表して３個のメモリサブアレイＭＥＭ−ＳＵＢＡＲＹを図示し、そのうちの１個を破線で囲って示している。
１個のメモリサブアレイＭＥＭ−ＳＵＢＡＲＹは、行方向（Ｙ方向）に配列された１０２４個のメモリセンスアンプＭＥＭ−ＳＡを有する。なお、図２５Ｃでは、代表して２個のメモリセンスアンプＭＥＭ−ＳＡを破線で囲って示している。
よって、作製した３Ｄメモリは、３２７６８個（３２行×１０２４列）のメモリセンスアンプＭＥＭ−ＳＡを有する。すなわち、３２７６８個の二次センスアンプ２ｎｄ−ＳＡを有する。つまり、複数の二次センスアンプ２ｎｄ−ＳＡに同時にアクセスすることで、データを超並列（ｍａｓｓｉｖｅｌｙ　ｐａｒａｌｌｅｌ）に読み出すことが可能な構成である。
なお、作製した３Ｄメモリの構成は、例えば、上記の実施の形態３で説明した記憶装置１５０に対応する。例えば、ワード線ドライバ部（Ｒｏｗ　ｄｒｉｖｅｒ）は、ワード線ドライバ部１５３に対応し、カラムドライバ部（Ｃｏｌｕｍｎ　ｄｒｉｖｅｒ）は、カラムドライバ部１５４に対応し、センスアンプドライバ部（ＳＡ　ｄｒｉｖｅｒ）は、センスアンプドライバ部１５５、および読み出し回路ドライバ部１５６に対応し、読み書きドライバ部（Ｗ／Ｒ　ｄｒｉｖｅｒ）は、データセンスアンプ部１５７に対応し、メモリコントローラ部（Ｃｏｎｔｒｏｌｌｅｒ）は、メモリコントローラ部１５８に対応する。
図２６は、作製した３Ｄメモリのデータの読み出しを行う際のタイミングチャートである。なお、図２６に示すタイミングチャートの各期間の動作については、例えば、上述した図１３に示すタイミングチャートの説明を適宜参照すればよい。すなわち、期間Ｔ９０１は、時刻Ｔ１１より前の期間に相当し、期間Ｔ９０２は、時刻Ｔ１１から時刻Ｔ１２までの期間に相当し、期間Ｔ９０３は、時刻Ｔ１２から時刻Ｔ１３までの期間に相当し、期間Ｔ９０４は、時刻Ｔ１３から時刻Ｔ１４までの期間に相当し、期間Ｔ９０５は、時刻Ｔ１４から時刻Ｔ１５までの期間に相当し、期間Ｔ９０６は、時刻Ｔ１５から時刻Ｔ１６までの期間に相当する。
図３１は、作製した３Ｄメモリのデータの書き戻しおよび書き込みを行う際のタイミングチャートである。図３１に示すタイミングチャートにおいて、期間Ｔ９１１および期間Ｔ９１２は、図２６に示すタイミングチャートの期間Ｔ９０５および期間Ｔ９０６における“０”のデータの読み出しを行う場合（ｄａｔａ　０）に対応する。期間Ｔ９１３は、“０”のデータの書き戻しを行う期間であり、上述した図１３に示すタイミングチャートの時刻Ｔ１６より後の期間に相当する。期間Ｔ９１４は、“１”のデータの書き込みを行う期間である。期間Ｔ９１５は、データの書き込みが完了した後の期間である。
図２７は、作製した３Ｄメモリが有するメモリセルＭＥＭ−ＣＥＬＬのリーク電流の評価結果を示すアレニウスプロットである。図２７において、横軸は温度Ｔの逆数（１０００／Ｔ）を示し、縦軸はメモリセルＭＥＭ−ＣＥＬＬにおけるリーク電流（Ｌｅａｋａｇｅ）を示している。図２７には、１２５℃、１００℃、および８５℃のそれぞれの環境下におけるリーク電流の見積もり値をプロットしている。また、当該見積もり値から得られる回帰直線を示している。
なお、図２７には、図２２Ｆに示す３種類のリーク電流をプロットしている。すなわち、線ＰＬ４ａは、トランジスタＯＳ−ＶＦＥＴにおけるローカルビット線ＬＢＬから容量３Ｄ−ＭＩＭの方向のリーク電流（リーク電流Ｌｅａｋ１）を示し、線ＰＬ４ｂは、トランジスタＯＳ−ＶＦＥＴにおける容量３Ｄ−ＭＩＭからローカルビット線ＬＢＬの方向のリーク電流（リーク電流Ｌｅａｋ２）を示し、線ＰＬ４ｃは、容量３Ｄ−ＭＩＭのリーク電流（リーク電流Ｌｅａｋ３）を示している。
図２７に示すアレニウスプロットより、作製した３Ｄメモリが有するメモリセルＭＥＭ−ＣＥＬＬのリーク電流（リーク電流Ｌｅａｋ１、リーク電流Ｌｅａｋ２、およびリーク電流Ｌｅａｋ３）は、２７℃の環境下において、１×１０−２０Ａ以下であると見積もられた。
図３２は、作製した３Ｄメモリが有するメモリセルＭＥＭ−ＣＥＬＬの保持特性を見積もった結果を示すグラフである。図３２において、横軸は保持時間（Ｒｅｔｅｎｔｉｏｎ　ｔｉｍｅ）を示し、縦軸はメモリセルＭＥＭ−ＣＥＬＬに保持されている電圧（Ｖｏｌｔａｇｅ）を示している。図３２には、メモリセルＭＥＭ−ＣＥＬＬが有する容量３Ｄ−ＭＩＭの静電容量を４．４ｆＦとした場合において、メモリセルＭＥＭ−ＣＥＬＬに１．２Ｖを書き込んだ後の、リーク電流による電位の変化を算出してプロットしている。図３２より、作製した３Ｄメモリが有するメモリセルＭＥＭ−ＣＥＬＬにおいて、１０秒後の電位の変化が１０ｍＶ以下であると見積もられた。
図３３は、作製した３Ｄメモリにおいて、データの読み出しエラーの評価を行った結果を示すグラフである。図３３には、一次センスアンプ１ｓｔ−ＳＡにおいて、トランジスタＭ９３１のしきい値電圧の影響を低減するように補正を行った場合（ｗ／　Ｃｏｍｐｅｎｓａｔｉｏｎ）と、補正を行わなかった場合（ｗ／ｏ　Ｃｏｍｐｅｎｓａｔｉｏｎ）と、のそれぞれについて、データの読み出しエラーが発生したメモリセルＭＥＭ−ＣＥＬＬの数を、補正を行わなかった場合を１とした相対エラー（Ｒｅｌａｔｉｖｅ　ｅｒｒｏｒ）で示している。図３３より、補正を行った場合の相対エラーは０．０７８（すなわち、９２．２％減）であり、補正を行うことでデータの読み出しエラーを削減できることを確認できた。
図３４Ａおよび図３４Ｂは、作製した３Ｄメモリのシュムープロット（ｓｈｍｏｏ　ｐｌｏｔ）である。図３４Ａおよび図３４Ｂには、それぞれ、データの読み出し時間（Ｒｅａｄ　ｔｉｍｅ）およびデータの書き込み時間（Ｗｒｉｔｅ　ｔｉｍｅ）について、２７℃の環境下において、一次センスアンプ１ｓｔ−ＳＡの動作電圧（Ｖｏｌｔａｇｅ）を２．０Ｖから３．０Ｖまでの範囲で０．１Ｖごとに変化させて評価を行った結果（パス（ＰＡＳＳ）またはフェイル（ＦＡＩＬ））を示している。図３４Ａより、データの読み出し時間は、動作電圧が２．７Ｖのときに、６０ｎｓであった。図３４Ｂより、データの書き込み時間は、動作電圧が３．０Ｖのときに、５０ｎｓであった。作製した３Ｄメモリのデータの読み出し時間およびデータの書き込み時間が良好であることを確認できた。
図２８は、作製した３Ｄメモリの保持特性（データリテンション特性）について、８５℃の環境下で評価を行った結果を示すグラフである。図２８において、横軸は保持時間（Ｒｅｔｅｎｔｉｏｎ　ｔｉｍｅ）を示し、縦軸はデータが保持されているメモリセルＭＥＭ−ＣＥＬＬの割合（Ｐａｓｓ　ｒａｔｉｏ）を示している。なお、線ＰＬ５ａは、０Ｖ（“０”のデータ（ｄａｔａ　０）に相当）を書き込んだ場合について示し、線ＰＬ５ｂは、１．２Ｖ（“１”のデータ（ｄａｔａ　１）に相当）を書き込んだ場合について示している。図２８に示す保持特性より、１時間後にデータが保持されているメモリセルＭＥＭ−ＣＥＬＬの割合は、８５℃の環境下において、９９．６％以上であり、作製した３Ｄメモリの保持特性が良好であることを確認できた。
図２９は、作製した３Ｄメモリの光学顕微鏡像（平面視）である。１Ｍｂｉｔのメモリアレイ（ＭＥＭ−ＡＲＹ）と、ワード線ドライバ部（Ｒｏｗ　ｄｒｉｖｅｒ）と、カラムドライバ部（Ｃｏｌｕｍｎ　ｄｒｉｖｅｒ）と、センスアンプドライバ部（ＳＡ　ｄｒｉｖｅｒ）と、読み書きドライバ部（Ｗ／Ｒ　ｄｒｉｖｅｒ）と、メモリコントローラ部（Ｃｏｎｔｒｏｌｌｅｒ）と、が形成されていることを確認した。
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表１は、作製した３Ｄメモリにおける、用いたテクノロジ（Ｔｅｃｈｎｏｌｏｇｙ）、層構造（Ｌａｙｅｒ　ｓｔｒｕｃｔｕｒｅ）、メモリセルの構成（Ｃｅｌｌ　ｔｙｐｅ）、メモリセルのサイズ（Ｃｅｌｌ　ｓｉｚｅ）、メモリセルのセル容量（Ｃｓ　ｖａｌｕｅ）、記憶容量（Ｃａｐａｃｉｔｙ）、ビット線あたりのメモリセル数（Ｎｕｍｂｅｒ　ｏｆ　ｃｅｌｌｓ／ＢＬ）、電源電圧（Ｓｕｐｐｌｙ　ｖｏｌｔａｇｅ）、読み出し時間（Ｒｅａｄ　ｔｉｍｅ）、書き込み時間（Ｗｒｉｔｅ　ｔｉｍｅ）、および保持時間（Ｒｅｔｅｎｔｉｏｎ）を示す。
表１では、作製した３Ｄメモリについて、列（Ｄ）に示している。なお、比較として、文献１（Ｓ．Ｈ．　Ｗｕ　ｅｔ　ａｌ．，“Ｐｅｒｆｏｒｍａｎｃｅ　Ｂｏｏｓｔ　ｏｆ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｉｎ−Ｇａ−Ｚｎ−Ｏ　Ｍａｔｅｒｉａｌ　ａｎｄ　Ｔｒａｎｓｉｓｔｏｒ　ｗｉｔｈ　Ｅｘｔｒｅｍｅｌｙ　Ｌｏｗ　Ｌｅａｋａｇｅ　ｆｏｒ　ＩｏＴ　Ｎｏｒｍａｌｌｙ−Ｏｆｆ　ＣＰＵ　Ａｐｐｌｉｃａｔｉｏｎ”，２０１７　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐａｒｓ，ｐｐ．Ｔ１６６−Ｔ１６７，２０１７）について列（Ａ）に示し、文献２（Ａ．　Ｂｅｌｍｏｎｔｅ　ｅｔ　ａｌ．，“Ｃａｐａｃｉｔｏｒ−ｌｅｓｓ，　Ｌｏｎｇ−Ｒｅｔｅｎｔｉｏｎ　（＞４００ｓ）　ＤＲＡＭ　Ｃｅｌｌ　Ｐａｖｉｎｇ　ｔｈｅ　Ｗａｙ　ｔｏｗａｒｄｓ　Ｌｏｗ−Ｐｏｗｅｒ　ａｎｄ　Ｈｉｇｈ−Ｄｅｎｓｉｔｙ　Ｍｏｎｏｌｉｔｈｉｃ　３Ｄ　ＤＲＡＭ”，Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｏｆ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ，ｐｐ．６０９−６１２，Ｄｅｃ．　２０２０）について列（Ｂ）に示し、文献３（Ｃｈｕａｎｋｅ　Ｃｈｅｎ　ｅｔ　ａｌ．，“Ｉｎｔｅｒ−Ｌａｙｅｒ　Ｄｉｅｌｅｃｔｒｉｃ　Ｅｎｇｉｎｅｅｒｉｎｇ　ｆｏｒ　Ｍｏｎｏｌｉｔｈｉｃ　Ｓｔａｃｋｉｎｇ　４Ｆ２−２Ｔ０Ｃ　ＤＲＡＭ　ｗｉｔｈ　Ｃｈａｎｎｅｌ−Ａｌｌ−Ａｒｏｕｎｄ　（ＣＡＡ）　ＩＧＺＯ　ＦＥＴ　ｔｏ　Ａｃｈｉｅｖｅ　Ｇｏｏｄ　Ｒｅｌｉａｂｉｌｉｔｙ　（＞１０４ｓ　Ｂｉａｓ　Ｓｔｒｅｓｓ，　＞１０１２　Ｃｙｃｌｅｓ　Ｅｎｄｕｒａｎｃｅ）”，Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｏｆ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ，ｐｐ．６１５−６１８，Ｄｅｃ．　２０２２）について列（Ｃ）に示している。
図２２Ｇは、作製した３Ｄメモリの構造を示す断面模式図である。図２２Ｇに示すように、求められる回路機能に合わせて最適なデバイス構造を選択すること（ヘテロファンクションという場合がある）によって３Ｄメモリを作製し、動作を実証することができた。
なお、本実施例に示した３Ｄメモリは、上述した実施の形態等に示した構成等と適宜組み合わせて、実施することができる。例えば、３層以上のＯＳ−ＶＦＥＴ層がモノリシックに積層された構成とすることで、記憶容量をさらに大きくすることができる。
（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。
本明細書等において、ＸとＹとが接続されている、と記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係、に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。ＸおよびＹは、それぞれ、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、または層など）であるとする。
ＸとＹとが電気的に接続されているとは、ＸとＹとの間で、何らかの電気的作用を有する対象物が存在するとき、ＸとＹとの電気信号の授受を可能とするものをいう。ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示デバイス、発光デバイス、または負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（例えば、インバータ、ＮＡＮＤ回路、またはＮＯＲ回路など）、信号変換回路（例えば、デジタルアナログ変換回路、アナログデジタル変換回路、またはガンマ補正回路など）、電位レベル変換回路（例えば、電源回路（例えば、昇圧回路、または降圧回路など）、または信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（例えば、信号振幅もしくは電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、またはバッファ回路など）、信号生成回路、記憶回路、または制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子または別の回路を挟まずに接続されている場合）とを含むものとする。
また、例えば、「ＸとＹとトランジスタのソース（本明細書等では、第１の端子および第２の端子の一方と呼称する場合がある）とドレイン（本明細書等では、第１の端子および第２の端子の他方と呼称する場合がある）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソースはＸと電気的に接続され、トランジスタのドレインはＹと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソースとドレインとを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース、トランジスタのドレイン、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソースと、ドレインとを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、ＸおよびＹは、それぞれ、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、または層など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば、配線の一部が電極としても機能する場合、一の導電膜が、配線および電極の、両方の構成要素の機能を併せ持っている。したがって、本明細書等における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、本明細書等において、「抵抗素子」とは、例えば、０Ωよりも高い抵抗値を有する回路素子、または配線などを用いることができる。そのため、本明細書等において、「抵抗素子」は、例えば、抵抗値を有する配線、ソース−ドレイン間に電流が流れるトランジスタ、ダイオード、またはコイルなどを含むものとする。そのため、「抵抗素子」という用語は、例えば、「抵抗」、「負荷」、または「抵抗値を有する領域」などの用語に言い換えることができるものとする。逆に、「抵抗」、「負荷」、または「抵抗値を有する領域」という用語は、例えば、「抵抗素子」などの用語に言い換えることができるものとする。抵抗値としては、例えば、好ましくは１ｍΩ以上１０Ω以下、より好ましくは５ｍΩ以上５Ω以下、さらに好ましくは１０ｍΩ以上１Ω以下とすることができる。また、例えば、１Ω以上１×１０９Ω以下としてもよい。
また、配線を抵抗素子として用いる場合、当該抵抗素子は、当該配線の長さによって抵抗値を決める場合がある。または、抵抗素子は、配線として用いる導電体とは異なる抵抗率を有する導電体を用いる場合がある。または、半導体を抵抗素子として用いる場合、当該抵抗素子は、当該半導体に不純物をドーピングすることで抵抗値を決める場合がある。
また、本明細書等において、「容量素子」とは、例えば、０Ｆよりも高い静電容量の値を有する回路素子、０Ｆよりも高い静電容量の値を有する配線の領域、寄生容量、またはトランジスタのゲート容量などとすることができる。そのため、本明細書等において、「容量素子」は、一対の電極と、当該電極の間に含まれている誘電体と、を含む回路素子だけに限らない。「容量素子」は、例えば、配線と配線との間に生じる寄生容量、または、トランジスタのソースまたはドレインの一方とゲートとの間に生じるゲート容量、などを含むものとする。また、例えば、「容量素子」、「寄生容量」、または「ゲート容量」などという用語は、「容量」などの用語に言い換えることができるものとする。逆に、「容量」という用語は、例えば、「容量素子」、「寄生容量」、または「ゲート容量」などの用語に言い換えることができるものとする。また、「容量」の「一対の電極」という用語は、例えば、「一対の導電体」、「一対の導電領域」、または「一対の領域」などに言い換えることができる。なお、静電容量の値としては、例えば、０．０５ｆＦ以上１０ｐＦ以下とすることができる。また、例えば、１ｐＦ以上１０μＦ以下としてもよい。
また、本明細書等において、トランジスタは、ゲート（ゲート端子、ゲート領域、またはゲート電極ともいう）、ソース（ソース端子、ソース領域、またはソース電極ともいう）、およびドレイン（ドレイン端子、ドレイン領域、またはドレイン電極ともいう）と呼ばれる３つの端子を有する。また、トランジスタは、ドレインとソースとの間にチャネルが形成される領域（チャネル形成領域ともいう）を有する。トランジスタは、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、チャネル形成領域は、電流が主として流れる領域である。ゲートは、ソースとドレインとの間の、チャネル形成領域に流れる電流量を制御する制御端子である。ソースまたはドレインとして機能する２つの端子は、トランジスタの入出力端子である。
なお、２つの入出力端子は、トランジスタの導電型（ｎチャネル型またはｐチャネル型）およびトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。また、例えば、回路動作において電流の方向が変化する場合などにおいて、ソースとしての機能とドレインとしての機能とが入れ替わることがある。このため、本明細書等においては、「ソース」と「ドレイン」の用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、または「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。
なお、トランジスタは、構造によって、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲートまたはバックゲートの一方を第１ゲートと呼称し、トランジスタのゲートまたはバックゲートの他方を第２ゲートと呼称することがある。さらに、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合、本明細書等においては、それぞれのゲートを、例えば、第１ゲート、第２ゲート、または第３ゲートなどと呼称することがある。
なお、本明細書等において、トランジスタは、ゲート電極が２個以上のマルチゲート構造のトランジスタを用いることができる。マルチゲート構造のトランジスタは、チャネル形成領域が直列に接続されるため、複数のトランジスタが直列に接続された構造となる。よって、マルチゲート構造のトランジスタは、オフ電流の低減、およびトランジスタの耐圧向上（信頼性の向上）を図ることができる。また、マルチゲート構造のトランジスタは、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレインとソースとの間の電流があまり変化せず、傾きがフラットである電圧・電流特性を得ることができる。傾きがフラットである電圧・電流特性を持つトランジスタは、理想的な電流源回路、または非常に高い抵抗値をもつ能動負荷を実現することができる。その結果、傾きがフラットである電圧・電流特性を持つトランジスタは、例えば、特性のよい差動回路、またはカレントミラー回路などを実現することができる。
また、本明細書等において、回路図上で、単一の回路素子が図示されている場合、当該回路素子は、複数の回路素子を有する場合がある。例えば、回路図上に１個の抵抗が記載されている場合、当該抵抗は、２個以上の抵抗が直列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個の容量が記載されている場合、当該容量は、２個以上の容量が並列に電気的に接続されている場合を含むものとする。また、例えば、回路図上に１個のトランジスタが記載されている場合、当該トランジスタは、２個以上のトランジスタが直列に電気的に接続され、かつそれぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。また、同様に、例えば、回路図上に１個のスイッチが記載されている場合、当該スイッチは、２個以上のトランジスタを有し、かつ、２個以上のトランジスタが直列または並列に電気的に接続され、かつ、それぞれのトランジスタのゲート同士が電気的に接続されている場合を含むものとする。
また、本明細書等において、「ノード」は、例えば、回路構成、またはデバイス構造などに応じて、「端子」、「配線」、「電極」、「導電層」、「導電体」、または「不純物領域」などと言い換えることが可能である。また、例えば、「端子」、または「配線」などは、「ノード」と言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことである。例えば、基準となる電位をグラウンド電位（接地電位）とすると、「電圧」は、「電位」に言い換えることができる。なお、グラウンド電位は、必ずしも０Ｖを意味するとは限らない。また、電位は、相対的なものである。すなわち、基準となる電位が変わることによって、例えば、配線に与えられる電位、回路などに印加される電位、または、回路などから出力される電位、なども変化する。
また、本明細書等において、「高レベル電位（「ハイレベル電位」、「Ｈ電位」、または「Ｈ」ともいう）」または「低レベル電位（「ローレベル電位」、「Ｌ電位」、または「Ｌ」ともいう）」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。
また、本明細書等において、「電流」とは、電荷の移動現象（電気伝導）のことである。例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、例えば、電子、正孔、アニオン、カチオン、または錯イオンなどが挙げられる。なお、キャリアは、電流の流れる系（例えば、半導体、金属、電解液、または真空中など）によって異なる。また、例えば配線などにおける「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（または電流の向き）について断りがない場合、例えば、「素子Ａから素子Ｂに電流が流れる」などの記載は、「素子Ｂから素子Ａに電流が流れる」などに言い換えることができるものとする。また、例えば、「素子Ａに電流が入力される」などの記載は、「素子Ａから電流が出力される」などに言い換えることができるものとする。
また、本明細書等において、「第１」、「第２」、または「第３」という序数詞は、構成要素の混同を避けるために付したものである。したがって、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態あるいは特許請求の範囲等において、「第２」に言及された構成要素とされることもありうる。また、例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態あるいは特許請求の範囲等において、省略されることもありうる。
また、本明細書等において、例えば、「上に」、「下に」、「上方に」、または「下方に」などの配置を示す語句は、構成要素同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成要素同士の位置関係は、各構成要素を描写する方向に応じて適宜変化するものである。したがって、本明細書等で説明した配置を示す語句は、それに限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。また、「導電体の上面に位置する絶縁体」の表現は、示している図面の向きを９０度回転することによって、「導電体の左面（もしくは右面）に位置する絶縁体」と言い換えることができる。
また、「上」または「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現は、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、マトリクス状に配置された構成要素、およびその位置関係を説明するために、例えば、「行」または「列」などの語句を使用する場合がある。また、構成要素同士の位置関係は、各構成要素を描写する方向に応じて適宜変化するものである。したがって、本明細書等で説明した、例えば、「行」または「列」などの語句は、それに限定されず、状況に応じて適切に言い換えることができる。例えば、「行方向」という表現は、示している図面の向きを９０度回転することによって、「列方向」と言い換えることができる。
また、本明細書等において、例えば、「重なる」などの用語は、構成要素の積層順などの状態を限定するものではない。例えば、「絶縁層Ａに重なる電極Ｂ」の表現は、絶縁層Ａの上に電極Ｂが形成されている状態に限らない。「絶縁層Ａに重なる電極Ｂ」の表現は、例えば、絶縁層Ａの下に電極Ｂが形成されている状態、または、絶縁層Ａの右側（もしくは左側）に電極Ｂが形成されている状態、などを除外しない。
また、本明細書等において、「隣接」または「近接」の用語は、構成要素が直接接していることを限定するものではない。例えば、「絶縁層Ａに隣接する電極Ｂ」の表現は、絶縁層Ａと電極Ｂとが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
また、本明細書等において、例えば、「膜」または「層」などの語句は、状況に応じて、互いに入れ換えることが可能な場合がある。例えば、「導電層」という用語は、「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語は、「絶縁層」という用語に変更することが可能な場合がある。また、例えば、「膜」または「層」などの語句は、それらの語句を使わずに、状況に応じて、別の用語に入れ換えることが可能な場合がある。例えば、「導電層」または「導電膜」という用語は、「導電体」という用語に変更することが可能な場合がある。また、「導電体」という用語は、「導電層」または「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁層」または「絶縁膜」という用語は、「絶縁体」という用語に変更することが可能な場合がある。また、「絶縁体」という用語は、「絶縁層」または「絶縁膜」という用語に変更することが可能な場合がある。
また、本明細書等において、例えば、「電極」、「配線」、または「端子」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は、「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」または「配線」の用語は、例えば、複数の「電極」または「配線」が一体となって形成されている場合なども含む。また、例えば、「端子」は、「配線」または「電極」の一部として用いられることがあり、その逆もまた同様である。さらに、「端子」の用語は、例えば、複数の「電極」、「配線」、または「端子」などが一体となって形成されている場合なども含む。そのため、例えば、「電極」は、「配線」または「端子」の一部とすることができる。また、例えば、「端子」は、「配線」または「電極」の一部とすることができる。また、例えば、「電極」、「配線」、または「端子」などの用語は、「領域」などの用語に置き換える場合がある。
また、本明細書等において、例えば、「配線」、「信号線」、または「電源線」などの用語は、状況に応じて、互いに入れ換えることが可能な場合がある。例えば、「配線」という用語は、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語は、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号線」または「電源線」などの用語は、「配線」という用語に変更することが可能な場合がある。また、例えば、「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語は、状況に応じて、例えば、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、例えば、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
また、本明細書等において、「スイッチ」とは、複数の端子を備え、かつ、当該端子間の導通または非導通を切り換える（選択する）機能を備える。例えば、スイッチが２つの端子を備え、かつ、両端子間が導通している場合、当該スイッチは、「導通状態である」または「オン状態である」という。また、両端子間が非導通である場合、当該スイッチは、「非導通状態である」または「オフ状態である」という。なお、当該スイッチは、導通状態もしくは非導通状態の一方の状態に切り換えること、または、導通状態もしくは非導通状態の一方の状態を維持することを、「導通状態を制御する」という場合がある。
つまり、スイッチとは、電流を流すか流さないかを制御する機能を備えるものをいう。または、スイッチとは、電流を流す経路を選択して切り換える機能を備えるものをいう。スイッチとして、例えば、電気的なスイッチまたは機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
なお、スイッチの種類として、通常は非導通状態で、導通状態を制御することで導通状態となるスイッチがあり、このようなスイッチは、「Ａ接点」という場合がある。また、スイッチの種類として、通常は導通状態で、導通状態を制御することで非導通状態となるスイッチがあり、このようなスイッチは、「Ｂ接点」という場合がある。
電気的なスイッチとして、例えば、トランジスタ（例えば、バイポーラトランジスタ、またはＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、またはダイオード接続のトランジスタなど）、またはこれらを組み合わせた論理回路などがある。なお、トランジスタを単なるスイッチとして動作させる場合、トランジスタの極性（導電型）は、特に限定されない。
機械的なスイッチとして、例えば、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システムズ）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を備え、かつ、その電極が動くことによって、導通状態または非導通状態を選択する。
本明細書等において、トランジスタの「チャネル長」とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域におけるソースとドレインとの間の距離、または、チャネルが形成される領域におけるソースとドレインとの間の距離、をいう場合がある。
また、本明細書等において、トランジスタの「チャネル幅」とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域におけるソースとドレインとが向かい合っている部分の長さ、または、チャネルが形成される領域におけるソースとドレインとが向かい合っている部分の長さ、をいう場合がある。
本明細書等において、例えば、「基板」、「ウエハ」、または「ダイ」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「基板」、「ウエハ」、または「ダイ」などの用語は、状況に応じて、互いに入れ換えることが可能な場合がある。
本明細書等において、「平行」とは、必ずしも厳密に平行であることを意味するものではない。よって、「平行」という用語と、例えば、「略平行」、「概略平行」、または「実質的に平行」などという用語と、を適宜置き換えることができるものとする。「平行」、「略平行」、「概略平行」、または「実質的に平行」とは、例えば、２つの直線または平面が−５°以上５°以下の角度で配置されている状態を含んでもよい。または、２つの直線または平面が−１０°以上１０°以下の角度で配置されている状態を含むこともできる。または、２つの直線または平面が−３０°以上３０°以下の角度で配置されている状態を含む場合もある。よって、「平行」とは、例えば、「平行または概略平行」を意味する場合がある。また、「垂直」とは、必ずしも厳密に垂直であることを意味するものではない。よって、「垂直」という用語と、例えば、「略垂直」、「概略垂直」、または「実質的に垂直」などという用語と、を適宜置き換えることができるものとする。「垂直」、「略垂直」、「概略垂直」、または「実質的に垂直」とは、例えば、２つの直線または平面が８５°以上９５°以下の角度で配置されている状態を含んでもよい。または、２つの直線または平面が８０°以上１００°以下の角度で配置されている状態を含むこともできる。または、２つの直線または平面が６０°以上１２０°以下の角度で配置されている状態を含む場合もある。よって、「垂直」とは、例えば、「垂直または概略垂直」を意味する場合がある。
なお、本明細書等において、「高さが一致または概略一致」とは、断面視において、基準となる面（例えば、基板表面などの平坦な面）からの高さが等しいことをいう。例えば、半導体装置の製造プロセスにおいて、平坦化処理を行うことで、単層または複数の層の表面が露出する場合がある。この場合、平坦化処理の被処理面は、基準となる面からの高さが等しくなる。ただし、当該被処理面は、平坦化処理の際の、処理装置、処理方法、または被処理面の材料によって、複数の層の高さが厳密には等しくならない場合がある。本明細書等において、この場合も、「高さが一致または概略一致」という。例えば、基準面に対して、高さが異なる２つの層（ここでは第１の層と、第２の層とする）を有する場合、第１の層の上面の高さと、第２の層の上面の高さと、の差が、２０ｎｍ以下である場合も、「高さが一致または概略一致」という。
なお、本明細書等において、「端部が一致または概略一致」とは、上面視において、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、半導体装置の製造プロセスにおいて、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重ならず、上層の輪郭が下層の輪郭より内側に位置すること、または、上層の輪郭が下層の輪郭より外側に位置することもある。本明細書等において、この場合も、「端部が一致または概略一致」という。
なお、本明細書等において、例えば、計数値および計量値に関して、または、計数値もしくは計量値に換算可能な、物、方法、および事象などに関して、「同一」、「同じ」、「等しい」、または「均一」（これらの同意語を含む）などと言う場合、これらは、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
本明細書等において、半導体の不純物とは、例えば、当該半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は、不純物である。半導体は、不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなること、キャリア移動度が低下すること、または、結晶性が低下すること、などが起こる場合がある。半導体が酸化物半導体である場合、当該半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、または酸化物半導体の主成分以外の遷移金属などがある。特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、または窒素などがある。酸化物半導体は、例えば、不純物の混入によって、当該酸化物半導体に酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）が形成される場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、例えば、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、または酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域を含む半導体に金属酸化物を用いた場合、当該金属酸化物は、酸化物半導体と呼称する場合がある。つまり、増幅作用、整流作用、およびスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得るものとして、金属酸化物を用いた場合、当該金属酸化物は、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼称することができる。また、「ＯＳトランジスタ」の記載は、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、窒素を有する金属酸化物も、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物は、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書に係る図面等において、Ｘ方向、Ｙ方向、およびＺ方向を示す矢印を付す場合がある。本明細書等において、「Ｘ方向」は、Ｘ軸に沿う方向であり、明示する場合を除き順方向と逆方向を区別しない場合がある。「Ｙ方向」および「Ｚ方向」についても、同様である。また、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに交差する方向である。例えば、Ｘ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交する方向である。本明細書等では、Ｘ方向、Ｙ方向、またはＺ方向の１つを「第１方向」または「第１の方向」と呼ぶ場合がある。また、他の１つを「第２方向」または「第２の方向」と呼ぶ場合がある。また、残りの１つを「第３方向」または「第３の方向」と呼ぶ場合がある。
１０：半導体装置、４２：メモリセル、４３：トランジスタ、４４：容量素子、３５：読み出し回路、３１：トランジスタ、３２：トランジスタ、３３：トランジスタ、３４：トランジスタ、ＬＢＬ：ローカルビット線、ＧＢＬ：グローバルビット線、ＷＬ：ワード線、ＣＳＬ：配線、ＳＬ：配線、ＲＥ：信号、ＷＥ：信号、ＭＵＸ：信号、５０：素子層、３０：素子層、４１：素子層、４１ａ：素子層、４１ｂ：素子層、５５０：トランジスタ、５００：トランジスタ、４５：機能素子、４６：ビア、４７：ビア、３１１：基板、３１６：導電体、３１５：絶縁体、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５４２ａ：導電体、５４２ｂ：導電体、５８０：絶縁体、５４５：絶縁体、５６０：導電体、５６０ａ　導電体、５６０ｂ：導電体、５４４：絶縁体、５７４：絶縁体、５４３ａ：領域、５４３ｂ：領域、５８１：絶縁体、５４０ａ：導電体、５４０ｂ：導電体、５８２：絶縁体、５８６：絶縁体、５４６：導電体、５４８：導電体、４４０：絶縁体、４５０：絶縁体、４４５：導電体、４１０：導電体、４８０：絶縁体、２８０：絶縁体、２８３：絶縁体、２９０：開口部、４９０：開口部、４１５：導電体、４３０：絶縁体、４２０：導電体、２４０：導電体、２３０：酸化物半導体、２５０：絶縁体、２６０：導電体、２３０ｉ：領域、２３０ｎａ：領域、２３０ｎｂ：領域、４８：機能素子、４９：接続部、４３１：絶縁体、１１０：半導体装置、２０：層、４０：層、３５＿ｐｒｅ：読み出し回路、３７：切替回路、５１：駆動回路、ＬＢＬ＿ｐｒｅ：ローカルビット線、ＧＢＬＢ：グローバルビット線、ＳＡ＿ＧＢＬ：グローバルビット線、ＳＡ＿ＧＢＬＢ：グローバルビット線、ＢＬ：ビット線、ＢＬＢ：ビット線、Ｍ０：トランジスタ、Ｍ１：トランジスタ、Ｍ２：トランジスタ、ＳＷ０：信号、ＳＷ１：信号、ＳＷ２：信号、ＥＱ：信号、ＥＱＢ：信号、ＣＳＥＬ：信号、ＶＰＲＥ：電位、ＳＡＰ：配線、ＳＡＮ：配線、ＭＮＤ：ノード、５２：スイッチ回路、５３：プリチャージ回路、５４：プリチャージ回路、５５：センスアンプ、５２＿１：トランジスタ、５２＿２：トランジスタ、５３＿１：トランジスタ、５３＿２：トランジスタ、５３＿３：トランジスタ、５４＿１：トランジスタ、５４＿２：トランジスタ、５４＿３：トランジスタ、５５＿１：トランジスタ、５５＿２：トランジスタ、５５＿３：トランジスタ、５５＿４：トランジスタ、１３０：記憶装置、２１：メモリアレイ、２２：駆動回路、６２：ＰＳＷ、６３：ＰＳＷ、７１：周辺回路、７２：コントロール回路、７３：電圧生成回路、８１：周辺回路、８２：行デコーダ、８３：行ドライバ、８４：列デコーダ、８５：列ドライバ、８７：入力回路、８８：出力回路、ＢＷ：信号、ＣＥ：信号、ＧＷ：信号、ＣＬＫ：信号、ＷＡＫＥ：信号、ＡＤＤＲ：信号、ＷＤＡ：信号、ＲＤＡ：信号、ＰＯＮ１：信号、ＰＯＮ２：信号、ＶＤＤ：電位、ＶＨＭ：電位、ＧＮＤ：接地電位、Ｄｉｎ：データ、Ｄｏｕｔ：データ、１５０：記憶装置、１５１：メモリアレイ部、１５２：メモリ部、１５３：ワード線ドライバ部、１５４：カラムドライバ部、１５５：センスアンプドライバ部、１５６：読み出し回路ドライバ部、１５７：データセンスアンプ部、１５８：メモリコントローラ部、７１０：半導体装置、７３５：半導体装置、５６２６：半導体装置、５６２７：半導体装置、５６２８：半導体装置、７００３ｍｄ：記憶装置

Claims (4)

  1. 　メモリセル回路と、読み出し回路と、を有し、
    　前記メモリセル回路は、第１トランジスタと、容量素子と、を有し、
    　前記読み出し回路は、第２トランジスタと、第３トランジスタと、を有し、
    　前記第１トランジスタのソースまたはドレインの一方は、前記容量素子の一方の端子に電気的に接続され、
    　前記第２トランジスタのソースまたはドレインの一方は、前記第３トランジスタのソースまたはドレインの一方に電気的に接続され、
    　前記第１トランジスタのソースまたはドレインの他方は、前記第２トランジスタのソースまたはドレインの他方、および前記第３トランジスタのゲートに電気的に接続され、
    　前記第３トランジスタを含む素子層は、基板の上に設けられ、
    　第１絶縁体は、前記素子層の上に設けられ、
    　第２絶縁体は、前記第１絶縁体の上に設けられ、
    　前記第１絶縁体は、前記基板の面に対して概略垂直方向に延伸して設けられた第１開口部を有し、
    　前記第２絶縁体は、前記基板の面に対して概略垂直方向に延伸して設けられた第２開口部と、第３開口部と、を有し、
    　前記第２開口部は、前記第１開口部と重なる領域を有し、
    　前記容量素子が有する誘電体の少なくとも一部は、前記第１絶縁体の前記第１開口部における側壁に沿って設けられ、
    　前記第１トランジスタが有する半導体の少なくとも一部は、前記第２絶縁体の前記第２開口部における側壁に沿って設けられ、
    　前記第２トランジスタが有する半導体の少なくとも一部は、前記第２絶縁体の前記第３開口部における側壁に沿って設けられる、
    　半導体装置。
  2. 　請求項１において、
    　前記第１トランジスタが有する半導体、および前記第２トランジスタが有する半導体は、酸化物半導体を含む、
    　半導体装置。
  3. 　請求項１または請求項２において、
    　前記読み出し回路は、ビット線を介して、前記基板に設けられたセンスアンプ回路に電気的に接続され、
    　前記読み出し回路は、前記第３トランジスタのゲートの電位に応じて、前記ビット線の電位を変化させる機能を有し、
    　前記センスアンプ回路は、前記ビット線の電位を読み取る機能を有する、
    　半導体装置。
  4. 　請求項３において、
    　前記読み出し回路は、前記第２トランジスタを導通状態にすることで、前記第３トランジスタのしきい値電圧に応じて、前記第３トランジスタのゲートの電位を変化させる機能を有する、
    　半導体装置。
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