本発明の実施形態について図面を参照しながら説明する。以下では、センスアンプ回路を備えた半導体記憶装置に対して本発明を適用した2つの実施形態について説明する。
[基本原理]
本実施形態のセンスアンプ回路に関し、基本的な動作原理について図1及び図2を参照して説明する。一般に、センスアンプ回路の基本的な動作モードとして、電荷転送モード(チャージトランスファモード)と電荷分配モード(チャージシェアモード)を想定することができる。図1は、電荷転送モード及び電荷分配モードで動作するセンスアンプ回路の入力側の構成を模式的に示す図である。図1においては、N型の選択トランジスタQ0及びキャパシタCsからなるメモリセルMCと、2つのN型のMOSトランジスタQg、Qpからなるセンスアンプ回路が示されている。
選択トランジスタQ0は、ソースがビット線BLに接続され、ゲートがワード線WLに接続される。また、選択トランジスタQ0のドレインとグランド電位の間にキャパシタCsが接続される。電荷転送ゲートとして機能するMOSトランジスタQgは、ビット線BLとセンスノードNsとの間に接続されている。ビット線電位供給用のMOSトランジスタQpは、電源電圧VDDとセンスノードNsとの間に接続されている。MOSトランジスタQgのゲートには制御電圧Vgが印加され、MOSトランジスタQpのゲートには制御信号SETが印加されている。図1には、ビット線BLに形成されるビット線容量Cbと、センスノードNsに形成される容量Caと、ビット線BLの電位Vbと、センスノードNsの電位Vaをそれぞれ示している。このうち、ビット線容量Cb及びセンスノードNsの容量Caは、配線の寄生容量、トランジスタ等の入力容量、メモリセルMCの接続数などに依存して定まる。
メモリセルMCの読み出し動作に先立って、ビット線電位供給用のMOSトランジスタQpの動作により、センスノードNsが電源電圧VDDに設定される。このとき、ビット線BLは、MOSトランジスタQgを介して、制御電圧VgとMOSトランジスタQgの閾値電圧Vt1に基づき、Vb=Vg−Vt1となる電位Vb(本発明の所定電位)が供給される。
その後、MOSトランジスタQpがオフし、続いてワード線WLが駆動されて選択トランジスタQ0がオンする。これにより、センスアンプ回路によるセンス動作が開始される。このときのメモリセルMCの電荷蓄積ノードN0の電圧をVsとすると、Vs、Vb、VDDの各値の関係に応じて、次の3つの動作に分けることができる。
(1)MOSトランジスタQgがオフを保持
(2)MOSトランジスタQgを通して上述の電荷転送モードで電荷が移動
(3)MOSトランジスタQgを通して上述の電荷分配モードで電荷が移動
ここで、上記の動作(2)と動作(3)の境界(変化点)となる電位VbをVcと定義する。この電圧Vcを用いると、上記動作を完了した後のセンスノードNsの電位Vaは、動作(1)、(2)、(3)に対応して、それぞれ以下の(式1)、(式2)、(式3)のように表現される。
(式1)Vb≦Vs : Va=VDD
(式2)Vs<Vb≦Vc : Va=VDD+(Cs/Ca)Vs
−(Cs/Ca)Vb
(式3)Vc<Vb : Va=(CsVs+CaVDD)/(Cs+Cb+Ca)
+(Cb/(Cs+Cb+Ca))Vb
ただし、電圧Vcは次式で算出される。
Vc=((Cs+Cb)CaVDD)+(Cs+Cb)CsVs)
/(Cs(Cs+Cb+Ca)+CbCa)
例えば、図23に示す従来のセンスアンプは、主に上記式(2)の電荷転送モードにより動作させるものであるが、図1に示すセンスアンプ回路は、電荷転送モードと電荷分配モードとを制御しつつ動作させるものである。
次に図2は、本実施形態において、電荷分配モードで動作するセンスアンプ回路の入力側の構成を模式的に示す図である。図2においては、図1と同様のメモリセルMC、N型のMOSトランジスタQg、Qpに加えて、ビット線BLとグランド電位の間に接続されたN型のMOSトランジスタQbが設けられている。MOSトランジスタQbは、ゲートに印加されたプリチャージ信号PC0に応じて、ビット線BLをグランド電位に設定する。なお、MOSトランジスタQpのゲートには、プリチャージ信号PC1が印加されるものとする。それ以外の構成については、図1と共通するので説明を省略する。
プリチャージ動作時には、MOSトランジスタQgがオフ状態となるように制御される。この場合、ビット線BLはMOSトランジスタQbの動作により、グランド電位にプリチャージされ、センスノードNsはMOSトランジスタQpの動作により、電源電圧VDDにプリチャージされる。プリチャージ動作を終了してMOSトランジスタQp、Qbをそれぞれオフ状態とした後、ワード線WLを駆動して選択トランジスタQ0をオンする。これにより、センスアンプ回路によるセンス動作が開始される。ここで、メモリセルMCの上述の電圧Vsと、メモリセルMCの電荷がビット線BLに読み出されて電荷分配が完了したときのビット線BLの電位Vbとの関係は、
Vb=(Cs/(Cs+Cb))Vs
と表される。この時点で、MOSトランジスタQgはオフ状態を保っている。そして、電荷分配モードによる動作が開始し、MOSトランジスタQgのゲートに制御電圧Vgが印加される、ここでMOSトランジスタQgの閾値電圧Vt1を用いて、電圧Vxを次式で定義する。
Vx=Vg−Vt1
この場合、Vb、Vx、VDDの各値の関係に応じて、上述した3つの動作(1)、(2)、(3)に分けることができる。そして、動作(2)と動作(3)の境界となる上記電圧Vcは、
Vc=(CsVs+CaVDD)/(Cs+Cb+Ca)
と表される。これにより、電荷分配モードによる動作を完了した後のセンスノードNsの電位Vaは、動作(1)、(2)、(3)に対応して、それぞれ以下に示す(式1´)、(式2´)、(式3´)のように表現される。
(式1´)Vx≦Vb : Va=VDD
(式2´)Vb<Vx≦Vc : Va=VDD+(Cs/Ca)Vs
−((Cs+Cb)/Ca)Vx
(式3´)Vc<Vx : Va=(CsVs+CaVDD)/(Cs+Cb+Ca)
本実施形態のセンスアンプ回路では、後述するように制御電圧Vgを適切に設定することにより、メモリセルMCからハイ情報を読み出した場合は(式1´)に従って動作させ、メモリセルMCからロー情報を読み出した場合は(式3´)に従って動作させる。本実施形態のセンスアンプ回路は、このように電荷転送モードをあまり用いることなく、主に電荷分配モードで動作するように制御されるので、電荷分配制御型センスアンプ回路と呼ぶことができる。
[第1実施形態]
以下、本発明の第1実施形態について説明する。第1実施形態では、階層化されたメモリセルアレイが構成され、ビット線とセンスアンプ回路がともに階層化されたDRAMに対し、シングルエンド型の電荷分配制御型センスアンプ回路を適用したものである。図3は、第1実施形態のDRAMのうちセンス系の回路構成の一例を示す図であり、メモリセルMCと、階層化されたビット線としてのローカルビット線LBL(本発明のビット線)及びグローバルビット線GBLと、上述の電荷分配制御型センスアンプ回路としてのローカルセンスアンプ10と、グローバルセンスアンプ11とが示されている。
メモリセルMCは、N型の選択トランジスタQ0と、情報を電荷として保持するキャパシタCsとから構成される1T1C型のDRAMメモリセルである。選択トランジスタQ0は、ソースがローカルビット線LBLに接続され、ゲートがワード線WLに接続されている。キャパシタCsは、選択トランジスタQ0のドレインとセルプレート電位VPLTとの間に接続されている。図2では、1つのメモリセルMCを示しているが、実際には複数のワード線WLと複数のローカルビット線LBLの各交点に配置された多数のメモリセルMCが設けられている。第1実施形態では、例えば、1本のローカルビット線LBLに32個のメモリセルMCが接続されることを想定する。この場合、1本のローカルビット線LBLに形成されるビット線容量Cbは、例えば3fFとなる。
メモリセルMCが接続されたローカルビット線LBLは、ローカルセンスアンプ10を介して選択的にグローバルビット線GBLに接続され、さらに対応するグローバルセンスアンプ11に伝送される。また、図3では一部のみが図示されるが、第1実施形態においては、各々のローカルセンスアンプ10を両側のローカルビット線LBLが共有するとともに、各々のグローバルセンスアンプ11を両側のグローバルビット線GBLが共有する構成が採用される。これにより、ローカルセンスアンプ10とグローバルセンスアンプ11の個数を減らしてチップ面積の削減が可能となる。
ローカルセンスアンプ10は、7つのN型のMOSトランジスタQ1、Q2、Q3、Q4、Q5、Q6、Q7から構成されている。電荷転送ゲートとして機能するMOSトランジスタQ1(本発明の第1のMOSトランジスタ)は、ローカルビット線LBLとローカルセンスアンプ10内のセンスノードNsとの間に接続され、ゲートに制御信号CTLが印加されている。図2のMOSトランジスタQbに対応するMOSトランジスタQ2(本発明の第1の電位設定回路)は、ローカルビット線LBLとグランド電位の間に接続され、ゲートにプリチャージ信号PCL(本発明の第1の制御信号)が印加されている。増幅素子として機能するMOSトランジスタQ3(本発明の第2のMOSトランジスタ)は、ゲートがセンスノードNsに接続され、ローカルビット線LBLからMOSトランジスタQ1を介して伝送された信号をセンス・増幅してドレイン電流に変換する。
読み出し制御用のMOSトランジスタQ4は、ゲートに印加される制御信号RTに応じて、グローバルビット線GBLとMOSトランジスタQ3のドレインとの接続を制御する。書き込み制御用のMOSトランジスタQ5(本発明の第2の電位設定回路)は、ゲートに印加される制御信号WT(本発明の第2の制御信号)に応じて、グローバルビット線GBLとセンスノードNsとの間の接続を制御する。
1つのローカルセンスアンプ10は2本のローカルビット線LBLに共有されるので、一方の側のローカルビット線に接続されるMOSトランジスタQ1、Q2に加えて、他方の側のローカルビット線LBL(ノードN10)に接続されるMOSトランジスタQ6、Q7が設けられている。MOSトランジスタQ1に対応するMOSトランジスタQ6のゲートには制御信号CTRが印加され、MOSトランジスタQ2に対応するMOSトランジスタQ7のゲートにはプリチャージ信号PCRが印加されている。両側のローカルビット線LBLといずれかとローカルセンスアンプ10を選択的に接続することができる。なお、ローカルセンスアンプ10には、両側の2本ローカルビット線LBLを介して、全部で64個のメモリセルMCが接続されることになる。
また、1本のグローバルビット線GBLには、例えば、8個のローカルセンスアンプ10が接続されものとする。この場合、1本のグローバルビット線GBLには、合計で512個のメモリセルMCを選択的に接続可能となる。各々のグローバルビット線GBLには、寄生容量Cgbが形成されている。グローバルセンスアンプ11の両側には、一方のグローバルビット線GBLとの間の接続を制御するMOSトランジスタQ8と、他方のグローバルビット線GBLとの間の接続を制御するMOSトランジスタQ9が設けられている。そして、MOSトランジスタQ8のゲートに印加される制御信号SHLと、MOSトランジスタQ9のゲートに印加される制御信号SHRにより、両側のグローバルビット線GBLのいずれかとグローバルセンスアンプ11を選択的に接続することができる。
図4は、図3のグローバルセンスアンプ11の回路構成の一例を示している。図4に示すように、グローバルセンスアンプ11には、3個のP型のMOSトランジスタQ10、Q13、Q15と8個のN型のMOSトランジスタQ11、Q12、Q14、Q16〜Q20を含んで構成される。電源電圧VDDとノードN12との間には、プリチャージ用のMOSトランジスタQ10が接続されている。MOSトランジスタQ10は、ゲートに印加される反転プリチャージ信号/PCがローのときにノードN12を電源電圧VDDにプリチャージする。MOSトランジスタQ11は、ゲートに印加されるラッチ制御信号LTCに応じて、ノードN12とノードN2との間の接続を制御する。また、MOSトランジスタQ12は、ゲートに印加される制御信号RESに応じて、ノードN12とノードN3との間の接続を制御する。
信号電圧判定ラッチ11aは、4つのMOSトランジスタQ13〜Q16から構成され、ローカルセンスアンプ10からノードN12に伝送された信号電位を2値で判定してラッチする。信号電圧判定ラッチ11aにおいて、それぞれゲートがノードN2に接続される一対のMOSトランジスタQ13、Q14により、比較的駆動力の大きなセンス用インバータが構成される。同様に、それぞれゲートがノードN3に接続される一対のMOSトランジスタQ15、Q16により、比較的駆動力の小さなラッチ用インバータが構成される。
読み出し信号線/RDLとグランドの間には、読み出し回路としての2つのMOSトランジスタQ17、Q18が直列接続され、信号電圧判定ラッチ11aの出力信号SD(ノードN3)がMOSトランジスタQ17のゲートに入力される。書き込み信号線/WDLとノードN2の間には、書き込み回路としての2つのMOSトランジスタQ19、Q20が直列接続され、MOSトランジスタQ19のゲートに書き込みイネーブル信号WEが入力される。MOSトランジスタQ18、Q20の各ゲートには、センスアンプ選択信号YSが共通に入力される。
読み出し動作時は、ラッチ制御信号LTCがハイ、かつセンスアンプ選択信号YSがハイになり、センス用インバータの出力信号SDが読み出し信号線/RDLに出力される。このとき、ノードN3に現れる出力信号SDは、ノードN12の論理値を反転した電圧となっている。また、読み出し動作後のメモリセルMCのデータの破壊を回避するための再書き込み動作時は、ラッチ制御信号LTCがロー、制御信号RESがハイとなり、出力信号SDはMOSトランジスタQ12を介してノードN12に出力される。
一方、書き込み動作時は、センスアンプ選択信号YSがハイ、書き込みイネーブル信号WEがハイになり、書き込み信号線/WDLから書き込みデータが入力される。この書き込みデータは、上述のセンス用インバータにより反転され、MOSトランジスタQ12を介してノードN12に出力される。
次に、第1実施形態のセンスアンプ回路の増幅動作について、図5を用いて説明する。図5は、第1実施形態のセンスアンプ回路の増幅動作を説明するために、2通りの容量の条件に対応する2つのグラフを示している。各グラフにおいて電源電圧VDD=1Vを想定し、特性W1(H)はメモリセルMCからハイ情報を読み出すときの特性であり(Vs=1V)、特性W1(L)は、メモリセルMCからロー情報を読み出すときの特性である(Vs=0V)。なお、電圧Vsは、キャパシタCsの電荷蓄積ノードN0(図2)の電圧である。また、ビット線容量Cbと、メモリセルMCのキャパシタCsの容量(以下、単に容量Csと呼ぶ)と、センスノードNsの容量Caに関し、図5(a)では、Cb=3fF、Cs=5fF、Ca=2fFに設定され、図5(b)は、Cb=3fF、Cs=2fF、Ca=1fFに設定されるとする。
図5において、MOSトランジスタQ3の閾値電圧のばらつき範囲が、例えば、0.3〜0.8Vとなっている。よって、ハイ情報の読み出し時の特性W1(H)は、MOSトランジスタQ3がオンを保持するように、縦軸の電位Vaが1Vで推移する動作領域が用いられる。この動作領域では、上述の(式1´)に従って電位Vaが1Vを保っている。一方、ロー情報の読み出し時の特性W1(L)は、MOSトランジスタQ3がオフするように、例えば、電位Vaが0.3V以下の動作領域が用いられる。このとき、特性W1(L)では、横軸の電圧Vxが0を超えると電位Vaが急峻に変化して変化点P1に達し、変化点P1を超える領域では上述の(式3´)に示すように電界分配モードに従って動作する。各グラフにおいて、特性W1(H)と特性W1(L)との電圧差により信号電圧の読み出し可能な範囲が定まる。
図5には、ローカルセンスアンプ10における閾値電圧のばらつき許容範囲Rvt1の設定例を重ねて示している。ばらつき許容範囲Rvt1の縦軸方向の幅は、MOSトランジスタQ3の閾値電圧Vt3のばらつき許容範囲を表し、ばらつき許容範囲Rvt1の横軸方向の幅は、MOSトランジスタQ1の閾値電圧Vt1のばらつき許容範囲を表している。なお、電圧Vxは、MOSトランジスタQ1の一定の制御電圧Vgから、MOSトランジスタQ1の閾値電圧Vt1だけ低い電圧に設定される。このように、ばらつき許容範囲Rvt1が全体的に特性W1(H)、W1(L)に囲まれた範囲内に存在することが、ローカルセンスアンプ10による安定な増幅動作の条件となる。この場合、特性W1(H)、W1(L)に囲まれた範囲内でばらつき許容範囲Rvt1を大きく確保できれば、ローカルセンスアンプ10の動作マージンを大きくでき、その増幅動作の信頼性が向上する。
ここで、図5に対する比較例として、従来のセンスアンプ回路(図23)の増幅動作に対応する2通りのグラフを図6及び図7に示す。図6及び図7の各々においては、電源電圧VDDの3Vまでの動作を想定し、VDD=3V、2V、1Vの場合の3通りについて、それぞれハイ情報とロー情報を読み出す場合の特性を示している。また、図6では、図5(a)に対応してCs=5fFに設定され、図7では、図5(b)に対応してCs=2fFに設定されるとする。図6及び図7においては、ともにCb=50fF、Ca=10fFに設定されるとする。図6においては、特性W、変化点P、横軸方向及び縦軸方向の各許容範囲X、Yのそれぞれに対し、カッコ書きにてVDDの値(3、2、1)とハイ情報(H)/ロー情報(L)を付加して表している。図7においても、特性W’、変化点P’、横軸方向及び縦軸方向の各許容範囲X’、Y’のそれぞれに対し、同様に表している。ここでX及びX’は電位Vbの設定値の許容範囲を、Y及びY’は許容範囲X及びX’におけるハイ情報とロー情報の読み出し信号電圧の差を示している。
従来のセンスアンプ回路では、電源電圧VDD=3V、2Vの場合、変化点P、P’の位置が右側にシフトしていることがわかる。この場合、Cs=5fFの図6に比べ、メモリセルMCを低容量化したCs=2fFの図7は、読み出し電圧の信号差が小さくなっている。また、図6及び図7から明らかなように、VDD=1Vの条件では、上述の許容範囲X、Yを確保することが困難であり、かかる低電圧動作で従来のセンスアンプ回路を用いることは困難である。このように、特にVDD=1Vの低電圧動作の条件下で、上述の図5の場合において、図6及び図7の動作と比べたときに動作マージンが大幅に向上する点で顕著な相違がある。これは、主にシングルエンド型のローカルセンスアンプ10を採用したことにより、センスノードNsの容量Caを減少することによる効果である。
次に、第1実施形態のDRAMにおける読み出し動作について図8及び図9を参照して説明する。図8は、メモリセルMCからハイ情報を読み出す場合の動作波形を示す図であり、図9は、メモリセルMCからロー情報を読み出す場合の動作波形を示す図である。図8及び図9の上部に示すように、全体動作を6つの期間(T1〜T6)に細分化して示している。
図8に示すように、ハイ情報の読み出し動作では、プリチャージ解除期間T1の前の時点でローカルビット線LBLはグランド電位VSS(0V)にプリチャージされており、センスノードNs及びグローバルビット線GBLは電源電圧VDDにプリチャージされている。このとき、プリチャージ信号PCLとラッチ制御信号LTCはそれぞれハイを保ち、反転プリチャージ信号/PCと各制御信号CTL、RT、RESはそれぞれローを保っている。また、各制御信号WT、SHRは、電源電圧VDDより高い正電圧VPPを保ち、ワード線WLの電位は、グランド電位VSSより低い負電圧VKKを保っている。
プリチャージ解除期間T1において、プリチャージ信号PCLがローに制御され、MOSトランジスタQ2がオフし、左側のローカルビット線LBLがグランド電位VSSにプリチャージされた状態でフローティングとなる。このとき、非選択側の右側のローカルビット線LBLは、MOSトランジスタQ7を介してグランド電位VSSにプリチャージされた状態を保持する。また、制御信号WTがローに制御され、MOSトランジスタQ5がオフし、センスノードNsが電源電圧VDDにプリチャージされた状態でフローティングとなる。このとき、制御信号SHRがローに制御されて、非選択側のグローバルビット線GBLがグローバルセンスアンプ11から切り離される。なお、非選択側のグローバルセンスアンプ11については、図8には示されないが、プリチャージ信号PCL、PCRがハイ、制御信号CTL、CTR、RTがローの状態を保ち、ワード線WLの電位が正電圧VPPを保っている。
セル選択期間T2において、ワード線WLが負電圧VKKから正電圧VPPに駆動され、これによりハイ情報を保持するメモリセルMCの信号電圧がローカルビット線LBLに読み出される。これにより、ローカルビット線LBLは電位Vbに上昇する。
電荷分配期間T3において、制御信号CTLが制御電圧Vgに制御される。このとき、Vx=Vg−Vt1で与えられる電圧Vxがローカルビット線LBLの電位Vbより低くなっているので、MOSトランジスタQ1はオフの状態に保たれ、センスノードNsが電源電圧VDDを維持する。
センス期間T4において、制御信号RTがハイに制御され、その状態を一定期間保持する。このとき、センスノードNsは、MOSトランジスタQ3の閾値電圧のばらつき許容範囲Rvtの上限より高い電位にあるため、MOSトランジスタQ3には大きなドレイン電流が流れる。従って、グローバルビット線GBLの寄生容量Cgbに充電された電荷がMOSトランジスタQ3により短時間で引き抜かれることになり、グローバルビット線GBLが急速に放電されて、その電位が電源電圧VDDからグランド電位VSSに変化する。センス期間T4の終了時点で、グローバルビット線GBLの電位がグランド電位VSSとなり、その電位がグローバルセンスアンプ11の信号電圧判定ラッチ11aで反転され、出力信号SDが電源電圧VDDに変化する。その後、ラッチ制御信号LTCがローに制御され、センス期間T4が終了する。
なお、MOSトランジスタQ3の閾値電圧のばらつき許容範囲Rvtは、トランジスタ形成時の寸法の微細なばらつきやゲート絶縁膜厚のばらつき、あるいはチャネル不純物分布のランダムなゆらぎや温度などに依存して、全体的なばらつきが分布する範囲に依存して定まる。
続いてリストア期間T5において、制御信号RESが正電圧VPPに制御され、グローバルセンスアンプ11の出力信号SDがMOSトランジスタQ12を介してグローバルビット線GBLに出力され、グローバルビット線GBLの電位が電源電圧VDDに変化する。次いで制御信号WTが再び正電圧VPPに制御され、グローバルビット線GBLがMOSトランジスタQ5を介してセンスノードNsに接続される。そして、ほぼ同じタイミングで、制御電圧Vgを保持する制御信号CTLが正電圧VPPに制御され、ローカルビット線LBLがMOSトランジスタQ1を介してセンスノードNsに接続される。これにより、メモリセルMCにハイ情報が再書き込みされる。
プリチャージ期間T6において、ワード線WLが負電圧VKKに戻される。続いて、各制御信号CTL、RESがローに制御され、ラッチ制御信号LTCがハイに制御される。続いて、プリチャージ信号PCLがハイ、かつ反転プリチャージ信号/PCがローにそれぞれ制御され、ローカルビット線LBLがグランド電位VSSにプリチャージされるとともに、センスノードNs及びグローバルビット線GBLが電源電圧VDDにプリチャージされる。これにより、信号電圧判定ラッチ11aの出力信号SDがローに変化する。最後に、制御信号SHRが正電圧VPPに制御され、読み出し動作が完了する。
次に図9に示すように、ロー情報の読み出し動作において、プリチャージ解除期間T1までの動作は図8と同様になる。続くセル選択期間T2において、ワード線WLが負電圧VKKから正電圧VPPに駆動され、ロー情報を保持するメモリセルMCから信号電圧がローカルビット線LBLに読み出さる。このとき、ローカルビット線LBLの電位Vbはグランド電位に維持される。
電荷分配期間T3において、制御信号CTLが制御電圧Vgに制御される。このとき、上述の電圧Vxが電圧Vcより高い電圧にあるので、MOSトランジスタQ1がオンし、(式3´)に示すように電荷分配モードで動作する。これにより、ローカルビット線LBLとセンスノードNsが同電位となって、Va=Vcとなる。
センス期間T4において、制御信号RTがハイに制御され、その状態を一定期間保持する。このとき、センスノードNsがMOSトランジスタQ3の閾値電圧Vtのばらつき許容範囲Rvtの下限より低い電位にあるため、MOSトランジスタQ3にはドレイン電流が流れない。よって、グローバルビット線GBLの電位は電源電圧VDDを保持する。センス期間T4の終了時点でグローバルビット線GBLの電位が電源電圧VDDとなり、その電位がグローバルセンスアンプ11の信号電圧判定ラッチ11aで反転され、出力信号SDがグランド電位VSSを保つ。その後、ラッチ制御信号LTCがローに制御され、センス期間T4が終了する。
リストア期間T5において、制御信号RESが正電圧VPPに制御され、グローバルセンスアンプ11の出力信号SDがMOSトランジスタQ12を介してグローバルビット線GBLに出力され、グローバルビット線GBLの電位がグランド電位VSSに変化する。次いで制御信号WTが再び正電圧VPPに制御され、グローバルビット線GBLがMOSトランジスタQ5を介してセンスノードNsに接続される。そして、ほぼ同じタイミングで、制御電圧Vgを保持する制御信号CTLが正電圧VPPに制御され、ローカルビット線LBLがMOSトランジスタQ1を介してセンスノードNsに接続される。これにより、メモリセルMCにロー情報が再書き込みされる。
プリチャージ期間T6において、ワード線WLが負電圧VKKに戻される。続いて、各制御信号CTL、RESがローに制御され、ラッチ制御信号LTCがハイに制御される。続いて、プリチャージ信号PCLがハイ、かつ反転プリチャージ信号/PCがローにそれぞれ制御され、ローカルビット線LBLがグランド電位VSSにプリチャージされるとともに、センスノードNs及びグローバルビット線GBLが電源電圧VDDにプリチャージされる。最後に、制御信号SHRが正電圧VPPに制御され、読み出し動作が完了する。
次に、第1実施形態の変形例について説明する。図10は、第2実施形態の変形例として、ローカルセンスアンプ10の一部を変更した場合の構成である。すなわち、図10においては、図3と同様の回路構成において、ローカルセンスアンプ10のセンスノードNsと電源VPCとの間にMOSトランジスタQ30が設けられ、電源VPCがグランド電位及び所定の電位とに駆動される。この所定の電位は、例えば、1.5Vに設定される。なお、図10の他の回路部分は図3と共通であるため、説明を省略する。
図11は、本変形例のセンスアンプ回路の増幅動作を説明するために、図5と同様の2つのグラフを示している。各グラフにおいて電源電圧VDD=1Vである点は図5と共通であるが、さらに上記の電圧VPC=1.5Vに設定するとともに、図11(a)では、Cb=13fF、Cs=10fF、Ca=2fFに設定され、図11(b)では、Cb=13fF、Cs=20fF、Ca=2fFに設定されるとする。この場合、図11(a)の特性W2(H)、W2(L)と、図11(b)の特性W2(H)、W2(L)が得られ、上記のパラメータの相違を反映して、電圧Vxと電位Vaの関係は図5とは異なっている。また、図11において、ばらつき許容範囲Rvt2は、比較的広い範囲に分布することがわかる。
図12及び図13は、本変形例のDRAMにおける読み出し動作を説明する図であり、図8及び図9に対応する動作波形を示している。図12及び図13の動作波形の多くは図8及び図9と共通するので、以下では相違点のみを説明する。本変形例では、プリチャージ動作時に、プリチャージ信号PCがハイに制御され、MOSトランジスタQ30を介してセンスノードNsが電圧VPCの電位まで上昇する。図12及び図13に示すように、センスノードNsの電位Vaが上昇する結果、閾値電圧Vt2のばらつき許容範囲Rvtが拡大するという効果がある。
[第2実施形態]
次に、本発明の第2実施形態について説明する。第2実施形態のDRAMは、第1実施形態と同様、ビット線とセンスアンプ回路が階層化され、概ね第1実施形態と同様に構成されるが、一部の電源系の構成が変更されている。第2実施形態では、MOSトランジスタQ1の閾値電圧Vt1の変動を補償した補償電圧発生回路と、MOSトランジスタQ3の閾値電圧Vt3の変動を補償した補償電圧発生回路を採用している。これらの具体的な構成については後述する。
図14は、第2実施形態のDRAMのうちセンス系の回路構成の一例を示す図であり、第1実施形態の図3に対応する図である。また、図15は、図14のグローバルセンスアンプ11の回路構成の一例を示す図である。図14及び図15の基本的な回路構成は、第1実施形態の図3及び図4と概ね共通であるが、上述したように電源系の構成が異なっている。すなわち、ローカルセンスアンプ10において、MOSトランジスタQ2、Q7の各ソースに供給されるグランド電位が電圧VSNLに置き換えられている。また、グローバルセンスアンプ11において、MOSトランジスタQ10のソースと信号電圧判定ラッチ11aに供給される電源電圧VDDが電圧VSNHに置き換えら、MOSトランジスタQ16のソースと信号電圧判定ラッチ11aに供給されるグランド電位が電圧VSNLに置き換えられている。これらの各電圧VSNH、VSNLを発生するために、後述の構成を備える補償電圧発生回路が用いられる。
図16は、第2実施形態の上記補償電圧発生回路として機能する制御電圧発生回路の回路構成例を示す図である。この制御電圧発生回路は、MOSトランジスタQ1の閾値電圧Vt1の変動が補償された制御電圧Vgを発生するフィードバック型電圧発生回路であり、例えば、MOSトランジスタQ1のゲートに制御信号CTLのハイ電圧を印加するために用いられる。図16に示すように制御電圧発生回路は、レプリカMOSトランジスタQ1rと、定電流源40と、2つのオペアンプ41、42とを含んで構成されている。また、一対の定電圧電源として正電圧VDLと負電圧VELが用いられ、正電圧VDLがレプリカMOSトランジスタQ1rとオペアンプ41、42に供給され、負電圧VELが定電流源40の一端とオペアンプ41、42に供給される。
図16において、レプリカMOSトランジスタQ1rは、ローカルセンスアンプ10(図3)のMOSトランジスタQ1のレプリカトランジスタとして機能し、MOSトランジスタQ1とほぼ同形状かつ同サイズとなるように形成される。レプリカMOSトランジスタQ1rには、ソースに接続された定電流源40を流れる一定の電流Ib1と等しいドレイン電流が流れる。オペアンプ41には、マイナス側入力端子にレプリカMOSトランジスタQ1rのソース電圧が抵抗を介して入力され、プラス側入力端子に電圧Vxが入力される。オペアンプ41の出力電圧は抵抗を介して、レプリカMOSトランジスタQ1rのゲートに入力される。この場合、オペアンプ41の出力電圧は、レプリカMOSトランジスタQ1rの閾値電圧Vt1に電圧Vxを加えた値に一致するようにフィードバック制御される。一方、オペアンプ41の出力電圧が入力される後段のオペアンプ42は、電流駆動能力を強化するためのボルテージフォロアを構成し、Vx+Vt1に一致する制御電圧Vgを出力する。
図16の制御電圧発生回路から出力される制御電圧Vgは、センス動作時にMOSトランジスタQ1のゲートに印加される。図3の構成において、MOSトランジスタQ1の閾値電圧Vt1の変動に伴い、Vx=Vg−Vt1で与えられるローカルビット線LBLの電圧Vxが変動する。一方、第2実施形態では、図16の制御電圧発生回路により、閾値電圧Vt1の変動が補償された制御電圧Vgを生成するので、製造プロセスや温度によりMOSトランジスタの閾値電圧Vtが変動しても、電圧Vxの値が常に一定になる。従って、図4や図9における閾値電圧のばらつき許容範囲Rvtに対し、実際のばらつきを小さくできるので、センスアンプ回路の動作マージンを一層向上させることができる。図16の制御電圧発生回路を採用することで、実際に残存するばらつき要因は、MOSトランジスタQ1とレプリカMOSトランジスタQ1rとの特性の差に基づく限定的なものとなるため、製造プロセスや温度による変動要因を確実に補償することが可能となる。
図17は、上記制御電圧発生回路により出力される制御電圧Vgのプロセス/温度依存性の一例を示すグラフである。図17では、製造プロセスのばらつきに対応して、標準的な動作特性Sa(typ)と、高速な動作特性Sa(fast)と、低速な動作特性Sa(slow)の3通りを比較し、それぞれについて温度と制御電圧Vgの変動量の関係をグラフにして示している。なお、縦軸の制御電圧Vgの変動量は、製造プロセスが“typ”で温度が50℃の場合を基準として求めた値である。ここで、図17の定電流源40の電流Ib1は、例えば、10nA程度の小さい値に設定することが望ましい。これは、ローカルビット線LBLを電荷分配モードで駆動するときにMOSトランジスタQ1を流れる電流は最終的に極めて小さい値となり、この値に電流Ib1を合わせる必要があるからである。
次に図18は、第2実施形態の補償電圧発生回路の他の例の構成を示すブロック図であり、例えば、図14及び図15の電圧VSNH、VSNL、図14のセルプレート電位VPLT、電圧Vxを発生するために用いられる。図18に示すように、補償電圧発生回路は、ローカルセンスアンプ10のMOSトランジスタQ3の閾値電圧Vt3をモニタしてモニタ信号Smを生成する閾値電圧モニタ部30と、閾値電圧モニタ部30から出力されるモニタ信号Smを製造プロセスに応じた補正量だけシフトして補正信号δVtを生成するレベル補正部31と、参照電圧とレベル補正部31の補正信号δVtとを加算して補償電圧を生成する補償電圧加算部32とにより構成される。
図19は、図18の閾値電圧モニタ部30の回路構成例を示す図である。図19に示すように閾値電圧モニタ部30は、レプリカMOSトランジスタQ3rと、定電流源43と、オペアンプ44とを含んで構成されている。MOSトランジスタQ3rは、モニタ対象であるMOSトランジスタQ3のレプリカトランジスタとして機能し、MOSトランジスタQ3とほぼ同形状かつ同サイズとなるように形成される。一定の電流Ib2が流れる定電流源43は、図16の定電流源40と同様の接続関係となっている。オペアンプ44には、マイナス側入力端子にレプリカMOSトランジスタQ3rのソース電圧が抵抗を介して入力され、プラス側入力端子にグランド電位に接続される。オペアンプ44の出力電圧は抵抗を介して、レプリカMOSトランジスタQ3rのゲートに入力される。この場合、オペアンプ44の出力信号Smは、レプリカMOSトランジスタQ3rのソース電圧がグランド電位に一致するようにフィードバック制御される。従って、出力信号Smに基づき、グランド電位を基準としたMOSトランジスタQ3の閾値電圧Vt3をモニタすることができる。
図20は、図18のレベル補正部31の回路構成例を示す図である。図20に示すように、レベル補正部31は、セレクタ45と、タップ選択回路46と、ローパスフィルタ47と、3つのオペアンプ48、49、50とを含んで構成されている。セレクタ45は、補正量設定回路として機能し、タップ選択回路46から送られる補正量情報に基づき、正の電源電圧VDLと負の電源電圧VELの間の多数の中間電位の中から抵抗分割により所望の電位を選択的に設定し、補正量Vmを出力する。タップ選択回路46には、セレクタ45における中間電位の選択がプログラムされている。例えば、製造プロセスが“typ”で温度が50℃のときに後述の補正信号δVtが0Vになるように補正量Vmが設定される。このように補正量Vmを設定すると、温度50℃における製造プロセス変動によるMOSトランジスタQ3の閾値電圧Vt3の変動が補償された補正信号δVtを得ることができる。補正量Vmのプログラム手段としては、例えば、レーザヒューズ、電気ヒューズ、不揮発性メモリ素子、ワンタイムプログラマブル素子等を利用することができる。
初段のオペアンプ48は、閾値電圧モニタ部30のモニタ信号Smを反転増幅し、反転モニタ信号−Smを出力する。2段目のオペアンプ49には、反転モニタ信号−Smがマイナス側入力端子に入力され、抵抗とキャパシタからなるローパスフィルタ47を通って平滑化された上述の補正量Vmがプラス側入力端子のシフト電圧として入力される。図20に示すように各抵抗R1、R2を配置した場合、オペアンプ49から、信号Smに2Vmが加算された信号Sm+2Vmが出力される。3段目のオペアンプ50はボルテージフォロアを構成し、Sm+2Vmに一致する補正信号δVtを出力する。
図21は、上記レベル補正部31から出力される補正信号δVtのプロセス/温度依存性の一例を示すグラフである。図21では、図17と同様の3通りの動作特性Sbをそれぞれグラフにして示している。ここで、図19の定電流源43の電流Ib2は、例えば、1μA程度の比較的大きい値に設定することが望ましい。これは、グローバルビット線GBLをグランド電位VSSに駆動するときにMOSトランジスタQ3を流れる電流はある程度大きな値になるため、この値に電流Ib2を合わせる必要があるからである。
図22は、図18の補償電圧加算部32の回路構成例を示す図である。図22に示すように、補償電圧加算部32は、3つのオペアンプ51、52、53を含んで構成されている。初段のオペアンプ51は、基準電圧Vrefと、レベル補正部31の補正信号δVtとを加算して反転増幅する。2段目のオペアンプ52は、オペアンプ51の出力をさらに反転増幅して電圧Vref+δVtを生成する。3段目のオペアンプ53はボルテージフォロアを構成し、電圧Vref+δVtを出力する。図22における基準電圧Vrefとしては、上述したように、電圧VSNH、VSNL、セルプレート電位VPLT、電圧Vxに対応する所定の電圧をそれぞれ用いることができる。基準電圧Vrefの値は、例えば、電圧VSNHに対して1.0V、電圧VSNLに対して0V、セルプレート電位に対して0.5Vに設定される。この場合、補正信号δVtの値を0±0.1Vと仮定すると、それぞれの基準電圧Vrefに対して変動成分±0.1を加えた電圧を生成し、目的の回路に供給することができる。
以上説明したように、MOSトランジスタQ3の閾値電圧Vt3の製造プロセスと温度による変動を、閾値電圧モニタ部30の動作に基づき、それぞれの電源に反映させることができる。よって、電圧VSNH、VSNL、セルプレート電位VPLT、電圧Vxのそれぞれの値は、MOSトランジスタQ3の閾値電圧Vt3の変動を補償するように適切に設定可能となる。例えば、ローカルセンスアンプ10内のセンスノードNsのプリチャージに用いる電圧VSNHは、MOSトランジスタQ3の閾値電圧Vt3の上昇に追随して高くなるようにし、逆に閾値電圧Vt2の低下に追随して低くなるように制御できる。また、メモリセルMCに書き込まれるハイ情報及びロー情報の電圧は、同様にMOSトランジスタQ3の閾値電圧Vt3の変動に追随して、同様に高く又は低くなるように制御可能となる。さらに、電圧Vx、あるいは電圧Vxを基準に生成される制御電圧Vgについても、MOSトランジスタQ3の閾値電圧Vt3の変動に追随して、同様に高く又は低くなるように制御可能となる。その結果、MOSトランジスタQ3の閾値電圧Vt3の変動と同じだけセンス系全体の各電圧が変動することになるので、上述の閾値電圧のばらつき許容範囲Rvtに対して実際のばらつきを減少させ、センスアンプ回路の動作マージンを一層向上させることができる。
以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。例えば、上記実施形態においては、7つのMOSトランジスタから構成されるローカルセンスアンプ10(センスアンプ回路)について説明したが、電荷転送ゲートとして機能する第1のMOSトランジスタと、第1のMOSトランジスタを介して信号電圧を増幅する第2のMOSトランジスタと、ビット線を第1の電位に設定する第1の電位設定回路と、センスノードを第2の電位に設定する第2の電位設定回路を備えていれば、他の構成要素については特に制約されることなく、多様なセンスアンプ回路に対して広く本発明を適用することができる。