CN116153360B - 感测放大电路结构及存储器 - Google Patents
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Abstract
本公开涉及一种感测放大电路结构及存储器，感测放大电路结构包括：第一N型晶体管连接位线、第一电源节点和互补放大位线；第二N型晶体管连接互补位线、第一电源节点和放大位线；第一P型晶体管连接放大位线、第二电源节点和互补放大位线；第二P型晶体管连接互补放大位线、第二电源节点和放大位线；其中，第一隔离晶体管连接位线和放大位线；第二隔离晶体管连接互补位线和互补放大位线；第一隔离晶体管和第二隔离晶体管的栅极氧化层厚度大于第一N型晶体管和第二N型晶体管的栅极氧化层厚度。
Description
技术领域
本公开涉及半导体电路设计领域，特别涉及一种感测放大电路结构及存储器。
背景技术
动态随机存取存储器（Dynamic Random Access Memory，DRAM）是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
感测放大电路(Sense Amplifier，SA)是实现DRAM读写以及动态刷新的重要组件，其原理是通过差分放大的原理感应目标位线上的微小电压变化并放大以转换为数字信号。
感测放大电路的感测裕度衡量是实现准确感测的重要参数，如何调节感测放大电路的感测裕度，以实现对目标位线上的微小电压变化并放大的准确性，是DRAM的重要优化方式。
发明内容
本公开实施例提供一种感测放大电路结构及存储器，以优化感测放大电路的性能。
本公开一实施例提供了一种感测放大电路结构，包括：第一N型晶体管，控制端连接位线，第一端子连接第一电源节点，第二端子连接互补放大位线；第二N型晶体管，控制端连接互补位线，第一端子连接第一电源节点，第二端子连接放大位线；第一P型晶体管，控制端连接放大位线，第一端子连接第二电源节点，第二端子连接互补放大位线；第二P型晶体管，控制端连接互补放大位线，第一端子连接第二电源节点，第二端子连接放大位线；第一隔离晶体管，控制端用于接收隔离信号，第一端子连接位线，第二端子连接放大位线；第二隔离晶体管，控制端用于接收隔离信号，第一端子连接互补位线，第二端子连接互补放大位线；其中，第二电源节点提供的电源电压大于第一电源节点提供的电源电压，第一隔离晶体管和第二隔离晶体管的栅极氧化层厚度大于第一N型晶体管和第二N型晶体管的栅极氧化层厚度。
通过设置第一隔离晶体管和第二隔离晶体管具有较大的栅极氧化层厚度，以增大第一隔离晶体管和第二隔离晶体管的栅氧电阻，使得当感测放大电路处于空闲阶段时，第一隔离晶体管和第二隔离晶体管的栅极泄漏电流显著减少，从而降低感测放大电路的静态功耗；另外，第一隔离晶体管和第二隔离晶体管的栅极氧化层厚度较大，相应增加了第一隔离晶体管和第二隔离晶体管的阈值电压，第一隔离晶体管和第二隔离晶体管需要基于更大电位的隔离信号才能导通，避免了隔离信号的传输线上的电压扰动而导致第一隔离晶体管和第二隔离晶体管错误开启的情况，提高了感测放大电路的稳定性。
例如，第一隔离晶体管和第二隔离晶体管的栅极氧化层厚度大于第一P型晶体管和第二P型晶体管的栅极氧化层厚度。
例如，第一隔离晶体管和第二隔离晶体管的栅极氧化层的厚度范围为25A~35A。
例如，感测放大电路结构，还包括：第一偏移消除晶体管，控制端用于接收偏移消除信号，第一端子连接位线，第二端子连接互补放大位线；第二偏移消除晶体管，控制端用于接收偏移消除信号，第一端子连接互补位线，第二端子连接放大位线；第一偏移消除晶体管和第二偏移消除晶体管的栅极氧化层厚度大于第一N型晶体管和第二N型晶体管的栅极氧化层厚度。
例如，第一偏移消除晶体管和第二偏移消除晶体管的栅极氧化层厚度大于第一P型晶体管和第二P型晶体管的栅极氧化层厚度。
例如，第一偏移消除晶体管和第二偏移消除晶体管的栅极氧化层的厚度范围为35A~45A。
例如，第一偏移消除晶体管和第二偏移消除晶体管的栅极氧化层厚度与第一隔离晶体管和第二隔离晶体管的栅极氧化层厚度相同。
例如，感测放大电路结构，还包括：预充电晶体管，控制端用于接收预充电信号，第一端子用于接收预设电压，第二端子连接放大位线或互补放大位线；预充电晶体管的栅极氧化层厚度大于第一N型晶体管和第二N型晶体管的栅极氧化层厚度。
例如，预充电晶体管的栅极氧化层厚度大于第一P型晶体管和第二P型晶体管的栅极氧化层厚度。
例如，预充电晶体管的栅极氧化层的厚度范围为30A~40A。
例如，预充电晶体管的栅极氧化层厚度与第一隔离晶体管和第二隔离晶体管的栅极氧化层厚度相同。
例如，感测放大电路结构，还包括：均衡晶体管，控制端用于接收均衡信号，第一端子连接放大位线，第二端子连接互补放大位线；均衡晶体管的栅极氧化层厚度大于第一N型晶体管和第二N型晶体管的栅极氧化层厚度。
例如，均衡晶体管的栅极氧化层厚度大于第一P型晶体管和第二P型晶体管的栅极氧化层厚度。
例如，均衡晶体管的栅极氧化层的厚度范围为30A~40A。
例如，均衡晶体管的栅极氧化层厚度与第一隔离晶体管和第二隔离晶体管的栅极氧化层厚度相同。
本公开另一实施例还提供了一种存储器，包括上述实施例提供的感测放大电路结构，以优化存储器中感测放大电路的性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的感测放大电路结构的结构示意图；
图2为本公开一实施例提供的包含偏移消除晶体管的感测放大电路结构的结构示意图；
图3为本公开一实施例提供的包含预充电晶体管和均衡晶体管的感测放大电路结构的结构示意图；
图4为本公开一实施例提供的感测放大电路结构的版图示意图；
图5为本公开一实施例提供的感测放大电路结构的信号时序示意图；
图6为本公开另一实施例提供的存储器的结构示意图。
具体实施方式
由背景技术可知，感测放大电路（Sense Amplifier，SA）是实现DRAM读写以及动态刷新的重要组件，其原理是通过差分放大的原理感应目标位线上的微小电压变化并放大以转换为数字信号；感测放大电路的感测裕度衡量是实现准确感测的重要参数，如何调节感测放大电路的感测裕度，以实现对目标位线上的微小电压变化并放大的准确性，是DRAM的重要优化方式。
构成感测放大电路的晶体管可能由于工艺变化、温度等因素而具有不同的器件特征，而感测放大电路中晶体管的器件特性作为感测裕度的影响因素之一。
本公开一实施例提供了一种感测放大电路结构，以优化感测放大电路的性能。
本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的感测放大电路结构的结构示意图，图2为本实施例提供的包含偏移消除晶体管的感测放大电路结构的结构示意图，图3为本实施例提供的包含预充电晶体管和均衡晶体管的感测放大电路结构的结构示意图，图4为本实施例提供的感测放大电路结构的版图示意图，图5为本实施例提供的感测放大电路结构的信号时序示意图，以下结合附图对本实施例提供的感测放大电路结构进行详细说明，具体如下：
参考图1，感测放大电路结构，包括：
第一N型晶体管<N1>，控制端连接位线BL，第一端子连接第一电源节点NCS，第二端子连接互补放大位线SABLB。
第二N型晶体管<N2>，控制端连接互补位线BLB，第一端子连接第一电源节点NCS，第二端子连接放大位线SABL。
第一P型晶体管<P1>，控制端连接放大位线SABL，第一端子连接第二电源节点PCS，第二端子连接互补放大位线SABLB。
第二P型晶体管<P2>，控制端连接互补放大位线SABLB，第一端子连接第二电源节点PCS，第二端子连接放大位线SABL。
在一个例子中，第一N型晶体管<N1>的栅极连接位线BL，源极连接第一电源节点NCS，漏极连接互补放大位线SABLB；第二N型晶体管<N2>的栅极连接互补位线BLB，源极连接第一电源节点NCS，漏极连接放大位线SABL，第一P型晶体管<P1>的栅极连接放大位线SABL，源极连接第二电源节点PCS，漏极连接互补放大位线SABLB；第二P型晶体管<P2>的栅极连接互补放大位线SABLB，源极连接第二电源节点PCS，漏极连接放大位线SABL。
对于位线BL和互补位线BLB，每一位线BL或互补位线BLB都对应连接相应的存储单元10；对于图1示例，位线BL连接的存储单元10中包括第一开关晶体管和存储单元Cell-a，其中，第一开关晶体管的栅极连接相应字线WL-a，当字线WL-a中的信号控制第一开关晶体管导通，存储单元Cell-a将存储的电荷共享至位线BL上；互补位线BLB连接的存储单元10中包括第一开关晶体管和存储单元Cell-b，其中，第一开关晶体管的栅极连接相应字线WL-b，当字线WL-b中的信号控制第一开关晶体管导通，存储单元Cell-b将存储的电荷共享至互补位线BLB上。另外，对于位线BL和互补位线BLB，每一位线BL或互补位线BLB都对应连接相应的选通单元20；对于图1示例，位线BL连接的选通单元20中包括第二开关晶体管，第二开关晶体管的一端子连接位线BL，一端子连接本地数据线IO-a，当第二开关晶体管基于选通信号导通，位线BL和本地数据线IO-a连接，从而将位线BL上的电位通过本地数据线IO-a读出；互补位线BLB连接的选通单元20中包括第二开关晶体管，第二开关晶体管的一端子连接互补位线BLB，一端子连接本地数据线IO-b，当第二开关晶体管基于选通信号导通，互补位线BLB和本地数据线IO-b连接，从而将互补位线BLB上的电位通过本地数据线IO-b读出。
对于第一电源节点NCS和第二电源节点PCS，第二电源节点PCS提供的电源电压大于第一电源节点NCS提供的电源电压；对于图1示例，第二电源节点PCS用于提供高电平，第一电源节点NCS用于提供低电平，在一些示例中，第一电源节点NCS连接接地端；在其他示例中，第二电源节点PCS连接的节点电压大于第一电源节点NCS连接的节点电压即可。
对于存储器的晶体管设计，存储器的晶体管包括薄栅氧晶体管和厚栅氧晶体管两种晶体管设计，其中薄栅氧晶体管的栅极氧化层厚度约20~30A，厚栅氧晶体管的栅极氧化层厚度约40~50A。在一些实施例中，第一N型晶体管<N1>、第二N型晶体管<N2>、第一P型晶体管<P1>和第二P型晶体管<P2>的栅极氧化层的厚度为23~27A；需要说明的是，由于CMOS制程的影响，形成的P型晶体管的栅极氧化层厚度大于形成的N型晶体管的栅极氧化层厚度，即第一P型晶体管<P1>和第二P型晶体管<P2>的栅极氧化层的厚度大于第一N型晶体管<N1>和第二N型晶体管<N2>的栅极氧化层的厚度。在本示例中，第一N型晶体管<N1>和第二N型晶体管<N2>的栅极氧化层的厚度为24A，第一P型晶体管<P1>和第二P型晶体管<P2>的栅极氧化层的厚度为26A。
对于本实施例提供的感测放大电路结构，继续参考图1，感测放大电路结构，还包括：
第一隔离晶体管<I1>，控制端用于接收隔离信号ISO，第一端子连接位线BL，第二端子连接放大位线SABL。
第二隔离晶体管<I2>，控制端用于接收隔离信号ISO，第一端子连接互补位线BLB，第二端子连接互补放大位线SABLB。
在一个例子中，第一隔离晶体管<I1>的栅极用于接收隔离信号ISO，源极或漏极的其中一者连接位线BL，另一者连接放大位线SABL；第二隔离晶体管<I2>的栅极用于接收隔离信号ISO，源极或漏极的其中一者连接互补位线BLB，另一者连接互补放大位线SABLB。
对于第一隔离晶体管<I1>和第二隔离晶体管<I2>，在本示例中，第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极氧化层厚度大于第一N型晶体管<N1>和第二N型晶体管<N2>的栅极氧化层厚度。具体地，第一隔离晶体管<I1>的栅极氧化层厚度大于第一N型晶体管<N1>的栅极氧化层厚度，并大于第二N型晶体管<N2>的栅极氧化层厚度；第二隔离晶体管<I2>的栅极氧化层厚度大于第一N型晶体管<N1>的栅极氧化层厚度，并大于第二N型晶体管<N2>的栅极氧化层厚度。
通过设置第一隔离晶体管<I1>和第二隔离晶体管<I2>具有较大的栅极氧化层厚度，以增大第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅氧电阻，使得当感测放大电路处于空闲阶段时，第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极泄漏电流显著减少，从而降低感测放大电路的静态功耗；另外，第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极氧化层厚度较大，相应增加了第一隔离晶体管<I1>和第二隔离晶体管<I2>的阈值电压Vth，第一隔离晶体管<I1>和第二隔离晶体管<I2>需要基于更大电位的隔离信号ISO才能导通，避免了隔离信号ISO的传输线上的电压扰动而导致第一隔离晶体管<I1>和第二隔离晶体管<I2>错误开启的情况，提高了感测放大电路的稳定性。
在一些实施例中，第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极氧化层厚度大于第一P型晶体管<P1>和第二P型晶体管<P2>的栅极氧化层厚度。具体地，第一隔离晶体管<I1>的栅极氧化层厚度大于第一P型晶体管<P1>的栅极氧化层厚度，并大于第二P型晶体管<P2>的栅极氧化层厚度；第二隔离晶体管<I2>的栅极氧化层厚度大于第一P型晶体管<P1>的栅极氧化层厚度，并大于第二P型晶体管<P2>的栅极氧化层厚度。
在一些实施例中，第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极氧化层的厚度范围为25A~35A。在本示例中，若第一隔离晶体管<I1>和第二隔离晶体管<I2>采用N型晶体管设置，则第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极氧化层的厚度为26~30A，具体可以设置为28A；若第一隔离晶体管<I1>和第二隔离晶体管<I2>采用P型晶体管设置，则第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极氧化层的厚度为30~34A，具体可以设置为32A。需要说明的是，图1所示的第一隔离晶体管<I1>和第二隔离晶体管<I2>以N型晶体管设置并不构成对本实施例的限定，在其他实施例中，第一隔离晶体管和第二隔离晶体管可以采用P型晶体管设置。
在一些实施例中，参考图2，感测放大电路结构，还包括：第一偏移消除晶体管<O1>，控制端用于接收偏移消除信号OC，第一端子连接位线BL，第二端子连接互补放大位线SABLB；第二偏移消除晶体管<O2>，控制端用于接收偏移消除信号OC，第一端子连接互补位线BLB，第二端子连接放大位线SABL。
在一个例子中，第一偏移消除晶体管<O1>的栅极用于接收偏移消除信号OC，源极或漏极的其中一者连接位线BL，另一者连接互补放大位线SABLB；第二偏移消除晶体管<O2>的栅极用于接收偏移消除信号OC，源极或漏极的其中一者连接互补位线BLB，另一者连接放大位线SABL。
对于第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>，在一些实施例中，第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的栅极氧化层厚度大于第一N型晶体管<N1>和第二N型晶体管<N2>的栅极氧化层厚度。具体地，第一偏移消除晶体管<O1>的栅极氧化层厚度大于第一N型晶体管<N1>的栅极氧化层厚度，并大于第二N型晶体管<N2>的栅极氧化层厚度；第二偏移消除晶体管<O2>的栅极氧化层厚度大于第一N型晶体管<N1>的栅极氧化层厚度，并大于第二N型晶体管<N2>的栅极氧化层厚度。
由于偏移消除信号OC的电压比较高，通过设置第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>具有较大的栅极氧化层厚度，可以增大第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的栅极电位Vg，并降低第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的沟道电阻R，以便于平衡由于第一N型晶体管<N1>、第二N型晶体管<N2>、第一P型晶体管<P1>和第二P型晶体管<P2>的器件特性差异导致的放大位线SABL和互补放大位线SABLB之间的电压差；另外，第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的栅极氧化层厚度较大，相应增加了第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的阈值电压Vth，第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>需要基于更大电位的偏移消除信号OC才能导通，避免了偏移消除信号OC的传输线上的电压扰动而导致第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>错误开启的情况，提高了感测放大电路的稳定性。
在一些实施例中，第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的栅极氧化层厚度大于第一P型晶体管<P1>和第二P型晶体管<P2>的栅极氧化层厚度。具体地，第一偏移消除晶体管<O1>的栅极氧化层厚度大于第一P型晶体管<P1>的栅极氧化层厚度，并大于第二P型晶体管<P2>的栅极氧化层厚度；第二偏移消除晶体管<O2>的栅极氧化层大于第一P型晶体管<P1>的栅极氧化层厚度，并大于第二P型晶体管<P2>的栅极氧化层厚度。
在一些实施例中，第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的栅极氧化层的厚度范围为35A~45A。在本示例中，若第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>采用N型晶体管设置，则第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的栅极氧化层的厚度为36~40A，具体可以设置为38A；若第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>采用P型晶体管设置，则第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的栅极氧化层的厚度为40~44A，具体可以设置为42A。需要说明的是，图2所示的第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>以N型晶体管设置并不构成对本实施例的限定，在其他实施例中，第一偏移消除晶体管和第二偏移消除晶体管可以采用P型晶体管设置。
在一些实施例中，第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的栅极氧化层厚度与第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极氧化层厚度相同，以简化感测放大电路结构的制备工艺。
在一些实施例中，参考图3，感测放大电路结构还包括：预充电晶体管<PR>，控制端用于接收预充电信号PRE，第一端子用于接收预设电压，第二端子连接放大位线SABL或互补放大位线SABLB。
在一个例子中，预充电晶体管<PR>的栅极用于接收预充电信号PRE，源极或漏极的其中一者用于接收预设电压，另一者连接放大位线SABL或互补放大位线SABLB；其中，预设电压的值为第一电源节点NCS和第二电源节点PCS的节点电压和的中间值，即（Vpcs+Vncs）/2。需要说明的是，图2所示的预充电晶体管<PR>连接互补放大位线SABLB并不构成对本实施例的限定，在其他实施例中预充电晶体管可以连接放大位线。
对于预充电晶体管<PR>，在一些实施例中，预充电晶体管<PR>的栅极氧化层厚度大于第一N型晶体管<N1>和第二N型晶体管<N2>的栅极氧化层厚度。具体地，预充电晶体管<PR>的栅极氧化层厚度大于第一N型晶体管<N1>的栅极氧化层厚度，并大于第二N型晶体管<N2>的栅极氧化层厚度。
在一些实施例中，预充电晶体管<PR>的栅极氧化层厚度大于第一P型晶体管<P1>和第二P型晶体管<P2>的栅极氧化层厚度。具体地，预充电晶体管<PR>的栅极氧化层厚度大于第一P型晶体管<P1>的栅极氧化层厚度，并大于第二P型晶体管<P2>的栅极氧化层厚度。
在一些实施例中，预充电晶体管<PR>的栅极氧化层的厚度范围为30A~40A。在本示例中，预充电晶体管<PR>采用N型晶体管设置，则预充电晶体管<PR>的栅极氧化层的厚度为31~35A，具体可以设置为33A；若预充电晶体管<PR>采用P型晶体管设置，则预充电晶体管<PR>的栅极氧化层的厚度为35~39A，具体可以设置为37A。需要说明的是，图3所示的预充电晶体管<PR>以N型晶体管设置并不构成对本实施例的限定，在其他实施例中，预充电晶体管可以采用P型晶体管设置。
在一些实施例中，预充电晶体管<PR>的栅极氧化层厚度与第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极氧化层厚度相同，以简化感测放大电路结构的制备工艺。
在一些实施例中，继续参考图3，感测放大电路结构还包括：均衡晶体管<EQ>，控制端用于接收均衡信号EQ，第一端子连接放大位线SABL，第二端子连接互补放大位线SABLB。
在一个例子中，均衡晶体管<EQ>的栅极用于接收均衡信号EQ，源极或漏极的其中一者连接放大位线SABL，另一者连接互补放大位线SABLB。
对于均衡晶体管<EQ>，在一些实施例中，均衡晶体管<EQ>的栅极氧化层厚度大于第一P型晶体管<P1>和第二P型晶体管<P2>的栅极氧化层厚度。具体地，均衡晶体管<EQ>的栅极氧化层厚度大于第一P型晶体管<P1>的栅极氧化层厚度，并大于第二P型晶体管<P2>的栅极氧化层厚度。
在一些实施例中，均衡晶体管<EQ>的栅极氧化层厚度大于第一P型晶体管<P1>和第二P型晶体管<P2>的栅极氧化层厚度。具体地，均衡晶体管<EQ>的栅极氧化层厚度大于第一P型晶体管<P1>的栅极氧化层厚度，并大于第二P型晶体管<P2>的栅极氧化层厚度。
在一些实施例中，均衡晶体管<EQ>的栅极氧化层的厚度范围为30A~40A。在本示例中，均衡晶体管<EQ>采用N型晶体管设置，则均衡晶体管<EQ>的栅极氧化层的厚度为31~35A，具体可以设置为33A；若均衡晶体管<EQ>采用P型晶体管设置，则均衡晶体管<EQ>的栅极氧化层的厚度为35~39A，具体可以设置为37A。需要说明的是，图3所示的均衡晶体管<EQ>以N型晶体管设置并不构成对本实施例的限定，在其他实施例中，预充电晶体管可以采用P型晶体管设置。
在一些实施例中，均衡晶体管<EQ>的栅极氧化层厚度与第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极氧化层厚度相同，以简化感测放大电路结构的制备工艺。
对于图3所示的感测放大电路，图4所示给出了感测放大电路的版图结构，其中CSL行所示结构用于形成选通单元20中的第二开关晶体管，N行所示结构分别用于形成第一N型晶体管<N1>和第二N型晶体管<N2>，P行所示结构分别用于形成第一P型晶体管<P1>和第二P型晶体管<P2>，ISO行所示结构分别用于形成第一隔离晶体管<I1>和第二隔离晶体管<I2>，OC行所示结构分别用于形成第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>，PRE行所示结构用于形成预充电晶体管<PR>和/或均衡晶体管<EQ>。
对于图3所示的感测放大电路，参考图5，在S1阶段，即充电阶段，提供隔离信号ISO、偏移消除信号OC、均衡信号EQ，以将位线BL、互补位线BLB、放大位线SABL和互补放大位线SABLB相互耦合，并提供预充电信号PRE以将位线BL、互补位线BLB、放大位线SABL和互补放大位线SABLB预充电至预设电压。在S2阶段，即偏移消除阶段，用于以消除放大电路中的偏移噪声。具体地，向第二电源节点PCS提供高电平，并向第一电源节点NCS提供低电平，感测放大电路结构在位线BL和互补位线BLB之间产生补偿电压，以补偿第一N型晶体管<N1>、第二N型晶体管<N2>、第一P型晶体管<P1>和第二P型晶体管<P2>之间的器件差异。在S3阶段，即电荷分享阶段，打开字线WL以导通相应存储单元10，将存储单元10中存储的电荷分享至位线BL或互补位线BLB上，然后基于隔离信号ISO将位线BL耦合至放大位线SABL，将互补位线BLB耦合至互补放大位线SABLB。在S4阶段，即感测放大阶段，用于放大位线BL和互补位线BLB之间的电压差。具体地，向第二电源节点PCS提供高电平，并向第一电源节点NCS提供低电平，感测放大电路结构放大放大位线SABL和互补放大位线SABLB上的电压差异，并将放大后的电平同步至位线BL和互补位线BLB。在S5阶段，即感测放大阶段末尾，用于读出/写入数据。即导通相应的选通单元20，以将被选中的位线BL或互补位线BLB上的电平读出。
对于本实施例提供的感测放大电路结构，通过设置第一隔离晶体管<I1>和第二隔离晶体管<I2>具有较大的栅极氧化层厚度，以增大第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅氧电阻，使得当感测放大电路处于空闲阶段时，第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极泄漏电流显著减少，从而降低感测放大电路的静态功耗；另外，第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极氧化层厚度较大，相应增加了第一隔离晶体管<I1>和第二隔离晶体管<I2>的阈值电压Vth，第一隔离晶体管<I1>和第二隔离晶体管<I2>需要基于更大电位的隔离信号ISO才能导通，避免了隔离信号ISO的传输线上的电压扰动而导致第一隔离晶体管<I1>和第二隔离晶体管<I2>错误开启的情况，提高了感测放大电路的稳定性。
需要说明的是，上述实施例所提供的感测放大电路结构中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的感测放大电路结构实施例。
本公开另一实施例提供一种存储器，包括上述实施例提供的感测放大电路结构，以优化感测放大电路的性能。
图6为本实施例的存储器的结构示意图，以下结合附图对本实施例提供的存储器作进一步详细说明，具体如下：
具体地，对于感测放大电路结构，通过设置第一隔离晶体管<I1>和第二隔离晶体管<I2>具有较大的栅极氧化层厚度，以增大第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅氧电阻，使得当感测放大电路处于空闲阶段时，第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极泄漏电流显著减少，从而降低感测放大电路的静态功耗；另外，第一隔离晶体管<I1>和第二隔离晶体管<I2>的栅极氧化层厚度较大，相应增加了第一隔离晶体管<I1>和第二隔离晶体管<I2>的阈值电压Vth，第一隔离晶体管<I1>和第二隔离晶体管<I2>需要基于更大电位的隔离信号ISO才能导通，避免了隔离信号ISO的传输线上的电压扰动而导致第一隔离晶体管<I1>和第二隔离晶体管<I2>错误开启的情况，提高了感测放大电路的稳定性。
在一些实施例中，感测放大电路结构，还包括：第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>，由于偏移消除信号OC的电压比较高，通过设置第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>具有较大的栅极氧化层厚度，可以增大第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的栅极电位Vg，并降低第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的沟道电阻R，以便于平衡由于第一N型晶体管<N1>、第二N型晶体管<N2>、第一P型晶体管<P1>和第二P型晶体管<P2>的器件特性差异导致的放大位线SABL和互补放大位线SABLB之间的电压差；另外，第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的栅极氧化层厚度较大，相应增加了第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>的阈值电压Vth，第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>需要基于更大电位的偏移消除信号OC才能导通，避免了偏移消除信号OC的传输线上的电压扰动而导致第一偏移消除晶体管<O1>和第二偏移消除晶体管<O2>错误开启的情况，提高了感测放大电路的稳定性。
需要说明的是，存储器可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置可以是易失性存储器，例如动态随机存取存储器DRAM、同步动态随机存取存储器SDRAM、双倍数据速率同步动态随机存取存储器DDR SDRAM、低功率双倍数据速率同步动态随机存取存储器LPDDR SDRAM、图形双倍数据速率同步动态随机存取存储器GDDR SDRAM、双倍数据速率类型双同步动态随机存取存储器DDR2SDRAM、双倍数据速率类型三同步动态随机存取存储器DDR3SDRAM、双倍数据速率第四代同步动态随机存取存储器DDR4SDRAM、晶闸管随机存取存储器TRAM等；或者可以是非易失性存储器，例如相变随机存取存储器PRAM、磁性随机存取存储器MRAM、电阻式随机存取存储器RRAM等。
参考图6，存储器装置可以响应于从例如存储器控制器的外部装置接收的控制命令CMD、地址信号Address，而通过数据线DQ输入/输出数据。存储器装置包括存储器单元阵列100、命令解码器30、控制逻辑40、地址缓冲器200、行解码器21、列解码器22、放大电路50以及数据输入/输出电路60。
存储器单元阵列100包括以多行多列排列的矩阵形式提供的多个存储器单元。存储器单元阵列100包括连接至存储器单元的多个字线WL和多个位线BL。多个字线WL可以连接至存储器单元的各行，并且多个位线BL可以连接至存储器单元的各列。
命令解码器30可以解码从例如存储器控制器的外部装置接收的写使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS、片选信号/CS等，并且可以允许控制逻辑40产生对应于控制命令CMD的控制信号。
其中，控制命令CMD可以包括激活命令、读取命令、写入命令、预充电命令等。
地址缓冲器200从作为外部装置的存储器控制器接收地址信号Address。地址信号Address包括对存储器单元阵列100的行进行寻址的行地址RA和对存储器单元阵列100的列进行寻址的列地址CA。地址缓冲器200可以将行地址RA发送至行解码器21，以及将列地址CA发送至列解码器22。
行解码器21可以选择连接至存储器单元阵列100的多个字线WL中的任一个。行解码器21可以解码从地址缓冲器200接收到的行地址RA、选择与行地址RA对应的任一字线并激活所选择的字线WL。
列解码器22可以从存储器单元阵列100的多个位线BL中选择预定数量的位线。列解码器22可以解码从地址缓冲器200接收到的列地址CA，并且选择与接收到的列地址CA对应的预定数量的位线BL。
放大电路50，即上述实施例提供的感测放大电路结构，放大电路50连接至存储器单元阵列100的位线BL。放大电路50可以读出多个位线BL中所选择的位线的电压的变化、放大电压的变化并输出放大的电压变化。
数据输入/输出电路60可以基于由放大电路50读出和放大的电压通过数据线DQ输出数据。
放大电路50可以从控制逻辑40接收隔离信号ISO和偏移消除信号OC等。放大电路50可以响应于隔离信号ISO和偏移消除信号OC执行偏移消除操作。例如，偏移表示构成放大电路50的半导体装置之间的特性差异，例如不同半导体装置的阈值电压之间的差。
本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。
Claims (16)
1.一种感测放大电路结构，其特征在于，包括：
第一N型晶体管，控制端连接位线，第一端子连接第一电源节点，第二端子连接互补放大位线；
第二N型晶体管，控制端连接互补位线，第一端子连接所述第一电源节点，第二端子连接放大位线；
第一P型晶体管，控制端连接所述放大位线，第一端子连接第二电源节点，第二端子连接所述互补放大位线；
第二P型晶体管，控制端连接所述互补放大位线，第一端子连接所述第二电源节点，第二端子连接所述放大位线；
第一隔离晶体管，控制端用于接收隔离信号，第一端子连接所述位线，第二端子连接所述放大位线；
第二隔离晶体管，控制端用于接收所述隔离信号，第一端子连接所述互补位线，第二端子连接所述互补放大位线；
其中，所述第二电源节点提供的电源电压大于所述第一电源节点提供的电源电压，所述第一隔离晶体管和所述第二隔离晶体管的栅极氧化层厚度大于所述第一N型晶体管和所述第二N型晶体管的栅极氧化层厚度。
2.根据权利要求1所述的感测放大电路结构，其特征在于，所述第一隔离晶体管和所述第二隔离晶体管的栅极氧化层厚度大于所述第一P型晶体管和所述第二P型晶体管的栅极氧化层厚度。
3.根据权利要求1或2所述的感测放大电路结构，其特征在于，所述第一隔离晶体管和所述第二隔离晶体管的栅极氧化层的厚度范围为25A~35A。
4.根据权利要求1所述的感测放大电路结构，其特征在于，还包括：
第一偏移消除晶体管，控制端用于接收偏移消除信号，第一端子连接所述位线，第二端子连接所述互补放大位线；
第二偏移消除晶体管，控制端用于接收偏移消除信号，第一端子连接所述互补位线，第二端子连接所述放大位线；
所述第一偏移消除晶体管和所述第二偏移消除晶体管的栅极氧化层厚度大于所述第一N型晶体管和所述第二N型晶体管的栅极氧化层厚度。
5.根据权利要求4所述的感测放大电路结构，其特征在于，所述第一偏移消除晶体管和所述第二偏移消除晶体管的栅极氧化层厚度大于所述第一P型晶体管和所述第二P型晶体管的栅极氧化层厚度。
6.根据权利要求4或5所述的感测放大电路结构，其特征在于，所述第一偏移消除晶体管和所述第二偏移消除晶体管的栅极氧化层的厚度范围为35A~45A。
7.根据权利要求6所述的感测放大电路结构，其特征在于，所述第一偏移消除晶体管和所述第二偏移消除晶体管的栅极氧化层厚度与所述第一隔离晶体管和所述第二隔离晶体管的栅极氧化层厚度相同。
8.根据权利要求1所述的感测放大电路结构，其特征在于，还包括：
预充电晶体管，控制端用于接收预充电信号，第一端子用于接收预设电压，第二端子连接所述放大位线或所述互补放大位线；
所述预充电晶体管的栅极氧化层厚度大于所述第一N型晶体管和所述第二N型晶体管的栅极氧化层厚度。
9.根据权利要求8所述的感测放大电路结构，其特征在于，所述预充电晶体管的栅极氧化层厚度大于所述第一P型晶体管和所述第二P型晶体管的栅极氧化层厚度。
10.根据权利要求8或9所述的感测放大电路结构，其特征在于，所述预充电晶体管的栅极氧化层的厚度范围为30A~40A。
11.根据权利要求10所述的感测放大电路结构，其特征在于，所述预充电晶体管的栅极氧化层厚度与所述第一隔离晶体管和所述第二隔离晶体管的栅极氧化层厚度相同。
12.根据权利要求1所述的感测放大电路结构，其特征在于，还包括：
均衡晶体管，控制端用于接收均衡信号，第一端子连接所述放大位线，第二端子连接所述互补放大位线；
所述均衡晶体管的栅极氧化层厚度大于所述第一N型晶体管和所述第二N型晶体管的栅极氧化层厚度。
13.根据权利要求12所述的感测放大电路结构，其特征在于，所述均衡晶体管的栅极氧化层厚度大于所述第一P型晶体管和所述第二P型晶体管的栅极氧化层厚度。
14.根据权利要求12或13所述的感测放大电路结构，其特征在于，所述均衡晶体管的栅极氧化层的厚度范围为30A~40A。
15.根据权利要求14所述的感测放大电路结构，其特征在于，所述均衡晶体管的栅极氧化层厚度与所述第一隔离晶体管和所述第二隔离晶体管的栅极氧化层厚度相同。
16.一种存储器，其特征在于，包括权利要求1~15任一项所述的感测放大电路结构。
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