CN115691587A - 灵敏放大器及控制方法 - Google Patents

灵敏放大器及控制方法 Download PDF

Info

Publication number
CN115691587A
CN115691587A CN202211348875.1A CN202211348875A CN115691587A CN 115691587 A CN115691587 A CN 115691587A CN 202211348875 A CN202211348875 A CN 202211348875A CN 115691587 A CN115691587 A CN 115691587A
Authority
CN
China
Prior art keywords
bit line
signal
control
sensing
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202211348875.1A
Other languages
English (en)
Other versions
CN115691587B (zh
Inventor
武贤君
李明浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202211348875.1A priority Critical patent/CN115691587B/zh
Publication of CN115691587A publication Critical patent/CN115691587A/zh
Priority to PCT/CN2023/086027 priority patent/WO2024093123A1/zh
Application granted granted Critical
Publication of CN115691587B publication Critical patent/CN115691587B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

本申请提供一种灵敏放大器及控制方法，包括感测模块和均衡模块，感测模块的第一输入端连接位线，第二输入端连接互补位线，均衡模块的第一端连接感测模块的读出互补位线，第二端连接感测模块的读出位线，第三端连接预充电电源端，控制端接收第一控制信号和第二控制信号。在电荷共享阶段的初始阶段，均衡模块先消除读出互补位线和读出位线在偏差消除阶段产生的电压差，而后响应第二控制信号，将读出互补位线和读出位线的电压驱动至预充电电压。则感测模块能够在电压差被均衡模块消除之后，响应于隔离控制信号，将位线和互补位线上的电压值，准确地共享至读出互补位线和读出位线，保证灵敏放大器放大输出的结果的准确性。

Description

灵敏放大器及控制方法
技术领域
本申请涉及半导体器件领域，尤其涉及一种灵敏放大器及控制方法。
背景技术
灵敏放大器(Sense Amplifier，SA)是半导体存储器的一个重要组成部分，其能够放大位线(BLa)和互补位线(BLb)之间的电压差，以读取存储单元中存储的数据。
灵敏放大器内部由于版图布局的原因，读出位线(SaBLa)和读出互补位线(SaBLb)的长度不同，导致其受到的临近位线的噪声有差异，则读出位线和读出互补位线之间存在差异，影响对存储单元的读取结果。
发明内容
本申请提供一种灵敏放大器及控制方法，消除读出位线和读出互补位线之间由于噪声造成的差异。
第一方面，本申请提供一种灵敏放大器，包括：
均衡模块，其第一端连接至感测模块的读出互补位线，其第二端连接至所述感测模块的读出位线，其第三端连接预充电电源端，其控制端接收第一控制信号和第二控制信号，用于在电荷共享阶段的起始阶段，响应于所述第一控制信号，消除所述读出互补位线和所述读出位线在偏差消除阶段产生的电压差，以及响应于所述第二控制信号，将所述读出互补位线和所述读出位线的电压值驱动至预充电电压；
所述感测模块，其第一输入端连接位线，其第二输入端连接互补位线，用于在所述电压差被所述均衡模块消除之后，响应于隔离控制信号，将所述位线上的电压共享至所述读出位线，将所述互补位线上的电压共享至所述读出互补位线；
其中，在所述电荷共享阶段的起始阶段，所述第一控制信号有效的起始时刻早于所述第二控制信号有效的起始时刻。
可选的，所述均衡模块包括第一均衡模块和第二均衡模块；
所述第一均衡模块，其控制端接收第一控制信号，其第一端作为所述均衡模块的第一端，连接所述读出互补位线，其第二端作为所述均衡模块的第二端，连接所述读出位线，用于在所述第一控制信号的控制下，消除所述读出互补位线和所述读出位线在偏差消除阶段产生的电压差；
所述第二均衡模块，其控制端接收第二控制信号，其第一端连接所述第一均衡模块的第一端或第二端，其第二端作为所述均衡模块的第三端，连接所述预充电电源端，用于在所述第二控制信号的控制下将所述读出互补位线和所述读出位线的电压值驱动至预充电电压。
可选的，所述感测模块包括：
第一P型晶体管，其栅极连接所述读出位线，其第一端连接所述第一N型晶体管的第一端，其第二端连接第一电源端；
第二P型晶体管，其栅极连接所述读出互补位线，其第一端连接所述第二N型晶体管的第一端，其第二端连接所述第一P型晶体管的第二端；
第一N型晶体管，其栅极连接所述位线，其第二端连接第二电源端；
第二N型晶体管，其栅极连接所述互补位线，其第二端连接所述第一N型晶体管的第二端；
第一控制单元，其控制端接收隔离控制信号，其第一端连接所述位线，其第二端连接所述读出位线；
第二控制单元，其控制端接收所述隔离控制信号，其第一端连接所述互补位线，其第二端连接所述读出互补位线；
第三控制单元，其控制端接收偏差消除信号，其第一端连接所述第一N型晶体管的栅极，其第二端连接所述读出互补位线；
第四控制单元，其控制端接收所述偏差消除信号，其第一端连接所述第二N型晶体管的栅极，其第二端连接所述读出位线。
可选的，
所述第一控制单元和所述第二控制单元，用于在预充电阶段响应于所述隔离控制信号，使所述位线和所述读出位线连通以及所述互补位线和所述读出互补位线连通，增加预充电通路，以将所述位线和所述互补位线快速预充电至预充电电压；
其中，所述隔离控制信号从所述电荷共享阶段的共享阶段翻转至有效电平起，直至进入预充电阶段的第一预设时间内均保持有效电平，所述灵敏放大器在所述电荷共享阶段的初始阶段退出后进入所述共享阶段。
可选的，所述灵敏放大器还包括：
隔离控制电路，与所述感测模块连接，用于根据第三控制信号、隔离控制使能信号和灵敏放大器使能信号，产生隔离控制信号，并将所述隔离控制信号发送至所述第一控制单元的控制端以及所述第二控制单元的控制端；
其中，所述隔离控制电路根据所述灵敏放大器使能信号和所述第三控制信号确认所述灵敏放大器所处的工作阶段；所述隔离控制电路根据所述隔离控制使能信号设置所述隔离控制信号的有效电平的持续时间；所述灵敏放大器使能信号在偏差消除阶段开始时刻翻转至有效电平，预充电阶段开始时刻翻转至无效电平。
可选的，所述隔离控制电路包括：第一控制电路和第二控制电路；
所述第一控制电路，其第一输入端接收第三控制信号，其第二输入端接收隔离控制使能信号，其第三输入端接收灵敏放大器使能信号，用于根据所述第三控制信号、所述隔离控制使能信号和所述灵敏放大器使能信号输出隔离控制开启信号；
所述第二控制电路，其第一输入端接收所述隔离控制使能信号，其第二输入端与所述第一控制电路的输出端连接，用于根据所述隔离控制使能信号和所述隔离控制开启信号生成所述隔离控制信号。
可选的，所述第二控制电路包括第二与非门、第三与非门和非门；
所述第二与非门，其第一输入端作为所述第二控制电路的第一输入端，接收所述隔离控制使能信号，其第二输入端连接所述第三与非门的输出端；
所述第三与非门，其第一输入端连接所述第一控制电路的输出端，其第二输入端连接所述非门的输出端；
所述非门，其输入端连接所述第二与非门的输出端，其输出端作为所述第二控制电路的输出端，输出所述隔离控制信号。
可选的，所述第一控制电路包括：或非门、与门以及第一与非门；
所述或非门，其第一输入端接收所述第一控制信号，其第二输入端接收所述第二控制信号，其输出端输出所述第三控制信号；
所述与门，其第一输入端作为所述第一控制电路的第二输入端，接收所述隔离控制使能信号，其第二输入端作为所述第一控制电路的第三输入端，接收所述灵敏放大器使能信号；
所述第一与非门，其第一输入端作为所述第一控制电路的第一输入端，连接所述或非门的输出端，其第二输入端连接所述与门的输出端，其输出端作为所述第一控制电路的输出端，输出所述隔离控制开启信号。
可选的，所述隔离控制电路还包括：
第一延迟电路，用于对所述灵敏放大器使能信号延迟第二预设时间，产生第一延迟信号，并在所述第一延迟信号翻转至有效电平的时刻将所述隔离控制使能信号翻转至有效电平；
电压检测电路，用于在预充电阶段检测所述位线和所述读出位线之间的电压差，并且在所述电压差小于等于第一预设电压时，使所述隔离控制使能信号翻转至无效电平。
可选的，所述隔离控制电路还包括：
第二延迟电路，用于对所述灵敏放大器使能信号延迟第二预设时间，产生第一延迟信号，并在所述第一延迟信号翻转至有效电平的时刻将所述隔离控制使能信号翻转至有效电平；
第三延迟电路，用于对所述灵敏放大器使能信号延迟第三预设时间，产生第二延迟信号，并在所述第二延迟信号翻转至无效电平的时刻将所述隔离控制使能信号翻转至无效电平。
可选的，所述第一控制单元包括：第三N型晶体管，其栅极接收所述隔离控制信号，其源极连接所述位线，其漏极连接所述读出位线；
所述第二控制单元包括：
第四N型晶体管，其栅极接收所述隔离控制信号，其源极连接所述互补位线，其漏极连接所述读出位线。
可选的，所述第三控制单元包括：
第五N型晶体管，其栅极接收偏差消除信号，其源极连接所述位线，其漏极连接所述读出互补位线；
所述第四控制单元包括：
第六N型晶体管，其栅极接收偏差消除信号，其源极连接所述互补位线，其漏极连接所述读出位线。
可选的，所述第一均衡模块包括：
第七N型晶体管，其栅极接收第一控制信号，其漏极连接所述读出互补位线，其源极连接所述读出位线；
所述第二均衡模块包括：
第八N型晶体管，其栅极接收第二控制信号，其漏极连接所述第七N型晶体管的源极或漏极，其源极连接所述预充电电源端。
可选的，在所述读出互补位线的长度大于所述读出位线的长度时，将所述第二均衡模块连接所述第一均衡模块的第二端；以及在所述读出互补位线的长度小于所述读出位线的长度时，所述第二均衡模块连接所述第一均衡模块的第一端。
第二方面，本申请提供一种灵敏放大器的控制方法，所述灵敏放大器包括感测模块和均衡模块，所述均衡模块的第一端连接所述感测模块的读出互补位线，所述均衡模块的第二端连接所述感测模块的读出位线，所述均衡模块的第三端连接预充电电源端，所述均衡模块的控制端接收第一控制信号和第二控制信号，所述方法包括：
在电荷共享阶段的初始阶段，响应于所述第一控制信号，控制所述均衡模块消除所述读出互补位线和所述读出位线在偏差消除阶段产生的电压差，以及响应所述第二控制信号，控制所述均衡模块将所述读出互补位线和所述读出位线的电压值驱动至预充电电压；
在所述电压差被所述均衡模块消除之后，响应于隔离控制信号，控制所述感测模块将所述位线上的电压共享至所述读出位线，将所述互补位线上的电压共享至所述读出互补位线；
其中，在所述电荷共享阶段的起始阶段，所述第一控制信号有效的起始时刻早于所述第二控制信号有效的起始时刻。
可选的，所述方法还包括：
在预充电阶段，响应于所述第一控制信号和所述第二控制信号，控制所述均衡模块将所述读出位线和所述读出互补位线的电压值驱动至预充电电压；并且响应于隔离控制信号，控制第一控制单元和第二控制单元将所述位线和所述读出位线连通以及所述互补位线和所述读出互补位线连通，增加预充电通路，以使所述位线和所述互补位线快速预充电至预充电电压。
可选的，所述响应于隔离控制信号，控制第一控制单元和第二控制单元将所述位线和所述读出位线连通以及所述互补位线和所述读出互补位线连通，具体包括：
在预充电阶段，根据第三控制信号、隔离控制使能信号和灵敏放大器使能信号，产生隔离控制信号；
将所述隔离控制信号发送至第一控制单元的控制端以及第二控制单元的控制端，控制所述第一控制单元和所述第二控制单元将所述位线和所述读出位线连通以及所述互补位线和所述读出互补位线连通；并根据所述隔离控制使能信号设置所述隔离控制信号在所述预充电阶段维持有效电平的时间。
可选的，根据所述隔离控制使能信号设置所述隔离控制信号在所述预充电阶段维持有效电平的时间，具体包括：
检测所述位线和所述读出位线之间的电压差，并且在所述电压差小于等于第一预设值时，使所述隔离控制使能信号翻转至无效电平；
在所述隔离控制使能信号翻转至无效电平时，控制所述隔离控制信号翻转至无效电平。
可选的，根据所述隔离控制使能信号设置所述隔离控制信号在所述预充电阶段维持有效电平的时间，具体包括：
对所述灵敏放大器使能信号延迟第三预设时间，产生第二延迟信号，并在第二延迟信号翻转至无效电平的时刻将所述隔离控制使能信号翻转至无效电平；
在所述隔离控制使能信号翻转至无效电平时，控制所述隔离控制信号翻转至无效电平。
本申请提供的灵敏放大器，包括感测模块和均衡模块，感测模块包括第一输入端和第二输入端，均衡模块包括第一端、第二端、第三端和控制端。感测模块的第一输入端连接位线，感测模块的第二输入端连接互补位线，均衡模块的第一端连接感测模块的读出互补位线，均衡模块的第二端连接感测模块的读出位线，均衡模块的第三端连接预充电电源端，均衡模块的控制端接收第一控制信号和第二控制信号。在电荷共享阶段的初始阶段，均衡模块先消除读出互补位线和读出位线在偏差消除阶段产生的电压差，而后响应第二控制信号，将读出互补位线和读出位线的电压驱动至预充电电压。则感测模块能够在电压差被均衡模块消除之后，响应于隔离控制信号，将位线和互补位线上的电压值，准确地共享至读出互补位线和读出位线，保证灵敏放大器放大输出的结果的准确性。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种灵敏放大器的电路图；
图2为一种灵敏放大器的控制时序图；
图3为本申请实施例提供的一种灵敏放大器的电路图；
图4为本申请实施例提供的一种灵敏放大器的控制时序图；
图5为本申请实施例提供的一种灵敏放大器的控制时序图；
图6为本申请实施例提供的一种隔离控制电路的电路图；
图7为本申请实施例提供的一种第一控制电路的电路图；
图8为本申请实施例提供的另一种第一控制电路的电路图；
图9为本申请实施例提供的一种灵敏放大器的控制方法的流程图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由上面的权利要求书指出。
图1为一种灵敏放大器的电路图。参考图1所示，灵敏放大器包括第一N型晶体管M0、第二N型晶体管M1、第一P型晶体管M2以及第二P型晶体管M3。第一P型晶体管M2的源极连接第二P型晶体管M3的源极，并连接第一电源端PCS，第一电源端PCS的电压为电源电压VDD，第一N型晶体管M0的源极连接第二N型晶体管M1的源极，并连接第二电源端NCS，第二电源端NCS的电压为接地电压VSS。第一P型晶体管M2的漏极连接第一N型晶体管M0的漏极，并连接位线BLa，第二P型晶体管M3的漏极连接第二N型晶体管M1的漏极，并连接互补位线BLb。第一P型晶体管M2的栅极连接第二P型晶体管的漏极，第二P型晶体管M3的栅极连接第一P型晶体管M2的漏极。
灵敏放大器还包括：第三N型晶体管M4和第四N型晶体管M5，第三N型晶体管M4和第四N型晶体管M5的栅极接收隔离控制信号ISO，第三N型晶体管M4的源极连接位线BLa，第三N型晶体管M4的漏极连接第二P型晶体管M3的漏极，第四N型晶体管M5的源极连接互补位线BLb，第四N型晶体管M5的漏极连接第一P型晶体管M2的漏极。
灵敏放大器还包括：第五N型晶体管M6和第六N型晶体管M7，第五N型晶体管M6和第六N型晶体管M7的栅极接收偏差消除信号NcEn，第五N型晶体管M6的源极连接位线BLa，第五N型晶体管M6的漏极连接读出互补位线SaBLb，第六N型晶体管M6的源极连接互补位线BLb，第六N型晶体管M7的漏极连接读出位线SaBLa。
灵敏放大器还包括：第七N型晶体管M8和第八N型晶体管M9，第七N型晶体管M8和第八N型晶体管M9的栅极接收预充电信号Eq，第七N型晶体管M8的源极连接预充电电源端Vad2，预充电电源端Vad2的电压为预充电电压，例如为VDD/2，第七N型晶体管M8的漏极连接读出位线SaBLa，第八N型晶体管M9的源极连接预充电电源端Vad2，第八N型晶体管M9的漏极连接读出互补位线SaBLa。
灵敏放大器的各个阶段包括空闲(IDLE)阶段、偏移消除(OC)阶段、电荷共享(CS)阶段、感测放大(Develop)阶段以及预充电(Pre-charge)阶段。
参考图2所示，在空闲阶段，第七N型晶体管M8和第八N型晶体管M9的栅极接收预充电信号Eq，此时的预充电信号Eq为高电平信号，第七N型晶体管M8和第八N型晶体管M9在预充电信号Eq的控制下导通，使得读出位线SaBLa和读出互补位线SaBLb被预充电至预充电电压，同时第五N型晶体管M6和第六N型晶体管M7的栅极接收偏差消除信号NcEn，此时的偏差消除信号NcEn为高电平信号，第五N型晶体管M6和第六N型晶体管M7在偏差消除信号NcEn的控制下导通，使得读出互补位线SaBLb和位线BLa连通，读出位线SaBLa和互补位线BLb连通，从而使得读出位线SaBLa、读出互补位线SaBLb、位线BLa和互补位线BLb均被预充电至预充电电压。
在偏差消除阶段，第七N型晶体管M8和第八N型晶体管M9的栅极接收预充电信号Eq，此时的预充电信号Eq为低电平信号，第七N型晶体管M8和第八N型晶体管M9在预充电信号Eq的控制下断开，同时第五N型晶体管M6和第六N型晶体管M7在偏差消除信号NcEn的控制下保持导通，使得读出互补位线SaBLb和位线BLa连通，读出位线SaBLa和互补位线BLb连通，使得第一N型晶体管M0的栅极连接第一N型晶体管M0的漏极，第二N型晶体管M1的栅极连接第二N型晶体管M1的漏极，完成第一N型晶体管M0和第二N型晶体管M1的失配补偿。
在电荷共享阶段，第五N型晶体管M6和第六N型晶体管M7的栅极接收偏差消除信号NcEn，此时的偏差消除信号NcEn为低电平信号，第五N型晶体管M6和第六N型晶体管M7在偏差消除信号NcEn的控制下断开，开启字线WL，使得存储单元内的晶体管T导通，存储在存储电容C中的电荷与存储在位线BLa中的电荷之间发生电荷共享，则连接到存储单元的位线和互补位线之间存在一个电压差。在电荷共享阶段基本结束时，第三N型晶体管M4和第四N型晶体管M5的栅极接收隔离控制信号ISO，此时的隔离控制信号ISO为高电平信号，第三N型晶体管M4和第四N型晶体管M5在隔离控制信号ISO的控制下导通，使得位线BLa连通第二P型晶体管M3的漏极，互补位线BLb连通第一P型晶体管M2的漏极，从而将位线BLa上的信息传输至灵敏放大器内部的读出位线BLa上，将互补位线BLb上的信息传输至灵敏放大器内部的读出互补位线BLb上。
在感测放大阶段，第三N型晶体管M4和第四N型晶体管M5的栅极接收隔离控制信号ISO，此时的隔离控制信号ISO为高电平信号，第三N型晶体管M4和第四N型晶体管M5在隔离控制信号ISO的控制下导通，使得位线BLa连通第二P型晶体管M3的漏极，互补位线BLb连通第一P型晶体管M2的漏极，从而放大位线BLa和互补位线BLb之间的电压差，以正确读出存储单元的信息。
在预充电阶段，第三N型晶体管M4和第四N型晶体管M5的栅极接收隔离控制信号ISO，此时的隔离控制信号ISO为低电平信号，第三N型晶体管M4和第四N型晶体管M5在隔离控制信号ISO的控制下断开。同时第七N型晶体管M8和第八N型晶体管M9的栅极接收预充电信号Eq，此时的预充电信号Eq为高电平信号，第七N型晶体管M8和第八N型晶体管M9在预充电信号Eq的控制下导通，使得读出位线SaBLa和读出互补位线SaBLb连通预充电电源端，从而将读出位线SaBLa和读出互补位线SaBLb预充电至预充电电压。同时，第五N型晶体管M6和第六N型晶体管M7的栅极接收偏差消除信号NcEn，此时的偏差消除信号NcEn为高电平信号，第五N型晶体管M6和第六N型晶体管M7在偏差消除信号NcEn的控制下导通，使得位线BLa连通读出互补位线SaBLb，互补位线BLb连通读出位线SaBLa，从而将读出位线SaBLa、读出互补位线SaBLb、位线BLa和互补位线BLb均被预充电至预充电电压。
由于偏差消除阶段之后，读出位线SaBLa和读出互补位线SaBLb会储存偏差消除阶段补偿的读出位线SaBLa和读出互补位线SaBLb之间的电压差ΔSABL的信息。在电荷共享阶段，存储单元读出的数据电荷并不大，隔离控制信号ISO打开后，位线和读出位线SaBLa之间也会共享电荷，此时读出位线SaBLa和读出互补位线SaBLb储存的ΔSABL的信息会对读取数据造成影响。其次，由于位线BLa连接至存储电容，在电荷共享阶段，位线BLa上的信号上下波动会产生噪声。灵敏放大器内部由于版图布局的原因，读出位线SaBLa和读出互补位线SaBLb的长度不同，导致其受到的临近位线的噪声有差异，则读出位线SaBLa和读出互补位线SaBLb之间存在差异，影响对存储单元的读取结果。并且读出位线SaBLa和读出互补位线SaBLb受到的噪声有差异，还会对感测裕度(sense margin)造成影响，导致灵敏放大器无法有效放大位线和互补位线之间的电压差。此外，由于灵敏放大器是被同一列不同行的多个存储单元共用，重复次数很高，位线上的负载(loading)较多，使得预充电信号Eq的上升沿和下降沿受到RC的限制，即使增大XDEC依旧无法改善。
图3为本申请实施例提供的一种灵敏放大器的电路图。参考图3所示，本申请实施例提供的灵敏放大器包括：感测模块和均衡模块101。感测模块包括第一输入端和第二输入端，感测模块的第一输入端连接位线BLa，感测模块的第二输入端连接互补位线BLb。均衡模块101包括第一端、第二端、第三端和控制端，均衡模块101的第一端连接至感测模块的读出互补位线SaBLb，均衡模块101的第二端连接至感测模块的读出位线SaBLa，均衡模型101的第三端连接至预充电电源端Vad2，均衡模块101的控制端接收第一控制信号Eq1和第二控制信号Eq2。
均衡模块101在电荷共享阶段的起始阶段，响应第一控制信号Eq1，调节读出互补位线SaBLb和读出位线SaBLa之间的电压差，消除读出互补位线SaBLb和读出位线SaBLa在偏差消除阶段产生的电压差，并响应第二控制信号Eq2，将读出互补位线SaBLb和读出位线SaBLa的电压值驱动至预充电电压。感测模块用于在电压差被均衡模块101消除之后，响应于隔离控制信号ISO，将位线BLa上的电压共享至读出位线SaBLa，将互补位线BLb上的电压共享至读出互补位线SaBLb。
由于在电荷共享阶段的起始阶段，第一控制信号Eq1有效的起始时刻早于第二控制信号Eq2有效的起始信号，则均衡模块101能够先在第一控制信号Eq1的控制下调节读出互补位线SaBLb和读出位线SaBLa之间的电压差，消除读出位线SaBLa和读出互补位线SaBLb之间在偏移消除阶段产生的电压差异，同时还可以减小噪声对感测裕度的影响，而后均衡模块101在第二控制信号Eq2的控制下将读出互补位线SaBLb和读出位线SaBLa的电压值均驱动至预充电电压，使得存储单元上的灵敏放大器能够在电压差被均衡模块101消除之后，响应于隔离控制信号ISO将位线BLa和互补位线BLb上的电压值，准确地共享至读出互补位线SaBLb和读出位线SaBLa，保证灵敏放大器放大输出的结果的准确性。
而且在电荷共享阶段的初始阶段，均衡模块101能够通过第一控制信号Eq1和第二控制信号Eq2控制读出位线SaBLa和读出互补位线SaBLb预充电至预充电电压，减小对栅负载(gate loading)的驱动力，同时缓解由于栅负载驱动力过大导致预充电信号的上升沿和下降沿被延迟的情况。
在一些实施例中，均衡模块101包括第一均衡模块102和第二均衡模块103，第一均衡模块102的控制端接收第一控制信号Eq1，第一均衡模块102的第一端作为均衡模块101的第一端，连接读出互补位线SaBLb，第一均衡模块102的第二端作为均衡模块101的第二端连接读出位线SaBLa。第二均衡模块103的控制端接收第二控制信号Eq2，第二均衡模块103的第一端连接第一均衡模块102的第一端或第二端，第二均衡模块103的第二端作为均衡模块101的第三端，连接预充电电源端Vad2。
在电荷共享阶段的起始阶段，第一均衡模块102在第一控制信号Eq1的控制下，调节读出互补位线SaBLb和读出位线SaBLa之间的电压差，消除读出位线SaBLa和读出互补位线SaBLb之间在偏差消除阶段产生的电压差异。第二均衡模块103在第二控制信号Eq2的控制下能够快速驱动读出互补位线SaBLb和读出位线SaBLa至预充电电压，使得存储单元上的灵敏放大器能够在电压差被均衡模块101消除之后，响应于隔离控制信号ISO将位线BLa和互补位线BLb上的电压值，准确地共享至读出互补位线SaBLb和读出位线SaBLa，保证灵敏放大器放大输出的结果的准确性。
并且在电荷共享阶段的初始阶段能够通过第一控制信号Eq1和第二控制信号Eq2分别控制第一均衡模块102和第二均衡模块103，减小对栅负载(gate loading)的驱动力，同时缓解由于栅负载驱动力过大导致预充电信号的上升沿和下降沿被延迟的情况。
在读出互补位线SaBLb的长度大于读出位线SaBLa的长度时，第二均衡模块103连接第一均衡模块102的第二端，读出互补位线SaBLb的长度小于读出位线SaBLa的长度时，第二均衡模块103连接第一均衡模块102的第一端，即将第二均衡模块103连接读出互补位线BLa和读出位线BLa中较短一侧，从而减小读出互补位线BLa和读出位线BLa之间的电容差异。
作为一种实现方式，第一均衡模块102包括第七N型晶体管M9，第二均衡模块103包括第八N型晶体管M8。第七N型晶体管M9的栅极作为第一均衡模块102的控制端，接收第一控制信号Eq1，第七N型晶体管M8的漏极作为第一均衡模块102的第一端，连接读出互补位线SaBLb，第七N型晶体管M9的源极作为第一均衡模块102的第二端，连接读出位线SaBLa。第八N型晶体管M8的栅极作为第二均衡模块103的控制端，接收第二控制信号Eq2，第八N型晶体管M8的漏极作为第二均衡模块103的第一端，连接第七N型晶体管M9的源极或漏极，第八N型晶体管M8的源极作为第二均衡模块103的第二端，连接预充电电源端Vad2。则第七N型晶体管M9的导通能够调节读出互补位线SaBLb和读出位线SaBLa之间的电压差，减弱互补位线SaBLb和读出位线SaBLa对预充电的噪声影响，而后第八N型晶体管M8的导通能够快速驱动读出互补位线SaBLb和读出位线SaBLa至预充电电压，消除读出互补位线SaBLb和读出位线SaBLa之间的差异。
在一些实施例中，感测模块包括第一P型晶体管M2、第二P型晶体管M3、第一N型晶体管M0以及第二N型晶体管M1。第一P型晶体管M2的栅极连接读出位线SaBLa，第一P型晶体管M2的第一端连接第一N型晶体管M0的第一端，第一P型晶体管M2的第二端连接第一电源端PCS，第一电源端PCS的电压为电源电压VDD。第二P型晶体管M3的栅极连接读出互补位线SaBLb，第二P型晶体管M3的第一端连接第二N型晶体管M1的第一端，第二P型晶体管M3的第二端连接第一P型晶体管M2的第二端。第一N型晶体管M0的栅极连接位线BLa，第一N型晶体管M0的第二端连接第二电源端NCS，第二电源端NCS的电压为接地电压VSS。第二N型晶体管M1的栅极连接互补位线BLb，第二N型晶体管M1的第二端连接第一N型晶体管M0的第二端。第一端例如为漏极，第二端例如为源极。
感测模块还包括第一控制单元104、第二控制单元105、第三控制单元106和第四控制单元107。第一控制单元104的控制端和第二控制单元105的控制端接收隔离控制信号ISO，第一控制单元104的第一端连接位线BLa，第一控制单元104的第二端连接读出位线SaBLa，第二控制单元105的第一端连接互补位线BLb，第二控制单元105的第二端连接读出互补位线SaBLb。第三控制单元106的控制端和第四控制单元107的控制端接收偏差消除信号NcEn，第三控制单元106的第一端连接第一N型晶体管M0的栅极，第三控制单元106的第二端连接读出互补位线SaBLb，第四控制单元107的第一端连接第二N型晶体管M1的栅极，第四控制单元107的第二端连接读出位线SaBLa。
参考图4所示，T1～T6为灵敏放大器处于工作状态的时间，其中T1～T2为偏差消除阶段，T2～T5为电荷共享阶段，T5～T6为放大阶段，其中，T2～T4为电荷共享阶段的起始阶段，T4～T5为电荷共享阶段的共享阶段；T6～T8为预充电阶段，其中，T6～T7为预充电阶段的第一阶段，其时间差为第一预设时间；T8～T1为空闲阶段。
在偏差消除阶段，第三控制单元106和第四控制单元107响应偏差消除信号，使位线BLa和读出位线SaBLa连通以及互补位线BLb和读出位线SaBLa连通，使得第一N型晶体管M0的栅极和漏极连通，第二N型晶体管M1的栅极和漏极连通，完成第一N型晶体管M0和第二N型晶体管M1的失配补偿。
在电荷共享阶段的初始阶段，第一控制信号Eq1在T2时刻首先翻转至有效电平，第一均衡模块102在第一控制信号Eq1的控制下调节读出位线SaBLa和读出互补位线SaBLb之间的电压差，消除读出位线SaBLa和读出互补位线SaBLb之间在偏差消除阶段产生的电压差异。而后，第二控制信号Eq2在T3时刻首先翻转至有效电平，第二均衡模块103在第二控制信号Eq2的控制下快速驱动读出互补位线SaBLb和读出位线SaBLa至预充电电压。例如，可以在第一均衡模块102在第一控制信号Eq1的控制下调节读出位线SaBLa和读出互补位线SaBLb之间的电压差小于预设值时，控制第二均衡模块103在第二控制信号Eq2的控制下导通，使得读出互补位线SaBLb和读出位线SaBLa被预充电至预充电电压。
灵敏放大器在电荷共享阶段的初始阶段退出后(即读出位线SaBLa和读出互补位线SaBLb之间在偏差消除阶段产生的电压差异被消除之后)，在T4时刻，第一控制信号Eq1和第二控制信号Eq2在T4时刻均翻转至无效电平，字线WL开启，ISO控制信号翻转至有效电平，进入电荷共享阶段的共享阶段，在电荷共享阶段的共享阶段，第一控制单元104和第二控制单元105响应隔离控制信号ISO，使位线BLa和读出位线SaBLa连通，互补位线BLb和读出互补位线SaBLb连通，以将位线BLa上的电压共享至读出位线SaBLa上，互补位线BLb上的电压共享至读出互补位线SaBLb上。
在放大阶段，第一控制单元104和第二控制单元105响应隔离控制信号ISO，使得位线BLa连通第二P型晶体管M3的漏极，互补位线BLb连通第一P型晶体管M2的漏极，从而放大位线BLa和互补位线BLb之间的电压差，以正确读出存储单元的信息。
在预充电阶段，偏差消除信号NcEn在T6时刻翻转至有效电平，第三控制单元106和第四控制单元107响应偏差消除信号NcEn，使位线BLa和读出位线SaBLa连通以及互补位线BLb和读出位线SaBLa连通。同时，第一控制信号Eq1和第二控制信号Eq2也翻转至有效电平，均衡模块101响应第一控制信号Eq1和第二控制信号Eq2，使读出位线SaBLa和读出互补位线SaBLb连通，并连通预充电电源端Vad2，从而将位线BLa、互补位线BLb、读出位线SaBLa以及读出互补位线SaBLb均预充电至预充电电压。同时，在预充电阶段的第一预设时间内，隔离控制信号ISO仍维持有效电平，第一控制单元104和第二控制单元105响应隔离控制信号ISO，使位线BLa和读出位线SaBLa连通，互补位线BLb和读出互补位线SaBLb连通，以增加预充电通路，使得位线BLa和互补位线BLb能够快速预充电至预充电电压。则隔离控制信号ISO从电荷共享阶段的共享阶段翻转至有效电平起，直至进入预充电阶段的第一预设时间内均保持有效电平。
作为一种实现方式，第一控制单元104包括第三N型晶体管M4，第三N型晶体管M4的栅极作为第一控制单元104的控制端，接收隔离控制信号ISO，第三N型晶体管M4的源极作为第一控制单元104的第一端，连接位线BLa，第三N型晶体管M4的漏极作为第一控制单元104的第二端，连接读出位线SaBLa。第二控制单元105包括第四N型晶体管M5，第四N型晶体管M5的栅极作为第二控制单元105的控制端，接收隔离控制信号ISO，第四N型晶体管M5的源极作为第二控制单元105的第一端，连接互补位线BLb，第四N型晶体管M5的漏极作为第二控制单元105的第二端，连接读出互补位线SaBLb。从电荷共享阶段的共享阶段翻转至有效电平起，直至进入预充电阶段的第一预设时间内，第三N型晶体管M4和第四N型晶体管M5在隔离控制信号ISO的控制下导通，使位线BLa连通读出位线SaBLa，互补位线BLb连通读出互补位线SaBLb。
第三控制单元106包括第五N型晶体管M6，第五N型晶体管M6的栅极作为第三控制单元106的控制端，接收偏差消除信号NcEn，第五N型晶体管M6的源极作为第三控制单元106的第一端，连接位线BLa，第五N型晶体管M6的漏极作为第三控制单元106的第二端，连接读出互补位线SaBLb。第四控制单元107包括第六N型晶体管M7，第六N型晶体管M7的栅极作为第四控制单元107的控制端，接收偏差消除信号NcEn，第六N型晶体管M7的源极作为第四控制单元107的第一端，连接互补位线BLb，第六N型晶体管M7的漏极作为第四控制单元107的第二端，连接读出位线SaBLa。在偏差消除阶段以及预充电阶段，第五N型晶体管M6和第六N型晶体管M7在偏差消除信号NcEn的控制下导通，使位线BLa连通读出互补位线SaBLb，互补位线BLb连通读出位线SaBLa。
在一些实施例中，参考图5所示，灵敏放大器还可以包括隔离控制电路108，隔离控制电路108与感测模块连接，用于根据第三控制信号EqNloc、隔离控制使能信号Iso_In和灵敏放大器使能信号SecEN产生隔离控制信号ISO，并将隔离控制信号ISO发送至第一控制单元104的控制端以及第二控制单元105的控制端，以使第一控制单元104和第二控制单元105能够在预充电阶段在隔离控制信号ISO的控制下使位线BLa连通读出位线SaBLa，互补位线BLb连通读出互补位线SaBLb，增加预充电通路，以快读将位线BLa和互补位线BLb预充电至预充电电压，缩短预充电时间。
其中，隔离控制电路108根据灵敏放大器使能信号SecEN和第三控制信号EqNloc确认灵敏放大器所处的工作状态，隔离控制电路108根据隔离控制使能信号Iso_In设置隔离控制信号ISO的有效电平的持续时间，灵敏放大器使能信号SecEN在偏差消除阶段开始时刻翻转至有效电平，预充电阶段开始时刻翻转至无效电平。
隔离控制电路108可以包括第一控制电路109和第二控制电路111，第一控制电路109包括第一输入端、第二输入端和第三输入端，第一控制电路109的第一输入端接收第三控制信号EqNloc，第一控制电路109的第二输入端接收隔离控制使能信号Iso_In，第一控制电路109的第三输入端接收灵敏放大器使能信号SecEn。
其中，参考图6所示，第三控制信号EqNloc是根据第一控制信号Eq1和第二控制信号Eq2生成的；灵敏放大器使能信号SecEn在偏差消除阶段开始时刻翻转至有效电平，预充电阶段开始时刻翻转至无效电平；在一种实施方式中，隔离控制使能信号Iso_In可以为灵敏放大器使能信号SecEN的延迟信号，可以在偏差消除阶段结束时刻直至进入预充电阶段的第一预设时间内有效。
第二控制电路111包括第一输入端和第二输入端，第二控制电路111的第一输入端接收隔离控制使能信号Iso_In，第二控制电路111的第二输入端连接第一控制电路109的输出端，第一控制电路109根据第三控制信号EqNloc、隔离控制使能信号Iso_In以及灵敏放大器使能信号SecEN生成隔离控制开启信号，第二控制电路111根据隔离控制使能信号Iso_In和隔离控制开启信号生成隔离控制信号ISO，隔离控制信号ISO在预充电阶段的第一预设时间内保持有效，从而快速将位线BLa和互补位线BLb预充电至预充电电压。
第二控制电路111可以包括第二与非门113、第三与非门114和非门112，第二与非门113和第三与非门114均包括第一输入端、第二输入端和输出端。第二与非门113的第一输入端作为第二控制电路111的第一输入端，接收隔离控制使能信号Iso_In，第二与非门113的第二输入端连接第三与非门114的输出端，第二与非门114的输出端连接非门112的输入端。第三与非门114的第一输入端连接第一控制电路109的输出端，第三与非门114的第二输入端连接非门112的输出端，非门112的输出端作为第二控制电路111的输出端，输出隔离控制开启信号。从而通过第二与非门113和第三与非门114形成的RS锁存器使得隔离控制信号ISO由隔离控制使能信号Iso_In控制，将隔离控制信号ISO的作用时间延长至预充电阶段的第一预设时间内，增加预充电通路，快速将位线BLa和互补位线BLb预充电至预充电电压。
参考图7和图8所示，第一控制电路109包括或非门115、与门116以及第一与非门117。或非门115包括第一输入端、第二输入端以及输出端，或非门115的第一输入端接收第一控制信号Eq1，或非门115的第二输入端接收第二控制信号Eq2，或非门115的输出端输出第三控制信号EqNloc。与门116包括第一输入端、第二输入端和输出端，与门116的第一输入端作为第一控制电路109的第二输入端，接收隔离控制使能信号Iso_In，与门116的第二输入端作为第一控制电路109的第三输入端，接收灵敏放大器使能信号SecEn。第一与非门117包括第一输入端、第二输入端和输出端，第一与非门117的第一输入端作为第一控制电路109的第一输入端，连接或非门115的输出端，接收第三控制信号EqNloc，第一与非门117的第二输入端连接与门116的输出端，第一与非门117的输出端作为第一控制电路109的输出端，输出隔离控制开启信号。则隔离控制使能信号Iso_In可以理解为灵敏放大器使能信号SecEn的延迟信号，以延迟关闭隔离控制信号ISO，使得隔离控制信号ISO在预充电阶段的第一预设时间内依旧有效。
作为一种实现方式，参考图7所示，隔离控制电路109还包括：第一延迟电路118和电压检测电路119，第一延迟电路118用于对灵敏放大器使能信号SecEN延迟第二预设时间，产生第一延迟信号，并在第一延迟信号翻转至有效电平的时刻将隔离控制使能信号Iso_In翻转至有效电平。电压检测电路119用于在预充电阶段检测位线BLa和读出位线SaBLa之间的电压差，并且在电压差小于或等于第一预设电压时，使隔离控制使能信号Iso_In翻转至无效电平。第一预设电压例如为50mV。
作为另一种实现方式，参考图8所示，隔离控制电路109还包括第二延迟电路120和第三延迟电路121，第二延迟电路120用于对灵敏放大器使能信号SecEN延迟第二预设时间，产生第一延迟信号，并在第一延迟信号翻转至有效电平的时刻将隔离控制使能信号Iso_In翻转至有效电平。第三延迟电路121用于对灵敏放大器使能信号SenEN延迟第三预设时间产生第二延迟信号，并在第二延迟信号翻转至无效电平的时刻将隔离控制使能信号Iso_In翻转至无效电平。第一延迟信号翻转至有效电平的时刻和第二延迟信号翻转至无效电平的时刻之间的时间段为隔离控制使能信号为有效电平的时间段，第一预设时间、第二预设时间以及第三预设时间可以根据模式寄存器中的参数进行设置。
以上对本申请实施例提供的灵敏放大器进行了详细描述，灵敏放大器的感测模块的第一输入端连接位线，感测模块的第二输入端连接互补位线，灵敏放大器的均衡模块的第一端连接感测模块的读出互补位线，均衡模块的第二端连接感测模块的读出位线，均衡模块的第三端连接预充电电源端，均衡模块的控制端接收第一控制信号和第二控制信号。在电荷共享阶段的初始阶段，均衡模块先响应第一控制信号，消除读出位线和读出互补位线之间在偏差消除阶段产生的电压差异，而后响应第二控制信号，将读出互补位线和读出位线的电压驱动至预充电电压，使得感测模块能够在电压差被均衡模块消除之后，响应于隔离控制信号将位线和互补位线上的电压值，准确地共享至读出互补位线和读出位线，保证灵敏放大器放大输出的结果的准确性。
本申请实施例还提供一种灵敏放大器的控制方法，参考图9所示，本申请实施例提供的灵敏放大器的控制方法包括：
S101、在电荷共享阶段的初始阶段，响应第一控制信号，控制均衡模块消除读出互补位线和读出位线在偏差消除阶段产生的电压差，以及响应第二控制信号，控制均衡模块将读出互补位线和读出位线上的电压值驱动至预充电电压。
灵敏放大器包括感测模块和均衡模块101，感测模块包括第一输入端和第二输入端，感测模块的第一输入端连接位线BLa，感测模块的第二输入端连接互补位线BLb。均衡模块101包括第一端、第二端、第三端和控制端，均衡模块101的第一端连接至感测模块的读出互补位线SaBLb，均衡模块101的第二端连接至感测模块的读出位线SaBLa，均衡模块101的第三端连接至预充电电源端Vad2，均衡模块101的控制端接收第一控制信号Eq1和第二控制信号Eq2。
均衡模块101包括第一均衡模块102和第二均衡模块103，第一均衡模块102的控制端接收第一控制信号Eq1，第一均衡模块102的第一端作为均衡模块101的第一端，连接读出互补位线SaBLb，第一均衡模块102的第二端作为均衡模块101的第二端连接读出位线SaBLa。第二均衡模块103的控制端接收第二控制信号Eq2，第二均衡模块103的第一端连接第一均衡模块102的第一端或第二端，第二均衡模块103的第二端作为均衡模块101的第三端，连接预充电电源端Vad2。
在电荷共享阶段的初始阶段，先响应第一控制信号Eq1，控制第一均衡模块102调节读出互补位线SaBLb和读出位线SaBLa之间的电压差，消除读出互补位线SaBLb和读出位线SaBLa之间在偏差消除阶段产生的电压差，而后响应第二控制信号Eq2，控制第二均衡模块103将读出互补位线SaBLb和读出位线SaBLa的电压值驱动至预充电电压。
S102、在电压差被均衡模块消除之后，响应于隔离控制信号，控制感测模块将位线上的电压共享至读出位线，将互补位线上的电压共享至读出互补位线。
在一些实施例中，灵敏放大器还包括第一控制单元104、第二控制单元105、第三控制单元106和第四控制单元107。第一控制单元104的控制端和第二控制单元105的控制端接收隔离控制信号ISO，第一控制单元104的第一端连接位线BLa，第一控制单元104的第二端连接读出位线SaBLa，第二控制单元105的第一端连接互补位线BLb，第二控制单元105的第二端连接读出互补位线BLb。第三控制单元106的控制端和第四控制单元107的控制端接收偏差消除信号NcEn，第三控制单元106的第一端连接位线BLa，第三控制单元106的第二端连接读出互补位线SaBLb，第四控制单元107的第一端连接互补位线BLb，第四控制单元107的第二端连接读出位线SaBLa。
在电荷共享阶段的共享阶段，控制第一控制单元104和第二控制单元105响应隔离控制信号，使得位线BLa和读出位线SaBLa连通，互补位线BLb和读出互补位线SaBLb连通，以将位线BLa上的电压共享至读出位线SaBLa，将互补位线BLb上的电压共享至读出互补位线SaBLb。在预充电阶段，控制第三控制单元106和第四控制单元107响应偏差消除信号NcEn，第三控制单元106和第四控制单元107在偏差消除信号NcEn的控制下，使位线BLa和读出互补位线SaBLb连通，互补位线BLb和读出位线SaBLa连通。同时，响应第一控制信号Eq1和第二控制信号Eq2，控制第一均衡模块102和第二均衡模块103将读出位线SaBLa、读出互补位线SaBLb、位线BLa和互补位线BLb的电压值预充电至预充电电压。同时，响应隔离控制信号ISO，控制第一控制单元104将位线BLa和读出位线SaBLa连通，互补位线BLb和读出互补位线SaBLb连通，增加预充电通路，将位线BLa和互补位线BLb快速预充电至预充电电压，缩短预充电时间，并且由于第一控制信号Eq1和第二控制信号Eq2分别控制第一均衡模块102和第二均衡模块103，能够减小隔离控制使能信号的驱动力。
在预充电阶段，根据第三控制信号EqNloc、隔离控制使能信号Iso_In和灵敏放大器使能信号SenEn，产生隔离控制信号ISO，并将隔离控制信号ISO发生至第一控制单元104的控制端和第二控制单元105的控制端，控制第一控制单元104和第二控制单元105将位线BLa和读出位线SaBLa连通以及互补位线BLb和读出互补位线SaBLb连通，并根据隔离控制使能信号Iso_In设置隔离控制信号ISO在预充电阶段维持有效电平的时间。
其中，根据第一控制信号Eq1和第二控制信号Eq2生成第三控制信号EqNloc；根据灵敏放大器使能信号SecEn和第三控制信号EqNloc确认灵敏放大器所处的工作阶段；灵敏放大器使能信号Iso_In在偏差消除阶段开始时刻翻转至有效电平，预充电阶段开始时刻翻转至无效电平。
作为一种实现方式，可以检测位线BLa和读出位线SaBLa之间的电压差，并且在电压差小于第一预设值时，使隔离控制使能信号Iso_In翻转至无效电平。例如，可以对灵敏放大器使能信号SecEn进行延迟，延迟第二预设时间后，产生第一延迟信号，并在第一延迟信号翻转至有效电平的时刻将隔离控制使能信号Iso_In翻转至有效电平。并检测位线和读出位线之间的电压差，在电压差小于或等于第一预设值时，使隔离控制使能信号Iso_In翻转至无效电平。而后根据第三控制信号EqNloc、隔离控制使能信号Iso_In以及灵敏放大器使能信号SecEN生成隔离控制信号ISO。则隔离控制信号从电荷共享阶段的共享阶段翻转至有效电平起，直至进入预充电阶段的第一预设时间内均保持有效电平。
作为另一种实现方式，可以对灵敏放大器使能信号SecEn延迟第三预设时间，产生第二延迟信号，并在第二延迟信号翻转至无效电平的时刻将隔离控制使能信号Iso_In翻转至无效电平，并在隔离控制使能信号Iso_In翻转至无效电平时，控制隔离控制信号ISO翻转至无效电平。例如，可以对灵敏放大器使能信号SecEn进行延迟，延迟第二预设时间后，产生第一延迟信号，并在第一延迟信号翻转至有效电平的时刻将隔离控制使能信号Iso_In翻转至有效电平。并对灵敏放大器使能信号SecEN延迟第三预设时间，产生第二延迟信号，并在第二延迟信号翻转至无效电平的时刻将隔离控制使能信号Iso_In翻转至无效电平。而后根据第三控制信号EqNloc、隔离控制使能信号Iso_In以及灵敏放大器使能信号SecEN生成隔离控制信号ISO。则隔离控制信号ISO从电荷共享阶段的共享阶段翻转至有效电平起，直至进入预充电阶段的第一预设时间内均保持有效电平。
本申请实施例提供的灵敏放大器的控制方法，在电荷共享阶段的初始阶段，响应第一控制信号，控制均衡模块调节读出互补位线和读出位线在偏差消除阶段产生的电压差，而后响应第二控制信号，控制均衡模块将读出互补位线和读出位线的电压值至预充电电压，而后，在电压差被均衡模块消除之后，响应于隔离控制信号，控制感测模块能够准确的将位线上的电压共享至读出位线，将互补位线上的电压共享至读出互补位线。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制。尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (19)

1.一种灵敏放大器，其特征在于，包括：
均衡模块，其第一端连接至感测模块的读出互补位线，其第二端连接至所述感测模块的读出位线，其第三端连接预充电电源端，其控制端接收第一控制信号和第二控制信号，用于在电荷共享阶段的起始阶段，响应于所述第一控制信号，消除所述读出互补位线和所述读出位线在偏差消除阶段产生的电压差，以及响应于所述第二控制信号，将所述读出互补位线和所述读出位线的电压值驱动至预充电电压；
所述感测模块，其第一输入端连接位线，其第二输入端连接互补位线，用于在所述电压差被所述均衡模块消除之后，响应于隔离控制信号，将所述位线上的电压共享至所述读出位线，将所述互补位线上的电压共享至所述读出互补位线；
其中，在所述电荷共享阶段的起始阶段，所述第一控制信号有效的起始时刻早于所述第二控制信号有效的起始时刻。
2.根据权利要求1所述的灵敏放大器，其特征在于，所述均衡模块包括第一均衡模块和第二均衡模块；
所述第一均衡模块，其控制端接收第一控制信号，其第一端作为所述均衡模块的第一端，连接所述读出互补位线，其第二端作为所述均衡模块的第二端，连接所述读出位线，用于在所述第一控制信号的控制下，消除所述读出互补位线和所述读出位线在偏差消除阶段产生的电压差；
所述第二均衡模块，其控制端接收第二控制信号，其第一端连接所述第一均衡模块的第一端或第二端，其第二端作为所述均衡模块的第三端，连接所述预充电电源端，用于在所述第二控制信号的控制下将所述读出互补位线和所述读出位线的电压值驱动至预充电电压。
3.根据权利要求1所述的灵敏放大器，其特征在于，所述感测模块包括：
第一P型晶体管，其栅极连接所述读出位线，其第一端连接所述第一N型晶体管的第一端，其第二端连接第一电源端；
第二P型晶体管，其栅极连接所述读出互补位线，其第一端连接所述第二N型晶体管的第一端，其第二端连接所述第一P型晶体管的第二端；
第一N型晶体管，其栅极连接所述位线，其第二端连接第二电源端；
第二N型晶体管，其栅极连接所述互补位线，其第二端连接所述第一N型晶体管的第二端；
第一控制单元，其控制端接收隔离控制信号，其第一端连接所述位线，其第二端连接所述读出位线；
第二控制单元，其控制端接收所述隔离控制信号，其第一端连接所述互补位线，其第二端连接所述读出互补位线；
第三控制单元，其控制端接收偏差消除信号，其第一端连接所述第一N型晶体管的栅极，其第二端连接所述读出互补位线；
第四控制单元，其控制端接收所述偏差消除信号，其第一端连接所述第二N型晶体管的栅极，其第二端连接所述读出位线。
4.根据权利要求3所述的灵敏放大器，其特征在于，
所述第一控制单元和所述第二控制单元，用于在预充电阶段响应于所述隔离控制信号，使所述位线和所述读出位线连通以及所述互补位线和所述读出互补位线连通，增加预充电通路，以将所述位线和所述互补位线快速预充电至预充电电压；
其中，所述隔离控制信号从所述电荷共享阶段的共享阶段翻转至有效电平起，直至进入预充电阶段的第一预设时间内均保持有效电平，所述灵敏放大器在所述电荷共享阶段的初始阶段退出后进入所述共享阶段。
5.根据权利要求4所述的灵敏放大器，其特征在于，所述灵敏放大器还包括：
隔离控制电路，与所述感测模块连接，用于根据第三控制信号、隔离控制使能信号和灵敏放大器使能信号，产生隔离控制信号，并将所述隔离控制信号发送至所述第一控制单元的控制端以及所述第二控制单元的控制端；
其中，所述隔离控制电路根据所述灵敏放大器使能信号和所述第三控制信号确认所述灵敏放大器所处的工作阶段；所述隔离控制电路根据所述隔离控制使能信号设置所述隔离控制信号的有效电平的持续时间；所述灵敏放大器使能信号在偏差消除阶段开始时刻翻转至有效电平，预充电阶段开始时刻翻转至无效电平。
6.根据权利要求5所述的灵敏放大器，其特征在于，所述隔离控制电路包括：第一控制电路和第二控制电路；
所述第一控制电路，其第一输入端接收第三控制信号，其第二输入端接收隔离控制使能信号，其第三输入端接收灵敏放大器使能信号，用于根据所述第三控制信号、所述隔离控制使能信号和所述灵敏放大器使能信号输出隔离控制开启信号；
所述第二控制电路，其第一输入端接收所述隔离控制使能信号，其第二输入端与所述第一控制电路的输出端连接，用于根据所述隔离控制使能信号和所述隔离控制开启信号生成所述隔离控制信号。
7.根据权利要求6所述的灵敏放大器，其特征在于，所述第二控制电路包括第二与非门、第三与非门和非门；
所述第二与非门，其第一输入端作为所述第二控制电路的第一输入端，接收所述隔离控制使能信号，其第二输入端连接所述第三与非门的输出端；
所述第三与非门，其第一输入端连接所述第一控制电路的输出端，其第二输入端连接所述非门的输出端；
所述非门，其输入端连接所述第二与非门的输出端，其输出端作为所述第二控制电路的输出端，输出所述隔离控制信号。
8.根据权利要求6或7所述的灵敏放大器，其特征在于，所述第一控制电路包括：或非门、与门以及第一与非门；
所述或非门，其第一输入端接收所述第一控制信号，其第二输入端接收所述第二控制信号，其输出端输出所述第三控制信号；
所述与门，其第一输入端作为所述第一控制电路的第二输入端，接收所述隔离控制使能信号，其第二输入端作为所述第一控制电路的第三输入端，接收所述灵敏放大器使能信号；
所述第一与非门，其第一输入端作为所述第一控制电路的第一输入端，连接所述或非门的输出端，其第二输入端连接所述与门的输出端，其输出端作为所述第一控制电路的输出端，输出所述隔离控制开启信号。
9.根据权利要求5所述的灵敏放大器，其特征在于，所述隔离控制电路还包括：
第一延迟电路，用于对所述灵敏放大器使能信号延迟第二预设时间，产生第一延迟信号，并在所述第一延迟信号翻转至有效电平的时刻将所述隔离控制使能信号翻转至有效电平；
电压检测电路，用于在预充电阶段检测所述位线和所述读出位线之间的电压差，并且在所述电压差小于等于第一预设电压时，使所述隔离控制使能信号翻转至无效电平。
10.根据权利要求5所述的灵敏放大器，其特征在于，所述隔离控制电路还包括：
第二延迟电路，用于对所述灵敏放大器使能信号延迟第二预设时间，产生第一延迟信号，并在所述第一延迟信号翻转至有效电平的时刻将所述隔离控制使能信号翻转至有效电平；
第三延迟电路，用于对所述灵敏放大器使能信号延迟第三预设时间，产生第二延迟信号，并在所述第二延迟信号翻转至无效电平的时刻将所述隔离控制使能信号翻转至无效电平。
11.根据权利要求3所述的灵敏放大器，其特征在于，所述第一控制单元包括：
第三N型晶体管，其栅极接收所述隔离控制信号，其源极连接所述位线，其漏极连接所述读出位线；
所述第二控制单元包括：
第四N型晶体管，其栅极接收所述隔离控制信号，其源极连接所述互补位线，其漏极连接所述读出位线。
12.根据权利要求3所述的灵敏放大器，其特征在于，所述第三控制单元包括：
第五N型晶体管，其栅极接收偏差消除信号，其源极连接所述位线，其漏极连接所述读出互补位线；
所述第四控制单元包括：
第六N型晶体管，其栅极接收偏差消除信号，其源极连接所述互补位线，其漏极连接所述读出位线。
13.根据权利要求2所述的灵敏放大器，其特征在于，所述第一均衡模块包括：
第七N型晶体管，其栅极接收第一控制信号，其漏极连接所述读出互补位线，其源极连接所述读出位线；
所述第二均衡模块包括：
第八N型晶体管，其栅极接收第二控制信号，其漏极连接所述第七N型晶体管的源极或漏极，其源极连接所述预充电电源端。
14.根据权利要求2所述的灵敏放大器，其特征在于，在所述读出互补位线的长度大于所述读出位线的长度时，将所述第二均衡模块连接所述第一均衡模块的第二端；以及在所述读出互补位线的长度小于所述读出位线的长度时，所述第二均衡模块连接所述第一均衡模块的第一端。
15.一种灵敏放大器的控制方法，其特征在于，所述灵敏放大器包括感测模块和均衡模块，所述均衡模块的第一端连接所述感测模块的读出互补位线，所述均衡模块的第二端连接所述感测模块的读出位线，所述均衡模块的第三端连接预充电电源端，所述均衡模块的控制端接收第一控制信号和第二控制信号，所述方法包括：
在电荷共享阶段的初始阶段，响应于所述第一控制信号，控制所述均衡模块消除所述读出互补位线和所述读出位线在偏差消除阶段产生的电压差，以及响应所述第二控制信号，控制所述均衡模块将所述读出互补位线和所述读出位线的电压值驱动至预充电电压；
在所述电压差被所述均衡模块消除之后，响应于隔离控制信号，控制所述感测模块将所述位线上的电压共享至所述读出位线，将所述互补位线上的电压共享至所述读出互补位线；
其中，在所述电荷共享阶段的起始阶段，所述第一控制信号有效的起始时刻早于所述第二控制信号有效的起始时刻。
16.根据权利要求15所述的控制方法，其特征在于，所述方法还包括：
在预充电阶段，响应于所述第一控制信号和所述第二控制信号，控制所述均衡模块将所述读出位线和所述读出互补位线的电压值驱动至预充电电压；并且响应于隔离控制信号，控制第一控制单元和第二控制单元将所述位线和所述读出位线连通以及所述互补位线和所述读出互补位线连通，增加预充电通路，以使所述位线和所述互补位线快速预充电至预充电电压。
17.根据权利要求16所述的控制方法，其特征在于，所述响应于隔离控制信号，控制第一控制单元和第二控制单元将所述位线和所述读出位线连通以及所述互补位线和所述读出互补位线连通，具体包括：
在预充电阶段，根据第三控制信号、隔离控制使能信号和灵敏放大器使能信号，产生隔离控制信号；将所述隔离控制信号发送至第一控制单元的控制端以及第二控制单元的控制端，控制所述第一控制单元和所述第二控制单元将所述位线和所述读出位线连通以及所述互补位线和所述读出互补位线连通；并根据所述隔离控制使能信号设置所述隔离控制信号在所述预充电阶段维持有效电平的时间。
18.根据权利要求17所述的控制方法，其特征在于，根据所述隔离控制使能信号设置所述隔离控制信号在所述预充电阶段维持有效电平的时间，具体包括：
检测所述位线和所述读出位线之间的电压差，并且在所述电压差小于等于第一预设值时，使所述隔离控制使能信号翻转至无效电平；
在所述隔离控制使能信号翻转至无效电平时，控制所述隔离控制信号翻转至无效电平。
19.根据权利要求17所述的控制方法，其特征在于，根据所述隔离控制使能信号设置所述隔离控制信号在所述预充电阶段维持有效电平的时间，具体包括：
对所述灵敏放大器使能信号延迟第三预设时间，产生第二延迟信号，并在第二延迟信号翻转至无效电平的时刻将所述隔离控制使能信号翻转至无效电平；
在所述隔离控制使能信号翻转至无效电平时，控制所述隔离控制信号翻转至无效电平。
CN202211348875.1A 2022-10-31 2022-10-31 灵敏放大器及控制方法 Active CN115691587B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202211348875.1A CN115691587B (zh) 2022-10-31 2022-10-31 灵敏放大器及控制方法
PCT/CN2023/086027 WO2024093123A1 (zh) 2022-10-31 2023-04-03 灵敏放大器及控制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211348875.1A CN115691587B (zh) 2022-10-31 2022-10-31 灵敏放大器及控制方法

Publications (2)

Publication Number Publication Date
CN115691587A true CN115691587A (zh) 2023-02-03
CN115691587B CN115691587B (zh) 2024-05-17

Family

ID=85046869

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211348875.1A Active CN115691587B (zh) 2022-10-31 2022-10-31 灵敏放大器及控制方法

Country Status (2)

Country Link
CN (1) CN115691587B (zh)
WO (1) WO2024093123A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116153360A (zh) * 2023-03-16 2023-05-23 长鑫存储技术有限公司 感测放大电路结构及存储器
CN116564376A (zh) * 2023-07-12 2023-08-08 长鑫存储技术有限公司 读写转换电路、存储器以及读写控制方法
CN117577148A (zh) * 2024-01-15 2024-02-20 长鑫存储技术(西安)有限公司 半导体存储器
WO2024093123A1 (zh) * 2022-10-31 2024-05-10 长鑫存储技术有限公司 灵敏放大器及控制方法
WO2024183172A1 (zh) * 2023-03-03 2024-09-12 长鑫存储技术有限公司 灵敏放大器及其控制方法、存储器

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9226863D0 (en) * 1992-03-13 1993-02-17 Samsung Electronics Co Ltd Bit line control circuit
US6097652A (en) * 1998-08-13 2000-08-01 Samsung Electronics Co., Ltd. Integrated circuit memory devices including circuits and methods for discharging isolation control lines into a reference voltage
US20040052146A1 (en) * 2002-09-18 2004-03-18 Jae-Yoon Sim Memory device having bitline equalizing voltage generator with charge reuse
CN1811987A (zh) * 2005-01-14 2006-08-02 三星电子株式会社 半导体存储器装置的位线电压供应电路及其电压供应方法
CN102760471A (zh) * 2011-04-26 2012-10-31 Soitec公司 不具有专用传输门晶体管的差分读出放大器
US20130070549A1 (en) * 2011-09-16 2013-03-21 International Business Machines Corporation Single-Ended Sense Amplifier with Read-Assist
US20150155015A1 (en) * 2013-12-02 2015-06-04 Samsung Electronics Co., Ltd. Bit line sensing methods of memory devices
CN106356084A (zh) * 2015-07-17 2017-01-25 爱思开海力士有限公司 位线感测放大器和使用其的半导体存储装置
CN108257631A (zh) * 2016-12-28 2018-07-06 三星电子株式会社 具有偏移消除的读出放大器和存储器装置
US11024365B1 (en) * 2020-02-05 2021-06-01 Samsung Electronics Co., Ltd. Time interleaved sampling of sense amplifier circuits, memory devices and methods of operating memory devices
WO2022021777A1 (zh) * 2020-07-27 2022-02-03 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
US20230066099A1 (en) * 2021-01-05 2023-03-02 Changxin Memory Technologies, Inc. Sense amplifier, control method of sense amplifier, and memory

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114822617A (zh) * 2022-05-09 2022-07-29 长鑫存储技术有限公司 灵敏放大器
CN115691587B (zh) * 2022-10-31 2024-05-17 长鑫存储技术有限公司 灵敏放大器及控制方法

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9226863D0 (en) * 1992-03-13 1993-02-17 Samsung Electronics Co Ltd Bit line control circuit
US6097652A (en) * 1998-08-13 2000-08-01 Samsung Electronics Co., Ltd. Integrated circuit memory devices including circuits and methods for discharging isolation control lines into a reference voltage
US20040052146A1 (en) * 2002-09-18 2004-03-18 Jae-Yoon Sim Memory device having bitline equalizing voltage generator with charge reuse
CN1811987A (zh) * 2005-01-14 2006-08-02 三星电子株式会社 半导体存储器装置的位线电压供应电路及其电压供应方法
CN102760471A (zh) * 2011-04-26 2012-10-31 Soitec公司 不具有专用传输门晶体管的差分读出放大器
US20130070549A1 (en) * 2011-09-16 2013-03-21 International Business Machines Corporation Single-Ended Sense Amplifier with Read-Assist
US20150155015A1 (en) * 2013-12-02 2015-06-04 Samsung Electronics Co., Ltd. Bit line sensing methods of memory devices
CN106356084A (zh) * 2015-07-17 2017-01-25 爱思开海力士有限公司 位线感测放大器和使用其的半导体存储装置
CN108257631A (zh) * 2016-12-28 2018-07-06 三星电子株式会社 具有偏移消除的读出放大器和存储器装置
US11024365B1 (en) * 2020-02-05 2021-06-01 Samsung Electronics Co., Ltd. Time interleaved sampling of sense amplifier circuits, memory devices and methods of operating memory devices
WO2022021777A1 (zh) * 2020-07-27 2022-02-03 安徽大学 灵敏放大器、存储器和灵敏放大器的控制方法
US20230066099A1 (en) * 2021-01-05 2023-03-02 Changxin Memory Technologies, Inc. Sense amplifier, control method of sense amplifier, and memory

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024093123A1 (zh) * 2022-10-31 2024-05-10 长鑫存储技术有限公司 灵敏放大器及控制方法
WO2024183172A1 (zh) * 2023-03-03 2024-09-12 长鑫存储技术有限公司 灵敏放大器及其控制方法、存储器
CN116153360A (zh) * 2023-03-16 2023-05-23 长鑫存储技术有限公司 感测放大电路结构及存储器
CN116153360B (zh) * 2023-03-16 2023-09-26 长鑫存储技术有限公司 感测放大电路结构及存储器
CN116564376A (zh) * 2023-07-12 2023-08-08 长鑫存储技术有限公司 读写转换电路、存储器以及读写控制方法
CN116564376B (zh) * 2023-07-12 2023-11-14 长鑫存储技术有限公司 读写转换电路、存储器以及读写控制方法
CN117577148A (zh) * 2024-01-15 2024-02-20 长鑫存储技术(西安)有限公司 半导体存储器
CN117577148B (zh) * 2024-01-15 2024-05-03 长鑫存储技术(西安)有限公司 半导体存储器

Also Published As

Publication number Publication date
CN115691587B (zh) 2024-05-17
WO2024093123A1 (zh) 2024-05-10

Similar Documents

Publication Publication Date Title
CN115691587B (zh) 灵敏放大器及控制方法
KR102070977B1 (ko) 감지 증폭기 및 그것을 포함하는 메모리 장치
KR100871673B1 (ko) 반도체 메모리 장치의 센스 앰프 회로 및 그 동작 방법
US7746717B1 (en) Desensitizing static random access memory (SRAM) to process variation
US5434821A (en) Dynamic semiconductor memory device having sense amplifier with compensated offset voltage
US6104655A (en) Semiconductor storage device
KR20180022395A (ko) 비트라인 센스 앰프
US20110133809A1 (en) Semiconductor device and method for cancelling offset voltage of sense amplifier
US10529389B2 (en) Apparatuses and methods for calibrating sense amplifiers in a semiconductor memory
US7038962B2 (en) Semiconductor integrated circuit
US8125840B2 (en) Reference level generation with offset compensation for sense amplifier
US12106797B2 (en) Bit line sense amplifier and semiconductor memory apparatus using the same
JP2729423B2 (ja) 半導体記憶装置
CN114822617A (zh) 灵敏放大器
US6504776B1 (en) Semiconductor memory device having sense amplifier
CN114400029B (zh) 读出电路及其方法
US6411559B1 (en) Semiconductor memory device including a sense amplifier
KR101286237B1 (ko) 반도체 메모리 장치의 비트라인 센스앰프회로 및 그에 따른제어방법.
KR100699825B1 (ko) 비트 라인 누설 전류에 따라 감지 증폭 타이밍을 제어하는반도체 메모리 장치 및 그 구동 방법
KR100886182B1 (ko) 반도체 메모리 장치의 센스 앰프 및 이의 구동 방법
KR101163045B1 (ko) 워드라인 구동 회로 및 방법
US20230402088A1 (en) Memory device
CN110379446B (zh) 输出入多工器
TWI646549B (zh) 輸出入多工器
JPH10106266A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant