CN117577148B - 半导体存储器 - Google Patents

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Abstract

本申请提供一种半导体存储器，包括：第一放大模块、第二放大模块以及第一读出电路，第一放大模块和第二放大模块均与本地数据线连接，第一放大模块和第二放大模块均与互补本地数据线连接，第一放大模块和第二放大模块均用于放大本地数据线和互补本地数据线上的电压差。第一读出电路包括第一晶体管和第二晶体管，第一晶体管的控制端连接本地数据线，第一晶体管的第一端用于连接互补全局数据线，第一晶体管的第二端连接第三电源信号，第二晶体管的控制端连接互补本地数据线，第二晶体管的第一端用于连接全局数据线，第二晶体管的第二端连接第三电源信号。如此无需设置尾管，可提高放大速度，缩短放大时间，保证数据传输准确性。

Description

半导体存储器
技术领域
本申请涉及但不限定于一种半导体存储器。
背景技术
随着手机、平板、个人计算机等电子设备的普及，半导体存储器技术也得到了快速的发展。
在动态随机存取存储器（Dynamic Random Access Memory，DRAM）中，设有放大电路，通过放大电路放大电压差，实现对存储单元中读出或者写入数据。对于放大电路的改进可以提升存储器的性能。
发明内容
本申请提供一种半导体存储器，包括：第一放大模块、第二放大模块以及第一读出电路；
第一放大模块和第二放大模块均与本地数据线连接，第一放大模块和第二放大模块均与互补本地数据线连接，第一放大模块和第二放大模块均用于放大本地数据线和互补本地数据线上的电压差；
第一读出电路包括第一晶体管和第二晶体管，第一晶体管的控制端连接本地数据线，第一晶体管的第一端用于连接互补全局数据线，第一晶体管的第二端连接第三电源信号；
第二晶体管的控制端连接互补本地数据线，第二晶体管的第一端用于连接全局数据线，第二晶体管的第二端连接第三电源信号。
在一些实施例中，第一放大模块接收第一电源信号，第二放大模块接收第二电源信号，第一电源信号的电压大于第二电源信号电压，第一放大模块和第二放大模块形成第一电源信号到第二电源信号的电流路径。
在一些实施例中，第一放大模块和第二放大模块均接收读写使能信号；第一放大模块和第二放大模块均用于在读写使能信号的控制下放大本地数据线和互补本地数据线上的电压差。
在一些实施例中，第二放大模块包括第六晶体管、第七晶体管、第八晶体管和第九晶体管；
第六晶体管的第一端连接本地数据线，第六晶体管的控制端连接互补本地数据线，第八晶体管的第一端连接第六晶体管的第二端，第八晶体管的控制端接收读写使能信号；第八晶体管的第二端接收第二电源信号；
第七晶体管的第一端连接互补本地数据线，第七晶体管的控制端连接本地数据线，第九晶体管的第一端连接第七晶体管的第二端，第九晶体管的控制端接收读写使能信号，第九晶体管的第二端接收第二电源信号。
在一些实施例中，第二放大模块还包括第十晶体管，第十晶体管的第一端连接第六晶体管的第二端，第十晶体管的第二端连接第七晶体管的第二端，第十晶体管处于长期导通状态或者第十晶体管的控制端接收读写使能信号。
在一些实施例中，第一读出电路还包括：第十一晶体管和第十二晶体管；
第十一晶体管的第一端连接互补全局数据线，第十一晶体管的第二端连接第一晶体管的第一端，第十一晶体管的控制端接收读出使能信号；第十二晶体管的第一端连接全局数据线，第十二晶体管的第二端连接第二晶体管的第一端，第十二晶体管的控制端接收读出使能信号；
或者，第十一晶体管的第一端连接第一晶体管的第二端，第十一晶体管的控制端接收读出使能信号，第十一晶体管的第二端接收第三电源信号；第十二晶体管的第一端连接第二晶体管的第二端，第十二晶体管的控制端接收读出使能信号，第十二晶体管的第二端接收第三电源信号。
在一些实施例中，半导体存储器还包括第一写入电路或者第二写入电路；
第一写入电路与本地数据线和互补本地数据线连接，第一写入电路与全局数据线连接，第一写入电路接收写入使能信号，第一写入电路用于在写入使能信号的控制下，将全局数据线上的数据传输至本地数据线上；
第二写入电路与本地数据线和互补本地数据线连接，第二写入电路与互补全局数据线连接，第二写入电路接收写入使能信号，第二写入电路用于在写入使能信号的控制下，将互补全局数据线上的数据传输至互补本地数据线。
在一些实施例中，半导体存储器还包括第一写入电路和第二写入电路；
第一写入电路与本地数据线和互补本地数据线连接，第一写入电路用于通过全局数据线接收数据，第二写入电路与本地数据线和互补本地数据线连接，第二写入电路用于通过互补全局数据线接收数据；第一写入电路和第二写入电路连接不同且相邻组的全局数据线和互补全局数据线；
第一写入电路接收写入使能信号，第一写入电路用于在写入使能信号的控制下，将全局数据线上的数据传输至本地数据线上；
第二写入电路接收写入使能信号，第二写入电路用于在写入使能信号的控制下，将互补全局数据线上的数据传输至互补本地数据线。
在一些实施例中，在半导体存储器连续写多比特数据期间，写入使能信号为使能状态；
在半导体存储器下一次连续写多比特数据之前，写入使能信号为休眠状态。
在一些实施例中，半导体存储器包括第一均衡电路；
第一均衡电路与本地数据线和/或互补本地数据线连接，第一均衡电路还接收互补均衡控制信号；
在半导体存储器连续读写多比特数据期间，互补均衡控制信号为休眠状态；在半导体存储器下一次进行连续读写多比特数据之前，互补均衡控制信号为使能状态。
在一些实施例中，第一写入电路包括：第十三晶体管、第十四晶体管以及第十五晶体管；
第十三晶体管的第一端连接本地数据线，第十三晶体管的控制端接收写入使能信号，第十三晶体管的第二端连接全局数据线，第十四晶体管的控制端连接全局数据线，第十四晶体管的第一端连接互补本地数据线，第十四晶体管的第二端连接第十五晶体管的第一端，第十五晶体管的第二端接收第四电源信号，第十五晶体管的控制端接收写入使能信号。
在一些实施例中，第二写入电路包括：第十六晶体管、第十七晶体管以及第十八晶体管；
第十六晶体管的第一端连接互补本地数据线，第十六晶体管的控制端接收写入使能信号，第十六晶体管的第二端连接互补全局数据线，第十七晶体管的控制端连接互补全局数据线，第十七晶体管的第一端连接本地数据线，第十七晶体管的第二端连接第十八晶体管的第一端，第十八晶体管的第二端接收第四电源信号，第十八晶体管的控制端接收写入使能信号。
本申请提供的半导体存储器，由第一放大模块和第二放大模块放大本地数据线和互补本地数据线上的电压差，提高本地数据线和互补本地数据线上的电压放大速率，缩短数据放大时间，使本地数据线和互补本地数据线上的电压差更大，再经过第一晶体管和第二晶体管进一步反向放大或者反向采样后被传输至全局数据线和互补全局数据线，减少由于经过第一晶体管和第二晶体管进一步放大后的电压差比较小而导致数据传输错误的风险。无需设置尾管来调整第一晶体管和第二晶体管之间的电流，简化第一读出电路的结构。由于本地数据线和互补本地数据线上的电压放大速率得到提高，能够缩短数据放大时间，提升读写效率。也就是本申请可以既提高数据传输准确率，又提升读写效率。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1为一种半导体存储器的结构示意图；
图2为本申请一些实施例提供的半导体存储器的结构示意图；
图3为本申请另一些实施例提供的半导体存储器的结构示意图；
图4为本申请又一些实施例提供的半导体存储器的结构示意图；
图5为本申请再一些实施例提供的半导体存储器的结构示意图；
图6为本申请再一些实施例提供的半导体存储器的写入时序图。
附图标记：
11、第三放大模块；31、第二读出电路；41、第二均衡电路；52、第三写入电路；10、第一放大模块；20、第二放大模块；30、第一读出电路；40、第一均衡电路； 50、第一写入电路；51、第二写入电路。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是本申请的一些方面相一致的装置和方法的例子。
需要说明的是，实施例所称高电平、低电平均为相对的概念（即高电平的电压值高于与其对应的低电平的电压值），不限定高电平的具体电压值，也不限定低电平的具体电压值。并且也并不限定本具体实施例中不同信号线上施加的高电平均相等，例如位线上的高电平与字线上的高电平可以为不同电压，也不限定特定信号线在不同阶段的高电平相等。本领域内技术人员应该理解，根据工艺节点、速度要求、可靠性要求等可自行设置相应高电平和低电平的值。
图1为一种半导体存储器的结构示意图，如图1所示，一种半导体器存储器包括第三放大模块11、第二读出电路31和第三写入电路52。
第三放大模块11包括第二十六晶体管M26、第二十七晶体管M27以及第二十八晶体管M28，第二十八晶体管M28的第一端接收第一电源信号，第二十八晶体管M28的控制端接收互补读写使能信号WrRdN，第二十六晶体管M26的第一端连接第二十八晶体管M28的第二端，第二十六晶体管M26的第二端连接本地数据线IO，第二十六晶体管M26的控制端连接所述第二十七晶体管M27的第二端。第二十七晶体管M27的第一端连接第二十八晶体管M28的第二端，第二十七晶体管M27的第二端连接互补本地数据线ION，第二十七晶体管M27的控制端连接第二十六晶体管M26的第二端。
第二十六晶体管M26和第二十七晶体管M27用于放大本地数据线IO和互补本地数据线ION上的电压差。第二十八晶体管M28用于控制第二十六晶体管M26和第二十七晶体管M27是否接收第一电源信号。
第三放大模块11包括第二十九晶体管M29、第三十晶体管M30以及第三十一晶体管M31，第二十九晶体管M29的第一端连接本地数据线IO，第二十九晶体管M29的第二端接收第二电源信号，第三十晶体管M30的第一端接收第二电源信号，第三十晶体管M30的第二端连接互补本地数据线ION，第三十一晶体管M31的第一端连接本地数据线IO，第三十一晶体管M31的第二端连接互补本地数据线ION。第二十九晶体管M29、第三十晶体管M30以及第三十一晶体管M31的控制端均接收互补均衡控制信号EqION，在互补均衡控制信号EqION的控制下第二十九晶体管M29、第三十晶体管M30以及第三十一晶体管M31将本地数据线IO和互补本地数据线ION上的电压预充电至上述第二电源信号的电压，例如第一预充电电压。
第三写入电路52包括第三十二晶体管M32、第三十三晶体管M33以及第三十四晶体管M34，第三十二晶体管M32的第一端连接本地数据线IO，第三十二晶体管M32的第二端连接全局数据线YIO，第三十二晶体管M32的控制端接收写入使能信号WrEn，第三十三晶体管M33的控制端连接全局数据线YIO，第三十三晶体管M33的第一端连接互补本地数据线ION，第三十三晶体管M33的第二端连接第三十四晶体管M34的第一端，第三十四晶体管M34的第二端接地，第三十四晶体管M34的控制端接收写入使能信号WrEn。
此处以第三十二晶体管M32、第三十三晶体管M33以及第三十四晶体管M34为N型晶体管为例，在写入使能信号WrEn为高电平时，第三十二晶体管M32导通，全局数据线YIO上数据被传输至本地数据线IO，在全局数据线YIO上的电压为高电平时，互补本地数据线ION被下拉至接地，在全局数据线YIO上电压为低电平时，互补本地数据线ION上电压维持预充电电压，如此实现数据写入至本地数据线和互补本地数据线上，再经过第三放大模块对本地数据线和互补本地数据线上的电压进行放大。
第二读出电路31包括第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24以及第二十五晶体管M25。第二十四晶体管M24的第一端连接互补全局数据线YION，第二十四晶体管M24的第二端连接第二十二晶体管M22的第一端，第二十四晶体管M24的控制端接收读出使能信号RdEn，第二十五晶体管M25的第一端连接全局数据线YIO，第二十五晶体管M25的第二端连接第二十三晶体管M23的第一端，第二十五晶体管M25的控制端接收读出使能信号RdEn。
第二十二晶体管M22的第二端连接第二十一晶体管M21的第一端，第二十二晶体管M22的控制端接收本地数据线IO，第二十三晶体管M23的第二端连接第二十一晶体管M21的第一端，第二十三晶体管M23的控制端接收互补本地数据线ION。第二十一晶体管M21的第二端接地，第二十一晶体管M21的控制端接收读出使能信号RdEn。
其中，第二十二晶体管M22和第二十三晶体管M23用于反向放大或反向采样本地数据线IO和互补本地数据线ION上的电压差，第二十四晶体管M24用于将反向放大后的本地数据线IO上的数据传输至互补全局数据线YION，第二十五晶体管M25用于将反向放大后的互补本地数据线ION上的数据传输至全局数据线YIO。需要说明的是，本申请中所说的“放大”可以根据晶体管的类型和其所连接的电源的类型判定是正向放大还是反向放大，在控制信号连接NMOS管的栅极且NMOS管连接低电平，或者在控制信号连接PMOS管的栅极且PMOS管连接高电平时，该“放大”均指代的是反向放大。
由于第二十二晶体管M22中的电流和第二十三晶体管M23中的电流都来源于第二十一晶体管M21，在第二十一晶体管M21的电流一定的情况下，假设第二十二晶体管M22的栅极电压较大，大部分的电流都会被分配到控制端电压较大的第二十二晶体管M22中，第二十二晶体管M22和第二十三晶体管M23中电流分配比例大于第二十二晶体管M22的控制端和第二十三晶体管M23的控制端电压比例，如此可以使第二十二晶体管M22的第一端下降速率变大，增加第二十二晶体管M22和第二十三晶体管M23的放大速率，使得在读出使能信号RdEn为高电平时第二十二晶体管M22的第一端和第二十三晶体管M23的第一端的电压差比较大，保证信号准确传输。
然而，上述半导体存储器中仍存在放大过程的时间较长的问题，导致数据读写时间较长。
基于上述考虑，本申请一些实施例提供一种半导体存储器。
图2为一种半导体存储器的结构示意图，如图2所示，本申请一些实施例提供一种半导体存储器，半导体存储器包括第一放大模块10、第二放大模块20以及第一读出电路30。
第一放大模块10和第二放大模块20均与本地数据线IO连接，第一放大模块10和第二放大模块20均与互补本地数据线ION连接，第一放大模块10和第二放大模块20均用于放大本地数据线IO和互补本地数据线ION上的电压差。
第一读出电路30包括第一晶体管M1和第二晶体管M2，第一晶体管M1的控制端连接本地数据线IO，第一晶体管M1的第一端用于连接互补全局数据线YION，第一晶体管M1的第二端接收第三电源信号。第二晶体管M2的控制端连接互补本地数据线ION，第二晶体管M2的第一端用于连接全局数据线YIO，第二晶体管M2的第二端接收第三电源信号。
第一晶体管M1和第二晶体管M2用于放大本地数据线IO和互补本地数据线ION上的电压差或者说采样本地数据线IO和互补本地数据线ION上的电压，本实施例采用的是反向放大或反向采样，放大后或采样后的极性相反，因此将第一晶体管M1的第一端与互补全局数据线YION连接，以及将第二晶体管M2的第一端与全局数据线YIO连接，以保证全局数据线YIO和本地数据线IO上数据的极性相同，从而保证数据的正确传输。
基于上述内容可知，在进行数据读出时，第一放大模块10和第二放大模块20均会将本地数据线IO和互补本地数据线ION上的电压差进行放大，随后，放大后的数据经过第一晶体管M1和第二晶体管M2被传输至全局数据线YIO和互补全局数据线YION。
由第一放大模块10和第二放大模块20共同放大本地数据线IO和互补本地数据线ION上的电压差，提高本地数据线IO和互补本地数据线ION上的电压放大速率，使本地数据线IO和互补本地数据线ION上的电压差在向全局数据线和互补全局数据线上传输时更大，在经过第一晶体管M1和第二晶体管M2进一步放大或者进行采样后被传输至全局数据线YIO和互补全局数据线YION时，有利于降低由于经过第一晶体管M1和第二晶体管M2进一步放大或者进行采样后的电压差比较小而导致数据传输错误的风险。无需再设置尾管来调整第一晶体管M1和第二晶体管M2之间的电流，简化第一读出电路结构。由于本地数据线IO和互补本地数据线ION上的电压放大速率得到提高，能够缩短数据放大时间，提升读写效率。也就是本申请可以既提高数据传输准确率，又提升读写效率。
在一些实施例中，如图2所示，第一放大模块10连接第一电源信号，第二放大模块20连接第二电源信号，第一电源信号的电压大于第二电源信号的电压，第一放大模块10和第二放大模块20形成第一电源信号到第二电源信号的电流路径。如此可以由第一电源信号和第二电源信号共同驱动第一放大模块10和第二放大模块20放大本地数据线IO和互补本地数据线ION上的电压差，例如：可以将本地数据线IO上的电压驱动至接近第一电源信号的电压，将互补本地数据线ION上的电压驱动至接近第二电源信号的电压，如此可以在本地数据线IO和互补本地数据线ION上形成更大的电压差，再经过第一晶体管M1和第二晶体管M2进一步放大或采样后被传输至全局数据线YIO和互补全局数据线YION，有利于减少由于经过第一晶体管M1和第二晶体管M2进一步放大后的电压差比较小而导致数据传输错误的风险。无需再设置尾管来调整第一晶体管M1和第二晶体管M2之间的电流。由于本地数据线IO和互补本地数据线ION上的电压放大速率得到提高，能够缩短数据放大时间，提升读写效率。也就是本申请可以既提高数据传输准确率，又提升读写效率。
在一些实施例中，如图2所示，第一放大模块10和第二放大模块20均接收读写使能信号WrRd，第一放大模块10和第二放大模块20均用于在读写使能信号WrRd的控制下放大本地数据线IO和互补本地数据线ION上的电压差。由于读写使能信号WrRd仅在数据读出或写入阶段使能，因此通过设置读写使能信号WrRd控制第一放大模块10和第二放大模块20的工作时间，以降低第一放大模块10和第二放大模块20的功耗。
在一些实施例中，如图2所示，第一放大模块10包括第三晶体管M3以及第四晶体管M4。第三晶体管M3的第一端接收第一电源信号，第三晶体管M3的控制端连接第四晶体管M4的第二端，第四晶体管M4的第一端接收第一电源信号，第四晶体管M4的控制端连接第三晶体管M3的第二端，第三晶体管M3的第二端连接本地数据线IO，第四晶体管M4的第二端连接互补本地数据线ION。第三晶体管M3和第四晶体管M4用于放大本地数据线IO和互补本地数据线ION上的电压差。
在一些实施例中，如图2所示，第一放大模块10还包括第五晶体管M5，第三晶体管M3的第一端连接第五晶体管M5的第二端，第四晶体管M4的第一端连接第五晶体管M5的第二端，第五晶体管M5的第一端接收第一电源信号，第五晶体管M5的控制端接收互补读写使能信号WrRdN，互补读写使能信号WrRdN为读写使能信号WrRd的反相信号。
此处以第三晶体管M3、第四晶体管M4以及第五晶体管M5为P型晶体管为例，在读写使能信号WrRd为高电平时，互补读写使能信号WrRdN为低电平，第五晶体管M5导通，第三晶体管M3的第一端和第四晶体管M4的第一端接收第一电源信号，第三晶体管M3和第四晶体管M4在第一电源信号的驱动下放大本地数据线IO和互补本地数据线ION上的电压差。
在一些实施例中，如图2所示，第二放大模块20包括第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9。
第六晶体管M6的第一端连接本地数据线IO，第六晶体管M6的控制端连接互补本地数据线ION，第八晶体管M8的第一端连接第六晶体管M6的第二端，第八晶体管M8的控制端接收读写使能信号WrRd，第八晶体管M8的第二端连接第二电源信号。
第七晶体管M7的第一端连接互补本地数据线ION，第七晶体管M7的控制端连接本地数据线IO，第九晶体管M9的第一端连接第七晶体管M7的第二端，第九晶体管M9的控制端接收读写使能信号WrRd，第九晶体管M9的第二端连接第二电源信号。
第六晶体管M6和第七晶体管M7用于在第二电源信号的驱动下放大本地数据线IO和互补本地数据线ION上的电压差，第八晶体管M8用于控制第六晶体管M6接收第二电源信号，第九晶体管M9用于控制第七晶体管M7接收第二电源信号。
此处以第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9为N型晶体管为例说明，在读写使能信号WrRd为高电平时，第八晶体管M8和第九晶体管M9导通，第六晶体管M6的第二端接收第二电源信号，第七晶体管M7的第二端接收第二电源信号，第六晶体管M6和第七晶体管M7在第二电源信号的驱动下放大本地数据线IO和互补本地数据线ION上的电压差。
在一些实施例中，第三晶体管M3、第四晶体管M4以及第五晶体管M5为P型晶体管，第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9为N型晶体管。
在一些实施例中，如图2所示，第二放大模块20还包括第十晶体管M10，第十晶体管M10的第一端连接第六晶体管M6的第二端，第十晶体管M10的第二端连接第七晶体管M7的第二端，第十晶体管M10处于长期导通状态或者第十晶体管M10的控制端接收读写使能信号WrRd。此外，第十晶体管M10的控制端还可以接收基于功耗、器件性能或者关键时序参数需求而生成的其他信号，此处不做限制。通过让第十晶体管M10处于长期导通、在读写使能信号WrRd的控制下处于导通或者截止或者在其他信号的控制下处于导通或者截止，使第六晶体管M6的第二端和第七晶体管M7的第二端处于短接状态，使第八晶体管M8和第九晶体管M9共同驱动第六晶体管M6的第二端，第八晶体管M8和第九晶体管M9共同驱动第七晶体管M7的第二端，驱动损耗更少，驱动能力变强，有利于使得第六晶体管M6的第二端和第七晶体管M7的第二端的电压更接近于第二电源信号的电压，增加第六晶体管M6和第七晶体管M7的放大能力，缩短放大时间延迟，提升读写速率。
在一些实施例中，图3为本申请另一些实施例提供的半导体存储器的结构示意图，如图3所示，第二放大模块20包括第六晶体管M6、第七晶体管M7和第十九晶体管M19，第六晶体管M6的第一端连接本地数据线IO，第六晶体管M6的控制端连接互补本地数据线ION，第十九晶体管M19的第一端连接第六晶体管M6的第二端，第七晶体管M7的第一端连接互补本地数据线ION，第七晶体管M7的控制端连接本地数据线IO，第十九晶体管M19的第一端连接第七晶体管M7的第二端，第十九晶体管M19的控制端接收读写使能信号WrRd，第十九晶体管M19的第二端接收第二电源信号。
第六晶体管M6和第七晶体管M7用于在第二电源信号的驱动下放大本地数据线IO和互补本地数据线ION上的电压差，第十九晶体管M19用于控制第六晶体管M6和第七晶体管M7接收第二电源信号。
此处以第六晶体管M6、第七晶体管M7和第十九晶体管M19为N型晶体管为例说明，在读写使能信号WrRd为高电平时，第十九晶体管M19导通，第六晶体管M6的第二端接收第二电源信号，第七晶体管M7的第二端接收第二电源信号，第六晶体管M6和第七晶体管M7在第二电源信号的驱动下放大本地数据线IO和互补本地数据线ION上的电压差。
在一些实施例中，如图2和图3所示，第一读出电路30还包括第十一晶体管M11和第十二晶体管M12。第十一晶体管M11的第一端连接互补全局数据线YION，第十一晶体管M11的第二端连接第一晶体管M1的第一端，第十一晶体管M11的控制端接收读出使能信号RdEn，第一晶体管M1的第二端接收第三电源信号，第一晶体管M1的控制端接收本地数据线IO。第十二晶体管M12的第一端连接全局数据线YIO，第十二晶体管M12的第二端连接第二晶体管M2的第一端，第十二晶体管M12的控制端接收读出使能信号RdEn，第二晶体管M2的第二端接收第三电源信号，第二晶体管M2的控制端连接互补本地数据线ION。
其中，第一晶体管M1和第二晶体管M2用于放大本地数据线IO和互补本地数据线ION上的电压差，在读出使能信号RdEn使第十一晶体管M11导通时，本地数据线IO上的数据经过第一晶体管M1进一步反向放大后被传输至互补全局数据线YION上，在读出使能信号RdEn使第十二晶体管M12导通时，互补本地数据线ION上的数据经过第二晶体管M2进一步反向放大后被传输至全局数据线YIO上。
由第一放大模块10和第二放大模块20放大本地数据线IO和互补本地数据线ION上的电压差，提高本地数据线IO和互补本地数据线ION上的电压放大速率，使本地数据线IO和互补本地数据线ION上的电压差更大，再经过第一晶体管M1和第二晶体管M2进一步反向放大或者反向采样后被传输至全局数据线YIO和互补全局数据线YION，无需设置尾管来调整第一晶体管M1和第二晶体管M2之间的电流。
在一些实施例中，图4为本申请另一些实施例提供的半导体存储器的结构示意图，如图4所示，第一读出电路30还包括第十一晶体管M11和第十二晶体管M12，第十一晶体管M11的第一端连接第一晶体管M1的第二端，第十一晶体管M11的控制端接收读出使能信号RdEn，第十一晶体管M11的第二端连接第三电源信号。第一晶体管M1的第一端连接互补全局数据线YION，第一晶体管M1的控制端连接本地数据线IO。第十二晶体管M12的第一端连接第二晶体管M2的第二端，第十二晶体管M12的控制端接收读出使能信号RdEn，第十二晶体管M12的第二端连接第三电源信号。第二晶体管M2的第一端连接全局数据线YIO，第二晶体管M2的控制端连接互补本地数据线ION。
在读出使能信号RdEn使第十一晶体管M11导通时，第一晶体管M1用于放大本地数据线IO上的数据，本地数据线IO上的数据经反向放大后被传输至互补全局数据线YION上，在读出使能信号RdEn使第十二晶体管M12导通时，第二晶体管M2用于放大互补本地数据线ION上的数据，互补本地数据线ION上的数据经反向放大后被传输至全局数据线YIO上。
由第一放大模块10和第二放大模块20放大本地数据线IO和互补本地数据线ION上的电压差，提高本地数据线IO和互补本地数据线ION上的电压放大速率，使本地数据线IO和互补本地数据线ION上的电压差更大，再经过第一晶体管M1和第二晶体管M2进一步反向放大或者反向采样后被传输至全局数据线YIO和互补全局数据线YION，无需设置尾管来调整第一晶体管M1和第二晶体管M2之间的电流。
在一些实施例中，如图2和图3所示，半导体存储器还包括第一写入电路50，第一写入电路50与本地数据线IO和互补本地数据线ION连接，第一写入电路50与全局数据线YIO连接，第一写入电路50接收写入使能信号WrEn，第一写入电路50用于在写入使能信号WrEn的控制下，将全局数据线YIO上的数据传输至本地数据线IO上。
在写入数据时，在写入使能信号WrEn的控制下第一写入电路50将全局数据线YIO上的数据传输至本地数据线IO上，以及将全局数据线YIO上的数据经过反向采样或者反向放大后传输到互补本地数据线ION上，第一放大模块10和第二放大模块20继续放大本地数据线IO和互补本地数据线ION上的电压差。
由第一放大模块10和第二放大模块20放大本地数据线IO和互补本地数据线ION上的电压差，提高本地数据线IO和互补本地数据线ION上的电压放大速率，使本地数据线IO和互补本地数据线ION上的电压差更大，减少由于本地数据线IO和互补本地数据线ION上的电压差比较小而导致数据传输错误的风险。由于本地数据线IO和互补本地数据线ION上的电压放大速率得到提高，能够缩短数据放大时间，提升读写效率。
在一些实施例中，图4为本申请又一些实施例提供的半导体存储器的结构示意图，如图4所示，半导体存储器还包括第二写入电路51，第二写入电路51与本地数据线IO和互补本地数据线ION连接，第二写入电路51与互补全局数据线YION连接，第二写入电路51接收写入使能信号WrEn，第二写入电路51用于在写入使能信号WrEn的控制下，将互补全局数据线YION上的数据传输至互补本地数据线ION，以及将互补全局数据线YION上的数据经过反向采样或者反向放大后传输到本地数据线IO，第一放大模块10和第二放大模块20继续放大本地数据线IO和互补本地数据线ION上的电压差。
在一些实施例中，如图2至图4所示，半导体存储器包括第一均衡电路40，第一均衡电路40与本地数据线IO和互补本地数据线ION连接，第一均衡电路40还接收互补均衡控制信号EqION，在互补均衡控制信号EqION为使能状态时，第一均衡电路40用于将本地数据线IO和互补本地数据线ION预充电至第二预充电电压。
在一些实施例中，半导体存储器包括第一均衡电路40，第一均衡电路40仅与本地数据线IO连接，第一均衡电路40还接收互补均衡控制信号EqION，在互补均衡控制信号EqION为使能状态时，第一均衡电路40用于通过本地数据线IO将本地数据线IO和互补本地数据线ION预充电至第二预充电电压。
在一些实施例中，半导体存储器包括第一均衡电路40，第一均衡电路40仅与互补本地数据线ION连接，第一均衡电路40还接收互补均衡控制信号EqION，在互补均衡控制信号EqION为使能状态时，第一均衡电路40用于通过互补本地数据线ION将本地数据线IO和互补本地数据线ION预充电至第二预充电电压。
在一些实施例中，如图2至图4所示，第一均衡电路40包括第四十晶体管M40、第四十一晶体管M41以及第四十二晶体管M42，第四十晶体管M40的第一端连接本地数据线IO，第四十晶体管M40的控制端接收互补均衡控制信号EqION，第四十晶体管M40的第二端接收第五电源信号，第四十一晶体管M41的第一端接收第五电源信号，第四十一晶体管M41的控制端接收互补均衡控制信号EqION，第四十一晶体管M41的第二端连接互补本地数据线ION。第四十二晶体管M42的第一端连接本地数据线IO，第四十二晶体管M42的第二端连接互补本地数据线ION，第四十二晶体管M42的控制端接收互补均衡控制信号EqION。在互补均衡控制信号EqION为使能状态时，第四十晶体管M40、第四十一晶体管M41以及第四十二晶体管M42均处于导通状态，第五电源信号将本地数据线IO和互补本地数据线ION预充电至第二预充电电压。
在一些实施例中，半导体存储器还包括第一写入电路50和第二写入电路51。
第一写入电路50与本地数据线IO和互补本地数据线ION连接，第一写入电路50用于通过全局数据线YIO接收数据，第二写入电路51与本地数据线IO和互补本地数据线ION连接，第二写入电路51通过互补全局数据线YION接收数据。
第一写入电路50和第二写入电路51连接不同且相邻组的全局数据线IO和互补全局数据线ION。
第一写入电路50接收写入使能信号WrEn，第一写入电路50用于在写入使能信号WrEn的控制下，将全局数据线YIO上的数据传输至本地数据线IO上，并将全局数据线YIO上的数据经过反向采样或者反向放大后传输至互补本地数据线ION上。
第二写入电路51接收写入使能信号WrEn，第二写入电路51用于在写入使能信号WrEn的控制下，将互补全局数据线YION上的数据传输至互补本地数据线ION，并将互补全局数据线YION上的数据经过反向采样或者反向放大后传输至本地数据线IO上。
如图5所示，在写入数据时，在写入使能信号WrEn的控制下第一写入电路50将全局数据线YIO上的数据传输至本地数据线IO上，以及将全局数据线YIO上的数据经过反向采样或者反向放大后传输到互补本地数据线ION上，与该组本地数据线IO和互补本地数据线ION对应的第一放大模块10和第二放大模块20继续放大本地数据线IO和互补本地数据线ION上的电压差。
在写入数据时，在写入使能信号WrEn的控制下第二写入电路51将互补全局数据线YION上的数据传输至互补本地数据线ION上，以及将互补全局数据线YION上的数据经过反向采样或者反向放大后传输到本地数据线IO上，与该组本地数据线IO和互补本地数据线ION对应的第一放大模块10和第二放大模块20继续放大本地数据线IO和互补本地数据线ION上的电压差。
在上述技术方案中，第一写入电路50用于通过全局数据线YIO接收数据，第二写入电路51通过互补全局数据线YION接收数据，且第一写入电路50和第二写入电路51连接不同且相邻组的全局数据线IO和互补全局数据线ION，可以平衡第一写入电路50和第二写入电路51所在区域内的信号干扰，避免区域内干扰过大而造成数据写入错误。
在一些实施例中，如图2和图3所示，第一写入电路50包括第十三晶体管M13、第十四晶体管M14以及第十五晶体管M15。第十三晶体管M13的第一端连接本地数据线IO，第十三晶体管M13的控制端接收写入使能信号WrEn，第十三晶体管M13的第二端连接全局数据线YIO，第十四晶体管M14的控制端连接全局数据线YIO，第十四晶体管M14的第一端连接互补本地数据线ION，第十四晶体管M14的第二端连接第十五晶体管M15的第一端，第十五晶体管M15的第二端接收第四电源信号，第十五晶体管M15的控制端接收写入使能信号WrEn。
此处以第十三晶体管M13、第十四晶体管M14以及第十五晶体管M15为N型晶体管。在一些实施例中，本地数据线IO和互补本地数据线ION上被预充电至第二预充电电压，第二预充电压为高电平。在写入使能信号WrEn为高电平时，第十三晶体管M13导通，全局数据线YIO上的数据被传输至本地数据线IO上。在写入使能信号WrEn为高电平时，第十五晶体管M15导通。在全局数据线YIO上为高电平时，第十四晶体管M14导通，互补本地数据线ION被下拉至低电平，实现将数据传输至本地数据线IO和互补本地数据线ION上。在全局数据线YIO上为低电平时，第十四晶体管M14截止，互补本地数据线ION维持第二预充电电压，实现将数据传输至本地数据线IO和互补本地数据线ION上。
在一些实施例中，如图4所示，第二写入电路51包括第十六晶体管M16、第十七晶体管M17以及第十八晶体管M18。第十六晶体管M16的第一端连接互补本地数据线ION，第十六晶体管M16的控制端接收写入使能信号WrEn，第十六晶体管M16的第二端连接互补全局数据线YION，第十七晶体管M17的控制端连接互补全局数据线YION，第十七晶体管M17的第一端连接本地数据线IO，第十七晶体管M17的第二端连接第十八晶体管M18的第一端，第十八晶体管M18的第二端接收第四电源信号，第十八晶体管M18的控制端接收写入使能信号WrEn。
此处以第十六晶体管M16、第十七晶体管M17以及第十八晶体管M18为N型晶体管。在一些实施例中，本地数据线IO和互补本地数据线ION上被预充电至第二预充电电压，第二预充电压为高电平。在写入使能信号WrEn为高电平时，第十六晶体管M16导通，互补全局数据线YION上的数据被传输至互补本地数据线ION上。在写入使能信号WrEn为高电平时，第十八晶体管M18导通。在互补全局数据线YION上为高电平时，第十七晶体管M17导通，本地数据线IO被下拉至低电平，实现将数据传输至本地数据线IO和互补本地数据线ION上。在互补全局数据线YION上为低电平时，第十七晶体管M17截止，本地数据线IO维持高电平，实现将数据传输至本地数据线IO和互补本地数据线ION上。
在一些实施例中，在半导体存储器连续写多比特数据期间，写入使能信号WrEn为使能状态，在半导体存储器下一次连续写多比特数据之前，写入使能信号WrEn为休眠状态。如此在半导体存储器连续写多比特数据期间，第一写入电路50和/或第二写入电路51持续处于使能状态，在全局数据线YIO上有数据传输过来时，将全局数据线YIO上的数据传输至本地数据线IO，进一步提升数据写入效率。在完成当前的连续写多比特数据之后，在半导体存储器下一次进行连续写多比特数据之前，第一写入电路50和/或第二写入电路51持续处于休眠状态，不进行数据传输，为下一次进行连续写多比特数据做准备。
在一些实施例中，半导体存储器包括第一均衡电路40，第一均衡电路40与本地数据线IO和/或互补本地数据线ION连接，第一均衡电路40还接收互补均衡控制信号EqION。在半导体存储器连续读写多比特数据期间，互补均衡控制信号EqION为休眠状态。在半导体存储器下一次进行连续读写多比特数据之前，互补均衡控制信号EqION为使能状态。如此在半导体存储器连续读写多比特数据期间，第一均衡电路40停止对本地数据线IO和互补本地数据线ION进行预充电，减少本地数据线IO和互补本地数据线ION由于预充电而引起的电压切换，可以有效降低功率损耗。在完成当前的连续读写多比特数据之后，在半导体存储器下一次进行连续读写多比特数据之前，第一均衡电路40对本地数据线IO和互补本地数据线ION进行预充电，为下一次进行连续读写多比特数据做准备。
以图2所示的半导体存储器为例说明，第十三晶体管M13、第十四晶体管M14和第十五晶体管M15为N型晶体管，第六晶体管M6、第七晶体管M7、第八晶体管M8以及第九晶体管M9为N型晶体管，第三晶体管M3、第四晶体管M4以及第五晶体管M5为P型晶体管。图6为一种向半导体存储器中写入数据0时的写入时序图。如图6所示，在半导体存储器连续写多比特数据期间，互补均衡控制信号EqION持续为高电平，第一均衡控制电路40停止对本地数据线IO和互补本地数据线ION进行预充电。写入使能信号WrEn持续为高电平，第一写入电路50处于使能状态。全局数据线YIO上的数据被传输本地数据线IO上，读写使能信号WrRd在写入每比特数据时为高电平，读写使能信号WrRd在写入两比特数据之间为低电平，互补读写使能信号为读写使能信号的反相信号，互补读写使能信号在写入每比特数据时为低电平，互补读写使能信号在写入两比特数据之间为高电平，控制第一放大模块10和第二放大模块20在写入每比特数据时放大本地数据线IO和互补本地数据线ION上的电压差。
列选择信号CSL在写入每比特数据时为高电平，将本地数据线IO和互补本地数据线ION上的数据传输至位线BL和互补位线BLB上。
在半导体存储器连续写多比特数据之后，写入使能信号WrEn为低电平，互补均衡控制信号EqION为低电平，第一均衡电路40将本地数据线IO和互补本地数据线ION进行预充电，为下一次进行连续读写多比特数据进行准备。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (11)

1.一种半导体存储器，其特征在于，包括：第一放大模块、第二放大模块以及第一读出电路；
所述第一放大模块和所述第二放大模块均与本地数据线连接，所述第一放大模块和所述第二放大模块均与互补本地数据线连接，所述第一放大模块和所述第二放大模块均用于放大所述本地数据线和所述互补本地数据线上的电压差；
所述第一读出电路包括第一晶体管和第二晶体管，所述第一晶体管的控制端连接所述本地数据线，所述第一晶体管的第一端用于连接互补全局数据线，所述第一晶体管的第二端连接第三电源信号；
所述第二晶体管的控制端连接所述互补本地数据线，所述第二晶体管的第一端用于连接全局数据线，所述第二晶体管的第二端连接所述第三电源信号；
其中，所述第一放大模块包括第三晶体管以及第四晶体管；
所述第三晶体管的第一端接收第一电源信号，所述第三晶体管的控制端连接所述第四晶体管的第二端，所述第四晶体管的第一端接收所述第一电源信号，所述第四晶体管的控制端连接所述第三晶体管的第二端，所述第三晶体管的第二端连接所述本地数据线，所述第四晶体管的第二端连接所述互补本地数据线；
其中，所述第二放大模块包括第六晶体管、第七晶体管、第八晶体管和第九晶体管；
所述第六晶体管的第一端连接所述本地数据线，所述第六晶体管的控制端连接所述互补本地数据线，所述第八晶体管的第一端连接所述第六晶体管的第二端，所述第八晶体管的控制端接收读写使能信号；所述第八晶体管的第二端接收第二电源信号；
所述第七晶体管的第一端连接所述互补本地数据线，所述第七晶体管的控制端连接所述本地数据线，所述第九晶体管的第一端连接所述第七晶体管的第二端，所述第九晶体管的控制端接收所述读写使能信号，所述第九晶体管的第二端接收所述第二电源信号；
其中，所述第二放大模块还包括第十晶体管，所述第十晶体管的第一端连接所述第六晶体管的第二端，所述第十晶体管的第二端连接所述第七晶体管的第二端。
2.根据权利要求1所述的半导体存储器，其特征在于，所述第一放大模块接收第一电源信号，所述第二放大模块接收第二电源信号，所述第一电源信号的电压大于所述第二电源信号电压，所述第一放大模块和所述第二放大模块形成所述第一电源信号到所述第二电源信号的电流路径。
3.根据权利要求2所述的半导体存储器，其特征在于，所述第一放大模块和所述第二放大模块均接收读写使能信号；所述第一放大模块和所述第二放大模块均用于在所述读写使能信号的控制下放大所述本地数据线和所述互补本地数据线上的电压差。
4.根据权利要求1所述的半导体存储器，其特征在于，所述第十晶体管处于长期导通状态或者所述第十晶体管的控制端接收所述读写使能信号。
5.根据权利要求1所述的半导体存储器，其特征在于，所述第一读出电路还包括：第十一晶体管和第十二晶体管；
所述第十一晶体管的第一端连接互补全局数据线，所述第十一晶体管的第二端连接所述第一晶体管的第一端，所述第十一晶体管的控制端接收读出使能信号；所述第十二晶体管的第一端连接全局数据线，所述第十二晶体管的第二端连接所述第二晶体管的第一端，所述第十二晶体管的控制端接收所述读出使能信号；
或者，所述第十一晶体管的第一端连接所述第一晶体管的第二端，所述第十一晶体管的控制端接收读出使能信号，所述第十一晶体管的第二端接收所述第三电源信号；所述第十二晶体管的第一端连接所述第二晶体管的第二端，所述第十二晶体管的控制端接收所述读出使能信号，所述第十二晶体管的第二端接收所述第三电源信号。
6.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器还包括第一写入电路或者第二写入电路；
所述第一写入电路与所述本地数据线和所述互补本地数据线连接，所述第一写入电路与所述全局数据线连接，所述第一写入电路接收写入使能信号，所述第一写入电路用于在所述写入使能信号的控制下，将所述全局数据线上的数据传输至所述本地数据线上；
所述第二写入电路与所述本地数据线和所述互补本地数据线连接，所述第二写入电路与所述互补全局数据线连接，所述第二写入电路接收所述写入使能信号，所述第二写入电路用于在所述写入使能信号的控制下，将所述互补全局数据线上的数据传输至所述互补本地数据线。
7.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器还包括第一写入电路和第二写入电路；
所述第一写入电路与所述本地数据线和所述互补本地数据线连接，所述第一写入电路用于通过所述全局数据线接收数据，所述第二写入电路与所述本地数据线和所述互补本地数据线连接，所述第二写入电路用于通过所述互补全局数据线接收数据；
其中，所述第一写入电路和所述第二写入电路连接不同且相邻组的所述全局数据线和所述互补全局数据线；
所述第一写入电路接收写入使能信号，所述第一写入电路用于在所述写入使能信号的控制下，将所述全局数据线上的数据传输至所述本地数据线上；
所述第二写入电路接收所述写入使能信号，所述第二写入电路用于在所述写入使能信号的控制下，将所述互补全局数据线上的数据传输至所述互补本地数据线。
8.根据权利要求7所述的半导体存储器，其特征在于，在所述半导体存储器连续写多比特数据期间，所述写入使能信号为使能状态；
在所述半导体存储器下一次连续写多比特数据之前，所述写入使能信号为休眠状态。
9.根据权利要求8所述的半导体存储器，其特征在于，所述半导体存储器包括第一均衡电路；
所述第一均衡电路与所述本地数据线和/或所述互补本地数据线连接，所述第一均衡电路还接收互补均衡控制信号；
在所述半导体存储器连续读写多比特数据期间，所述互补均衡控制信号为休眠状态；在所述半导体存储器下一次进行连续读写多比特数据之前，所述互补均衡控制信号为使能状态。
10.根据权利要求7所述的半导体存储器，其特征在于，第一写入电路包括：第十三晶体管、第十四晶体管以及第十五晶体管；
所述第十三晶体管的第一端连接本地数据线，所述第十三晶体管的控制端接收写入使能信号，所述第十三晶体管的第二端连接全局数据线，所述第十四晶体管的控制端连接所述全局数据线，所述第十四晶体管的第一端连接所述互补本地数据线，所述第十四晶体管的第二端连接所述第十五晶体管的第一端，所述第十五晶体管的第二端接收第四电源信号，所述第十五晶体管的控制端接收所述写入使能信号。
11.根据权利要求7所述的半导体存储器，其特征在于，第二写入电路包括：第十六晶体管、第十七晶体管以及第十八晶体管；
所述第十六晶体管的第一端连接互补本地数据线，所述第十六晶体管的控制端接收写入使能信号，所述第十六晶体管的第二端连接互补全局数据线，所述第十七晶体管的控制端连接所述互补全局数据线，所述第十七晶体管的第一端连接所述本地数据线，所述第十七晶体管的第二端连接所述第十八晶体管的第一端，所述第十八晶体管的第二端接收第四电源信号，所述第十八晶体管的控制端接收所述写入使能信号。
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