JPH04129089A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH04129089A JPH04129089A JP2251307A JP25130790A JPH04129089A JP H04129089 A JPH04129089 A JP H04129089A JP 2251307 A JP2251307 A JP 2251307A JP 25130790 A JP25130790 A JP 25130790A JP H04129089 A JPH04129089 A JP H04129089A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Dram (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、ダイナミック型記憶装置に関し、特にワー
ド線の昇圧に改良を施したダイナミック型半導体記憶装
置に関するものである。
ド線の昇圧に改良を施したダイナミック型半導体記憶装
置に関するものである。
［従来の技術］
近年、産業用および民生機器のマイクロエレクトロニク
ス化の要請に答えるため、ＬＳＩ （大規模集積回路）
をさらに大規模化したＶＬＳＩ（超大規模集積回路）が
開発され、商用に供されている。
ス化の要請に答えるため、ＬＳＩ （大規模集積回路）
をさらに大規模化したＶＬＳＩ（超大規模集積回路）が
開発され、商用に供されている。
第６図はこのようなＬＳＩあるいはＶＬＳＩで構成され
るダイナミックＲＡＭ （ＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）を示すブロック図である。第６図を参
照して、このダイナミックＲＡＭは、メモリアレイ１と
、メモリアレイ１に含まれるワード線ＷＬを駆動するた
めの信号Ｒｘを発生するワード線駆動信号発生回路２と
、ワード線駆動信号Ｒｘをブーストするためのワード線
ブースト回路３とを含む。ワード線駆動信号発生回路２
はＲＡＳバッファ４を通してＲＡＳ （行アドレススト
ローブ）信号を受けるように接続される。
るダイナミックＲＡＭ （ＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）を示すブロック図である。第６図を参
照して、このダイナミックＲＡＭは、メモリアレイ１と
、メモリアレイ１に含まれるワード線ＷＬを駆動するた
めの信号Ｒｘを発生するワード線駆動信号発生回路２と
、ワード線駆動信号Ｒｘをブーストするためのワード線
ブースト回路３とを含む。ワード線駆動信号発生回路２
はＲＡＳバッファ４を通してＲＡＳ （行アドレススト
ローブ）信号を受けるように接続される。
メモリアレイ１は、行デコーダ１ａと、センスアンプ１
ｂと、列デコーダ１ｃと、Ｉ１０ゲート１ｄとが接続さ
れる。このダイナミックＲＡＭは、メモリアレイ１に対
して、アドレスバッファ５から出力される行アドレス信
号・列アドレス信号によりアクセスされる。
ｂと、列デコーダ１ｃと、Ｉ１０ゲート１ｄとが接続さ
れる。このダイナミックＲＡＭは、メモリアレイ１に対
して、アドレスバッファ５から出力される行アドレス信
号・列アドレス信号によりアクセスされる。
次に、動作について説明する。
一般に、ダイナミックＲＡＭは行および列のアドレス信
号を時分割で端子ＡＯないしＡ９を介して受ける。まず
、それぞれのアドレス信号は、それぞれＲＡＳ信号およ
びＣＡＳバッファ６からのＣＡＳ （列アドレスストロ
ーブ）信号が下降するエツジタイミングで入力される。
号を時分割で端子ＡＯないしＡ９を介して受ける。まず
、それぞれのアドレス信号は、それぞれＲＡＳ信号およ
びＣＡＳバッファ６からのＣＡＳ （列アドレスストロ
ーブ）信号が下降するエツジタイミングで入力される。
次に、行アドレス信号によりワード線が選択され、ブー
ストされたワード線駆動信号ＲｘＢによりワード線が活
性化される。一方、列アドレス信号によりビット線が選
択される。こうすることにより、読出動作時には、メモ
リセルにストアされた信号がビット線に与えられる。ビ
ット線に与えられた信号は、■１０ゲー）１ｄ→出力バ
ッファ７−＋データ出力端子Ｄｏｕｔの経路を通して出
力される。また書込動作時には、書込バッファ８からの
書込イネーブル信号Ｗ丁に応答して、入力データがデー
タ入力端子Ｄｉｎ→入カバッファ９→Ｉ１０ゲート１ｄ
の経路を通してメモリセルに与えられる。
ストされたワード線駆動信号ＲｘＢによりワード線が活
性化される。一方、列アドレス信号によりビット線が選
択される。こうすることにより、読出動作時には、メモ
リセルにストアされた信号がビット線に与えられる。ビ
ット線に与えられた信号は、■１０ゲー）１ｄ→出力バ
ッファ７−＋データ出力端子Ｄｏｕｔの経路を通して出
力される。また書込動作時には、書込バッファ８からの
書込イネーブル信号Ｗ丁に応答して、入力データがデー
タ入力端子Ｄｉｎ→入カバッファ９→Ｉ１０ゲート１ｄ
の経路を通してメモリセルに与えられる。
第７図は、メモリセルと、行デコーダと、ブースト回路
を示すブロック図である。第７図を参照して、メモリセ
ルＭＣは、ワード線ＷＬおよびビット線ＢＬに接続され
たスイッチング用のトランジスタＱＭと、キャパシタＣ
Ｓとを含む。ハイレベル［１」またはローレベル「０」
の１１ＥＥヲこのキャパシタＣ９に与えることにより、
信号がストアされる。ワード線ＷＬが活性化されると、
トランジスタＱＭがオンする。トランジスタＱＭのオン
により、キャパシタＣｓにストアされた電荷がフローテ
ィング状態にもたらされたビット線ＢＬに与えられる。
を示すブロック図である。第７図を参照して、メモリセ
ルＭＣは、ワード線ＷＬおよびビット線ＢＬに接続され
たスイッチング用のトランジスタＱＭと、キャパシタＣ
Ｓとを含む。ハイレベル［１」またはローレベル「０」
の１１ＥＥヲこのキャパシタＣ９に与えることにより、
信号がストアされる。ワード線ＷＬが活性化されると、
トランジスタＱＭがオンする。トランジスタＱＭのオン
により、キャパシタＣｓにストアされた電荷がフローテ
ィング状態にもたらされたビット線ＢＬに与えられる。
ここで、ビット線ＢＬの浮遊容量は、キャパシタＣ８の
容量の１０倍程度の大きさなので、ビット線ＢＬにはわ
ずか数百ミリボルトの電位変化が現われる。この電位変
化は、センスアンプ１ｂにより増幅された後、続出書込
用のＩ１０ゲート１ｄに与えられる。
容量の１０倍程度の大きさなので、ビット線ＢＬにはわ
ずか数百ミリボルトの電位変化が現われる。この電位変
化は、センスアンプ１ｂにより増幅された後、続出書込
用のＩ１０ゲート１ｄに与えられる。
以上の一連の動作により、メモリアレイ１の複数のメモ
リセルＭＣのうち、指定されたメモリセルＭＣの信号が
Ｉ１０ゲート１ｄを通して出力バッファ７に与えられる
。一方、書込動作では書込イネーブル信号ＷＥに応答し
て、書込バッファ８が入力バッファ９を駆動し、入力バ
ッフ７９を通して与えられたデータが、Ｉ１０ゲートを
経由してメモリセルＭＣに書込まれる。
リセルＭＣのうち、指定されたメモリセルＭＣの信号が
Ｉ１０ゲート１ｄを通して出力バッファ７に与えられる
。一方、書込動作では書込イネーブル信号ＷＥに応答し
て、書込バッファ８が入力バッファ９を駆動し、入力バ
ッフ７９を通して与えられたデータが、Ｉ１０ゲートを
経由してメモリセルＭＣに書込まれる。
次にワード線ブースト回路について説明する。
ワード線ＷＬがハイレベルに変化すると、トランジスタ
ＱＭがオンする。このハイレベルが電源電圧レベルＶｃ
ｃであるとすると、トランジスタＱＭのしきい値電圧ｖ
Ｔｏだけハイレベルの記憶レベルが失われる。この損失
率は、通常２０％程度であり、直ちに誤動作が起こるわ
けではない。しかし、たとえば電源電圧レベルが低くな
ると、相対的に損失が大きくなり、動作マージンが減少
するなどの問題が生じる。ワード線ブースト回路は、こ
の問題を解決するためのもので、ワード線の電圧レベル
を電源電圧レベル■。。にトランジスタＱＭのしきい値
ＶＴ）ｌを加えた値以上に昇圧するものである。第７図
のワード線ブースト回路３はこのような目的を達成する
。このワード線ブースト回路３は、ワード線ＷＬを充電
するための充電ライン３１と、ワード線駆動信号Ｒｘを
受けるように接続された遅延回路３２と、その出力と充
電ライン３１との間に接続されたブースト用のキャパシ
タ３３とを含む。
ＱＭがオンする。このハイレベルが電源電圧レベルＶｃ
ｃであるとすると、トランジスタＱＭのしきい値電圧ｖ
Ｔｏだけハイレベルの記憶レベルが失われる。この損失
率は、通常２０％程度であり、直ちに誤動作が起こるわ
けではない。しかし、たとえば電源電圧レベルが低くな
ると、相対的に損失が大きくなり、動作マージンが減少
するなどの問題が生じる。ワード線ブースト回路は、こ
の問題を解決するためのもので、ワード線の電圧レベル
を電源電圧レベル■。。にトランジスタＱＭのしきい値
ＶＴ）ｌを加えた値以上に昇圧するものである。第７図
のワード線ブースト回路３はこのような目的を達成する
。このワード線ブースト回路３は、ワード線ＷＬを充電
するための充電ライン３１と、ワード線駆動信号Ｒｘを
受けるように接続された遅延回路３２と、その出力と充
電ライン３１との間に接続されたブースト用のキャパシ
タ３３とを含む。
第８図は、第７図に示されたワード線ブースト回路３の
動作を説明するためのタイミング図である。
動作を説明するためのタイミング図である。
第７図および第８図を参照して、このワード線ブースト
回路３の動作について説明する。まず、時刻ＴＯにおい
てワード線駆動信号Ｒｘがハイレベルに変化する。出力
信号ＲｘＢは遅延回路３２により遅延して時刻Ｔ１にお
いてハイレベルに変化する。これにより、ａカ信号Ｒｘ
Ｂの電圧レベルは、キャパシタ３３の容量結合により電
源電圧レベルＶｃｃを超えるレベルＶｃｃ＋Ｖαに昇゛
圧される。キャパシタ３３の容量値を適当に設定するこ
とにより、このＶαをトランジスタＱＭのしきい値電圧
ｖＴ□以上にする。このようにして、ワード線駆動信号
Ｒｘがブーストされ、ブーストされたワード線駆動信号
ＲｘＢが得られるのであるが、この信号ＲｘＢのハイレ
ベルは、電源から切離されてフローティング状態となっ
た出力から出力されている。このブーストされたワード
線駆動信号ＲＸＢが、行デコーダ１ａを通してメモリア
レイ１に与えられ、行デコーダ１ａにより選択されたワ
ード線ＷＬを活性化する。
回路３の動作について説明する。まず、時刻ＴＯにおい
てワード線駆動信号Ｒｘがハイレベルに変化する。出力
信号ＲｘＢは遅延回路３２により遅延して時刻Ｔ１にお
いてハイレベルに変化する。これにより、ａカ信号Ｒｘ
Ｂの電圧レベルは、キャパシタ３３の容量結合により電
源電圧レベルＶｃｃを超えるレベルＶｃｃ＋Ｖαに昇゛
圧される。キャパシタ３３の容量値を適当に設定するこ
とにより、このＶαをトランジスタＱＭのしきい値電圧
ｖＴ□以上にする。このようにして、ワード線駆動信号
Ｒｘがブーストされ、ブーストされたワード線駆動信号
ＲｘＢが得られるのであるが、この信号ＲｘＢのハイレ
ベルは、電源から切離されてフローティング状態となっ
た出力から出力されている。このブーストされたワード
線駆動信号ＲＸＢが、行デコーダ１ａを通してメモリア
レイ１に与えられ、行デコーダ１ａにより選択されたワ
ード線ＷＬを活性化する。
再び第７図に戻り、行デコーダを説明する。第７図を参
照して、この行デコーダ１ａは、それぞれが複数行のう
ちの１行を活性するための複数個の単位行デコーダＲＤ
を含むが、説明を簡略するため、１行分の行デコーダを
示す。単位行デコーダＲＤは、行デコーダアドレス信号
ＲＡＯないしＲＡ９を受けるように接続されたＮＡＮＤ
ゲート１１と、その出力に接続されたインバータ１２と
、３つのＮチャネルトランジスタＱＡＫ％ＱＢＫおよび
Ｑ。Ｋとを含む。
照して、この行デコーダ１ａは、それぞれが複数行のう
ちの１行を活性するための複数個の単位行デコーダＲＤ
を含むが、説明を簡略するため、１行分の行デコーダを
示す。単位行デコーダＲＤは、行デコーダアドレス信号
ＲＡＯないしＲＡ９を受けるように接続されたＮＡＮＤ
ゲート１１と、その出力に接続されたインバータ１２と
、３つのＮチャネルトランジスタＱＡＫ％ＱＢＫおよび
Ｑ。Ｋとを含む。
動作において、たとえばこの単位行デコーダＲＤが選択
されたとき、行アドレス信号ＲＡＯないしＲＡ９がすべ
てハイレベルとなり、ＮＡＮＤゲート１１は低レベルの
信号を出力する。この信号は、インバータ１２により反
転されて、トランジスタＱＢＫのゲートに与えられ、ま
た、トランジスタＱＣＫのゲートにも与えられる。これ
により、トランジスタＱｎｘはオンし、ブーストされた
ワード線駆動信号ＲｘＢがトランジスタＱｎｉｃを通し
てワード線ＷＬＫに与えられる。
されたとき、行アドレス信号ＲＡＯないしＲＡ９がすべ
てハイレベルとなり、ＮＡＮＤゲート１１は低レベルの
信号を出力する。この信号は、インバータ１２により反
転されて、トランジスタＱＢＫのゲートに与えられ、ま
た、トランジスタＱＣＫのゲートにも与えられる。これ
により、トランジスタＱｎｘはオンし、ブーストされた
ワード線駆動信号ＲｘＢがトランジスタＱｎｉｃを通し
てワード線ＷＬＫに与えられる。
［発明が解決しようとする課題］
しかしながら、従来のワード線ブースト回路３では、キ
ャパシタ３３にリークが発生した場合には、第９図に示
すごとく、ワード線駆動信号Ｒｘ８のレベルは徐々に低
下する。特に、ＲＡＳ信号が長い周期（数十μｓｅｃ以
上）の場合には、ブーストされたワード線駆動信号ＲＸ
’ Ｂのレベルはワード線ＷＬを活性化することができ
ないレベルまで低下する。このため、上記ＲＡＳ信号の
周期の最後のあたりで、書込イネーブル信号Ｗ丁を立ち
下げて、メモリセルＭＣに新たなデータを書込もうとし
ても、ワードのレベルは低下しているので、トランジス
タＱｂｓのチャネルは完全に形成されていない。したが
って、データがメモリセルに書込まれないという問題が
生ずる。すなわち、従来のブースト回路では、書込マー
ジンが小さいという問題がある。
ャパシタ３３にリークが発生した場合には、第９図に示
すごとく、ワード線駆動信号Ｒｘ８のレベルは徐々に低
下する。特に、ＲＡＳ信号が長い周期（数十μｓｅｃ以
上）の場合には、ブーストされたワード線駆動信号ＲＸ
’ Ｂのレベルはワード線ＷＬを活性化することができ
ないレベルまで低下する。このため、上記ＲＡＳ信号の
周期の最後のあたりで、書込イネーブル信号Ｗ丁を立ち
下げて、メモリセルＭＣに新たなデータを書込もうとし
ても、ワードのレベルは低下しているので、トランジス
タＱｂｓのチャネルは完全に形成されていない。したが
って、データがメモリセルに書込まれないという問題が
生ずる。すなわち、従来のブースト回路では、書込マー
ジンが小さいという問題がある。
本願発明は、上記問題に鑑みてなされたものであり、書
込マージンを大きくすることのできるダイナミックＲＡ
Ｍを提供することを目的とする。
込マージンを大きくすることのできるダイナミックＲＡ
Ｍを提供することを目的とする。
［課題を解決するための手段］
上記目的を達成するための本発明は、複数のワード線と
、複数のビット線とが交叉する位置にそれぞれ配置され
る複数のメモリセルを含む１つ以上のメモリセルアレイ
を備えたダイナミック型半導体記憶装置であって、 外部から前記記憶装置の記憶状態を制御するための制御
信号を受ける状態入力手段と、外部から前記記憶装置を
アドレシングするためのアドレス信号を受けるアドレス
入力手段と、外部から前記記憶装置の書込を制御するた
めの制御信号を受ける書込制御信号入力手段と、前記状
態入力手段からの制御信号に応答して、前記ワード線を
駆動するための駆動電圧を発生するワード線駆動電圧発
生手段と、 前記駆動電圧発生手段に接続され、駆動電圧を電源電圧
以上に昇圧するための第１の駆動電圧昇圧手段と、 前記書込信号入力手段からの書込制御信号に応答して、
駆動電圧を再度昇圧するための第２の駆動電圧昇圧手段
と、 前記メモリセルアレイに接続され、前記アドレス入力手
段からのアドレス信号をデコードして、アドレス信号に
対応するワード線に再昇圧された駆動電圧を供給するデ
コーダ手段とを含むことを特徴とする。
、複数のビット線とが交叉する位置にそれぞれ配置され
る複数のメモリセルを含む１つ以上のメモリセルアレイ
を備えたダイナミック型半導体記憶装置であって、 外部から前記記憶装置の記憶状態を制御するための制御
信号を受ける状態入力手段と、外部から前記記憶装置を
アドレシングするためのアドレス信号を受けるアドレス
入力手段と、外部から前記記憶装置の書込を制御するた
めの制御信号を受ける書込制御信号入力手段と、前記状
態入力手段からの制御信号に応答して、前記ワード線を
駆動するための駆動電圧を発生するワード線駆動電圧発
生手段と、 前記駆動電圧発生手段に接続され、駆動電圧を電源電圧
以上に昇圧するための第１の駆動電圧昇圧手段と、 前記書込信号入力手段からの書込制御信号に応答して、
駆動電圧を再度昇圧するための第２の駆動電圧昇圧手段
と、 前記メモリセルアレイに接続され、前記アドレス入力手
段からのアドレス信号をデコードして、アドレス信号に
対応するワード線に再昇圧された駆動電圧を供給するデ
コーダ手段とを含むことを特徴とする。
［作用］
本発明では、書込時に、書込制御信号入力手段から与え
られる書込信号に応答して、第２の駆動電圧昇圧手段が
、ワード線のレベルを電源電圧以上に昇圧するため、キ
ャパシタのリークなどによりワード線のレベルが低下し
ても、書込不能になることはない。
られる書込信号に応答して、第２の駆動電圧昇圧手段が
、ワード線のレベルを電源電圧以上に昇圧するため、キ
ャパシタのリークなどによりワード線のレベルが低下し
ても、書込不能になることはない。
［実施例コ
第１図は本発明の一実施例を示すブロック図である。同
図を参照して、前記第６図にダイナミックＲＡＭと比較
して異なる点は、ワード線ブースト回路３とメモリアレ
イ１との間に第２のワード線ブースト回路５０が接続さ
れ、このワード線ブースト回路５０に書込バッファ８か
ら内部書込イネーブル信号ＷＥおよび内部書込イネーブ
ル信号ＷＥが与えられていることである。なお、第６図
と同一符号のものは相当部分を示すため、同じ記号を付
す。この第２のワード線ブースト回路５０は、書込バッ
ファ８からの内部ＷＥ、内部ＷＥに応答して、第１のワ
ード線ブースト回路３からのワード線ブースト信号ＲＸ
Ｂを再度昇圧して、メモリアレイ１に与える。
図を参照して、前記第６図にダイナミックＲＡＭと比較
して異なる点は、ワード線ブースト回路３とメモリアレ
イ１との間に第２のワード線ブースト回路５０が接続さ
れ、このワード線ブースト回路５０に書込バッファ８か
ら内部書込イネーブル信号ＷＥおよび内部書込イネーブ
ル信号ＷＥが与えられていることである。なお、第６図
と同一符号のものは相当部分を示すため、同じ記号を付
す。この第２のワード線ブースト回路５０は、書込バッ
ファ８からの内部ＷＥ、内部ＷＥに応答して、第１のワ
ード線ブースト回路３からのワード線ブースト信号ＲＸ
Ｂを再度昇圧して、メモリアレイ１に与える。
第２図は、第１図に示すＲＡＳバッファ４の詳細を示す
回路図である。同図を参照して、ＲＡＳバッファ４は、
外部ＲＡＳ信号がゲートに入力されるＮチャネルトラン
ジスタ４１と、Ｎチャネルトランジスタ４２と、トラン
ジスタ４１のドレインに電源電圧を供給するＰチャネル
トランジスタ４３と、複数のインバータ４４とを含む。
回路図である。同図を参照して、ＲＡＳバッファ４は、
外部ＲＡＳ信号がゲートに入力されるＮチャネルトラン
ジスタ４１と、Ｎチャネルトランジスタ４２と、トラン
ジスタ４１のドレインに電源電圧を供給するＰチャネル
トランジスタ４３と、複数のインバータ４４とを含む。
動作において、外部ＲＡＳ信号に応答して、最終段のイ
ンバータ４４から内部ＲＡＳ信号を出力し、その前段イ
ンバータから内部ＲＡＳ信号を出力する。
ンバータ４４から内部ＲＡＳ信号を出力し、その前段イ
ンバータから内部ＲＡＳ信号を出力する。
ＲＡＳバッファ４から出力された内部ＲＡＳ信号および
内部ＲＡＳ信号は、ワード線駆動信号発生回路２に与え
られる。
内部ＲＡＳ信号は、ワード線駆動信号発生回路２に与え
られる。
第３図はワード線駆動信号発生回路２の詳細を示す回路
図である。このワード線駆動信号発生回路２は、アドレ
スバッファ５からのメモリアレイを選択するためＲＡＮ
、ＲＡＮが入力されるＮＯＲゲート２１と、インバータ
２２．２３を通して入力されるＮＯＲゲート２１の出力
と内部ＲＡＳ信号とが入力されるＮＯＲゲート２４と、
ＮＯＲゲート２４の出力を反転させて、駆動電圧を発生
するためのトリガ信号ＲＸＴを発生するインバータ２５
と、トリガ信号ＲＸＴ’％内部ＲＡＳおよび内部ＲＡＳ
信号に基づいて駆動電圧Ｒｘを発生するスイッチング回
路２６とを含む。さらにこのスイッチング回路２６は、
１つのＰチャネルトランジスタ２７と、３つのＮチャネ
ルトランジスタ２８．２９．３０とを含む。動作におい
て、このワード線駆動信号発生回路２は、アドレスバッ
ファ５からの信号ＲＡＮ、ＲＡＮおよび、内部ＲＡＳ信
号に応答して、所望のメモリアレイのワード線を駆動す
るためのトリガ信号ＲｘＴを発生する。
図である。このワード線駆動信号発生回路２は、アドレ
スバッファ５からのメモリアレイを選択するためＲＡＮ
、ＲＡＮが入力されるＮＯＲゲート２１と、インバータ
２２．２３を通して入力されるＮＯＲゲート２１の出力
と内部ＲＡＳ信号とが入力されるＮＯＲゲート２４と、
ＮＯＲゲート２４の出力を反転させて、駆動電圧を発生
するためのトリガ信号ＲＸＴを発生するインバータ２５
と、トリガ信号ＲＸＴ’％内部ＲＡＳおよび内部ＲＡＳ
信号に基づいて駆動電圧Ｒｘを発生するスイッチング回
路２６とを含む。さらにこのスイッチング回路２６は、
１つのＰチャネルトランジスタ２７と、３つのＮチャネ
ルトランジスタ２８．２９．３０とを含む。動作におい
て、このワード線駆動信号発生回路２は、アドレスバッ
ファ５からの信号ＲＡＮ、ＲＡＮおよび、内部ＲＡＳ信
号に応答して、所望のメモリアレイのワード線を駆動す
るためのトリガ信号ＲｘＴを発生する。
次に、このトリガ信号ＲｘＴのローレベルに応答して、
Ｐチャネルトランジスタ２７がオンする。
Ｐチャネルトランジスタ２７がオンする。
次に、内部ＲＡＳ信号のハイレベルに応答して、Ｎチャ
ネルトランジスタ２９がオンする。こうすることにより
、スイッチング回路２６の出力は電源電圧まで昇圧され
る。一方、トリガ信号ＲｘＴのローレベルが入力される
までは、内部■τＩ信号は、ハイレベルにされ、このハ
イレベルの信号に応答して、Ｎチャネルトランジスタ３
０がオンする。こうすることにより、スイッチング回路
２６の出力はローレベルにされる。すなわち、Ｎチャネ
ルトランジスタ３０はスタンバイの状態を作り出してい
る。
ネルトランジスタ２９がオンする。こうすることにより
、スイッチング回路２６の出力は電源電圧まで昇圧され
る。一方、トリガ信号ＲｘＴのローレベルが入力される
までは、内部■τＩ信号は、ハイレベルにされ、このハ
イレベルの信号に応答して、Ｎチャネルトランジスタ３
０がオンする。こうすることにより、スイッチング回路
２６の出力はローレベルにされる。すなわち、Ｎチャネ
ルトランジスタ３０はスタンバイの状態を作り出してい
る。
第４図は、ｊ１１図の第１のワード線ブースト回路３、
第２のワード線ブースト回路５０、メモリアレイ１の接
続関係を示す回路図である。同図を参照して、前記第７
図の回路図と異なる点は、第２のワード線ブースト回路
５０が接続されていることである。この第２のワード線
ブースト回路５０は、遅延回路３２の出力に接続される
インバータ５１と、インバータ５１の出力および内部Ｗ
Ｔ倍信号入力されるＮＯＲゲート５２と、ＮＯＲゲート
５２の出力に接続されるトランスミッションゲート５３
と、トランスミッションゲート５３の出力と充電ライン
３１との間に接続されたキャパシタ５４と、キャパシタ
５４と接地端子との間に接続されたＮチャネルトランジ
スタ５５とを含む。
第２のワード線ブースト回路５０、メモリアレイ１の接
続関係を示す回路図である。同図を参照して、前記第７
図の回路図と異なる点は、第２のワード線ブースト回路
５０が接続されていることである。この第２のワード線
ブースト回路５０は、遅延回路３２の出力に接続される
インバータ５１と、インバータ５１の出力および内部Ｗ
Ｔ倍信号入力されるＮＯＲゲート５２と、ＮＯＲゲート
５２の出力に接続されるトランスミッションゲート５３
と、トランスミッションゲート５３の出力と充電ライン
３１との間に接続されたキャパシタ５４と、キャパシタ
５４と接地端子との間に接続されたＮチャネルトランジ
スタ５５とを含む。
トランスミッションゲート５３は、内部ＷＥ、内部ＷＥ
に応答して、ＮＯＲゲート５２の出力とキャパシタ５４
とを接続する。第５図は、第１図ないし第４図に示した
ダイナミックＲＡＭにおける各回路の信号波形を示す図
である。同図を参照して、この実施例にダイナミックＲ
ＡＭのワード線昇圧動作を説明する。なお、ＶＮｌ、Ｖ
Ｎ２およびｖＮ３は、それぞれインバータ５１の出力信
号、トランスファミッションゲート５３の入／出力信号
の波形である。まず、外部ＲＡＳ信号が入力されると、
ＲＡＳバッファ４は、これをラッチし、ラッチした信号
を複数のインバータ４４により反転等する。こうするこ
とにより、内部ＲＡＳ信号。
に応答して、ＮＯＲゲート５２の出力とキャパシタ５４
とを接続する。第５図は、第１図ないし第４図に示した
ダイナミックＲＡＭにおける各回路の信号波形を示す図
である。同図を参照して、この実施例にダイナミックＲ
ＡＭのワード線昇圧動作を説明する。なお、ＶＮｌ、Ｖ
Ｎ２およびｖＮ３は、それぞれインバータ５１の出力信
号、トランスファミッションゲート５３の入／出力信号
の波形である。まず、外部ＲＡＳ信号が入力されると、
ＲＡＳバッファ４は、これをラッチし、ラッチした信号
を複数のインバータ４４により反転等する。こうするこ
とにより、内部ＲＡＳ信号。
内部ＲＡＳ信号を発生する。この内部ＲＡＳ信号。
内部ＲＡＳ信号は、ワード線駆動信号発生回路２に与え
られる。これらの２つのＲＡＳ信号に応答して、ワード
線駆動信号発生回路２は、充電ライン３１を電源電圧Ｖ
ｅｃまで昇圧する。充電ライン３１は、さらに第１のワ
ード線ブースト回路３によりＶｃｃ＋Ｖαまで昇圧され
る。ここまでは、従来例とほぼ同様である。
られる。これらの２つのＲＡＳ信号に応答して、ワード
線駆動信号発生回路２は、充電ライン３１を電源電圧Ｖ
ｅｃまで昇圧する。充電ライン３１は、さらに第１のワ
ード線ブースト回路３によりＶｃｃ＋Ｖαまで昇圧され
る。ここまでは、従来例とほぼ同様である。
次に、外部からの書込イネーブル信号ＷＥに応答して、
書込バッファ８は、内部書込イネーブル信号ＷＥ、ＷＥ
を発生する。この２つの信号ＷＥ。
書込バッファ８は、内部書込イネーブル信号ＷＥ、ＷＥ
を発生する。この２つの信号ＷＥ。
ＷＥとインバータ５１からの信号ｖＮ１に基づいて、Ｎ
ＯＲゲート５２は、ＲＡＳ信号がローレベルであり、か
つ書込イネーブル信号Ｗ丁がローレベルのときにのみハ
イレベルの信号ｖＮ２を発生する。この信号ＶＮ２は、
トランスファミッションゲート５３によりキャパシタ５
４に伝達される。
ＯＲゲート５２は、ＲＡＳ信号がローレベルであり、か
つ書込イネーブル信号Ｗ丁がローレベルのときにのみハ
イレベルの信号ｖＮ２を発生する。この信号ＶＮ２は、
トランスファミッションゲート５３によりキャパシタ５
４に伝達される。
この結果、キャパシタ５４が充電され、充電ライン３１
に充電電圧Ｖβが印加される。したがって、ワード線駆
動信号ＲＸＢは、Ｖｃｃ＋Ｖβに昇圧される。このよう
にして、昇圧されたワード線駆動信号ＲＸＢは、行デコ
ーダ１ａのＮチャネルトランジスタＱＢＫを通してワー
ド線ＷＬＫに伝達される。
に充電電圧Ｖβが印加される。したがって、ワード線駆
動信号ＲＸＢは、Ｖｃｃ＋Ｖβに昇圧される。このよう
にして、昇圧されたワード線駆動信号ＲＸＢは、行デコ
ーダ１ａのＮチャネルトランジスタＱＢＫを通してワー
ド線ＷＬＫに伝達される。
以上のごとくして、書込動作時に所望のワード線のレベ
ルを再度昇圧することができる。
ルを再度昇圧することができる。
また、外部ＲＡＳ信号がハイレベルに反転した場合には
、ハイレベルの内部ＲＡＳ信号が第２のワード線ブース
ト回路５０のＮチャネルトランジスタ５５のゲートに与
えられる。Ｎチャネルトランジスタ５５は、ハイレベル
の内部ＲＡＳ信号に応答してオンし、キャパシタ５４の
充電電荷をアースに流す。この結果、ワード線駆動信号
ＲｘＢは、ローレベルとなる。
、ハイレベルの内部ＲＡＳ信号が第２のワード線ブース
ト回路５０のＮチャネルトランジスタ５５のゲートに与
えられる。Ｎチャネルトランジスタ５５は、ハイレベル
の内部ＲＡＳ信号に応答してオンし、キャパシタ５４の
充電電荷をアースに流す。この結果、ワード線駆動信号
ＲｘＢは、ローレベルとなる。
なお、この実施例では、メモリアレイを複数にしている
が、メモリアレイは１つでもよく、メモリアレイを１つ
にした場合には、ワード線駆動信号発生回路２のＮＯＲ
ゲートおよびインバータを除くことできる。その他この
発明の要旨を変更しない限り種々の設計変更を施すこと
が可能である。
が、メモリアレイは１つでもよく、メモリアレイを１つ
にした場合には、ワード線駆動信号発生回路２のＮＯＲ
ゲートおよびインバータを除くことできる。その他この
発明の要旨を変更しない限り種々の設計変更を施すこと
が可能である。
［発明の効果コ
以上の本発明であれば、書込時に、ワード線のレベルが
低下しても再度ワード線のレベルを昇圧することができ
るので、書込マージンを太き（することができる。
低下しても再度ワード線のレベルを昇圧することができ
るので、書込マージンを太き（することができる。
第１図は、本発明の一実施例を示すブロック図である。
第２図は、第１図のＲＡＳバッファ４の詳細を示す回路
図である。第３図は、ワード線駆動信号発生回路の詳細
を示す回路図である。第４図は第１のワード線ブースト
回路、第２のワード線ブースト回路、およびメモリアレ
イの詳細を示す回路図である。第５図は、第１図ないし
第４図に示すダイナミックＲＡＭのワード線昇圧動作を
説明するための波形図である。第６図は従来のダイナミ
ックＲＡＭのブロック図である。第７図は従来のワード
線ブースト回路およびメモリアレイの詳細を示す回路図
である。第８図は第７図のワ−ド線ブースト回路の動作
を説明するための波形図である。第９図は、従来例の不
都合を説明するための各部の信号波形図である。 図において、１はメモリアレイ、１ａは行デコーダ、２
はワード線駆動信号発生回路、３は第１のワード線ブー
スト回路、４はＲＡＳバッファ、５はアドレスバッファ
、６はＣＡＳバッファ、７は出力バッファ、８は書込バ
ッファ、９は入力バッファ、５０は第２のワード線ブー
スト回路、５１はインバータ、５２はＮＯＲゲート、５
３はトランスファミッションゲート、５４はキャパシタ
、５５はＮチャネルトランジスタである。
図である。第３図は、ワード線駆動信号発生回路の詳細
を示す回路図である。第４図は第１のワード線ブースト
回路、第２のワード線ブースト回路、およびメモリアレ
イの詳細を示す回路図である。第５図は、第１図ないし
第４図に示すダイナミックＲＡＭのワード線昇圧動作を
説明するための波形図である。第６図は従来のダイナミ
ックＲＡＭのブロック図である。第７図は従来のワード
線ブースト回路およびメモリアレイの詳細を示す回路図
である。第８図は第７図のワ−ド線ブースト回路の動作
を説明するための波形図である。第９図は、従来例の不
都合を説明するための各部の信号波形図である。 図において、１はメモリアレイ、１ａは行デコーダ、２
はワード線駆動信号発生回路、３は第１のワード線ブー
スト回路、４はＲＡＳバッファ、５はアドレスバッファ
、６はＣＡＳバッファ、７は出力バッファ、８は書込バ
ッファ、９は入力バッファ、５０は第２のワード線ブー
スト回路、５１はインバータ、５２はＮＯＲゲート、５
３はトランスファミッションゲート、５４はキャパシタ
、５５はＮチャネルトランジスタである。
Claims (1)
- 【特許請求の範囲】 複数のワード線と、複数のビット線とが交叉する位置
にそれぞれ配置される複数のメモリセルを含む１つ以上
のメモリセルアレイを備えたダイナミック型半導体記憶
装置であって、 外部から前記記憶装置の記憶状態を制御するための制御
信号を受ける状態入力手段と、 外部から前記記憶装置をアドレシングするためのアドレ
ス信号を受けるアドレス入力手段と、外部から前記記憶
装置の書込を制御するための制御信号を受ける書込制御
信号入力手段と、前記状態入力手段からの制御信号に応
答して、前記ワード線を駆動するための駆動電圧を発生
するワード線駆動電圧発生手段と、 前記駆動電圧発生手段に接続され、駆動電圧を電源電圧
以上に昇圧するための第１の駆動電圧昇圧手段と、 前記書込信号入力手段からの書込制御信号に応答して、
駆動電圧を再度昇圧するための第２の駆動電圧昇圧手段
と、 前記メモリセルアレイに接続され、前記アドレス入力手
段からのアドレス信号をデコードして、アドレス信号に
対応するワード線に前記再昇圧された駆動電圧を供給す
るデコーダ手段とを含むことを特徴とするダイナミック
型半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251307A JPH04129089A (ja) | 1990-09-19 | 1990-09-19 | ダイナミック型半導体記憶装置 |
| US07/754,807 US5222042A (en) | 1990-09-19 | 1991-09-04 | Dynamic semiconductor memory device for raising voltage level of a word line |
| KR1019910016282A KR950009074B1 (ko) | 1990-09-19 | 1991-09-18 | 다이너믹형 반도체 기억장치 |
| DE4131238A DE4131238C2 (de) | 1990-09-19 | 1991-09-19 | Dynamische Halbleiterspeichervorrichtung und Verfahren zum Anheben des Pegels einer Wortleitung einer dynamischen Halbleiterspeichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251307A JPH04129089A (ja) | 1990-09-19 | 1990-09-19 | ダイナミック型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04129089A true JPH04129089A (ja) | 1992-04-30 |
Family
ID=17220862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251307A Pending JPH04129089A (ja) | 1990-09-19 | 1990-09-19 | ダイナミック型半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5222042A (ja) |
| JP (1) | JPH04129089A (ja) |
| KR (1) | KR950009074B1 (ja) |
| DE (1) | DE4131238C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001514783A (ja) * | 1997-03-14 | 2001-09-11 | ヒュンダイ エレクトロニクス アメリカ インコーポレイテッド | ポンプ制御回路 |
| JP2007310963A (ja) * | 2006-05-18 | 2007-11-29 | Fujitsu Ltd | 半導体記憶装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05151773A (ja) * | 1991-11-29 | 1993-06-18 | Mitsubishi Electric Corp | ダイナミツク型半導体記憶装置 |
| JP3128425B2 (ja) * | 1994-04-08 | 2001-01-29 | 株式会社東芝 | 半導体記憶装置 |
| GB9423035D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | Voltage boost circuit for a memory device |
| JP3434397B2 (ja) * | 1995-09-06 | 2003-08-04 | 三菱電機株式会社 | 半導体記憶装置 |
| US5826014A (en) * | 1996-02-06 | 1998-10-20 | Network Engineering Software | Firewall system for protecting network elements connected to a public network |
| US6160749A (en) * | 1997-03-14 | 2000-12-12 | Hyundai Electronics America | Pump control circuit |
| US6115307A (en) | 1997-05-19 | 2000-09-05 | Micron Technology, Inc. | Method and structure for rapid enablement |
| US5801997A (en) * | 1997-06-24 | 1998-09-01 | Etron Technology, Inc. | Ping-pong boost circuit |
| KR100308067B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 로오 어드레스 스트로브 경로 제어방법 |
| US6198340B1 (en) | 1999-02-08 | 2001-03-06 | Etron Technology, Inc. | High efficiency CMOS pump circuit |
| US6519188B2 (en) | 2000-12-18 | 2003-02-11 | Hynix Semiconductor Inc. | Circuit and method for controlling buffers in semiconductor memory device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5938996A (ja) * | 1982-08-25 | 1984-03-03 | Mitsubishi Electric Corp | ランダムアクセスメモリ装置 |
| US4649523A (en) * | 1985-02-08 | 1987-03-10 | At&T Bell Laboratories | Semiconductor memory with boosted word line |
| JPS63104290A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
| US4933907A (en) * | 1987-12-03 | 1990-06-12 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory device and operating method therefor |
-
1990
- 1990-09-19 JP JP2251307A patent/JPH04129089A/ja active Pending
-
1991
- 1991-09-04 US US07/754,807 patent/US5222042A/en not_active Expired - Fee Related
- 1991-09-18 KR KR1019910016282A patent/KR950009074B1/ko not_active IP Right Cessation
- 1991-09-19 DE DE4131238A patent/DE4131238C2/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001514783A (ja) * | 1997-03-14 | 2001-09-11 | ヒュンダイ エレクトロニクス アメリカ インコーポレイテッド | ポンプ制御回路 |
| JP2007310963A (ja) * | 2006-05-18 | 2007-11-29 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950009074B1 (ko) | 1995-08-14 |
| DE4131238A1 (de) | 1992-04-02 |
| KR920006974A (ko) | 1992-04-28 |
| DE4131238C2 (de) | 1995-12-21 |
| US5222042A (en) | 1993-06-22 |
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