KR100618787B1 - 데이터가 라이트/리드되는 실시간을 증가시키는 반도체 메모리장치 및 이의 데이터 전송방법 - Google Patents

데이터가 라이트/리드되는 실시간을 증가시키는 반도체 메모리장치 및 이의 데이터 전송방법 Download PDF

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Abstract

본 발명은 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치 및 이의 데이터 전송 방법을 개시한다. 반도체 메모리 장치는 데이터를 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)으로 로딩하는 데이터 입출력 드라이버, 다수의 메모리 셀들을 구비하는 메모리 셀 어레이부, 비트 라인과 상보 비트 라인을 통해 상기 메모리 셀 어레이부와 연결된 센스 증폭기, 칼럼 선택선 신호가 활성화될 때 상기 데이터 입출력선과 상보 데이터 입출력선을 상기 센스 증폭기에 연결하는 스위칭부, 및 상기 칼럼 선택선 신호를 활성화/비활성화하기 위한 칼럼 선택선 활성화 신호/칼럼 선택선 비활성화 신호에 의해 인에이블/디세이블되고 상기 칼럼 선택선 신호를 출력하는 칼럼 디코더를 구비하는 메모리부, 및 상기 칼럼 선택선 비활성화 신호에 응답하여 상기 데이터 입출력선과 상보 데이터 입출력선을 등화(equalizing)하는 등화부를 포함한다.

Description

데이터가 라이트/리드되는 실시간을 증가시키는 반도체 메모리 장치 및 이의 데이터 전송 방법{Semiconductor memory device for increasing read time of writing or reading data ＆ the method for transfering data thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치 및 이의 데이터 전송 방법에 관한 것이다.
반도체 메모리 장치, 특히 고주파수(High Frequency) 동작을 구현하기 위한 동기식 디램(Synchronous Dynamic Random Access Memory, 이하 SDRAM이라 칭함)에서의 데이터 리드/라이트 특성은 상당히 중요하다. 고주파수 동작의 가장 큰 한계(Limit)는 단일 싸이클에서의 데이터 라이트를 완료하는 것이다. 예컨대 100MHz 동작을하는 SDRAM에서는 한 싸이클, 즉 10ns의 윈도우(window)내에서 칼럼 선택선 신호를 인에이블 및 디세이블하는 마진을 약 2 내지 3ns로하면, 7 내지 8ns동안에 비트 라인 및 상보 비트 라인에 데이터가 전달되며 상기 비트 라인 및 상보 비트 라인은 센스 증폭기가 구동될 수 있는 전압차를 가져야한다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 블록도이다.
상기 도 1을 참조하면, 반도체 메모리 장치(100)는 입력 데이터(DIN)를 버퍼링하여 버퍼링된 데이터(DINI)를 출력하는 데이터 입력 버퍼(DIN Buffer,1), 상기 버퍼링된 데이터(DINI)를 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)으로 출력하는 데이터 입출력 드라이버(IO Driver, 2), 및 상기 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)에 실린 데이터를 칼럼 어드레스(CA)에 해당하는 메모리 셀에 라이트하는 코아부(3)를 구비한다.
상기 코아부(3)는 다수의 메모리 셀들로 이루어진 메모리 셀 어레이부(11), 상기 칼럼 어드레스(CA)를 디코딩하여 칼럼 선택선 신호(CSL)를 출력하는 칼럼 디코더(13), 각각 그 일단이 상기 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)에 연결되고 상기 칼럼 선택선 신호(CSL)이 활성화될 때 스위칭 온되는 스위칭부(14), 및 상기 스위칭부(14)의 다른 단에 연결되고 상기 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)에 실린 데이터를 센싱 및 증폭하는 센스 증폭기(12)를 구비한다.
상기 센스 증폭기(12)에서 증폭된 데이터는 비트 라인(BL)과 상보 비트 라인(BLB)을 통해 상기 메모리 셀 어레이부(11)의 해당 메모리 셀에 저장된다. 이때 상기 스위칭부(14)는 각각 그 일단이 상기 데이터 입출력선(IO) 및 상기 상보 데이터 입출력선(IOB)에 연결된 제 1 및 제 2 앤모스 트랜지스터(N1,N2)로 이루어진다.
상기 칼럼 디코더(13)는 상기 칼럼 선택선 신호(CSL)를 활성화/비활성화하기 위한 칼럼 선택선 활성화 신호(PCSLEN)/칼럼 선택선 비활성화 신호(PCSLD)에 의해 인에이블 및 디세이블된다, 상기 칼럼 선택선 활성화 신호(PCSLEN) 및 칼럼 선택선 비활성화 신호(PCSLD)는 내부 클럭 신호(PCLK)와 메모리 뱅크 어드레스(BA)를 입력으로하는 칼럼 선택선 활성화 신호 발생부(4)와 칼럼 선택선 비활성화 신호 발생부(5)에서 발생된다.
그리고 구동 신호 발생부(6)는 인에이블 신호(PWR)에 의해 인에이블되고 상기 메모리 뱅크 어드레스(BA), 및 상기 칼럼 어드레스(CA)를 입력하여 상기 데이터 입출력 드라이버(2)를 구동하기 위한 구동 신호(PDT)를 발생한다.
도 2는 상기 도 1에 도시된 구동 신호 발생부(6)의 회로도이다.
상기 도 2를 참조하면, 상기 구동 신호 발생부(6)는 인에이블 신호(PWR)를 반전시키는 인버터(21), 메모리 뱅크 어드레스(BA)의 0번 및 1번 비트(BA0,BA1)를 입력하는 낸드 게이트(22), 칼럼 어드레스(CA)의 i번 및 j번 비트(CAi,CAj)를 입력하는 낸드 게이트(23), 상기 인버터(21)에서 출력된 신호와 상기 낸드 게이트(22)에서 출력된 신호를 입력하는 노아 게이트(24), 상기 낸드 게이트들(22,23)에서 출력된 신호를 입력하는 노아 게이트(25), 직렬로 연결되며 상기 노아 게이트(24)에서 출력된 신호를 차례로 반전시키는 인버터들(26,27), 직렬로 연결되며 상기 노아 게이트(25)에서 출력된 신호를 차례로 반전시키는 인버터들(28,29), 상기 인버터들(27,29)에서 출력된 신호를 입력하는 낸드 게이트(30), 및 상기 낸드 게이트(30)에서 출력된 신호를 반전시키켜 구동 신호(PDT)를 출력하는 인버터(31)를 포함한다.
상기 구동 신호 발생부(6)는 실시예로서 상기 인에이블 신호(PWR), 상기 메모리 뱅크 어드레스(BA)의 0번 및 1번 비트(BA0,BA1), 상기 칼럼 어드레스(CA)의 i번 및 j번 비트(CAi,CAj) 모두가 논리 하이일 때 구동 신호(PDT)를 논리 하이로 활성화한다.
도 3은 상기 도 1에 도시된 반도체 메모리 장치의 동작 타이밍도이다.
상기 도 3을 참조하면, 반도체 메모리 장치 외부에서 입력되는 클럭(CLK)의 라이징 에지에 데이터를 라이트하기 위한 라이트(WRITE) 명령(COMMAND)이 발생하고 칼럼 선택선 신호들(CSLi,CSLj,CSLk,CSLl)이 버스트(burst)로 동작하는 경우를 나타낸다.
상기 라이트(WRITE) 명령(COMMAND)이 발생한 후 내부 클럭(PCLK)의 라이징 에지에서 인에이블 신호(PWR), 칼럼 어드레스(CA)/메모리 뱅크 어드레스(BA), 버퍼링된 입력 데이터(DINI)가 활성화된다.
칼럼 선택선 활성화 신호(PCSLEN)는 상기 내부 클럭(PCLK)이 논리 하이로 라이징된 후 소정 시간 지연되어 논리 하이로 활성화된다. 상기와 같이 칼럼 선택선 활성화 신호(PCSLEN)가 활성화된 상태에서 다시 상기 내부 클럭(PCLK)이 논리 하이로 라이징되면 칼럼 선택선 비활성화 신호(PCSLD)가 먼저 활성화되고 소정 시간 후에 상기 칼럼 선택선 활성화 신호(PCSLEN)가 활성화된다.
예컨대 상기 내부 클럭(PCLK)이 처음으로 논리 하이로 라이징되면 상기 칼럼 선택선 활성화 신호(PCSLEN)가 활성화되어 i번 칼럼 선택선 신호(CSLi)가 활성화된다. 이어서 상기 내부 클럭(PCLK)이 다시 논리 하이로 라이징되면 상기 칼럼 선택선 비활성화 신호(PCSLD)가 활성화되어 i번 칼럼 선택선 신호(CSLi)가 비활성화된 후 상기 칼럼 선택선 활성화 신호(PCSLEN)가 다시 활성화되어 j번 칼럼 선택선 신호(CSLj)가 활성화된다.
다시말해서 이전 칼럼 선택선 신호(예컨대 CSLi)가 비활성화된 후 다음 칼럼 선택선 신호(예컨대 CSLj)가 활성화되기 까지는 항상 2∼3㎱ 정도의 일정한 윈도우(window,A)를 가짐으로써 상기 칼럼 선택선 신호들(예컨대 CSLi 와 CSLj)이 중첩되는 것을 방지한다. 즉 이전 칼럼 선택선 신호가 먼저 비활성화된 후 새로운 칼럼 선택선 신호가 활성화됨으로써, 이전 칼럼 선택선 신호가 활성화된 상태에서 다음 데이터가 전달되어 해당 메모리 셀에 데이터가 라이트되지 않는 데이터 패일 현상이 나타나지 않는다.
그러나 이전 칼럼 선택선 신호(예컨대 CSLi)가 비활성화된 후 상기 데이터 입출력선(IO) 및 상보 데이터 입출력선(IOB)에 실린 데이터는 서로 반대의 논리 레벨로 변경되는데 이때 상기 데이터 입출력선(IO) 및 상보 데이터 입출력선(IOB)의 로딩(loading)이 크면 클수록 천이 시간, 즉 논리 하이 레벨을 완전히 방전(dischrge)하고 논리 로우 레벨을 완전히 충전(charge)하는 시간이 증가하여 데이터가 라이트되는 실시간(real write time,B)이 감소되는데 이는 동기식 디램의 고주파수 동작을 저해하는 요인이 된다.
본 발명이 이루고자 하는 기술적 과제는, 데이터 입출력선과 상보 데이터 입출력선에서 데이터 전송 방법을 개선하여 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 반도체 메모리 장치의 데이터 전송 방법을 제공하는데 있다.
상기 과제를 이루기 위하여 본 발명은, 데이터를 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)으로 로딩하는 데이터 입출력 드라이버, 다수의 메모리 셀들을 구비하는 메모리 셀 어레이부, 비트 라인과 상보 비트 라인을 통해 상기 메모리 셀 어레이부와 연결된 센스 증폭기, 칼럼 선택선 신호가 활성화될 때 상기 데이터 입출력선과 상보 데이터 입출력선을 상기 센스 증폭기에 연결하는 스위칭부, 및 상기 칼럼 선택선 신호를 활성화/비활성화하기 위한 칼럼 선택선 활성화 신호/칼럼 선택선 비활성화 신호에 의해 인에이블/디세이블되고 상기 칼럼 선택선 신호를 출력하는 칼럼 디코더를 구비하는 메모리부, 및 상기 칼럼 선택선 비활성화 신호에 응답하여 상기 데이터 입출력선과 상보 데이터 입출력선을 등화(equalizing)하는 등화부를 포함하는 것을 특징으로하는 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치를 제공한다.
상기 반도체 메모리 장치는 상기 등화부를 동작시키기 위한 자동-펄스(auto-pulse)형의 등화 신호를 발생하는 등화 신호 발생부, 및 상기 등화 신호에 응답하며 상기 데이터 입출력 드라이버를 구동하기 위한 구동 신호를 발생하는 구동 신호 발생부를 더 포함하고, 상기 데이터 입출력선과 상기 상보 데이터 입출력선이 등화되는 동안 상기 구동 신호 발생부는 디세이블되는 것이 바람직하다.
상기 등화 신호는 다음의 칼럼 선택선 신호가 활성화되기 이전에 발생하는 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명은, 다수의 메모리 셀들을 구비하는 메모리 셀 어레이부, 센스 증폭기, 칼럼 디코더, 및 데이터 입출력 드라이버를 포함하는 반도체 메모리 장치의 데이터 전송 방법에 있어서, 상기 칼럼 디코더가 칼럼 선택선 활성화 신호에 의해 인에이블되어 칼럼 선택선 신호를 활성화함으로써 데이터 입출력선과 상보 데이터 입출력선을 통해 상기 센스 증폭기와 상기 데이터 입출력 드라이버가 연결되고 상기 데이터 입출력선과 상보 데이터 입출력선에 데이터가 로딩되는 제 1 단계, 상기 칼럼 디코더가 칼럼 선택선 비활성화 신호에 의해 디세이블되어 상기 칼럼 선택선 신호를 비활성화하는 제 2 단계, 및 상기 데이터 입출력선과 상보 데이터 입출력선을 등화(equalize)하는 제 3 단계로 이루어지는 것을 특징으로하는 반도체 메모리 장치의 데이터 전송 방법을 제공한다.
상기 반도체 메모리 장치가 데이터 라이트 동작을 진행할 경우 상기 제 1 단계에서는 상기 데이터 입출력선과 상보 데이터 입출력선에 로딩된 데이터가 비트 라인과 상보 비트 라인을 통해 상기 반도체 메모리 셀에 저장되고, 상기 반도체 메모리 장치가 데이터 리드 동작을 진행할 경우 상기 제 2 단계에서 상기 데이터 입출력선과 상보 데이터 입출력선에 로딩된 데이터는 버퍼링된 후 상기 반도체 메모리 장치 외부로 출력되는 것이 바람직하다.
상기 등화 신호는 상기 칼럼 선택선 비활성화 신호에 응답하여 발생한 자동-펄스(auto-pulse)형의 신호이며 다음의 칼럼 선택선 신호가 활성화되기 이전에 발생하는 것이 바람직하다.
따라서 본 발명에 의하면, 다음 칼럼 선택선이 활성화되기 전에 미리 데이터 입출력선과 상보 데이터 입출력선을 등화함으로써 데이터를 라이트 또는 리드하는 실시간(real time)이 증가된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 4는 본 발명에 의한 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치의 블록도이다.
상기 도 4를 참조하면, 입력 데이터(DIN)을 버퍼링하여 버퍼링된 데이터(DINI)를 출력하는 데이터 입력 버퍼(DIN Buffer, 51), 상기 버퍼링된 데이터(DINI)를 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)으로 출력하는 데이터 입출력 드라이버(IO Driver, 52), 상기 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)을 등화(equalizing)하기 위한 등화부(53), 및 상기 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)에 실린 데이터를 칼럼 어드레스(CA)에 해당하는 메모리 셀에 라이트하는 코아부(54)를 구비한다.
상기 코아부(54)는 다수의 메모리 셀들로 이루어진 메모리 셀 어레이부(61), 상기 칼럼 어드레스(CA)를 디코딩하여 칼럼 선택선 신호(CSL)를 출력하는 칼럼 디코더(63), 각각 그 일단이 상기 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)에 연결되고 상기 칼럼 선택선 신호(CSL)이 활성화될 때 스위칭 온되는 스위칭부(64), 및 상기 스위칭부(64)의 다른 단에 연결되고 상기 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)에 실린 데이터를 센싱 및 증폭하는 센스 증폭기(62)를 구비한다.
상기 센스 증폭기(62)에서 증폭된 데이터는 비트 라인(BL)과 상보 비트 라인(BLB)을 통해 상기 메모리 셀 어레이부(61)의 해당 메모리 셀에 저장된다. 이때 상기 스위칭부(64)는 각각 그 일단이 상기 데이터 입출력선(IO) 및 상기 상보 데이터 입출력선(IOB)에 연결된 제 1 및 제 2 앤모스 트랜지스터(N1,N2)로 이루어진다.
상기 칼럼 디코더(63)는 상기 칼럼 선택선 신호(CSL)를 활성화/비활성화하기 위한 칼럼 선택선 활성화 신호(PCSLEN) 및 칼럼 선택선 비활성화 신호(PCSLD)에 의해 인에이블 및 디세이블된다, 상기 칼럼 선택선 활성화 신호(PCSLEN) 및 칼럼 선택선 비활성화 신호(PCSLD)는 내부 클럭 신호(PCLK)와 메모리 뱅크 어드레스(BAi)를 입력으로하는 칼럼 선택선 활성화 신호 발생부(55)와 칼럼 선택선 비활성화 신호 발생부(56)에서 각각 발생된다.
등화 신호 발생부(57)는 칼럼 선택선 비활성화 신호(PCSLD)가 활성화될 때 자동-펄스(auto-pulse)형의 등화 신호(PIPOW)를 발생한다. 상기 등화 신호(PIPOW)의 펄스는 다음의 칼럼 선택선 신호가 활성화되는 시점 이전에 발생하는 것이 바람직하다.
상기 등화부(53)는 게이트에 상기 등화 신호(PIPOW)가 입력되고 드레인이 상기 데이터 입출력선(IO)에 연결되고 소오스가 상기 상보 데이터 입출력선(IOB)에 연결된 피모스 트랜지스터(P1)로 이루어짐으로써, 상기 등화 신호(PIPOW)가 논리 로우일 때 상기 피모스 트랜지스터(P1)가 턴온되어 상기 데이터 입출력선(IO)과 상기 데이터 입출력선(IOB)을 등화한다.
구동 신호 발생부(58)는 인에이블 신호(PWR)에 의해 인에이블되고 상기 메모리 뱅크 어드레스(BA), 상기 칼럼 어드레스(CA), 및 상기 등화 신호(PIPOW)를 입력하여 상기 데이터 입출력 드라이버(52)를 구동시키기 위한 구동 신호(PDT)를 발생하고 상기 등화 신호(PIPOW)가 활성화될 때 디세이블된다.
따라서 본 발명에 의한 반도체 메모리 장치는 상기 칼럼 선택선(CSL)이 비활성화된 후 다음의 칼럼 선택선 신호(CSL)가 활성화되기 전에 미리 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)을 등화함으로써, 즉 논리 하이와 논리 로우 레벨의 중간 레벨로 전하 재분배(charge recycling)하여 전체 전위차의 1/2만큼만 충전(charge) 또는 방전(discharge)함으로써 상기 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)에 실린 논리 하이 및 논리 로우 레벨의 데이터가 서로 반대의 논리 레벨로 변경되는 시간이 줄어들고 그 결과 데이터가 라이트되는 실시간이 증가된다.
또한 데이터의 천이 레벨이 종래에 비해 1/2이므로 그 천이 시간도 1/2로 감소되고 전력 소모가 1/2로 줄어드는 잇점이 있다.
도 5는 상기 도 4에 도시된 데이터 입력 버퍼(51)의 회로도이다.
상기 도 5를 참조하면, 상기 데이터 입력 버퍼(51)는 차동 증폭부(101)와 래치부(102)를 포함한다.
상기 차동 증폭부(101)는 기준 전압(VREF)과 입력 데이터(DIN)를 입력하여 비교한다. 즉 상기 입력 데이터(DIN)가 상기 기준 전압(VREF)보다 클 경우 앤모스 트랜지스터(112)가 턴온되어 상기 차동 증폭부(101)는 논리 하이를 출력하고 상기 입력 데이터(DIN)가 상기 기준 전압(VREF)보다 작을 경우 앤모스 트랜지스터(111)이 턴온되어 상기 차동 증폭부(101)는 논리 로우를 출력한다.
그리고 상기 래치부(102)는 내부 클럭 신호(PCLK)의 라이징 에지에서 상기 차동 증폭부(101)에서 출력된 신호를 래치하는 것으로서, 인버터(116)의 출력단에 래치된 신호는 상기 내부 클럭 신호(PCLK)가 논리 하이될 때 반전되어 인버터들(120,121)에 래치되고 상기 인버터들(120,121)에 래치된 신호는 다시 인버터(122)에서 반전되어 버퍼링된 데이터(DINI)를 출력한다.
다시말해서 상기 버퍼링된 데이터(DINI)는 상기 내부 클럭(PCLK)의 라이징 에지에 동기되어 출력된다.
도 6은 상기 도 4에 도시된 데이터 입출력 드라이버(52)의 회로도이다.
상기 도 6을 참조하면, 상기 데이터 입출력 드라이버(52)는 구동 신호(PDT)가 활성화될 때 인에이블되고 버퍼링된 데이터(DINI)의 논리 상태를 그대로 데이터 입출력선(IO)으로 출력하고 상기 버퍼링된 데이터(DINI)의 논리 상태를 반전시켜 상보 데이터 입출력선(IOB)으로 출력하는 회로로서, 상기 구동 신호(PDT)가 논리 하이로 활성화된 상태에서 버퍼링된 데이터(DINI)가 논리 하이이면 노아 게이트(132)와 낸드 게이트(133)의 출력단이 논리 로우되어 피모스 트랜지스터(136)와 앤모스 트랜지스터(139)가 턴온됨으로써 상기 데이터 입출력선(IO)으로는 논리 하이의 신호가 출력되고 상기 상보 데이터 입출력선(IOB)으로는 논리 로우의 신호가 출력된다.
또한 상기 버퍼링된 데이터(DINI)가 논리 로우이면 노아 게이트(132)와 낸드 게이트(133)의 출력단이 논리 하이되어 피모스 트랜지스터(138)와 앤모스 트랜지스터(137)이 턴온됨으로써 상기 데이터 입출력선(IO)으로는 논리 로우의 신호가 출력되고 상기 상보 데이터 입출력선(IOB)으로는 논리 하이의 신호가 출력된다.
도 7은 상기 도 4에 도시된 칼럼 선택선 활성화 신호 발생부(55)의 회로도이다.
상기 도 7을 참조하면, 상기 칼럼 선택선 활성화 신호 발생부(55)는 칼럼 선택선 활성화 신호(PCSLEN)를 출력하는 것으로서, 내부 클럭 신호(PCLK)를 지연시키는 인버터들(141,142), 로 액티브 신호(PYE)와 상기 내부 클럭 신호(PCLK)가 논리 하이일 때 논리 로우를 출력하는 낸드 게이트(143), 메모리 뱅크 어드레스(BA)의 각 비트들, 예컨대 0번 및 1번 비트(BA0,BA1)를 입력하는 낸드 게이트(144), 및 상기 낸드 게이트들(143,144)에서 출력된 신호를 입력하는 노아 게이트(145)로 이루어진다.
상기 메모리 뱅크 어드레스(BA)의 각 비트들이 모두 논리 하이이고 상기 내부 클럭 신호(PCLK)가 논리 하이될 때 상기 칼럼 선택선 활성화 신호(PCSLEN)는 논리 하이로 활성화된다.
도 8은 상기 도 4에 도시된 칼럼 선택선 비활성화 신호 발생부(56)의 회로도이다.
상기 도 8을 참조하면, 상기 칼럼 선택선 비활성화 신호 발생부(56)는 칼럼 선택선 비활성화 신호(PCSLD)를 발생하는 것으로서, 상기 메모리 뱅크 어드레스(BA)의 각 비트들, 예컨대 0번 및 1번 비트(BA0,BA1)를 입력하는 낸드 게이트(151), 내부 클럭 신호(PCLK)가 논리 로우일 때 스위칭온되는 전송 게이트(153), 상기 전송 게이트(153)가 턴온될 때 상기 낸드 게이트(151)에서 출력된 신호의 반전된 신호를 래치하는 인버터(154,155), 상기 내부 클럭(PCLK)이 논리 하이로 라이징될 때 상기 인버터(154)에 래치된 신호를 반전시켜 출력하는 낸드 게이트(156), 및 상기 낸드 게이트(156)에서 출력된 신호를 반전시켜 칼럼 선택선 비활성화 신호(PCSLD)를 출력하는 인버터(157)를 포함한다.
상기 메모리 뱅크 어드레스(BA)의 각 비트들이 모두 논리 하이이고 상기 내부 클럭 신호(PCLK)가 논리 하이될 때 상기 칼럼 선택선 활성화 신호(PCSLEN)는 논리 하이로 활성화된다.
도 9는 상기 도 4에 도시된 등화 신호 발생부(57)의 회로도이다.
상기 도 9를 참조하면, 상기 등화 신호 발생부(57)는 칼럼 선택선 비활성화신호(PCSLD)를 차례로 반전시키는 인버터들(161,162,163), 및 상기 칼럼 선택선 비활성화 신호(PCSLD)와 상기 인버터(163)에서 출력된 신호를 입력하여 등화 신호(PIOPW)를 출력하는 낸드 게이트(164)를 포함한다.
상기 칼럼 선택선 비활성화 신호(PCSLD)가 논리 로우를 유지할 때 상기 등화 신호(PIPOW)는 논리 하이를 유지한다. 상기 칼럼 선택선 비활성화 신호(PCSLD)가 논리 로우에서 논리 하이로 활성화되면 상기 등화 신호(PIPOW)는 일시적으로 논리 로우로 변경되었다가 다시 논리 하이로 되는 자동 펄스(auto-pulse)가 발생한다.
도 10은 상기 도 4에 도시된 구동 신호 발생부(58)의 회로도이다.
상기 도 10을 참조하면, 상기 구동 신호 발생부(58)는 인에이블 신호(PWR)를 반전시키는 인버터(171), 메모리 뱅크 어드레스(BA)의 각 비트들, 예컨대 0번 및 1번 비트(BA0,BA1)를 입력하는 낸드 게이트(172), 칼럼 어드레스(CA)중 하나 이상의 비트들, 예컨대 i번 및 j번 비트(CAi,CAj)를 입력하는 낸드 게이트(173), 상기 인버터(171)에서 출력된 신호와 상기 낸드 게이트(172)에서 출력된 신호를 입력하는 노아 게이트(174), 상기 낸드 게이트들(172,173)에서 출력된 신호를 입력하는 노아 게이트(175), 직렬로 연결되며 상기 노아 게이트(174)에서 출력된 신호를 차례로 반전시키는 인버터들(176,177), 직렬로 연결되며 상기 노아 게이트(175)에서 출력된 신호를 차례로 반전시키는 인버터들(178,179), 상기 인버터들(177,179)에서 출력된 신호와 등화 신호(PIPOW)를 입력하는 낸드 게이트(180), 그리고 상기 낸드 게이트(180)에서 출력된 신호를 반전시키는 인버터(181)를 포함한다.
따라서 상기 구동 신호(PDT)는 상기 인에이블 신호(PWR), 메모리 뱅크 어드레스(BA), 칼럼 어드레스(CA), 및 상기 등화 신호(PIPOW)가 모두 논리 하이일 때 논리 하이로 활성화된다.
또한 상기 등화 신호(PIPOW)가 논리 하이로 활성화되다가 논리 로우의 자동 펄스가 발생하면, 상기 구동 신호(PDT)는 논리 로우로 비활성화되어 데이터 입출력 드라이버(도 4의 52)는 디세이블된다.
상기와 같이 상기 구동 신호 발생부(58)를 등화 신호(PIPOW)에 의해 디세이블되도록 형성한 이유는 다음과 같다. 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)이 등화되는 동안 데이터 입출력 드라이버(도 4의 52)가 인에이블될 경우 직류 패쓰(DC Current path)가 형성되어 전류 증가의 원인이 되기 때문이다.
도 11은 상기 도 4에 도시된 칼럼 디코더(63)의 회로도이다.
상기 도 11을 참조하면, 상기 칼럼 디코더(63)는 칼럼 선택선 비활성화 신호(PCSLD)가 논리 하이로 활성화될 때 비활성화되며 칼럼 어드레스(CA)의 각 비트들, 예컨대 0 내지 i번 비트(CA0∼CAi)가 모두 논리 하이이고 칼럼 선택선 활성화 신호(PCSLEN)가 논리 하이로 활성화될 때 활성화되는 i번 칼럼 선택선 신호(CSLi)를 출력하는 것을 실시예로 나타내었다.
다시 설명하면, 상기 칼럼 선택선 활성화 신호(PCSLEN)가 논리 하이로 활성화되고 상기 칼럼 선택선 비활성화 신호(PCSLD)가 논리 로우로 비활성화되며 상기 칼럼 어드레스(CA)의 0 내지 i번 비트(CA0∼CAi)가 모두 논리 하이이면, 피모스 트랜지스터들(192,193)과 앤모스 트랜지스터들(196)이 턴온되어 상기 i번 칼럼 선택선 신호(CSLi)는 논리 하이로 활성화된다. 그리고 상기 칼럼 선택선 활성화 신호(PCSLEN)가 논리 로우로 비활성화되고 상기 칼럼 선택선 비활성화 신호(PCSLD)가 논리 하이로 활성화되면, 상기 피모스 트랜지스터들(192,193)이 턴오프되어 상기 i번 칼럼 선택선 신호(CSLi)는 논리 로우로 비활성화된다.
도 12는 상기 도 4를 참조하여 본 발명에 의한 반도체 메모리 장치의 데이터 라이트 방법을 설명하기 위한 동작 타이밍도이다.
상기 도 12를 참조하면, 반도체 메모리 장치 외부에서 입력되는 클럭(CLK)이 논리 하이로 라이징되는 시점에서 데이터를 라이트하기 위한 라이트(WRITE) 명령(COMMAND)이 발생하고 칼럼 선택선 신호(CSLi,CSLj,CSLk,CSLl)가 버스트로 동작하는 경우를 나타낸다.
전원(PWR), 칼럼 어드레스(CA)/메모리 뱅크 어드레스(BA), 및 버퍼링된 입력 데이터(DINI)는 상기 라이트(WRITE) 명령(COMMAND)이 발생한 후 내부 클럭(PCLK)의 라이징 에지에서 활성화된다.
상기 라이트(WRITE) 명령(COMMAND)이 발생한 후 내부 클럭(PCLK)의 라이징 에지에서 인에이블 신호(PWR), 칼럼 어드레스(CA)/메모리 뱅크 어드레스(BA), 버퍼링된 입력 데이터(DINI)가 활성화된다.
칼럼 선택선 활성화 신호(PCSLEN)는 상기 내부 클럭(PCLK)이 논리 하이로 라이징된 후 소정 시간 지연되어 논리 하이로 활성화된다. 상기와 같이 칼럼 선택선 활성화 신호(PCSLEN)가 활성화된 상태에서 다시 상기 내부 클럭(PCLK)이 논리 하이로 라이징되면 칼럼 선택선 비활성화 신호(PCSLD)가 먼저 활성화되고 소정 시간 후에 상기 칼럼 선택선 활성화 신호(PCSLEN)가 활성화된다.
예컨대 상기 내부 클럭(PCLK)이 처음으로 논리 하이로 라이징되면 상기 칼럼 선택선 활성화 신호(PCSLEN)가 활성화되어 i번 칼럼 선택선 신호(CSLi)가 활성화된다. 이어서 상기 내부 클럭(PCLK)이 다시 논리 하이로 라이징되면 상기 칼럼 선택선 비활성화 신호(PCSLD)가 활성화되어 i번 칼럼 선택선 신호(CSLi)가 비활성화된 후 상기 칼럼 선택선 활성화 신호(PCSLEN)가 다시 활성화되어 j번 칼럼 선택선 신호(CSLj)가 활성화된다.
등화 신호(PIPOW)는 논리 하이로 유지되다가 이전 칼럼 선택선 신호(예컨대 CSLi)가 비활성화되면 소정 시간 논리 로우되는 자동 펄스(auto-pulse)를 발생하고 이때 상기 데이터 입출력선(IO) 및 상보 데이터 입출력선(IOB)에 실린 데이터는 전하 재분배(charge recycling)로 인해 등화된다. 이어서 상기 다음 칼럼 선택선 신호(예컨대 CSLj)가 논리 하이로 활성화되면 상기 데이터 입출력선(IO) 및 상보 데이터 입출력선(IOB)에 실린 데이터는 서로 반대의 논리 레벨로 변경된다.
상기 등화 신호(PIPOW)는 그 펄스 폭이 약 1∼1.5㎱ 정도로 짧으면서 다음 칼럼 선택선 신호가 활성화되는 시점 이전에 발생함으로써 데이터가 라이트되는 실시간(real time,C)이 증가된다.
상기에서는 데이터 라이트 동작을 예로 들어 설명하였으나 이외에 데이터 리드 명령에서도 상기 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)을 등화 신호(PIPOW)에 의해 등화함으로써 데이터를 리드하는 실시간을 증가시킬 수 있다.
따라서 동기식 디램과 같이 고주파수(high frequency), 고대역(high bandwidth)에서 동작하는 반도체 메모리 장치를 상기와 같은 전하 재분배 개념을 이용하여 더욱더 고속으로 동작시킬 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상, 설명된 바와 같이 본 발명에 의하면, 다음 칼럼 선택선이 활성화되기 전에 미리 데이터 입출력선과 상보 데이터 입출력선을 등화함으로써 데이터를 라이트 또는 리드하는 실시간(real time)이 증가된다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 블록도이다.
도 2는 상기 도 1에 도시된 구동 신호 발생부(6)의 회로도이다.
도 3은 상기 도 1에 도시된 반도체 메모리 장치의 동작 타이밍도이다.
도 4는 본 발명에 의한 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치의 블록도이다.
도 5는 상기 도 4에 도시된 데이터 입력 버퍼(51)의 회로도이다.
도 6은 상기 도 4에 도시된 데이터 입출력 드라이버(52)의 회로도이다.
도 7은 상기 도 4에 도시된 칼럼 선택선 활성화 신호 발생부(55)의 회로도이다.
도 8은 상기 도 4에 도시된 칼럼 선택선 비활성화 신호 발생부(56)의 회로도이다.
도 9는 상기 도 4에 도시된 등화 신호 발생부(57)의 회로도이다.
도 10은 상기 도 4에 도시된 구동 신호 발생부(58)의 회로도이다.
도 11은 상기 도 4에 도시된 칼럼 디코더(63)의 회로도이다.
도 12는 상기 도 4를 참조하여 본 발명에 의한 반도체 메모리 장치의 데이터 라이트 방법을 설명하기 위한 동작 타이밍도이다.

Claims (11)

  1. 데이터를 데이터 입출력선(IO)과 상보 데이터 입출력선(IOB)으로 로딩하는 데이터 입출력 드라이버;
    다수의 메모리 셀들을 구비하는 메모리 셀 어레이부, 비트 라인과 상보 비트 라인을 통해 상기 메모리 셀 어레이부와 연결된 센스 증폭기, 칼럼 선택선 신호가 활성화될 때 상기 데이터 입출력선과 상보 데이터 입출력선을 상기 센스 증폭기에 연결하는 스위칭부, 및 상기 칼럼 선택선 신호를 활성화/비활성화하기 위한 칼럼 선택선 활성화 신호/칼럼 선택선 비활성화 신호에 의해 인에이블/디세이블되고 상기 칼럼 선택선 신호를 출력하는 칼럼 디코더를 구비하는 메모리부;
    상기 칼럼 선택선 비활성화 신호에 응답하여 자동-펄스(auto-pulse)형의 등화 신호를 발생하는 등화 신호 발생부; 및
    상기 등화 신호에 응답하여 상기 데이터 입출력선과 상보 데이터 입출력선을 등화(equalizing)하는 등화부를 포함하고,
    상기 등화 신호는 상기 칼럼 선택선 비활성화 신호가 반전되는 시간보다 더 짧은 시간동안 반전되는 것을 특징으로 하는 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 등화 신호에 응답하며 상기 데이터 입출력 드라이버를 구동하기 위한 구동 신호를 발생하는 구동 신호 발생부를 더 포함하고,
    상기 데이터 입출력선과 상기 상보 데이터 입출력선이 등화되는 동안 상기 구동 신호 발생부는 디세이블되는 것을 특징으로 하는 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 등화 신호는
    다음의 칼럼 선택선 신호가 활성화되기 이전에 발생하는 것을 특징으로하는 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 등화 신호 발생부는
    게이트에는 상기 칼럼 선택선 비활성화 신호가 입력되고 드레인은 상기 데이터 입출력선과 상기 상보 데이터 입출력선 중 어느 하나에 연결되고 소오스는 상기 데이터 입출력선 중 다른 하나에 연결된 모스 트랜지스터인 것을 특징으로하는 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 반도체 메모리 장치가 데이터 라이트 동작을 진행할 경우 상기 데이터 입출력선과 상보 데이터 입출력선에 로딩된 데이터는 상기 센스 증폭기에 입력된 후 상기 데이터가 비트 라인 및 상보 비트 라인을 통해 상기 반도체 메모리 셀에 저장되는 것을 특징으로하는 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 반도체 메모리 장치가 데이터 리드 동작을 진행할 경우 상기 센스 증폭기에서 출력된 데이터가 상기 데이터 입출력선과 상보 데이터 입출력선에 로딩된 후 버퍼링되어 상기 반도체 메모리 장치 외부로 출력되는 것을 특징으로하는 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 칼럼 선택선 활성화/비활성화 신호는
    상기 반도체 메모리 장치 내에서 발생한 내부 클럭(PCLK)보다 서로 다르게 소정 시간 지연되어 발생하는 것을 특징으로하는 데이터가 라이트/리드되는 실시간(real time)을 증가시키는 반도체 메모리 장치.
  8. 다수의 메모리 셀들을 구비하는 메모리 셀 어레이부, 센스 증폭기, 칼럼 디코더, 및 데이터 입출력 드라이버를 포함하는 반도체 메모리 장치의 데이터 전송 방법에 있어서,
    상기 칼럼 디코더가 칼럼 선택선 활성화 신호에 의해 인에이블되어 칼럼 선택선 신호를 활성화함으로써 데이터 입출력선과 상보 데이터 입출력선을 통해 상기 센스 증폭기와 상기 데이터 입출력 드라이버가 연결되고 상기 데이터 입출력선과 상보 데이터 입출력선에 데이터가 로딩되는 제 1 단계;
    상기 칼럼 디코더가 칼럼 선택선 비활성화 신호에 의해 디세이블되어 상기 칼럼 선택선 신호를 비활성화하는 제 2 단계;
    상기 칼럼 선택선 비활성화 신호에 응답하여 자동-펄스(auto-pulse)형의 등화 신호를 발생하는 제 3 단계; 및
    상기 등화 신호에 응답하여 데이터 입출력선과 상보 데이터 입출력선을 등화(equalize)하는 제 4 단계를 포함하고,
    제 3 단계에 있어서, 상기 등화 신호는 상기 칼럼 선택선 비활성화 신호가 반전되는 시간보다 더 짧은 시간동안 반전되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 전송 방법.
  9. 제 8 항에 있어서, 상기 반도체 메모리 장치가 데이터 라이트 동작을 진행할 경우 상기 제 1 단계에서는
    상기 데이터 입출력선과 상보 데이터 입출력선에 로딩된 데이터가 비트 라인과 상보 비트 라인을 통해 상기 반도체 메모리 셀에 저장되는 것을 특징으로하는 반도체 메모리 장치의 데이터 전송 방법.
  10. 제 8 항에 있어서, 상기 반도체 메모리 장치가 데이터 리드 동작을 진행할 경우 상기 제 2 단계에서
    상기 데이터 입출력선과 상보 데이터 입출력선에 로딩된 데이터는 버퍼링된 후 상기 반도체 메모리 장치 외부로 출력되는 것을 특징으로하는 반도체 메모리 장치의 데이터 전송 방법.
  11. 제 8 항에 있어서, 상기 등화 신호는
    다음의 칼럼 선택선 신호가 활성화되기 이전에 발생하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 전송 방법.
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* Cited by examiner, † Cited by third party
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KR920008763A (ko) * 1990-10-16 1992-05-28 김광호 스테어틱 램의 데이터 라인 등화회로 및 등화방법
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