KR20030060640A - 디램의 컬럼 인에이블 신호 발생 회로 - Google Patents

디램의 컬럼 인에이블 신호 발생 회로 Download PDF

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 특히 DRAM(dynamic random access memory)에 관한 것이며, 더 자세히는 컬럼 인에이블 신호(yi pulse) 발생 회로에 관한 것이다. 본 발명은 테스트 결과에 따라 컬럼 인에이블 신호의 펄싱 타이밍의 변경함에 있어서 하드웨어 상의 변경을 배제할 수 있는 디램의 컬럼 인에이블 신호 발생 회로를 제공하는데 그 목적이 있다. 본 발명은 비트라인과 데이터 버스 사이에서 상호 데이터 전송을 가능하게 하는 컬럼 인에이블 신호의 펄싱 타이밍을 물리적인 회로의 변경없이 간단한 테스트 모드(Test Mode)의 소프트웨어적 동작명령으로 변화시킴으로써 DRAM의 리드/라이트 동작 특성을 파악하고 최적화시키는데 소요되는 시간과 비용의 소모를 줄일수 있다.

Description

디램의 컬럼 인에이블 신호 발생 회로{Circuit for generating column enable signal in DRAM}
본 발명은 반도체 메모리에 관한 것으로, 특히 DRAM(dynamic random access memory)에 관한 것이며, 더 자세히는 컬럼 인에이블 신호(yi pulse) 발생 회로에 관한 것이다.
DRAM은 데이터 버스와 비트라인 사이를 절체하기 위한 스위치 구조를 가지고 있으며, 통상적으로 데이터 버스쌍과 비트라인쌍 사이에 각각 연결된 스위칭 모스트랜지스터가 그 역할을 수행하고 있다. 이 스위칭 모스트랜지스터의 게이트 제어 신호로 사용되는 것이 바로 컬럼 인에이블 신호이다. 즉, 컬럼 인에이블 신호는 라이트 동작시 데이터 버스에 실린 데이터를 비트라인으로 전달하거나, 리드 동작시 비트라인에 실린 데이터를 데이터 버스로 전달하는 역할을 하게 된다.
도 1은 종래기술에 따른 DRAM의 회로도로서, 종래의 컬럼 인에이블 신호 발생 회로를 개시하고 있다.
도 1을 참조하면, 종래기술에 따른 DRAM의 컬럼 인에이블 신호 발생 회로는, 커맨드 디코더(10) 및 어드레스 디코더(11)의 출력을 구동하기 위한 드라이버(12)와, 커맨드 디코더(10)의 출력을 구동한 신호인 리드/라이트 스트로브 신호(rdwt_strobe)를 입력으로 하여 소정 시간만큼 지연시키기 위한 인버터 딜레이(13)와, 인버터 딜레이(inverter delay)(13)의 출력(yi_strobe)과 어드레스 디코더(11)의 출력을 구동한 신호인 컬럼 어드레스 디코딩 신호(add_dec)를 부정논리곱하기 위한 낸드 게이트(I0)와, 낸드 게이트(I0)의 출력을 반전시켜 컬럼 인에이블 신호(yi)를 출력하기 위한 인버터(I13)를 구비한다. 여기서, 드라이버(12)는인버터(I1, I2, I9, I10)로 구성되며, 인버터 딜레이(13)는 다수의 인버터(I3, I4, …, I5, I6)로 구성된다.
컬럼 인에이블 신호(yi)는 정데이터 버스(DB)와 정비트라인(BL) 사이에 접속된 스위칭 모스트랜지스터(N0)와, 부데이터 버스(DBB)와 정비트라인(BLB) 사이에 접속된 스위칭 모스트랜지스터(N2)의 게이트 입력이 된다. 미설명 도면부호 '14'는 데이터 버스 감지증폭기, '15'는 비트라인 감지증폭기를 각각 나타낸 것이다.
컬럼 인에이블 신호(yi)의 펄싱 타이밍은 라이트나 리드 동작에 큰 영향을 미친다. 다시 말해, 리드 동작시에 비트라인 감지증폭기(15)에 의해 정비트라인(BL), 부비트라인(BLB)이 각각 다른 전위로 충전되게 되는데, 이 비트라인쌍(BL, BLB)이 충분한 전위차를 갖기 전에 컬럼 인에이블 신호(yi)가 펄싱하여 데이터 버스(DB, DBB)에 데이터가 충분히 전달되지 못하거나, 라이트 동작시 비트라인쌍(BL, BLB)이 특정 전위로 프리차지(precharge) 되기 전에 컬럼 인에이블 신호(yi)가 펄싱하여 데이터 버스(DB, DBB)의 데이터를 비트라인(BL, BLB)에 전달하게 되면 오동작을 일으킬 수 있으므로 컬럼 인에이블 신호(yi)의 펄싱 타이밍은 전체 칩의 리드/라이트 동작 특성에 큰 영향을 미치게 된다.
DRAM의 리드/라이트 동작 특성을 파악하고 최적화시키기 위해서는 장시간의 테스트 과정을 거쳐야 하는데, 이러한 테스트 과정 중에 컬럼 인에이블 신호(yi)의 펄싱 타이밍이 적절한지를 파악하고, 그 결과에 따라 컬럼 인에이블 신호(yi)의 펄싱 타이밍을 최적화해야 한다. 그런데, 종래에는 컬럼 인에이블 신호(yi)의 펄싱 타이밍을 변경하기 위하여 인버터 딜레이(13)와 메탈 옵션(metal option)을 사용함으로서, 금속배선의 많은 변경을 필요로 하며, 이에 따라 물리적으로 많은 시간과 비용(장비사용)이 소모되는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 테스트 결과에 따라 컬럼 인에이블 신호의 펄싱 타이밍의 변경함에 있어서 하드웨어 상의 변경을 배제할 수 있는 디램의 컬럼 인에이블 신호 발생 회로를 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 DRAM의 회로도.
도 2는 본 발명의 일 실시예에 따른 DRAM의 회로도.
도 3은 상기 도 2의 회로의 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 커맨드 디코더
21 : 어드레스 디코더
22 : 드라이버
23 : 테스트 모드 딜레이
24 : 데이터 버스 감지증폭기
25 : 비트라인 감지증폭기
상기의 기술적 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 비트라인과 데이터 버스 사이의 상호 데이터 교환을 제어하는 컬럼 인에이블 신호 발생 회로에 있어서, 노말 모드 신호에 응답하여 커맨드 디코더의 출력 신호를 받아들이는 제1 단위지연부와, 상기 제1 단위지연부의 일측에 직렬로 접속되며 제1 테스트 모드 신호에 응답하여 상기 커맨드 디코더의 출력 신호를 받아들이는 제2 단위지연부를 구비하는 지연 수단; 및 상기 지연 수단의 출력과 어드레스 디코더의 출력 신호를 논리 조합하여 펄스를 생성하기 위한 논리 조합 수단을 구비하여, 상기 지연 수단의 지연량을 조절하여 컬럼 인에이블 신호의 펄싱 타이밍을 변경하는 것을 특징으로 하는 디램의 컬럼 인에이블 신호 발생 회로가 제공된다.
본 발명은 비트라인과 데이터 버스 사이에서 상호 데이터 전송을 가능하게하는 컬럼 인에이블 신호의 펄싱 타이밍을 물리적인 회로의 변경없이 간단한 테스트 모드(Test Mode)의 소프트웨어적 동작명령으로 변화시킴으로써 DRAM의 리드/라이트 동작 특성을 파악하고 최적화시키는데 소요되는 시간과 비용의 소모를 줄일수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2는 본 발명의 일 실시예에 따른 DRAM의 회로도로서, 본 발명에 따른 컬럼 인에이블 신호 발생 회로를 예시하고 있다.
도 2를 참조하면, 본 실시예에 따른 DRAM의 컬럼 인에이블 신호 발생 회로는, 커맨드 디코더(20) 및 어드레스 디코더(21)의 출력을 구동하기 위한 드라이버(22)와, 커맨드 디코더(20)의 출력을 구동한 신호인 리드/라이트 스트로브 신호(rdwt_strobe)를 입력으로 하여 소정 시간만큼 지연시키기 위한 테스트 모드 딜레이(23)와, 테스트 모드 딜레이(23)의 출력을 반전시키기 위한 인버터(I35)와, 인버터(I35)의 출력(yi_strobe)과 어드레스 디코더(21)의 출력을 구동한 신호인 컬럼 어드레스 디코딩 신호(add_dec)를 부정논리곱하기 위한 낸드 게이트(I14)와, 낸드 게이트(I14)의 출력을 반전시켜 컬럼 인에이블 신호(yi)를 출력하기 위한 인버터(I15)를 구비한다.
여기서, 드라이버(22)는 인버터(I18, I19, I22, I23)를 구비하며, 테스트 모드 딜레이(23)는 3개의 단위딜레이(delay1, delay2, delay3)를 구비한다. 한편, 테스트 모드 딜레이(23)를 이루는 단위딜레이(delay1, delay2, delay3) 중 제1 단위딜레이(delay1)는 리드/라이트 스트로브 신호(rdwt_strobe)와 딜레이 증가 신호(tm_yidelay_up)를 입력으로 하는 낸드 게이트(I30)와, 낸드 게이트(I30)의 출력 및 전원전압(Vdd)을 입력으로 하는 낸드 게이트(I31)와, 낸드 게이트(I31)의 출력을 반전시키기 위한 인버터(I32)를 구비한다. 그리고, 제2 단위딜레이(delay2)는 리드/라이트 스트로브 신호(rdwt_strobe)와 노말 모드 신호(normal)를 입력으로 하는 낸드 게이트(I26)와, 낸드 게이트(I26)의 출력 및 제1 단위딜레이(delay1)의 출력을 입력으로 하는 낸드 게이트(I24)와, 낸드 게이트(I24)의 출력을 반전시키기 위한 인버터(I25)를 구비한다. 또한, 제3 단위딜레이(delay3)는 리드/라이트 스트로브 신호(rdwt_strobe)와 딜레이 감소 신호(tm_yidelay_down)를 입력으로 하는 낸드 게이트(I27)와, 낸드 게이트(I27)의 출력 및 제2 단위딜레이(delay2)의 출력을 입력으로 하는 낸드 게이트(I28)와, 낸드 게이트(I28)의 출력을 반전시키기 위한 인버터(I29)를 구비한다. 미설명 도면부호 '24'는 데이터 버스 감지증폭기, '25'는 비트라인 감지증폭기를 각각 나타낸 것이다.
도 3은 상기 도 2의 회로의 동작 타이밍 다이어그램으로서, 이하 이를 참조하여 상기 도 2의 회로의 동작을 설명한다.
테스트 모드 딜레이(23)는 3 개의 딜레이 제어 신호(normal, tm_yidelay_up, tm_yidelay_down)을 사용하여 출력 신호의 지연 시간을 조절하게 된다. 이 중 테스트 모드에서 사용되는 두 신호(tm_yidelay_up, tm_yidelay_down)로 어드레스 신호를 조합하여 디코딩하여 사용하거나, 데이터입출력(DQ) 신호를 조합하여 디코딩 한후 사용할 수 있다.
먼저, 일반적인 DRAM의 동작 상태 즉, 노말 모드에서는 노말 모드 신호(normal)가 로직 하이로 인에이블 되고, 나머지 두 신호(tm_yidelay_up, tm_yidelay_down)는 로직 로우로 디스에이블 된다. 따라서, 낸드 게이트 I30, I27은 턴오프되고, 낸드 게이트 I26이 턴온되어 리드/라이트 스트로브 신호(rdwt_strobe)는 제2 단위딜레이(delay2)의 게이트 I26, I24, I25와 제3 단위딜레이(delay3)의 게이트 l28, l29를 거치면서 그 만큼 지연된 신호가 출력된다.
다음으로, 테스트 모드에서는 노말 모드 신호(normal)는 로직 로우로 디스에이블 되고 나머지 두 신호(tm_yidelay_up, tm_yidelay_down) 중 한 신호가 로직 하이로 인에이블 되는데, 만약 딜레이 증가 신호(tm_yidelay_up)가 로직 하이로 인에이블 되었다면, 제1 단위딜레이(delay1)의 게이트 I30, I31, I32와, 제2 단위딜레이(delay2)의 게이트 I24, I25와, 제3 단위딜레이(delay3)의 게이트 I28, I29를 거치면서 그 만큼 지연된 신호가 출력된다. 한편, 딜레이 감소 신호(tm_yidelay_down)가 로직 하이로 인에이블 되면 제3 단위딜레이(delay3)의 게이트 I27, I28, I29를 거치면서 그 만큼 지연된 신호가 출력된다. 이처럼 지연된 테스트 모드 딜레이(23)의 출력 신호는 인버터(I35)를 통해 반전되어 극성을 회복함으로써 yi_strobe 신호가 된다. 여기서, 딜레이 증가 신호(tm_yidelay_up)와 딜레이 감소 신호(tm_yidelay_down)는 서로 독립적으로 사용되어야만 한다.
전술한 바와 같이 본 발명은 테스트 모드에서 yi_strobe 신호의 지연 시간을조절할 수 있으며, 이에 따라 컬럼 인에이블 신호(yi)의 펄싱 타이밍을 변화시킬 수 있게 되어 리드/라이트 동작에서 데이터 버스-비트라인간 데이터 전송시 최적의 시간 조건을 찾는게 가능하게 된다.
한편, 본 발명에서는 테스트 모드의 간단한 소프트웨어적 동작 명령 입력을 통해 컬럼 인에이블 신호의 펄싱 타이밍을 변경할 수 있어, 장비를 이용해 금속배선을 물리적으로 변경하여 펄싱 타이밍을 변경하는 이전의 방법에 비해 빠르고 적은 비용으로 DRAM의 리드/라이트 동작 특성을 파악하고 최적화시키는데 소요되는 시간과 비용의 소모를 줄일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 노말 모드 신호와 함께 테스트 모드 신호로서 딜레이 증가 신호 및 딜레이 감소 신호를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명의 기술적 사상은 테스트 모드 신호의 수에 관계 없이 적용된다. 즉, 테스트 모드 신호를 하나 사용할 수도 있고, 셋 이상 사용할 수 있으며, 그에 따라 단위딜레이의 수가 달라진다.
전술한 본 발명은 DRAM의 리드/라이트 동작 특성을 파악하고 최적화시키는데 소요되는 시간과 비용의 소모를 줄이는 효과가 있다.

Claims (7)

  1. 비트라인과 데이터 버스 사이의 상호 데이터 교환을 제어하는 컬럼 인에이블 신호 발생 회로에 있어서,
    노말 모드 신호에 응답하여 커맨드 디코더의 출력 신호를 받아들이는 제1 단위지연부와, 상기 제1 단위지연부의 일측에 직렬로 접속되며 제1 테스트 모드 신호에 응답하여 상기 커맨드 디코더의 출력 신호를 받아들이는 제2 단위지연부를 구비하는 지연 수단; 및
    상기 지연 수단의 출력과 어드레스 디코더의 출력 신호를 논리 조합하여 펄스를 생성하기 위한 논리 조합 수단을 구비하여,
    상기 지연 수단의 지연량을 조절하여 컬럼 인에이블 신호의 펄싱 타이밍을 변경하는 것을 특징으로 하는 디램의 컬럼 인에이블 신호 발생 회로.
  2. 제1항에 있어서,
    상기 지연 수단은,
    상기 제1 단위지연부의 타측에 직렬로 접속되며 제2 테스트 모드 신호에 응답하여 상기 커맨드 디코더의 출력 신호를 받아들이는 제3 단위지연부를 더 구비하는 것을 특징으로 하는 디램의 컬럼 인에이블 신호 발생 회로.
  3. 제2항에 있어서,
    상기 제1 및 제2 테스트 모드 신호는 각각 지연증가 신호 및 지연감소 신호인 것을 특징으로 하는 디램의 컬럼 인에이블 신호 발생 회로.
  4. 제2항에 있어서,
    상기 제2 단위지연부는,
    상기 커맨드 디코더의 출력 신호와 상기 제1 테스트 모드 신호를 입력으로 하는 제1 낸드 게이트;
    상기 제1 낸드 게이트의 출력과 전원전압을 입력으로 하는 제2 낸드 게이트; 및
    상기 제2 낸드 게이트의 출력을 입력으로 하는 제1 인버터를 구비하는 것을 특징으로 하는 디램의 컬럼 인에이블 신호 발생 회로.
  5. 제4항에 있어서,
    상기 제1 단위지연부는,
    상기 커맨드 디코더의 출력 신호와 상기 노말 모드 신호를 입력으로 하는 제3 낸드 게이트;
    상기 제3 낸드 게이트의 출력과 상기 제1 인버터의 출력을 입력으로 하는 제4 낸드 게이트; 및
    상기 제4 낸드 게이트의 출력을 입력으로 하는 제2 인버터를 구비하는 것을 특징으로 하는 디램의 컬럼 인에이블 신호 발생 회로.
  6. 제5항에 있어서,
    상기 제3 단위지연부는,
    상기 커맨드 디코더의 출력 신호와 상기 제2 테스트 모드 신호를 입력으로 하는 제5 낸드 게이트;
    상기 제5 낸드 게이트의 출력과 상기 제2 인버터의 출력을 입력으로 하는 제6 낸드 게이트; 및
    상기 제6 낸드 게이트의 출력을 입력으로 하는 제3 인버터를 구비하는 것을 특징으로 하는 디램의 컬럼 인에이블 신호 발생 회로.
  7. 제6항에 있어서,
    논리 조합 수단은 상기 제3 인버터의 출력을 입력으로 하는 제4 인버터;
    상기 제4 인버터의 출력 및 상기 어드레스 디코더의 출력 신호를 입력으로 하는 제7 낸드 게이트; 및
    상기 제7 낸드 게이트의 출력을 입력으로 하는 제5 인버터를 구비하는 것을 특징으로 하는 디램의 컬럼 인에이블 신호 발생 회로.
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KR1020020001547A KR20030060640A (ko) 2002-01-10 2002-01-10 디램의 컬럼 인에이블 신호 발생 회로

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