KR100200919B1 - 어드레스 천이 감지기를 사용한 반도체 메모리 장치의 라이트 경로 제어회로 - Google Patents
어드레스 천이 감지기를 사용한 반도체 메모리 장치의 라이트 경로 제어회로 Download PDFInfo
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야
반도체 메모리 장치의 라이트 경로 제어회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
라이트시 발생하는 칼럼어드레스 셋업 시간의 마아진을 개선하는 반도체 메모리 장치의 라이트 경로 제어회로를 제공한다.
3. 발명의 해결방법의 요지
반도체 메모리 장치의 라이트 경로 제어회로에 있어서: 라이트 마스터 제이신호(ψWR)를 반전시키는 인버터부와; 상기 인버터부의 출력신호를 지연시키는, 다수개의 인버터들로 이루어진 인버터체인부와; 상기 인버터부 및 인버터체인부의 출력신호와 어드레스 천이 신호(ATS)를 오아게이팅하여 라이트 드라이버 인에이블 신호 ψWDE를 출력하는 오아게이팅부를 포함하여, 상기 어드레스 천이 감지기가 라이트 싸이클시에만 인에이블되어 상기 어드레스 천이 감지기의 출력이 상기 메모리쎌에 라이트되는 시점을 제어함을 요지로 한다.
4. 발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다.
Description
제1도는 일반적인 다이나믹 램의 데이타 경로(Data Path)를 보여주는 블럭도.
제2a도는 일반적인 라이트 드라이버의 상세회로도.
제2b도는 일반적인 입출력 센스앰프 및 차동 전압센스앰프의 구성블럭도.
제3도는 종래 기술에 따른 라이트 동작 타이밍도.
제4a도는 일반적인 어드레스 천이 펄스 발생기의 상세회로도.
제4b도는 일반적인 어드레스 천이 신호 발생기의 상세회로도.
제5도는 본 발명에 따른 라이트 드라이버 인에이블 신호 발생기의 일 실시예도.
제6도는 본 발명에 따른 라이트 동작 타이밍도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 어드레스 천이 감지회로를 사용하여 라이트 엑세스 시간을 고속으로 할 수 있는 반도체 메모리 장치의 라이트 경로 제어회로에 관한 것이다.
지난 20여년 동안 마이크로 프로세서(Micro-Processor)의 동작 주파수가 계속 빨라지면서 메모리의 동작 주파수도 부단히 빨리져왔고, 메인 메모리(Main Memory)인 다이나믹 램(Dynamic Random Access Memory)인 경우 라이트 싸이클 시간(Write Cycle Time)보다 리이드 싸이클 시간(Read Cycle Time)이 더 마아진(Margin)이 없어 엑세스 시간(Access Time)을 빠르게 하는 등의 리이드 싸이클 시간(Read Cycle Time)을 짧게하는 설계 기술에 주로 중점을 두어 왔다. 그러나 최근에는 동작 싸이클 시간이 15나노초(nano second)이하로 빨라지면서 라이트시의 싸이클 시간이 최대 동작 주파수의 제한으로 작용하기 시작하였다. 또한 동작 주파수가 빨라지면서 동작 전류가 증가되어 전력 노이즈(Power Noise)가 심해지기 때문에 어드레스(Address)의 셋-업(Set-up) 시간 마아진을 충분히 확보하는 것이 매우 중요해졌다.
제1도는 일반적인 다이나믹 램의 데이타 경로(Data Path)를 보여주는 블럭도이다. 제1도를 참조하면, 워드라인(Word Line) WL에 의해 활성화되는 메모리 쎌(Memory Cell) 3, 5가 연결되어 있는 비트라인 쌍(Bit Line Pair) BL/BLB들이 존재하고, 상기 비트라인쌍 BL/BLB에 비트라인 센스앰프인 엔모오스 래치 센스앰프(NMOS Latch Sense Amplifier:이하 NSA) 및 피모오스 래치 센스앰프(PMOS Sense Amplifier:이하 PSA) 20이 연결되어 선택된 메모리 쎌의 데이타를 센싱하며, 상기 비트라인쌍 BL/BLB들은 칼럼디코더(Column Decoder)(30)의 출력을 컬럼선택라인 CSL 1,2에 의해 칼럼선택게이트(10)을 통해 입출력라인쌍 10/10B으로 연결되고, 리이드시 입출력라인쌍 10/10B이 끝에 존재하는 입출력 센스앰프(40)에 의해 2차 센싱되어 데이타 입출력라인쌍 DI0/DI0B로 출력된다. 이때 상기 입출력라인쌍 I0/I0B의 전압 스윙(Swing)을 줄여 전력 소모를 줄이기 위해 최근 사용되는 방식이 제2b도의 전류센스앰플 및 차동 전압중폭기이다. 그런데 피모오스 트랜스터 MP1 및 MP2의 로드(Load)가 입출력라인쌍 I0/I0B에 연결되어 있어 상기 입출력라인쌍의 전압차이가 200~300밀리볼트(mV) 수준으로 매우 작으므로 새로운 칼럼어드레스가 입력되어 컬럼선택라인 CSL이 바뀌는 경우에도 상기 입출력라인쌍 I0/I0B를 프리차아지(Precharge)할 필요가 없고, 이 결과 통상적인 어드레스 천이 감지기(Address Transition Detector:이하 ATD라 칭함)가 필요없게 된다. 한편, 라이트시에는 외부신호가 라이트 조건을 갖추고 데이타 입력이 셋팅(Setting)되면 데이타 입력버퍼를 거쳐 상기 제1도에서의 데이타 입출력라인쌍 DI0/DI0B로 입력된다. 유효데이타가 데이타 입출력라인에 입력된 후, 라이트 드라이버 인에이블 신호 ψWDE가 인에이블(Eable)되어 제2a도에서 보여지는 라이트 입출력 드라이버(Write Input Output Driver)(50)이 동작하고, 입출력라인쌍을 거쳐 칼럼어드레스에 의해 선택된 칼럼디코더의 디코딩된 출력을 입력받은 칼럼선택라인 CSL에 의해 칼럼선택게이트(10)이 턴온(Turn-On)된다. 상기 칼럼선택게이트(10)의 출력이 비트라인쌍 BL/BLB에 전달되고 라이트 드라이버(50)의 전류구동능력이 비트라인 센스앰프(20)의 전류구동능력보다 훨씬 크므로 상기 비트라인 센스앰프(20)는 쉽게 입출력라인쌍 I0/I0B의 논리 상태로 바뀌어 라이트 동작이 완료된다.
제3도는 종래 기술에 따른 라이트 동작 타이밍도이다. 제3도는 참조하면, 다이나믹 램에서의 라이트는 칼럼어드레스스트로우브 신호 CASB가 폴링(Falling)되기 전에 라이트 인에이블 신호 WEB가 논리 로우(Low)상태로 있으면 라이트 조건으로 인식되면, 상기 라이트 싸이클의 칼럼어드레스도 상기 칼럼어드레스스트로우브 신호 CASB의 폴링 시점을 기준으로 셋팅된다. 이와같이 라이트 조건이 셋팅되면 라이트 마스터 제어신호 ψWR에 의해 입출력 센스앰프 인에이블 제어신호 ψIOSE가 디세이블(Disable)되고, 일정시간의 지연을 거쳐 라이트 드라이버 인에이블 신호 ψWDE가 인에이블된다. 이 결과 입출력 라인쌍 IO/IOB에 라이트할 데이타가 입력된다. 이 라이트 싸이클에서 이전 칼럼어드레스 Y1이 유효 칼러어드레스 Y2로 바뀌는 시점이 칼럼어드레스스트로우브 신호 CASB가 폴링일때와 이 보다 시간 T2만큼 더 이동했을 경우의 칼럼선택라인 CSL(Y1), CSL(Y2)를 보면, 전자의 경우 칼럼선택라인 CSL2(Y2)의 인에이블시점이 라이트 드라이버 인에이블 신호 ψWDE의 인에이블 시점보다 T1만큼 빠르게 되기 때문에 라이트 드라이버를 통해 출력된 데이타는 원하는 칼럼선택라인 CSL2에 연결된 비트라인쌍에 충분히 라이트된다. 반면에 후자인 시간 T3만큼 칼럼어드레스 셋업시점이 이동한 경우 칼럼선택라인CSL1의 디세이블 시점도 T3만큼 이동되므로 라이트 드라이버 인에이블 신호 ψWDE의 인에이블 시점보다 칼럼선택라인 CSL1의 디세이블 시점이 더 느리게 되고, 이 결과 시간 T4만큼 오버랩(Over lap) 구간이 존재하여 되는데 이러한 조건에서는 칼럼선택라인 CSL2에 연결된 비트라인쌍에만 라이트할 데이타가 칼럼선택라인 CSL1에 연결된 비트라인쌍에도 라이트가 되는 심각한 문제가 발생한다. 이러한 이유로 종래 기술의 칼럼어드레스 셋업 시간의 마아진은 약 시간 T1 수준밖에 되지 않으며, 상기 시간 T1을 길게하여 칼럼어드레스 셋업 시간의 마아진을 충분히 확보하려하는 경우에는 상기 라이트 드라이버 인에이블 시점이 미루어져야 하므로 라이트 시작 시점이 느려지고 결국 최소 라이트 싸이클 시간이 늘어나는 문제가 발생한다. 또한 이러한 문제는 리이드시 전류센스앰프등을 이용하여 입출력라인쌍의 전압이 작은 스윙이 되게하여 어드레스 천이 감지기 ATD를 이용하는 방식에서 입출력라인 프리차아지를 하지 않은 종래 기술의 경우에 발생한다.
따라서, 본 발명의 목적은 작은 입출력라인 전압 스윙방식에서 라이트시 발생하는 칼럼어드레스 셋업 시간의 마아진을 개선하기 위한 반도체 메모리 장치의 라이트 경로 제어회로를 제공함에 있다.
본 발명의 다른 목적은 라이트 시작 시점을 앞당겨서 라이트시 최소 싸이클시간을 축소할 수 있는 반도체 메모리 장치의 라이트 경로 제어회로를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 다수개의 메모리 쎌 각각에 저장된 데이타를 입출력 하는 데이타 라인 쌍에 연결된 데이타 센스앰프를 통하여 리이드를 위한 센싱 및 증폭을 하고, 상기 데이타 라인쌍에 연결된 데이타 라인 드라이버가 상기 데이타를 라이트하여 구동하며, 어드레스 천이 감지기가 어드레스 천이를 감지하여 상기 데이타의 리이드 또는 라이트 동작을 수행하는 반도체 메모리 장치의 라이트 경로 제어회로에 있어서; 라이트 마스터 제이신호(ψWR)를 반전시키는 인버터부와; 상기 인버터부의 출력신호를 지연시키는, 다수개의 인버터들로 이루어진 인버터체인부와; 상기 인버터부 및 인버터체인부의 출력신호와 어드레스 천이 신호(ATS)를 오아게이팅하여 라이트 드라이버 인에이블 신호 ψWDE를 출력하는 오아게이팅부를 포함하여, 상기 어드레스 천이 감지기가 라이트 싸이클시에만 인에이블되어 상기 어드레스 천이 감지기의 출력이 상기 메모리 쎌에 라이트되는 시점을 제어함을 특징으로 한다.
한편, 라이트시 칼럼어드레스 셋업 시간이 칼럼어드레스스트로우브 신호 CASB의 폴링 시점보다 뒤에 있는 경우 어드레스 천이 감지기 ATD를 동작하여 라이트 드라이버 인에이블 신호 ψWDE의 인에이블 시점을 조절하는 것이 특징이다.
이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음으로 유의하여야 한다.
제4a도는 일반적인 어드레스 천이 펄스(ATP) 발생기의 상세회로도이다. 제4a도를 참조하면, 상기 어드레스 천이 펄스 발생기는 칼럼어드레스 Yi와 제어신호 ψR을 두개의 입력으로하여 어드레스 천이 펄스 ATPi를 발생하며, 낸드게이트(31), 제1인버터(33), 인버터 체인(34), 노아게이트(35), 낸드게이트(37), 제2인버터(41) 및 낸드게이트(39)로 구성되어 있다. 상기 제4a도는 이미 공지의 회로이므로 동작설명은 생략한다.
제4b도는 제4a도의 펄스들을 합치는 어드레스 천이 신호(ATS) 발생기의 상세회로도이다. 제4b도를 참조하면, 상기 어드레스 천이 신호 발생기는 피모오스 트랜지스터(41), 엔모오스 트랜지스터(51,...,51n), 노아게이트(55), 인버터(53)으로 구성되어 있으며, 출력단으로 어드레스 천이 신호 ATS를 발생한다. 상기 제4b도는 이미 공지의 회로이므로 동작설명은 생략한다.
제5도는 본 발명에 따른 라이트 드라이버 인에이블 신호 발생기의 상세회로도이다. 제5도 및 제6도를 설명하면, 제5도의 구성은 인버터(61), 짝수개의 인버터들로 구성된 인버터 체인(63) 및 노아게이트(65)로 구성되어 있다. 모든 칼럼어드레스 버퍼(Column Address Buffer)마다 어드레스 천이 펄스(Address Transition Pulse:이하 ATP라 칭함) ATP 발생기가 존재하여 칼럼어드레스 천이시마다 쇼트 펄스(Short Pulse)가 발생하며, 이 펄스를 입력으로하고 모든 ATP를 합치는 ATS 발생기가 존재하여 라이트 싸이클의 경우 라이트 마스터 제어신호 *WR이 인에이블되고난 후, 즉 칼럼어드레스의 셋업 시간이 T2로 된 경우 상기 펄스 ATP가 발생하면 상기 신호 ATS를 인에이블시킨다. 따라서, 라이트 싸이클의 칼럼어드레스 셋업 시간이 네거티브(Negative) 조건에서만 상기 신호 ATS가 발생하는 점이 특징이라 할 수 있다. 상기 제5도에서 라이트 드라이버 인에이블 신호 발생기에 상기 신호 ATS가 입력되므로 라이트 마스터 제어신호 ψWR이 논리하이(High)로 인에이블되어 있어도 상기 신호 ATS가 논리하이로 인에이블되어 있으면 라이트 드라이버 인에이블 신호 ψWDE가 디세이블상태로 있게된다. 따라서, 칼럼어드레스 셋업 시간이 T2만큼 이동하여도 칼럼선택라인 CSL 1과 CLS 2의 천이는 동일하고, 새롭게 발생한 상기 신호 ATS가 라이트 드라이버 인에이블 신호 ψWDE의 인에이블 시점을 미루게 함으로써 입출력라인쌍에 라이트할 데이타가 전달되는 시점이 같이 미루어지게 된다. 이 결과 상기 조건일때 종래 기술에서 발생하였던 칼럼선택라인 CSL 1에 연결된 비트 라인쌍에 잘못 라이트하는 문제를 발생 시키지 않게 된다.
상술한 바와 이 본 발명에 따르면, 칼럼어드레스의 셋업 시간을 네거티브로 이동하여도 라이트 동작에는 문제가 없으므로 셋업 시간의 마아진을 개선함은 물론, 라이트 시작 시점을 상대적으로 앞당길수 있어 최소 라이트 싸이클 시간을 축소할 수 있는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (3)
- 다수개의 메모리 쎌 각각에 저장된 데이타를 입출력 하는 데이타라인 쌍에 연결된 데이타 센스앰프를 통하여 리이드를 위한 센싱 및 증폭을 하고, 상기 데이타 라인쌍에 연결된 데이타 라인 드라이버가 상기 데이타를 라이트하여 구동하며, 어드레스 천이 감지기가 어드레스 천이를 감지하여 상기 데이타의 리이드 또는 라이트 동작을 수행하는 반도체 메모리 장치의 라이트 경로 제어회로에 있어서 : 라이트 마스터 제어신호(ψWR)를 반전시키는 인버터부와; 상기 인버터부의 출력신호를 지연시키는, 다수개의 인버터들로 이루어진 인버터체인부와; 상기 인버터부 및 인버터체인부의 출력신호와 어드레스 천이 신호(ATS)를 오아게이팅하여 라이트 드라이버 인에이블 신호 ψWDE를 출력하는 오아게이팅부를 포함하여, 상기 어드레스 천이 감지지가 라이트 싸이클시에만 인에이블되어 상기 어드레스 천이 감지기의 출력이 상기 메모리 쎌에 라이트되는 시점을 제어함을 특징으로 하는 반도체 메모리 장치의 라이트 경로 제어회로.
- 다수개의 메모리 쎌 각각에 저장된 데이타를 입출력 하는 데이타 라인쌍에 연결된 데이타 센스앰프를 통하여 리이드를 위한 센싱 및 증폭을 하고, 상기 데이타 라인쌍에 연결된 데이타 라인 드라이버가 상기 데이타를 라이트하여 구동하며, 에드워드 천이 감지기가 어드레스 천이를 감지하여 상기 데이타의 리어드 또는 상기 라이트 동작을 수행하는 반도체 메모리 장치의 라이트 경로 제어회로에 있어서; 라이트 마스터 제어신호(ψWR)를 반전시키는 인버터부와; 상기 인버터부의 출력신호를 지연시키는, 다수개의 인버터들로 이루어진 인버터체인부와; 상기 인버터부 및 인버터체인부의 출력신호와 어드레스 천이 신호(ATS)를 오아게이팅하여 라이트 드라이버 인에이블 신호 ψWDE를 출력하는 오아게이팅부를 포함하여, 상기 어드레스 천이감지기가 라이트 싸이클시에만 인에이블되고, 상기 어드레스 천이 감지기의 출력이 상기 데이타 라인 드라이버의제어신호로서 입력됨을 특징으로 하는 반도체 메모리 장치의 라이트 경로 제어회로.
- 다수개의 메모리 쎌 각각에 저장된 데이타를 입출력 하는 데이타라인쌍에 연결된 데이타 센스앰프를 통하여 리이드를 위한 센싱 및 증폭을 하고, 상기 데이타 라인쌍에 연결된 데이타 라인 드라이버가 상기 데이타를 라이트하여 구동하며, 어드레스 천이 감지기가 어드레스 천이를 감지하여 상기 데이타의 리이드 또는 라이트 동작을 수행하는 반도체 메모리 장치의 라이트 경로 제어회로에 있어서; 라이트 마스터 제이신호(ψWR)를 반전시키는 안버터부와; 상기 인버터부의 출력신호를 지연시키는, 다수개의 인버터들로 이루어진 인버터체인부와; 상기 인버터부 및 인버터체인부의 출력신호와 어드레스 천이 신호(ATS)를 오아게이팅하여 라이트 드라이버 인에이블 신호 ψWDE를 출력하는 오아게이팅부를 포함하여, 상기 어드레스 천이 감지기가 라이트 싸이클의 어드레스 셋업 시간이 네거티브인 조건에서만 인에이블되며, 상기 어드레스 천이 감지기의 출력이 상기 데이타 라인 드라이버의 제어신호로서 입력됨을 특징으로 하는 반도체 메모리 장치의 라이트 경로회로.
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