KR100702304B1 - 셋업 타임 제어 장치 - Google Patents
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Abstract
본 발명은 셋업 타임 제어 장치에 관한 것으로써, 특히, 입력 어드레스의 위상 변화를 검출하여 래치 회로의 셋업 마진을 조정할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 입력 어드레스의 천이 여부를 검출하여 어드레스 천이 검출 신호를 출력하고, 어드레스 버퍼에 의해 버퍼링된 내부 어드레스 신호의 위상을 검출하여 위상 검출신호를 출력하며, 어드레스 천이 검출신호와 위상 검출신호의 출력을 조합하여 어드레스 천이가 발생하지 않을 경우 제 1출력 제어신호의 활성화 구간동안 내부 어드레스 신호를 출력하고, 어드레스 천이가 발생할 경우 제 2출력 제어신호의 활성화 구간동안 내부 어드레스 신호를 출력하게 된다.
Description
도 1은 종래의 셋업 타임 제어 장치에 관한 회로도.
도 2는 종래의 셋업 타임 제어 장치에 관한 동작 타이밍도.
도 3은 본 발명에 따른 셋업 타임 제어 장치의 회로도.
도 4는 본 발명에 따른 셋업 타임 제어 장치의 동작 타이밍도.
본 발명은 셋업 타임 제어 장치에 관한 것으로써, 특히, 동기 클럭을 이용하는 DDR(Double Data Rate) 메모리 소자의 래치회로에서 입력 어드레스의 위상 변화를 검출하여 래치 회로의 셋업 마진을 조정할 수 있도록 하는 기술이다.
동기식 디램(Synchronous DRAM)은 클럭을 기준으로 유효한 어드레스를 받아들이기 위하여 래치 회로를 사용한다.
도 1은 종래의 이러한 컬럼 어드레스 래치 회로에서 셋업 타임 제어 장치에 관한 회로도이다.
종래의 셋업 타임 제어 장치는, 어드레스 버퍼(1), 메탈 루팅(2), 출력 제어부(3) 및 래치부(4)를 구비한다.
여기서, 어드레스 버퍼(1)는 외부 어드레스 패드로부터 인가되는 입력 어드레스 Ain를 버퍼링한다. 메탈 루팅(2)은 어드레스 버퍼(1)의 출력인 내부 어드레스 신호 TLA를 내부 신호선으로 전달한다.
출력 제어부(3)는 인버터 IV1와 전송게이트 T1을 구비하여, 내부 클럭 신호 RDWT의 활성화시 내부 어드레스 신호 TLA를 래치부(4)에 출력한다. 래치부(4)는 인버터 IV2,IV3를 구비하여, 출력 제어부(3)의 출력을 일정시간 래치한 후 컬럼 어드레스 CA를 출력한다.
이러한 구성을 갖는 종래의 셋업 타임 제어 장치의 동작 과정을 도 2의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 어드레스 버퍼(1)는 입력 어드레스 Ain를 버퍼링하여 내부 어드레스 신호 TLA를 출력한다. 이후에, 셋업 타임(tS) 이후에 내부 클럭 신호 RDWT가 활성화될 경우 전송게이트 T1이 턴온되어 컬럼 어드레스 CA가 활성화된다.
이어서, 홀드 타임(tH) 이전에 내부 클럭 신호 RDWT가 비활성화될 경우 전송게이트 T1가 턴오프된다. 이에 따라, 래치부(4)가 출력 제어부(3)의 출력을 래치하여 컬럼 어드레스 CA를 출력한다. 즉, 출력 제어부(3)는 리드 또는 라이트 명령 RD/WT의 인가시 클럭에 동기된 내부 클럭신호 RDWT가 하이인 구간에서 유효한 어드레스를 통과시키게 된다.
이러한 경우 유효한 컬럼 어드레스 CA가 출력되기 위해서는 내부 클럭신호 RDWT와 내부 어드레스 신호 TLA 사이에서 셋업 타임(tS)의 마진이 충분히 있어야 한다. 즉, 내부 클럭신호 RDWT 보다 셋업 타임(tS) 만큼 빠른 내부 어드레스 신호 TLA가 입력될 경우 정상적인 컬럼 어드레스 CA가 출력된다.
그런데, 종래의 이러한 셋업 타임 제어 장치는, DDR 메모리 소자들이 고집적, 초소형화 되면서 메탈 루팅(2)에 의한 내부 신호선들의 저항 증가가 내부 어드레스 신호 TLA의 지연요소가 된다. 이러한 지연 시간의 증가에 따라 내부 클럭신호 RDWT와 내부 어드레스 신호 TLA 간의 셋업 타임(tS)의 마진이 감소하게 된다.
또한, 내부 어드레스 신호 TLA가 내부 클럭신호 RDWT 보다 더 늦게 입력될 경우 컬럼 어드레스 CA에 글리치가 발생하게 된다. 즉, 클럭에 동기된 내부 클럭신호 RDWT와, 내부 어드레스 신호 TLA를 비동기적으로 제어하여 내부 어드레스 신호 TLA의 지연으로 인한 셋업 타임을 제어하기 어렵게 된다. 따라서, 내부 회로에서 셋업 타임의 마진이 감소하게 되어 래치 회로 등의 메모리 소자 회로에 글리치(Glitch) 현상이 발생하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 입력 어드레스의 위상 변화를 검출하여 클럭에 동기된 내부 클럭 신호를 제어함으로써 래치 회로의 셋업 마진을 조정하고 글리치 현상을 방지할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 셋업 타임 제어 장치는, 입력 어드레스의 천이 여부를 검출하여 어드레스 천이 검출 신호를 출력하는 어드레스 천이 검출부; 입력 어드레스를 버퍼링하여 내부 어드레스 신호를 출력하는 어드레스 버 퍼; 내부 어드레스 신호의 위상을 검출하여 위상 검출신호를 출력하는 위상 검출부; 어드레스 천이 검출신호와 위상 검출신호의 비활성화시 내부 클럭신호에 동기하여 제 1출력 제어신호를 활성화시키고, 어드레스 천이 검출신호와 위상 검출신호의 활성화시 내부 클럭신호에 동기하여 제 2출력 제어신호를 활성화시키는 클럭신호 제어부; 제 1출력 제어신호의 활성화 구간동안 또는 제 2출력 제어신호의 활성화 구간동안 내부 어드레스 신호를 출력하는 클럭 선택수단; 및 클럭 선택수단의 출력을 일정시간 래치하여 내부 컬럼 어드레스를 출력하는 래치부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 셋업 타임 제어 장치에 관한 회로도이다.
본 발명은 어드레스 버퍼(10), 어드레스 천이 검출부(20), 메탈 루팅(30), 위상 검출부(40), 클럭신호 제어부(50), 클럭 선택부(60,70) 및 래치부(80)를 구비한다.
여기서, 어드레스 버퍼(10)는 외부 어드레스 패드(미도시)로부터 인가되는 입력 어드레스 Ain를 버퍼링한다. 그리고, 어드레스 천이 검출부(20)는 입력 어드레스 Ain의 천이 여부를 검출하여 어드레스 천이 검출신호 ATD1를 출력한다. 메탈루팅(30)은 어드레스 버퍼(10)의 출력인 버퍼링된 입력 어드레스를 내부 신호선들의 지연요소로 인한 딜레이 시간 동안 지연하여 내부 어드레스 신호 TLA를 내부 신호선으로 전달한다. 위상 검출부(40)는 메탈루팅(30)의 내부 어드레스 신호 TLA의 위상 변화를 검출하여 위상 검출신호 ATD2를 출력한다. 즉, 위상 검출부(40)는 내부 어드레스 신호 TLA가 하이 또는 로우 레벨로 천이하는 시점을 검출하여 위상 검출신호 ATD2를 출력한다.
클럭신호 제어부(50)는 인버터 IV4, 노아게이트 NOR1 및 낸드게이트 ND1를 구비한다. 여기서, 노아게이트 NOR1는 인버터 IV4에 의해 반전된 내부 클럭신호 RDWT와 어드레스 천이 검출신호 ATD1를 노아연산하여 제 1출력 제어신호 RDWT1를 출력한다. 그리고, 낸드게이트 ND1는 내부 클럭신호 RDWT와 위상 검출신호 ATD2 및 어드레스 천이 검출신호 ATD1를 낸드연산하여 제 2출력 제어신호 RDWT2를 출력한다.
또한, 클럭 선택부(60)는 인버터 IV5와 전송게이트 T2를 구비한다. 여기서, 전송게이트 T2의 PMOS 게이트에는 인버터 IV5의 출력이 인가되고, NMOS 게이트에는 제 1출력 제어신호 RDWT1가 인가된다. 따라서, 전송게이트 T2는 제 1출력 제어신호 RDWT1와, 인버터 IV5에 의해 반전된 제 1출력 제어신호 RDWT1의 상태에 따라 내부 어드레스 신호 TLA를 선택적으로 출력한다.
그리고, 클럭 선택부(70)는 인버터 IV6와 전송게이트 T3를 구비한다. 여기서, 전송게이트 T3의 NPMOS 게이트에는 인버터 IV6의 출력이 인가되고, PMOS 게이트에는 제 2출력 제어신호 RDWT2가 인가된다. 따라서, 전송게이트 T3는 제 2출력 제어신호 RDWT2와, 인버터 IV6에 의해 반전된 제 2출력 제어신호 RDWT2의 상태에 따라 내부 어드레스 신호 TLA를 선택적으로 출력한다.
래치부(80)는 인버터 IV7,IV8를 구비하여, 클럭 선택부(60,70)의 출력을 일정시간 래치한 후 컬럼 어드레스 CAO를 출력한다.
이러한 구성을 갖는 본 발명의 셋업 타임 제어 장치의 동작 과정을 도 4의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 어드레스 버퍼(10)는 입력 어드레스 Ain를 버퍼링하여 버퍼링된 입력 어드레스를 출력한다. 그리고, 어드레스 천이 검출부(20)는 입력 어드레스 Ain의 천이 여부를 검출하여 어드레스 천이 검출신호 ATD1를 출력한다.
이때, 입력 어드레스 Ain의 천이가 발생하지 않는 구간에서는 어드레스 천이 검출신호 ATD1와 위상 검출신호 ATD2가 로우 상태를 유지한다. 그리고, 메탈루팅(30)은 어드레스 버퍼(10)로부터 인가되는 버퍼링된 입력 어드레스를 내부 신호선들의 지연요소에 의한 딜레이 시간 동안 지연하여 내부 어드레스 TLA로 출력한다.
여기서, 내부 클럭신호 RDWT가 활성화될 경우 노아게이트 NOR1의 출력인 제 1출력 제어신호 RDWT1가 활성화된다. 이에 따라, 전송게이트 T2가 턴온되어, 제 1출력제어신호 RDWT1가 하이인 구간동안 내부 어드레스 신호 TLA가 출력된다. 이때, 위상 검출신호 ATD2가 로우일 경우 낸드게이트 ND1의 출력인 제 2출력 제어신호 RDWT2가 하이가 된다. 이에 따라, 전송게이트 T3는 턴오프 상태를 유지한다. 래치부(80)는 클럭 선택부(60)의 출력을 일정시간 래치하여 유효한 컬럼 어드레스 CAO를 출력한다.
한편, 입력 어드레스 Ain의 천이가 발생하는 구간에서 위상 검출부(40)는 메탈루팅(30)으로부터 인가된 내부 어드레스 TLA가 하이 또는 로우로 천이하는 시점의 위상 변화를 감지하여 위상 검출신호 ATD2가 로우에서 하이로 천이하게 된다. 즉, 내부 어드레스 TLA가 로우 상태로 입력되는 경우 하이로 천이하는 시점의 위상 변화를 감지하여 위상 검출신호 ATD2가 로우에서 하이로 천이하게 되고, 내부 어드레스 TLA가 하이 상태로 입력되는 경우 로우로 천이하는 시점의 위상 변화를 감지하여 위상 검출신호 ATD2가 로우에서 하이로 천이하게 된다.
또한, 위상 검출부(40)는 클록 iCLK 이후에 클록 (i+1)CLK가 입력되기 이전까지 내부 어드레스 TLA가 천이하지 않는 시점에서는 위상 검출신호 ATD2가 하이 레벨 상태를 그대로 유지한다.
이후에, 메탈루팅(30)의 딜레이 시간 이후에 내부 어드레스 TLA가 하이 또는 로우로 천이하는 시점의 위상 변화를 다시 감지하여 위상 검출신호 ATD2가 하이에서 로우로 천이하게 된다. 즉, 내부 어드레스 TLA가 로우 상태일 경우 하이로 천이하는 시점의 위상 변화를 감지하여 위상 검출신호 ATD2가 하이에서 로우로 천이하게 되고, 내부 어드레스 TLA가 하이 상태일 경우 로우로 천이하는 시점의 위상 변화를 감지하여 위상 검출신호 ATD2가 하이에서 로우로 천이하게 된다.
이때, 입력 어드레스 Ain가 (A)에서 (B)로 천이하는 구간에서는 어드레스 천이 검출신호 ATD1가 하이로 천이한다. 그리고, 어드레스 천이 검출신호 ATD1가 하이로 천이한 이후에 위상 검출신호 ATD2가 하이로 천이한다.
여기서, 내부 클럭신호 RDWT가 활성화될 경우 노아게이트 NOR1의 출력인 제 1출력 제어신호 RDWT1가 활성화된다. 이에 따라, 전송게이트 T2가 턴온되어, 제 1출력제어신호 RDWT1가 하이인 구간동안 내부 어드레스 신호 TLA가 출력된다. 이때, 위상 검출신호 ATD2가 로우일 경우 낸드게이트 ND1의 출력인 제 2출력 제어신호 RDWT2가 하이가 된다. 이에 따라, 전송게이트 T3는 턴오프 상태를 유지한다. 래치부(80)는 클럭 선택부(60)의 출력을 일정시간 래치하여 유효한 컬럼 어드레스 CAO를 출력한다.
한편, 입력 어드레스 Ain의 천이가 발생하는 구간에서 위상 검출부(40)는 메탈루팅(30)으로부터 인가된 내부 어드레스 TLA가 하이 또는 로우로 천이하는 시점의 위상 변화를 감지하여 위상 검출신호 ATD2가 로우에서 하이로 천이하게 된다. 즉, 내부 어드레스 TLA가 로우 상태로 입력되는 경우 하이로 천이하는 시점의 위상 변화를 감지하여 위상 검출신호 ATD2가 로우에서 하이로 천이하게 되고, 내부 어드레스 TLA가 하이 상태로 입력되는 경우 로우로 천이하는 시점의 위상 변화를 감지하여 위상 검출신호 ATD2가 로우에서 하이로 천이하게 된다.
또한, 위상 검출부(40)는 클록 iCLK 이후에 클록 (i+1)CLK가 입력되기 이전까지 내부 어드레스 TLA가 천이하지 않는 시점에서는 위상 검출신호 ATD2가 하이 레벨 상태를 그대로 유지한다.
이후에, 메탈루팅(30)의 딜레이 시간 이후에 내부 어드레스 TLA가 하이 또는 로우로 천이하는 시점의 위상 변화를 다시 감지하여 위상 검출신호 ATD2가 하이에서 로우로 천이하게 된다. 즉, 내부 어드레스 TLA가 로우 상태일 경우 하이로 천이하는 시점의 위상 변화를 감지하여 위상 검출신호 ATD2가 하이에서 로우로 천이하게 되고, 내부 어드레스 TLA가 하이 상태일 경우 로우로 천이하는 시점의 위상 변화를 감지하여 위상 검출신호 ATD2가 하이에서 로우로 천이하게 된다.
이때, 입력 어드레스 Ain가 (A)에서 (B)로 천이하는 구간에서는 어드레스 천이 검출신호 ATD1가 하이로 천이한다. 그리고, 어드레스 천이 검출신호 ATD1가 하이로 천이한 이후에 위상 검출신호 ATD2가 하이로 천이한다.
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여기서, 내부 클럭신호 RDWT가 활성화될 경우 낸드게이트 ND1의 출력인 제 2출력 제어신호 RDWT2가 로우가 된다. 이에 따라, 전송게이트 T3가 턴온되어, 제 2출력제어신호 RDWT2의 활성화 시점에 내부 어드레스 신호 TLA가 출력된다. 래치부(80)는 클럭 선택부(70)의 출력을 일정시간 래치하여 유효한 컬럼 어드레스 CAO를 출력한다.
이때, 위상 검출신호 ATD2가 하이로 천이하면, 노아게이트 NOR1의 출력인 제 1출력 제어신호 RDWT1가 비활성화된다. 이에 따라, 전송게이트 T2는 턴오프 상태를 유지한다.
따라서, 내부 어드레스 신호 TLA가 내부 신호선의 증가로 인하여 지연될 경우, 위상 검출신호 ATD2에 의해 내부 어드레스 신호 TLA의 출력을 제어함으로써 셋업 타임의 마진을 자동으로 제어할 수 있게 된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명은 입력 어드레스의 위상 변화를 검출하여 클럭에 동기된 내부 클럭 신호를 제어함으로써 래치 회로의 셋업 마진을 자동으로 조정하고 글리치 현상을 방지할 수 있도록 하는 효과를 제공한다.
Claims (5)
- 입력 어드레스의 천이 여부를 검출하여 어드레스 천이 검출 신호를 출력하는 어드레스 천이 검출부;상기 입력 어드레스를 버퍼링하여 내부 어드레스 신호를 출력하는 어드레스 버퍼;상기 내부 어드레스 신호의 위상을 검출하여 위상 검출신호를 출력하는 위상 검출부;상기 어드레스 천이 검출신호와 상기 위상 검출신호의 비활성화시 내부 클럭신호에 동기하여 제 1출력 제어신호를 활성화시키고, 상기 어드레스 천이 검출신호와 상기 위상 검출신호의 활성화시 상기 내부 클럭신호에 동기하여 제 2출력 제어신호를 활성화시키는 클럭신호 제어부;상기 제 1출력 제어신호의 활성화 구간동안 또는 상기 제 2출력 제어신호의 활성화 구간동안 상기 내부 어드레스 신호를 출력하는 클럭 선택수단; 및상기 클럭 선택수단의 출력을 일정시간 래치하여 내부 컬럼 어드레스를 출력하는 래치부를 구비함을 특징으로 하는 셋업 타임 제어 장치.
- 제 1항에 있어서, 상기 클럭신호 제어부는상기 어드레스 천이 검출신호와 반전된 상기 내부 클럭신호를 논리연산하여 상기 제 1출력 제어신호를 제어하는 제 1논리수단; 및상기 내부 클럭신호와 상기 어드레스 천이 검출신호 및 상기 위상 검출신호를 논리연산하여 상기 제 2출력 제어신호를 제어하는 제 2논리수단을 구비함을 특징으로 하는 셋업 타임 제어 장치.
- 제 2항에 있어서, 상기 제 1논리수단은 노아게이트임을 특징으로 하는 셋업 타임 제어 장치.
- 제 2항에 있어서, 상기 제 2논리수단은 낸드게이트임을 특징으로 하는 셋업 타임 제어 장치.
- 제 1항에 있어서, 상기 클럭선택수단은상기 제 1출력 제어신호의 상태에 따라 상기 내부 어드레스 신호를 선택적으로 출력하는 제 1전송게이트; 및상기 제 2출력 제어신호의 상태에 따라 상기 내부 어드레스 신호를 선택적으로 출력하는 제 2전송게이트를 구비함을 특징으로 하는 셋업 타임 제어 장치.
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| KR19980052695A (ko) * | 1996-12-24 | 1998-09-25 | 김광호 | 반도체 메모리 장치의 데이터 출력버퍼 제어회로 |
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| KR20060082324A (ko) | 2006-07-18 |
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