KR100515073B1 - 효율적으로 데이터 셋업타임을 조정할 수 있는 반도체메모리 장치 및 그 구동 방법 - Google Patents

효율적으로 데이터 셋업타임을 조정할 수 있는 반도체메모리 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명은 OCD 조정 모드시 입력되는 데이터의 입력타이밍을 이용하여 데이터 입력 셋업타이밍을 조절할 수 있는 메모리 장치 및 그 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 데이터스트로브 신호에 동기되어 입력되는 데이터를 타이밍 조절하여 출력하기 위한 데이터 입력부; 및 OCD 조정모드시에 상기 데이터 입력부에 입력되는 OCD 제어코드용 데이터의 입력 타이밍을 감지하여, 상기 데이터 입력부의 데이터 출력타이밍을 제어하기 위한 제1 셋업타임 제어부를 구비하는 동기식 메모리 장치를 제공한다. 또한 본 발명은 데이터스트로브 신호에 동기되며, OCD 조정모드를 위해 데이터 입력부로 입력되는 OCD 제어코드의 입력타이밍을 감지하는 단계; 및 감지된 상기 OCD 제어코드의 입력타이밍을 이용하여 상기 데이터 입력부의 데이터 셋업타이밍을 조정하는 단계를 포함하는 동기식 메모리 장치의 구동방법을 제공한다.

Description

효율적으로 데이터 셋업타임을 조정할 수 있는 반도체 메모리 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE FOR CALIBRATING SETUP-TIME OF DATA EFFICIENTLY AND METHOD FOR OPERATING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터 셋업타임을 효율적으로 조정할 수 있는 디디알 메모리 장치에 관한 것이다.
반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(Double Data Rate,DDR) 동기식 메모리 장치가 제안되었다.
디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.
그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 동기식 메모리 장치에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다.
만약 클럭의 주기(cycle)가 10nsec 정도라면 상승 및 하강시의 시간(약 0.5×4=2)과 그 밖의 스펙을 맞추기 위한 시간 등을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리를 메모리 장치의 내부에서 수행하기에는 기술적으로 역부족이다.
메모리 장치는 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징에지 및 폴링에지에서 데이터를 입출력시키고, 실질적으로 메모리 장치 내부에서는 클럭의 한쪽 에지에 동기되는 두 개의 데이터를 처리하게 된다.
따라서 디디알 메모리 장치의 데이터 입력부는 외부에서 클럭신호의 라이징에지와 폴링에지에 입력되는 데이터를 프리패치하고 정렬한 다음, 클럭신호의 한 주기에 한번씩 코어영역으로 출력하는 역할을 하게 된다.
한편, 디디알 메모리 장치의 데이터 전송속도를 보다 더 빠르게 하기 위해 여러가지 새로운 개념이 추가되고 있는데, 세계반도체표준협회 또는 국제반도체표준협의기구라고 하는 단체인 JEDEC(Joint Electron Device Engineering Council)에서 제안한 디디알2 동기식 메모리 장치의 스펙에는 디디알 메모리 장치에서 데이터를 출력하는 출력부의 임피던스(impedance)를 조정할 수 있는 Off Chip Driver(이하 OCD라 함) 조정 컨트롤(calibration control)이라는 개념이 있다.
OCD 조정 컨트롤은 데이터를 출력하는 출력드라이버의 임피던스를 조정하기 위해 추가적으로 회로를 구비하여, 칩셋등의 외부장치에서 메모리 장치의 출력드라이버에 흐르는 전압 또는 전류를 측정해서 현재 시스템에서 최적이 되는 출력드라이버의 임피던스를 찾고, 메모리 장치의 출력드라이버의 임피던스를 조정하는 것을 말한다.
이를 위해서 디디알2 동기식 메모리 장치는 데이터 출력드라이브에 임피던스를 조정할 수 있는 OCD 제어부를 추가로 구비하게 된다.
도1은 디디알 동기식 메모리 장치와 칩셋간의 데이터 입출력을 보여주는 블럭구성도이다.
도1을 참조하여 살펴보면, 통상적으로 디디알 동기식 메모리 장치는 칩셋(chipset)과 데이터 인터페이싱(interfacing)을 하게 되는데, 메모리 장치는 칩셋으로부터 다수의 명령어 입력핀(/CS, /WE, CK, /CK,...)을 통해 명령어신호를 입력받고, 다수의 어드레스신호 입력핀(A0 ~ A15)을 통해 어드레스를 입력받는다.
또한, 다수의 데이터핀(DQ0~DQ15)을 통해 메모리 장치와 칩셋간에 데이터를 주고 받는다. 하나의 데이터핀(예컨대 DQ0)에는 데이터를 입력받아 버퍼링하여 메모리 코어영역으로 전달하는 데이터 입력버퍼(20)와, 메모리코어영역으로부터 전달되는 데이터를 외부로 출력하는 데이터 출력드라이버(30)가 연결되어 있다.(A영역 참조)
한편, 디디알 동기식 메모리 장치는 데이터스트로브 신호 입출핀(DQS,/DQS)를 통해 입력되는 데이터스트로브 신호(DQS)와 그 반전신호(/DQS)에 각각 동기되어 칩셋으로부터 데이터를 입력받고, 외부로 데이터를 출력할 때에도 내부에서 생성된 데이터스트로브 신호를 데이터스트로브 신호 입출핀(DQS,/DQS)를 통해 출력되는 데이터스트로브 신호와 그 반전신호(/DQS)에 각각 동기시켜 데이터를 출력시킨다.
도2는 종래기술에 의한 디디알 동기식 메모리 장치를 보여주는 블럭구성도이다.
도2를 참조하여 살펴보면, 종래기술에 의한 디디알 동기식 메모리 장치는 데이터 입출력패드(DQ pad)를 통해 입력되는 데이터(Data)를 버퍼링하여 전달하는 데이터 입력버퍼(10)와. 데이터스트로브 신호 입출력핀(DQS pad)을 통해 입력되는 데이터스트로브 신호(DQS)를 이용하여 얼라인신호(DQS_align)를 생성하여 출력하는 데이터스트로브 신호 입력버퍼(50)와, 데이터 입력버퍼(10)에 의해 버퍼링된 데이터를 얼라인신호(DQS_align)에 의해 얼라인시킨 데이터(D_align)로 출력하는 데이터 얼라인부(20)와, 다수의 단위셀을 구비하여 얼라인된 데이터를 입력받아 선택된 단위셀에 저장하는 메모리 코어영역(30)과, 메모리 코어영역으로 출력되는 출력데이터(D_out)를 입력받아 데이터 입출력패드(DQ_pad)로 출력하는 데이터 출력드라이버(40)와, 칩셋으로 부터오는 OCD 제어코드에 따라 데이터 출력드라이버의 출력임피던스를 조정하기 위한 OCD 제어부(50)을 구비한다.
도3a는 도2에 도시된 메모리 장치에서 OCD 동작모드중 데이터 출력임피던스를 측정하는 동작을 나타내는 파형도이고, 도3b는 도2에 도시된 메모리 장치에서 OCD 동작모드중 데이터 출력임피던스를 조정하는 동작을 나타내는 파형도이다.
이하에서는 도1, 도2, 도3a 및 도3b를 참조하여 종래기술에 의한 디디알 동기식 메모리 장치의 OCD 동작에 대하여 살펴본다. OCD 조정컨트롤이라는 것은 메모리 장치의 데이터 출력버퍼에 대한 출력임피던스를 최적으로 조절하는 것이다.
OCD 조정컨트롤을 위해서는 데이터 출력버퍼의 출력임피던스를 측정하는 측정모드와, 데이터 출력버퍼의 출력임피던스를 조정하는 조정모드가 있다.
먼저, 측정모드에서는 데이터 출력드라이버(40)에서는 하이레벨의 신호 또는 로우레벨의 신호를 출력하고, 칩셋에서는 데이터 출력드라이버의 출력임피던스를 측정하게 된다. 데이터 출력드라이버(40)에서 하이레벨의 신호를 출력하는 모드를 Drive1 모드라 하고 로우레벨의 신호를 출력하는 모드를 Drive0모드라고 한다. 도3a에 측정모드에 관한 동작이 나타나 있다.
이어서 조정모드에서는 측정모드에서 측정된 임피던스를 바탕으로, 칩셋에서는 데이터 출력드라이버의 임피던스값을 조정하기 위해 4비트의 코드신호를 데이터입력버퍼(10)로 입력시킨다.
이어서 데이터 얼라인부(20)에 의해 OCD 제어코드로 얼라인되어 OCD 제어부로(50)로 출력된다.
이어서 OCD 제어부(50)는 OCD 제어코드를 디코딩하여 데이터 출력드라이버(40)의 출력임피던스를 조정하게 된다. 데이터 출력드라이버(40)의 임피던스 조정은 각각 풀업드라이버와 풀다운드라이버에 다수의 모스트랜지스터를 병렬로 연결하고, 기본적으로 일정한 수의 모스트랜지스터를 턴온시킨 다음, 디코딩된 OCD 제어코드에 따라 턴온되는 모스트랜지스터의 수를 조정함으로서 이루어진다. 데이터 출력드라이버의 풀다운 드라이버와 풀업드라이버에서 턴온되는 모스트랜지스터의 수를 조정하고 나면, OCD 조정모드가 해제된다.
한편, 디디알 동기식 메모리 장치는 데이터를 입력받을 때 데이터스트로브 신호에 동기시켜 입력받게 된다. 동작클럭의 상승에지와 하강에지에 모두 동작클럭에 동기시켜 데이터를 입력받기에는 타이밍 마진이 부족하여 먼저 DQS 신호(DQS)에 동기시켜 데이터를 입력받고, 내부적으로 동작클럭에 다시 동기시키고 있다.
또한, 디디알 동기식 메모리 장치는 내부적으로 2비트의 데이터신호 또는 4비트의 데이터신호를 동시에 처리하고 있는데, 데이터 얼라인부에서는 연속해서 입력되는 데이터를 얼라인 신호(DQS_align)에 의해 얼라인시킨 다음 메모리 코어영역(30)으로 출력한다.
기술이 발달하면서 메모리 장치가 점점 더 고속으로 동작하게 되므로 해서, 동작클럭의 주파수도 점점 더 고주파수가 되고, 이로 인하여 DQS 신호의 한주기도 점점 더 짧아지고 있다.
따라서 메모리 장치가 외부에 데이터를 입력받는 셋업타이밍도 점점 더 줄어들게 되고 있다. 셋업타이밍이란 DQS 신호에 대하여 데이터가 안정적으로 입력되야 하는 타이밍 마진을 말하는 것이다. 즉, 셋업타이밍 내에 데이터가 데이터입력버퍼(10)로 입력되어야 메모리 장치가 안정적으로 데이터를 입력받게 처리할 수 있는 것이다.
설계시 예정된 셋업 타이밍대로 메모리 장치가 동작한다고 하더라도, 외부에서 입력되는 데이터의 입력타이밍은 메모리 장치가 적용되는 시스템에 따라 달라질수 있다. 이렇게 되면, 메모리 장치의 셋업타이밍 내에 데이터가 안정적으로 입력될 수 없다. 또한, 내부적으로 데이터 입력버퍼등의 제조 및 설계상태에 따라서도 입력버퍼의 셋업타이밍이 달라질 수 있다.
본 발명은 OCD 조정 모드시 입력되는 데이터의 입력타이밍을 이용하여 데이터 입력 셋업타이밍을 조절할 수 있는 메모리 장치 및 그 방법을 제공함을 목적으로 한다.
상기의 과제를 해결하기 위한 본 발명은 데이터스트로브 신호에 동기되어 입력되는 데이터를 타이밍 조절하여 출력하기 위한 데이터 입력부; 및 OCD 조정모드시에 상기 데이터 입력부에 입력되는 OCD 제어코드용 데이터의 입력 타이밍을 감지하여, 상기 데이터 입력부의 데이터 출력타이밍을 제어하기 위한 제1 셋업타임 제어부를 구비하는 동기식 메모리 장치를 제공한다.
또한 본 발명은 데이터스트로브 신호에 동기되며, OCD 조정모드를 위해 데이터 입력부로 입력되는 OCD 제어코드의 입력타이밍을 감지하는 단계; 및 감지된 상기 OCD 제어코드의 입력타이밍을 이용하여 상기 데이터 입력부의 데이터 셋업타이밍을 조정하는 단계를 포함하는 동기식 메모리 장치의 구동방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 바람직한 실시예에 따른 동기식 메모리 장치를 나타내는 블럭구성도이다.
도4를 참조하여 살펴보면, 본 발명의 바람직한 실시예에 따른 동기식 메모리 장치는 데이터스트로브 신호(DQS)에 동기되어 데이터 패드(DQ pad)를 통해 입력되는 데이터(Data)를 타이밍 조절하여 출력하기 위한 데이터 입력부(100)와, OCD 조정모드시에 데이터 입력부(100)에 입력되는 OCD 제어코드용 데이터(OCD_D)의 입력 타이밍을 감지하여, 데이터 입력부(100)에서 출력되는 데이터의 출력타이밍을 제어하기 위한 제1 셋업타임 제어부(200)를 구비한다.
제1 셋업타임 제어부(200)는 데이터 입력부(100)에 OCD 제어코드용 데이터(OCD_D)가 입력되는 타이밍에 대응하는 데이터스트로브 신호(DQS)의 입력타이밍을 감지하여 선택적으로 활성화되는 다수의 제1 타이밍 감지신호(A2~D2)를 출력한다. 데이터 입력부(100)의 데이터 출력타이밍은 다수의 제1 타이밍 감지신호(A2~D2)에 대응하여 제어된다.
제1 셋업타임 제어부(200)은 OCD 조정 동작을 제어하기 위한 OCD 제어부(700)에서 출력되며 OCD 조정동작이 수행되는 동안 활성화되는 OCD 제어신호(OCD_ADJ)에 의해 인에이블된다.
또한 본 실시예에 따른 동기식 메모리 장치는 DQS 입력패드(DQS pad)를 통해 입력되는 데이터스트로브 신호(DQS)를 이용하여 데이터 얼라인 신호를 생성하여 출력하는 데이터스트로브 신호 입력부(300)와, 제1 타이밍 감지신호(A2~D2)에 대응하여 데이터 얼라인 신호(DQS_align)의 출력타이밍을 제어하기 위한 제2 셋업타임 제어부(400)를 더 구비한다.
또한 본 실시예에 따른 동기식 메모리 장치는 데이터 얼라인 신호(DQS_align)에 동기시켜 데이터 입력부(100)에서 연속해서 출력되는 데이터신호(Data_D)를 얼라인하여 메모리 코어영역(600)으로 출력하기 위한 위한 데이터 얼라인부(500)를 더 구비한다.
도5는 도4에 도시된 데이터 입력부(100)를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 데이터 입력부(100)는 입력되는 데이터(Data)를 버퍼링하여 출력하는 입력버퍼(110)와, 입력버퍼(110)에서 출력되는 데이터신호를 소정의 제1 내지 제3 지연시간만큼 각각 지연시켜 출력하는 제1 지연부(130)와, 입력버퍼(110)에서 출력되는 신호(D_in)와 제1 내지 제3 지연시간(t1,t2,t3)만큼 지연되어 출력되는 데이터신호(D_in1~ Din3)를 데이터스트로브 신호(DQS)에 대한 데이터신호(Data)의 셋업타임에 대응하는 타이밍만큼 각각 지연시켜 제1 내지 제4 지연된 데이터신호(D_b0~ D_b3)로 출력하는 제2 지연부(140)와, 다수의 제1 타이밍 제어신호(A2~D2)에 응답하여 입력버퍼(100)에서 출력되는 데이터신호(D_in)와 제1 내지 제3 지연시간(t1,t2,t3)만큼 지연되어 출력되는 데이터신호(D_b0~ D_b3)를 선택적으로 출력하기 위한 데이터전달부(120)와, 데이터전송부(120)에서 출력되는 데이터신호를 버퍼링하여 출력하는 출력버퍼(150)를 구비한다.
제1 지연부(130)는 직렬연결된 단위딜레이(131 ~ 133)을 구비하여 각각 데이터신호(D_in)을 소정의 단위시간만큼 지연시켜 데이터신호(D_in1~ Din3)로 출력한다.
제2 지연부(144)는 입력버퍼(110)에서 출력되는 신호(D_in)와 제1 내지 제3 지연시간(t1,t2,t3)만큼 지연되어 출력되는 데이터신호(D_in1~ Din3)를 데이터스트로브 신호(DQS)에 대한 데이터신호(Data)의 셋업타임에 대응하는 타이밍만큼 각각 지연시켜 출력하기 위한 다수의 타겟딜레이(141~144)를 구비한다.
데이터전달부(120)는 선택적으로 활성화되는 다수의 제1 타이밍 제어신호(A2~D2)에 의해 턴온되어, 데이터신호(D_in)와 제1 내지 제3 지연시간(t1,t2,t3)만큼 지연되어 출력되는 데이터신호(D_b0~ D_b3)중 하나를 전달하기 위한 전송게이트(T1 ~ T4)를 구비한다.
도6은 도4에 도시된 제1 셋업타임 제어부(200)를 나타내는 회로도이다.
도6을 참조하여 살펴보면, 제1 셋업타임 제어부(200)는 입력버퍼(110)에서 출력되는 데이터 신호(D_in)와 제1 내지 제4 지연된 데이터신호(D_b0 ~ D_b3)의 간격에 대응하는 구간만큼을 각각 펄스구간으로 가지는 제1 내지 제4 펄스신호(A~D)를 생성하여 출력하는 셋업타임 감지용 펄스생성부(210)와, OCD 조정 모드에서 활성화되는 OCD 제어신호(OCD_ADJ)에 인에이블되며, 데이터스트로브 신호(DQS)가 입력되는 타이밍을 제1 내지 제4 펄스신호(A~D)의 펄스구간을 비교하여 선택적으로 활성화되는 제1 타이밍감지신호(A2~D2)를 출력하는 타이밍 감지부(220)를 구비한다.
펄스구간 생성부(210)는 일측으로는 입력버퍼(110)에서 출력되는 데이터 신호(D_in)를 각각 입력받고, 타측으로는 제1 내지 제4 지연된 데이터신호(D_b0 ~ D_b3)를 각각 타측으로 입력받아 제1 내지 제4 펄스신호(A~D)를 출력하는 제1 내지 제4 배타적 논리합게이트(EX-NOR1 ~ EX-NOR4)를 구비한다.
타이밍감지부(220)는 제1 내지 제4 펄스신호(A~D)중 하나의 펄스신호를 입력받아, 입력되는 펄스신호의 활성화구간동안 데이터스트로브 신호(DQS)의 입력 타이밍이 포함되면, 출력신호(A1~D1)를 활성화시켜 출력하는 제1 내지 제4 단위 타이밍감지부(221~224)와, 단위 타이밍감지부(221~224)에서 출력되는 신호를 입력받아 선택적으로 활성화되는 제1 타이밍 제어신호(A2~D2)를 출력하는 타이밍감지신호 출력부(225)를 구비한다.
제1 단위 타이밍 감지부(221)는 데이터스트로브 신호(DQS_IN)의 입력타이밍에 제1 내지 제4 펄스신호(A~D)중 하나를 입력받아 전달하기 위한 타이밍감지신호 입력부(221_1)와, OCD 제어신호(OCD_ADJ)에 턴온되어 타이밍감지신호 입력부(2221_1)의 출력을 전달하기 위한 타이밍감지신호 전달용 전송게이트(T5)와,전송게이트(T5)에서 전달되는 신호를 래치하여 출력하기 위한 래치(221_2)를 구비한다.
타이밍감지신호 입력부(221_1)는 데이터스트로브신호(DQS_IN)에 인에이블되어, 입력되는 펄스신호(A)를 정입력단(+)으로 입력받고, 기준신호(VREF)를 부입력단(-)으로 입력받는 연산증폭기를 구비한다.
타이밍감지신호 출력부(221_2)는 다수의 단위타이밍 감지에서 출력되는 신호중 첫번째로 활성화된 출력신호에 대응하는 제1 타이밍감지신호만을 활성화시켜 출력하도록 회로 구성되어 있다. 예를 들어 출력신호(B2,C2,D2)가 하이레벨로 활성화되면, 제1 타이밍 감지신호(B2)만을 하이레벨로 활성화시켜서 출력한다.
도7은 도4에 도시된 데이터스트로브 신호 입력부(400)를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 데이터스트로브 신호 입력부(300)는 입력되는 데이터스트로브 신호(DQS)를 버퍼링하여 제1 데이터스트로브 신호(DQS_IN)로 출력하는 데이터스트로브 신호용 입력버퍼(310)와, 입력버퍼(310)에서 출력되는 제1 데이터스트로브 신호(DQS_IN)를 소정의 제4 내지 제6 지연시간(t4,t5,t6)만큼 각각 지연시킨 제2 내지 제4 데이터스트로브 신호(DQS_b1,DQS_b2,DQS_b3)를 생성하여 출력하는 제3 지연부(320)와, 제2 셋업타임 제어부(400)에서 출력되며, 선택적으로 활성화되는 다수의 제2 타이밍 제어신호(A4~D4)에 의해 제1 내지 제4 데이터스트로브 신호(DQS_IN, DQS_b1, DQS_b2, DQS_b3)중 하나를 전달하기 위한 데이터스트로브신호 전달부(330)와, 데이터스트로브신호 전달부(330)에서 전달되는 데이터스트로브신호를 버퍼링하여 데이터얼라인 신호(DQS_align)로 출력하는 데이터스트로브 신호용 출력버퍼(340)를 구비한다.
데이터스트로브신호 전달부(330)는 다수의 제2 타이밍 제어신호(A4~D4)에 의해 각각 턴온되어 제1 내지 제4 데이터스트로브 신호(DQS_IN, DQS_b1, DQS_b2, DQS_b3)를 전달하기 위한 전송게이트(T9 ~ T12)를 구비한다.
제3 지연부(320)는 직렬연결된 DQS신호용 타겟딜레이(131 ~ 133)을 구비하여, 제1 데이터스트로브 신호(DQS_IN)를 제4 내지 제6 지연시간(t4,t5,t6)만큼 지연시켜 제2 내지 제4 데이터스트로브 신호(DQS_b1, DQS_b2, DQS_b3)를 출력한다.
도8은 도4에 도시된 제2 셋업타임 제어부(400)를 나타내는 회로도이다.
도8을 참조하여 살펴보면, 제2 셋업타임 제어부(300)는 다수의 제1 타이밍 감지신호(A2~D2)가 모두 비활성화인 상태를 감지하여 인에이블신호(EN)를 출력하는 데이터스트로브 조정 인에이블부(410)와, OCD 제어신호(OCD_ADJ)에 인에이블되며, 제1 내지 제4 펄스신호(A~D)중에서 선택된 펄스신호(예를 들어 제2 펄스신호(B))와 제2 내지 제4 데이터스트로브 신호(DQS_b1 ~ DQS_b3)의 타이밍을 각각 비교하기 위한 단위 타이밍 감지부(420~440)와, 인에이블신호(EN)에 인에이블되어 단위 타이밍 감지부에서 출력되는 신호(420~440)를 조합하여 선택적으로 활성화되는 제2 타이밍감지신호(A4~D4)를 출력하는 타이밍감지신호 출력부(450)를 구비한다.
단위 타이밍 감지부(420)는 다수의 지연된 데이터스트로브 신호중 하나(DQS_B1)의 입력타이밍에 펄스신호(B)를 입력받기 위한 타이밍 감지신호 입력부(421)와, OCD 제어신호에 턴온되어 타이밍감지신호 입력부(421)의 출력을 전달하기 위한 타이밍감지신호 전달용 전송게이트(T13)와, 전송게이트(T13)의 출력을 래치하기 위한 래치(422)를 구비한다.
타이밍감지신호 입력부(421)는 제2 데이터스트로브 신호(DQS_b1)에 인에이블되어, 펄스신호(A~D)중 선택된 하나의 펄스신호(B)를 정입력단(+)으로 입력받고, 기준신호(VREF)를 부입력단(-)으로 입력받는 연산증폭기(431)를 구비한다.
데이터스트로브 조정 인에이블부(410)는 제1 타이밍감지신호(A1~D1)를 입력받아 인에이블신호(EN)를 출력하는 노어게이트를 구비한다.
이상에서 살펴본 바와 같이 본 실시예에 따른 동기식 메모리 장치는 OCD 조정모드에 입력되는 OCD 제어코드(OCD_D)가 데이터입력부(100)에 입력되는 타이밍을 감지하여 데이터 입력셋업타이밍을 조정하게 된다.
OCD 조정모드란 디디알 동기식 메모리 장치에서 데이터 출력버퍼에 대한 임피던스를 조정하는 초기 셋팅모드를 말하는 것이다. 전술한 바와 같이 OCD 측정모드에서 메모리 장치의 데이터 출력부에 대한 임피던스를 측정하여 현재 적용된 시스템에 맞는 최적의 임피던스값을 찾고, OCD 조정모드에서는 찾은 임피던스값으로 데이터 출력부의 임피던스를 조정하는 동작모드이다.
OCD 조정모드에서 4비트의 OCD 제어코드(OCD_D)가 데이터 입력부로 입력이 되는데, 이 때 입력되는 OCD 제어코드(OCD_D)도 디디알 동기식 메모리 장치에서 통상적으로 데이터를 입력받을 때와 마찬가지로 데이터스트로브신호(DQS)에 동기되어 입력받는다. 동기식 메모리 장치의 OCD 제어부(700)에서는 OCD 제어코드(OCD_D)를 입력받아 디코딩하여 데이터 출력부의 임피던스를 조정하게 된다.
본 실시예에 따른 동기식 메모리 장치는 OCD 조정모드에서 데이터스트로브신호(DQS)가 입력되는 타이밍과 OCD 제어코드(OCD_D)가 입력되는 타이밍을 비교하여 최적의 셋업타임을 찾고, 찾은 셋업타임에 따라 데이터입력부(100)의 셋업타임을 조정하게 된다.
여기서 셋업타임이란 데이터가 데이터입력부(100)로 입력되는 입력시간부터 데이터스트로브신호(DQS)가 천이되는 타이밍까지의 시간을 말한다.
데이터스트로브 신호(DQS)에 동기시켜 데이터를 입력받는 디디알 동기식 메모리 장치는 데이터스트로브 신호(DQS)가 천이되는 타이밍에 데이터입력부로 입력되는 데이터를 내부회로인 데이터 얼라인부(500)로 전달하게 된다.
그러므로 셋업타임이란 메모리 장치의 내부로 데이터를 안정적으로 전달하기 위해서, 데이터스트로브 신호가 천이되는 타이밍 이전 일정시간 동안에 데이터입력부(100)로 데이터가 입력되어야 하는 최소한의 시간이다.
스펙(SPEC)에 맞게 셋업타임을 가지도록 메모리 장치의 데이터 입력부가 설계되지만, 메모리 장치와 데이터를 주고받는 외부 반도체 장치의 상태나, 동작시의 구동전압의 상태, 제조시 공정조건등에 따라 실제 시스템에 메모리 장치가 적용될 때에는 메모리 장치의 데이터 입력부가 셋업타임이 변할 수 있다.
본 실시예에 따른 동기식 메모리 장치는 데이터억세스 동작을 수행하기 전에 데이터 출력부의 출력임피던스를 조정하기 위해서 OCD 조정모드에서 입력되는 OCD 제어코드의 입력타이밍을 데이터스트로브 신호(DQS)의 입력타이밍과 비교하여 감지하고, 데이터 입력부의 데이서 셋업타임을 조정하게 되는 것이다.
따라서 데이터억세스 수행전에 디디알 동기식 메모리 장치에서 수행되는 OCD 조정모드를 이용하여 데이터 입력부의 셋업타임을 조정할 수 있기 때문에 데이터 입력부의 셋업타임을 조정하기 위한 별도의 동작이 필요없기 때문에 효율적으로 데이터 입력부의 셋업타임을 저정할 수 있다. 즉, 본 실시예에 따른 반도체 메모리 장치는 데이터 입력부의 셋업타임을 조정하기 위해 테스트용 데이터를 외부로 부터 별도로 입력받을 필요도 없고, 이로 인하여 추가적인 셋업타임 조정모드를 가질 필요도 없는 것이다.
계속해서 본 실시예에 따른 메모리 장치가 효율적으로 데이터 셋업타임을 조정하는 동작에 대하여 자세히 살펴본다.
데이터 셋업타임을 조정하는 동작은 크게 2가지로 나누어지는데, 첫번째 셋업타임 조정동작은 데이터 입력부(100)로 입력되는 OCD 제어코드(OCD_D)의 입력타이밍이 데이터스트로브 신호 입력부(300)로 입력되는 데이터스트로브 신호(DQS)의 입력타이밍보다 빠른 경우에는 데이터 입력부(100)에 입력되어 전달되는 데이터의 출력타이밍을 소정시간 지연시킴으로 셋업타임을 조정하는 것이다.
두번째 셋업타임 조정동작은 OCD 제어코드(OCD_D)의 입력타이밍이 데이터스트로브 신호(DQS)의 입력타이밍보다 늦은 경우에 데이터스트로브 신호 입력부(300)에서 출력되는 데이터 얼라인신호(DQS_align)의 출력타이밍을 소정시간 지연시켜 셋업타임을 조정하는 것이다. 첫번째 셋업타임 조정을 위해서 제1 셋업타임 제어부(200)가 구비되고, 두번째 셋업타임 조정을 위해서 제2 셋업타임 제어부(400)가 구비된다.
도9는 도4의 메모리 장치에서 데이터신호가 데이터스트로브 신호보다 빠르게 입력될 때 데이터 셋업타임을 조정하는 동작을 나타내는 파형도이다.
도4 내지 도9를 참조하여 첫번째 셋업타임 조정동작에 대하여 살펴본다.
먼저, OCD 조정모드를 위해 데이터 입력버퍼로 입력되는 OCD 제어코드(OCD_D)의 입력타이밍을 감지한다.
OCD 제어코드(OCD_D)의 입력타이밍을 감지하기 과정을 자세히 살펴보면, 데이터입력부(100)의 데이터 입력버퍼(110)는 입력된 OCD 제어코드(OCD_D)를 버퍼링하여 출력한다.
이어서 제1 지연부(130)는 구비한 단위딜레이(131,132,133)에 의해 입력버퍼(110)에서 출력되는 신호(D-in)를 제1 내지 제3 지연시간(t1,t2,t3)만큼 지연시켜 출력한다.
이어서 제2 지연부(140)는 구비되는 타겟 딜레이(141~144)에 의해 입력버퍼(110)에서 출력되는 신호(D-in)와 제1 내지 제3 지연시간(t1,t2,t3)만큼 지연된 신호(D_in1~D_in3)를 설정된 타겟 지연시간만큼 지연시킨 제1 내지 제4 지연된 신호(D_b0 ~ D_b3)를 출력한다.
이어서 제1 셋업타임 제어부(200)의 셋업타임 감지용 펄스생성부(210)는 입력버퍼(110)에서 버퍼링되어 출력되는 OCD 제어코드(D_in)와 제1 내지 제4 지연된 신호(D_b0 ~ D_b3)의 간격에 대응하는 구간을 각각 가지는 제1 내지 제4 펄스신호(A ~ D)를 생성한다.
이어서 제1 셋업타임 제어부(200)의 타이밍 감지부(220)는 제1 내지 제4 펄스신호(A~D)의 펄스구간과 데이터스트로브 신호(DQS)의 입력타이밍을 비교하여 선택적으로 활성화되는 제1 타이밍감지신호(A2~D2)를 출력한다.
각각의 단위타이밍 감지부(221~224)는 제1 내지 제4 펄스신호(A~D)중에서 하나의 펄스신호를 입력받아, 입력되는 펄스신호의 펄스구간동안 버퍼링된 데이터스트로브 신호(DQS_IN)가 입력되면, 출력신호를 하이레벨로 활성화시켜 출력한다.
단위 타이밍 감지부(221~224)에 구비되는 각각의 연산증폭기는 버퍼링된 데이터스트로브 신호(DQS_IN)에 의해 응답하여 동작하게 되고, 전송게이트(T5~T8)는 OCD 제어부(700)에서 출력되는 OCD 제어신호(OCD_ADJ)에 의해 턴온된다.
이어서, 타이밍감지신호 출력부(225)는 단위 타이밍 감지부(221~224)에서 출력되는 신호를 조합하여 선택적으로 활성화되는 제1 타이밍감지신호(A2~D2)를 출력한다.
도9에 도시된 파형도에는 제1 내지 제4 펄스신호(A~D)의 펄스구간에 대응하여 버퍼링된 데이터스트로브 신호(DQS_IN)의 천이시점을 감지하는 동작이 나타나 있다. 여기서는 제3 펄스신호(C)와 제4 펄스신호(D)의 펄스구간동안 버퍼링된 데이터스트로브 신호(DQS_IN)가 입력되어 단위 타이밍 감지부(223,224)에서 출력되는 신호(C2,D2)가 하이레벨로 활성화되는 것을 보여주고 있다.
타이밍감지신호 출력부(225)에서 단위 타이밍 감지부(223,224)에서 출력되는 신호(C2,D2)를 조합하여 제1 타이밍감지신호(C2)만이 하이레벨로 출력되도록 조정하게 된다.
제1 타이밍감지신호(B2)가 활성화되어 출력되면 데이터 입력부(100)에서는 전송게이트(T3)가 턴온된다.
전송게이트(T3)가 턴온된다는 것은 데이터 입력버퍼(110)에서 출력되는 신호는 제1 지연부(130)에 구비된 단위딜레이(131,132)를 통과하여 데이터 출력버퍼(150)로 전달된다는 것을 말한다. 즉, OCD 조정모드가 끝난 후 데이터 억세스시에도 데이터 입력부(100)로 입력된 데이터신호는 단위딜레이(131,132)에 대응하는 지연시간만큼 지연된 후에 데이터얼라인부(500)로 출력하게 되는 것이다.
이는 단위딜레이(131,132)에 대응하는 지연시간만큼 데이터 입력부(100)에서 지연된 후에 데이터 얼라인부(500)로 출력되어야, 데이터 얼라인부(500)로 입력되는 데이터 얼라인 신호(DQS_align)와의 셋업타임을 최적상태로 유지할 수 있수 있다는 것을 의미한다.
이상에서 살펴본 바와 같이, OCD 조정모드를 위해 입력되는 OCD 제어코드의 입력타이밍을 감지함으로서, 데이터 셋업타임을 위한 별도의 테스트용 데이터를 입력받지 않아도 되어서 효율적으로 데이터 입력에 대한 셋업타임을 조정할 수 있다.
계속해서 OCD 조정모드가 끝난 후에 노멀한 데이터엑세스 동작에 관하여 살펴보면, 데이터 입력부(100)로 입력되는 데이터는 단위딜레이(131,132)를 통과하여 데이터 얼라인부(500)으로 출력된다.
데이터스트로브 신호 입력부(300)는 데이터스트로브 신호(DQS)를 이용하여 데이터 얼라인신호(DQS_align)를 데이터 얼라인부(500)로 출력한다.
데이터 얼라인부(500)는 데이터 입력부(100)에서 출력되는 데이터신호(Data_D)를 데이터 얼라인신호(DQS_align)에 동기되도록 얼라인시킨 다음, 메모리코어영역(600)으로 전달한다.
이 때 데이터 얼라인부(500)에 입력되는 데이터 신호와 데이터 얼라인신호간의 셋업타이밍은 전술한 바대로 OCD 조정모드에서 이미 현재 적용되는 상태에서의 최적으로 맞추어진 상태이다. 따라서 데이터 얼라인부(500)에서는 안적적인 데이터 얼라인 동작을 수행할 수 있는 것이다.
전술한 데이터 입력부(100)에서는 단위딜레이를 3개를 두고 있으나, 적용되는 상황에 따라서 구비되는 단위딜레이의 갯수는 조정할 수 있으며, 단위딜레이의 수가 달라지게 되면, 데이터 입력부(100)에 구비되는 전송게이트의 수도 달라지며, 제1 셋업타임 제어부(200)에서 출력되는 제1 타이밍감지신호의 갯수도 그에 맞추어 달라지게 된다.
도10은 도4의 메모리 장치에서 데이터신호가 데이터스트로브 신호보다 늦게 입력될 때 데이터스트로브 신호의 셋업타임을 조정하는 동작을 나타내는 파형도이다. 이어서 도4 내지 도10을 참조하여, 데이터신호가 데이터스트로브 신호보다 늦게 입력될 때 데이터스트로브 신호의 지연시키는 두번째 셋업타임 조정동작을 살펴본다.
제1 셋업타임 제어부(200)에서 출력되는 제1 타이밍감지신호(A2~B2) 모두가 비활성화인 상태로 제2 셋업타임 제어부(400)의 입력되면, 데이터스트로브 조정 인에이블(410)에서 인에이블 신호(EN)를 활성화 시켜 출력한다. 인에이블 신호(EN)가 활성화되어 출력된다는 것은 다수의 제1 타이밍감지신호(A2~D2) 모두가 로우레벨의 비활성화상태로 제2 셋업타임 제어부(400)로 입력된다는 것을 의미하고, 이는 데이터 스트로브신호(DQS)의 입력타이밍보다 데이터신호가 늦게 입력된 데이터신호를 지연시킴으로서 데이터 셋업타임을 조정할 수 없다는 것이다.
단위 타이밍 감지부(420~440)는 하나의 펄스신호(B)와, 데이터스트로브 신호 입력부(300)에서 출력되는 지연된 데이터스트로브 신호(DQS_b1~DQSb2)중 하나를 각각 입력받아 비교한다.
예를 들어 단위 타이밍 감지부(420)의 동작을 살펴보면, 입력되는 펄스신호(B)의 펄스구간동안 데이터스트로브 신호(DQS_b1)이 입력되면, 출력되는 신호를 로우레벨로 활성화시켜 출력한다.
타이밍감지신호 출력부(450)는 각각의 단위 타이밍 감지부(420~440)에서 출력되는 신호를 조합하여 선택적으로 활성화되는 제2 타이밍감지신호(A4~D4)를 출력한다. 예를 들어 출력신호(B3)가 활성화되면, 제2 타이밍감지신호(A4~D4)중 두번째 신호(B4)만이 활성화된 상태로 출력하는 것이다.
만약 단위 타이밍 감지부(420~440)에서 출력되는 신호(B2~D4)가 모두 비활성화인 경우에는 인에이블신호(EN)를 버퍼링한 제2 타이밍감지신호(A4)만을 활성화시켜 출력한다. 이 경우에는 데이터스트로브 신호 입력부(300)의 전송게이트(T9)가 턴온이 되어 데이터 스트로브 입력버퍼(310)의 출력신호가 지연시간 없이 데이터스트로브 출력버퍼(340)으로 전달되는 경우이다.
선택적으로 활성화되는 제2 타이밍 감지신호(A4~D4)에 대응하여 데이터스트로브 입력부(300)에 구비되는 다수의 전송게이트(T9~T12)중 하나가 턴온된다. 턴온되는 전송게이트(T9~T12)에 따라서 데이터스트로브 신호 입력부(300)에서 출력되는 데이터얼라인 신호(DQS_align)의 출력타이밍이 정해진다. 도10에 도시된 파형은 제펄스신호(B)와 데이터스트로브 신호(DQS_b1 ~ DQS_b3)와 각각 비교하여, 데이터스트로브 신호(DQS_b1)이 입력되는 타이밍에 펄스신호(B)의 구간이 포함되어, 제2 타이밍감지신호(B4)가 로우레벨로 활성화되어 출력되는 동작을 나타내고 있는 것이다. 나머지 제2 타이밍 감지신호(A4,C4,D4)는 하이레벨로 비활성화되어 출력되고 있다.
이어서 데이터얼라인부(500)에서는 데이터얼라인 신호(DQS_align)에 동기시켜 데이터입력부(100)에서 출력되는 데이터신호(Data_D)를 얼라인시킨다. 얼라인된 데이터(D_align)는 메모리코어영역으로 출력된다.
이 때 데이터 얼라인부(500)로 입력되는 얼라인신호(DQS_align)는 데이터 입력부에서 출력되는 데이터신호(Data_D)의 입력타이밍과의 관계에서 현재의 시스템에서 최적의 셋업타임을 유지하고 있기 때문에, 데이터 얼라인부(500)에서는 데이터 얼라인 동작에서 에러없이 안정적을 얼라인할 수 있다.
이상에서 살펴본 바와 같이 본 실시예에 따른 메모리 장치는 메모리 장치의 설계시와 현재 적용되는 상태(데이터를 입력시키는 외부 칩셋의 상태, 동작시의 구동전압 레벨등등)에 차이가 발생하여, 입력되는 데이터신호와 데이터스트로브신호간의 셋업타이밍이 변하게 되더라도, 메모리 장치의 초기 셋팅시 수행하게 되는 OCD 조정동작에서 셋업타임을 최적으로 조정하게 되어 효율적으로 메모리 장치의 셋업타임을 조정할 수 있다.
데이터신호와 데이터스트로브 신호간의 최적의 셋업타임을 가지게 되며, 메모리 장치는 데이터를 안정적으로 얼라인시켜 입력받을 수 있어 신뢰성있는 데이터 억세스 동작을 보장할 수 있다.
메모리 장치가 점점 더 고주파로 동작하는 상황에서, 구동동작의 전압레벨 차이가 조금이라도 발생하거나 또는 외부 칩셋간의 데이터 배선라인의 길이등 주변 상황이 조금이 달라진다 하더라도 데이터 신호와 데이터 스트로브신호가 입력되는 타이밍은 크게 변할 수 있다.
이 때 본 발명의 동기식 메모리 장치는 OCD 동작을 위해 반드시 입력되는 OCD 제어코드의 입려타이밍을 이용하여 셋업타임을 조정하기 때문에 효율적으로 메모리 장치의 셋업타임을 조절할 수 있는 것이다. 따라서 본 발명의 메모리 장치는 데이터신호와 데이터스트로브신호간의 셋업타이밍을 조정하기 위해 별도의 제어신호를 입력받을 필요도 없고, 따로 셋업타이밍을 조정하기 위한 제어동작을 수행할 필요도 없다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 메모리 장치에 의해서 데이터신호와 데이터스트로브 신호 간의 셋업 마진을 데이터 출력임피던스를 조정하기 위한 OCD 조정모드에서 조정할 수 있게 때문에 효율적으로 조정할 수 있게 된다.
또한, 메모리 장치가 적용되는 현재 상태에 따라서 데이터신호와 데이터스트로브 신호 간의 셋업 마진을 최적으로 유지할 수 있어, 입력되는 데이터를 신뢰성 있게 얼라인시키고 메모리 코어영역으로 전달할 수 있다. 따라서 메모리 장치가 어떤 상황에서 동작하더라도 데이터 억세스의 신뢰성을 향상시킬 수 있다.
도1은 디디알 동기식 메모리 장치와 칩셋간의 데이터 입출력을 보여주는 블럭구성도.
도2는 종래기술에 의한 디디알 동기식 메모리 장치를 보여주는 블럭구성도.
도3a는 도2에 도시된 메모리 장치에서 OCD 동작모드중 데이터 출력임피던스를 측정하는 동작을 나타내는 파형도.
도3b는 도2에 도시된 메모리 장치에서 OCD 동작모드중 데이터 출력임피던스를 조정하는 동작을 나타내는 파형도.
도4는 본 발명의 바람직한 실시예에 따른 디디알 메모리 장치를 나타내는 블럭구성도.
도5는 도4에 도시된 데이터 입력부를 나타내는 회로도.
도6은 도4에 도시된 제1 셋업타임 제어부를 나타내는 회로도.
도7은 도4에 도시된 데이터스트로브 신호 입력부를 나타내는 회로도.
도8은 도4에 도시된 데이터스트로브 신호 셋업타입제어부를 나타내는 회로도.
도9는 도4의 메모리 장치에서 데이터신호가 데이터스트로브 신호보다 빠르게 입력될 때 데이터 셋업타임을 조정하는 동작을 나타내는 파형도.
도10은 도4의 메모리 장치에서 데이터신호가 데이터스트로브 신호보다 늦게 입력될 때 데이터스트로브 신호의 셋업타임을 조정하는 동작을 나타내는 파형도.
* 도면의 주요부분에 대한 부호의 설명 *
T1 ~T12 : 전송게이트
I1 ~ I10 : 인버터

Claims (25)

  1. 데이터스트로브 신호에 동기되어 데이터를 입력받는 동기식 메모리 장치에 있어서,
    상기 데이터스트로브 신호에 동기되어 입력되는 데이터를 타이밍 조절하여 출력하기 위한 데이터 입력부; 및
    OCD 조정모드시에 상기 데이터 입력부에 입력되는 OCD 제어코드용 데이터의 입력 타이밍을 감지하여, 상기 데이터 입력부의 데이터 출력타이밍을 제어하기 위한 제1 셋업타임 제어부
    를 구비하는 동기식 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 셋업타임 제어부는
    상기 데이터 입력부에 상기 OCD 제어코드용 데이터가 입력되는 타이밍에 대응하는 상기 데이터스트로브 신호의 입력타이밍을 감지하여 선택적으로 활성화되는 다수의 제1 타이밍 감지신호를 출력하고,
    상기 다수의 제1 타이밍 감지신호에 대응하여 상기 데이터 입력부의 데이터 출력타이밍이 제어되는 것을 특징으로 하는 동기식 메모리 장치.
  3. 제 2 항에 있어서,
    상기 데이터스트로브 신호를 이용하여 데이터 얼라인 신호를 생성하여 출력하는 데이터스트로브 신호 입력부; 및
    상기 제1 타이밍 감지신호에 대응하여 상기 데이터 얼라인 신호의 출력타이밍을 제어하기 위한 제2 셋업타임 제어부를 더 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  4. 제 3 항에 있어서,
    상기 데이터 얼라인 신호에 동기시켜 상기 데이터 입력부에서 연속해서 출력되는 데이터신호를 얼라인하기 위한 데이터 얼라인부를 더 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  5. 제 3 항에 있어서,
    상기 데이터 입력부는
    입력되는 데이터 신호를 버퍼링하여 출력하는 입력버퍼;
    상기 입력버퍼에서 출력되는 데이터신호를 서로 다른 지연시간을 가진 다수의 제1 데이터신호로 출력하는 제1 지연부;
    상기 입력버퍼에서 출력되는 데이터신호와 상기 다수의 제1 데이터신호를 소정의 셋업타임만큼 각각 지연시켜 다수의 제2 데이터 신호로 출력하는 제2 지연부;
    상기 입력버퍼에서 출력되는 데이터신호와 상기 다수의 제1 데이터신호중에서 상기 다수의 제1 타이밍 제어신호에 응답하여 선택된 하나의 데이터 신호를 출력하기 위한 데이터전달부; 및
    상기 데이터전달부에서 출력되는 데이터신호를 버퍼링하여 출력하는 출력버퍼를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  6. 제 5 항에 있어서
    상기 제1 지연부는
    같은 단위지연시간을 가지는 다수의 단위딜레이를 직렬로 구비하여 각각의 단위딜레이에서 상기 다수의 제1 데이터신호를 출력하는 것을 특징으로 하는 동기식 메모리 장치.
  7. 제 5 항에 있어서
    상기 데이터전달부는
    선택적으로 활성화되는 상기 다수의 제1 타이밍 제어신호에 의해 선택적으로 턴온되어, 상기 입력버퍼에서 출력되는 데이터신호와 상기 다수의 제1 데이터신호를 각각 전달받아 출력하기 위한 다수의 전송게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  8. 제 5 항에 있어서,
    상기 제1 셋업타임 제어부는
    상기 입력버퍼에서 출력되는 데이터 신호와 상기 다수의 제1 데이터신호간의 간격에 대응하는 구간만큼을 각각 펄스구간으로 가지는 다수의 펄스신호를 생성하여 출력하는 셋업타임 감지용 펄스생성부; 및
    OCD 조정 모드에서 활성화되는 OCD 제어신호에 인에이블되며, 상기 데이터스트로브 신호가 입력되는 타이밍과 상기 다수의 펄스신호가 가지는 펄스구간을 비교하여 선택적으로 활성화되는 상기 다수의 제1 타이밍감지신호를 출력하는 타이밍 감지부를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  9. 제 8 항에 있어서,
    상기 셋업타임 감지용 펄스생성부는
    일측으로는 상기 입력버퍼에서 출력되는 데이터 신호를 각각 입력받고, 타측으로는 상기 다수의 제1 데이터신호를 각각 타측으로 입력받아 상기 다수의 펄스신호를 출력하는 다수의 배타적 논리조합게이트를 구비하는 것을 특징으로 동기식 메모리 장치.
  10. 제 8 항에 있어서,
    상기 타이밍감지부는
    상기 다수의 펄스신호중 하나의 펄스신호를 각각 입력받아, 입력되는 펄스신호의 활성화구간동안 상기 데이터스트로브 신호의 입력 타이밍이 포함되면 출력신호를 활성화시켜 출력하는 다수의 단위 타이밍감지부; 및
    상기 다수의 단위 타이밍감지부에서 출력되는 신호를 입력받아 선택적으로 활성화되는 상기 다수의 제1 타이밍 제어신호를 출력하는 타이밍감지신호 출력부를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  11. 제 10 항에 있어서,
    상기 단위 타이밍 감지부는
    상기 데이터스트로브신호의 입력타이밍에 상기 다수의 펄스신호중 하나를 선택하여 입력받아 전달하기 위한 타이밍감지신호 입력부;
    상기 OCD 제어신호에 턴온되어 상기 타이밍감지신호 입력부의 출력을 전달하기 위한 타이밍감지신호 전달용 전송게이트; 및
    상기 타이밍감지신호 전달용 전송게이트에서 전달되는 신호를 래치하기 위한 래치를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  12. 제 11 항에 잇어서,
    상기 타이밍감지신호 입력부는
    상기 데이터스트로브신호에 인에이블되어, 입력되는 상기 펄스신호를 정입력단으로 입력받고, 기준신호를 부입력단으로 입력받는 연산증폭기를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  13. 제 5 항에 있어서,
    상기 데이터스트로브 신호 입력부는
    상기 데이터스트로브 신호를 버퍼링하여 출력하는 데이터스트로브 신호용 입력버퍼;
    상기 입력버퍼에서 출력되는 데이터스트로브 신호를 서로 다른 지연시간을 가지는 다수의 지연된 데이터스트로브 신호로 출력하는 제3 지연부;
    상기 제2 셋업타임 제어부에서 출력되는 다수의 제2 타이밍 제어신호에 응답하여, 상기 데이터 스트로브 신호용 입력버퍼의 출력신호 또는 상기 다수의 지연된 데이터스트로브 신호중 하나를 선택하여 출력하는 데이터스트로브신호 전달부; 및
    상기 데이터스트로브신호 전달부에서 출력되는 데이터스트로브 신호를 버퍼링하여 상기 데이터얼라인 신호로 출력하는 데이터스트로브 신호용 출력버퍼를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  14. 제 13 항에 있어서,
    상기 데이터스트로브신호 전달부는
    선택적으로 활성화되는 상기 다수의 제2 타이밍 제어신호에 의해 턴온되어, 상기 다수의 데이터스트로브 신호를 각각 전달받아 출력하는 다수의 전송게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제3 지연부는
    같은 단위 지연시간을 가지며, 직렬로 연결된 다수의 데이터스트로브용 타겟딜레이를 구비하여, 구비된 타겟딜레이에서 각각 상기 다수의 지연된 데이터스트로브 신호를 출력하는 것을 특징으로 하는 동기식 메모리 장치.
  16. 제 13 항에 있어서,
    상기 제2 셋업타임 제어부는
    상기 다수의 제1 타이밍 감지신호가 모두 비활성화인 상태를 감지하여 인에이블신호를 활성화시켜 출력하는 데이터스트로브 조정 인에이블부;
    상기 OCD 제어신호에 인에이블되어, 상기 다수의 펄스신호중에서 선택된 하나의 제1 펄스신호와 상기 다수의 지연된 데이터스트로브 신호중 선택된 하나의 타이밍을 각각 비교하는 다수의 단위 타이밍 감지부;
    상기 인에이블신호에 인에이블되어 상기 다수의 단위 타이밍 감지부에서 출력되는 신호를 조합하여 선택적으로 활성화되는 제2 타이밍감지신호를 출력하는 타이밍감지신호 출력부를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  17. 제 16 항에 있어서,
    상기 다수의 단위 타이밍 감지부는
    상기 다수의 지연된 데이터스트로브 신호중 하나의 입력타이밍에 상기 제1 펄스신호를 입력받기 위한 타이밍 감지신호 입력부;
    상기 OCD 제어신호에 턴온되어 상기 타이밍감지신호 입력부의 출력을 전달하기 위한 타이밍감지신호 전달용 전송게이트; 및
    상기 전송게이트의 출력을 래치하기 위한 래치를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  18. 제 17 항에 있어서,
    상기 타이밍감지신호 입력부는
    상기 다수의 지연된 데이터스트로브 신호중 하나의 인에이블되어 상기 제1 펄스신호를 정입력단으로 입력받고, 기준신호를 부입력단으로 입력받는 연산증폭기를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  19. 데이터스트로브신호에 대응하여 데이터를 입력받고, OCD 조정모드를 가지는 동기식 메모리 장치의 구동방법에 있어서,
    상기 데이터스트로브 신호에 동기되며, 상기 OCD 조정모드를 위해 데이터 입력부로 입력되는 OCD 제어코드의 입력타이밍을 감지하는 단계; 및
    감지된 상기 OCD 제어코드의 입력타이밍을 이용하여 상기 데이터 입력부의 데이터 셋업타이밍을 조정하는 단계
    를 포함하는 동기식 메모리 장치의 구동방법.
  20. 제 19 항에 있어서,
    상기 데이터 셋업타이밍이 조정된 데이터 입력부에서 출력되는 데이터를 상기 데이터 스트로브신호에 대응하여 얼라인시키는 단계를 더 포함하는 것을 특지응로 하는 동기식 메모리 장치의 구동방법.
  21. 제 19 항에 있어서,
    상기 OCD 제어코드의 입력타이밍을 감지하는 단계는
    상기 데이터 입력부로 입력된 상기 OCD 제어코드를 버퍼링하여 출력하는 단계;
    상기 버퍼링된 OCD 제어코드를 서로 다른 지연시간을 각각 가지는 다수의 지연된 신호로 출력하는 단계;
    상기 다수의 지연된 신호의 간격에 대응하는 구간을 각각 가지는 다수의 펄스신호를 생성하는 단계:
    상기 다수의 펄스신호에 대응하는 펄스구간과 상기 데이터스트로브신호의 입력타이밍과 비교하는 단계; 및
    상기 비교하는 단계에서 비교된 결과에 대응하는 데이터 입력타이밍 감지신호를 출력하는 단계를 포함하는 것을 특징으로 하는 동기식 메모리 장치의 구동방법.
  22. 제 21 항에 있어서,
    상기 데이터 셋업타이밍을 조정하는 단계는
    상기 데이터 입력부에서 출력되는 신호를 서로 다른 지연시간을 각각 가지는 다수의 지연된 데이터신호로 출력하는 단계; 및
    상기 다수의 지연된 데이터 신호중 상기 입력타이밍 감지신호에 대응하는 하나를 선택하여 출력하는 단계를 포함하는 것을 특징으로 하는 동기식 메모리 장치의 구동방법.
  23. 제 22 항에 있어서,
    상기 다수의 펄스신호에 대응하는 펄스구간에 상기 데이터 스트로브신호의 입력타이밍이 포함되지 않는 경우에는 상기 데이터스트로브 신호를 소정시간 지연시키는 단계; 및
    상기 지연된 데이터스트로브 신호에 동기시켜 상기 데이터 입력버퍼에서 출력되는 데이터를 얼라인시키는 단계를 더 포함하는 것을 특징으로 하는 동기식 메모리 장치의 구동방법.
  24. 제 23 항에 있어서,
    상기 데이터스트로브 신호를 소정시간 지연시키는 단계는
    상기 다수의 펄스신호의 펄스구간중 선택된 하나의 펄스신호와 상기 데이터스트로브 신호의 타이밍을 감지하는 단계; 및
    상기 타이밍을 감지하는 단계에서 감지된 값에 대응하는 지연시간만큼 상기 데이터스트로브 신호를 지연시키는 단계를 구비하는 것을 특징으로 하는 동기식 메모리 장치의 구동방법.
  25. 제 24 항에 있어서,
    상기 데이터스트로브 신호의 타이밍을 감지하는 단계는
    상기 데이터스트로브 신호를 서로 다른 지연시간으로 지연시켜 출력하는 단계; 및
    상기 선택된 하나의 펄스신호와 상기 지연된 다수의 데이터스트로브 신호와 비교하는 단계를 포함하는 것을 특징으로 하는 동기식 메모리 장치의 구동방법.
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