CN111433849A - 用于存储器装置的连续写入操作的间隙检测 - Google Patents

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Abstract

方法及装置包含移位器，其经配置以接收用于存储器装置的写入命令且经配置以从所述写入命令产生多个经移位写入命令。多个触发器，其经配置以从所述移位器接收所述多个经移位写入命令的子集。所述多个触发器也经配置以当所述写入命令已作为写入开始信号通过所述移位器完成移位时输出是否断言写入命令的所述子集的后续写入命令的指示符。

Description

用于存储器装置的连续写入操作的间隙检测
相关申请案的交叉参考
本申请案主张标题为“DDR5存储器装置(DDR5 Memory Device)”且于2018年2月17日提出申请的美国临时专利申请案62/631,760的优先权，本申请案出于所有目的而完全并入。
技术领域
本发明的实施例一般来说涉及用于存储器装置的连续写入之间的间隙检测领域。更具体来说，本发明的实施例涉及输出用于存储器装置的连续写入操作之间的间隙的指示符。
背景技术
半导体装置(例如，存储器装置)将时序搭配数据信号、数据选通及/或其它信号的相移一起用来执行操作(例如，写入操作)。决策反馈均衡器(DFE)可用于维持若干(例如，4)个先前数据位的缓冲器以改进解释当前位为高还是低的准确性。举例来说，如果DFE具有4个所储存的先前低数据位，那么数据线(DQ)将处于较低电压电平，且当前数据位将被解释为相对于那个电平为逻辑高或低。然而，在写入操作的开头(例如，第一位)处的DFE的内容可根据发生在DQ上的写入操作如何紧密间隔而变化。
本发明的实施例可针对上文所陈述的问题中的一或多个问题。
附图说明
图1是根据实施例的图解说明具有决策反馈均衡器(DFE)电路的存储器装置的某些特征的简化框图，所述决策反馈均衡器(DFE)电路确定由存储器装置接收的数据的电平；
图2是根据实施例的图1的DFE电路的示意图；
图3是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的0.5nCK后同步码及经编程的1nCK前同步码的写入操作之间具有2nCK间隙；
图4是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的0.5nCK后同步码及经编程的1nCK前同步码的写入操作之间具有1nCK间隙；
图5是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的0.5nCK后同步码及经编程的1nCK前同步码的写入操作之间具有0nCK间隙；
图6是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编码的0.5nCK后同步码及经编码的2nCK前同步码的写入操作之间具有2nCK间隙；
图7是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的0.5nCK后同步码及经编程的2nCK前同步码的写入操作之间具有1nCK间隙；
图8是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的0.5nCK后同步码及经编程的3nCK前同步码的写入操作之间具有3nCK间隙；
图9是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的0.5nCK后同步码及经编程的3nCK前同步码的写入操作之间具有2nCK间隙；
图10是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的0.5nCK后同步码及经编程的3nCK前同步码的写入操作之间具有1nCK间隙；
图11是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的1.5nCK后同步码及经编程的1nCK前同步码的写入操作之间具有2nCK间隙；
图12是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的1.5nCK后同步码及经编程的1nCK前同步码的写入操作之间具有1nCK间隙；
图13是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的1.5nCK后同步码及经编程的1nCK前同步码的写入操作之间具有0nCK间隙；
图14是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的1.5nCK后同步码及经编程的2nCK前同步码的写入操作之间具有3nCK间隙；
图15是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的1.5nCK后同步码及经编程的2nCK前同步码的写入操作之间具有2nCK间隙；
图16是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的1.5nCK后同步码及经编程的2nCK前同步码的写入操作之间具有1nCK间隙；
图17是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的1.5nCK后同步码及经编程的3nCK前同步码的写入操作之间具有4nCK间隙；
图18是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的1.5nCK后同步码及经编程的3nCK前同步码的写入操作之间具有3nCK间隙；
图19是根据实施例的可由图1的存储器装置使用的时序图，其中在具有经编程的1.5nCK后同步码及经编程的3nCK前同步码的写入操作之间具有2nCK间隙；
图20是根据实施例的图2的DFE电路的复位电路的第一部分的示意图；
图21是根据实施例的图2的DFE电路的复位电路的第二部分的示意图；
图22是根据实施例的图2的DFE电路的抑制电路的示意图；
图23是根据实施例的可利用图2的DFE电路的复位电路及/或抑制电路的方法；
图24是根据实施例的用于产生图22的抑制电路的控制信号的产生电路的示意图；
图25是根据实施例的回行电路的示意图，所述回行电路可由存储器装置用来相对快速地输出图24的控制信号；
图26是根据实施例的图25的回行电路的回行时钟电路的示意图；
图27是根据实施例的使用图26的回行时钟电路及回行WrStart电路的产生电路的示意图；且
图28是根据实施例的利用图2的产生电路的过程的示意图。
具体实施方式
下文将描述一或多个特定实施例。为了力图提供对这些实施例的简洁描述，并不在说明书中描述实际实施方案的所有特征。应了解，在研发任何此种实际实施方案时，如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现研发者的特定目标，例如，符合系统相关及商业相关的约束条件(约束条件在不同的实施方案之间可能不同)。而且，应了解，此类研发工作可为复杂且耗时的，然而，其对于获益于本发明的所属领域的技术人员来说，则不过是设计、制作及制造的常规任务。
决策反馈均衡器(DFE)可利用DFE缓冲器来跟踪先前数据级以解释传入数据级。在写入操作之间，这个DFE缓冲器可在DFE缓冲器中复位到初始状态(例如，全部高值或低值)。然而，一些写入操作可为紧密间隔的，这可防止DFE缓冲器在写入操作之间的完全复位。因此，并入有DFE的存储器装置可利用复位电路来复位DFE缓冲器，除非抑制电路针对特定条件而抑制所述复位。为实施复位/抑制，产生电路可用于检测连续写入操作之间的间隙且产生是否复位DFE缓冲器或是否抑制所述复位的适当信号。
现转到各图，图1是图解说明存储器装置10的一些特征的简化框图。具体来说，图1的框图是图解说明存储器装置10的某些功能性的功能性框图。根据一个实施例，存储器装置10可为DDR5 SDRAM装置。与前几代DDR SDRAM相比，DDR5 SDRAM的各种特征允许减少的电力消耗、更大的带宽及更大的存储能力。
存储器装置10可包含若干个存储器库12。举例来说，存储器库12可为DDR5 SDRAM存储器库。可在布置在双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上提供存储器库12。每一DIMM可包含若干个SDRAM存储器芯片(例如，×8或×16个存储器芯片)，如将了解。每一SDRAM存储器芯片可包含一或多个存储器库12。存储器装置10表示具有若干个存储器库12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器库12可进一步经布置以形成库群组。举例来说，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个库群组的16个存储器库12，每一库群组包含2个存储器库。举例来说，对于16Gb DDR5 SDRAM，存储器芯片可包含布置成8个库群组的32个存储器库12，每一库群组包含4个存储器库。可取决于整体系统的应用及设计而利用存储器装置10上的存储器库12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及输入/输出(I/O)接口16。命令接口14经配置以提供来自外部装置(例如处理器或控制器17)的若干个信号(例如，信号15)。处理器或控制器17可将各种信号15(包含DQ信号)提供到存储器装置10以促进待写入到存储器装置10或待从存储器装置10读取的数据的传输及接收。
如将了解，举例来说，命令接口14可包含若干个电路(例如时钟输入电路19及命令地址输入电路20)以确保对信号15的适当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中称为真时钟信号(Clk_t)及条时钟信号(Clk_c)。DDR的正时钟边缘是指上升真时钟信号Clk_t与下降条时钟信号Clk_c相交的点，而负时钟边缘指示下降真时钟信号Clk_t的转变及条时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常是在时钟信号的正边缘上键入且数据是在正时钟边缘及负时钟边缘两者上传输或接收。
时钟输入电路19接收真时钟信号(Clk_t)及条时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK被供应到内部时钟产生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于所接收内部时钟信号CLK而产生经相位控制的内部时钟信号LCLK。举例来说，经相位控制的内部时钟信号LCLK被供应到I/O接口16且作为时序信号用于确定读取数据输出时序。
内部时钟信号/相位CLK也可被提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。举例来说，命令解码器32可经由总线36将命令信号提供到DLL电路30以协调经相位控制的内部时钟信号LCLK的产生。举例来说，经相位控制的内部时钟信号LCLK可用于通过IO接口16来对数据进行计时。
此外，命令解码器32可解码例如读取命令、写入命令、模式寄存器设定命令、激活命令等的命令且经由总线路径40提供对对应于所述命令的特定存储器库12的存取。如将了解，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以促进对存储器库12的存取。在一个实施例中，每一存储器库12包含提供必要解码(例如，行解码器及列解码器)的库控制块22以及例如时序控制及数据控制的其它特征以促进对去往或来自存储器库12的命令的执行。
存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号而执行例如读取命令及写入命令的操作。在一个实施例中，命令/地址总线可为14位总线以适应命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t及Clk_c)将命令/地址信号计时到命令接口14。举例来说，命令接口可包含命令地址输入电路20，其经配置以接收并传输命令以通过命令解码器32来提供对存储器库12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。用命令在CA<13:0>总线上编码对存储器装置10内的特定库12的存取。
另外，命令接口14可经配置以接收若干个其它命令信号。举例来说，裸片终端(CA_ODT)信号上的命令/地址可经提供以促进存储器装置10内的适当阻抗匹配。举例来说，复位命令(RESET_n)可用于在加电期间将命令接口14、状态寄存器、状态机等等复位。命令接口14也可接收命令/地址反转(CAI)信号，其可经提供以(举例来说)取决于特定存储器装置10的命令/地址路由而在命令/地址总线上将命令/地址信号CA<13:0>的状态反转。也可提供镜(MIR)信号以促进镜功能。MIR信号可用于多路复用信号使得它们可经交换以便基于特定应用中的多个存储器装置的配置实现信号到存储器装置10的特定路由。也可提供用以促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用于将存储器装置10置于测试模式以进行连接性测试。
命令接口14也可用于针对可检测的某些错误而将警示信号(ALERT_n)提供到系统处理器或控制器。举例来说，如果检测到循环冗余检查(CRC)错误，那么可从存储器装置10传输警示信号(ALERT_n)。也可产生其它警示信号。此外，如上文所描述，在例如使用TEN信号来执行连接性测试的某些操作期间，可将用于从存储器装置10传输警示信号(ALERT_n)的总线及引脚用作输入引脚。
通过经由IO接口16传输及接收数据信号44，可利用上文所论述的命令及时钟信号来将数据发送到存储器装置10及从存储器装置10发送数据。更具体来说，可经由包含多个双向数据总线的数据路径46将数据发送到存储器库12或从存储器库12检索数据。通常称为DQ信号的数据IO信号一般来说是在一或多个双向数据总线中传输并接收)。数据路径46可将DQ信号从串行总线48转换到并行总线49。举例来说，数据路径46可包含串行化器50以将串行总线48转译为并行总线49。并行化器50(及/或IO接口16)包含决策反馈引擎(DFE)电路52，其包含可用于解释数据IO信号(一般来说称为DQ信号)中的传入数据位的若干(例如，4)个先前位(例如，高或低)的缓冲器。DFE电路52使用DQ信号中的先前电平来增加解释DQ信号中的传入位的准确性。
对于某些存储器装置(例如DDR5 SDRAM存储器装置)，IO信号可划分成上部字节及下部字节。举例来说，对于×16存储器装置，IO信号可划分成(举例来说)对应于数据信号的上部字节及下部字节的上部IO信号及下部IO信号(例如，DQ<15:8>及DQ<7:0>)。
为允许存储器装置10内的较高数据速率，某些存储器装置(例如DDR存储器装置)可利用通常称为DQS信号的数据选通信号。DQS信号由发送数据(例如，用于写入命令)的外部处理器或控制器或者由存储器装置10(例如，用于读取命令)驱动。对于读取命令，DQS信号是具有预定型式的有效额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应输入数据。与时钟信号(Clk_t及Clk_c)一样，DQS信号可提供为数据选通信号的差分对(DQS_t及DQS_c)以在读取及写入期间提供差分对发信。举例来说，对于某些存储器装置(例如DDR5 SDRAM存储器装置)，DQS信号的差分对可划分成对应于发送到存储器装置10及从存储器装置10发送的数据的上部字节及下部字节的上部数据选通信号及下部数据选通信号(例如，UDQS_t及UDQS_c；LDQS_t及LDQS_c)。
DQS信号由控制器17驱动到存储器装置10以在写入数据中选通。当写入操作完成时，控制器17将停止驱动DQS并允许其浮动到不确定的三态条件。当DQS信号不再由控制器17驱动时，从控制器17到存储器装置10的外部DQS信号将处于未知/不确定状态。由于存储器装置10内部的内部DQS信号可处于中间电平及/或可振荡，因此这种状态可造成存储器装置10内部的非所期望行为。在一些实施例中，当控制器17停止驱动外部DQS信号时，外部DQS信号甚至可在I/O接口16处振铃。
DDR5规范可包含短的后同步码周期，其中在最后写入数据位之后外部DQS信号仍由控制器17驱动以在控制器17终止驱动外部DQS信号之前允许停用写入电路的时间传播。DDR5规范可定义可使用模式寄存器来选择的短的(例如，0.5tCK)后同步码周期及长的(例如，1.5tCK)后同步码周期。然而，短的后同步码周期可提供短的时间周期以复位DFE缓冲器。
返回到图1，也可通过IO接口16将阻抗(ZQ)校准信号提供到存储器装置10。ZQ校准信号可被提供到参考引脚，并用于通过跨越过程、电压及温度(PVT)值的改变调整存储器装置10的上拉及下拉电阻器来调谐输出驱动器及ODT值。由于PVT特性可影响ZQ电阻器值，因此可将ZQ校准信号提供到ZQ参考引脚以用于调整电阻来将输入阻抗校准为已知值。如将了解，精确电阻器通常耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。这个电阻器充当用于调整内部ODT及IO引脚的驱动强度的参考。
另外，可通过IO接口16将回送信号(LOOPBACK)提供到存储器装置10。可在测试或调适阶段期间使用回送信号将存储器装置10设定成其中信号是通过同一引脚回送穿过存储器装置10的模式。举例来说，回送信号可用于设定存储器装置10以测试存储器装置10的数据输出。回送可包含数据及选通两者或可能仅包含数据引脚。一般来说，这打算用于监测由存储器装置10在IO接口16处捕获的数据。
如将了解，例如电力供应电路(用于接收外部VDD及VSS信号)、模式寄存器(用以定义各种模式的可编程操作及配置)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等的各种其它组件也可并入到存储器装置10中。因此，应理解，仅提供图1的框图以突出存储器装置10的某些功能性特征来辅助后续详细说明。
对于DDR5，规定用于DQ信号的数据输入接收器的DFE电路52以维持先前若干(例如，4)个数据位的“历史”缓冲器以便解释当前位是解释为高还是低。举例来说，如果先前数据位全部为低，那么系统数据通道(DQ)数据线将处于较低电压电平处且当前数据位被解释为相对于所述电平的逻辑高或低。
然而，一些新写入可不具有先前数据。对于其中不存在先前数据的任何新写入，期望DFE电路52已被置于复位状态使得位的“历史”缓冲器处于经预布置电平处(例如，高或低)。主机将系统数据通道(DQ)线设定为适当电压电平处(例如在正轨处的高)以便对应于经预布置缓冲器条件。
DDR5允许连续执行写入操作使得数据键入在两次连续写入之间为无间隙的。在这种情形中，可完全消除用于第一写入操作的正常后同步码及/或用于第二写入操作的正常前同步码。对于一些连续写入操作，在第一写入操作的数据突发与第二写入操作的数据突发之间可存在具有特定间隙(例如，1个、2个、3个或更多个循环)的循环间隙。对于这些情形，可存在经规定的部分后同步码及/或部分前同步码以支持这些操作。
在一些连续写入操作中，第一写入操作与第二写入操作之间的间隔使得整个第一后同步码及第二前同步码满足且在两个写入操作之间中甚至可存在额外时钟循环。当第一后同步码与第二前同步码之间中存在额外时钟循环时，可取决于规范而停用(浮动)或驱动DQS选通。因此，DFE电路52可在写入操作之间发生充足复位时间时使用复位电路在写入突发结束处复位DFE缓冲器，但所述复位在写入操作之间不存在充足时间时(例如，少于2个DQS循环)至少部分地被抑制。如下文所述，当DFE复位在写入突发结束处被抑制时，可改为使用在使用可用DQS循环中选通的数据来填充DFE缓冲器。举例来说，在于写入操作之间发生2个DQS循环时4位DFE缓冲器的复位的抑制中，可将数据线上存在的“非活”数据的4个位(在DQS循环的上升边缘及下降边缘上)写入到DFE缓冲器中。而且，在于写入操作之间仅发生单个循环时4位DFE缓冲器的复位的抑制中，即使缓冲器仅可被“非活”数据重写一半，也可将2个位(在DQS循环的上升边缘及下降边缘上)写入到DFE缓冲器中。
图2图解说明DFE电路52的实施例的示意图。如先前所述，DFE电路52利用DFE 70基于传入数据74(例如，DQ)来确定数据72的相对电平。而且，如所述，DFE电路52利用DFE缓冲器76来实施DFE 70的功能。DFE缓冲器76可具有存储先前数据点的任何适合数目的“分接头”。举例来说，DFE缓冲器76可包含对应于传入数据74的历史/先前电平的1个、2个、3个、4个或更多个分接头。DFE电路52也利用复位电路78以在每一写入操作之后将DFE缓冲器76复位到预设电平。举例来说，复位电路78可用于将DFE缓冲器76的分接头设定为全部高值或全部低值。由于使用复位电路78的完全复位对于一起相对紧密地发生的写入操作可为不切实际的，因此DFE电路52可针对某些情形利用抑制电路80来抑制复位。在一些实施例中，可将复位电路78及抑制电路80组合成执行复位及复位抑制的单个逻辑电路。DFE电路52从产生电路82接收控制抑制电路80的行为的控制信号。DFE电路52可包含产生电路82。或者，产生电路82可包含于存储器装置10中的不同位置中。另外或或者，产生电路82可包含于耦合到存储器装置10的主机装置(例如，控制器)中，使得主机装置将控制信号连同被写入的数据一起传输到存储器装置10。
在存储器装置中实施的实例时序图
图3到19图解说明可发生于将由DFE电路52寻址的存储器装置10中的各种情形的时序图。图3到19图解说明相对于外部DQS信号的时序图。举例来说，图3到5图解说明可在存储器装置10已规定0.5nCK写入后同步码及1nCK写入前同步码用于写入操作时使用的时序。类似地，图6及7图解说明可在存储器装置10已规定0.5nCK写入后同步码及2nCK写入前同步码用于写入操作时使用的时序。图8到10图解说明可在存储器装置10已规定0.5nCK写入后同步码及3nCK写入前同步码用于写入操作时使用的时序。图11到13图解说明可在存储器装置10已规定1.5nCK写入后同步码及1nCK写入前同步码用于写入操作时使用的时序。图14到16图解说明可在存储器装置已规定1.5nCK写入后同步码及2nCK写入前同步码时使用的时序。图17到19图解说明可在存储器装置10已规定1.5nCK写入后同步码及2nCK写入前同步码用于写入操作时使用的时序。此外，当写入操作中的数据位之间的持续时间太小而不允许所规定前同步码及后同步码两者时，可从所规定的持续时间缩短前同步码及/或后同步码。实际上，在一些情形中，可完全省略前同步码及/或后同步码。当缩短或省略后同步码及/或前同步码时，用于存储器装置10的时序可显现为类似于可用于较短的所规定写入后同步码及/或较短的所规定写入前同步码的时序。
0.5nCK DQS的写入后同步码及1nCK DQS的写入前同步码的规范
返回到图3，时序图90图解说明第一写入操作94与第二写入操作96之间的充足复位周期92。第一写入操作94包含写入后同步码98，其在捕获第一写入操作94的最后写入位时在最后位捕获100之后发生。第二写入操作96包含写入前同步码102，其在其中捕获第二写入操作96的第一位的第一位捕获104之前发生。
此外，如时序图90中所图解说明，第一写入操作94的0.5nCK后同步码98在第一写入操作94的最后位捕获100之后发生。而且，如所图解说明，前同步码102具有用于第二写入操作96的1nCK持续时间。复位周期92在最后位捕获100与第一位捕获104之间的2nCK(或更大)间隙期间发生。在这个周期期间，可在复位周期92期间使用复位电路78来完全复位DFE缓冲器76。举例来说，可在复位周期92期间将DFE缓冲器76初始化为全部高(或全部低)值。由于复位周期92在后同步码98与前同步码102之间发生，因此在一些实施例中，DQS信号可浮动到不确定状态。
图4图解说明类似于时序图90的时序图110。然而，时序图110图解说明最后位捕获100与第一位捕获104之间的1nCK间隙。这个间隙为0.5nCK后同步码98及1nCK前同步码102提供充足时间。然而，这个间隙不提供充足时间以在最后位捕获100与第一位捕获104之间复位DFE缓冲器76。因此，偶然发生在DQ线上的数据可作为被锁存用于DFE初始化的非目标数据而选通到DFE缓冲器76中。
图5图解说明类似于时序图90的时序图120。然而，时序图120图解说明最后位捕获100与第一位捕获104之间的0nCK间隙。这个间隙为0.5nCK后同步码98提供充足时间，但对于为前同步码102分配的1nCK的所规定持续时间其不提供充足时间。因此，前同步码102不包含在时序图110中。在一些实施例中，代替或除省略前同步码102之外，可省略后同步码98。举例来说，在时序图110中省略前同步码102而不是省略后同步码100，这是因为省略前同步码102提供充足时序缓解以适应写入操作之间的0nCK间隙。省略后同步码100将不提供充足时序缓解。此外，这个间隙不提供充足时间以在最后位捕获100与第一位捕获104之间复位DFE缓冲器76。另外，由于不存在间隙，因此DFE电路52可在第一写入操作94与第二写入操作96之间使用DFE缓冲器76中的值来继续操作。
0.5nCK DQS的写入后同步码及2nCK DQS的写入前同步码
图6图解说明类似于时序图90的时序图130。类似于时序图90，时序图130图解说明最后位捕获100与第一位捕获104之间的2nCK间隙。然而，在时序图130中，写入操作94、96规定为具有0.5nCK后同步码98及2nCK前同步码102。2nCK的间隙为0.5nCK后同步码98及2nCK前同步码102提供充足时间。时序图130也图解说明复位周期92可在前同步码102期间发生。另外或或者，复位周期92的至少一部分可在后同步码98期间发生。
图7图解说明类似于时序图130的时序图140。然而，时序图140图解说明最后位捕获100与第一位捕获104之间的1nCK间隙。这个间隙为0.5nCK后同步码98提供充足时间，但对于为前同步码102分配的2nCK的所规定持续时间其不提供充足时间。因此，仅前同步码102的一部分作为部分前同步码142而包含于时序图140中。此外，这个间隙不提供充足时间来通过在最后位捕获100与第一位捕获104之间将DFE缓冲器76复位成全部高值或全部低值而复位DFE缓冲器76。替代地，复位电路78可在后同步码98及/或前同步码102期间将来自DQ的位存储在DFE缓冲器76中。
当在最后位捕获100与第一位捕获104之间不存在循环时，可完全省略前同步码102同时可包含0.5nCK后同步码。因此，在此种形势中，存储器装置10可利用图5的时序图120。
0.5nCK DQS的写入后同步码及3nCK DQS的写入前同步码
图8图解说明类似于时序图90的时序图150。然而，时序图130图解说明最后位捕获100与第一位捕获104之间的3nCK间隙。此外，在时序图150中，写入操作94、96规定为具有0.5nCK后同步码98及3nCK前同步码102。3nCK的间隙为0.5nCK后同步码98及3nCK前同步码102提供充足时间。时序图150也图解说明复位周期92可在前同步码102期间发生。另外或或者，复位周期92的至少一部分可在后同步码98期间发生。
图9图解说明类似于时序图150的时序图160。然而，时序图160图解说明最后位捕获100与第一位捕获104之间的2nCK间隙。此外，在时序图160中，写入操作94、96规定为具有0.5nCK后同步码98及3nCK前同步码102。然而，2nCK的间隙不为0.5nCK后同步码98及3nCK前同步码102提供充足时间。因此，时序图160包含持续时间为2nCK的部分前同步码162。时序图160也图解说明复位周期92可在部分前同步码162期间发生。另外或或者，复位周期92的至少一部分可在后同步码98期间发生。
图10图解说明类似于时序图150的时序图170，其中写入操作94、96规定为具有0.5nCK后同步码98及3nCK前同步码102。然而，时序图170包含仅1nCK间隙，其不提供充足时间来实施0.5nCK后同步码98及整个3nCK前同步码102。因此，可不包含全前同步码。替代地，包含具有1nCK的持续时间的部分前同步码172。在后同步码98及/或前同步码172期间，可在DFE缓冲器76针对写入操作96的初始化时将DQ上的非目标数据锁存到DFE缓冲器76。
如果当规定3nCK前同步码时在最后位捕获100与第一位捕获104之间不存在循环，那么可完全省略前同步码102，从而导致存储器装置10使用图5的时序图120。
1.5nCK DQS的写入后同步码及1nCK DQS的写入前同步码
图11图解说明类似于时序图90的时序图180。类似于时序图90，时序图180图解说明最后位捕获100与第一位捕获104之间的2nCK间隙。然而，在时序图180中，写入操作94、96规定为具有1.5nCK后同步码98及1nCK前同步码102。2nCK的间隙为1.5nCK后同步码98及1nCK前同步码102提供充足时间。然而，由于前同步码102(或前同步码102之前的任何间隔)不提供充足时间来执行到全部高值或全部低值的复位，因此DFE缓冲器76的复位将非目标数据来锁存用于针对写入操作96的初始化。
图12图解说明类似于时序图180的时序图190。然而，时序图190图解说明最后位捕获100与第一位捕获104之间的1nCK间隙。这个间隙为1.5nCK后同步码98提供充足时间，但对于为前同步码102分配的1nCK的所规定持续时间其不提供充足时间。因此，省略前同步码102。此外，这个间隙不提供充足时间来通过在最后位捕获100与第一位捕获104之间将DFE缓冲器76设定为全部高值或全部低值而复位DFE缓冲器76。替代地，复位电路78可在最后位捕获100与第一位捕获104之间在DQS信号的边缘上脉冲输送来自DFE缓冲器76中的DQ的位。
图13图解说明类似于时序图180的时序图200。然而，时序图200图解说明最后位捕获100与第一位捕获104之间的0nCK间隙。对于用于后同步码98的1.5nCK的所规定持续时间或为前同步码102分配的1nCK的所规定持续时间这个间隙不提供充足时间。因此，后同步码98及前同步码102不包含在时序图200中且存储器装置10不在最后位捕获100与第一位捕获104之间使用。此外，这个间隙不提供充足时间来在最后位捕获100与第一位捕获104之间复位DFE缓冲器76。另外，由于不存在间隙，因此DFE电路52可在第一写入操作94与第二写入操作96之间使用DFE缓冲器76中的值来继续操作。
1.5nCK DQS的写入后同步码及2nCK DQS的写入前同步码
图14图解说明类似于图11的时序图180的时序图210。时序图210图解说明最后位捕获100与第一位捕获104之间的3nCK间隙。类似于时序图180，在时序图210中，写入操作94、96规定为具有1.5nCK后同步码98，但在时序图210中，写入操作94、96具有用于前同步码102的2nCK的所规定长度。3nCK的间隙为1.5nCK后同步码98及2nCK前同步码102提供充足时间。前同步码102及/或后同步码98包含复位周期92，其中将DFE缓冲器76中的所有位被复位(例如，设定为全部高值或全部低值)。
图15图解说明类似于时序图210的时序图220。类似于时序图210，写入操作94、96规定为具有1.5nCK后同步码98及2nCK前同步码102。然而，时序图220图解说明最后位捕获100与第一位捕获104之间的2nCK间隙。这个间隙为1.5nCK后同步码98提供充足时间，但对于为具有1.5nCK后同步码98的前同步码102分配的2nCK的所规定持续时间其不提供充足时间。因此，包含具有1nCK的持续时间的部分前同步码222。此外，这个间隙不提供充足时间来通过在最后位捕获100与第一位捕获104之间将DFE缓冲器76设定为全部高值或全部低值而复位DFE缓冲器76。替代地，复位电路78可在最后位捕获100与第一位捕获104之间(在后同步码98及/或部分前同步码222期间)在DQS信号的边缘上脉冲输送来自DFE缓冲器76中的DQ的位。
图16图解说明类似于时序图210的时序图230。类似于时序图210，写入操作94、96规定为具有1.5nCK后同步码98及2nCK前同步码102。然而，时序图230图解说明最后位捕获100与第一位捕获104之间的1nCK间隙。这个间隙为1.5nCK后同步码98提供充足时间，但对于为前同步码102分配的2nCK的所规定持续时间其不提供充足时间。因此，省略前同步码102。在后同步码98期间，复位电路78可在最后位捕获100与第一位捕获104之间在DQS信号的边缘上脉冲输送来自DFE缓冲器76中的DQ的位。
如果当2nCK前同步码规定为具有1.5nCK后同步码时最后位捕获100与第一位捕获104之间不存在循环，那么可完全省略前同步码102及后同步码98，从而导致存储器装置10使用图13的时序图200。
1.5nCK DQS的写入后同步码及3nCK DQS的写入前同步码
图17图解说明类似于图11的时序图180的时序图240。时序图240图解说明最后位捕获100与第一位捕获104之间的4nCK间隙。类似于时序图180，在时序图240中，写入操作94、96规定为具有1.5nCK后同步码98，但在时序图240中，写入操作94、96具有用于前同步码102的3nCK的所规定长度。4nCK的间隙为1.5nCK后同步码98及3nCK前同步码102提供充足时间。前同步码102及/或后同步码98包含复位周期92，其中将DFE缓冲器76中的所有位复位(例如，设定为全部高值或全部低值)。
图18图解说明类似于时序图240的时序图250。类似于时序图240，写入操作94、96规定为具有1.5nCK后同步码98及3nCK前同步码102。然而，时序图250图解说明最后位捕获100与第一位捕获104之间的3nCK间隙。这个间隙为1.5nCK后同步码98提供充足时间，但对于为具有1.5nCK后同步码98的前同步码102分配的3nCK的所规定持续时间其不提供充足时间。因此，包含具有2nCK的持续时间的部分前同步码252而不是前同步码102。部分前同步码252及/或后同步码98包含复位周期92，其中将DFE缓冲器76中的所有位复位(例如，设定为全部高值或全部低值)。
图19图解说明类似于时序图240的时序图260。类似于时序图240，写入操作94、96规定为具有1.5nCK后同步码98及3nCK前同步码102。然而，时序图260图解说明最后位捕获100与第一位捕获104之间的2nCK间隙。这个间隙为1.5nCK后同步码98提供充足时间，但对于为前同步码102分配的3nCK的所规定持续时间其不提供充足时间。因此，包含具有1nCK的持续时间的部分前同步码262而不是前同步码102。此外，这个间隙不提供充足时间来通过在最后位捕获100与第一位捕获104之间将DFE缓冲器76设定为全部高值或全部低值而复位DFE缓冲器76。替代地，复位电路78可在最后位捕获100与第一位捕获104之间(在后同步码98及/或部分前同步码262期间)在DQS信号的边缘上脉冲输送来自DFE缓冲器76中的DQ的位。
如果当3nCK前同步码规定为具有1.5nCK后同步码时在最后位捕获100与第一位捕获104之间仅存在单个循环，那么可完全省略前同步码102，从而导致存储器装置10使用图16的时序图230。
如果当3nCK前同步码规定为具有1.5nCK后同步码时在最后位捕获100与第一位捕获104之间不存在循环，那么可完全省略前同步码102及后同步码98两者，从而导致存储器装置10使用图13的时序图200。
图3到19的前述时序图意指展示可由存储器装置10取决于写入操作之间的间隙、所规定前同步码长度及所规定后同步码长度使用的各种时序图的非排他性清单。举例来说，用于所规定后同步码长度(0.5及1.5nCK)及所规定前同步码长度(1、2、3)中的每一者的实例以实现用于前同步码及后同步码的全所规定长度的最小间隙大小开始，但在写入操作之间发生额外时间的情况下可包含较大间隙。另外或或者，后同步码及/或前同步码的大小可设定为任何适合数目。图3到19的时序图展示可将DFE电路52设定为适应于随着各种不同写入操作而发生的若干个不同时序。
复位电路
图20及21图解说明用于选择性地复位DFE电路52的DFE缓冲器76的复位电路78的实施例的示意图。图20图解说明复位电路78的第一部分300的示意图。在写入操作(例如，写入操作94)的写入突发的倒数第二位之后即刻断言DWloadPh信号302。对DWloadPh信号302的断言致使时钟门控电路304启用NAND门306。时钟门控电路304可用于通过当断言DWloadPh信号302时压制来自NAND门306的功率来节省功率。当已捕获突发的最后位时，断言DSphF信号308(例如，转变为低)。对DSphF信号308的断言致使触发器310设定并发射脉冲作为a_Rst信号311。在一些实施例中，反相器312用于产生用于来自NAND门306的触发器310(及/或其它触发器)的差分时序。
如先前所论述，在断言DFErstMaskF信号314时(例如，转变为低)，可抑制a_Rst信号311的发射。在一些实施例中，DFErstMaskF信号314可通过触发器316，任选地可使用开关318将所述触发器置于流通式配置中。可包含反相器320以确保差分计时可由触发器316使用。在一些实施例中，可省略触发器316。
可包含循环冗余检查(CRC)触发器322以针对其中启用CRC的例项将额外移位从a_Rst信号311提供到输出a_CRCRst信号324。当启用CRC时，在写入突发结束之前发生不止一个DQS循环。如关于图21所论述，选择电路(例如，多路复用器)可用于在a_Rst信号311与a_CRCRst信号324之间进行选择。
在一些实施例中，DQS信号可划分成若干(例如，4)个单独相位。举例来说，每一相位对应于DQS的每一其它上升边缘或每一其它下降边缘。对于此些四相位DQS实施方案，CRC移位可仅应用于前导相位。为确保仅前导相位已添加CRC移位，将这个PhLeadF信号326用于指示所述相位是否是写入操作的前导相位(例如，第一上升边缘或第一下降边缘)。将ThisPhLeadF信号326及mrWrCRCEnF信号328提交到NOR门329以产生CRCrstEn信号330。mrWrCRCEnF信号328用于指示是否针对写入操作而启用CRC，且CRCrstEn信号330指示是否针对对应相位而启用CRC。换句话说，对于4相位实施方案，可针对同一类型(例如，上升边缘或下降边缘)的每一相位来再生复位电路78(或至少第一部分300及第二部分340)。
在一些实施例中，可独立于是否进行写入操作而迫使DFE缓冲器76的复位。举例来说，可提供DIBWrEn信号331以在没有写入操作正在进行或行将发生时迫使DFE缓冲器76的复位。
第一部分300可利用RstRstF信号332来复位第一部分300。举例来说，RstRstF信号332可用于在来自触发器310及/或触发器322的脉冲的宽度已通过之后，复位时钟门控电路304、触发器310及/或触发器322。为确保返回到时钟门控电路304的时序，延迟器334可用于在复位触发器310、322之后延迟复位时钟门控电路304某一时间。
将a_Rst信号311、a_CRCRst信号324、CRCrstEn信号330及DIBWrEn信号331传送到复位电路78的第二部分340，如图21中所图解说明。将a_Rst信号311、a_CRCRst信号324及CRCrstEn信号330传送到使用CRCrstEn信号330在a_Rst信号311与a_CRCRst信号324之间进行选择的多路复用器342。DIBWrEn信号331迫使多路复用器输出脉冲而不管a_Rst信号311、a_CRCRst信号324及CRCrstEn信号330的值如何。来自多路复用器342的输出选择最终变成复位电路78的FastDFErstPhF信号344的输出。在一些实施例中，可使用延迟器350来延迟及/或使用反相器352来反转FastDFErstPhF信号344及/或其它信号(例如DIBWrEn信号331)。
反馈路径354可用于反馈RstRstF信号332。所述反馈包含反相器及/或延迟器，且通过将前导边缘延迟并将其反馈到第一部分300致使FastDFErstPhF信号344的复位来设定FastDFErstPhF信号344的脉冲的宽度。换句话说，FastDFErstPhF信号344为具有由反馈路径354设定的持续时间的自定时脉冲。
如所了解，对于其中不抑制输入缓冲器复位的写入操作，DFE缓冲器76将在写入突发的最后位的捕获之后极快速地复位。如果未抑制复位，那么复位可具有很少的1.5个循环，以在使用下降边缘的写入操作最后捕获之后接收由DQS的第二上升边缘捕获的第一“调节”位。在这种时序情景中，可从数据线捕获2个调节位。为确保复位或抑制的时间线，复位电路78使用第一及第二部分300、340来传送此些信号。
图22图解说明抑制电路80的示意图。如所图解说明，抑制电路80产生由第一部分300使用的DFErstMaskF信号314以控制对输入DFE缓冲器76的复位的抑制。抑制电路80可接收GaplessWrites信号400，所述GaplessWrites信号指示连续写入之间的数据中何时不存在间隙。抑制电路80也可接收OneGapWrites信号402，所述OneGapWrites信号指示连续写操作之间的数据中何时存在一个间隙。类似地，抑制电路80接收TwoGapWrites信号404，所述TwoGapWrites信号指示连续写入之间的数据中何时存在两个间隙。另外，抑制电路80接收WPst15信号，所述WPst15信号指示存储器装置10何时已编程为由主机装置设定的1.5循环写入前同步码。
将GaplessWrites信号400及OneGapWrites信号402提交到NOR门408。类似地，将TwoGapWrites信号404及WPst15信号406提交到NAND门410。将NOR门408及NAND门410的输出连同任选超驰信号一起传送到NAND门412，所述任选超驰信号可用于将NAND门412的输出迫使为特定值而不管GaplessWrites信号400、OneGapWrites信号402、TwoGapWrites信号404及WPst15信号406的值如何。
除这些信号之外，抑制电路80接收Bst8En信号416。Bst8En信号416指示用于写入操作的写入数据突发长度是否已被截断。举例来说，如果被断言，那么Bst8En信号416可指示将传输仅8个位而不是可能的16个位。因此，当Bst8En信号416被断言时，写入操作总是具有充足间隔来完成复位。因此，Bst8En信号416可用于迫使以下条件：DFE缓冲器76复位从未经由NAND门418及反相器420由抑制电路经由DFErstMaskF信号314来抑制。
图23是可通过存储器装置10使用复位电路78及/或抑制电路80来使用的过程450的流程图。过程450包含存储器装置接收连续写入操作(框452)。接着，存储器装置10确定连续写入操作之间的持续时间是否超出阈值持续时间(框454)。举例来说，抑制电路80可接收在连续写入操作之间发生的若干个循环的指示。所述阈值可为对应于在连续写入操作之间是否可不发生DFE缓冲器76的复位的持续时间。如果持续时间超出阈值，那么复位电路78可在连续写入操作之间复位DFE缓冲器76(框456)。如果持续时间未超出阈值持续时间，那么抑制电路80抑制DFE缓冲器76的复位(框458)。
图24图解说明可用于产生GaplessWrites信号400、OneGapWrites信号402及TwoGapWrites信号404的产生电路82的实施例。因此，产生电路82可用于DFE缓冲器76的抑制/复位中。产生电路82中所产生的GaplessWrites信号400、OneGapWrites信号402、TwoGapWrites信号404及/或其它信号也可用于其它目的。举例来说，此些信号可用于在未捕获用于连续写入操作的后续写入操作的前同步码的情况下，重新开始写入所述后续写入操作的数据的循环写入序列。
产生电路82包含cas(列存取选通)写入延时(CWL)移位器500。CWL移位器500包含共同称为触发器502到526的串联连接的触发器502、504、506、508、510、512、514、516、518、520、522、524及526。CWL移位器500也可包含一或多个其它触发器以使所接收信号(例如，写入命令)延迟用于存储器装置10的CWL的量。CWL移位器500使用触发器502到526来接收写入命令作为WrCmd13信号528。WrCmd13信号528为作为被延迟CWL的所接收写入命令减去等于包含以供在产生电路82中使用的触发器数目的循环数目的传送通过CWL移位器的写入命令。在所图解说明实施例中，由于CWL移位器500的所图解说明部分包含十三个触发器502到526，因此WrCmd13信号528为被延迟CWL的传入写入命令减去十三个循环的延迟。在WrCmd13信号528已移位通过触发器502到528之后，将其输出为WrStart信号530。WrStart信号530开始用于存储器装置10的内部DRAM写入操作。
为确定后续写入命令是否是在先前写入命令后面移位通过CWL移位器500，来自CWL移位器500的SloGaplessWrites信号532是先于CWL移位器500中的WrStart信号530的若干(例如，8)个阶段。在一些实施例中，所述数目可为包含写入操作的长度的任何数目。举例来说，对于使用预取的双数据速率(例如，16个位)，循环数目可以是预取中位数目的一半。如所图解说明，在触发器510与512之间捕获SloGaplessWrites信号532。当写入命令在连续写入命令之间不具有间隙时，先前写入命令已完成移位通过CWL移位器500且已断言WrStart信号530。当在写入操作之间不发生间隙时，WrStart信号530致使触发器534捕获是先于CWL移位器500中的WrStart信号530的所述数目的阶段的后续写入命令。SloGaplessWrites信号532的捕获致使触发器534在缺乏下文所论述的循环冗余检查(CRC)的断言的情况下断言GaplessWrites信号400。
类似地，如果写入操作在写入操作之间以一个循环间隙发生，那么在WrStart信号530的断言之后即刻由触发器540捕获触发器508与510之间的SloOneGapWrites信号538。在缺乏CRC断言的情况下，触发器540断言OneGapWrites信号402。
而且，如果写入操作在写入操作之间以两个循环间隙发生，那么SloTwoGapWrites信号544是在触发器506与508之间捕获且在WrStart信号530的断言之后即刻由触发器546捕获。在缺乏CRC断言的情况下，触发器546断言TwoGapWrites信号404。此外，如果写入操作在写入操作之间以三个循环间隙发生，那么触发器504与506之间的SloThreeGapWrites信号550是在WrStart信号530的断言之后即刻由触发器552捕获。在缺乏CRC断言的情况下，触发器552断言ThreeGapWrites信号554。
如果在写入操作之间发生四个循环，那么基于WrStart信号530在触发器558处捕获来自触发器502与504之间的SloFourGapWrites信号556。当使用用于指示CRC是否用于写入操作的mrWrCRCEn信号560来启用CRC时使用这个所捕获值。由于CRC将额外循环添加到写入操作(例如，18个位而不是16个位)，因此多路复用器562、564、566及568可用于基于mrWrCRCEn信号560是否指示启用CRC而在信号之间进行选择。换句话说，当包含CRC时，多路复用器562、564、566及568致使对应于比经捕获以计及额外CRC位的较小数目的写入的信号的断言。因此，当触发器540捕获SloOneGapWrites信号538且mrWrCRCEn信号560被断言时，多路复用器562输出GaplessWrites信号400。类似地，当mrWrCRCEn信号560被断言时，多路复用器564、566及568将输出移位。
在一些情形中，WrCmd13信号528处的写入命令脉冲宽度可大于一个循环宽。这可致使CWL移位器500中的两个连续级均由WrStart信号530捕获。为补偿这种情形，可包含NAND门570、572、574及576以确保仅捕获最靠近WrStart信号530的前导阶段而忽略较早阶段。NAND门570、572、574及576仅捕获写入操作的第一循环以避免不正确地同时断言两个输出。
产生电路82也接收设定触发器534、540、546、552及558以准备捕获写入操作的设定信号578。产生电路82也可包含用于放大信号及/或反转信号以供由产生电路82的逻辑使用的各种反相器580。产生电路82也可包含使得适当时序能够用于GaplessWrites信号400、OneGapWrites信号402、TwoGapWrites信号404及ThreeGapWrites信号554的产生的各种其它未经图解说明的电路，诸如延迟电路。
DFE缓冲器76的复位的抑制将快速发生以在写入操作之后下一写入操作之前快速切断DFE缓冲器76的复位。举例来说，无间隙写入操作可具有仅仅0.5个循环以抑制DFE缓冲器76的复位。为增加GaplessWrites信号400、OneGapWrites信号402、TwoGapWrites信号404及ThreeGapWrites信号554的传播，产生电路82可利用“回行”。如本文中所使用，回行是指逐渐定时的时钟，其中每一时钟为比先前时钟快的DQS的循环的一部分。
图25图解说明包含产生电路82的回行电路600的实施例的框图，所述产生电路从接收时钟603并产生一或多个回行时钟601的回行时钟电路602接收一或多个回行时钟601。为适应回行，产生电路82包含回行WrStart电路604，所述回行WrStart电路当捕获传送通过CWL移位器500的写入操作时使WrStart信号530回行以供反馈，如下文图27中所图解说明。
图26图解说明回行时钟电路602的实施例的示意图。如所图解说明，回行时钟电路602包含共同地称为锁存器605到626的锁存器605、606、608、610、612、614、616、617、618、620、622、624及626，所述锁存器通过锁存器605到626将时钟603递增地移位循环的一部分。换句话说，锁存器605产生为时钟603的经移位版本的fastclk 628，且产生为fastclk 628的经反转版本的fastclkF 630。锁存器606产生为fastclk 628的经移位版本的clk1632，且产生为clk1 632的经反转版本的clk1 632。锁存器608产生为clk1 632的经移位版本的clk2 636，且产生为clk2 636的经反转版本的clk2F 638。锁存器610产生为clk2 636的经移位版本的clk3 640，且产生为clk3 640的经反转版本的clk3F 642。锁存器612产生为clk3 640的经移位版本的clk4 644，且产生为clk4 644的经反转版本的clk4F 646。锁存器614产生为clk4 644的经移位版本的clk5 648，且产生为clk5 648的经反转版本的clk5F650。锁存器616产生为clk5 648的经移位版本的clk6 652，且产生为clk6 652的经反转版本的clk6F 654。锁存器617产生为clk6 652的经移位版本的clk7 656，且产生为clk7656的经反转版本的clk7F 658。锁存器618产生为clk7 656的经移位版本的clk8 660，且产生为clk8 660的经反转版本的clk8F 662。锁存器620产生为clk8 660的经移位版本的clk9664，且产生为clk9 664的经反转版本的clk9F 666。锁存器622产生为clk9 664的经移位版本的clk10 668，且产生为clk10 668的经反转版本的clk10F 670。锁存器624产生为clk10668的经移位版本的clk11 672，且产生为clk11 672的经反转版本的clk11F 674。锁存器626产生为clk11 672的经移位版本的Clklast 676，且产生为Clklast 676的经反转版本的ClklastF678。由回行时钟电路602产生的时钟中的每一者可由产生电路82使用。
图27是包含回行WrStart电路604的产生电路82的实施例的示意图。如所图解说明，CWL移位器500利用每一阶段处的相应回行时钟601而不是图24中所图解说明的单个时钟来将写入命令移位通过CWL移位器500。换句话说，图27中的CWL移位器500的每一阶段相对于时钟603的循环的发生早于下一阶段相对于时钟603的下一循环的发生。因此，更靠近CWL移位器500的左侧使用的回行时钟601比更靠近CWL移位器500的右端使用的回行时钟601“慢”。使用回行技术使得能够适当地锁存写入间隙信号同时使得写入间隙信号及WrStart信号530能够输出得比没有回行的情况快得多。为提供回行能力，CWL移位器500的最终阶段由最快时钟信号(fastclk 628)驱动且每一先前阶段由所述时钟信号的经逐渐延迟版本驱动。直到最终，在这个CWL移位器500的开头处，时钟时序已慢的足以与加载到CWL移位器500的开始中的传入(相对慢)输入紧密对准。举例来说，归因于使时钟603变慢的命令解码延迟，可将延迟(例如，2ns)包含在时钟603捕获的数据中。回行时钟601的慢边缘(即，Clklast 676)可用于匹配数据中的延迟。
此外，为确保使用回行配置适当地锁存写入间隙信号，由回行WrStart电路604复制用于回行时钟电路602的回行延迟以使WrStart信号530回行从而锁存所选择CWL阶段输出，如前文所描述。
在一些实施方案中，在WrStart信号530之前发生的信号可用于锁存。举例来说，可使用在WrStart信号530之前发生若干(例如，1)个循环的信号而不是WrStart信号530来进行锁存。实际上，可使用任何阶段来提供最终锁存，只要维持相对数目的先前阶段以提供正确间隔来检测无间隙写入(例如，8个阶段)及一个间隙写入(例如，9个阶段)以及先前所论述的其它间隙写入。通过使用比最终(例如，WrStart信号530)早的阶段，相对于WrStart信号530较早地断言间隙写入信号以允许在WrStart信号530开始内部DRAM写入操作之前有更多时间将它们传播到其目的地。
图28是可由产生电路82使用的过程700的流程图。产生电路82接收写入命令信号，所述写入命令信号经配置以指示写入是否对存储器装置10有效(框702)。然后，CWL移位器500移位通过写入命令信号以产生多个写入命令信号(框704)。当写入命令信号被断言且移位通过CWL移位器500时，触发器534、540、546、552及558检测随后断言的写入命令当前是否在CWL移位器500中(框706)。在将随后断言的写入命令检测为当前在CWL移位器中之后，触发器534、540、546、552及558中的一者即刻输出对应于所断言写入命令的第一写入操作与对应于随后所断言写入命令的第二写入操作之间的间隙的指示(框708)。
尽管前述内容论述各种逻辑低及/或逻辑高断言极性，但在一些实施例中，这些极性中的至少一些极性可反转。此外，在一些实施例中，本文中所论述的逻辑门可替换为类似逻辑功能，例如反相器替换为单个NAND门或其他类似改变。
虽然本发明可易于得出各种修改及替代形式，但已在图式中以实例方式展示且在本文中详细描述具体实施例。然而，应理解，本发明并非打算受限于所揭示的特定形式。而是，本发明打算涵盖归属于如由所附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代方案。
本文中所呈现及所主张的技术被引用并应用于实际性质的材料物件及具体实例，所述材料物件及具体实例明确地改进了本技术领域，且因此不是抽象的、无形的或纯粹理论上的。此外，如果说明书所附的任何权利要求含有指称为“用于[执行][功能]…的构件”或“用于[执行][功能]…的步骤”的一或多个元素，那么其打算根据35U.S.C.112(f)来解释此些元素。然而，对于含有以任何其它方式指称的元素的任何权利要求，其不打算根据35U.S.C.112(f)来解释此些元素。

Claims (20)

1.一种存储器装置，其包括：
移位器，其经配置以接收写入命令且经配置以从所述写入命令产生多个经移位写入命令；及
多个触发器，其经配置以从所述移位器接收所述多个经移位写入命令的子集，且当所述写入命令已作为写入开始命令通过所述移位器完成移位时输出是否断言写入命令的所述子集的后续写入命令的指示符。
2.根据权利要求1所述的存储器装置，其中所述移位器包括串联连接的多个移位器触发器，且所述多个移位器触发器中的每一者经配置以产生所述多个经移位写入命令中的相应一者。
3.根据权利要求2所述的存储器装置，其中所述多个移位器触发器中的每一者耦合到共同时钟。
4.根据权利要求2所述的存储器装置，其中所述多个移位器触发器耦合到多个时钟。
5.根据权利要求4所述的存储器装置，其包括回行电路，其中使用所述回行电路来产生所述多个时钟中的所述时钟中的每一者，且所述多个时钟相对于通过所述移位器的数据选通(DQS)逐渐变快。
6.根据权利要求5所述的存储器装置，其中所述回行电路包括一系列锁存器。
7.根据权利要求6所述的存储器装置，其中所述系列锁存器中的所述锁存器中的每一者产生所述多个时钟中的时钟及逻辑上与所述多个时钟中的相应时钟反相的反相时钟。
8.根据权利要求6所述的存储器装置，其包括回行写入开始电路，其中所述回行写入开始电路包括一系列额外锁存器以使所述写入开始信号延迟而不致使所述多个触发器输出所述指示符。
9.根据权利要求8所述的存储器装置，其中所述系列额外锁存器中的锁存器各自具有类似于所述系列锁存器中的相应锁存器的延迟。
10.根据权利要求1所述的存储器装置，其中所述指示符包括多个信号，其各自指示所述写入开始信号及所述后续写入命令中的所断言后续写入命令是否在所述写入开始信号与所断言后续写入命令之间具有特定持续时间。
11.根据权利要求10所述的存储器装置，其中用于所述多个信号中的相应信号的所述特定持续时间包括：
间隙持续时间，其介于对应于所述写入开始信号的第一写入操作与对应于所述所断言后续写入命令的第二写入操作之间；及
写入持续时间，其包括传送用于所述写入操作的数据的若干个循环。
12.根据权利要求1所述的存储器装置，其包括cas写入延时移位器，所述cas写入延时移位器包括所述移位器。
13.一种方法，其包括：
接收经配置以指示写入是否对存储器装置有效的写入命令信号；
通过串联移位器将所述写入命令信号移位以产生多个写入命令信号；
在通过所述串联移位器完成所断言写入命令移位之后，即刻检测后续所断言写入命令当前是否在所述串联移位器中；及
在将所述后续所断言写入命令检测为当前在所述串联移位器中之后，即刻输出对应于所述所断言写入命令的第一写入操作与对应于所述后续所断言写入命令的第二写入操作之间的间隙的相应指示。
14.根据权利要求13所述的方法，其中所述间隙对应于所述所断言写入命令与所述后续所断言写入命令之间的所述串联移位器中的触发器的数目减去用于所述第一写入操作的写入突发的长度。
15.根据权利要求13所述的方法，其包括接收循环冗余检查CRC信号，所述循环冗余检查信号指示CRC是否对所述第一写入操作有效。
16.根据权利要求15所述的方法，其中所述间隙的所述相应指示至少部分地基于所述CRC信号。
17.一种存储器装置，其包括：
第一多个触发器，其经配置以接收写入命令信号且经配置以从所述写入命令信号产生多个经移位写入命令信号；
第二多个触发器，其经配置以从所述第一多个触发器接收所述多个经移位写入命令信号的子集，且当所断言写入命令信号已作为写入开始命令通过所述第一多个触发器完成移位时输出是否断言写入命令信号的所述子集的后续写入命令的指示符；及
多个多路复用器，其各自耦合到所述第二多个触发器中的一对邻近触发器的输出，其中所述多个多路复用器中的每一多路复用器经配置以至少部分地基于循环冗余检查CRC信号而在所述对邻近触发器的所述输出之间进行选择。
18.根据权利要求17所述的存储器装置，其包括多个NAND门，所述多个NAND门经配置以确保所述第二多个触发器中的所述触发器中的仅一者经配置以响应于所述写入开始信号而输出所断言指示符。
19.根据权利要求17所述的存储器装置，其包括写入开始信号回行电路，所述写入开始信号回行电路包括经串联连接以将所述写入开始信号的多个经延迟版本提供到所述第二多个触发器的多个写入开始锁存器。
20.根据权利要求19所述的存储器装置，其包括回行电路，所述回行电路包括经串联连接以将多个时钟提供到所述第一多个触发器的多个时钟锁存器，其中所述多个时钟锁存器中的每一锁存器具有与所述多个写入开始锁存器中的对应锁存器相同的延迟。
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