CN113517011B - 用于存储器装置的集中式dfe复位发生器 - Google Patents

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Abstract

本申请涉及用于存储器装置的集中式DFE复位发生器。提供了包含被配置成对写入操作之间的周期进行计数的间同步码数据选通(DQS)计数器的系统和方法。所述间同步码DQS计数器包含被配置成生成判决反馈均衡器DFE复位启用信号的DFE复位掩模电路和被配置成生成用于DFE复位的定时信号的DFE复位定时发生器。所述系统和方法还包含DFE复位发生器，所述DFE复位发生器被配置成：从所述间同步码DQS计数器接收所述DFE复位启用电路和所述定时信号；使用所述DFE复位启用信号和所述定时信号来生成用于多个DQS相位的DFE复位信号；并且将所述DFE复位信号传输到所述多个DQS相位。

Description

用于存储器装置的集中式DFE复位发生器
技术领域
本公开的实施例总体上涉及用于存储器装置的判决反馈均衡器(DFE)领域。更具体地，本公开的实施例涉及使用集中式DFE复位发生器复位DFE的抽头。
背景技术
半导体装置(例如，存储器装置)利用定时以及数据信号、数据选通和/或其它信号的相移来执行操作(例如，写入操作)。DFE可以用于维持多个(例如，4个)先前数据位的缓冲器以提高解释当前位是高还是低的准确性。例如，如果DFE已经存储了4个先前低数据位，则数据线(DQ)将处于较低的电压电平，并且当前数据位应被解释为相对于所述电平为逻辑高或低电平。这些多抽头DFE输入缓冲器用于允许分辨较小的外部数据眼。但是，在每个DQ中包含DFE复位发生器可能会消耗裸片空间和/或用于存储器装置的功率。
本公开的实施例可以涉及上文阐述的问题中的一或多个问题。
发明内容
一方面，本申请涉及一种存储器装置，所述存储器装置包括：间同步码数据选通(DQS)计数器，所述间同步码DQS计数器被配置成对写入操作之间的周期进行计数，其中所述间同步码DQS计数器包括：判决反馈均衡器(DFE)复位掩模电路，所述DFE复位掩模电路被配置成生成DFE复位启用信号；以及DFE复位定时发生器，所述DFE复位定时发生器被配置成生成用于DFE复位的定时信号；DFE复位发生器，所述DFE复位发生器被配置成：从所述间同步码DQS计数器接收所述DFE复位启用信号和所述定时信号；使用所述DFE复位启用信号和所述定时信号来生成用于多个DQS相位的DFE复位信号；并且将所述DFE复位信号传输到所述多个DQS相位。
另一方面，本申请涉及一种半导体装置，所述半导体装置包括：集中式判决反馈均衡器(DFE)复位发生器，所述集中式DFE复位发生器被配置成：生成多个DFE复位信号；并且将所述多个DFE复位信号传输到多个数据选通(DQS)相位以控制是否复位所述多个DQS相位的相应DFE；以及位于所述多个DQS相位中的多个缓冲和斩波电路，其中所述多个缓冲和斩波电路中的每个缓冲和斩波电路被配置成接收：数据输入缓冲信号，以选择性地引起相应DFE的DFE复位的持续启用；以及所述多个DFE复位信号中的相应DFE复位信号，以至少部分地基于所述相应DFE复位信号来选择性地复位所述相应DFE。
另一方面，本申请涉及一种方法，所述方法包括：在间同步码DQS计数器处生成判决反馈均衡器(DFE)复位启用信号和定时信号；将所述DFE复位启用信号和所述定时信号传输到DFE复位发生器；使用所述DFE复位发生器生成用于存储器装置的多个数据选通(DQS)相位的DFE复位信号；以及使用所述DFE复位信号选择性地复位所述多个DQS相位的DFE。
附图说明
图1是展示了根据实施例的具有判决反馈均衡器(DFE)电路系统的存储器装置的某些特征的简化框图，所述DFE电路系统包含确定存储器装置所接收的数据的电平的DFE并且包含DFE复位电路系统；
图2是根据实施例的图1的DFE复位电路系统的示意图，所述DFE复位电路系统包含控制何时启用DFE复位的DFE复位掩模、控制对复位的定时的DFE复位定时信号发生器以及使用DFE复位启用信号和定时信号来生成DFE复位信号并将DFE复位信号分配到DQ相位的DFE复位发生器；
图3是根据实施例的图2的DFE复位掩模的示意图，所述DFE复位掩模生成用于选择性地启用DFE复位的DFE复位启用信号；
图4是根据实施例的图2的DFE复位定时发生器的示意图，所述DFE复位定时发生器生成用于DFE复位的定时信号；
图5是根据实施例的DFE复位定时和抑制电路的示意图，所述DFE复位定时和抑制电路在DFE复位掩模信号有效时抑制来自图4的DFE复位定时信号；
图6是根据实施例的DFE复位发生器的示意图，所述DFE复位发生器使用来自图5的定时电路的延迟的定时信号来生成DFE复位信号；
图7是根据实施例的缓冲和斩波电路的示意图，所述缓冲和斩波电路之一可以位于图1的存储器装置的每个DQS相位中以从图6的复位发生器接收相应的DFE复位信号来针对DQS相位复位DFE；并且
图8是根据实施例的可以由示出来自DFE复位发生器的DFE复位信号的图1的存储器装置使用的时序图。
具体实施方式
下面将描述一或多个具体实施例。为了提供对这些实施例的简明描述，说明书中未描述实际实施方案的所有特征。应了解的是，在任何这种实际实施方案的开发中，如在任何工程或设计方案中，必须作出大量实施方案特定的决定以实现开发者的特定目标，如符合系统相关的和商业相关的约束，所述目标可以因实施方案而变化。此外，应了解的是，这种开发努力可能复杂且耗时，但是这对受益于本公开的普通技术人员而言仍是设计、生产和制造上的例行工作。
判决反馈均衡器(DFE)可以利用DFE缓冲器来跟踪先前的数据级以解释传入的数据级。在写入操作之间，可以使用DFE复位电路系统将此DFE缓冲器复位成DFE缓冲器中的初始状态(例如，所有高或低值)。此外，DFE复位电路系统在并行器中的每个数据(DQ)线内可以是集中式而不是分布式。使用集中式DFE复位电路系统，可以针对多个位(例如，每个字节一次)在中心生成DFE复位，以相对于在多个DQ的多个相位中利用局部化DFE复位发生器的存储器装置节省DFE复位电路系统所消耗的功率和裸片大小。
现在转向附图，图1是展示了存储器装置10的某些特征的简化框图。具体地，图1的框图是展示了存储器装置10的某些功能的功能框图。根据一个实施例，存储器装置10可以是DDR5 SDRAM装置。与先前几代DDR SDRAM相比，DDR5 SDRAM的各个特征允许降低的功率消耗、更多的带宽和更大的存储容量。
存储器装置10可以包含多个存储器库12。例如，存储器库12可以是DDR5 SDRAM存储器库。存储器库12可以设置在一或多个芯片(例如，SDRAM芯片)上，所述一或多个芯片布置在双列直插式存储器模块(DIMMS)上。如将了解的，每个DIMM可以包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每个SDRAM存储器芯片可以包含一或多个存储器库12。存储器装置10表示单个存储器芯片(例如，SDRAM芯片)的具有多个存储器库12的部分。对于DDR5，存储器库12可以被进一步布置成形成库组。例如，对于8千兆字节(Gb)的DDR5 SDRAM，存储器芯片可以包含被布置到8个库组的16个存储器库12，每个库组包含2个存储器库。例如，对于16Gb的DDR5 SDRAM，存储器芯片可以包含被布置到8个库组的32个存储器库12，每个库组包含4个存储器库。存储器库12在存储器装置10上的各种其它配置、组织和大小可以根据整个系统的应用和设计而利用。
存储器装置10可以包含命令接口14和输入/输出(I/O)接口16。命令接口14被配置成从如处理器或控制器17等外部装置提供多个信号(例如，信号15)。处理器或控制器17可以向存储器装置10提供各种信号15(包含DQ信号)，以促进要写入到存储器装置10或从所述存储器装置读取的数据的传输和接收。
如将了解的，命令接口14可以包含例如用于确保适当处理信号15的多个电路，如时钟输入电路19和命令地址输入电路20。命令接口14可以从外部装置接收一或多个时钟信号。双数据速率(DDR)存储器通常利用差分对系统时钟信号，在本文称为真(true)时钟信号(Clk_t)和条(bar)时钟信号(Clk_c)。DDR的正时钟沿是指上升真时钟信号Clk_t交叉下降条时钟信号Clk_c的点，而负时钟沿指示下降真时钟信号Clk_t的转变和条时钟信号Clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正沿上输入，并且数据在正时钟沿和负时钟沿两者上传输或接收。
时钟输入电路19接收真时钟信号(Clk_t)和条时钟信号(Clk_c)并生成内部时钟信号CLK。内部时钟信号CLK供应到内部时钟发生器，如延迟锁相环(DLL)电路30。DLL电路30基于接收的内部时钟信号CLK来生成相位控制的内部时钟信号LCLK。相位控制的内部时钟信号LCLK例如供应到I/O接口16并用作用于确定对读取数据的输出定时的定时信号。
一或多个内部时钟信号/相位CLK还可以提供到存储器装置10内的各个其它组件并且可以用于生成各种另外的内部时钟信号。例如，内部时钟信号CLK可以提供到命令解码器32。命令解码器32可以从命令总线34接收命令信号并且可以解码命令信号以提供各种内部命令。例如，命令解码器32可以通过总线36向DLL电路30提供命令信号以协调相位控制的内部时钟信号LCLK的生成。例如，相位控制的内部时钟信号LCLK可以用于通过IO接口16对数据进行时钟控制。
进一步地，命令解码器32可以解码如读取命令、写入命令、模式寄存器设置命令、激活命令等命令并且通过总线路径40提供对与命令相对应的特定存储器库12的访问。如将了解的，存储器装置10可以包含如行解码器和列解码器等用于促进对存储器库12的访问的各种其它解码器。在一个实施例中，每个存储器库12包含库控制块22，所述库控制块提供必要的解码(例如，行解码器和列解码器)以及如定时控制和数据控制等用于促进往返存储器库12的命令的执行的其它特征。
存储器装置10基于从如处理器等外部装置接收的命令/地址信号来执行操作，如读取命令和写入命令。在一个实施例中，命令/地址总线可以是用于容纳命令/地址信号(CA<13:0>)的14位总线。命令/地址信号是使用时钟信号(Clk_t/和Clk_b)时钟控制到命令接口14的。例如，命令接口可以包含命令地址输入电路20，所述命令地址输入电路被配置成通过命令解码器32接收和传输用于提供对存储器库12的访问的命令。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够在传入CA<13:0>总线上处理命令。对存储器装置10内的特定存储器库12的访问是用命令在CA<13:0>总线上编码的。
另外，命令接口14可以被配置成接收多个其它命令信号。例如，可以提供命令/地址裸片上终结(CA_ODT)信号以促进存储器装置10内的适当阻抗匹配。复位命令(RESET_n)可以用于例如在加电期间使命令接口14、状态寄存器、状态机等复位。命令接口14还可以接收可以被提供以例如根据针对特定存储器装置10的命令/地址路由来使命令/地址总线上的命令/地址信号CA<13:0>的状态反相的命令/地址反相(CAI)信号。还可以提供镜像(MIR)信号来促进镜像功能。MIR信号可以用于基于特定应用中的多个存储器装置的配置对信号进行多路复用，使得所述信号可以被交换以用于实现信号到存储器装置10的某种路由。也可以提供用于促进对存储器装置10的测试的各种信号，如测试启用(TEN)信号。例如，TEN信号可以用于将存储器装置10放置到测试模式中，以用于连接性测试。
命令接口14还可以用于向系统处理器或控制器提供针对可以检测到的某些错误的警报信号(ALERT_n)。例如，如果检测到循环冗余校验(CRC)错误，则可以从存储器装置10传输警报信号(ALERT_n)。还可以生成其它警报信号。进一步地，用于从存储器装置10传输警报信号(ALERT_n)的总线和引脚在某些操作如上文描述的使用TEN信号执行的连接性测试模式期间可以用作输入引脚。
可以利用上文讨论的命令和时钟控制信号借助于通过IO接口16传输和接收数据信号44来往返存储器装置10发送数据。更具体地，可以通过数据路径46向存储器库12发送数据或从所述存储器库检索数据，所述数据路径包含多个双向数据总线。通常称为DQ信号的数据IO信号通常是在一或多个双向数据总线中传输和接收的。数据路径46可以将DQ信号从串行总线48转换到并行总线49。
对于某些存储器装置，如DDR5 SDRAM存储器装置，IO信号可以分成上字节和下字节。例如，对于x16存储器装置，IO信号可以分成例如与数据信号的上字节和下字节相对应的上IO信号和下IO信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，如DDR存储器装置等某些存储器装置可以利用通常称为DQS信号的数据选通信号。DQS信号由发送数据的外部处理器或控制器(例如，针对写入命令)或由存储器装置10(例如，针对读取命令)驱动。对于读取命令，DQS信号是具有预定模式的有效另外数据输出(DQ)信号。对于写入命令，DQS信号用作用于捕获对应的输入数据的时钟信号。至于时钟信号(Clk_t和Clk_c)，DQS信号可以作为差分对数据选通信号(DQS_t和DQS_c)提供，以在读取和写入期间提供差分对信令。对于某些存储器装置，如DDR5 SDRAM存储器装置，DQS信号的差分对可以分成例如与往返存储器装置10发送的数据的上字节和下字节相对应的上数据选通信号和下数据选通信号(例如，UDQS_t和UDQS_c；LDQS_t和LDQS_c)。
DQS信号由控制器17驱动到存储器装置10以选通写入数据。当写入操作完成时，控制器17将停止驱动DQS并且允许其浮动至不确定的三态状况。当DQS信号不再由控制器17驱动时，从控制器17到存储器装置10的外部DQS信号将处于未知/不确定状态。这种状态可能会导致存储器装置10内部的不期望的行为，因为存储器装置10内部的内部DQS信号可以处于中间电平和/或可以发生振荡。在一些实施例中，当控制器17停止驱动外部DQS信号时，甚至外部DQS信号也可以在I/O接口16处振铃。
DDR5规范可以包含短后同步码时段，其中在最后写入数据位之后，仍由控制器17驱动外部DQS信号，以便在控制器17停止驱动外部DQS信号之前留出时间来禁用写入电路系统传播。DDR5规范可以定义可以使用模式寄存器选择的短(例如，0.5tCK)后同步码时段和长(例如，1.5tCK)后同步码时段。但是，短后同步码时段可以提供短时间段来复位DFE缓冲器。
返回图1，还可以通过IO接口16向存储器装置10提供阻抗(ZQ)校准信号。ZQ校准信号可以提供到参考引脚并且用于通过调整存储器装置10的上拉电阻器和下拉电阻器跨过程、电压和温度(PVT)值的变化调谐输出驱动器和ODT值。因为PVT特性可以影响ZQ电阻器值，所以可以向ZQ参考引脚提供用于调整电阻以将输入阻抗校准成已知值的ZQ校准信号。如将了解的，精密电阻器通常耦接在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整IO引脚的内部ODT和驱动强度的参考。
另外，可以通过IO接口16向存储器装置10提供环回信号(LOOPBACK)。环回信号在测试或调试阶段期间可以用于将存储器装置10设置成其中将信号通过同一引脚通过存储器装置10环回的模式。例如，环回信号可以用于设置存储器装置10，以测试存储器装置10的数据输出。环回可以包含数据和选通两者或者可以仅包含数据引脚。这通常旨在用于监测由存储器装置10在IO接口16处捕获的数据。
如将了解的，也可以将如供电电路(用于接收外部VDD和VSS信号)、模式寄存器(用于定义可编程操作和配置的各种模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件并入到存储器装置10中。因此，应当理解，仅提供图1的框图来突出存储器装置10的某些功能特征，以帮助后续的详细描述。
DDR5允许连续地执行写入操作，使得两个连续的写入操作之间的数据输入无间隙。在这种情况下，可以完全消除用于第一写入操作的正常后同步码和/或用于第二写入操作的正常前同步码。对于一些连续的写入操作，在第一写入操作的数据突发与第二写入操作的数据突发之间可以存在具有一定间隙(例如，1个、2个、3个或3个以上周期)的周期间隙。对于这些情况，可以有指定的部分后同步码和/或部分前同步码来支持这些操作。
在一些连续的写入操作中，第一写入操作与第二写入操作之间的间距为使得整个第一后同步码和第二前同步码都得到满足并且在所述两个写入操作之间甚至可以有另外的时钟周期。当第一后同步码与第二前同步码之间有另外的时钟周期时，可以根据规格禁用(浮动)或驱动DQS选通。因此，当写入操作之间存在足够的复位时间时，DFE电路系统50可以在写入突发结束时使用复位电路系统复位DFE 52，但是当写入操作之间没有足够的时间(例如，少于2个DQS周期)时，则复位至少可以部分地得到抑制。如下文所指出的，当在写入突发结束时抑制DFE复位时，反而可以使用通过使用可用DQS周期选通的数据填充DFE缓冲器。例如，在抑制4位DFE缓冲器的复位时，当写入操作之间存在2个DQS周期时，可以将数据线上存在的4位(在DQS周期的上升沿和下降沿上)“非实时”数据写入DFE缓冲器中。此外，在抑制4位DFE缓冲器的复位时，当写入操作之间仅存在单个周期时，即使缓冲器仅用“非实时”数据覆写一半，也可以将2位(在DQS周期的上升沿和下降沿上)写入DFE缓冲器中。
数据路径46、I/O接口16和/或命令接口14可以包含判决反馈引擎(DFE)电路系统50，所述DFE电路系统使用包含多个(例如，4个)先前位(例如，高或低)的输入缓冲器的DFE52，所述输入缓冲器可以用于解释通常称为DQ信号的数据IO信号中的传入数据位。DFE电路系统50使用DQ信号中的先前电平来提高解释DQ信号中的传入位的准确性。DFE输入缓冲器取决于跟踪通道上的先前输入历史以确定将哪个输入抽头用于下一个数据输入。对于无间隙的写入或以由于完成间同步码(例如，来自连续写入中的较早写入的后同步码和来自连续写入中的较晚写入的前同步码)的时间不足或定义的切换而因此存在于写入之间的切换间同步码间隔开的写入，DFE 52可以不断更新和跟踪通道上的每个数据位。对于间隔得足够远使得其具有非切换间同步码的写入，DFE 52将在写入之间的非切换时间期间不更新，并且其寄存器将变得无效而无法用于在间同步码之后收集第一数据位。在一些实施例中，非切换间同步码可以当写入之间已经发生指定的切换时存在或者可以被指定为不含切换。在一些实施例中，用于存储器装置10的规范可以限定非切换间同步码被保持为指定值(例如，数据高)，使得即使存储器装置10未收集通道历史，存储器装置10也可以知道通道历史。通过使用DFE 52的复位使寄存器复位到指定的(例如，所有高数据)状态，存储器装置10可以将DFE历史更新为所述值，而在间同步码的非切换部分期间没有数据收集。
DFE电路系统50包含用于执行DFE 52的复位的DFE复位电路系统54。然而，如先前所指出的，当命令之间出现复位持续时间不足时，DFE电路系统50可能不会开始/完成复位。因此，DFE电路系统50可以至少部分地基于命令之间的持续时间来选择性地禁用/启用DFE复位。
图2是DFE复位电路系统54的实施例的示意图。DFE复位电路系统54利用集中式方案来生成DFE复位信号，这比通过在每个DQ的相位的一部分中使用局部DS时钟控制得到复位信号来生成更快。相反，DFE复位电路系统54生成DFE复位脉冲，所述DFE复位脉冲可以用于所有相位(例如，四个相位)并且使用上述局部DS时钟直接从间同步码DQS计数器70得到，所述间同步码DQS计数器是比可以用于存储器装置中的数据加载信号时域更快的相对时域。间同步码DQS计数器70可以用于阻止在写入操作的写入后同步码之后并且在后续写入操作的写入前同步码之前可以在未知DQS区域中生成的伪数据选通信号。间同步码DQS计数器70有效地证明DQS时钟控制，使得滤波器之后的所有下游时钟都被认为是合法时钟而不是由外部DQS/DQSF引脚处于未知状态所引起的毛刺(glitch)。例如，间同步码DQS计数器70可以是任何适合的间同步码电路系统，如题为写入间同步码滤波(Write InterambleFiltering)并且于2020年3月30日提交的美国专利申请16/834,409的间同步码电路系统。
间同步码DQS计数器70将控制信号发送到一或多个DFE复位发生器72，所述一或多个DFE复位发生器使用控制信号将DFE复位信号73输出到分配给DFE复位信号73的每个DQ相位76中的缓冲和斩波(BC)电路系统74。例如，可以将八个DQ相位76(例如，针对高位和低位中的每一个具有副本的4个相位)分配给DFE复位信号73。例如，DQ相位76的此数量可以是存储器装置10的预取(例如，16位)的一半(例如，1个字节)。
如所展示的，间同步码DQS计数器70可以包含可以用于控制是否启用DFE复位发生器72来复位DFE 52的DFE复位掩模电路78。通过将DFE复位掩模电路78定位在间同步码DQS计数器70中，与在每个DQ路径中包含DFE复位掩模电路78的存储器装置相比，按照DFE复位信号73，可以减少存储器装置10的裸片面积和功耗。间同步码DQS计数器70进一步包含用于发送定时信号以控制DFE复位发生器72的操作的DFE复位定时信号发生器80。
图3是DFE复位掩模电路78的实施例的示意图。如所展示的，DFE复位掩模电路78包含接收指示写入操作之间是否存在两个时钟周期的TwoGapWrites信号102的与非门100。与非门100还接收WPre4信号104。WPre4信号104指示存储器装置10被设置为比其它写入前同步码的较短可编程模式(例如，写入前同步码2或3)更长的写入前同步码模式(例如，写入前同步码4)。较长写入前同步码比较短写入前同步码多一个DQS切换，因此连续写入可以在WPRE＝4时间隔再多一个周期并且具有完全切换的写入间同步码。
DFE复位掩模电路78还包含接收GaplessWrite信号108和OneGapWrite信号110的或非门106。GaplessWrite信号108指示连续的写入操作之间不存在时钟周期，并且OneGapWrite信号110指示连续的写入操作之间存在单个时钟信号。
来自与非门100和或非门106的输出传输到多路复用器112，所述多路复用器与突发斩波信号114一起用于控制DFE复位启用信号116的输出。斩波信号114可以是突发斩波信号114，所述突发斩波信号指示对应的写入操作使用比存储器装置10的完整预取(例如，16位)更少的存取(例如，8位)，从而指示写入操作固有地将在写入之后具有足够的周期来复位DFE 52。DFE复位启用信号116从DFE复位掩模电路78传输到DFE复位发生器72以控制是否启用DFE复位。
图4是DFE复位定时信号发生器80的实施例的示意图。如所展示的，DFE复位定时信号发生器80接收写入结束信号120、时钟122、互补时钟124和复位信号126。写入结束信号120指示写入操作的结束。时钟122和互补时钟124可以是用于控制触发器128、130、132、134和136的切换的互补系统或局部时钟，所述触发器用于缓冲写入结束信号120以生成指示写入结束信号120已经通过DFE复位定时信号发生器80中的设定数量的触发器的CircleWrEnd信号138。触发器128、130、132和134分别输出信号LastBitm3 140、LastBitm2 142、LastBitm1 144和LastBitm0 146，其中LastBitm0 146是最后位减去零个周期，LastBitm1144是最后位减去一个周期，LastBitm2 142是最后位减去两个时钟周期，并且LastBitm3是最后位减去三个时钟周期。在一些实施例中，输出信号LastBitm3 140、LastBitm2 142、LastBitm1 144和LastBitm0 146可以利用一或多个反相器150来放大信号以用于传输到存储器装置10的其它部分和/或将信号反相以获得适当的逻辑值。
写入结束信号120以及触发器128和132的输出被传输到多路复用器152，所述多路复用器在使用Add0信号154、Add1信号156和Add2信号158的信号之间进行选择，所述Add0信号、所述Add1信号和所述Add2信号控制在输入160的传输中包含多少个触发器，以控制在传输到触发器136以输出CircleWrEnd信号138之前将多少个时钟信号添加到写入结束信号120。
图5是用于延迟来自DFE复位定时信号发生器80的输出信号LastBitm3 140、LastBitm2 142、LastBitm1 144和LastBitm0 146的DFE复位定时和抑制电路170的实施例的示意图。DFE复位定时和抑制电路170可以安置在DFE复位发生器72中或DFE复位电路系统54内的另一个位置。使用相应的或非门172、174、176和178对输出信号LastBitm3 140、LastBitm2 142、LastBitm1 144和LastBitm0 146进行门控，所述或非门基于DFE复位启用信号116的值来选择性地启用相应的输出信号LastBitm3 140、LastBitm2 142、LastBitm1144和LastBitm0 146。具体地，输出信号LastBitm3 140、LastBitm2 142、LastBitm1 144和LastBitm0 146用DFE复位启用信号116选择性地门控，以启用或禁用相应的输出信号DlydLastBitm3 182、DlydLastBitm2 184、DlydLastBitm1186和DlydLastBitm0 188的生成。
图6是可以是DFE复位发生器72的一部分的复位发生器200的实施例的示意图。如所展示的，复位发生器200接收突发斩波信号114和与突发斩波信号114互补的互补斩波信号202。复位发生器200还接收指示针对相应的写入操作首先接收DQS的哪个相位的FastDS180leads540信号204。复位发生器200进一步接收指示针对写入操作是否启用CRC的CRC启用信号206。使用反相器208和210将FastDS180leads540信号204和CRC启用信号206反相，其中反相和非反相的FastDS180leads540信号204和CRC启用信号206分别供应到或(异或)门212和214。异或门212的输出传输到或非门216、218、220和222。或非门216、218、220和222也接收突发斩波信号114。异或门214的输出传输到与非门224、226、228和230。与非门224、226、228和230也接收互补斩波信号202。
或非门216和与非门224的输出传输到多路复用器232。多路复用器232使用DlydLastBitm3 182和DlydLastBitm1 186来控制多路复用器232的输出作为DFErst0U234和DFErst0L 236。
或非门218和与非门226的输出传输到多路复用器238。多路复用器238使用DlydLastBitm2 184和DlydLastBitm0 188来控制多路复用器238的输出作为DFErst180U240和DFErst180L 242。
或非门220和与非门228的输出传输到多路复用器244。多路复用器244使用DlydLastBitm3 182和DlydLastBitm1 186来控制多路复用器244的输出作为DFErst360U246和DFErst360L 248。
或非门222和与非门230的输出传输到多路复用器250。多路复用器250使用DlydLastBitm2 184和DlydLastBitm0 188来控制多路复用器250的输出作为DFErst540U252和DFErst540L 254。
在一些实施例中，DFErst0U 234、DFErst0L 236、DFErst180U 240、DFErst180L242、DFErst360U 246、DFErst360L 248、DFErst540U 252和DFErst540L 254可以利用一或多个反相器/放大器256来控制DFErst0U 234、DFErst0L 236、DFErst180U 240、DFErst180L242、DFErst360U 246、DFErst360L 248、DFErst540U 252和DFErst540L 254的电压振幅和/或逻辑。DFErst0U 234、DFErst180U 240、DFErst360U 246和DFErst540U 252中的每一个可以对应于针对位于DFE复位电路系统54的第一侧的“上”DQ的DQ相位76的相应复位。类似地，DFErst0L 236、DFErst180L 242、DFErst360L 248和DFErst540L 254中的每一个可以对应于针对位于DFE复位电路系统54的第二侧的“下”DQ的DQ相位76的相应复位。
如所展示的，DFE复位发生器72可以对应于针对8个相位(例如，针对DFE的上DQ和下DQ具有副本的4个相位)的DFE处理。例如，DFE的上和下DQ可以形成字节。例如，字节可以是导致两个DFE复位发生器72放置在存储器装置10中的预取的一部分(例如，一半)。另外地或替代性地，DFE复位发生器72可以对应于存储器装置10的不同数量的位和/或整个预取。无论由DFE复位发生器72驱动的DQ相位76的数量如何，DFE复位发生器72都使用DFE复位启用信号116和在间同步码DQS计数器70中创建的定时信号(LastBitm3 140、LastBitm2 142、LastBitm1 144和LastBitm0 146)针对每个DQ产生四相DFE复位信号。出于驱动的目的，可以将复位信号拆分成上位信号和下位信号以减少对每个复位信号的驱动要求。总之，DFE复位启用信号116和定时信号用于生成然后被DFE复位发生器72用于生成DFE复位信号的DlydLastBitm3 182、DlydLastBitm2 184，DlydLastBitm1 186和DlydLastBitm0 188。
图7是DQ相位76中的缓冲和斩波电路系统74的实施例的电路图。缓冲和斩波电路系统74接收DFErst信号262。例如，DFErst信号262可以是在相应DQ相位76的相应缓冲和斩波电路系统74处接收的DFErst0U 234、DFErst0L 236、DFErst180U 240、DFErst180L 242、DFErst360U 246、DFErst360L 248、DFErst540U 252或DFErst540L 254。在写入操作之后，最后写入位可以停留在某个值。缓冲和斩波电路系统74确保局部地充分驱动信号，同时允许通过DFE复位树传输更宽的DFE复位脉冲(例如，使用数据输入缓冲信号263从DFE复位电路系统54在每个方向上跨越四个DQ)。如果禁用了数据输入缓冲信号263，则DFE复位将变为持续的，直到所述数据输入缓冲信号被再次启用以用于下一个写入操作为止。
缓冲和斩波电路系统74还包含DFErst信号262的拆分路径。在一个路径中，从开关266选择性地传输DFErst信号262或逻辑高电压VDDQ 264。VDDQ 264充当用于DFE复位的禁用路径。开关266耦接到控制DFErst信号262的脉冲宽度的一系列延迟268(当开关传输DFErst信号262时)。具体地，延迟268使DFErst信号262延迟，并且反相器274将DFErst信号262反相。反相和非反相副本DFErst信号262传递到阻止DFErst信号262的脉冲在比由所述一系列延迟268设置的持续时间更长的时段内传输的与门272。数据输入缓冲信号263在反相器274中反相并传输到或非门276，所述或非门确保由FastDFErstF信号278控制的DFE复位在禁用数据输入缓冲信号263之后是持续的，直到数据输入缓冲信号263被重新启用以用于下一个写入操作为止。FastDFErstF信号278在启用时用于针对相应的DQ相位76复位DFE52。
图8是示出对外部DQS的定时和来自DFE复位发生器72的复位信号的曲线图300。曲线图300包含线302、304、306、308、310和312。线302对应于外部DQS信号。线304对应于DFE复位启用信号116。线306、308、310和312对应于相应的复位信号。例如，线306可以对应于DFErst0U 234或DFErst0L 236。线308可以对应于DFErst180U 240或DFErst180L 242。线310可以对应于DFErst360U 246或DFErst360L 248。线312可以对应于DFErst540U 252或DFErst540L 254。如所展示的，在禁用DFE复位启用信号116时，不对线306、308、310和312施以脉冲。在时间314处，由于写入操作的结束，DFE复位启用信号116被启用并且DQS暂停切换。因此，线306、308、310和312示出了其相应复位信号的脉冲。在时间316处，下一个写入操作结束，并且线306、308、310和312示出所得脉冲。但是，在时间316处结束的写入操作与在时间318处开始的写入操作之间存在更大的间隙(例如，DQS的1个、2个、3个或3个以上周期)。因此，如可以具有更长的脉冲的线306、308、310和312所指示的，DFE复位可以持续一段时间。复位信号的另一个脉冲出现在写入操作在时间320处结束之后。类似地，复位信号的另一个持续脉冲在时间322与时间324之间的写入操作之间的间隙之后出现。
尽管以上讨论了各种逻辑低和/或逻辑高断言极性，但是在一些实施例中，这些极性中的至少一些极性可以反相。此外，在一些实施例中，如本文所讨论的逻辑门可以用类似的逻辑功能替换，如用单个与非门或其它类似改变替换的反相器。
虽然本公开可以采用各种修改和替代形式，但是在附图中已经通过举例示出了具体实施例并且已经在本文中对其进行详细描述。然而，应当理解，本公开并不旨在受限于所公开的特定形式。相反，本公开旨在覆盖落入本公开的如以下所附权利要求限定的精神和范围内的所有修改、等同物和替代方案。
本文提出和要求的技术被引用并应用于具有实用性质的物质对象和具体实例，所述物质对象和具体实例明显地改进了本技术领域并且因此不是抽象的、无形的或纯理论的。进一步地，如果附于本说明书结尾的任何权利要求含有指定为“用于[执行][功能]的构件”或“用于[执行][功能]的步骤”的一或多个要素，则这种要素旨在根据35U.S.C.112(f)进行解释。然而，对于含有以任何其它方式指定的要素的任何权利要求，这种要素旨在不应根据35U.S.C.112(f)进行解释。

Claims (19)

1.一种存储器装置，其包括：
间同步码数据选通DQS计数器，所述间同步码DQS计数器被配置成对写入操作之间的周期进行计数，其中所述间同步码DQS计数器包括：
判决反馈均衡器DFE复位掩模电路，所述DFE复位掩模电路被配置成生成
DFE复位启用信号；以及
DFE复位定时发生器，所述DFE复位定时发生器被配置成生成用于DFE复位的定时信号；
DFE复位发生器，所述DFE复位发生器被配置成：
从所述间同步码DQS计数器接收所述DFE复位启用信号和所述定时信号；
使用所述DFE复位启用信号和所述定时信号来生成用于多个DQS相位的多个DFE复位信号；并且
将所述DFE复位信号传输到所述多个DQS相位，其中所述DFE复位信号被配置成驱动针对所述存储器装置的预取的第一半的所述DFE复位。
2.根据权利要求1所述的存储器装置，其中所述预取包括16位，并且所述DFE复位信号被配置成驱动针对一字节的DFE复位。
3.根据权利要求2所述的存储器装置，其包括所述DFE复位发生器所位于的裸片，其中所述存储器装置包括安置在所述裸片上的另外的DFE复位发生器，其中所述另外的DFE复位发生器被配置成传输被配置成驱动针对所述预取的第二半的DFE复位的另外的DFE复位信号。
4.根据权利要求3所述的存储器装置，其中所述预取包括16位，所述DFE复位信号被配置成驱动针对第一字节的DFE复位，并且所述另外的DFE复位信号被配置成驱动针对第二字节的DFE复位。
5.根据权利要求1所述的存储器装置，其中所述存储器装置被配置成使用所述间同步码DQS计数器来阻止在写入操作的写入后同步码之后并且在后续写入操作的写入前同步码之前能够在未知DQS区域中生成的伪DQS信号。
6.根据权利要求1所述的存储器装置，其中所述DFE复位发生器位于所述多个DQS相位之间。
7.根据权利要求6所述的存储器装置，其中所述多个DFE复位信号中的复位信号的第一副本传输到在所述DFE复位发生器的第一侧的第一DQS相位，并且所述复位信号的第二副本传输到在所述DFE复位发生器的第二侧的第二DQS相位，其中所述第一DQS相位和所述第二DQS相位对应于所述DFE复位发生器的相对侧上的类似相位。
8.根据权利要求1所述的存储器装置，其包括延迟电路，所述延迟电路被配置成在所述DFE复位发生器中使用以生成所述DFE复位信号之前延迟所述定时信号。
9.根据权利要求8所述的存储器装置，其中所述DFE复位发生器包括所述延迟电路并且被配置成至少部分地基于所述DFE复位启用信号来选择性地延迟所述定时信号。
10.一种半导体装置，其包括：
集中式判决反馈均衡器DFE复位发生器，所述集中式DFE复位发生器被配置成：
生成多个DFE复位信号；并且
将所述多个DFE复位信号传输到多个数据选通DQS相位以控制是否复位所述多个DQS相位的相应DFE；以及
位于所述多个DQS相位中的多个缓冲和斩波电路，其中所述多个缓冲和斩波电路中的每个缓冲和斩波电路被配置成接收：
数据输入缓冲信号，以选择性地引起相应DFE的DFE复位的持续启用；以及
所述多个DFE复位信号中的相应DFE复位信号，以至少部分地基于所述相应DFE复位信号来选择性地复位所述相应DFE。
11.根据权利要求10所述的半导体装置，其中所述集中式DFE复位发生器位于所述多个DQS相位之间。
12.根据权利要求11所述的半导体装置，其中所述多个DQS相位包括在所述集中式DFE复位发生器的第一侧的第一组数据线DQ的第一四个DQS相位和在所述集中式DFE复位发生器的第二侧的第二组DQ的第二四个相位。
13.根据权利要求10所述的半导体装置，其中所述集中式DFE复位发生器被配置成从间同步码DQS计数器接收定时信号。
14.根据权利要求13所述的半导体装置，其中所述集中式DFE复位发生器包括各自接收对应的定时信号和DFE复位启用信号以生成延迟的定时信号并使用所述延迟的定时信号来生成所述DFE复位信号的多个或非门。
15.根据权利要求10所述的半导体装置，其中每个缓冲和斩波电路系统包括：
输入，所述输入被配置成接收所述相应DFE复位信号；
第一路径，所述第一路径被配置成接收所述相应DFE复位信号的第一副本并且将所述相应DFE复位信号传输到与门；以及
第二路径，所述第二路径被配置成：
接收所述相应DFE复位信号的第二副本；
通过一系列延迟来延迟所述相应DFE复位信号的所述第二副本；
使所述相应DFE复位信号的延迟的第二副本反相；并且
将所述相应DFE复位信号的反相并且延迟的第二副本传输到所述与门。
16.根据权利要求15所述的半导体装置，其包括开关，所述开关被配置成选择性地将所述第二路径与所述相应DFE复位信号解耦并且选择性地将所述第二路径耦接到逻辑高电压。
17.根据权利要求16所述的半导体装置，其包括或非门，所述或非门被配置成接收数据输入缓冲信号和所述与门的输出并且输出局部DFE复位信号。
18.一种方法，其包括：
在间同步码DQS计数器处生成判决反馈均衡器DFE复位启用信号和定时信号；
将所述DFE复位启用信号和所述定时信号传输到DFE复位发生器；
使用所述DFE复位发生器生成用于存储器装置的多个数据选通DQS相位的DFE复位信号，其中所述DFE复位信号的第一副本传输到在所述DFE复位发生器的第一侧上的所述多个DQS相位中的第一DQS相位，并且所述DFE复位信号的第二副本传输到在所述DFE复位发生器的第二侧上的所述多个DQS相位中的第二DQS相位，其中所述第一DQS相位和所述第二DQS相位对应于所述DFE复位发生器的相对侧上的类似相位；以及
使用所述DFE复位信号选择性地复位所述多个DQS相位的DFE。
19.根据权利要求18所述的方法，其包括：
使用DFE复位发生器生成用于另外的DQS相位的另外的DFE复位信号；以及
使用所述另外的DFE复位信号选择性地复位所述另外的DQS相位的DFE。
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