CN111418013B - 存储器装置并行化器 - Google Patents

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Abstract

存储器装置(10)和用于控制所述存储器装置(10)的方法包含所述存储器装置(10)的输入缓冲器(18)，所述输入缓冲器(18)从所述存储器装置(10)外部接收输入数据并输出串行数据；串行移位寄存器(90)，其移入所述串行数据并将所述串行数据作为并行数据以并行格式输出；并行寄存器(96)，其从串行移位寄存器(90)接收所述并行数据并直接从所述输入缓冲器(18)接收缓冲数据，所述并行寄存器(96)将所述并行数据和所述缓冲数据传递到数据写入总线，以存储在所述存储器装置(10)的存储体中；串行到并行转换电路系统(92)，其控制从所述串行移位寄存器(90)和所述输入缓冲器(18)加载所述并行寄存器(96)，所述串行到并行转换电路系统(92)利用第一加载信号将所述缓冲数据加载到所述并行寄存器(96)中并利用第二加载信号将所述并行数据加载到所述并行寄存器(96)中。

Description

存储器装置并行化器
技术领域
本公开的实施例总体上涉及半导体装置领域。更具体地，本公开的实施例涉及一种存储器装置并行化器(parallelizer)，其获取输入的串行数据并将其转换为并行数据以存储在存储器装置的存储体中。
背景技术
半导体装置(例如，存储器装置)利用数据信号、数据选通脉冲和/或其它信号的时序及相移来进行操作。针对存储器装置，可以在串行流中将写入数据选通到存储器装置中。本数据从串行流转换为并行位，以并行传递到存储体。本转换使用串行到并行转换电路系统完成。然而，由于使用了大量的触发器和时钟信号(负载较大)，串行到并行转换电路系统可能消耗大量功率。
本公开的实施例可以针对以上提出的一或多个问题。
附图说明
图1是示出了根据本公开的一个实施例的用于将串行数据转换为并行数据的并行化器中的具有门控电路系统的存储器装置的某些特征的简化框图；
图2是包含图1的并行化器的电路系统的示意图，所述并行化器具有串行到并行转换电路系统、串行移位寄存器和并行寄存器；
图3是根据一个实施例的图2的串行到并行转换电路系统的示意图；
图4是根据一个实施例的使用图2的串行移位寄存器的图2的串行到并行转换电路系统的示意图；
图5是根据一个实施例的用于生成时钟的多个相位的多相发生器，每个时钟相位将与相对应的串行到并行转换电路系统一起使用；
图6是根据一个实施例的图5的多个相位的时序图；
图7是根据一个实施例的利用图5的多个相位的并行化电路的示意图；
图8是根据一个实施例的作为图2的并行化器的一部分的并行化电路的示意图，所述并行化器包含串行移位寄存器、串行到并行转换电路系统和针对具有多个相位的并行化器的单个相位的并行寄存器；
图9是根据一个实施例的用于为通过图8的串行移位寄存器传递的位生成位控制信号的时序链的示意图；
图10是根据一个实施例的用于为直接从输入缓冲器传递到并行寄存器的位生成位控制信号的时序链的示意图；
图11是根据一个实施例的用于为直接从输入缓冲器传递到CRC锁存器的循环冗余校验(CRC)位生成位控制信号的时序链的示意图；和
图12是根据一个实施例的省电加载电路系统的示意图，所述省电加载电路系统可以用于使用来自多个相位的数据来驱动全局数据读取写入(GDRW)总线。
具体实施方式
以下将描述一或多个具体实施例。为了提供对这些实施例的简要描述，说明书中并未描述实际实施方案的所有特征。应当理解，在任何此类实际实施方案的开发中，如在任何工程或设计项目中，都必须做出许多特定于实施方案的决策，以实现开发人员的具体目标，例如遵守与系统相关和与业务相关的约束(这可能因实施方案而异)。此外，应当理解，这种开发工作可能是复杂且耗时的，但是对于受益于本公开的普通技术人员而言，这仍将是设计、生产和制造的常规工作。
如前所述，可以在串行流中将写入数据选通到存储器装置中。本数据在串行到并行转换电路系统中从串行流转换为并行位，以经由并行总线传递到存储体。此外，输入缓冲器锁存器的传播延迟可能比用于将串行数据移位到并行缓冲器中的移位寄存器级更长。如下所讨论，本传播延迟为连续的写入操作创建了时序竞争。而且，由于使用了触发器和时钟信号(负载较大)，串行到并行转换电路系统可能消耗大量功率。此外，串行到并行转换电路系统还可以针对不同的突发长度改变串行到并行转换中的位排序。换句话说，当突发长度是第一位长度(例如，8)时，位排序可以不同于突发长度是第二位长度(例如，16)时的位排序。此外，任选的循环冗余校验(CRC)位可以在并行总线的单独加载中向并行总线加入另外的CRC数据作为写入操作的一部分。
现在转到附图，图1是示出了存储器装置10的某些特征的简化框图。具体地，图1的框图是示出了存储器装置10的某些功能的功能框图。根据一个实施例，存储器装置10可以是DDR5 SDRAM装置。与前几代DDR SDRAM相比，DDR5 SDRAM的各种功能可降低功率消耗，增加带宽并增加存储容量。
存储器装置10可以包含多个存储体12。例如，存储体12可以是DDR5 SDRAM存储体。可以在布置在双列直插存储器模块(DIMMzS)上的一或多个芯片(例如，SDRAM芯片)上提供存储体12。如将理解，每个DIMM可以包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每个SDRAM存储器芯片可以包含一或多个存储体12。存储器装置10表示具有多个存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。针对DDR5，可以进一步布置存储体12以形成存储体组。例如，针对8千兆字节(Gb)DDR5SDRAM，存储器芯片可以包含16个存储体12，布置成8个存储体组，每个存储体组包含2个存储体。针对16Gb DDR5 SDRAM，存储器芯片可以包含32个存储体12，布置成8个存储体组，例如每个存储体组包含4个存储体。取决于整个系统的应用和设计，可以利用存储器装置10上的存储体12的各种其它配置、组织和大小。
存储器装置10可以包含命令接口14和输入/输出(I/O)接口16。命令接口14被配置成提供来自外部装置(例如，处理器或控制器17)的多个信号(例如，信号15)。IO接口16包含一或多个输入缓冲器18，所述输入缓冲器18各自缓冲输入的数据。处理器或控制器17可以向存储器装置10提供各种信号15，以便于待写入存储器装置10或从存储器装置10读取的数据的发送和接收。
如将理解，命令接口14可以包含多个电路，诸如时钟输入电路19和命令地址输入电路20，例如以确保信号15的适当处理。命令接口14可以从外部装置接收一或多个时钟信号。通常，双倍数据速率(DDR)存储器利用系统时钟信号的差分对(在本文中被称为真实时钟信号(Clk_t)和条形时钟信号(Clk_c))。DDR的正时钟沿是指上升真实时钟信号Clk_t与下降条形时钟信号Clk_c相交的点，而负时钟沿指示下降真实时钟信号Clk_t的转变和条形时钟信号Clk_c的上升。通常在时钟信号的正沿上输入命令(例如，读取命令、写入命令等)，并且在正和负时钟沿上都发送或接收数据。
时钟输入电路19接收真实时钟信号(Clk_t)和条形时钟信号(Clk_c)，并且生成内部时钟信号CLK。内部时钟信号CLK被提供给内部时钟发生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于所接收的内部时钟信号CLK来生成相控内部时钟信号LCLK。相控内部时钟信号LCLK被提供给例如I/O接口16，并且被用作用于确定读取数据的输出时序的时序信号。
一或多个内部时钟信号/相位CLK也可以被提供给存储器装置10内的各种其它组件，并且可以用于生成各种另外的内部时钟信号。例如，内部时钟信号CLK可以被提供给命令解码器32。命令解码器32可以从命令总线34接收命令信号并且可以对命令信号进行解码以提供各种内部命令。例如，命令解码器32可以通过总线36向DLL电路30提供命令信号，以协调相控内部时钟信号LCLK的生成。例如，相控内部时钟信号LCLK可以用于通过IO接口16为数据进行时钟控制。
此外，命令解码器32可以对命令(例如，读取命令、写入命令、模式寄存器设置命令、激活命令等)进行解码，并且经由总线路径40提供对与命令相对应的特定存储体12的访问。如将理解，存储器装置10可以包含各种其它解码器，例如行解码器和列解码器，以便于对存储体12的访问。在一个实施例中，每个存储体12包含提供必要解码(例如，行解码器和列解码器)的存储体控制块22，以及其它特征(例如，时序控制和数据控制)，以便于送到和来自存储体12的命令的执行。
存储器装置10基于从外部装置(例如，处理器或控制器17)接收的命令/地址信号来执行操作(例如，读取命令和写入命令)。在一个实施例中，命令/地址总线可以是14位总线以容纳命令/地址信号(CA<13:0>)。使用时钟信号(Clk_t和Clk_c)来将命令/地址信号进行时钟控制到命令接口14。命令接口可以包含命令地址输入电路20，所述命令地址输入电路20被配置成例如通过命令解码器32接收和发送命令以提供对存储体12的访问。另外，命令接口14可以接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够在输入的CA<13:0>总线上处理命令。使用命令在CA<13:0>总线上编码对存储器装置10内的具体存储体12的访问。
另外，命令接口14可以被配置成接收多个其它命令信号。例如，可以提供命令/地址片上终端(CA_ODT)信号以便于存储器装置10内的适当阻抗匹配。例如在加电期间，可以使用复位命令(RESET_n)来复位命令接口14、状态寄存器、状态机等。命令接口14还可以接收命令/地址反转(CAI)信号，所述信号可以被提供以例如取决于特定存储器装置10的命令/地址路由来在命令/地址总线上反转命令/地址信号CA<13:0>的状态。还可以提供镜像(MIR)信号以便于镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可以用于多路复用信号，使得它们可以被交换以使能信号到存储器装置10的某种路由。也可以提供便于存储器装置10的测试的各种信号，例如测试使能(TEN)信号。例如，TEN信号可以用于将存储器装置10置于测试模式中以进行连接性测试。
命令接口14还可以用于向系统处理器或控制器提供针对可能被检测到的某些错误的警报信号(ALERT_n)。例如，如果检测到循环冗余校验(CRC)错误，则可以从存储器装置10发送警报信号(ALERT_n)。也可以生成其它警报信号。此外，如上所述，在某些操作(例如，使用TEN信号执行的连接性测试模式)期间，用于从存储器装置10发送警报信号(ALERT_n)的总线和引脚可以用作输入引脚。
通过通过IO接口16发送和接收数据信号44，可以利用以上讨论的命令和时钟信号来将数据发送到存储器装置10和从存储器装置10发送数据。更具体地，可以通过数据路径46将数据发送到存储体12或从存储体12检索数据，所述数据路径46包含多个双向数据总线。通常使用输入缓冲器18在一或多个双向数据总线中发送和接收数据IO信号(通常被称为DQ信号)。数据路径46可以包含并行化器47，所述并行化器47将DQ信号从串行总线48转换到并行总线49。如下所讨论，并行化器47可以包含门控电路系统50，所述门控电路系统50在使用NAND门和/或多路复用器来切断并行总线49的并行寄存器的加载而进行写入期间，切断并行化器47中的信号以省电。门控电路系统50还基于写入操作的突发长度设置来提供任选的位重新排序。
针对某些存储器装置(例如，DDR5 SDRAM存储器装置)，IO信号可以分为高字节和低字节。例如，针对x16存储器装置，IO信号可以分为例如与数据信号的高字节和低字节相对应的高和低IO信号(例如，DQ<15:8>和DQ<7:0>)。
为了在存储器装置10内允许更高的数据速率，某些存储器装置(例如，DDR存储器装置)可以利用数据选通脉冲信号(通常被称为DQS信号)。DQS信号由发送数据的外部处理器或控制器(例如，针对写入命令)或存储器装置10(例如，针对读取命令)驱动。针对读取命令，DQS信号实际上是具有预定模式的另外的数据输出(DQ)信号。针对写入命令，DQS信号用作时钟信号以捕捉相对应的输入数据。与时钟信号(Clk_t和Clk_c)一样，DQS信号可以作为数据选通脉冲信号的差分对(DQS_t和DQS_c)提供，以在读取和写入期间提供差分对信令。针对某些存储器装置(例如，DDR5 SDRAM存储器装置)，DQS信号的差分对可以分为例如与发送到存储器装置10和从存储器装置10发送的数据的上和下字节相对应的上和下数据选通脉冲信号(例如，UDQS_t和UDQS_c；LDQS_t和LDQS_c)。
也可以通过IO接口16将阻抗(ZQ)校准信号提供给存储器装置10。ZQ校准信号可以被提供给参考引脚，并且用于通过跨过程、电压和温度(PVT)值的变化调整存储器装置10的上拉和下拉电阻器来调节输出驱动器和ODT值。由于PVT特性可能会影响ZQ电阻器值，因此可以将ZQ校准信号提供给ZQ参考引脚，以用于调整电阻以将输入阻抗校准为已知值。如将理解，精密电阻器通常耦合在存储器装置10上的ZQ引脚和存储器装置10外部的GND/VSS之间。本电阻器用作调整内部ODT和IO引脚的驱动强度的参考。
另外，可以通过IO接口16将回送信号(LOOPBACK)提供给存储器装置10。回送信号可以在测试或调试阶段期间用于将存储器装置10设置为某一模式，信号在所述模式下通过相同的引脚回送通过存储器装置10。例如，回送信号可以用于设置存储器装置10以测试存储器装置10的数据输出(DQ)。回送可以包含数据和选通脉冲或者可能仅包含数据引脚。这通常旨在用于监控由存储器装置10在IO接口16处捕捉的数据。
如将理解，各种其它组件(例如，电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用于定义可编程操作和配置的各种模式)、读取/写入放大器(用于在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等)也可以被结合到存储器装置10中。因此，应当理解，图1的框图仅被提供以突出存储器装置10的某些功能特征以有助于随后的详细描述。
图2是包含并行化器47的电路系统80的示意图。如图所示，输入缓冲器18从控制器17接收DQ信号82和DQS信号84。在一些实施例中，DQ信号82和/或DQS信号84可以从外部DQ信号和/或直接由控制器提供的DQS信号放大或调整。例如，可以包含一或多个反相放大器以增强外部DQ信号和/或DQS信号的幅度，以解决存储器装置10中的加载扇出的问题。输入缓冲器18使用DQS信号84来缓冲来自DQ信号82的串行数据86。然后，串行数据86被传递到并行化器47。并行化器47包含串行寄存器加载电路系统88，所述串行寄存器加载电路系统88将串行数据86加载在串行移位寄存器90中，所述串行移位寄存器90然后将所述数据传递到串行到并行转换电路系统92中，除非串行到并行转换电路系统92中的门控电路系统50阻断所述传递，否则所述串行到并行转换电路系统92选择性地将数据作为并行数据94传递给并行寄存器96。如前所述，门控电路系统50通过切断并行寄存器96来省电和/或在将数据移位到并行寄存器96之前使能串行数据86的位重新排序。并行数据94最终被存储在存储体12中。
图3是串行到并行转换电路系统92的一个实施例的示意图。如前所讨论，输入缓冲器18接收DQ信号82和DQS信号84。此外，同样如前所述，DQS信号84可以使用放大器100由外部DQS信号(例如，外部DQS为真(XDQSt)信号102和外部DQS为假(XDQSb)信号104)生成。如图所示，DQS信号84可以与存储器装置10中的其它输入缓冲器共享。输入缓冲器18在DQS信号84的两个沿上都捕捉DQ信号82中的数据。来自DQ信号82的数据通过输入缓冲器18传递到并行寄存器96的锁存器106。锁存器106使用相对应的驱动写入(DW)加载信号108来经由DRW驱动器110将并行数据驱动到存储器装置10内部的本地数据读取-写入(DRW)总线上。在一些实施例中，由于DRW总线被双向用于读取和写入数据，因此DRW驱动器110可以将DRW总线驱动到三种不同的状态。DRW总线传递数据，以最终存储在存储体12中。
在所示的实施例中，用于将数据加载到并行寄存器96中的DW加载信号108的数量等于在DQ信号82的串行数据86中提供的位数(例如，16位突发长度)。然而，可以使用串行移位寄存器90来对数据进行预缓冲以减少所使用的加载信号的数量。图4是利用串行移位寄存器90作为并行寄存器96的先进先出缓冲器的串行到并行转换电路系统92的一个实施例的示意图。如图所示，串行移位寄存器90使用触发器120串行地移入来自输入缓冲器18的数据，所述触发器120将来自DQ信号82的数据随DQS信号84的每个沿进行移位。由于最后一位直接从输入缓冲器18移位到并行寄存器96，因此串行移位寄存器90包含的位数比从输入缓冲器18加载到并行寄存器96的位数少一。例如，如果将整个16位的突发长度从输入缓冲器18传递到并行寄存器96，则串行移位寄存器包含15个触发器120。在最后的串行数据位(例如，16位突发长度的第16位)已在输入缓冲器18处进行了缓冲之后，使用单个DW加载信号122将最后一位与串行移位寄存器90中的其它位同时加载到并行寄存器96中。因此，串行到并行转换电路系统92可以利用较简单的单个DW加载信号202，而不是多个单独的选通脉冲。
在一些实施例中，存储器装置10可以在多个输入缓冲器处利用来自DQS信号84的多个相位，每个输入缓冲器都操作原始DQS信号84的较低频率(例如，半频)。图5示出了在4相发生器132处接收DQS信号84的分相电路系统130，所述4相发生器132生成相位134、136、138和140，所述相位134、136、138和140各自用于在相对应输入缓冲器18和相对应的串行移位寄存器90处移入来自DQ信号82的数据，以转移到并行寄存器中图96中。图6是示出了波形152、154、156、158和160的曲线图150。波形152对应于DQS信号84的一个实施例。波形154对应于由DQS信号84产生的相位134。波形156对应于由DQS信号84产生的相位136。波形158对应于由DQS信号84产生的相位138。波形160对应于由DQS信号84产生的相位140。如图所示，波形152具有第一频率，并且波形154、156、158和160具有的频率是第一频率的一半。
波形152的下降沿162引起波形160的上升164。类似地，波形152的上升沿166引起波形154的上升168。同样，波形152的下降沿170引起波形156的上升172，并且波形152的上升沿174引起波形158的上升176。波形152的下降沿178引起波形160的另一上升180。
图7是多相并行化电路系统200的示意图。多相并行化电路系统200接收DQ信号82以及分相电路系统130中生成的DQS信号84的相位134、136、138和140。如图所示，多相并行化电路系统200包含与分相电路系统130中生成的多个相位相对应的多个串行移位寄存器90。如图所示，由于每个相位都有一个位旁通串行移位寄存器90，因此串行移位寄存器90中使用的触发器120的数量对应于突发长度减去分相电路系统130中生成的相位的数量。例如，当针对16位突发长度在存储器装置10中使用四个相位时，串行移位寄存器90包含12个触发器，以在四个3位串行移位寄存器90中实施移位。
如图所示，当DQ信号82的当前位与相位134相对应时，相位134驱动输入缓冲器18A移入来自DQ信号82的数据。相位134还驱动锁存器106A移入来自输入缓冲器18A的数据。类似地，当DQ信号82的当前位对应于相位136时，相位136驱动输入缓冲器18B移入来自DQ信号82的数据。相位136还驱动锁存器106B移入来自输入缓冲器18B的数据。同样，当DQ信号82的当前位对应于相位138时，相位138驱动输入缓冲器18C移入来自DQ信号82的数据。相位138还驱动锁存器106C移入来自输入缓冲器18C的数据。此外，当DQ信号82的当前位对应于相位140时，相位140驱动输入缓冲器18D移入来自DQ信号82的数据。相位140还驱动锁存器106D移入来自输入缓冲器18D的数据。
每一行的触发器120和相对应的输入缓冲器18可以使用相对应的DW加载信号108加载到并行寄存器96的相对应锁存器106中。具体地，DW加载信号108A从输入缓冲器18A和锁存器106A加载数据，DW加载信号108B从输入缓冲器18B和锁存器106B加载数据，DW加载信号108C从输入缓冲器18C和锁存器106C加载数据，并且DW加载信号108D从输入缓冲器18D和锁存器106D加载数据。DW加载信号108可以在写入操作的最后一位已经缓冲在相对应的输入缓冲器18中之后各自驱动。例如，当位12已经存储在输入缓冲器18A中时，DW加载信号108A可以触发以将数据从输入缓冲器18A和锁存器106A转移到并行寄存器96的相对应锁存器106A。类似地，当位13已经存储在输入缓冲器18B中时，DW加载信号108B可以触发以将数据从输入缓冲器18B和锁存器106B转移到并行寄存器96的相对应锁存器106B。而且，当位14已经存储在输入缓冲器18C中时，DW加载信号108C可以触发以将数据从输入缓冲器18C和锁存器106C转移到并行寄存器96的相对应锁存器106C，并且当位15已经存储在输入缓冲器18D中时，DW加载信号108D可以触发以将数据从输入缓冲器18D和锁存器106D转移到并行寄存器96的相对应锁存器106D。在一些实施例中，DW加载信号108可以用于加载多于一个串行移位寄存器90以节省信号路由。来自并行寄存器96的数据被转移到DRW驱动器110，以传输到存储体12。
图8是作为并行化器47的一部分的并行化电路系统220的一个实施例的示意图，所述并行化器220包含串行移位寄存器90、串行到并行转换电路系统92和针对具有多个相位的并行化器47的单个相位的并行寄存器96的实施例。可以针对每个相位重复本并行化电路系统220(例如，4个相位总共4份拷贝)。串行移位寄存器90包含3个触发器120。当针对并行寄存器96使能CRC时，每个并行寄存器96包含四个锁存器106和针对任选的CRC位的CRC锁存器221。串行到并行转换电路系统92的门控电路系统50包含功率门222和多路复用器224，当数据不应写入并行寄存器96时(例如，当来自输入缓冲器18的串行数据86移位到串行移位寄存器90中时)，所述功率门222和多路复用器224各自阻断向并行寄存器96的传输，以降低功率消耗。
例如，通过使用NAND门226和228来在写入数据位在串行移位寄存器90中移位时阻断并行寄存器96的加载，功率门222在写入期间提供了大量功率。NAND门226基于NOR门230的输出来控制数据是否传递到锁存器106B。NOR门230接收DWloadEn210F信号232，当未使能对锁存器106B、106C和106D的写入时，所述信号232转变为低值。NOR门230还接收Bst8LoByteEn信号234，所述信号234指示是否由于突发长度缩短而写入并行寄存器的低位。例如，当突发长度由针对写入的8位而不是16位的可能/标准长度组成时，Bst8LoByteEn信号234可以断言为高值。当DWloadEn210F信号232和Bst8LoByteEn信号234都为低值时，NAND门226传递(并反相)来自触发器120A的位。否则，NAND门226的输出为逻辑高值。
NAND门228使用位3数据使能(DEn3)信号236直接从输入缓冲器18门控串行数据86。NAND门228可以传递与锁存器106A相对应的串行数据86的位3和与CRC锁存器221相对应的CRC位。DEn3信号236从NAND门238输出。NAND门238接收CRCloadEnF信号240，当未使能CRC加载时，所述信号240断言为高值。NAND门238还接收OR门242的输出，所述OR门242接收DWloadEn3F信号243，当未使能锁存器106A的加载时，所述信号243转变为低值。换句话说，当应加载锁存器221或106A时，DEn3信号断言为低值。在本状态下，NAND门228传递(并反相)来自输入缓冲器18的串行数据86中的位。在一些实施例中，可以使用反相器246由互补的Bst8LoByteEnF信号244在本地生成Bst8LoByteEn信号234。
多路复用器224还提供类似于功率门222的门控功能。多路复用器224还提供另外的灵活性以接收低位或高位。例如，多路复用器248可以在来自输入缓冲器的串行数据86中的位和从触发器120B输出的位之间进行选择。类似地，多路复用器249可以在从触发器120A输出的位和从触发器120C输出的位之间进行选择。在未选择低位的默认状态下，可以使用位210数据使能(DEn210)信号250来控制通过多路复用器224的传递。DEn210信号250使用接收DWloadEn210F信号232的NOR门251和接收Bst8LoByteEnF信号244的NAND门252的输出生成。NAND门252还接收fnCompF信号254，所述信号254是使用反相器258生成的fnComp信号256的逻辑补充。例如，fnComp信号256可以包含测试模式，所述测试模式用于在下字节上强制执行位数减少(例如，8位)的突发而与地址无关。
换句话说，当未使用Bst8LoByteEn信号234使能低位并且DWloadEn210F 232指示应加载锁存器106C和106D时，DSEn210信号使多路复用器248传递从触发器120B输出的位并使多路复用器249传递从触发器120C输出的位。
此外，多路复用器248可以使用选择信号259来选择性地传递来自输入缓冲器18的串行数据86中的位。类似地，多路复用器249可以使用选择信号259来选择性地传递从触发器120A输出的位。选择信号259指示待使用的较短突发长度，从而使多路复用器248和249从串行移位寄存器90中的较早位置拉出。选择信号259使用NOR门260生成，所述NOR门260接收DWloadEn210F信号232和Bst8Cmp信号261，所述信号261在下字节上强制执行突发而与地址无关(例如，诸如fnComp信号256的测试模式)。从接收Bst8LoByteEn 234和fnComp信号256的OR门262输出Bst8Cmp信号261。
如图所示，与用于从串行移位寄存器90的触发器120转移的时钟选通脉冲相比，单个相的锁存器106针对直接从输入缓冲器18捕捉的位使用不同的时钟选通脉冲。针对直接从输入缓冲器18捕捉的位使用单独的时钟选通脉冲产生了并行化电路系统220的时序放松。具体地，输入缓冲器18的传播延迟可能很长，从而潜在地使串行数据86在写入操作种相对较晚地到达。可以适当地延迟单独的时钟选通脉冲以匹配串行数据86传播延迟。针对所有锁存器106使用单个时钟选通脉冲可能会产生一些问题。例如，在紧接连续的写入操作期间，在将来自第二写入操作的数据移位到串行移位寄存器90中之前，将来自第一写入操作的数据从串行移位寄存器90上载到并行寄存器96，以避免数据损坏。可以理解，在用于随后的写入操作的数据在输入缓冲器处被缓冲之前，本窗口可能没有提供足够的时间来完成并行寄存器96的加载。此外，为了产生时序灵活性而将延迟应用于所有锁存器106的时钟选通脉冲可能会产生其它困难。例如，延迟所有相位时钟以实现允许时序可能会显著增加存储器装置10的功率消耗。
返回图8，可以使用CRCloadClk信号263来将数据锁存到CRC锁存器221中。CRCloadClk信号263可以通过反相器264和266传递以用于补充时序信号、时序匹配和/或放大以补偿扇出加载。类似地，DWloadClk3信号268可以用于将数据锁存到锁存器106A中。DWloadClk3信号268可以通过反相器270和272传递以用于补充时序信号、时序匹配和/或放大以补偿扇出加载。其它锁存器106B、106C和106D使用DWloadClk210信号274进行时钟控制。类似于CRCloadClk信号263和DWloadClk3 268，DWloadClk210274可以通过反相器276和278传递以用于补充时序信号、时序匹配和/或放大以补偿扇出加载。
图9是用于生成DWloadEn210F信号232和DWloadClk210信号274的时序链300的示意图。时序链300包含接收DWloadStart信号304和DWdrv信号306的多路复用器302。DWloadStart信号304指示并行寄存器96的加载已经开始/正在开始。DWdrv信号306启动所驱动的DRW 110。对到达DRW驱动器110的时间进行设定，使其恰好在来自并行锁存器的数据之后。换句话说，DWdrv信号306指示何时应驱动DRW驱动器110。多路复用器302使用Bst8CmpF 262以及使用反相器310由Bst8CmpF 262生成的互补Bst8Cmp 308来在DWloadStart信号304和DWdrv信号306之间进行选择。
多路复用器302的输出被传递到反相器311和延迟器312。延迟器312和反相器311中的延迟量设置了与从DWloadClk210信号274上的脉冲到DWloadEn210F信号232的持续时间相对应的脉冲宽度。多路复用器302的输出和延迟器312的输出都被传递到NAND门314。NAND门314输出由于多路复用器302的输出而产生的脉冲，直到输出传播通过延迟器312以关闭脉冲。除非使用开关318选择DWloadClk3 268作为DWloadClk210信号274，否则NAND门314的输出被作为DWloadClk210信号274传递到反相器316。
延迟器312的输出还通过反相器320和322传递，并且传递到NAND门324，所述NAND门324还接收DWloadStart信号304。除非使用开关326选择DWloadEn3F 243作为DWloadEn210F信号232，否则NAND门324的输出被作为DWloadEn210F信号232传递。因此，开关318和326使从直接从输入缓冲器捕捉的位应用到锁存器106A中锁存的位加载的所有延迟被应用到所有锁存器106。
图10示出了用于为直接从输入缓冲器18加载到锁存器106A中的位生成时序信号的时序链330的示意图。时序链330接收DWloadStart信号304，并将其通过延迟器336、338和340传递。延迟器336、338和340可以用于延迟串行数据86，直到DEn3信号236可以改变。换句话说，延迟器336、338和340可以模拟DQ信号82通过输入缓冲器18的传播延迟的大部分。换句话说，DQ信号82被双重缓冲：一次是在输入缓冲器18处，一次是使用延迟器336、338和340。在第二延迟器338之后提取DWdrv信号342。第一延迟器336和第三延迟器340的输出被传递到NAND门344。换句话说，较小延迟的来自第一延迟器336的信号启动了DWloadEn3F243上的脉冲，而较大延迟的来自第三延迟器340的信号结束了DWloadEn3F 243上的脉冲。因此，脉冲的持续时间对应于延迟器338和340的长度。在一些实施例中，DWloadEn3F 243可以使用开关346耦合到VSS。
延迟器340的输出可以被传递到反相器348，所述反相器348可以经由开关350连接到DWloadEnd3F 351，所述DWloadEnd3F 351指示加载使能信号正在结束/即将结束。DWloadEnd3F 351还可以被选择为通过延迟器352传递的来自反相器348的延迟版本。换句话说，DWloadEnd3F 351可以被选择为旁通或包含延迟器352。
时序链330还可以用于从反相器354生成DWloadClk3 268，所述反相器354接收来自NAND门356的输出。NAND门356接收延迟器352的输出通过延迟器358的延迟版本。NAND门356还接收来自反相器360的输出，所述反相器360将来自反相器348的输出反相。换句话说，NAND门356接收信号和所述信号的延迟和反相版本以生成DWloadClk3 268。因此，延迟器352和358的长度设置了DWloadClk3 268的脉冲宽度。
图11是用于为直接从输入缓冲器18加载到CRC锁存器221中的CRC位生成时序信号的时序链380的示意图，类似于如何使用时序链330来为直接从输入缓冲器18加载到锁存器106A中的位生成时序信号。类似于时序链330如何生成DWdrv信号342、DWloadEn3F信号243、DWloadClk3信号268和DWloadEnd3F 351，时序链380生成CRCDWdrv信号392、CRCloadEnF信号240、CRCloadClk信号263和CRCloadEndF信号401。换句话说，时序链380与时序链330以相同方式工作，但是时序链380延迟可以包含将CRC锁存器221的锁存延迟到锁存器106A的锁存之后的另外的延迟，所述锁存器106A在与时序链330和380相对应的相位的写入数据的最后一位之后的串行数据86中出现CRC位以后便进行锁存。
图12是加载电路系统420的示意图，所述加载电路系统420可以用于使用来自经由本地DRW总线从DRW驱动器110得到的多个相位的数据来驱动全局DRW(GDRW)总线421。加载电路系统420可以以多个拷贝存在于存储器装置中。例如，如果使用四个相位，则可以在存储器装置10中实施加载电路系统421的两个拷贝。GDRW总线421可以具有大量的位，例如128位。加载电路系统420包含多路复用器422，所述多路复用器422在两个单独的相位(例如，相位136和140)的数据之间进行选择。可以根据哪个相位先启动来进行选择。多路复用器422接收使能信号424和426。使能信号424可以指示第一相位(例如，相位136)正领先于另一相位(例如，相位140)。多路复用器422根据使能信号424和426来传递来自适当相位的数据。多路复用器422的输出被传递到反相器432和434。当多路复用器422的输出为逻辑低值时，本输出用于经由晶体管436将GDRW总线421上拉到电压(例如，VPERI)。
加载电路系统420还接收时序有效性信号440，所述时序有效性信号440可以用于确保加载电路系统420中的时序有效性。时序有效性信号440可以由使能信号424和426生成。例如，使能信号的补码424和426可以被传递到NAND门以生成时序有效性信号440。时序有效性信号440和多路复用器422的输出都被传递到NAND门442。NAND门442的输出被通过反相器444传递到晶体管446，当反相器444的输出为逻辑高值时，晶体管446可以用于将GDRW总线421下拉到VSS。因此，使用反相器434和444的输出在本地生成了在VPERI和VSS之间的GDRW总线421的输出，从而相较于将数据直接驱动到GDRW总线421上更省电。因此，晶体管436和446使用反相器代替更大的NAND和NOR门来直接驱动以更省电。
尽管前述内容讨论了各种逻辑低值和/或逻辑高值断言极性，但是在一些实施例中，这些极性中的至少一些可以颠倒。此外，在一些实施例中，如本文讨论的逻辑门可以被替换为类似的逻辑功能，例如反相器替换为单个NAND门或其它类似变化。
尽管本公开可能易于进行各种修改和替代形式，但是具体实施例已经在附图中以实例的方式示出并且在本文中进行了详细描述。然而，应当理解，本公开并不旨在限于所公开的特定形式。相反，本公开旨在覆盖落入如以下权利要求所限定的本公开的精神和范围内的所有修改、等同和替代。
本文提出和要求的技术被引用并应用于具有实际性质的物质对象和具体实例，其明显改善了本技术领域，因此不是抽象的、无形的或纯理论的。此外，如果本说明书末尾所附的任何权利要求含有被指定为“用于[进行][功能]……的装置”或“用于[进行][功能]……的步骤”的一或多个元素，则此些元素旨在根据35U.S.C.112(f)进行解释。然而，针对含有以任何其它方式指定的元素的任何权利要求，此些元素不得旨在根据35U.S.C.112(f)进行解释。

Claims (20)

1.一种存储器装置，其包括：
多个存储体，其被配置成存储数据；
输入缓冲器，其被配置成接收输入数据并输出串行数据；
串行移位寄存器，其被配置成移入所述串行数据并将所述串行数据作为并行数据以并行格式输出；
并行寄存器，其从所述串行移位寄存器接收所述并行数据并直接从所述输入缓冲器接收缓冲数据，其中所述并行寄存器被配置成将所述并行数据和所述缓冲数据传递到数据写入总线以存储在所述多个存储体中；和
串行到并行转换电路系统，其控制从所述串行移位寄存器和所述输入缓冲器加载所述并行寄存器，其中所述串行到并行转换电路系统利用第一加载信号将所述缓冲数据加载到所述并行寄存器中并利用第二加载信号将所述并行数据加载到所述并行寄存器中。
2.根据权利要求1所述的存储器装置，其中所述缓冲数据仅包括待被写入所述多个存储体的所述输入数据的最后一位。
3.根据权利要求1所述的存储器装置，其中所述并行寄存器包括寄存器锁存器的多个锁存器，所述寄存器锁存器至少部分地基于所述第二加载信号来锁存来自所述串行到并行转换电路系统的数据。
4.根据权利要求3所述的存储器装置，其中所述并行寄存器包括输入缓冲器锁存器，所述输入缓冲器锁存器锁存来自所述输入缓冲器的位而不移位到所述串行移位寄存器中，其中所述输入缓冲器锁存器至少部分地基于所述第一加载信号来锁存数据。
5.根据权利要求4所述的存储器装置，其中所述并行寄存器包括循环冗余校验CRC锁存器，所述CRC锁存器至少部分地基于CRC加载信号来锁存来自所述输入缓冲器的CRC位。
6.根据权利要求5所述的存储器装置，其中在已经传递所述位之后，从输入缓冲器传递所述CRC位。
7.根据权利要求1所述的存储器装置，其中所述串行到并行转换电路系统包括门控电路系统，所述门控电路系统使用多个使能信号来选择性地切断从所述输入缓冲器传递的所述数据，使其不能到达所述并行寄存器。
8.根据权利要求7所述的存储器装置，其包括第一时序链，所述第一时序链生成所述第二加载信号，其中所述第一时序链包括第一延迟，所述第一延迟通过所述门控电路系统设置了所述多个使能信号中的第一使能信号用于通过来自所述串行移位寄存器的位的宽度。
9.根据权利要求8所述的存储器装置，其包括第二时序链，所述第二时序链生成所述第一加载信号，其中所述第二时序链包括第二延迟，所述第二延迟通过所述门控电路系统设置了所述多个使能信号中的第二使能信号用于通过旁通所述串行移位寄存器的位的宽度。
10.根据权利要求9所述的存储器装置，其包括循环冗余校验CRC时序链，所述CRC时序链生成CRC加载信号，其中所述CRC时序链包括CRC延迟，所述CRC延迟通过所述门控电路系统设置了所述多个使能信号中的CRC使能信号用于通过旁通所述串行移位寄存器的CRC位的宽度。
11.一种存储器装置，其包括：
多个存储体，其被配置成存储数据；
输入缓冲器，其被配置成接收输入数据并输出串行数据；
串行移位寄存器，其被配置成移入所述串行数据并将所述串行数据作为并行数据以并行格式输出；
并行寄存器，其从所述串行移位寄存器接收所述并行数据并直接从所述输入缓冲器接收缓冲数据，其中所述并行寄存器被配置成将所述并行数据和所述缓冲数据传递到数据写入总线以存储在所述多个存储体中；和
串行到并行转换电路系统，其包括门控电路系统，所述门控电路系统使用多个使能信号来选择性地切断从所述输入缓冲器传递的所述数据、所述并行数据和所述缓冲数据，使其不能到达所述并行寄存器。
12.根据权利要求11所述的存储器装置，其中所述并行寄存器包括多个锁存器以将所述并行数据锁存在所述并行寄存器中。
13.根据权利要求11所述的存储器装置，其中所述并行寄存器包括锁存器以锁存来自所述输入缓冲器的所述缓冲数据。
14.根据权利要求11所述的存储器装置，其中并行寄存器包括循环冗余校验CRC锁存器以锁存来自所述输入缓冲器的CRC位。
15.根据权利要求11所述的存储器装置，其中所述门控电路系统包括NAND门，所述NAND门至少部分地基于所述多个使能信号来选择性地切断来自所述并行寄存器的所述并行数据或所述缓冲数据。
16.根据权利要求11所述的存储器装置，其中所述门控电路系统包括多路复用器，所述多路复用器至少部分地基于所述多个使能信号来选择性地切断来自所述并行寄存器的所述并行数据。
17.根据权利要求16所述的存储器装置，其中所述多路复用器至少部分地基于位位置信号来在用于写入所述并行寄存器的低位位置和用于写入所述并行寄存器的高位位置之间进行选择。
18.一种用于存储器装置的操作方法，其包括：
在所述存储器装置的输入缓冲器处接收输入数据，以存储在所述存储器装置的多个存储体中；
基于所述输入数据来从所述输入缓冲器输出串行数据；
将所述串行数据的第一部分从所述输入缓冲器移位到串行移位寄存器，所述串行移位寄存器被配置成将所述串行数据的所述第一部分作为并行数据以并行格式输出；
在串行到并行转换电路系统处接收第一和第二加载信号；
使用所述相应第一和第二加载信号且使用所述串行到并行转换电路系统，利用所述串行数据的所述第一部分和第二部分来控制并行寄存器的加载，其中控制所述并行寄存器的加载包括：
使用所述第一加载信号来将所述并行数据加载到所述并行寄存器中；和
从所述输入缓冲器将所述串行数据的所述第二部分加载到所述并行寄存器中，而不通过所述串行移位寄存器传递所述第二部分。
19.根据权利要求18所述的方法，其中控制所述并行寄存器的加载包括：通过使用多个使能信号来选择性地阻断所述串行数据的第一和第二部分到达所述并行寄存器，节省所述存储器装置的功率消耗。
20.根据权利要求19所述的方法，其中选择性地阻断所述串行数据的所述第一和第二部分到达所述并行寄存器包括：
将所述多个使能信号中的第一使能信号施加到第一门控电路系统，所述第一门控电路系统被配置成控制所述串行数据的所述第一部分与所述并行寄存器的第一部分的阻断；和
将所述多个使能信号中的第二使能信号施加到第二门控电路系统，所述第二门控电路系统被配置成控制所述串行数据的所述第二部分与所述并行寄存器的第二部分的阻断。
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