JP4071910B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部とのデータの受け渡しを直列データで行い、メモリセルへのデータの読み書きを並列データで行う半導体集積回路に関し、特に、データ変換を高速に行う技術に関する。
【０００２】
【従来の技術】
クロック信号等に同期して入出力インタフェースを高速に動作させ、データ信号の入出力を高速にした半導体集積回路として、SDRAM（synchronous DRAM）等が知られている。SDRAMは、外部とのデータの受け渡しを直列に行い、メモリセルへのデータの読み書きを並列に行うことで、データ転送速度を向上している。
【０００３】
図７は、この種のSDRAMの出力インタフェース部の概要を示している。
出力インタフェース部１は、データセレクタ２、並列直列変換器３、シフトレジスタ４、およびデータ出力バッファ５を有している。この出力インタフェース部１は、シフトレジスタ４を除き、複数のデータ入出力端子DQ毎にそれぞれ形成されている。
【０００４】
データセレクタ２は、CMOS伝達ゲート等からなる４つのスイッチ２ａで構成されている。各スイッチ２ａは、図示しないメモリセルから読み出されるデータ信号DB0-DB3を受け、受けた信号のいずれかを、アドレス信号AD0、AD1に応じてデータ信号DBS0（またはDBS1、DBS2、DBS3）として伝達する。この図のデータセレクタ２では、アドレス信号AD0、AD1が２進数の“１０”のときのスイッチの接続状態を示している。
【０００５】
並列直列変換回路３は、CMOS伝達ゲート等からなる４つのスイッチ３ａで構成されている。各スイッチ３ａは、接続信号NA、NB、NC、NDの活性化に応じてオンし、データ信号DBS0-DBS3をそれぞれデータ出力信号DOUTとして伝達する。
シフトレジスタ４は、クロック信号CLKに同期してシフト動作し、接続信号NA、NB、NC、NDを、この順序で活性化する。
【０００６】
データ出力バッファ５は、データ出力信号DOUTに伝達される直列の読み出しデータをデータ入出力端子DQに出力する。
このSDRAMでは、読み出し動作時に、外部から供給される下位のアドレス信号AD0、AD1に応じて、データ信号DBS0-DBS3の出力順序が決められる。このようにメモリセルから並列に読み出されるデータを連続して出力する動作モードは、一般にバースト出力モードと称されている。
【０００７】
図８は、上述したSDRAMの読み出し動作の一例を示している。
まず、SDRAMは、サイクル１のクロック信号CLKに同期して読み出しコマンドREAD1およびアドレス信号を取り込み、読み出し動作を開始する。この例では、読み出しコマンドREAD1とともに供給されるアドレス信号AD0、AD1は、２進数の“１０”にされている。
【０００８】
図７に示したデータセレクタ２は、アドレス信号AD0、AD1を受け、各スイッチ２ａを接続する。メモリセルから読み出されたデータ信号DB0、DB1、DB2、DB3は、データセレクタ２を介して、それぞれデータ信号DBS2、DBS3、DBS0、DBS1として伝達される。
シフトレジスタ４は、サイクル３、４、５、６のクロック信号CLKに同期して、接続信号NA、NB、NC、NDをそれぞれ活性化する。
【０００９】
並列直列変換回路３のスイッチ３ａは、接続信号NA、NB、NC、NDを受けて、データ信号DBS2、DBS3、DBS0、DBS1を順次にデータ出力信号DOUTとして出力する。そして、直列のデータ出力信号DOUTが、データ出力バッファ５を介してデータ入出力端子DQに出力される。すなわち、アドレス信号AD0、AD1が“１０”の場合、データ信号DB2、DB3、DB0、DB1の順で出力される（４ビットバースト出力）。
【００１０】
また、SDRAMは、サイクル５のクロック信号CLKに同期して、次の読み出しコマンドREAD2およびアドレス信号AD0、AD1（２進数の“００”）を取り込む。
データセレクタ２は、アドレス信号AD0、AD1に応じて各スイッチ２ａを切り替える。そして、メモリセルから読み出されたデータ信号DB0、DB1、DB2、DB3は、データセレクタ２を介して、それぞれデータ信号DBS0、DBS1、DBS2、DBS3として伝達される。並列直列変換回路３は、順次に活性化される接続信号NA、NB、NC、NDに同期して、データ信号DBS0、DBS1、DBS2、DBS3を直列のデータ出力信号DOUTとして出力する。
【００１１】
そして、直列のデータ出力信号DOUTが、データ出力バッファ５を介してデータ入出力端子DQに出力される。すなわち、アドレス信号AD0、AD1が“００”の場合、データ信号DB0、DB1、DB2、DB3の順に出力される。
さらに、次の読み出しコマンドREAD3では、アドレス信号AD0、AD1（２進数の“１１”）に応じて、読み出しデータは、データ信号DB3、DB0、DB1、DB2の順でデータ入出力端子DQに出力される。
【００１２】
【発明が解決しようとする課題】
ところで、上述した出力インタフェース部１では、データ信号DB0-DB3は、データセレクタ２および並列直列変換回路３の両方で制御された後、外部に出力される。このため、SDRAMのタイミング設計時に、データセレクタ２および並列直列変換回路３の両方のタイミングマージンを考慮する必要があった。
【００１３】
また、データ信号DB0-DB3は、２つのスイッチ２ａ、３ａを介して外部に出力される。このため、これ等スイッチ２ａ、３ａの伝搬遅延時間だけデータ信号を出力が遅れてしまう。
このように、従来のSDRAMでは、出力インタフェース部１が、メモリセルから読み出された読み出しデータのデータ転送速度を低下させる要因の一つになっていた。本来、SDRAMは、入出力インタフェースを高速に動作させることを特徴としている。このため、出力インタフェース部１は、メモリセルから読み出される読み出しデータを、できる限り高速に伝達する必要がある。
【００１４】
本発明の目的は、メモリセルから読み出されるデータを高速に伝達することにある。
本発明の別の目的は、メモリセルを有する半導体集積回路の読み出し動作を高速に実行することにある。
本発明の別の目的は、メモリセルを有するクロック同期式の半導体集積回路の読み出し動作を高速に実行することにある。
【００１５】
本発明の別の目的は、並列の読み出しデータの直列への変換を簡易な回路で制御することにある。
本発明の別の目的は、メモリセルを有する半導体集積回路の書き込み動作を高速に実行することにある。
【００１６】
【課題を解決するための手段】
本発明の半導体集積回路は、メモリセルから読み出される並列データを直列データに変換する並列直列変換器と、アドレス信号を受け、並列直列変換器を制御するスイッチ制御回路とを備えている。並列直列変換器は、所定の順序で接続する複数のスイッチを有している。スイッチ制御回路は、アドレス信号に応じてスイッチの接続順序を制御し、並列データは、所定の順序で直列データに変換される。具体的には、スイッチ制御回路は、各記憶段の出力がスイッチに接続されたシフトレジスタを備えている。シフトレジスタの初期値は、アドレス信号に応じて設定される。そして、シフトレジスタをシフト動作することで、各スイッチが所定の順序で接続される。
【００１７】
このため、並列データの伝送経路上に形成される遅延要素を最小限にできる。具体的には、例えば、並列データを並び替えるための変換回路が不要になる。すなわち、簡単な回路で直列データの並び順を制御できる。この結果、メモリセルからのデータの読み出し動作が高速になる。また、回路が簡単なため、タイミング設計、レイアウト設計が容易になる。また、アドレス信号は、メモリセルの読み出しコマンドに対応して外部から供給される。このため、直列データの並び順を読み出し動作毎にリアルタイムで変更することができる。
【００１８】
本発明の半導体集積回路では、並列直列変換器が変換した直列データは、出力回路を介して外部に出力される。このため、例えば、バースト出力機能を有する半導体集積回路において、読み出し動作をさらに高速にできる。
本発明の半導体集積回路では、並列直列変換器の各スイッチは、外部から供給されるクロック信号に同期して動作する。このため、例えば、メモリセルを有するクロック同期式の半導体集積回路において、読み出し動作を高速にできる。
【００１９】
本発明の半導体集積回路では、所定のメモリセルを選択するアドレス信号により、直列データの並び順が変更される。例えば、１ビットのアドレス信号を使用することで、２ビットの並列データを所定の並び順の直列データに変換できる。２ビットのアドレス信号を使用することで、４ビットの並列データを所定の並び順の直列データに変換できる。すなわち、バースト出力機能を有する半導体集積回路において、アクセス時間を遅らせることなく出力データを所定の並び順に変換できる。
【００２２】
本発明の半導体集積回路では、シフトレジスタは、反転信号を受けてシフト方向を反転する。このため、同じシフトレジスタを使用して、異なる並び順の直列データを生成することができる。例えば、シフト方向を反転することでインタリーブモードを容易に適用できる。
【００２３】
このため、並列データの伝送経路上に形成される遅延要素を最小限にできる。具体的には、例えば、並列データを並び替えるための変換回路が不要になる。この結果、メモリセルからのデータの書き込み動作が高速になる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
【００２５】
図１は、本発明の半導体記憶装置の第１の実施形態を示している。なお、従来技術で説明した回路と同一の回路については、同一の符号を付し、これ等回路については、詳細な説明を省略する。また、以降の説明では、“アドレス信号AD”を“AD信号”のように、信号名を略して称する場合がある。信号名に“／”が付く信号は、負論理の信号である。各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続されたブロックの一部は、複数の回路で構成されている。
【００２６】
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、SDRAMとして形成されている。SDRAMは、入出力制御部１０、メモリ制御部１２、メモリコア１４を有している。
入出力制御部１０は、クロックバッファ１６、入力バッファ１８ａ、１８ｂ、コマンドデコーダ２０、アドレスデコーダ２２、シフトレジスタ２４、データ出力バッファ５、データ入力バッファ２６、並列直列変換器３、および直列並列変換器２８を有している。ここで、アドレスデコーダ２２、シフトレジスタ２４、データ出力バッファ５、および並列直列変換器３は、出力インタフェース部３０として構成されている。並列直列変換回路３およびデータ出力バッファ５は、図７と同一の回路である。
【００２７】
図２は、本発明の要部である出力インタフェース部３０の概要を示している。
並列直列変換回路３は、複数のスイッチ３ａを有している。アドレスデコーダ２２およびシフトレジスタ２４は、並列直列変換回路３の制御回路として動作する。
アドレスデコーダ２２は、読み出し制御信号PTOEZのＬレベル時に活性化され、内部クロック信号/CLK1のＬレベルを受けて非活性化される。アドレスデコーダ２２は、内部アドレス信号IAD1、IAD0をデコードし、プリセット信号/PRA、/PRB、/PRC、/PRDのいずれかをＬレベルにする。
【００２８】
シフトレジスタ２４は、内部クロック信号ICLKに同期してシフト動作する４ビットの記憶段２４ａを有している。最終段の情報は、初段に帰還されている。シフトレジスタ２４の各記憶段２４ａは、各スイッチ３ａを制御する接続信号NA、NB、NC、NDを出力している。また、各記憶段２４ａは、プリセット信号/PRA 、 /PRB 、 /PRC 、 /PRDでプリセットされる。すなわち、シフトレジスタ２４は、外部から供給されるアドレス信号に応じて初期化される。シフトレジスタ２４は、シフト動作毎に、接続信号NA、NB、NC、NDを順次に活性化する。
【００２９】
そして、並列直列変換回路３は、CLK信号に同期した接続信号NA、NB、NC、NDを各スイッチ３ａでそれぞれ受け、メモリセルMCから読み出される並列のデータ出力信号DBO0-DBO3を直列のデータ出力信号DOUTに変換する。
また、図１に示したように、クロックバッファ１６は、外部からCLK信号を受け、内部クロック信号ICLKを出力している。ICLK信号は、図示した以外にも主要な回路に供給されている。入力バッファ１８ａは、ICLK信号に同期してコマンド信号CMDを取り込み、取り込んだ信号を、内部コマンド信号ICMDとして出力している。
【００３０】
入力バッファ１８ｂは、ICLK信号に同期してアドレス信号ADを取り込み、取り込んだ信号を内部アドレス信号IADとして出力している。
コマンドデコーダ２０は、内部コマンド信号ICMDを受けてコマンドを解読し、チップの基本動作を制御する制御信号を出力している。ここで、読み出し制御信号PTOEZは、読み出し動作に対応するコマンド信号CMDが供給されたときに、所定の期間活性化（Ｈレベル）される。
【００３１】
アドレスデコーダ２２は、上述したように、/CLK1信号、PTOEZ信号、IAD0、IAD1信号を受け、プリセット信号/PRA、/PRB、/PRC、/PRDを出力している。
シフトレジスタ２４は、ICLK信号、PTOEZ信号、およびプリセット信号/PRA、/PRB、/PRC、/PRDを受け、/CLK1信号および接続信号NA、NB、NC、NDを出力している。
【００３２】
データ出力バッファ５は、読み出し動作時に、並列直列変換回路３から直列のデータ出力信号DOUTを受け、受けたデータをデータ入出力端子DQに出力している。データ入力バッファ２６は、書き込み動作時に、データ入出力端子DQを介して書き込みデータを受け、受けたデータをデータ入力信号DINとして直列並列変換回路２８に出力している。
【００３３】
並列直列変換回路３は、メモリ制御部１２から伝達される並列のデータ出力信号DBOを、直列のDOUT信号として出力している。直列並列変換器２８は、データ入力バッファ２６から伝達される直列のデータ入力信号DINを並列データに変換し、データ入力信号DBIとして出力している。
【００３４】
なお、この実施形態では、１６個のデータ入出力端子DQを有している。このため、データ出力バッファ５、データ入力バッファ２６、並列直列変換回路３、直列並列変換回路２８は、各端子DQ毎にそれぞれ形成されている。
メモリ制御部１２は、入出力制御回路３２を有している。メモリ制御部１２は、その他にタイミング信号生成器３４、アドレスデコーダ３６等の制御回路を有している。
【００３５】
メモリコア１４は、複数のメモリセルMCが縦横に配置されたメモリセルアレイ３８を有している。各メモリセルMCは、ワード線WLおよびビット線BL（/BL）に接続されている。メモリコア１４は、その他にセンスアンプ４０、ビット線用のプリチャージ回路４２等の制御回路を有している。
図３は、アドレスデコーダ２２およびシフトレジスタ２４の詳細を示している。
【００３６】
アドレスデコーダ２２は、デコード回路２２ａと、このデコード回路２２ａを制御する制御回路２２ｂとで構成されている。
デコード回路２２ａは、４つのNANDゲートおよび２つのインバータで構成されている。デコード回路２２ａは、制御回路２２ｂの出力OUT1がＨレベルのとき活性化され、IAD1、IAD0信号が“００”のときプリセット信号/PRAのみをＬレベルに変化する。同様に、IAD1、IAD信号0が“０１”、“１０”、“１１”のとき、プリセット信号/PRB、/PRC、/PRDのみが、それぞれＬレベルに変化される。
【００３７】
制御回路２２ｂは、RSフリップフロップと、このフリップフロップの出力を受けるバッファとで構成されている。制御回路は２２ｂの出力OUT1は、PTOEZ信号のＬレベル時にＨレベルになり、その後、/ICLK信号のＬレベルを受けてＬレベルになる。
シフトレジスタ２４は、上述した４つの記憶段２４ａと、PTOEZ信号のＨレベル時に、ICLK信号から/CLK1信号、CLK1信号を生成するNANDゲートおよびインバータとで構成されている。
【００３８】
各記憶段２４ａは、内部クロック端子CLK1、/CLK1、読み出し制御端子OE、入力端子RIN、プリセット端子/PR、出力端子ROUT、データ出力端子DNを有している。各入力端子は、それぞれCLK1信号、/CLK1信号、PTOEZ信号、前段の出力信号、プリセット信号/PRB（または/PRC、/PRD、/PRA）を受け、各出力端子は、後段への出力信号および接続信号NA（またはNB、NC、ND）を出力している。換言すれば、/PRA信号は最終段に、/PRB信号は初段に、/PRC信号は第２段に、/PRD信号は第３段に供給されている。
【００３９】
図４は、記憶段２４ａの詳細を示している。
記憶段２４ａは、入力端子RINおよびプリセット端子/PRを受けるNANDゲート２４ｂと、NANDゲート２４ｂの出力を帰還するクロックドインバータ２４ｃと、クロックドインバータ２４ｃの出力をデータ出力端子DNに伝達するインバータ２４ｄと、インバータ２４ｄの入力ノードにドレインを接続したpMOSトランジスタ２４ｅと、NANDゲート２４ｂの出力信号を出力端子ROUTに伝達するCMOS伝達ゲート２４ｆ、ラッチ２４ｇ、CMOS伝達ゲート２４ｈとで構成されている。
【００４０】
クロックドインバータ２４ｃは、CLK1信号がＬレベル、/CLK1信号がＨレベル、PTOEZ信号がＨレベルのとき活性化される。pMOSトランジスタ２４ｅは、ゲートにPTOEZ信号を受け、ソースに電源電圧VIIを受けている。CMOS伝達ゲート２４ｆ、２４ｈは、それぞれCLK1信号がＬレベル、Ｈレベルのときオンする。ラッチ２４ｇは、２つのインバータの入力と出力とを互いに接続して形成されている。
【００４１】
図５は、上述したSDRAMの読み出し動作の例を示している。
まず、SDRAMは、サイクル１のCLK信号の立ち上がりエッジに同期して読み出しコマンドREADおよびアドレス信号を取り込み、読み出し動作を開始する。この例では、読み出しコマンドREADとともに供給されるAD0、AD信号1は、２進数の“０１”にされている（図５(a)）。
【００４２】
図３に示したアドレスデコーダ２２は、PTOEZ信号のＬレベルを受けてデコード回路２２ａを活性化する。そして、デコード結果を/PRA信号、/PRB信号、/PRC信号、/PRD信号として出力する（図５(b)）。この例では、/PRB信号のみがＬレベルになる。/PRA信号、/PRB信号、/PRC信号、/PRD信号は、シフトレジスタ２４の各記憶段２４ａのプリセット端子/PRにそれぞれ供給される。
【００４３】
各記憶段２４ａ（図４）のCMOS伝達ゲート２４ｆは、CLK1信号、/CLK1信号のＬレベル、Ｈレベルを受けてオンし、ラッチ２４ｇに/PRB信号、/PRC信号、/PRD信号、/PRA信号をそれぞれ保持する。この例では、シフトレジスタ２４の各記憶段２４ａのうち、初段のラッチ２４ｇの出力のみＬレベルを出力する。
また、各記憶段２４ａは、CMOS伝達ゲート２４ｈをオフしている。各記憶段２４ａは、PTOEZ信号のＬレベルを受けてpMOSトランジスタ２４ｅをオンし、ＬレベルのNA、NB、NC、ND信号を出力している（図５(c)）。記憶段２４ａのクロックドインバータ２４ｃは、CLK1信号のＬレベルおよび/CLK1信号のＨレベルを受けて非活性化されている。
【００４４】
次に、図１に示したコマンドデコーダ２０は、CMD信号を解読し、PTOEZ信号を活性化（Ｈレベル）する（図５(d)）。シフトレジスタ２４の各記憶段２４ａは、PTOEZ信号のＨレベルを受け、pMOSトランジスタ２４ｅをオフする。
図３に示したシフトレジスタ２４は、PTOEZ信号の活性化を受け、/CLK1信号、CLK1信号の生成を開始する（図５(e)）。
【００４５】
CMOS伝達ゲート２４ｆは、CLK1信号、/CLK1信号のＨレベル、Ｌレベルを受けオフする。同時に、CMOS伝達ゲート２４ｆはオンする。そして、シフトレジスタの各記憶段２４ａは、前段のラッチ２４ｇに保持されているデータを受けて、その反転データをNA、NB、NC、ND信号として出力する。この結果、サイクル３では、NB信号のみがＨレベルに変化する（図５(f)）。
【００４６】
そして、図２に示した並列直列変換回路３のNB信号に対応するスイッチ３ａがオンし、メモリセルから読み出されたDBO1信号は、DOUT信号として出力される（図５(g)）。DBO1信号は１つのスイッチ３ａのみを介して伝達されるため、その伝達速度は従来に比べ向上する。また、DBO1信号の伝達経路に形成される制御回路は、少ないため、タイミング設計が容易になり、タイミングマージンが向上する。
【００４７】
アドレスデコーダ２２は、/CLK1信号の立ち下がりエッジを受け、デコード回路２２ａを非活性化し、/PRA信号、/PRB信号、/PRC信号、/PRD信号を全てＨレベルに変化する（図５(h)）。
この後、サイクル３において、CLK1信号が立ち下がり、/CLK1信号が立ち上がる。図４に示した記憶段２４ａは、CMOS伝達ゲート２４ｆをオンし、CMOS伝達ゲート２４ｈをオフする。同時に、クロックドインバータ２４ｃがオンし、インバータ２４ｄを介してNA信号（または、NB、NC、ND信号）を出力する。
【００４８】
次に、サイクル４において、CLK1信号が立ち上がり、/CLK1信号が立ち下がる。シフトレジスタ２４の各記憶段２４ａは、前段からのデータを反転し、NA信号、NB信号、NC信号、ND信号として出力する。（図５(i)）このとき、クロックドインバータ２４ｃはオフしている。
そして、サイクル３と同様にして、DBO2信号は、DOUT信号として出力される（図５(j)）。この後、サイクル５およびサイクル６において、上述と同様にシフトレジスタ２４が動作し、DOUT信号が出力される（図５(k)）。
【００４９】
SDRAMは、連続する４ビットのデータを読み出した後、PTOEZ信号を非活性化（Ｌレベル）する（図５(l)）。シフトレジスタ２４は、PTOEZ信号の非活性化を受け、/CLK1信号、CLK1信号の生成を停止する（図５(m)）。アドレスデコーダ２２はPTOEZ信号のＬレベルを受けてデコード回路２２ａを活性化し、次の読み出しコマンドのAD0信号、AD1信号が供給されるのを待つ（図５(n)）。
【００５０】
以上、本発明の半導体記憶装置では、シフトレジスタ２４のシフト動作により、並列直列変換器３の各スイッチ３ａの接続を制御した。このため、並列のデータ出力信号DBO0-DBO3の伝送経路上に形成される遅延要素を最小限にして、この並列データを所定の並び順の直列データに変換できる。この結果、メモリセルMCからのデータの読み出し動作が高速になる。
【００５１】
並列直列変換器３が変換した直列のDOUT信号を、データ出力バッファ５を介して外部に出力した。このため、SDRAMのバースト出力モード時に、読み出しデータの伝達をさらに高速にできる。
並列直列変換器３の各記憶段３ａを、外部から供給されるCLK信号に同期して動作させた。このため、クロック同期式のSDRAMの読み出し動作を高速にできる。
【００５２】
外部から供給されるAD1、AD0信号に応じて、シフトレジスタ２４の初期値を設定した。このため、直列データの並び順を読み出し動作毎にリアルタイムで設定することができる。
また、直列データの並び順をAD1、AD0信号に応じて設定した。このため、４ビットの並列データを所定の並び順の直列データに変換できる。すなわち、SDRAMのバースト出力モード時に、アクセス時間を遅らせることなく出力データを所定の並び順に変換できる。
【００５３】
各記憶段２４ａの出力をスイッチ３ａに接続したシフトレジスタ２４と、このシフトレジスタ２４をプリセット（初期値を設定）するアドレスデコーダ２２とを形成した。このため、簡単な回路で直列データの並び順を制御できる。また、回路が簡単なため、タイミング設計、レイアウト設計が容易になる。
図６は、本発明の半導体記憶装置の第２の実施形態における出力インタフェース部を示している。なお、第１の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等回路については、詳細な説明を省略する。
【００５４】
この実施形態の出力インタフェース部は、シフトレジスタ４４が第１の実施形態のシフトレジスタ２４と相違している。その他の構成は、第１の実施形態と同一である。
シフトレジスタ４４は、反転信号REVにより、シフト方向を変える機能を有している。このシフトレジスタ４４により、一般に、インタリーブモードと称する仕様に合わせて、バースト読み出し時に読み出しデータの出力順序を変えることが可能になる。なお、反転信号REVのレベルは、図示しないモードレジスタ等で設定される。
【００５５】
この実施形態のSDRAMでは、REV信号がＬレベルのとき、第１の実施形態と同一に動作する。REV信号がＨレベルのとき、シフトレジスタ４４は、図の右から左側にシフト動作する。この結果、読み出し動作において、A1、A0信号に例えば“０１”が供給された場合、入出力端子DQには、データ出力信号DBO1、DBO0、DBO3、DBO2の順で読み出しデータが出力される。すなわち、シフトレジスタ４４のシフト方向を反転するだけで、インタリーブモードに対応可能なる。
【００５６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、インタリーブモードに対応して読み出しデータを出力することができる。従来、インタリーブモードでは、図１に示した入出力制御回路３２を複雑なスイッチ制御をしてデータを変換していた。本実施形態では、シフトレジスタ４４のシフト方向を反転するだけで、容易にインタリーブモードに対応できる。
【００５７】
なお、上述した第１の実施形態では、本発明をメモリセルMCからの読み出しデータを外部に出力するための出力インタフェース部３０に適用した例を示した。これに限定されず、本発明を入力インタフェース部に適用してもよい。具体的には、アドレスデコーダおよびシフトレジスタにより直列並列変換器２８の変換順序を変えることで、容易に直列の書き込みデータを所定の並列データに変換することができる。すなわち、バースト書き込み動作を高速に実行できる。
【００５８】
また、上述した第１の実施形態では、本発明をSDRAMに適用した例について述べた。これに限定されず、本発明をDRAM、SRAM等の半導体メモリに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
本発明が適用される半導体製造プロセスは、CMOSプロセスに限定されず、Bi-CMOSプロセスでもよい。
【００５９】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００６０】
【発明の効果】
本発明の半導体集積回路では、並列データの伝送経路上に形成される遅延要素を最小限にできる。この結果、メモリセルからのデータを高速に伝達でき、読み出し時のアクセス時間を向上することができる。
簡単な回路で直列データの並び順を制御できる。また、回路が簡単なため、タイミング設計、レイアウト設計が容易になる。さらに、直列データの並び順を、読み出し動作毎にリアルタイムで変更することができる。
【００６１】
本発明の半導体集積回路では、バースト出力機能を有する半導体集積回路において、読み出し動作をさらに高速にできる。
本発明の半導体集積回路では、メモリセルを有するクロック同期式の半導体集積回路において、読み出し動作を高速にできる。
【００６２】
本発明の半導体集積回路では、バースト出力機能を有する半導体集積回路において、アクセス時間を遅らせることなく出力データを所定の並び順に変換できる。
【００６３】
本発明の半導体集積回路では、同じシフトレジスタを使用して、異なる並び順の直列データを容易に生成することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１の出力インタフェース部の概要を示すブロック図である。
【図３】図１のアドレスデコーダおよびシフトレジスタの詳細を示す回路図である。
【図４】図３の記憶段の詳細を示す回路図である。
【図５】第１の実施形態の読み出し動作を示すタイミング図である。
【図６】本発明の半導体集積回路の第２の実施形態の出力インタフェース部を示すブロック図である。
【図７】従来の出力インタフェース部の概要を示すブロック図である。
【図８】従来の読み出し動作を示すタイミング図である。
【符号の説明】
３ 並列直列変換器
５ データ出力バッファ
１０ 入出力制御部
１２ メモリ制御部
１４ メモリコア
１６ クロックバッファ
１８ａ、１８ｂ 入力バッファ部
２０ コマンドデコーダ
２２ アドレスデコーダ
２２ａ デコード回路
２２ｂ 制御回路
２４ シフトレジスタ
２４ａ 記憶段
２６ データ入力バッファ
２８ 直列並列変換器
３０ 出力インタフェース部
３２ 入出力制御回路
３４ タイミング信号生成器
３６ アドレスデコーダ
３８ メモリセルアレイ
４０ センスアンプ
４２ プリチャージ回路
４４ シフトレジスタ
AD アドレス信号
BL、/BL ビット線
CLK クロック信号
CLK1、/CLK1 内部クロック信号
CMD コマンド信号
DBI データ入力信号
DBO データ出力信号
DIN データ入力信号
DOUT データ出力信号
DQ データ入出力端子
IAD 内部アドレス信号
ICLK 内部クロック信号
ICMD 内部コマンド信号
MC メモリセル
NA、NB、NC、ND 接続信号
PRA、PRB、PRC、PRD プリセット信号
PTOEZ 読み出し制御信号
WL ワード線
【発明の属する技術分野】
本発明は、外部とのデータの受け渡しを直列データで行い、メモリセルへのデータの読み書きを並列データで行う半導体集積回路に関し、特に、データ変換を高速に行う技術に関する。
【０００２】
【従来の技術】
クロック信号等に同期して入出力インタフェースを高速に動作させ、データ信号の入出力を高速にした半導体集積回路として、SDRAM（synchronous DRAM）等が知られている。SDRAMは、外部とのデータの受け渡しを直列に行い、メモリセルへのデータの読み書きを並列に行うことで、データ転送速度を向上している。
【０００３】
図７は、この種のSDRAMの出力インタフェース部の概要を示している。
出力インタフェース部１は、データセレクタ２、並列直列変換器３、シフトレジスタ４、およびデータ出力バッファ５を有している。この出力インタフェース部１は、シフトレジスタ４を除き、複数のデータ入出力端子DQ毎にそれぞれ形成されている。
【０００４】
データセレクタ２は、CMOS伝達ゲート等からなる４つのスイッチ２ａで構成されている。各スイッチ２ａは、図示しないメモリセルから読み出されるデータ信号DB0-DB3を受け、受けた信号のいずれかを、アドレス信号AD0、AD1に応じてデータ信号DBS0（またはDBS1、DBS2、DBS3）として伝達する。この図のデータセレクタ２では、アドレス信号AD0、AD1が２進数の“１０”のときのスイッチの接続状態を示している。
【０００５】
並列直列変換回路３は、CMOS伝達ゲート等からなる４つのスイッチ３ａで構成されている。各スイッチ３ａは、接続信号NA、NB、NC、NDの活性化に応じてオンし、データ信号DBS0-DBS3をそれぞれデータ出力信号DOUTとして伝達する。
シフトレジスタ４は、クロック信号CLKに同期してシフト動作し、接続信号NA、NB、NC、NDを、この順序で活性化する。
【０００６】
データ出力バッファ５は、データ出力信号DOUTに伝達される直列の読み出しデータをデータ入出力端子DQに出力する。
このSDRAMでは、読み出し動作時に、外部から供給される下位のアドレス信号AD0、AD1に応じて、データ信号DBS0-DBS3の出力順序が決められる。このようにメモリセルから並列に読み出されるデータを連続して出力する動作モードは、一般にバースト出力モードと称されている。
【０００７】
図８は、上述したSDRAMの読み出し動作の一例を示している。
まず、SDRAMは、サイクル１のクロック信号CLKに同期して読み出しコマンドREAD1およびアドレス信号を取り込み、読み出し動作を開始する。この例では、読み出しコマンドREAD1とともに供給されるアドレス信号AD0、AD1は、２進数の“１０”にされている。
【０００８】
図７に示したデータセレクタ２は、アドレス信号AD0、AD1を受け、各スイッチ２ａを接続する。メモリセルから読み出されたデータ信号DB0、DB1、DB2、DB3は、データセレクタ２を介して、それぞれデータ信号DBS2、DBS3、DBS0、DBS1として伝達される。
シフトレジスタ４は、サイクル３、４、５、６のクロック信号CLKに同期して、接続信号NA、NB、NC、NDをそれぞれ活性化する。
【０００９】
並列直列変換回路３のスイッチ３ａは、接続信号NA、NB、NC、NDを受けて、データ信号DBS2、DBS3、DBS0、DBS1を順次にデータ出力信号DOUTとして出力する。そして、直列のデータ出力信号DOUTが、データ出力バッファ５を介してデータ入出力端子DQに出力される。すなわち、アドレス信号AD0、AD1が“１０”の場合、データ信号DB2、DB3、DB0、DB1の順で出力される（４ビットバースト出力）。
【００１０】
また、SDRAMは、サイクル５のクロック信号CLKに同期して、次の読み出しコマンドREAD2およびアドレス信号AD0、AD1（２進数の“００”）を取り込む。
データセレクタ２は、アドレス信号AD0、AD1に応じて各スイッチ２ａを切り替える。そして、メモリセルから読み出されたデータ信号DB0、DB1、DB2、DB3は、データセレクタ２を介して、それぞれデータ信号DBS0、DBS1、DBS2、DBS3として伝達される。並列直列変換回路３は、順次に活性化される接続信号NA、NB、NC、NDに同期して、データ信号DBS0、DBS1、DBS2、DBS3を直列のデータ出力信号DOUTとして出力する。
【００１１】
そして、直列のデータ出力信号DOUTが、データ出力バッファ５を介してデータ入出力端子DQに出力される。すなわち、アドレス信号AD0、AD1が“００”の場合、データ信号DB0、DB1、DB2、DB3の順に出力される。
さらに、次の読み出しコマンドREAD3では、アドレス信号AD0、AD1（２進数の“１１”）に応じて、読み出しデータは、データ信号DB3、DB0、DB1、DB2の順でデータ入出力端子DQに出力される。
【００１２】
【発明が解決しようとする課題】
ところで、上述した出力インタフェース部１では、データ信号DB0-DB3は、データセレクタ２および並列直列変換回路３の両方で制御された後、外部に出力される。このため、SDRAMのタイミング設計時に、データセレクタ２および並列直列変換回路３の両方のタイミングマージンを考慮する必要があった。
【００１３】
また、データ信号DB0-DB3は、２つのスイッチ２ａ、３ａを介して外部に出力される。このため、これ等スイッチ２ａ、３ａの伝搬遅延時間だけデータ信号を出力が遅れてしまう。
このように、従来のSDRAMでは、出力インタフェース部１が、メモリセルから読み出された読み出しデータのデータ転送速度を低下させる要因の一つになっていた。本来、SDRAMは、入出力インタフェースを高速に動作させることを特徴としている。このため、出力インタフェース部１は、メモリセルから読み出される読み出しデータを、できる限り高速に伝達する必要がある。
【００１４】
本発明の目的は、メモリセルから読み出されるデータを高速に伝達することにある。
本発明の別の目的は、メモリセルを有する半導体集積回路の読み出し動作を高速に実行することにある。
本発明の別の目的は、メモリセルを有するクロック同期式の半導体集積回路の読み出し動作を高速に実行することにある。
【００１５】
本発明の別の目的は、並列の読み出しデータの直列への変換を簡易な回路で制御することにある。
本発明の別の目的は、メモリセルを有する半導体集積回路の書き込み動作を高速に実行することにある。
【００１６】
【課題を解決するための手段】
本発明の半導体集積回路は、メモリセルから読み出される並列データを直列データに変換する並列直列変換器と、アドレス信号を受け、並列直列変換器を制御するスイッチ制御回路とを備えている。並列直列変換器は、所定の順序で接続する複数のスイッチを有している。スイッチ制御回路は、アドレス信号に応じてスイッチの接続順序を制御し、並列データは、所定の順序で直列データに変換される。具体的には、スイッチ制御回路は、各記憶段の出力がスイッチに接続されたシフトレジスタを備えている。シフトレジスタの初期値は、アドレス信号に応じて設定される。そして、シフトレジスタをシフト動作することで、各スイッチが所定の順序で接続される。
【００１７】
このため、並列データの伝送経路上に形成される遅延要素を最小限にできる。具体的には、例えば、並列データを並び替えるための変換回路が不要になる。すなわち、簡単な回路で直列データの並び順を制御できる。この結果、メモリセルからのデータの読み出し動作が高速になる。また、回路が簡単なため、タイミング設計、レイアウト設計が容易になる。また、アドレス信号は、メモリセルの読み出しコマンドに対応して外部から供給される。このため、直列データの並び順を読み出し動作毎にリアルタイムで変更することができる。
【００１８】
本発明の半導体集積回路では、並列直列変換器が変換した直列データは、出力回路を介して外部に出力される。このため、例えば、バースト出力機能を有する半導体集積回路において、読み出し動作をさらに高速にできる。
本発明の半導体集積回路では、並列直列変換器の各スイッチは、外部から供給されるクロック信号に同期して動作する。このため、例えば、メモリセルを有するクロック同期式の半導体集積回路において、読み出し動作を高速にできる。
【００１９】
本発明の半導体集積回路では、所定のメモリセルを選択するアドレス信号により、直列データの並び順が変更される。例えば、１ビットのアドレス信号を使用することで、２ビットの並列データを所定の並び順の直列データに変換できる。２ビットのアドレス信号を使用することで、４ビットの並列データを所定の並び順の直列データに変換できる。すなわち、バースト出力機能を有する半導体集積回路において、アクセス時間を遅らせることなく出力データを所定の並び順に変換できる。
【００２２】
本発明の半導体集積回路では、シフトレジスタは、反転信号を受けてシフト方向を反転する。このため、同じシフトレジスタを使用して、異なる並び順の直列データを生成することができる。例えば、シフト方向を反転することでインタリーブモードを容易に適用できる。
【００２３】
このため、並列データの伝送経路上に形成される遅延要素を最小限にできる。具体的には、例えば、並列データを並び替えるための変換回路が不要になる。この結果、メモリセルからのデータの書き込み動作が高速になる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
【００２５】
図１は、本発明の半導体記憶装置の第１の実施形態を示している。なお、従来技術で説明した回路と同一の回路については、同一の符号を付し、これ等回路については、詳細な説明を省略する。また、以降の説明では、“アドレス信号AD”を“AD信号”のように、信号名を略して称する場合がある。信号名に“／”が付く信号は、負論理の信号である。各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続されたブロックの一部は、複数の回路で構成されている。
【００２６】
この実施形態の半導体集積回路は、シリコン基板上に、CMOSプロセス技術を使用して、SDRAMとして形成されている。SDRAMは、入出力制御部１０、メモリ制御部１２、メモリコア１４を有している。
入出力制御部１０は、クロックバッファ１６、入力バッファ１８ａ、１８ｂ、コマンドデコーダ２０、アドレスデコーダ２２、シフトレジスタ２４、データ出力バッファ５、データ入力バッファ２６、並列直列変換器３、および直列並列変換器２８を有している。ここで、アドレスデコーダ２２、シフトレジスタ２４、データ出力バッファ５、および並列直列変換器３は、出力インタフェース部３０として構成されている。並列直列変換回路３およびデータ出力バッファ５は、図７と同一の回路である。
【００２７】
図２は、本発明の要部である出力インタフェース部３０の概要を示している。
並列直列変換回路３は、複数のスイッチ３ａを有している。アドレスデコーダ２２およびシフトレジスタ２４は、並列直列変換回路３の制御回路として動作する。
アドレスデコーダ２２は、読み出し制御信号PTOEZのＬレベル時に活性化され、内部クロック信号/CLK1のＬレベルを受けて非活性化される。アドレスデコーダ２２は、内部アドレス信号IAD1、IAD0をデコードし、プリセット信号/PRA、/PRB、/PRC、/PRDのいずれかをＬレベルにする。
【００２８】
シフトレジスタ２４は、内部クロック信号ICLKに同期してシフト動作する４ビットの記憶段２４ａを有している。最終段の情報は、初段に帰還されている。シフトレジスタ２４の各記憶段２４ａは、各スイッチ３ａを制御する接続信号NA、NB、NC、NDを出力している。また、各記憶段２４ａは、プリセット信号/PRA 、 /PRB 、 /PRC 、 /PRDでプリセットされる。すなわち、シフトレジスタ２４は、外部から供給されるアドレス信号に応じて初期化される。シフトレジスタ２４は、シフト動作毎に、接続信号NA、NB、NC、NDを順次に活性化する。
【００２９】
そして、並列直列変換回路３は、CLK信号に同期した接続信号NA、NB、NC、NDを各スイッチ３ａでそれぞれ受け、メモリセルMCから読み出される並列のデータ出力信号DBO0-DBO3を直列のデータ出力信号DOUTに変換する。
また、図１に示したように、クロックバッファ１６は、外部からCLK信号を受け、内部クロック信号ICLKを出力している。ICLK信号は、図示した以外にも主要な回路に供給されている。入力バッファ１８ａは、ICLK信号に同期してコマンド信号CMDを取り込み、取り込んだ信号を、内部コマンド信号ICMDとして出力している。
【００３０】
入力バッファ１８ｂは、ICLK信号に同期してアドレス信号ADを取り込み、取り込んだ信号を内部アドレス信号IADとして出力している。
コマンドデコーダ２０は、内部コマンド信号ICMDを受けてコマンドを解読し、チップの基本動作を制御する制御信号を出力している。ここで、読み出し制御信号PTOEZは、読み出し動作に対応するコマンド信号CMDが供給されたときに、所定の期間活性化（Ｈレベル）される。
【００３１】
アドレスデコーダ２２は、上述したように、/CLK1信号、PTOEZ信号、IAD0、IAD1信号を受け、プリセット信号/PRA、/PRB、/PRC、/PRDを出力している。
シフトレジスタ２４は、ICLK信号、PTOEZ信号、およびプリセット信号/PRA、/PRB、/PRC、/PRDを受け、/CLK1信号および接続信号NA、NB、NC、NDを出力している。
【００３２】
データ出力バッファ５は、読み出し動作時に、並列直列変換回路３から直列のデータ出力信号DOUTを受け、受けたデータをデータ入出力端子DQに出力している。データ入力バッファ２６は、書き込み動作時に、データ入出力端子DQを介して書き込みデータを受け、受けたデータをデータ入力信号DINとして直列並列変換回路２８に出力している。
【００３３】
並列直列変換回路３は、メモリ制御部１２から伝達される並列のデータ出力信号DBOを、直列のDOUT信号として出力している。直列並列変換器２８は、データ入力バッファ２６から伝達される直列のデータ入力信号DINを並列データに変換し、データ入力信号DBIとして出力している。
【００３４】
なお、この実施形態では、１６個のデータ入出力端子DQを有している。このため、データ出力バッファ５、データ入力バッファ２６、並列直列変換回路３、直列並列変換回路２８は、各端子DQ毎にそれぞれ形成されている。
メモリ制御部１２は、入出力制御回路３２を有している。メモリ制御部１２は、その他にタイミング信号生成器３４、アドレスデコーダ３６等の制御回路を有している。
【００３５】
メモリコア１４は、複数のメモリセルMCが縦横に配置されたメモリセルアレイ３８を有している。各メモリセルMCは、ワード線WLおよびビット線BL（/BL）に接続されている。メモリコア１４は、その他にセンスアンプ４０、ビット線用のプリチャージ回路４２等の制御回路を有している。
図３は、アドレスデコーダ２２およびシフトレジスタ２４の詳細を示している。
【００３６】
アドレスデコーダ２２は、デコード回路２２ａと、このデコード回路２２ａを制御する制御回路２２ｂとで構成されている。
デコード回路２２ａは、４つのNANDゲートおよび２つのインバータで構成されている。デコード回路２２ａは、制御回路２２ｂの出力OUT1がＨレベルのとき活性化され、IAD1、IAD0信号が“００”のときプリセット信号/PRAのみをＬレベルに変化する。同様に、IAD1、IAD信号0が“０１”、“１０”、“１１”のとき、プリセット信号/PRB、/PRC、/PRDのみが、それぞれＬレベルに変化される。
【００３７】
制御回路２２ｂは、RSフリップフロップと、このフリップフロップの出力を受けるバッファとで構成されている。制御回路は２２ｂの出力OUT1は、PTOEZ信号のＬレベル時にＨレベルになり、その後、/ICLK信号のＬレベルを受けてＬレベルになる。
シフトレジスタ２４は、上述した４つの記憶段２４ａと、PTOEZ信号のＨレベル時に、ICLK信号から/CLK1信号、CLK1信号を生成するNANDゲートおよびインバータとで構成されている。
【００３８】
各記憶段２４ａは、内部クロック端子CLK1、/CLK1、読み出し制御端子OE、入力端子RIN、プリセット端子/PR、出力端子ROUT、データ出力端子DNを有している。各入力端子は、それぞれCLK1信号、/CLK1信号、PTOEZ信号、前段の出力信号、プリセット信号/PRB（または/PRC、/PRD、/PRA）を受け、各出力端子は、後段への出力信号および接続信号NA（またはNB、NC、ND）を出力している。換言すれば、/PRA信号は最終段に、/PRB信号は初段に、/PRC信号は第２段に、/PRD信号は第３段に供給されている。
【００３９】
図４は、記憶段２４ａの詳細を示している。
記憶段２４ａは、入力端子RINおよびプリセット端子/PRを受けるNANDゲート２４ｂと、NANDゲート２４ｂの出力を帰還するクロックドインバータ２４ｃと、クロックドインバータ２４ｃの出力をデータ出力端子DNに伝達するインバータ２４ｄと、インバータ２４ｄの入力ノードにドレインを接続したpMOSトランジスタ２４ｅと、NANDゲート２４ｂの出力信号を出力端子ROUTに伝達するCMOS伝達ゲート２４ｆ、ラッチ２４ｇ、CMOS伝達ゲート２４ｈとで構成されている。
【００４０】
クロックドインバータ２４ｃは、CLK1信号がＬレベル、/CLK1信号がＨレベル、PTOEZ信号がＨレベルのとき活性化される。pMOSトランジスタ２４ｅは、ゲートにPTOEZ信号を受け、ソースに電源電圧VIIを受けている。CMOS伝達ゲート２４ｆ、２４ｈは、それぞれCLK1信号がＬレベル、Ｈレベルのときオンする。ラッチ２４ｇは、２つのインバータの入力と出力とを互いに接続して形成されている。
【００４１】
図５は、上述したSDRAMの読み出し動作の例を示している。
まず、SDRAMは、サイクル１のCLK信号の立ち上がりエッジに同期して読み出しコマンドREADおよびアドレス信号を取り込み、読み出し動作を開始する。この例では、読み出しコマンドREADとともに供給されるAD0、AD信号1は、２進数の“０１”にされている（図５(a)）。
【００４２】
図３に示したアドレスデコーダ２２は、PTOEZ信号のＬレベルを受けてデコード回路２２ａを活性化する。そして、デコード結果を/PRA信号、/PRB信号、/PRC信号、/PRD信号として出力する（図５(b)）。この例では、/PRB信号のみがＬレベルになる。/PRA信号、/PRB信号、/PRC信号、/PRD信号は、シフトレジスタ２４の各記憶段２４ａのプリセット端子/PRにそれぞれ供給される。
【００４３】
各記憶段２４ａ（図４）のCMOS伝達ゲート２４ｆは、CLK1信号、/CLK1信号のＬレベル、Ｈレベルを受けてオンし、ラッチ２４ｇに/PRB信号、/PRC信号、/PRD信号、/PRA信号をそれぞれ保持する。この例では、シフトレジスタ２４の各記憶段２４ａのうち、初段のラッチ２４ｇの出力のみＬレベルを出力する。
また、各記憶段２４ａは、CMOS伝達ゲート２４ｈをオフしている。各記憶段２４ａは、PTOEZ信号のＬレベルを受けてpMOSトランジスタ２４ｅをオンし、ＬレベルのNA、NB、NC、ND信号を出力している（図５(c)）。記憶段２４ａのクロックドインバータ２４ｃは、CLK1信号のＬレベルおよび/CLK1信号のＨレベルを受けて非活性化されている。
【００４４】
次に、図１に示したコマンドデコーダ２０は、CMD信号を解読し、PTOEZ信号を活性化（Ｈレベル）する（図５(d)）。シフトレジスタ２４の各記憶段２４ａは、PTOEZ信号のＨレベルを受け、pMOSトランジスタ２４ｅをオフする。
図３に示したシフトレジスタ２４は、PTOEZ信号の活性化を受け、/CLK1信号、CLK1信号の生成を開始する（図５(e)）。
【００４５】
CMOS伝達ゲート２４ｆは、CLK1信号、/CLK1信号のＨレベル、Ｌレベルを受けオフする。同時に、CMOS伝達ゲート２４ｆはオンする。そして、シフトレジスタの各記憶段２４ａは、前段のラッチ２４ｇに保持されているデータを受けて、その反転データをNA、NB、NC、ND信号として出力する。この結果、サイクル３では、NB信号のみがＨレベルに変化する（図５(f)）。
【００４６】
そして、図２に示した並列直列変換回路３のNB信号に対応するスイッチ３ａがオンし、メモリセルから読み出されたDBO1信号は、DOUT信号として出力される（図５(g)）。DBO1信号は１つのスイッチ３ａのみを介して伝達されるため、その伝達速度は従来に比べ向上する。また、DBO1信号の伝達経路に形成される制御回路は、少ないため、タイミング設計が容易になり、タイミングマージンが向上する。
【００４７】
アドレスデコーダ２２は、/CLK1信号の立ち下がりエッジを受け、デコード回路２２ａを非活性化し、/PRA信号、/PRB信号、/PRC信号、/PRD信号を全てＨレベルに変化する（図５(h)）。
この後、サイクル３において、CLK1信号が立ち下がり、/CLK1信号が立ち上がる。図４に示した記憶段２４ａは、CMOS伝達ゲート２４ｆをオンし、CMOS伝達ゲート２４ｈをオフする。同時に、クロックドインバータ２４ｃがオンし、インバータ２４ｄを介してNA信号（または、NB、NC、ND信号）を出力する。
【００４８】
次に、サイクル４において、CLK1信号が立ち上がり、/CLK1信号が立ち下がる。シフトレジスタ２４の各記憶段２４ａは、前段からのデータを反転し、NA信号、NB信号、NC信号、ND信号として出力する。（図５(i)）このとき、クロックドインバータ２４ｃはオフしている。
そして、サイクル３と同様にして、DBO2信号は、DOUT信号として出力される（図５(j)）。この後、サイクル５およびサイクル６において、上述と同様にシフトレジスタ２４が動作し、DOUT信号が出力される（図５(k)）。
【００４９】
SDRAMは、連続する４ビットのデータを読み出した後、PTOEZ信号を非活性化（Ｌレベル）する（図５(l)）。シフトレジスタ２４は、PTOEZ信号の非活性化を受け、/CLK1信号、CLK1信号の生成を停止する（図５(m)）。アドレスデコーダ２２はPTOEZ信号のＬレベルを受けてデコード回路２２ａを活性化し、次の読み出しコマンドのAD0信号、AD1信号が供給されるのを待つ（図５(n)）。
【００５０】
以上、本発明の半導体記憶装置では、シフトレジスタ２４のシフト動作により、並列直列変換器３の各スイッチ３ａの接続を制御した。このため、並列のデータ出力信号DBO0-DBO3の伝送経路上に形成される遅延要素を最小限にして、この並列データを所定の並び順の直列データに変換できる。この結果、メモリセルMCからのデータの読み出し動作が高速になる。
【００５１】
並列直列変換器３が変換した直列のDOUT信号を、データ出力バッファ５を介して外部に出力した。このため、SDRAMのバースト出力モード時に、読み出しデータの伝達をさらに高速にできる。
並列直列変換器３の各記憶段３ａを、外部から供給されるCLK信号に同期して動作させた。このため、クロック同期式のSDRAMの読み出し動作を高速にできる。
【００５２】
外部から供給されるAD1、AD0信号に応じて、シフトレジスタ２４の初期値を設定した。このため、直列データの並び順を読み出し動作毎にリアルタイムで設定することができる。
また、直列データの並び順をAD1、AD0信号に応じて設定した。このため、４ビットの並列データを所定の並び順の直列データに変換できる。すなわち、SDRAMのバースト出力モード時に、アクセス時間を遅らせることなく出力データを所定の並び順に変換できる。
【００５３】
各記憶段２４ａの出力をスイッチ３ａに接続したシフトレジスタ２４と、このシフトレジスタ２４をプリセット（初期値を設定）するアドレスデコーダ２２とを形成した。このため、簡単な回路で直列データの並び順を制御できる。また、回路が簡単なため、タイミング設計、レイアウト設計が容易になる。
図６は、本発明の半導体記憶装置の第２の実施形態における出力インタフェース部を示している。なお、第１の実施形態で説明した回路と同一の回路については、同一の符号を付し、これ等回路については、詳細な説明を省略する。
【００５４】
この実施形態の出力インタフェース部は、シフトレジスタ４４が第１の実施形態のシフトレジスタ２４と相違している。その他の構成は、第１の実施形態と同一である。
シフトレジスタ４４は、反転信号REVにより、シフト方向を変える機能を有している。このシフトレジスタ４４により、一般に、インタリーブモードと称する仕様に合わせて、バースト読み出し時に読み出しデータの出力順序を変えることが可能になる。なお、反転信号REVのレベルは、図示しないモードレジスタ等で設定される。
【００５５】
この実施形態のSDRAMでは、REV信号がＬレベルのとき、第１の実施形態と同一に動作する。REV信号がＨレベルのとき、シフトレジスタ４４は、図の右から左側にシフト動作する。この結果、読み出し動作において、A1、A0信号に例えば“０１”が供給された場合、入出力端子DQには、データ出力信号DBO1、DBO0、DBO3、DBO2の順で読み出しデータが出力される。すなわち、シフトレジスタ４４のシフト方向を反転するだけで、インタリーブモードに対応可能なる。
【００５６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、インタリーブモードに対応して読み出しデータを出力することができる。従来、インタリーブモードでは、図１に示した入出力制御回路３２を複雑なスイッチ制御をしてデータを変換していた。本実施形態では、シフトレジスタ４４のシフト方向を反転するだけで、容易にインタリーブモードに対応できる。
【００５７】
なお、上述した第１の実施形態では、本発明をメモリセルMCからの読み出しデータを外部に出力するための出力インタフェース部３０に適用した例を示した。これに限定されず、本発明を入力インタフェース部に適用してもよい。具体的には、アドレスデコーダおよびシフトレジスタにより直列並列変換器２８の変換順序を変えることで、容易に直列の書き込みデータを所定の並列データに変換することができる。すなわち、バースト書き込み動作を高速に実行できる。
【００５８】
また、上述した第１の実施形態では、本発明をSDRAMに適用した例について述べた。これに限定されず、本発明をDRAM、SRAM等の半導体メモリに適用してもよい。あるいは、DRAMのメモリコアを内蔵したシステムLSIに適用してもよい。
本発明が適用される半導体製造プロセスは、CMOSプロセスに限定されず、Bi-CMOSプロセスでもよい。
【００５９】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００６０】
【発明の効果】
本発明の半導体集積回路では、並列データの伝送経路上に形成される遅延要素を最小限にできる。この結果、メモリセルからのデータを高速に伝達でき、読み出し時のアクセス時間を向上することができる。
簡単な回路で直列データの並び順を制御できる。また、回路が簡単なため、タイミング設計、レイアウト設計が容易になる。さらに、直列データの並び順を、読み出し動作毎にリアルタイムで変更することができる。
【００６１】
本発明の半導体集積回路では、バースト出力機能を有する半導体集積回路において、読み出し動作をさらに高速にできる。
本発明の半導体集積回路では、メモリセルを有するクロック同期式の半導体集積回路において、読み出し動作を高速にできる。
【００６２】
本発明の半導体集積回路では、バースト出力機能を有する半導体集積回路において、アクセス時間を遅らせることなく出力データを所定の並び順に変換できる。
【００６３】
本発明の半導体集積回路では、同じシフトレジスタを使用して、異なる並び順の直列データを容易に生成することができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１の出力インタフェース部の概要を示すブロック図である。
【図３】図１のアドレスデコーダおよびシフトレジスタの詳細を示す回路図である。
【図４】図３の記憶段の詳細を示す回路図である。
【図５】第１の実施形態の読み出し動作を示すタイミング図である。
【図６】本発明の半導体集積回路の第２の実施形態の出力インタフェース部を示すブロック図である。
【図７】従来の出力インタフェース部の概要を示すブロック図である。
【図８】従来の読み出し動作を示すタイミング図である。
【符号の説明】
３ 並列直列変換器
５ データ出力バッファ
１０ 入出力制御部
１２ メモリ制御部
１４ メモリコア
１６ クロックバッファ
１８ａ、１８ｂ 入力バッファ部
２０ コマンドデコーダ
２２ アドレスデコーダ
２２ａ デコード回路
２２ｂ 制御回路
２４ シフトレジスタ
２４ａ 記憶段
２６ データ入力バッファ
２８ 直列並列変換器
３０ 出力インタフェース部
３２ 入出力制御回路
３４ タイミング信号生成器
３６ アドレスデコーダ
３８ メモリセルアレイ
４０ センスアンプ
４２ プリチャージ回路
４４ シフトレジスタ
AD アドレス信号
BL、/BL ビット線
CLK クロック信号
CLK1、/CLK1 内部クロック信号
CMD コマンド信号
DBI データ入力信号
DBO データ出力信号
DIN データ入力信号
DOUT データ出力信号
DQ データ入出力端子
IAD 内部アドレス信号
ICLK 内部クロック信号
ICMD 内部コマンド信号
MC メモリセル
NA、NB、NC、ND 接続信号
PRA、PRB、PRC、PRD プリセット信号
PTOEZ 読み出し制御信号
WL ワード線
Claims (10)
- メモリセルから読み出される並列データを複数のスイッチでそれぞれ受け、該スイッチを順次に接続して該並列データを直列データに変換する並列直列変換器と、
複数の記憶段を有し、前記各記憶段の出力が前記各スイッチにそれぞれ接続されるシフトレジスタと、アドレス信号に応じて前記シフトレジスタの記憶段の一つにプリセット信号を出力する設定回路とを有するスイッチ制御回路とを備え、
前記設定回路は、前記直列データが出力されている期間に非活性化されることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
コマンド信号をデコードするコマンドデコーダを備え、
前記設定回路は、前記コマンドデコーダから供給される制御信号により非活性化されることを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記コマンドデコーダは、前記コマンド信号をデコードした後に前記制御信号を出力することを特徴とする半導体集積回路。 - 請求項１乃至請求項３のいずれか１項記載の半導体集積回路において、
前記シフトレジスタの初期値は、前記アドレス信号に応じて設定されることを特徴とする半導体集積回路。 - 請求項１乃至請求項４のいずれか１項記載の半導体集積回路において、
前記アドレス信号は、前記メモリセルの読み出し動作に対応して外部から供給されることを特徴とする半導体集積回路。 - 請求項１乃至請求項５のいずれか１項記載の半導体集積回路において、
前記アドレス信号の所定のビットに基づいて前記並列データの出力順序が決定されることを特徴とする半導体集積回路。 - 請求項１乃至請求項６のいずれか１項記載の半導体集積回路において、
前記並列直列変換器が出力する前記直列データを外部に出力する出力回路を備えたことを特徴とする半導体集積回路。 - 請求項１乃至請求項７のいずれか１項記載の半導体集積回路において、
前記各スイッチは、外部から供給されるクロック信号に同期して動作することを特徴とする半導体集積回路。 - 請求項１乃至請求項８のいずれか１項記載の半導体集積回路において、
前記アドレス信号は、所定の前記メモリセルを選択するために供給されることを特徴とする半導体集積回路。 - 請求項１乃至請求項９のいずれか１項記載の半導体集積回路において、
前記シフトレジスタは、反転信号を受けてシフト方向を反転することを特徴とする半導体集積回路。
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