JP2001167575A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 本発明は、外部とのデータの受け渡しを直列
データで行い、メモリセルへのデータの読み書きを並列
データで行う半導体集積回路に関し、特に、メモリセル
から読み出されるデータを高速に伝達することを目的と
する。 【解決手段】 メモリセルから読み出される並列データ
を直列データに変換する並列直列変換器と、制御信号を
受け、並列直列変換器を制御するスイッチ制御回路とを
備えている。並列直列変換器は、所定の順序で接続する
複数のスイッチを有している。スイッチ制御回路は、制
御信号に応じてスイッチの接続順序を制御し、並列デー
タは、所定の順序で直列データに変換される。このた
め、並列データの伝送経路上に形成される遅延要素を最
小限にできる。具体的には、例えば、並列データを並び
替えるための変換回路が不要になる。この結果、メモリ
セルからのデータの読み出し動作が高速になる。
データで行い、メモリセルへのデータの読み書きを並列
データで行う半導体集積回路に関し、特に、メモリセル
から読み出されるデータを高速に伝達することを目的と
する。 【解決手段】 メモリセルから読み出される並列データ
を直列データに変換する並列直列変換器と、制御信号を
受け、並列直列変換器を制御するスイッチ制御回路とを
備えている。並列直列変換器は、所定の順序で接続する
複数のスイッチを有している。スイッチ制御回路は、制
御信号に応じてスイッチの接続順序を制御し、並列デー
タは、所定の順序で直列データに変換される。このた
め、並列データの伝送経路上に形成される遅延要素を最
小限にできる。具体的には、例えば、並列データを並び
替えるための変換回路が不要になる。この結果、メモリ
セルからのデータの読み出し動作が高速になる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、外部とのデータの
受け渡しを直列データで行い、メモリセルへのデータの
読み書きを並列データで行う半導体集積回路に関し、特
に、データ変換を高速に行う技術に関する。
受け渡しを直列データで行い、メモリセルへのデータの
読み書きを並列データで行う半導体集積回路に関し、特
に、データ変換を高速に行う技術に関する。
【０００２】
【従来の技術】クロック信号等に同期して入出力インタ
フェースを高速に動作させ、データ信号の入出力を高速
にした半導体集積回路として、SDRAM（synchronous DRA
M）等が知られている。SDRAMは、外部とのデータの受け
渡しを直列に行い、メモリセルへのデータの読み書きを
並列に行うことで、データ転送速度を向上している。
フェースを高速に動作させ、データ信号の入出力を高速
にした半導体集積回路として、SDRAM（synchronous DRA
M）等が知られている。SDRAMは、外部とのデータの受け
渡しを直列に行い、メモリセルへのデータの読み書きを
並列に行うことで、データ転送速度を向上している。
【０００３】図７は、この種のSDRAMの出力インタフェ
ース部の概要を示している。出力インタフェース部１
は、データセレクタ２、並列直列変換器３、シフトレジ
スタ４、およびデータ出力バッファ５を有している。こ
の出力インタフェース部１は、シフトレジスタ４を除
き、複数のデータ入出力端子DQ毎にそれぞれ形成されて
いる。
ース部の概要を示している。出力インタフェース部１
は、データセレクタ２、並列直列変換器３、シフトレジ
スタ４、およびデータ出力バッファ５を有している。こ
の出力インタフェース部１は、シフトレジスタ４を除
き、複数のデータ入出力端子DQ毎にそれぞれ形成されて
いる。
【０００４】データセレクタ２は、CMOS伝達ゲート等か
らなる４つのスイッチ２ａで構成されている。各スイッ
チ２ａは、図示しないメモリセルから読み出されるデー
タ信号DB0-DB3を受け、受けた信号のいずれかを、アド
レス信号AD0、AD1に応じてデータ信号DBS0（またはDBS
1、DBS2、DBS3）として伝達する。この図のデータセレ
クタ２では、アドレス信号AD0、AD1が２進数の“１０”
のときのスイッチの接続状態を示している。
らなる４つのスイッチ２ａで構成されている。各スイッ
チ２ａは、図示しないメモリセルから読み出されるデー
タ信号DB0-DB3を受け、受けた信号のいずれかを、アド
レス信号AD0、AD1に応じてデータ信号DBS0（またはDBS
1、DBS2、DBS3）として伝達する。この図のデータセレ
クタ２では、アドレス信号AD0、AD1が２進数の“１０”
のときのスイッチの接続状態を示している。
【０００５】並列直列変換回路３は、CMOS伝達ゲート等
からなる４つのスイッチ３ａで構成されている。各スイ
ッチ３ａは、接続信号NA、NB、NC、NDの活性化に応じて
オンし、データ信号DBS0-DBS3をそれぞれデータ出力信
号DOUTとして伝達する。シフトレジスタ４は、クロック
信号CLKに同期してシフト動作し、接続信号NA、NB、N
C、NDを、この順序で活性化する。
からなる４つのスイッチ３ａで構成されている。各スイ
ッチ３ａは、接続信号NA、NB、NC、NDの活性化に応じて
オンし、データ信号DBS0-DBS3をそれぞれデータ出力信
号DOUTとして伝達する。シフトレジスタ４は、クロック
信号CLKに同期してシフト動作し、接続信号NA、NB、N
C、NDを、この順序で活性化する。
【０００６】データ出力バッファ５は、データ出力信号
DOUTに伝達される直列の読み出しデータをデータ入出力
端子DQに出力する。このSDRAMでは、読み出し動作時
に、外部から供給される下位のアドレス信号AD0、AD1に
応じて、データ信号DBS0-DBS3の出力順序が決められ
る。このようにメモリセルから並列に読み出されるデー
タを連続して出力する動作モードは、一般にバースト出
力モードと称されている。
DOUTに伝達される直列の読み出しデータをデータ入出力
端子DQに出力する。このSDRAMでは、読み出し動作時
に、外部から供給される下位のアドレス信号AD0、AD1に
応じて、データ信号DBS0-DBS3の出力順序が決められ
る。このようにメモリセルから並列に読み出されるデー
タを連続して出力する動作モードは、一般にバースト出
力モードと称されている。
【０００７】図８は、上述したSDRAMの読み出し動作の
一例を示している。まず、SDRAMは、サイクル１のクロ
ック信号CLKに同期して読み出しコマンドREAD1およびア
ドレス信号を取り込み、読み出し動作を開始する。この
例では、読み出しコマンドREAD1とともに供給されるア
ドレス信号AD0、AD1は、２進数の“１０”にされてい
る。
一例を示している。まず、SDRAMは、サイクル１のクロ
ック信号CLKに同期して読み出しコマンドREAD1およびア
ドレス信号を取り込み、読み出し動作を開始する。この
例では、読み出しコマンドREAD1とともに供給されるア
ドレス信号AD0、AD1は、２進数の“１０”にされてい
る。
【０００８】図７に示したデータセレクタ２は、アドレ
ス信号AD0、AD1を受け、各スイッチ２ａを接続する。メ
モリセルから読み出されたデータ信号DB0、DB1、DB2、D
B3は、データセレクタ２を介して、それぞれデータ信号
DBS2、DBS3、DBS0、DBS1として伝達される。シフトレジ
スタ４は、サイクル３、４、５、６のクロック信号CLK
に同期して、接続信号NA、NB、NC、NDをそれぞれ活性化
する。
ス信号AD0、AD1を受け、各スイッチ２ａを接続する。メ
モリセルから読み出されたデータ信号DB0、DB1、DB2、D
B3は、データセレクタ２を介して、それぞれデータ信号
DBS2、DBS3、DBS0、DBS1として伝達される。シフトレジ
スタ４は、サイクル３、４、５、６のクロック信号CLK
に同期して、接続信号NA、NB、NC、NDをそれぞれ活性化
する。
【０００９】並列直列変換回路３のスイッチ３ａは、接
続信号NA、NB、NC、NDを受けて、データ信号DBS2、DBS
3、DBS0、DBS1を順次にデータ出力信号DOUTとして出力
する。そして、直列のデータ出力信号DOUTが、データ出
力バッファ５を介してデータ入出力端子DQに出力され
る。すなわち、アドレス信号AD0、AD1が“１０”の場
合、データ信号DB2、DB3、DB0、DB1の順で出力される
（４ビットバースト出力）。
続信号NA、NB、NC、NDを受けて、データ信号DBS2、DBS
3、DBS0、DBS1を順次にデータ出力信号DOUTとして出力
する。そして、直列のデータ出力信号DOUTが、データ出
力バッファ５を介してデータ入出力端子DQに出力され
る。すなわち、アドレス信号AD0、AD1が“１０”の場
合、データ信号DB2、DB3、DB0、DB1の順で出力される
（４ビットバースト出力）。
【００１０】また、SDRAMは、サイクル５のクロック信
号CLKに同期して、次の読み出しコマンドREAD2およびア
ドレス信号AD0、AD1（２進数の“００”）を取り込む。
データセレクタ２は、アドレス信号AD0、AD1に応じて各
スイッチ２ａを切り替える。そして、メモリセルから読
み出されたデータ信号DB0、DB1、DB2、DB3は、データセ
レクタ２を介して、それぞれデータ信号DBS0、DBS1、DB
S2、DBS3として伝達される。並列直列変換回路３は、順
次に活性化される接続信号NA、NB、NC、NDに同期して、
データ信号DBS0、DBS1、DBS2、DBS3を直列のデータ出力
信号DOUTとして出力する。
号CLKに同期して、次の読み出しコマンドREAD2およびア
ドレス信号AD0、AD1（２進数の“００”）を取り込む。
データセレクタ２は、アドレス信号AD0、AD1に応じて各
スイッチ２ａを切り替える。そして、メモリセルから読
み出されたデータ信号DB0、DB1、DB2、DB3は、データセ
レクタ２を介して、それぞれデータ信号DBS0、DBS1、DB
S2、DBS3として伝達される。並列直列変換回路３は、順
次に活性化される接続信号NA、NB、NC、NDに同期して、
データ信号DBS0、DBS1、DBS2、DBS3を直列のデータ出力
信号DOUTとして出力する。
【００１１】そして、直列のデータ出力信号DOUTが、デ
ータ出力バッファ５を介してデータ入出力端子DQに出力
される。すなわち、アドレス信号AD0、AD1が“００”の
場合、データ信号DB0、DB1、DB2、DB3の順に出力され
る。さらに、次の読み出しコマンドREAD3では、アドレ
ス信号AD0、AD1（２進数の“１１”）に応じて、読み出
しデータは、データ信号DB3、DB0、DB1、DB2の順でデー
タ入出力端子DQに出力される。
ータ出力バッファ５を介してデータ入出力端子DQに出力
される。すなわち、アドレス信号AD0、AD1が“００”の
場合、データ信号DB0、DB1、DB2、DB3の順に出力され
る。さらに、次の読み出しコマンドREAD3では、アドレ
ス信号AD0、AD1（２進数の“１１”）に応じて、読み出
しデータは、データ信号DB3、DB0、DB1、DB2の順でデー
タ入出力端子DQに出力される。
【００１２】
【発明が解決しようとする課題】ところで、上述した出
力インタフェース部１では、データ信号DB0-DB3は、デ
ータセレクタ２および並列直列変換回路３の両方で制御
された後、外部に出力される。このため、SDRAMのタイ
ミング設計時に、データセレクタ２および並列直列変換
回路３の両方のタイミングマージンを考慮する必要があ
った。
力インタフェース部１では、データ信号DB0-DB3は、デ
ータセレクタ２および並列直列変換回路３の両方で制御
された後、外部に出力される。このため、SDRAMのタイ
ミング設計時に、データセレクタ２および並列直列変換
回路３の両方のタイミングマージンを考慮する必要があ
った。
【００１３】また、データ信号DB0-DB3は、２つのスイ
ッチ２ａ、３ａを介して外部に出力される。このため、
これ等スイッチ２ａ、３ａの伝搬遅延時間だけデータ信
号を出力が遅れてしまう。このように、従来のSDRAMで
は、出力インタフェース部１が、メモリセルから読み出
された読み出しデータのデータ転送速度を低下させる要
因の一つになっていた。本来、SDRAMは、入出力インタ
フェースを高速に動作させることを特徴としている。こ
のため、出力インタフェース部１は、メモリセルから読
み出される読み出しデータを、できる限り高速に伝達す
る必要がある。
ッチ２ａ、３ａを介して外部に出力される。このため、
これ等スイッチ２ａ、３ａの伝搬遅延時間だけデータ信
号を出力が遅れてしまう。このように、従来のSDRAMで
は、出力インタフェース部１が、メモリセルから読み出
された読み出しデータのデータ転送速度を低下させる要
因の一つになっていた。本来、SDRAMは、入出力インタ
フェースを高速に動作させることを特徴としている。こ
のため、出力インタフェース部１は、メモリセルから読
み出される読み出しデータを、できる限り高速に伝達す
る必要がある。
【００１４】本発明の目的は、メモリセルから読み出さ
れるデータを高速に伝達することにある。本発明の別の
目的は、メモリセルを有する半導体集積回路の読み出し
動作を高速に実行することにある。本発明の別の目的
は、メモリセルを有するクロック同期式の半導体集積回
路の読み出し動作を高速に実行することにある。
れるデータを高速に伝達することにある。本発明の別の
目的は、メモリセルを有する半導体集積回路の読み出し
動作を高速に実行することにある。本発明の別の目的
は、メモリセルを有するクロック同期式の半導体集積回
路の読み出し動作を高速に実行することにある。
【００１５】本発明の別の目的は、並列の読み出しデー
タの直列への変換を簡易な回路で制御することにある。
本発明の別の目的は、メモリセルを有する半導体集積回
路の書き込み動作を高速に実行することにある。
タの直列への変換を簡易な回路で制御することにある。
本発明の別の目的は、メモリセルを有する半導体集積回
路の書き込み動作を高速に実行することにある。
【００１６】
【課題を解決するための手段】請求項１の半導体集積回
路は、メモリセルから読み出される並列データを直列デ
ータに変換する並列直列変換器と、制御信号を受け、並
列直列変換器を制御するスイッチ制御回路とを備えてい
る。並列直列変換器は、所定の順序で接続する複数のス
イッチを有している。スイッチ制御回路は、制御信号に
応じてスイッチの接続順序を制御し、並列データは、所
定の順序で直列データに変換される。
路は、メモリセルから読み出される並列データを直列デ
ータに変換する並列直列変換器と、制御信号を受け、並
列直列変換器を制御するスイッチ制御回路とを備えてい
る。並列直列変換器は、所定の順序で接続する複数のス
イッチを有している。スイッチ制御回路は、制御信号に
応じてスイッチの接続順序を制御し、並列データは、所
定の順序で直列データに変換される。
【００１７】このため、並列データの伝送経路上に形成
される遅延要素を最小限にできる。具体的には、例え
ば、並列データを並び替えるための変換回路が不要にな
る。この結果、メモリセルからのデータの読み出し動作
が高速になる。
される遅延要素を最小限にできる。具体的には、例え
ば、並列データを並び替えるための変換回路が不要にな
る。この結果、メモリセルからのデータの読み出し動作
が高速になる。
【００１８】請求項２の半導体集積回路では、並列直列
変換器が変換した直列データは、出力回路を介して外部
に出力される。このため、例えば、バースト出力機能を
有する半導体集積回路において、読み出し動作をさらに
高速にできる。請求項３の半導体集積回路では、並列直
列変換器の各スイッチは、外部から供給されるクロック
信号に同期して動作する。このため、例えば、メモリセ
ルを有するクロック同期式の半導体集積回路において、
読み出し動作を高速にできる。
変換器が変換した直列データは、出力回路を介して外部
に出力される。このため、例えば、バースト出力機能を
有する半導体集積回路において、読み出し動作をさらに
高速にできる。請求項３の半導体集積回路では、並列直
列変換器の各スイッチは、外部から供給されるクロック
信号に同期して動作する。このため、例えば、メモリセ
ルを有するクロック同期式の半導体集積回路において、
読み出し動作を高速にできる。
【００１９】請求項４の半導体集積回路では、制御信号
は、メモリセルの読み出し動作に対応して外部から供給
される。このため、直列データの並び順を読み出し動作
毎にリアルタイムで変更することができる。請求項５の
半導体集積回路では、所定のメモリセルを選択するアド
レス信号により、直列データの並び順が変更される。例
えば、１ビットのアドレス信号を使用することで、２ビ
ットの並列データを所定の並び順の直列データに変換で
きる。２ビットのアドレス信号を使用することで、４ビ
ットの並列データを所定の並び順の直列データに変換で
きる。すなわち、バースト出力機能を有する半導体集積
回路において、アクセス時間を遅らせることなく出力デ
ータを所定の並び順に変換できる。
は、メモリセルの読み出し動作に対応して外部から供給
される。このため、直列データの並び順を読み出し動作
毎にリアルタイムで変更することができる。請求項５の
半導体集積回路では、所定のメモリセルを選択するアド
レス信号により、直列データの並び順が変更される。例
えば、１ビットのアドレス信号を使用することで、２ビ
ットの並列データを所定の並び順の直列データに変換で
きる。２ビットのアドレス信号を使用することで、４ビ
ットの並列データを所定の並び順の直列データに変換で
きる。すなわち、バースト出力機能を有する半導体集積
回路において、アクセス時間を遅らせることなく出力デ
ータを所定の並び順に変換できる。
【００２０】請求項６の半導体集積回路では、スイッチ
制御回路は、各記憶段の出力がスイッチに接続されたシ
フトレジスタを備えている。シフトレジスタの初期値
は、制御信号に応じて設定される。そして、シフトレジ
スタをシフト動作することで、各スイッチが所定の順序
で接続される。このため、簡単な回路で直列データの並
び順を制御できる。また、回路が簡単なため、タイミン
グ設計、レイアウト設計が容易になる。
制御回路は、各記憶段の出力がスイッチに接続されたシ
フトレジスタを備えている。シフトレジスタの初期値
は、制御信号に応じて設定される。そして、シフトレジ
スタをシフト動作することで、各スイッチが所定の順序
で接続される。このため、簡単な回路で直列データの並
び順を制御できる。また、回路が簡単なため、タイミン
グ設計、レイアウト設計が容易になる。
【００２１】請求項７の半導体集積回路では、所定のメ
モリセルを選択するアドレス信号が外部から供給され
る。そして、このアドレス信号により、シフトレジスタ
の初期値が設定される。このため、バースト出力機能を
有する半導体集積回路において、アクセス時間を遅らせ
ることなく出力データを所定の並び順に変換できる。
モリセルを選択するアドレス信号が外部から供給され
る。そして、このアドレス信号により、シフトレジスタ
の初期値が設定される。このため、バースト出力機能を
有する半導体集積回路において、アクセス時間を遅らせ
ることなく出力データを所定の並び順に変換できる。
【００２２】請求項８の半導体集積回路では、シフトレ
ジスタは、反転信号を受けてシフト方向を反転する。こ
のため、同じシフトレジスタを使用して、異なる並び順
の直列データを生成することができる。例えば、シフト
方向を反転することでインタリーブモードを容易に適用
できる。請求項９の半導体集積回路では、メモリセルに
書き込む直列データを並列データに変換する直列並列変
換器と、制御信号を受け、直列並列変換器を制御するス
イッチ制御回路とを備えている。直列並列変換器は、所
定の順序で接続する複数のスイッチを有している。スイ
ッチ制御回路は、制御信号に応じてスイッチの接続順序
を制御し、直列データは、所定の順序で並列データに変
換される。
ジスタは、反転信号を受けてシフト方向を反転する。こ
のため、同じシフトレジスタを使用して、異なる並び順
の直列データを生成することができる。例えば、シフト
方向を反転することでインタリーブモードを容易に適用
できる。請求項９の半導体集積回路では、メモリセルに
書き込む直列データを並列データに変換する直列並列変
換器と、制御信号を受け、直列並列変換器を制御するス
イッチ制御回路とを備えている。直列並列変換器は、所
定の順序で接続する複数のスイッチを有している。スイ
ッチ制御回路は、制御信号に応じてスイッチの接続順序
を制御し、直列データは、所定の順序で並列データに変
換される。
【００２３】このため、並列データの伝送経路上に形成
される遅延要素を最小限にできる。具体的には、例え
ば、並列データを並び替えるための変換回路が不要にな
る。この結果、メモリセルからのデータの書き込み動作
が高速になる。
される遅延要素を最小限にできる。具体的には、例え
ば、並列データを並び替えるための変換回路が不要にな
る。この結果、メモリセルからのデータの書き込み動作
が高速になる。
【００２４】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。
用いて説明する。
【００２５】図１は、本発明の半導体記憶装置の第１の
実施形態を示している。この実施形態は、請求項１ない
し請求項７に対応している。なお、従来技術で説明した
回路と同一の回路については、同一の符号を付し、これ
等回路については、詳細な説明を省略する。また、以降
の説明では、“アドレス信号AD”を“AD信号”のよう
に、信号名を略して称する場合がある。信号名に“／”
が付く信号は、負論理の信号である。各図面において太
線で示した信号線は、複数本で構成されていることを示
している。また、太線が接続されたブロックの一部は、
複数の回路で構成されている。
実施形態を示している。この実施形態は、請求項１ない
し請求項７に対応している。なお、従来技術で説明した
回路と同一の回路については、同一の符号を付し、これ
等回路については、詳細な説明を省略する。また、以降
の説明では、“アドレス信号AD”を“AD信号”のよう
に、信号名を略して称する場合がある。信号名に“／”
が付く信号は、負論理の信号である。各図面において太
線で示した信号線は、複数本で構成されていることを示
している。また、太線が接続されたブロックの一部は、
複数の回路で構成されている。
【００２６】この実施形態の半導体集積回路は、シリコ
ン基板上に、CMOSプロセス技術を使用して、SDRAMとし
て形成されている。SDRAMは、入出力制御部１０、メモ
リ制御部１２、メモリコア１４を有している。入出力制
御部１０は、クロックバッファ１６、入力バッファ１８
ａ、１８ｂ、コマンドデコーダ２０、アドレスデコーダ
２２、シフトレジスタ２４、データ出力バッファ５、デ
ータ入力バッファ２６、並列直列変換器３、および直列
並列変換器２８を有している。ここで、アドレスデコー
ダ２２、シフトレジスタ２４、データ出力バッファ５、
および並列直列変換器３は、出力インタフェース部３０
として構成されている。並列直列変換回路３およびデー
タ出力バッファ５は、図７と同一の回路である。
ン基板上に、CMOSプロセス技術を使用して、SDRAMとし
て形成されている。SDRAMは、入出力制御部１０、メモ
リ制御部１２、メモリコア１４を有している。入出力制
御部１０は、クロックバッファ１６、入力バッファ１８
ａ、１８ｂ、コマンドデコーダ２０、アドレスデコーダ
２２、シフトレジスタ２４、データ出力バッファ５、デ
ータ入力バッファ２６、並列直列変換器３、および直列
並列変換器２８を有している。ここで、アドレスデコー
ダ２２、シフトレジスタ２４、データ出力バッファ５、
および並列直列変換器３は、出力インタフェース部３０
として構成されている。並列直列変換回路３およびデー
タ出力バッファ５は、図７と同一の回路である。
【００２７】図２は、本発明の要部である出力インタフ
ェース部３０の概要を示している。並列直列変換回路３
は、複数のスイッチ３ａを有している。アドレスデコー
ダ２２およびシフトレジスタ２４は、並列直列変換回路
３の制御回路として動作する。アドレスデコーダ２２
は、読み出し制御信号PTOEZのＬレベル時に活性化さ
れ、内部クロック信号/CLK1のＬレベルを受けて非活性
化される。アドレスデコーダ２２は、内部アドレス信号
IAD1、IAD0をデコードし、プリセット信号/PRA、/PRB、
/PRC、/PRDのいずれかをＬレベルにする。
ェース部３０の概要を示している。並列直列変換回路３
は、複数のスイッチ３ａを有している。アドレスデコー
ダ２２およびシフトレジスタ２４は、並列直列変換回路
３の制御回路として動作する。アドレスデコーダ２２
は、読み出し制御信号PTOEZのＬレベル時に活性化さ
れ、内部クロック信号/CLK1のＬレベルを受けて非活性
化される。アドレスデコーダ２２は、内部アドレス信号
IAD1、IAD0をデコードし、プリセット信号/PRA、/PRB、
/PRC、/PRDのいずれかをＬレベルにする。
【００２８】シフトレジスタ２４は、内部クロック信号
ICLKに同期してシフト動作する４ビットの記憶段２４ａ
を有している。最終段の情報は、初段に帰還されてい
る。シフトレジスタ２４の各記憶段２４ａは、各スイッ
チ３ａを制御する接続信号NA、NB、NC、NDを出力してい
る。また、各記憶段２４ａは、プリセット信号PRA、PR
B、PRC、PRDでプリセットされる。すなわち、シフトレ
ジスタ２４は、外部から供給されるアドレス信号に応じ
て初期化される。シフトレジスタ２４は、シフト動作毎
に、接続信号NA、NB、NC、NDを順次に活性化する。
ICLKに同期してシフト動作する４ビットの記憶段２４ａ
を有している。最終段の情報は、初段に帰還されてい
る。シフトレジスタ２４の各記憶段２４ａは、各スイッ
チ３ａを制御する接続信号NA、NB、NC、NDを出力してい
る。また、各記憶段２４ａは、プリセット信号PRA、PR
B、PRC、PRDでプリセットされる。すなわち、シフトレ
ジスタ２４は、外部から供給されるアドレス信号に応じ
て初期化される。シフトレジスタ２４は、シフト動作毎
に、接続信号NA、NB、NC、NDを順次に活性化する。
【００２９】そして、並列直列変換回路３は、CLK信号
に同期した接続信号NA、NB、NC、NDを各スイッチ３ａで
それぞれ受け、メモリセルMCから読み出される並列のデ
ータ出力信号DBO0-DBO3を直列のデータ出力信号DOUTに
変換する。また、図１に示したように、クロックバッフ
ァ１６は、外部からCLK信号を受け、内部クロック信号I
CLKを出力している。ICLK信号は、図示した以外にも主
要な回路に供給されている。入力バッファ１８ａは、IC
LK信号に同期してコマンド信号CMDを取り込み、取り込
んだ信号を、内部コマンド信号ICMDとして出力してい
る。
に同期した接続信号NA、NB、NC、NDを各スイッチ３ａで
それぞれ受け、メモリセルMCから読み出される並列のデ
ータ出力信号DBO0-DBO3を直列のデータ出力信号DOUTに
変換する。また、図１に示したように、クロックバッフ
ァ１６は、外部からCLK信号を受け、内部クロック信号I
CLKを出力している。ICLK信号は、図示した以外にも主
要な回路に供給されている。入力バッファ１８ａは、IC
LK信号に同期してコマンド信号CMDを取り込み、取り込
んだ信号を、内部コマンド信号ICMDとして出力してい
る。
【００３０】入力バッファ１８ｂは、ICLK信号に同期し
てアドレス信号ADを取り込み、取り込んだ信号を内部ア
ドレス信号IADとして出力している。コマンドデコーダ
２０は、内部コマンド信号ICMDを受けてコマンドを解読
し、チップの基本動作を制御する制御信号を出力してい
る。ここで、読み出し制御信号PTOEZは、読み出し動作
に対応するコマンド信号CMDが供給されたときに、所定
の期間活性化（Ｈレベル）される。
てアドレス信号ADを取り込み、取り込んだ信号を内部ア
ドレス信号IADとして出力している。コマンドデコーダ
２０は、内部コマンド信号ICMDを受けてコマンドを解読
し、チップの基本動作を制御する制御信号を出力してい
る。ここで、読み出し制御信号PTOEZは、読み出し動作
に対応するコマンド信号CMDが供給されたときに、所定
の期間活性化（Ｈレベル）される。
【００３１】アドレスデコーダ２２は、上述したよう
に、/CLK1信号、PTOEZ信号、IAD0、IAD1信号を受け、プ
リセット信号/PRA、/PRB、/PRC、/PRDを出力している。
シフトレジスタ２４は、ICLK信号、PTOEZ信号、および
プリセット信号/PRA、/PRB、/PRC、/PRDを受け、/CLK1
信号および接続信号NA、NB、NC、NDを出力している。
に、/CLK1信号、PTOEZ信号、IAD0、IAD1信号を受け、プ
リセット信号/PRA、/PRB、/PRC、/PRDを出力している。
シフトレジスタ２４は、ICLK信号、PTOEZ信号、および
プリセット信号/PRA、/PRB、/PRC、/PRDを受け、/CLK1
信号および接続信号NA、NB、NC、NDを出力している。
【００３２】データ出力バッファ５は、読み出し動作時
に、並列直列変換回路３から直列のデータ出力信号DOUT
を受け、受けたデータをデータ入出力端子DQに出力して
いる。データ入力バッファ２６は、書き込み動作時に、
データ入出力端子DQを介して書き込みデータを受け、受
けたデータをデータ入力信号DINとして直列並列変換回
路２８に出力している。
に、並列直列変換回路３から直列のデータ出力信号DOUT
を受け、受けたデータをデータ入出力端子DQに出力して
いる。データ入力バッファ２６は、書き込み動作時に、
データ入出力端子DQを介して書き込みデータを受け、受
けたデータをデータ入力信号DINとして直列並列変換回
路２８に出力している。
【００３３】並列直列変換回路３は、メモリ制御部１２
から伝達される並列のデータ出力信号DBOを、直列のDOU
T信号として出力している。直列並列変換器２８は、デ
ータ入力バッファ２６から伝達される直列のデータ入力
信号DINを並列データに変換し、データ入力信号DBIとし
て出力している。
から伝達される並列のデータ出力信号DBOを、直列のDOU
T信号として出力している。直列並列変換器２８は、デ
ータ入力バッファ２６から伝達される直列のデータ入力
信号DINを並列データに変換し、データ入力信号DBIとし
て出力している。
【００３４】なお、この実施形態では、１６個のデータ
入出力端子DQを有している。このため、データ出力バッ
ファ５、データ入力バッファ２６、並列直列変換回路
３、直列並列変換回路２８は、各端子DQ毎にそれぞれ形
成されている。メモリ制御部１２は、入出力制御回路３
２を有している。メモリ制御部１２は、その他にタイミ
ング信号生成器３４、アドレスデコーダ３６等の制御回
路を有している。
入出力端子DQを有している。このため、データ出力バッ
ファ５、データ入力バッファ２６、並列直列変換回路
３、直列並列変換回路２８は、各端子DQ毎にそれぞれ形
成されている。メモリ制御部１２は、入出力制御回路３
２を有している。メモリ制御部１２は、その他にタイミ
ング信号生成器３４、アドレスデコーダ３６等の制御回
路を有している。
【００３５】メモリコア１４は、複数のメモリセルMCが
縦横に配置されたメモリセルアレイ３８を有している。
各メモリセルMCは、ワード線WLおよびビット線BL（/B
L）に接続されている。メモリコア１４は、その他にセ
ンスアンプ４０、ビット線用のプリチャージ回路４２等
の制御回路を有している。図３は、アドレスデコーダ２
２およびシフトレジスタ２４の詳細を示している。
縦横に配置されたメモリセルアレイ３８を有している。
各メモリセルMCは、ワード線WLおよびビット線BL（/B
L）に接続されている。メモリコア１４は、その他にセ
ンスアンプ４０、ビット線用のプリチャージ回路４２等
の制御回路を有している。図３は、アドレスデコーダ２
２およびシフトレジスタ２４の詳細を示している。
【００３６】アドレスデコーダ２２は、デコード回路２
２ａと、このデコード回路２２ａを制御する制御回路２
２ｂとで構成されている。デコード回路２２ａは、４つ
のNANDゲートおよび２つのインバータで構成されてい
る。デコード回路２２ａは、制御回路２２ｂの出力OUT1
がＨレベルのとき活性化され、IAD1、IAD0信号が“０
０”のときプリセット信号/PRAのみをＬレベルに変化す
る。同様に、IAD1、IAD信号0が“０１”、“１０”、
“１１”のとき、プリセット信号/PRB、/PRC、/PRDのみ
が、それぞれＬレベルに変化される。
２ａと、このデコード回路２２ａを制御する制御回路２
２ｂとで構成されている。デコード回路２２ａは、４つ
のNANDゲートおよび２つのインバータで構成されてい
る。デコード回路２２ａは、制御回路２２ｂの出力OUT1
がＨレベルのとき活性化され、IAD1、IAD0信号が“０
０”のときプリセット信号/PRAのみをＬレベルに変化す
る。同様に、IAD1、IAD信号0が“０１”、“１０”、
“１１”のとき、プリセット信号/PRB、/PRC、/PRDのみ
が、それぞれＬレベルに変化される。
【００３７】制御回路２２ｂは、RSフリップフロップ
と、このフリップフロップの出力を受けるバッファとで
構成されている。制御回路は２２ｂの出力OUT1は、PTOE
Z信号のＬレベル時にＨレベルになり、その後、/ICLK信
号のＬレベルを受けてＬレベルになる。シフトレジスタ
２４は、上述した４つの記憶段２４ａと、PTOEZ信号の
Ｈレベル時に、ICLK信号から/CLK1信号、CLK1信号を生
成するNANDゲートおよびインバータとで構成されてい
る。
と、このフリップフロップの出力を受けるバッファとで
構成されている。制御回路は２２ｂの出力OUT1は、PTOE
Z信号のＬレベル時にＨレベルになり、その後、/ICLK信
号のＬレベルを受けてＬレベルになる。シフトレジスタ
２４は、上述した４つの記憶段２４ａと、PTOEZ信号の
Ｈレベル時に、ICLK信号から/CLK1信号、CLK1信号を生
成するNANDゲートおよびインバータとで構成されてい
る。
【００３８】各記憶段２４ａは、内部クロック端子CLK
1、/CLK1、読み出し制御端子OE、入力端子RIN、プリセ
ット端子/PR、出力端子ROUT、データ出力端子DNを有し
ている。各入力端子は、それぞれCLK1信号、/CLK1信
号、PTOEZ信号、前段の出力信号、プリセット信号/PRB
（または/PRC、/PRD、/PRA）を受け、各出力端子は、後
段への出力信号および接続信号NA（またはNB、NC、ND）
を出力している。換言すれば、/PRA信号は最終段に、/P
RB信号は初段に、/PRC信号は第２段に、/PRD信号は第３
段に供給されている。
1、/CLK1、読み出し制御端子OE、入力端子RIN、プリセ
ット端子/PR、出力端子ROUT、データ出力端子DNを有し
ている。各入力端子は、それぞれCLK1信号、/CLK1信
号、PTOEZ信号、前段の出力信号、プリセット信号/PRB
（または/PRC、/PRD、/PRA）を受け、各出力端子は、後
段への出力信号および接続信号NA（またはNB、NC、ND）
を出力している。換言すれば、/PRA信号は最終段に、/P
RB信号は初段に、/PRC信号は第２段に、/PRD信号は第３
段に供給されている。
【００３９】図４は、記憶段２４ａの詳細を示してい
る。記憶段２４ａは、入力端子RINおよびプリセット端
子/PRを受けるNANDゲート２４ｂと、NANDゲート２４ｂ
の出力を帰還するクロックドインバータ２４ｃと、クロ
ックドインバータ２４ｃの出力をデータ出力端子DNに伝
達するインバータ２４ｄと、インバータ２４ｄの入力ノ
ードにドレインを接続したpMOSトランジスタ２４ｅと、
NANDゲート２４ｂの出力信号を出力端子ROUTに伝達する
CMOS伝達ゲート２４ｆ、ラッチ２４ｇ、CMOS伝達ゲート
２４ｈとで構成されている。
る。記憶段２４ａは、入力端子RINおよびプリセット端
子/PRを受けるNANDゲート２４ｂと、NANDゲート２４ｂ
の出力を帰還するクロックドインバータ２４ｃと、クロ
ックドインバータ２４ｃの出力をデータ出力端子DNに伝
達するインバータ２４ｄと、インバータ２４ｄの入力ノ
ードにドレインを接続したpMOSトランジスタ２４ｅと、
NANDゲート２４ｂの出力信号を出力端子ROUTに伝達する
CMOS伝達ゲート２４ｆ、ラッチ２４ｇ、CMOS伝達ゲート
２４ｈとで構成されている。
【００４０】クロックドインバータ２４ｃは、CLK1信号
がＬレベル、/CLK1信号がＨレベル、PTOEZ信号がＨレベ
ルのとき活性化される。pMOSトランジスタ２４ｅは、ゲ
ートにPTOEZ信号を受け、ソースに電源電圧VIIを受けて
いる。CMOS伝達ゲート２４ｆ、２４ｈは、それぞれCLK1
信号がＬレベル、Ｈレベルのときオンする。ラッチ２４
ｇは、２つのインバータの入力と出力とを互いに接続し
て形成されている。
がＬレベル、/CLK1信号がＨレベル、PTOEZ信号がＨレベ
ルのとき活性化される。pMOSトランジスタ２４ｅは、ゲ
ートにPTOEZ信号を受け、ソースに電源電圧VIIを受けて
いる。CMOS伝達ゲート２４ｆ、２４ｈは、それぞれCLK1
信号がＬレベル、Ｈレベルのときオンする。ラッチ２４
ｇは、２つのインバータの入力と出力とを互いに接続し
て形成されている。
【００４１】図５は、上述したSDRAMの読み出し動作の
例を示している。まず、SDRAMは、サイクル１のCLK信号
の立ち上がりエッジに同期して読み出しコマンドREADお
よびアドレス信号を取り込み、読み出し動作を開始す
る。この例では、読み出しコマンドREADとともに供給さ
れるAD0、AD信号1は、２進数の“０１”にされている
（図５(a)）。
例を示している。まず、SDRAMは、サイクル１のCLK信号
の立ち上がりエッジに同期して読み出しコマンドREADお
よびアドレス信号を取り込み、読み出し動作を開始す
る。この例では、読み出しコマンドREADとともに供給さ
れるAD0、AD信号1は、２進数の“０１”にされている
（図５(a)）。
【００４２】図３に示したアドレスデコーダ２２は、PT
OEZ信号のＬレベルを受けてデコード回路２２ａを活性
化する。そして、デコード結果を/PRA信号、/PRB信号、
/PRC信号、/PRD信号として出力する（図５(b)）。この
例では、/PRB信号のみがＬレベルになる。/PRA信号、/P
RB信号、/PRC信号、/PRD信号は、シフトレジスタ２４の
各記憶段２４ａのプリセット端子/PRにそれぞれ供給さ
れる。
OEZ信号のＬレベルを受けてデコード回路２２ａを活性
化する。そして、デコード結果を/PRA信号、/PRB信号、
/PRC信号、/PRD信号として出力する（図５(b)）。この
例では、/PRB信号のみがＬレベルになる。/PRA信号、/P
RB信号、/PRC信号、/PRD信号は、シフトレジスタ２４の
各記憶段２４ａのプリセット端子/PRにそれぞれ供給さ
れる。
【００４３】各記憶段２４ａ（図４）のCMOS伝達ゲート
２４ｆは、CLK1信号、/CLK1信号のＬレベル、Ｈレベル
を受けてオンし、ラッチ２４ｇに/PRB信号、/PRC信号、
/PRD信号、/PRA信号をそれぞれ保持する。この例では、
シフトレジスタ２４の各記憶段２４ａのうち、初段のラ
ッチ２４ｇの出力のみＬレベルを出力する。また、各記
憶段２４ａは、CMOS伝達ゲート２４ｈをオフしている。
各記憶段２４ａは、PTOEZ信号のＬレベルを受けてpMOS
トランジスタ２４ｅをオンし、ＬレベルのNA、NB、NC、
ND信号を出力している（図５(c)）。記憶段２４ａのク
ロックドインバータ２４ｃは、CLK1信号のＬレベルおよ
び/CLK1信号のＨレベルを受けて非活性化されている。
２４ｆは、CLK1信号、/CLK1信号のＬレベル、Ｈレベル
を受けてオンし、ラッチ２４ｇに/PRB信号、/PRC信号、
/PRD信号、/PRA信号をそれぞれ保持する。この例では、
シフトレジスタ２４の各記憶段２４ａのうち、初段のラ
ッチ２４ｇの出力のみＬレベルを出力する。また、各記
憶段２４ａは、CMOS伝達ゲート２４ｈをオフしている。
各記憶段２４ａは、PTOEZ信号のＬレベルを受けてpMOS
トランジスタ２４ｅをオンし、ＬレベルのNA、NB、NC、
ND信号を出力している（図５(c)）。記憶段２４ａのク
ロックドインバータ２４ｃは、CLK1信号のＬレベルおよ
び/CLK1信号のＨレベルを受けて非活性化されている。
【００４４】次に、図１に示したコマンドデコーダ２０
は、CMD信号を解読し、PTOEZ信号を活性化（Ｈレベル）
する（図５(d)）。シフトレジスタ２４の各記憶段２４
ａは、PTOEZ信号のＨレベルを受け、pMOSトランジスタ
２４ｅをオフする。図３に示したシフトレジスタ２４
は、PTOEZ信号の活性化を受け、/CLK1信号、CLK1信号の
生成を開始する（図５(e)）。
は、CMD信号を解読し、PTOEZ信号を活性化（Ｈレベル）
する（図５(d)）。シフトレジスタ２４の各記憶段２４
ａは、PTOEZ信号のＨレベルを受け、pMOSトランジスタ
２４ｅをオフする。図３に示したシフトレジスタ２４
は、PTOEZ信号の活性化を受け、/CLK1信号、CLK1信号の
生成を開始する（図５(e)）。
【００４５】CMOS伝達ゲート２４ｆは、CLK1信号、/CLK
1信号のＨレベル、Ｌレベルを受けオフする。同時に、C
MOS伝達ゲート２４ｆはオンする。そして、シフトレジ
スタの各記憶段２４ａは、前段のラッチ２４ｇに保持さ
れているデータを受けて、その反転データをNA、NB、N
C、ND信号として出力する。この結果、サイクル３で
は、NB信号のみがＨレベルに変化する（図５(f)）。
1信号のＨレベル、Ｌレベルを受けオフする。同時に、C
MOS伝達ゲート２４ｆはオンする。そして、シフトレジ
スタの各記憶段２４ａは、前段のラッチ２４ｇに保持さ
れているデータを受けて、その反転データをNA、NB、N
C、ND信号として出力する。この結果、サイクル３で
は、NB信号のみがＨレベルに変化する（図５(f)）。
【００４６】そして、図２に示した並列直列変換回路３
のNB信号に対応するスイッチ３ａがオンし、メモリセル
から読み出されたDBO1信号は、DOUT信号として出力され
る（図５(g)）。DBO1信号は１つのスイッチ３ａのみを
介して伝達されるため、その伝達速度は従来に比べ向上
する。また、DBO1信号の伝達経路に形成される制御回路
は、少ないため、タイミング設計が容易になり、タイミ
ングマージンが向上する。
のNB信号に対応するスイッチ３ａがオンし、メモリセル
から読み出されたDBO1信号は、DOUT信号として出力され
る（図５(g)）。DBO1信号は１つのスイッチ３ａのみを
介して伝達されるため、その伝達速度は従来に比べ向上
する。また、DBO1信号の伝達経路に形成される制御回路
は、少ないため、タイミング設計が容易になり、タイミ
ングマージンが向上する。
【００４７】アドレスデコーダ２２は、/CLK1信号の立
ち下がりエッジを受け、デコード回路２２ａを非活性化
し、/PRA信号、/PRB信号、/PRC信号、/PRD信号を全てＨ
レベルに変化する（図５(h)）。この後、サイクル３に
おいて、CLK1信号が立ち下がり、/CLK1信号が立ち上が
る。図４に示した記憶段２４ａは、CMOS伝達ゲート２４
ｆをオンし、CMOS伝達ゲート２４ｈをオフする。同時
に、クロックドインバータ２４ｃがオンし、インバータ
２４ｄを介してNA信号（または、NB、NC、ND信号）を出
力する。
ち下がりエッジを受け、デコード回路２２ａを非活性化
し、/PRA信号、/PRB信号、/PRC信号、/PRD信号を全てＨ
レベルに変化する（図５(h)）。この後、サイクル３に
おいて、CLK1信号が立ち下がり、/CLK1信号が立ち上が
る。図４に示した記憶段２４ａは、CMOS伝達ゲート２４
ｆをオンし、CMOS伝達ゲート２４ｈをオフする。同時
に、クロックドインバータ２４ｃがオンし、インバータ
２４ｄを介してNA信号（または、NB、NC、ND信号）を出
力する。
【００４８】次に、サイクル４において、CLK1信号が立
ち上がり、/CLK1信号が立ち下がる。シフトレジスタ２
４の各記憶段２４ａは、前段からのデータを反転し、NA
信号、NB信号、NC信号、ND信号として出力する。（図５
(i)）このとき、クロックドインバータ２４ｃはオフし
ている。そして、サイクル３と同様にして、DBO2信号
は、DOUT信号として出力される（図５(j)）。この後、
サイクル５およびサイクル６において、上述と同様にシ
フトレジスタ２４が動作し、DOUT信号が出力される（図
５(k)）。
ち上がり、/CLK1信号が立ち下がる。シフトレジスタ２
４の各記憶段２４ａは、前段からのデータを反転し、NA
信号、NB信号、NC信号、ND信号として出力する。（図５
(i)）このとき、クロックドインバータ２４ｃはオフし
ている。そして、サイクル３と同様にして、DBO2信号
は、DOUT信号として出力される（図５(j)）。この後、
サイクル５およびサイクル６において、上述と同様にシ
フトレジスタ２４が動作し、DOUT信号が出力される（図
５(k)）。
【００４９】SDRAMは、連続する４ビットのデータを読
み出した後、PTOEZ信号を非活性化（Ｌレベル）する
（図５(l)）。シフトレジスタ２４は、PTOEZ信号の非活
性化を受け、/CLK1信号、CLK1信号の生成を停止する
（図５(m)）。アドレスデコーダ２２はPTOEZ信号のＬレ
ベルを受けてデコード回路２２ａを活性化し、次の読み
出しコマンドのAD0信号、AD1信号が供給されるのを待つ
（図５(n)）。
み出した後、PTOEZ信号を非活性化（Ｌレベル）する
（図５(l)）。シフトレジスタ２４は、PTOEZ信号の非活
性化を受け、/CLK1信号、CLK1信号の生成を停止する
（図５(m)）。アドレスデコーダ２２はPTOEZ信号のＬレ
ベルを受けてデコード回路２２ａを活性化し、次の読み
出しコマンドのAD0信号、AD1信号が供給されるのを待つ
（図５(n)）。
【００５０】以上、本発明の半導体記憶装置では、シフ
トレジスタ２４のシフト動作により、並列直列変換器３
の各スイッチ３ａの接続を制御した。このため、並列の
データ出力信号DBO0-DBO3の伝送経路上に形成される遅
延要素を最小限にして、この並列データを所定の並び順
の直列データに変換できる。この結果、メモリセルMCか
らのデータの読み出し動作が高速になる。
トレジスタ２４のシフト動作により、並列直列変換器３
の各スイッチ３ａの接続を制御した。このため、並列の
データ出力信号DBO0-DBO3の伝送経路上に形成される遅
延要素を最小限にして、この並列データを所定の並び順
の直列データに変換できる。この結果、メモリセルMCか
らのデータの読み出し動作が高速になる。
【００５１】並列直列変換器３が変換した直列のDOUT信
号を、データ出力バッファ５を介して外部に出力した。
このため、SDRAMのバースト出力モード時に、読み出し
データの伝達をさらに高速にできる。並列直列変換器３
の各記憶段３ａを、外部から供給されるCLK信号に同期
して動作させた。このため、クロック同期式のSDRAMの
読み出し動作を高速にできる。
号を、データ出力バッファ５を介して外部に出力した。
このため、SDRAMのバースト出力モード時に、読み出し
データの伝達をさらに高速にできる。並列直列変換器３
の各記憶段３ａを、外部から供給されるCLK信号に同期
して動作させた。このため、クロック同期式のSDRAMの
読み出し動作を高速にできる。
【００５２】外部から供給されるAD1、AD0信号に応じ
て、シフトレジスタ２４の初期値を設定した。このた
め、直列データの並び順を読み出し動作毎にリアルタイ
ムで設定することができる。また、直列データの並び順
をAD1、AD0信号に応じて設定した。このため、４ビット
の並列データを所定の並び順の直列データに変換でき
る。すなわち、SDRAMのバースト出力モード時に、アク
セス時間を遅らせることなく出力データを所定の並び順
に変換できる。
て、シフトレジスタ２４の初期値を設定した。このた
め、直列データの並び順を読み出し動作毎にリアルタイ
ムで設定することができる。また、直列データの並び順
をAD1、AD0信号に応じて設定した。このため、４ビット
の並列データを所定の並び順の直列データに変換でき
る。すなわち、SDRAMのバースト出力モード時に、アク
セス時間を遅らせることなく出力データを所定の並び順
に変換できる。
【００５３】各記憶段２４ａの出力をスイッチ３ａに接
続したシフトレジスタ２４と、このシフトレジスタ２４
をプリセット（初期値を設定）するアドレスデコーダ２
２とを形成した。このため、簡単な回路で直列データの
並び順を制御できる。また、回路が簡単なため、タイミ
ング設計、レイアウト設計が容易になる。図６は、本発
明の半導体記憶装置の第２の実施形態における出力イン
タフェース部を示している。この実施形態は、請求項８
に対応している。なお、第１の実施形態で説明した回路
と同一の回路については、同一の符号を付し、これ等回
路については、詳細な説明を省略する。
続したシフトレジスタ２４と、このシフトレジスタ２４
をプリセット（初期値を設定）するアドレスデコーダ２
２とを形成した。このため、簡単な回路で直列データの
並び順を制御できる。また、回路が簡単なため、タイミ
ング設計、レイアウト設計が容易になる。図６は、本発
明の半導体記憶装置の第２の実施形態における出力イン
タフェース部を示している。この実施形態は、請求項８
に対応している。なお、第１の実施形態で説明した回路
と同一の回路については、同一の符号を付し、これ等回
路については、詳細な説明を省略する。
【００５４】この実施形態の出力インタフェース部は、
シフトレジスタ４４が第１の実施形態のシフトレジスタ
２４と相違している。その他の構成は、第１の実施形態
と同一である。シフトレジスタ４４は、反転信号REVに
より、シフト方向を変える機能を有している。このシフ
トレジスタ４４により、一般に、インタリーブモードと
称する仕様に合わせて、バースト読み出し時に読み出し
データの出力順序を変えることが可能になる。なお、反
転信号REVのレベルは、図示しないモードレジスタ等で
設定される。
シフトレジスタ４４が第１の実施形態のシフトレジスタ
２４と相違している。その他の構成は、第１の実施形態
と同一である。シフトレジスタ４４は、反転信号REVに
より、シフト方向を変える機能を有している。このシフ
トレジスタ４４により、一般に、インタリーブモードと
称する仕様に合わせて、バースト読み出し時に読み出し
データの出力順序を変えることが可能になる。なお、反
転信号REVのレベルは、図示しないモードレジスタ等で
設定される。
【００５５】この実施形態のSDRAMでは、REV信号がＬレ
ベルのとき、第１の実施形態と同一に動作する。REV信
号がＨレベルのとき、シフトレジスタ４４は、図の右か
ら左側にシフト動作する。この結果、読み出し動作にお
いて、A1、A0信号に例えば“０１”が供給された場合、
入出力端子DQには、データ出力信号DBO1、DBO0、DBO3、
DBO2の順で読み出しデータが出力される。すなわち、シ
フトレジスタ４４のシフト方向を反転するだけで、イン
タリーブモードに対応可能なる。
ベルのとき、第１の実施形態と同一に動作する。REV信
号がＨレベルのとき、シフトレジスタ４４は、図の右か
ら左側にシフト動作する。この結果、読み出し動作にお
いて、A1、A0信号に例えば“０１”が供給された場合、
入出力端子DQには、データ出力信号DBO1、DBO0、DBO3、
DBO2の順で読み出しデータが出力される。すなわち、シ
フトレジスタ４４のシフト方向を反転するだけで、イン
タリーブモードに対応可能なる。
【００５６】この実施形態においても、上述した第１の
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、インタリーブモードに対応して読み出
しデータを出力することができる。従来、インタリーブ
モードでは、図１に示した入出力制御回路３２を複雑な
スイッチ制御をしてデータを変換していた。本実施形態
では、シフトレジスタ４４のシフト方向を反転するだけ
で、容易にインタリーブモードに対応できる。
実施形態と同様の効果を得ることができる。さらに、こ
の実施形態では、インタリーブモードに対応して読み出
しデータを出力することができる。従来、インタリーブ
モードでは、図１に示した入出力制御回路３２を複雑な
スイッチ制御をしてデータを変換していた。本実施形態
では、シフトレジスタ４４のシフト方向を反転するだけ
で、容易にインタリーブモードに対応できる。
【００５７】なお、上述した第１の実施形態では、本発
明をメモリセルMCからの読み出しデータを外部に出力す
るための出力インタフェース部３０に適用した例を示し
た。これに限定されず、本発明を入力インタフェース部
に適用してもよい。具体的には、アドレスデコーダおよ
びシフトレジスタにより直列並列変換器３２の変換順序
を変えることで、容易に直列の書き込みデータを所定の
並列データに変換することができる。すなわち、バース
ト書き込み動作を高速に実行できる（請求項９に対応す
る）。
明をメモリセルMCからの読み出しデータを外部に出力す
るための出力インタフェース部３０に適用した例を示し
た。これに限定されず、本発明を入力インタフェース部
に適用してもよい。具体的には、アドレスデコーダおよ
びシフトレジスタにより直列並列変換器３２の変換順序
を変えることで、容易に直列の書き込みデータを所定の
並列データに変換することができる。すなわち、バース
ト書き込み動作を高速に実行できる（請求項９に対応す
る）。
【００５８】また、上述した第１の実施形態では、本発
明をSDRAMに適用した例について述べた。これに限定さ
れず、本発明をDRAM、SRAM等の半導体メモリに適用して
もよい。あるいは、DRAMのメモリコアを内蔵したシステ
ムLSIに適用してもよい。本発明が適用される半導体製
造プロセスは、CMOSプロセスに限定されず、Bi-CMOSプ
ロセスでもよい。
明をSDRAMに適用した例について述べた。これに限定さ
れず、本発明をDRAM、SRAM等の半導体メモリに適用して
もよい。あるいは、DRAMのメモリコアを内蔵したシステ
ムLSIに適用してもよい。本発明が適用される半導体製
造プロセスは、CMOSプロセスに限定されず、Bi-CMOSプ
ロセスでもよい。
【００５９】以上、本発明について詳細に説明してきた
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
が、上記の実施形態およびその変形例は発明の一例に過
ぎず、本発明はこれに限定されるものではない。本発明
を逸脱しない範囲で変形可能であることは明らかであ
る。
【００６０】
【発明の効果】請求項１の半導体集積回路では、並列デ
ータの伝送経路上に形成される遅延要素を最小限にでき
る。この結果、メモリセルからのデータを高速に伝達で
き、読み出し時のアクセス時間を向上することができ
る。
ータの伝送経路上に形成される遅延要素を最小限にでき
る。この結果、メモリセルからのデータを高速に伝達で
き、読み出し時のアクセス時間を向上することができ
る。
【００６１】請求項２の半導体集積回路では、バースト
出力機能を有する半導体集積回路において、読み出し動
作をさらに高速にできる。請求項３の半導体集積回路で
は、メモリセルを有するクロック同期式の半導体集積回
路において、読み出し動作を高速にできる。請求項４の
半導体集積回路では、直列データの並び順を、読み出し
動作毎にリアルタイムで変更することができる。
出力機能を有する半導体集積回路において、読み出し動
作をさらに高速にできる。請求項３の半導体集積回路で
は、メモリセルを有するクロック同期式の半導体集積回
路において、読み出し動作を高速にできる。請求項４の
半導体集積回路では、直列データの並び順を、読み出し
動作毎にリアルタイムで変更することができる。
【００６２】請求項５の半導体集積回路では、バースト
出力機能を有する半導体集積回路において、アクセス時
間を遅らせることなく出力データを所定の並び順に変換
できる。請求項６の半導体集積回路では、簡単な回路で
直列データの並び順を制御できる。また、回路が簡単な
ため、タイミング設計、レイアウト設計が容易になる。
出力機能を有する半導体集積回路において、アクセス時
間を遅らせることなく出力データを所定の並び順に変換
できる。請求項６の半導体集積回路では、簡単な回路で
直列データの並び順を制御できる。また、回路が簡単な
ため、タイミング設計、レイアウト設計が容易になる。
【００６３】請求項７の半導体集積回路では、バースト
出力機能を有する半導体集積回路において、アクセス時
間を遅らせることなく出力データを所定の並び順に変換
できる。請求項８の半導体集積回路では、同じシフトレ
ジスタを使用して、異なる並び順の直列データを容易に
生成することができる。
出力機能を有する半導体集積回路において、アクセス時
間を遅らせることなく出力データを所定の並び順に変換
できる。請求項８の半導体集積回路では、同じシフトレ
ジスタを使用して、異なる並び順の直列データを容易に
生成することができる。
【００６４】請求項９の半導体集積回路では、並列デー
タの伝送経路上に形成される遅延要素を最小限にでき
る。この結果、メモリセルからのデータの書き込み動作
が高速になる。
タの伝送経路上に形成される遅延要素を最小限にでき
る。この結果、メモリセルからのデータの書き込み動作
が高速になる。
【図１】本発明の半導体集積回路の第１の実施形態を示
すブロック図である。
すブロック図である。
【図２】図１の出力インタフェース部の概要を示すブロ
ック図である。
ック図である。
【図３】図１のアドレスデコーダおよびシフトレジスタ
の詳細を示す回路図である。
の詳細を示す回路図である。
【図４】図３の記憶段の詳細を示す回路図である。
【図５】第１の実施形態の読み出し動作を示すタイミン
グ図である。
グ図である。
【図６】本発明の半導体集積回路の第２の実施形態の出
力インタフェース部を示すブロック図である。
力インタフェース部を示すブロック図である。
【図７】従来の出力インタフェース部の概要を示すブロ
ック図である。
ック図である。
【図８】従来の読み出し動作を示すタイミング図であ
る。
る。
３ 並列直列変換器 ５ データ出力バッファ １０ 入出力制御部 １２ メモリ制御部 １４ メモリコア １６ クロックバッファ １８ａ、１８ｂ 入力バッファ部 ２０ コマンドデコーダ ２２ アドレスデコーダ ２２ａ デコード回路 ２２ｂ 制御回路 ２４ シフトレジスタ ２４ａ 記憶段 ２６ データ入力バッファ ２８ 直列並列変換器 ３０ 出力インタフェース部 ３２ 入出力制御回路 ３４ タイミング信号生成器 ３６ アドレスデコーダ ３８ メモリセルアレイ ４０ センスアンプ ４２ プリチャージ回路 ４４ シフトレジスタ AD アドレス信号 BL、/BL ビット線 CLK クロック信号 CLK1、/CLK1 内部クロック信号 CMD コマンド信号 DBI データ入力信号 DBO データ出力信号 DIN データ入力信号 DOUT データ出力信号 DQ データ入出力端子 IAD 内部アドレス信号 ICLK 内部クロック信号 ICMD 内部コマンド信号 MC メモリセル NA、NB、NC、ND 接続信号 PRA、PRB、PRC、PRD プリセット信号 PTOEZ 読み出し制御信号 WL ワード線
Claims (9)
- 【請求項１】 メモリセルから読み出される並列データ
を複数のスイッチでそれぞれ受け、該スイッチを順次に
接続して該並列データを直列データに変換する並列直列
変換器と、 制御信号を受け、該制御信号に応じて前記スイッチの接
続順序を制御するスイッチ制御回路とを備えたことを特
徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記並列直列変換器が出力する前記直列データを外部に
出力する出力回路を備えたことを特徴とする半導体集積
回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 前記各スイッチは、外部から供給されるクロック信号に
同期して動作することを特徴とする半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、 前記制御信号は、前記メモリセルの読み出し動作に対応
して外部から供給されることを特徴とする半導体集積回
路。 - 【請求項５】 請求項４記載の半導体集積回路におい
て、 前記制御信号は、所定の前記メモリセルを選択するアド
レス信号であることを特徴とする半導体集積回路。 - 【請求項６】 請求項１記載の半導体集積回路におい
て、 前記スイッチ制御回路は、複数の記憶段を有するシフト
レジスタを備え、前記各記憶段の出力は、前記各スイッ
チにそれぞれ接続され、 前記シフトレジスタの初期値は、前記制御信号に応じて
設定されることを特徴とする半導体集積回路。 - 【請求項７】 請求項６記載の半導体集積回路におい
て、 前記制御信号は、所定の前記メモリセルを選択するため
に外部から供給されるアドレス信号であることを特徴と
する半導体集積回路。 - 【請求項８】 請求項６記載の半導体集積回路におい
て、 前記シフトレジスタは、反転信号を受けてシフト方向を
反転することを特徴とする半導体集積回路。 - 【請求項９】 メモリセルに書き込むデータを直列デー
タとして複数のスイッチで受け、該スイッチを所定の順
序で接続して該直列データを並列データに変換する直列
並列変換器と、 制御信号を受け、該制御信号に応じて前記スイッチの接
続順序を制御するスイッチ制御回路とを備えたことを特
徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35054199A JP4071910B2 (ja) | 1999-12-09 | 1999-12-09 | 半導体集積回路 |
| TW089116100A TW456031B (en) | 1999-12-09 | 2000-08-10 | Semiconductor integrated circuit |
| US09/635,868 US6343041B1 (en) | 1999-12-09 | 2000-08-10 | Semiconductor integrated circuit |
| US10/028,428 US6438054B1 (en) | 1999-12-09 | 2001-12-28 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35054199A JP4071910B2 (ja) | 1999-12-09 | 1999-12-09 | 半導体集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001167575A true JP2001167575A (ja) | 2001-06-22 |
| JP2001167575A5 JP2001167575A5 (ja) | 2004-12-02 |
| JP4071910B2 JP4071910B2 (ja) | 2008-04-02 |
Family
ID=18411196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35054199A Expired - Lifetime JP4071910B2 (ja) | 1999-12-09 | 1999-12-09 | 半導体集積回路 |
Country Status (3)
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|---|---|
| US (2) | US6343041B1 (ja) |
| JP (1) | JP4071910B2 (ja) |
| TW (1) | TW456031B (ja) |
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| JP2010141901A (ja) * | 2001-08-29 | 2010-06-24 | Altera Corp | プログラム可能高速入出力インターフェース |
| US20130252072A1 (en) * | 2010-12-02 | 2013-09-26 | Lg Chem, Ltd. | Novel device for notching and secondary battery manufactured using the same |
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| JP3848038B2 (ja) * | 2000-01-12 | 2006-11-22 | 株式会社日立製作所 | 半導体集積回路 |
| JP4612139B2 (ja) * | 2000-02-08 | 2011-01-12 | 富士通セミコンダクター株式会社 | 入力回路及びその入力回路を利用する半導体装置 |
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| JP3717912B2 (ja) * | 2003-11-06 | 2005-11-16 | 沖電気工業株式会社 | インタリーブ装置 |
| DE102004014973B3 (de) * | 2004-03-26 | 2005-11-03 | Infineon Technologies Ag | Parallel-Seriell-Umsetzer |
| JP2005326203A (ja) * | 2004-05-13 | 2005-11-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路の実速度検査方法 |
| JP2006277872A (ja) * | 2005-03-30 | 2006-10-12 | Elpida Memory Inc | 半導体記憶装置及びそのテスト方法 |
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| US20080288684A1 (en) * | 2006-01-03 | 2008-11-20 | Ellison Brandon J | Design structure for an address translation device |
| JP5410075B2 (ja) * | 2008-11-11 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置および遅延路の制御方法 |
| JP2011108300A (ja) * | 2009-11-13 | 2011-06-02 | Elpida Memory Inc | 半導体装置及びその制御方法並びに半導体装置を備えたデータ処理システム |
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-
1999
- 1999-12-09 JP JP35054199A patent/JP4071910B2/ja not_active Expired - Lifetime
-
2000
- 2000-08-10 US US09/635,868 patent/US6343041B1/en not_active Expired - Lifetime
- 2000-08-10 TW TW089116100A patent/TW456031B/zh not_active IP Right Cessation
-
2001
- 2001-12-28 US US10/028,428 patent/US6438054B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
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| JP4071910B2 (ja) | 2008-04-02 |
| TW456031B (en) | 2001-09-21 |
| US6438054B1 (en) | 2002-08-20 |
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