KR100408466B1

KR100408466B1 - 개량된 데이터 기입 동작을 갖는 고속 사이클 ｒａｍ

Info

Publication number: KR100408466B1
Application number: KR10-2000-0075450A
Authority: KR
Inventors: 오시마시게오; 오따께히로유끼; 아베가쯔미
Original assignee: 가부시끼가이샤 도시바
Priority date: 1999-12-13
Filing date: 2000-12-12
Publication date: 2003-12-06
Also published as: US6636445B2; JP2001176267A; US20030123297A1; US6990040B2; US20010005012A1; US6795370B2; KR20010070296A; JP4083944B2; US20050024932A1

Abstract

기입 데이터를 래치하기 위한 입력 데이터 레지스터를 메모리 코어부의 메모리 셀 어레이에 근접한 위치에 설치하고 있다. 상기 입력 데이터 레지스터는 메모리셀로의 기입 데이터 패스(path)에서의 상류측에 위치하고 있다. 레이트 라이트 동작에 있어서, 최하류에 위치하는 데이터 핀에 입력된 기입 데이터는 데이터 입력 버퍼, 직렬/병렬 변환 회로 및 기입 데이터선을 경유하여 입력 데이터 레지스터에 래치된다. 입력 데이터 레지스터에 래치되어 있는 데이터는 다음 라이트 사이클에서, DQ 라이트 드라이버, 데이터선쌍, I/O 게이트 및 비트선쌍을 경유하여 메모리셀에 기입된다.

Description

개량된 데이터 기입 동작을 갖는 고속 사이클 ＲＡＭ{FAST CYCLE RAM HAVING IMPROVED DATA WRITING OPERATION}

본 발명은 반도체 기억 장치에 관한 것으로, 더 자세하게는 메모리셀 어레이로부터의 랜덤한 데이터의 기입 및 판독을 고속으로 행하는 기능을 포함하는 고속 사이클(Fast Cycle) 싱크로너스 DRAM(SDR-FCRAM) 또한 그 2배의 데이터 전송레이트를 실현하는 더블 데이터 레이트 싱크로너스 DRAM(DDR-FCRAM)의 데이터 기입 방식에 관한 것이다.

DRAM의 데이터 액세스를 SRAM 만큼 고속화하고, 높은 클럭 주파수(tCK)에 의한 높은 데이터 대역폭(단위 시간당 데이터 바이트수)를 얻기 위하여, 싱크로너스 DRAM(SDRAM)이 발안(發案)되며, 이미 4M비트나 16M비트의 DRAM 세대보다 실용화되어 있다. 현재의 64M비트 세대에서는 모든 DRAM 사용량의 대부분을 SDRAM이 차지하고 있다.

최근에는 이 SDRAM을 더욱 고속화하기 위하여, 클럭 신호의 상승 엣지와 하강 엣지의 양쪽에 동기시킴으로써, 종래의 2배의 데이터 전송 레이트로 동작하는 더블 데이터 레이트 SDRAM이 제안되어 제품화가 진행되고 있다.

그런데, SDRAM에 있어서는 데이터 전송 레이트를 고속화하기 위하여 데이터 대역폭의 향상이 진행되고 있지만, 메모리 코어에서의 셀 데이터의 랜덤 액세스 즉 로우(row)가 변화한 다른 로우 어드레스(row address)에 대한 데이터 액세스의 고속화가 곤란하였다. 왜냐하면, SDRAM에서는, DRAM 특유의 파괴 판독과 증폭 동작, 또한 다음의 메모리 코어의 액세스에 앞장서는 프리차지 동작에 일정한 시간(코어 레이턴시라고 칭한다)을 필요로 하기 때문에, 메모리 코어의 사이클 타임(랜덤 사이클 타임=tRC)을 대폭 고속화할 수 없기 때문이다.

이 문제를 해결하기 위해서, 메모리 코어의 액세스나 프리차지 동작도 파이프 라인화하고, 종래의 DRAM의 랜덤 사이클 타임을 1/2 이하로 단축한, 소위 고속 사이클 RAM(FCRAM)이 제안되며, 종래 SRAM이 이용된 랜 스위치(LAN switch)나 라우터 등의 랜덤 데이터를 고속으로 전송하는 것과 같은 네트워크의 분야를 중심으로 그의 제품화가 시작되고 한다.

상기 FCRAM에서의 데이터 판독의 기본 시스템에 대해서는 예를 들면 일본국 특허 출원 H09-145406, H09-215047 및 H09-332739를 기초 출원으로 하는 국제 출원, 국제 공개 번호 WO98/56004(후지오카 외)에 기재되어 있다.

본 발명은 상기 국제 출원에서 정의되어 있는 FCRAM의 데이터 기입 동작을 보다 개량하고자 하는 것이다.

따라서, 본 발명의 목적은, 어드레스 레지스터의 내용에 기초하여 메모리셀로의 기입을 행하는 경우의 데이터 패스를 단축하여 기입 시의 랜덤 사이클 타임을 고속화할 수 있는 반도체 기억 장치를 제공하는데 있다.

또한, 본 발명의 다른 목적은, 데이터 레지스터의 패턴 점유 면적을 작게 하여 칩 사이즈를 축소할 수 있는 반도체 기억 장치를 제공하는데 있다.

본 발명의 또 다른 목적은, 개량된 데이터 기입 동작을 포함하는 고속 사이클 랜덤 액세스 메모리를 제공하는데 있다.

본 발명의 다른 목적은, 고속 사이클 랜덤 액세스 메모리가 개량된 데이터 기입 방법을 제공하는데 있다.

본 발명의 상술한 목적은, 메모리 코어부; 상기 메모리 코어부에 설치되며 기입의 대상이 되는 메모리셀의 어드레스를 래치하는 어드레스 레지스터; 상기 메모리 코어부에 설치되며, 상기 메모리셀에 기입하는 데이터를 래치하는 데이터 레지스터; 및 상기 메모리 코어부에 비트선쌍의 배수의 피치로 반복하여 배치되며, 상기 데이터 레지스터에 래치된 기입 데이터에 따라서 데이터선쌍을 구동하는 DQ 라이트 드라이버를 포함하고, 커맨드의 입력에 의해서 외부로부터 받아들인 기입 데이터를 실제로 메모리셀에 기입하는 타이밍을 다음의 커맨드가 설정된 타이밍에서부터 개시하는 고속 랜덤 사이클 방식의 반도체 기억 장치에 의해서 달성된다.

또한, 본 발명의 상술한 목적은 메모리 코어부; 상기 메모리 코어부에 설치되며, 기입 대상이 되는 메모리셀의 어드레스를 래치하는 어드레스 레지스터; 상기메모리 코어부에 설치되며 상기 메모리셀에 기입하는 데이터를 래치하는 데이터 레지스터; 상기 메모리 코어부에 설치되며, 상기 데이터 레지스터에 래치된 기입 데이터에 따라서 데이터선쌍을 구동하는 DQ 라이트 드라이버; 상기 메모리 코어부에, 상기 DQ 라이트 드라이버에 대응하여 설치되며, 상기 데이터선쌍 상에 판독된 판독 데이터를 증폭하는 DQ 리드 증폭기; 입력된 어드레스와 상기 어드레스 레지스터에 보존된 아직 실제로 메모리셀로의 기입이 끝나지 못한 어드레스가 일치하고 있는지의 여부를 판정하는 정합성 판정기; 및 상기 정합성 판정기의 출력 신호에 응답하여, 상기 DQ 리드 증폭기로 증폭된 판독 데이터와 상기 데이터 레지스터에 래치되어 있는 데이터를 전환하여 판독 데이터선에 공급하는 전환 회로를 포함하고, 라이트 커맨드의 입력에 의해서 상기 데이터 레지스터에 래치한 데이터의 메모리셀로의 기입을, 다음의 클럭 사이클의 라이트 커맨드의 입력에 응답하여 개시하고, 기입 시에 다음의 라이트 커맨드 앞에 리드 커맨드가 입력되며 상기 정합성 판정기로 어드레스의 일치가 검지되었을 때, 상기 데이터선쌍의 감지 동작을 정지하는 상기 데이터 레지스터에 래치되어 있는 데이터를 상기 전환 회로로 상기 DQ 리드 증폭기의 증폭 결과 대신에, 판독 데이터선쌍에 전송하여 외부에 출력하는 고속 랜덤 사이클 방식의 반도체 기억 장치에 의해서 달성된다.

또한, 본 발명의 상술한 목적은, 동작 타이밍의 기준이 되는 클럭 신호가 외부에서 공급되는 클럭 버퍼; 제어 신호 및 커맨드가 입력되며, 커맨드를 해독하고, 해독 결과와 상기 제어 신호에 기초하여 각 회로의 동작을 제어하는 커맨드 디코더 및 컨트롤러; 어드레스 신호가 공급되며, 상기 클럭 버퍼로부터 공급되는 클럭 신호에 응답하여, 로우 어드레스 신호와 컬럼 어드레스 신호를 출력하는 어드레스 버퍼; 상기 어드레스 버퍼에 접속되며, 지연 기입의 대상이 되는 메모리셀의 어드레스 정보를 보유하는 어드레스 레지스터; 메모리셀이 배치된 메모리셀 어레이; 상기 어드레스 버퍼로부터 공급되는 로우 어드레스 신호를 디코드하여 상기 메모리셀 어레이 중의 메모리셀의 로우를 선택하는 로우 디코더; 상기 어드레스 버퍼로부터 공급되는 컬럼 어드레스 신호를 디코드하여 상기 메모리셀 어레이 중의 메모리셀의 컬럼을 지정하는 컬럼 디코더와; 상기 메모리셀로의 기입 데이터 혹은 상기 메모리셀에서의 판독 데이터를 감지 및 증폭하여 전송하는 감지 증폭기 및 I/O 게이트; 데이터의 입출력을 제어하는 I/O 제어 회로; 데이터 핀에 입력된 기입 데이터가 입력되는 데이터 입력 버퍼 -상기 데이터 입력 버퍼에 입력된 기입 데이터는 상기 I/O 제어 회로, 및 감지 증폭기 및 I/O 게이트를 경유하여 메모리셀 어레이 중 선택된 메모리셀에 공급됨-; 상기 데이터 입력 버퍼에 접속되며, 지연 기입의 대상이 되는 메모리셀의 기입 데이터 정보를 보유하는 입력 데이터 레지스터; 상기 메모리셀 어레이 중 선택된 메모리셀에서 판독한 데이터가 상기 감지 증폭기 및 I/O 게이트 및 상기 I/O 제어 회로를 경유하여 공급되는 데이터 출력 버퍼 -상기 데이터 출력 버퍼는 상기 데이터 핀으로부터 판독 데이터를 출력함 -; 및 상기 클럭 버퍼의 출력 신호 및 상기 커맨드 디코더 및 컨트롤러의 출력 신호가 공급되며, 상기 로우 디코더, 상기 컬럼 디코더, 상기 입력데이터 레지스터, 상기 I/O 제어 회로, 상기 데이터 입력 버퍼 및 상기 데이터 출력 버퍼를 각각 제어하는 제어 신호를 발생하는 제어 신호 발생기를 포함하고, 상기 메모리셀 어레이, 상기 어드레스 레지스터,상기 로우 디코더, 상기 컬럼 디코더, 상기 감지 증폭기 및 I/O 게이트, 및 상기 I/O 제어 회로는 각각 메모리 코어부에 배치되며, 상기 클럭 버퍼, 상기 커맨드 디코더 및 컨트롤러, 상기 어드레스 레지스터, 상기 제어 신호 발생기, 상기 데이터 입력 버퍼, 및 상기 데이터 출력 버퍼는 각각, 상기 메모리 코어부의 주변에 배치되는 고속 사이클 랜덤 액세스 메모리에 의해서 달성된다.

또한, 본 발명의 상술한 목적은 외부에서 데이터 핀에 입력된 직렬 데이터를 데이터 입력 버퍼에 공급하고, 직렬/병렬 변환 회로에서 병렬 데이터로 변환한 후, 기입 데이터선을 경유하여 DQ 라이트 드라이버에 인접하여 설치된 입력 데이터 레지스터에 전송하는 스텝; 다음 라이트 사이클에서 메모리셀에 데이터를 기입할 때에, 이전의 라이트 사이클에서 상기 입력 데이터 레지스터에 래치된 데이터를 상기 DQ 라이트 드라이버, 데이터선쌍, I/O 게이트, 및 비트선쌍을 경유하여 메모리 셀에 기입하는 스텝을 포함하는 고속 사이클 랜덤 액세스 메모리의 데이터 기입 방법에 의해서 달성된다.

또한, 본 발명의 상술한 목적은 제1 커맨드로서의 라이트 커맨드와, 제2 커맨드로서의 컬럼 어드레스 래치 커맨드를 1개의 패킷으로 하여 제공하는 스텝; 상기 라이트 커맨드와 상기 컬럼 어드레스 래치 커맨드를 2개의 연속한 클럭 신호에 동기하여 받아들이는 스텝; 상기 라이트 커맨드의 입력에 의해서 라이트 게이트 펄스를 발생하고, DQ 라이트 드라이버를 활성화하여 입력 데이터 레지스터의 내부 노드의 내용에 따라 데이터선쌍을 구동하는 스텝; 및 상기 컬럼 어드레스 래치 커맨드의 입력에 의해서 컬럼 선택선을 선택하고, I/O 게이트를 온하여 상기 데이터선쌍 상의 데이터를 비트선쌍에 전송하여 메모리셀에 기입하는 스텝을 포함하는 고속 사이클 랜덤 액세스 메모리의 데이터 기입 방법에 의해서 달성된다.

상기한 바와 같은 구성에 따르면, 데이터 레지스터를 메모리 코어부 내의 메모리셀에 가까운 위치에 배치하고 있으므로, 메모리셀로의 기입 데이터의 데이터 패스에서의 상류부측에 데이터를 전송하는 것이 가능하며, 다음 라이트 사이클에 있어서, 메모리셀에 데이터를 기입하는 동작을 고속화하여 기입 시의 랜덤 사이클 타임을 단축할 수 있다.

또한, 데이터 레지스터로서의 래치 회로는 매우 간단한 구성으로 할 수 있으며 또한 드라이브 능력이 작은 트랜지스터로 구성할 수 있다. 따라서, 데이터 레지스터를 종래의 DQ 리드 증폭기 및 DQ 라이트 드라이버의 반복 배치부에 용이하게 매립할 수 있어, 데이터 레지스터의 내부 노드의 신호를 위한 배선도 매우 간단하게 할 수 있다. 이 결과적으로, 칩 사이즈의 증대를 억제할 수 있다.

또한, 레이트 라이트 동작에서 다음 라이트 커맨드보다 이전에 리드 커맨드가 제공되며, 이것이 어드레스 레지스터에 보존된 아직 실제로 메모리셀에의 기입이 끝나지 않은 어드레스와 일치한 경우에, 메모리셀로부터의 데이터가 아니라 데이터 레지스터로부터의 데이터를 직접 판독할 수 있다.

도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, FCRAM의 개략적인 기본 구성을 나타내는 블록도.

도 2는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, DDR-SDRAM의 데이터 기입 및 판독에 관계하는 주요부를 추출하여 개략 구성을 나타내는 블록도

도 3은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, 도 2에 도시된 회로에서의 DQ 라이트 드라이버 및 입력 데이터 레지스터(래치 회로)의 구체적인 회로 구성예를 나타내는 회로도.

도 4는 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, 도 2 및 도 3에 도시된 회로의 동작을 나타내는 타이밍차트.

도 5는 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 데이터 기입 방법에 대하여 설명하기 위한 타이밍차트.

도 6은 본 발명의 제3 실시 형태에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, FCRAM의 개략적인 기본 구성을 나타내는 블록도.

도 7a와 도 7b는 각각 본 발명의 제3 실시 형태에 따른 반도체 기억 장치에대하여 설명하기 위한 것으로, 도 6에 도시된 회로에 있어서의 어드레스 정합성 판정기의 구성을 나타내는 블록도.

도 8은 본 발명의 제3 실시 형태에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, DDR-SDRAM의 데이터 기입 및 판독에 관계하는 부분을 추출하여 개략 구성을 나타내는 블록도.

도 9는 상기 도 8에 도시된 회로에서의 DQ 리드 증폭기의 출력 신호와 데이터 레지스터의 출력 신호를 전환하는 판독 데이터 전환 회로의 구성예를 나타내는 회로도.

도 10은 상기 도 8에 도시된 회로에서의 DQ 리드 증폭기와 판독 데이터 전환 회로의 다른 구성예를 나타내는 회로도.

도 11은 상기 도 8에 도시된 회로에서의 DQ 리드 증폭기와 판독 데이터 전환 회로의 또 다른 구성예를 나타내는 회로도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 클럭 버퍼

2 : 커맨드 디코더 및 컨트롤러

3 : 어드레스 레지스터

4 : 입력 데이터 레지스터

5 : 어드레스 버퍼

6 : 데이터 입력 버퍼(Din 버퍼)

7 : 제어 신호 발생기

8 : 로우 디코더

9 : 컬럼 디코더

10 : I/O 제어 회로

11 : 감지 증폭기 및 I/O 게이트

12 : 메모리셀 어레이

13 : 데이터 출력 버퍼(Dout 버퍼)

100 : 메모리 코어부

[제1 실시 형태]

도 1 내지 도 4는 각각, 본 발명의 제1 실시 형태에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, 도 1은 FCRAM의 개략적인 기본 구성을 나타내는블록도, 도 2는 DDR-SDRAM의 데이터 기입 및 판독에 관계하는 주요부를 추출하여 개략 구성을 나타내는 블록도이다. 또한, 도 3은 상기 도 2에 도시한 회로에서의 DQ 라이트 드라이버 및 입력 데이터 레지스터(래치 회로)의 구체적인 회로 구성예를 도시한 회로도이다. 도 4는 상기 도 2와 도 3에 도시한 회로의 동작을 설명하기 위한 타이밍차트로, 여기서는 DDR-SDRAM의 사양에 기초하여 버스트 길이를 2로 한 예를 나타내고 있다.

도 1에 도시한 바와 같이, FCRAM(SDR-FCRAM, DDR-FCRAM)은 클럭 버퍼(1), 커맨드 디코더 및 컨트롤러(2), 어드레스 레지스터(3), 입력 데이터 레지스터(4), 어드레스 버퍼(5), 데이터 입력 버퍼(Din BUFFER; 6), 제어 신호 발생기(7), 로우 디코더(8), 컬럼 디코더(9), I/O 제어 회로(10), 감지 증폭기 및 I/O 게이트(11), 메모리셀 어레이(12) 및 데이터 출력 버퍼(Dout BUFFER; 13) 등을 포함하여 구성되어 있다. 상기 메모리셀 어레이(12), 상기 어드레스 레지스터(3), 상기 로우 디코더(8), 상기 컬럼 디코더(9), 상기 감지 증폭기 및 I/O 게이트(11), 및 상기 I/O 제어 회로(10)는 각각 메모리 코어부(100)에 배치된다. 상기 클럭 버퍼(1), 상기 커맨드 디코더 및 컨트롤러(2), 상기 어드레스 버퍼(5), 상기 제어 신호 발생기(7), 상기 데이터 입력 버퍼(6) 및 상기 데이터 출력 버퍼(13)는 각각 상기 메모리 코어부(100)의 주변에 배치된다.

상기 클럭 버퍼(1)에는 동작 타이밍의 기준이 되는 클럭 신호 CLK가 외부로부터 공급된다. 이 클럭 버퍼(1)는 클럭 인에이블 신호 CKE의 제어에 의해 각 회로, 예를 들면 어드레스 버퍼(5), 제어 신호 발생기(7), 데이터 입력 버퍼(6) 및데이터 출력 버퍼(13)로 클럭 신호를 공급하여 동작 타이밍을 규정한다.

커맨드 디코더 및 컨트롤러(2)에는, 상기 클럭 인에이블 신호 CKE, 칩 셀렉트 신호 CS 등의 제어 신호, "통상의 기입 동작"이나 "지연 기입 동작(delayed write operation : 본 원에서는 late write operation이라고 부르기로 한다)"을 지시하는 제어 신호 DW, 및 여러가지의 커맨드 COM(라이트 커맨드 WRA, 컬럼 어드레스 래치 커맨드 LA 등)이 각각 입력된다. 상기 커맨드 디코더 및 컨트롤러(2)는 여러가지의 커맨드 COM을 해독하는 동시에, 이 해독 결과와 상기 각 제어 신호에 기초하여 DRAM 내의 각 회로의 동작을 제어한다. 도 1에서는 어드레스 레지스터(3), 입력 데이터 레지스터(4) 및 제어 신호 발생기(7)가 각각 제어되는 예를 나타내고 있다.

상기 어드레스 버퍼(5)에는 어드레스 신호(로우 어드레스 신호 및 컬럼 어드레스 신호) ADD가 공급되며, 상기 클럭 버퍼(1)로부터 공급되는 클럭 신호에 응답하여, 로우 어드레스 신호를 로우 디코더(8)에 컬럼 어드레스 신호를 컬럼 디코더(9)에 각각 공급한다. 상기 로우 디코더(8)에 의해서 로우 어드레스 신호가 디코드되어 메모리셀 어레이(12) 중 워드선 WLn이 선택되며 상기 컬럼 디코더(9)에 의해서 컬럼 어드레스 신호가 디코드되어 상기 메모리셀 어레이(12) 중 비트선 BL,이 지정된다. 이에 의해서, 메모리셀 어레이(12) 중 하나의 메모리셀이 선택된다.

상기 메모리셀 어레이(12) 중 선택된 메모리셀로부터 판독된 데이터는 감지 증폭기 및 I/O 게이트(11)에 의해서 감지 및 증폭된 후, I/O 제어 회로(10)를 경유하여 데이터 출력 버퍼(13)로 공급되며, 데이터 핀(외부 DQ 핀) DQ0 ∼ DQn에서 출력된다. 데이터 핀 DQ0 ∼ DQn으로 입력된 기입 데이터는 데이터 입력 버퍼(6)에 공급되며, I/O 제어 회로(10) 및 감지 증폭기 및 I/O 게이트(11)를 경유하여 상기 메모리셀 어레이(12) 중 선택된 메모리셀에 기입된다.

상기 어드레스 레지스터(3)는 상기 어드레스 버퍼(5)에 접속되어 있으며, 상기 커맨드 디코더 및 컨트롤러(2)의 제어에 기초하여, 지연 기입의 대상이 되는 메모리셀의 어드레스 정보를 보유 혹은 기억한다. 또한, 상기 입력 데이터 레지스터(4)는 상기 데이터 입력 버퍼(6)에 접속되어 있으며, 상기 커맨드 디코더 및 컨트롤러(2)의 제어에 기초하여 지연 기입의 대상이 되는 메모리셀의 기입 데이터 정보를 보유 혹은 기억한다.

그리고, 상기 제어 신호 발생기(7)로부터 출력되는 제어 신호에 의해, DRAM의 코어 회로, 예를 들면 로우 디코더(8), 컬럼 디코더(9), 입력 데이터 레지스터(4), 데이터 입력 버퍼(6), 데이터 출력 버퍼(13) 및 I/O 제어 회로(10) 등이 제어되도록 되어 있다.

상기한 바와 같은 구성에 있어서, "통상의 기입 동작"과 "late write operation"은 다음과 같이 행해진다. 즉, 제어 신호 DW에 의해 "통상의 기입 동작"이 선택되면, 상기 커맨드 디코더 및 컨트롤러(2)의 제어에 의해 어드레스 레지스터(3)와 입력 데이터 레지스터(4)가 모두 비활성 상태가 된다. 그리고, 데이터 핀 DQ0 ∼ DQn으로 입력된 기입 데이터가 어드레스 버퍼(5)에 입력된 어드레스 신호 ADD에 의해 선택된 메모리셀에 데이터 입력 버퍼(6), I/O 제어 회로(10) 및 감지 증폭기 및 I/O 게이트(11)를 경유하여 기입된다.

한편, 제어 신호 DW에 의해 "지연 기입 동작(late write operation)"이 선택되었을 때는 상기 커맨드 디코더 및 컨트롤러(2)의 제어에 의해 어드레스 레지스터(3)와 입력 데이터 레지스터(4)가 모두 활성 상태가 되어, 어드레스 버퍼(5)의 출력이 어드레스 레지스터(3)에 데이터 입력 버퍼(6)의 출력이 입력 데이터 레지스터(4)에 각각 공급되어 보유된다. 그리고, 실제로 메모리셀로의 기입을 행하는 타이밍을, 「다음의」 라이트 커맨드가 설정된 타이밍에서부터 개시하도록 하고, 그 때까지는 어드레스 버퍼(5)에 입력된 어드레스 신호 ADD를 어드레스 레지스터(3)에, 데이터 입력 버퍼(6)에 입력된 기입 데이터를 데이터 레지스터(4)에 각각 보존한다.

도 2는 상기 도 1에 도시한 FCRAM에서의 데이터 기입 및 판독에 관계하는 메모리 코어부와 그 주변의 일부를 추출하여 상세하게 나타내고 있으며, DDR-SDRAM을 예로 들고 있다. 메모리 코어부(100)에는 메모리셀 어레이(12), 로우 디코더(RD ; 8), 컬럼 디코더(CD ; 9-1, 9-2, …), 감지 증폭기 SA, I/O 게이트(105) 및 I/O 제어 회로(10-1, 10-2, …) 등이 설치되어 있다.

상기 I/O 제어 회로(10-1, 10-2, …)는 각각 DQ 리드 증폭기(DQRA ; 102-1, 102-2, …)와 DQ 라이트 드라이버(DQWD ; 103-1, 103-2, …)를 포함하고, 이들 I/O 제어 회로(10-1, 10-2, …)에 각각 대응하여 입력 데이터 레지스터(래치 회로 ; 4-1, 4-2, …)가 설치되어 있다. 상기 DQ 리드 증폭기(102-1, 102-2, …)와 DQ 라이트 드라이버(103-1, 103-2, …)에 각각 데이터선쌍 MDQ,를 통하여 I/O 게이트(105), 감지 증폭기 SA, 비트선쌍 BL,및 메모리셀 MC 등이 접속되어 있다. 도시하지 않았지만, 상기 메모리셀 MC는 비트선쌍 BL,과 워드선 WL과의 교차 위치에 각각 매트릭스형으로 배치되어 있다.

상기 DQ 리드 증폭기(102-1, 102-2, …)와 DQ 라이트 드라이버(103-1, 103-2, …)는 메모리셀 어레이(12)에 가능한 한 근접한 장소에 배치되며, 비트선쌍 BL,의 피치의 배수의 피치로 형성되어 있다. 예를 들면 16비트의 I/O 구성의 FCRAM에서 최대 버스트 길이가 4, 하나의 메모리 코어부(100)가 연속하는 비트선쌍이 2048이면, 동시에 동작하는 DQ 리드 증폭기와 DQ 라이트 드라이버는 16×4=64개이므로, 2048÷64=32 비트선쌍에 1세트의 DQ 리드 증폭기와 DQ 라이트 드라이버가 반복하여 배치된다.

상기 컬럼 디코더(9-1, 9-2, …)는 상기 각 I/O 제어 회로(10-1, 10-2, …)에 대응하여 설치되며, 이들 컬럼 디코더(9-1, 9-2, …)의 출력 신호가 공급되는 컬럼 선택선 CSL의 레벨에 따라 상기 I/O 게이트(105)가 온/오프 제어된다. 그리고, 선택된 컬럼 선택선 CSL이 "H" 레벨로 상승하면, I/O 게이트(105)가 온하여 데이터선쌍 MDQ,와 비트선쌍 BL,이 접속된다.

상기 데이터 입력 버퍼(6), 직렬/병렬 변환 회로(109), 기입 데이터선 WDe, WDo, 데이터 출력 버퍼(13), 병렬/직렬 변환 회로(110), 및 판독 데이터선 RDe, RDo는 상기 메모리 코어부(100)의 주변에 배치되어 있다.

데이터 핀(외부 DQ 핀) DQ로부터 데이터 입력 버퍼(6)에 입력된 기입데이터(직렬 데이터)는, 직렬/병렬 변환 회로(109)에 의해서 병렬 데이터로 변환되며 기입 데이터선 WDe, WDo를 통하여 각각 입력 데이터 레지스터(4-1, 4-2, …)에 공급되어 래치된다. 이들 입력 데이터 레지스터(4-1, 4-2, …)에 래치된 데이터는 DQ 라이트 드라이버(103-1, 103-2, …)에 공급되며, 이들의 DQ 라이트 드라이버(103-1, 103-2, …)로 데이터선쌍 MDQ,가 구동된다. 컬럼 디코더(9-1, 9-2, …)에 의해서 선택된 컬럼 선택선 CSL이 상승하면, 데이터선쌍 MDQ,상의 데이터가 선택된 I/O 게이트(105)를 통하여 감지 증폭기 SA에 공급되며 비트선쌍 BL,을 통하여 메모리셀 MC에 기입된다.

한편, 메모리셀 MC에서 판독된 데이터는 비트선쌍 BL,을 통하여 감지 증폭기 SA에 공급되며 감지 및 증폭된 후, 선택된 I/O 게이트(105)와 데이터선쌍 MDQ,를 통하여 DQ 리드 증폭기(102-1, 102-2, …)에 공급된다. 이 DQ 리드 증폭기(102-1, 102-2, …)에 의해서 증폭된 판독 데이터는, 판독 데이터선 RDe, RDo를 통하여 병렬/직렬 변환 회로(110)에 공급되며 직렬 데이터로 변환된다. 병렬/직렬 변환 회로(110)의 출력 신호는 데이터 출력 버퍼(13)에 받아들여서 데이터 핀 DQ에서 출력되도록 되어 있다.

도 3은 상기 도 2에 도시한 회로에서의 I/O 제어 회로(10-1, 10-2, …) 중에 설치된 DQ 라이트 드라이버(103-1, 103-2, …)와 입력 데이터 레지스터(래치 회로 ; 4-1, 4-2, …)의 구체적인 구성예를 나타내는 회로도이다.

입력 데이터 레지스터(4 ; 4-1, 4-2, …)는 신호, WXFR에 의해 각각게이트 제어되는 클럭드 인버터(201, 202)와 인버터(203, 204)를 포함하여 구성되어 있다. 상기 신호 WXFR은 컬럼 선택선 CSL의 선택 동작이 종료하고, 레이트 라이트의 종료에 동기하여 "H" 레벨로 상승하는 신호이며,은 그 반전 신호이다. 상기 클럭드 인버터(201) 및 인버터(203, 204)는 출력단과 입력단이 순차 세로 접속되어 있다. 또한, 상기 클럭드 인버터(202)의 출력단은 인버터(203)의 입력단에 클럭드 인버터(202)의 입력단은 인버터(203)의 출력단에 각각 접속되어 있다. 그리고, 클럭드 인버터(201)의 입력단에 기입 데이터선 WD(WDe, WDo)가 접속되어 기입 데이터가 공급되며, 상기 인버터(203)의 출력단(내부 노드)으로부터 래치한 기입 데이터에 대응하는 신호 WDIN, 인버터(204)의 출력단(내부 노드)으로부터 상기 신호 WDIN의 반전 신호을 각각 출력하도록 되어 있다.

또한, 상기 DQ 라이트 드라이버(103 ; 103-1, 103-2, …)는 AND 게이트(211, 212), NOR 게이트(213 ∼ 216), P 채널형 MOS 트랜지스터(217 ∼ 219) 및 N 채널형 MOS 트랜지스터(220, 221) 등을 포함하여 구성되어 있다. 상기 AND 게이트(211)의 입력단에는 입력 데이터 레지스터(4)에 래치되어 있는 기입 데이터에 대응하는 신호과 DQ 라이트 드라이버(103)의 라이트 게이트 펄스 WGT가 공급되며, 그 출력이 NOR 게이트(213)의 한쪽 입력단에 공급된다. 상기 NOR 게이트(213)의 다른쪽 입력단에는 데이터선쌍 MDQ,의 이퀄라이즈 신호 MDQEQ가 공급되며, 그 출력이 MOS 트랜지스터(218)의 게이트에 공급된다. 이 MOS 트랜지스터(218)의 소스는 전원에 접속되며 드레인은 데이터선에 접속된다. NOR 게이트(214)의한쪽 입력단에는 라이트 게이트 펄스가 다른쪽 입력단에는 상기 신호이 각각 공급되며, 그 출력이 MOS 트랜지스터(220)의 게이트에 공급된다. 이 MOS 트랜지스터(220)의 드레인은 데이터선에 접속되며 소스는 접지점에 접속된다.

상기 AND 게이트(212)의 입력단에는 입력 데이터 레지스터(4)에 래치되어 있는 기입 데이터에 대응하는 신호 WDIN과 라이트 게이트 펄스 WGT가 공급되며, 그 출력이 NOR 게이트(215)의 한쪽 입력단에 공급된다. 상기 NOR 게이트(215)의 다른쪽 입력단에는 이퀄라이즈 신호 MDQEQ가 공급되며, 그 출력이 MOS 트랜지스터(219)의 게이트에 공급된다. 이 MOS 트랜지스터(219)의 소스는 전원에 접속되며, 드레인은 데이터선 MDQ에 접속된다. NOR 게이트(216)의 한쪽 입력단에는 라이트 게이트 펄스가 다른쪽 입력단에는 상기 신호 WDIN이 각각 공급되며, 그 출력이 MOS 트랜지스터(221)의 게이트에 공급된다. 이 MOS 트랜지스터(221)의 드레인은 데이터선 MDQ에 접속되며 소스는 접지점에 접속된다.

그리고, MOS 트랜지스터(217)의 전류 통로가 상기 데이터선쌍 MDQ,간에 접속되며, 이 MOS 트랜지스터(217)의 게이트에 이퀄라이즈 신호가 공급되도록 되어 있다.

본 실시 형태에 따른 FCRAM(DDR-FCRAM)에서는 통상의 SRAM과 마찬가지로, 외부에서 입력한 기입 데이터를 기입 데이터선 WDe, WDo에 전송하고 또한 DQ 라이트 드라이버(103)에 인접하여 설치한 입력 데이터 레지스터(래치 회로 ; 4-1, 4-2,…)에까지 전송하고 있다. 따라서, 다음 라이트 사이클에서 실제로 메모리셀 MC에 데이터를 기입할 때, 이전의 라이트 사이클에서 외부에서 입력한 기입 데이터를, 기입 데이터 전체의 데이터 패스 즉 도 2에 도시한 회로에서의, 최하류에 위치하는 데이터 핀 DQ → 데이터 입력 버퍼(6) → 직렬/병렬 변환 회로(109) → 기입 데이터선 WDe, WDo → 입력 데이터 레지스터(4-1, 4-2) → DQ 라이트 드라이버(103-1, 103-2) → 데이터선쌍, MDQ → I/O 게이트(105) → 비트선쌍, BL → 최상류에 위치하는 메모리셀 MC로의 데이터 패스에서의 상류부측으로 보내는 것이 가능하다. 따라서, 다음 라이트 사이클에 있어서 메모리셀 MC에 데이터를 기입할 때의 데이터 패스를 짧게 할 수 있으며, 기입 동작을 고속화할 수 있다. 이 결과, 기입 시의 랜덤 사이클 타임 tRC를 단축할 수 있다.

다음에, 상기 입력 데이터 레지스터(4)로서 기능하는 래치 회로의 동작에 대하여 도 4의 타이밍차트에 의해 자세하게 설명한다. 최초의 라이트 사이클("i-1")로 데이터 핀 DQ에서 입력된 기입 데이터는 데이터 입력 버퍼(6), 직렬/병렬 변환 회로(109) 및 기입 데이터선 WDe, WDo를 통하여 메모리 코어부(100)에 전송된다. 이 사이클에서는 그 이전의 라이트 사이클에서 받아들인 데이터를 레이트 라이트로 메모리셀 MC에 기입하는 동작이 행해지고 있으며, 이 기입을 위하여 컬럼 선택선 CSLi-1이 "H" 레벨로 상승한다. 신호 WXFR은 이 컬럼 선택선 CSLi-1의 펄스(선택 동작)가 종료하고, 레이트 라이트의 종료에 동기하여 상승하는 신호이며, 기입 데이터선 WDe, WDo의 내용을 입력 데이터 레지스터(4)의 내부 노드(신호 WDIN,)에 받아들인다. 내부 노드에 받아들인 데이터는 다음 라이트 사이클("i")의 시작, 즉 라이트 커맨드 WR을 받아들이는 클럭 엣지를 받고나서, DQ 라이트 드라이버(103)의 라이트 게이트 펄스 WGT가 발생하기까지 보유되고 있다.

라이트 게이트 펄스 WGT가 "H" 레벨로 상승하면, DQ 라이트 드라이버(103)가 활성화하고, 데이터선쌍 MDQ,를 입력 데이터 레지스터(4)의 내부 노드의 신호 WDIN,에 대응하는 상태로 즉시 구동한다. 그 후, 컬럼 선택선 CSLi가 "H" 레벨로 상승하는 것으로, 데이터선쌍 MDQ,의 데이터가 비트선쌍 BL,로 전송되며, 감지 증폭기 SA에서 증폭되어 메모리셀 MC로 기입된다. 라이트 게이트 펄스 WGT와 컬럼 선택선 CSL에 의한 동작이 종료할 때는 다음 기입 데이터가 기입 데이터선 WDe, WDo에 전송되며, 신호 WXFR에 응답하여 입력 데이터 레지스터(4)의 내부 노드(신호 WDIN,)로 받아들인다.

상술한 바와 같은 동작의 반복으로, 레이트 라이트 동작이 행해져서 랜덤 사이클 타임 tRC의 고속화가 유지된다. 또한, 입력 데이터 레지스터(4)로서의 래치 회로는 매우 간단한 구성으로 또한 드라이브 능력이 작은 트랜지스터로 구성할 수 있다. 따라서, 상술한 예와 같이, 32개의 비트선쌍에 1세트의 DQ 리드 증폭기(102)와 DQ 라이트 드라이버(103)를 반복하여 배치하는 경우에도 지장은 되지 않는다. 이에 따라, 입력 데이터 레지스터(4 ; 4-1, 4-2, …)를, DQ 리드 증폭기(102) 및 DQ 라이트 드라이버(103)의 반복 배치부에 용이하게 매립할 수 있으며, 내부 노드의 신호 WDIN,이나 신호 WXFER,을 위한 배선도 매우 간단하게 할 수 있다. 이 결과적으로, 칩 사이즈의 증대를 억제할 수 있다.

[제2 실시 형태]

도 5는 본 발명의 제2 실시 형태에 따른 반도체 기억 장치의 데이터 기입 방법에 대하여 설명하기 위한 타이밍차트이다. 상기 제1 실시 형태에서는 커맨드를 1회의 클럭 사이클에서 제공하는 FCRAM을 예로 들어 설명하였지만, 이 제2 실시 형태에서는 국제 출원 WO98/56004에 기재되고 있는, 커맨드를 2개의 연속하는 클럭 사이클에서 패킷으로서 제공하는데 적용한 것이다.

실제의 FCRAM의 동작으로는 리드/라이트 이외에 리프레시 동작이나 SDRAM과 같은 모드 세트 사이클(mode set cycle)과 같은 기능이 있기 때문에, 지금까지 나타낸 랜덤 사이클 타임 tRC 내에서 1회만 커맨드를 제공하여, 모든 동작을 실현하는 것은 곤란하다. 따라서, 상기 선원(先願)과 같이, 연속하는 클럭 사이클에서 패킷으로서 제공한 2개의 커맨드의 조합으로 동작을 규정하는 쪽이 현실적이다.

예를 들면 제1 커맨드로서의 라이트 커맨드 WRA와, 제2 커맨드로서의 컬럼 어드레스 래치 커맨드 LA를 1개의 패킷 PA로 하여 FCRAM에 제공하면, 연속하는 클럭 입력 펄스에 각각 응답하여 동작하게 된다. 이 결과, 커맨드 간격은 최소가 되며, 각각 커맨드 사이클의 고속화에 유효하다. 라이트 커맨드 WRA와 컬럼 어드레스 래치 커맨드 LA를 2개의 연속한 클럭 CLK에 동기하여 받아들이는 것으로, 라이트 커맨드 WRA의 입력에 의해서 상기 라이트 게이트 펄스 WGT를 발생하고, DQ 라이트 드라이버(103)를 활성화하여, 입력 데이터 레지스터(4)의 내부 노드의 내용(신호, WDIN)에 따라서 데이터선쌍 MDQ,를 구동한다. 계속해서, 컬럼어드레스 래치 커맨드 LA의 입력에 의해서 컬럼 선택선 CSL을 선택하고, I/O 게이트(105)를 온하여 데이터선쌍 MDQ,상의 데이터를 비트선쌍 BL,에 전송하여 메모리셀 MC에 기입한다.

이 때, 라이트 커맨드 WRA의 입력에 의해서 데이터를 기입해야 할 메모리셀 어레이(12)의 로우 어드레스(이것은 어드레스 레지스터에 보유되어 있다)에 대응하는 워드선 WL의 선택과 활성화가 개시되며, 감지 증폭기 SA에 의한 감지 동작이 개시된다. 그러나, 연속하는 클럭 사이클에서 패킷 PA로서 제공한 2개의 커맨드 WRA, LA의 조합으로, 클럭 사이클은 워드선 WL의 선택과 활성화 및 감지 증폭기 SA의 동작 개시에 요하는 시간 Tsense보다 충분히 짧으므로, 제2 커맨드인 컬럼 어드레스 래치 커맨드 LA의 입력에 의해서 컬럼 선택선 CSL이 선택되며 데이터선쌍 MDQ,상의 데이터를 비트선쌍 BL,에 기입할 때, 감지 증폭기 SA는 아직 동작을 개시하지 않는다. 따라서, 메모리셀 MC의 기억 데이터를 감지, 리스토어하는 동작과 경합하지 않고, 새롭게 기입 데이터를 비트선쌍 BL,에 제공하여 이것을 감지 증폭기 SA가 감지, 리스토어하게 된다. 따라서, 메모리셀로의 데이터의 기입, 리스토어 동작은 통상의 판독 동작과 거의 동일 속도로 행해지며 기입 시의 랜덤 사이클 타임 tRC가 FCRAM의 동작을 율속(律速)하지는 않는다.

[제3 실시 형태]

도 6 내지 도 9는 각각, 본 발명의 제3 실시 형태에 따른 반도체 기억 장치에 대하여 설명하기 위한 것으로, 도 6은 FCRAM의 개략적인 기본 구성을 나타내는블록도이다. 또한, 도 7a와 도 7b는 각각 상기 도 6에 도시한 회로에서의 어드레스의 정합성 판정기의 구성을 나타내는 블록도이다. 도 8은 DDR-SDRAM의 데이터 기입 및 판독에 관계하는 부분을 추출하여 개략 구성을 나타내는 블록도, 도 9는 상기 도 8에 도시한 회로에서의 DQ 리드 증폭기의 출력 신호와 데이터 레지스터의 출력 신호를 전환하는 판독 데이터 전환 회로의 구성예를 나타내는 회로도이다.

이 제3 실시 형태는 레이트 라이트 동작에 있어서, 다음의 라이트 커맨드보다 이전에 리드 커맨드가 제공되며, 이것이 어드레스 레지스터에 보존된 아직 실제로 메모리셀에의 기입이 끝나지 않은 어드레스와 일치한 경우에 메모리셀에서의 데이터가 아니라, 입력 데이터 레지스터(4)로부터의 데이터를 직접 판독하도록 구성한 것이다.

즉, 도 6에 도시한 바와 같이 도 1에 도시한 회로에 어드레스의 정합성 판정기(coherency detector ; 14)와 판독 데이터 전환 회로 SW1, SW2를 설치하고 있다. 상기 정합성 판정기(14)는 어드레스 버퍼(5)에 입력된 어드레스, 어드레스 레지스터(3)에 래치되어 있는 어드레스, 입력 데이터 레지스터(4)에 래치되어 있는 기입 데이터, 및 커맨드 디코더 및 컨트롤러(2)로부터 공급되는 제어 신호를 받아서, 상기 판독 데이터 전환 회로 SW1, SW2를 온/오프 제어하는 신호(어드레스의 일치를 검출하는 신호) WDRD를 출력하는 것이다. 상기 판독 데이터 전환 회로 SW1은 I/O 제어 회로(10)와 데이터 출력 버퍼(13) 간에 접속되며, 상기 판독 데이터 전환 회로 SW2는 상기 I/O 제어 회로(10)와 입력 데이터 레지스터(4) 간에 접속되어 있다. 다른 구성은 상기 도 1에 도시한 회로와 동일하므로, 동일 부분에 동일 부호를 붙여서 그 상세한 설명은 생략한다.

상기 정합성 판정기(14)는 예를 들면 도 7a와 도 7b에 도시한 바와 같이 구성되어 있다. 도 7a에 도시하는 예에서는, 제1 판정 회로(제1 Checker; 31)와 제2 판정 회로(제2 Checker; 32)를 포함하고 있다. 제1 판정 회로(31)에는 입력 데이터 레지스터(4)에 래치되어 있는 기입 데이터가 공급되며, 커맨드 디코더 및 컨트롤러(2)로부터 공급되는 제어 신호에 의해서 제어된다. 제2 판정 회로(32)에는 상기 제1 판정 회로(31)의 출력 신호, 어드레스 버퍼(5)에 입력된 어드레스 신호 및 어드레스 레지스터(3)에 래치되어 있는 어드레스 신호가 각각 공급되며 판독 데이터 전환 회로 SW1, SW2를 온/오프 제어하는 신호 WDRD를 출력한다.

또한, 도 7b에 도시하는 예에서는 상기 정합성 판정기(14)는 레지스터 회로(Register ; 33)와 판정 회로(Checker ; 32)를 포함하고 있다. 레지스터 회로(33)에는 커맨드 디코더 및 컨트롤러(2)로부터 출력되는 제어 신호가 공급된다. 판정 회로(32)에는 상기 레지스터 회로(33)의 출력 신호, 어드레스 버퍼(5)에 입력된 어드레스 신호 및 어드레스 레지스터(3)에 래치되어 있는 어드레스 신호가 각각 공급되며, 판독 데이터 전환 회로 SW1, SW2를 온/오프 제어하는 신호 WDRD를 출력하도록 되어 있다.

상기 도 6, 도 7a, 및 도 7b에 도시한 정합성 판정기(14)는, 다음 라이트 커맨드보다 이전에 리드 커맨드가 제공되며, 이것이 어드레스 레지스터(3)에 보존된 아직 실제로 메모리셀로의 기입이 끝나지 않은 어드레스와 일치한 경우에 메모리셀에의 액세스를 차단하고, 입력 데이터 레지스터(4)에 보존되어 있는 데이터를 판독함으로써 데이터의 정합성을 유지하는 것이다.

도 8은 상기 도 6에 도시한 FCRAM에서의 데이터 기입 및 판독에 관계하는 메모리 코어부와 그 주변의 일부를 추출하여 상세하게 나타낸 것으로, DDR-SDRAM을 예로 들고 있다. 이 도 8은 도 2에 대응하는 회로로, 기본적으로는 동일 구성이므로, 동일 부분에 동일 부호를 붙여서 그 상세한 설명은 생략한다. 즉, 어드레스의 정합성 판정기(14)의 출력 신호 WDRD에 의해 DQ 리드 증폭기(102)의 출력 신호를 차단하고, 입력 데이터 레지스터(4)에 래치되어 있는 데이터를 출력하도록 하고 있다.

상기 판독 데이터 전환 회로는 예를 들면 도 9에 도시한 바와 같이 스위치 회로 SW7, SW8, 멀티플렉서(MUX; 133), NAND 게이트(134), NOR 게이트(135), P 채널형 MOS 트랜지스터(버퍼 트랜지스터; 136) 및 N 채널형 MOS 트랜지스터(버퍼 트랜지스터; 137) 등으로 구성되어 있다. 상기 멀티플렉서(133)의 한쪽 입력단에는 스위치 회로 SW7을 통하여 DQ 리드 증폭기(102)의 출력단이 접속되며, 다른쪽 입력단에는 스위치 회로 SW8을 통하여 입력 데이터 레지스터(4)의 내부 노드가 접속(신호 WDIN이 공급)된다. 이들 스위치 회로 SW7, SW8은 상기 정합성 판정기(14)로부터 출력되는 어드레스의 일치를 검출하는 신호 WDRD에서 온/오프 제어된다. 어드레스의 일치가 검출되었을 때는 스위치 회로 SW8이 온, 스위치 회로 SW7이 오프가 되어 데이터 레지스터에 래치된 데이터가 선택되며, 불일치 시에는 스위치 회로 SW7이 온, 스위치 회로 SW8이 오프가 되어 DQ 리드 증폭기(102)의 출력 신호가 선택된다.

상기 멀티플렉서(133)의 출력단(감지 노드 bRD)는 NAND 게이트(134)의 한쪽 입력단 및 NOR 게이트(135)의 한쪽 입력단에 접속된다. 상기 NAND 게이트(134)의 다른쪽 입력단에는 신호가 공급되며, 상기 NOR 게이트(135)의 다른쪽 입력단에는 신호 RDP가 공급된다. 상기 신호, RDP는 MOS 트랜지스터(136, 137)를 감지 노드 bRD의 레벨에 따라서 선택적으로 온/오프 제어하거나 모두 오프 상태로 하여 판독 데이터선 RD에서 분리하는지를 결정하는 신호이다. 상기 NAND 게이트(134)의 출력 신호는 MOS 트랜지스터(136)의 게이트에 공급되며, 이 MOS 트랜지스터(136)의 소스는 전원에 접속된다. 상기 NOR 게이트(135)의 출력 신호는 MOS 트랜지스터(137)의 게이트에 공급되며, 이 MOS 트랜지스터(137)의 드레인은 상기 MOS 트랜지스터(136)의 드레인에 소스는 접지점에 각각 접속된다. 그리고, 상기 MOS 트랜지스터(136, 137)의 드레인 공통 접속점에서 판독 데이터선 RD에 데이터를 출력하도록 되어 있다.

상기한 바와 같은 구성에 있어서, 어드레스의 정합성 판정기(14)로 일치가 검출되지 않을 때는 스위치 회로 SW7이 온, 스위치 회로 SW8이 오프 상태가 되며, DQ 리드 증폭기(102)의 출력 신호가 멀티플렉서(133)를 통하여 감지 노드 bRD에 전송되며, NAND 게이트(134)와 NOR 게이트(135)로 MOS 트랜지스터(136, 137)가 각각 온/오프 제어됨으로써, 메모리셀 MC에서 판독된 데이터가 판독 데이터선 RD에 출력된다.

한편, 정합성 판정기(14)에서 일치가 검출되면, DQ 리드 증폭기(102)를 활성화시켜서 메모리셀 MC에서 판독한 데이터를 전송한 데이터선쌍 MDQ,를 감지하는 신호 CMA를 오프로 한다. 이것에 의해서, 스위치 회로 SW7이 오프, 스위치 회로 SW8이 온 상태가 되며, 입력 데이터 레지스터(4)의 내부 노드의 데이터(신호 WDIN)가 멀티플렉서(133)를 통하여 감지 노드 bRD에 전송되고, NAND 게이트(134)와 NOR 게이트(135)로 MOS 트랜지스터(136, 137)가 각각 온/오프 제어됨으로써 입력 데이터 레지스터(4)로부터 판독된 데이터가 판독 데이터선 RD으로 출력된다.

이와 같이, 감지 노드 bRD에서 데이터선쌍 MDQ,의 감지 결과와 입력 데이터 레지스터(4)에 래치된 데이터가 멀티플렉스된다. 그리고, 레이트 라이트 동작에 있어서, 다음 라이트 커맨드보다 전에 리드 커맨드가 제공되며, 이것이 어드레스 레지스터에 보존된 아직 실제로 메모리셀에의 기입이 끝나지 않은 어드레스와 일치한 경우에, 메모리셀 MC에서의 데이터가 아니라, 입력 데이터 레지스터(4)로부터의 데이터를 직접 판독할 수 있다.

또한, 상기한 바와 같이 구성하면, 제1, 제2 실시 형태에 비하여 데이터 패스가 길어지지만, 어디까지나 통상의 리드 동작에서의 데이터 패스와 동일하고, 이 동작으로 액세스 타임이 율속되지는 않는다.

도 10 및 도 11은 각각, 상기 도 8에 도시한 회로에서의 DQ 리드 증폭기(102)와 판독 데이터 전환 회로의 다른 구성예를 나타내는 회로도이다.

도 10에 도시하는 회로는 P 채널형 MOS 트랜지스터(141 ∼ 147), N 채널형 MOS 트랜지스터(148 ∼ 154), AND 게이트(155), 인버터(156, 157), NAND게이트(158) 및 NOR 게이트(159)를 포함하여 구성되어 있다. 상기 MOS 트랜지스터(141, 142)의 전류 통로의 일단에는 각각 데이터선쌍 MDQ,가 접속되며, 게이트에는 데이터선쌍 MDQ,의 감지 인에이블 신호 QSEo가 공급된다. 상기 MOS 트랜지스터(141)의 전류 통로의 타단에는 MOS 트랜지스터(144, 148)의 드레인 공통 접속점 및 MOS 트랜지스터(145, 149)의 게이트가 각각 접속된다. 상기 MOS 트랜지스터(142)의 전류 통로의 타단에는 MOS 트랜지스터(145, 149)의 드레인 공통 접속점, MOS 트랜지스터(144, 148)의 게이트 및 인버터(156)의 입력단이 각각 접속된다. 상기 MOS 트랜지스터(144, 145)의 소스와 전원 간에는 MOS 트랜지스터(143)의 전류 통로가 접속되며, 이 MOS 트랜지스터(143)의 게이트에는 신호가 공급된다. 상기 MOS 트랜지스터(148, 149)의 소스와 접지점 간에는 MOS 트랜지스터(150)의 전류 통로가 접속되며, 이 MOS 트랜지스터(150)의 게이트에는 신호 QSE가 공급된다. 상기 AND 게이트(155)의 한쪽 입력단에는 상기 감지 인에이블 신호 QSEo가 공급되며, 다른쪽의 입력단에는 어드레스의 정합성 판정기(14)로부터 출력되는 어드레스의 일치를 검출하는 신호가 공급되며, 출력 신호 QSE가 상기 MOS 트랜지스터(150)의 게이트에 공급됨과 함께, 그 반전 신호가 상기 MOS 트랜지스터(143)의 게이트에 공급된다.

상기 인버터(156)의 출력단에는 MOS 트랜지스터(151)의 게이트가 접속되며, 이 MOS 트랜지스터(151)의 드레인은 감지 노드 bRD에 소스는 접지점에 각각 접속된다. 상기 감지 노드 bRD와 전원 간에는 MOS 트랜지스터(146)의 전류 통로가 접속되며, 이 MOS 트랜지스터(146)의 게이트에는 상기 AND 게이트(155)의 출력 신호 QSE가 공급된다. 또한, 상기 감지 노드 bRD와 접지점 간에는 MOS 트랜지스터(152, 153)의 전류 통로가 직렬 접속되며, MOS 트랜지스터(152)의 게이트에는 어드레스의 일치를 검출하는 신호 WDRD가 MOS 트랜지스터(153)의 게이트에는 내부 노드의 신호 WDIN이 각각 공급된다.

인버터(157)의 입력단은 상기 감지 노드 bRD에 접속되며 출력단은 NAND 게이트(158)의 한쪽 입력단 및 NOR 게이트(159)의 한쪽 입력단에 접속된다. 상기 NAND 게이트(158)의 다른쪽 입력단에는 신호가 공급되며, NOR 게이트(159)의 다른쪽 입력단에는 신호 RDP가 공급된다. 상기 NAND 게이트(158)의 출력단에는 MOS 트랜지스터(버퍼 트랜지스터 ; 147)의 게이트가 접속되고, 이 MOS 트랜지스터(147)의 소스는 전원에 접속된다. 상기 NOR 게이트(159)의 출력단에는 MOS 트랜지스터(버퍼 트랜지스터 ; 154)의 게이트가 접속되어, 이 MOS 트랜지스터(154)의 드레인은 MOS 트랜지스터(147)의 드레인에 소스는 접지점에 각각 접속된다. 그리고, 상기 MOS 트랜지스터(147, 154)의 드레인 공통 접속점에 접속된 판독 데이터선 RD에 신호를 출력하도록 되어 있다.

상기한 바와 같은 구성에 있어서, 감지 노드 bRD는 정합성 판정기(14)에 의해서 어드레스의 일치가 검출되며, 신호 WDRD가 "H" 레벨, 신호가 "L" 레벨로 하면, 감지 인에이블 신호 SQEo의 레벨에 상관없이 AND 게이트(155)의 출력 신호 QSE가 "L" 레벨(는 "H" 레벨)이 된다. 이에 의해서, MOS 트랜지스터(143,150)가 오프 상태, MOS 트랜지스터(146)가 온 상태가 된다. 이 결과, 인버터(156)의 입력단이 "H" 레벨로 고정되고, 출력단이 "L" 레벨이 되어 MOS 트랜지스터(151)가 오프 상태가 되며, 감지 노드 bRD가 DQ 리드 증폭기(102)로부터 분리된다.

이 때, 감지 노드 bRD는 온 상태에 있는 MOS 트랜지스터(146)에 의해서 "H" 레벨로 프리차지되어, 입력 데이터 레지스터(4)의 내부 노드의 신호 WDIN에 의해서 MOS 트랜지스터(153)가 온/오프 제어됨으로써, 신호 WDIN의 레벨에 따라서 감지 노드 bRD의 프리차지 상태를 유지할지 디스차지할지가 결정된다. 이 감지 노드 bRD의 레벨에 따라서 NAND 게이트(158) 및 NOR 게이트에 MOS 트랜지스터(147, 154)가 선택적으로 구동되며, 데이터 레지스터(102)에 래치된 데이터에 따라서 판독 데이터선 RD가 구동된다.

이에 대하여, 정합성 판정기(14)에 의해서 어드레스의 일치가 검출되지 않을 때는 신호가 "H" 레벨, 신호 WDRD가 "L" 레벨이 되며 감지 인에이블 신호 SQEo가 "H" 레벨이 되면, AND 게이트(155)의 출력 신호 QSE가 "H" 레벨(는 "L" 레벨)이 된다. 이 결과, MOS 트랜지스터(143, 150)가 온 상태, MOS 트랜지스터(146)가 오프 상태가 된다. 이에 의해서, 데이터선쌍 MDQ,의 레벨에 따라서 감지 노드 bRD를 MOS 트랜지스터(151)에서 방전하는지의 여부가 결정된다. 이 감지 노드 bRD의 레벨에 따라서 NAND 게이트(158) 및 NOR 게이트로 MOS 트랜지스터(147, 154)가 선택적으로 구동되며, 메모리셀 MC에서 판독된 데이터에 따라서 판독 데이터선 RD가 구동된다.

도 11에 도시하는 회로는 P 채널형 MOS 트랜지스터(161 ∼ 167), N 채널형 MOS 트랜지스터(168 ∼ 170), 연산 증폭기(171, 172), 인버터(173), NAND 게이트(174) 및 NOR 게이트(175)를 포함하여 구성되어 있다. 상기 MOS 트랜지스터(161 ∼ 163)는 데이터선쌍 MDQ,를 프리차지 및 이퀄라이즈하기 위한 프리차지/이퀄라이즈 회로를 구성하고 있다. 상기 MOS 트랜지스터(161)의 전류 통로는 데이터선 MDQ와 전원 간에 접속되며, 상기 MOS 트랜지스터(162)의 전류 통로는 데이터선와 전원 간에 접속되며, 상기 MOS 트랜지스터(163)의 전류 통로는 데이터선쌍 MDQ,간에 접속되어 있다. 이들 MOS 트랜지스터(161 ∼ 163)의 게이트에는 프리차지 신호 QPR이 공급된다.

연산 증폭기(171)의 반전 입력단(-)에는 상기 데이터선 MDQ가 접속되며 비반전 입력단(+)에는 데이터선 MDQ가 접속되어 있다. 연산 증폭기(172)의 반전 입력단(-)에는 상기 데이터선 MDQ가 접속되며 비반전 입력단(+)에는 데이터선 MDQ가 접속된다. 이들 연산 증폭기(171, 172)에는 내부 노드의 신호이 공급되어 동작이 제어된다. 또한, 상기 MOS 트랜지스터(164)의 전류 통로는 전원과 데이터선간에 접속되며, 이 MOS 트랜지스터(164)의 게이트에는 상기 연산 증폭기(171)의 출력단이 접속된다. 상기 MOS 트랜지스터(165)의 전류 통로는 전원과 데이터선 MDQ 간에 접속되며, 이 MOS 트랜지스터(165)의 게이트에는 상기 연산 증폭기(172)의 출력단이 접속된다.

상기 연산 증폭기(172)의 출력단(감지 노드 bRD)과 접지점 간에는 MOS 트랜지스터(168, 169)의 전류 통로가 직렬 접속되며, MOS 트랜지스터(168)의 게이트에는 어드레스의 정합성 판정기(14)의 출력 신호 WDRD가 MOS 트랜지스터(169)의 게이트에는 입력 데이터 레지스터(4)의 내부 노드의 신호 WDIN이 각각 공급된다. 또한, 상기 연산 증폭기(172)의 출력단과 전원 간에는 MOS 트랜지스터(166)의 전류 통로가 접속되며, 이 MOS 트랜지스터(166)의 게이트에는 상기 프리차지 신호 QPR이 공급된다.

인버터(173)의 입력단은 상기 감지 노드 bRD에 접속되며, 출력단은 NAND 게이트(174)의 한쪽 입력단 및 NOR 게이트(175)의 한쪽 입력단에 접속된다. 상기 NAND 게이트(174)의 다른쪽 입력단에는 신호가 공급되며, NOR 게이트(175)의 다른쪽 입력단에는 신호 RDP가 공급된다. 상기 신호 RDP,는 MOS 트랜지스터(167, 170)를 감지 노드 bRD의 레벨에 따라 선택적으로 온/오프 제어하거나 모두 오프 상태로 하여 판독 데이터선 RD에서 분리하는지를 결정하는 신호이다. 상기 NAND 게이트(174)의 출력단에는 MOS 트랜지스터(버퍼 트랜지스터 ; 167)의 게이트가 접속되며, 이 MOS 트랜지스터(167)의 소스는 전원에 접속된다. 상기 NOR 게이트(175)의 출력단에는 MOS 트랜지스터(버퍼 트랜지스터 ; 170)의 게이트가 접속되며, 이 MOS 트랜지스터(170)의 드레인은 MOS 트랜지스터(167)의 드레인에 소스는 접지점에 각각 접속된다. 그리고, 상기 MOS 트랜지스터(167, 170)의 드레인 공통 접속점에 접속된 판독 데이터선 RD에 신호를 출력하도록 되어 있다.

이러한 구성의 DQ 리드 증폭기(102) 및 판독 데이터 전환 회로에 있어서도,기본적으로는 도 9의 회로와 마찬가지인 동작을 행하여, 레이트 라이트 동작에 있어서, 다음 라이트 커맨드보다 전에 리드 커맨드가 제공되며, 이것이 어드레스 레지스터에 보존된 아직 실제로 메모리셀에의 기입이 끝나지 않은 어드레스와 일치한 경우에 메모리셀 MC에서의 데이터가 아니라 입력 데이터 레지스터(4)로부터의 데이터를 직접 판독할 수 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 어드레스 레지스터의 내용에 기초하여 메모리셀에의 기입을 행하는 경우의 데이터 패스를 단축하여 기입 시의 랜덤 사이클 타임을 고속화할 수 있는 반도체 기억 장치를 제공할 수 있다.

또한, 데이터 레지스터의 패턴 점유 면적을 작게 하여 칩 사이즈를 축소할 수 있는 반도체 기억 장치를 제공할 수 있다.

또한, 개량된 데이터 기입 동작을 갖는 고속 사이클 랜덤 액세스 메모리를 제공할 수 있다.

또한, 고속 사이클 랜덤 액세스 메모리가 개량된 데이터 기입 방법을 제공할 수 있다.

Claims

반도체 기억 장치에 있어서,

메모리 코어부;

상기 메모리 코어부에 설치되며, 기입 대상이 되는 메모리셀의 어드레스를 래치하는 어드레스 레지스터;

상기 메모리 코어부에 설치되며, 상기 메모리셀에 기입하는 데이터를 래치하는 데이터 레지스터; 및

상기 메모리 코어부에 비트선쌍의 배수의 피치로 반복하여 배치되며, 상기 데이터 레지스터에 래치된 기입 데이터에 따라서 데이터선쌍을 구동하는 DQ 라이트 드라이버

를 포함하고,

커맨드의 입력에 의해서 외부로부터 받아들인 기입 데이터를 실제로 메모리셀에 기입하는 타이밍을, 다음 커맨드가 설정된 타이밍에서부터 개시하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 커맨드는 각 랜덤 사이클 타임에 대하여 1회의 입력으로 리드/라이트를 규정하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 데이터선쌍과 상기 비트선쌍 간에 설치되며 컬럼 선택선의 레벨에 응답하여 온/오프 제어되는 I/O 게이트; 및 상기 어드레스 레지스터에 래치되어 있는 컬럼 어드레스 신호를 디코드하여 상기 컬럼 선택선을 선택적으로 구동하는 컬럼 디코더를 더 포함하고,

커맨드의 입력에 응답하여 기입 데이터를 상기 데이터 레지스터에 전송하여 래치하고, 다음 클럭 사이클의 커맨드의 입력에 응답하여 상기 DQ 라이트 드라이버를 동작시켜서 상기 데이터 레지스터에 래치되어 있는 기입 데이터에 따라 상기 데이터선쌍을 구동하고, 계속해서 상기 I/O 게이트를 온하여 상기 데이터선쌍의 데이터를 비트선쌍을 통하여 메모리셀에 기입하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 커맨드는 연속하는 2개의 클럭 사이클에서 패킷으로서 제공된 제1, 제2 커맨드의 조합으로 동작을 규정하는 반도체 기억 장치.
제4항에 있어서,

상기 데이터선쌍과 상기 비트선쌍 간에 설치되며, 컬럼 선택선의 레벨에 응답하여 온/오프 제어되는 I/O 게이트; 및 상기 어드레스 레지스터에 래치되어 있는 컬럼 어드레스 신호를 디코드하여 상기 컬럼 선택선을 선택적으로 구동하는 컬럼 디코더를 더 포함하고,

제1 커맨드의 입력에 응답하여 기입 데이터를 상기 데이터 레지스터에 전송하여 래치하고, 다음 클럭 사이클의 제1 커맨드에 의해 상기 데이터 레지스터에 전송된 기입 데이터를 상기 DQ 라이트 드라이버를 동작시켜서 데이터선쌍에 전송하고, 제2 커맨드의 입력에 응답하여 상기 I/O 게이트를 온하여 상기 데이터선쌍의 데이터를 비트선쌍을 통해 메모리셀에 기입하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서,

메모리 코어부;

상기 메모리 코어부에 설치되며 기입 대상이 되는 메모리셀의 어드레스를 래치하는 어드레스 레지스터;

상기 메모리 코어부에 설치되며 상기 메모리셀에 기입하는 데이터를 래치하는 데이터 레지스터;

상기 메모리 코어부에 설치되며 상기 데이터 레지스터에 래치된 기입 데이터에 따라서 데이터선쌍을 구동하는 DQ 라이트 드라이버;

상기 메모리 코어부에 상기 DQ 라이트 드라이버에 대응하여 설치되며, 상기 데이터선쌍 상에 판독된 판독 데이터를 증폭하는 DQ 리드 증폭기;

입력된 어드레스와, 상기 어드레스 레지스터에 보존된 아직 실제로 메모리셀로의 기입이 끝나지 않은 어드레스가 일치하고 있는지의 여부를 판정하는 정합성 판정기; 및

상기 정합성 판정기의 출력 신호에 응답하여 상기 DQ 리드 증폭기에서 증폭된 판독 데이터와 상기 데이터 레지스터에 래치되어 있는 데이터를 전환하여 판독 데이터선으로 공급하는 전환 회로

를 포함하고,

라이트 커맨드의 입력에 의해서 상기 데이터 레지스터에 래치한 데이터의 메모리셀로의 기입을, 다음 클럭 사이클의 라이트 커맨드의 입력에 응답하여 개시하고,

기입 시에, 다음 라이트 커맨드 이전에 리드 커맨드가 입력되며, 상기 정합성 판정기에서 어드레스의 일치가 검지되었을 때, 상기 데이터선쌍의 감지 동작을 정지하고, 상기 데이터 레지스터에 래치되어 있는 데이터를 상기 전환 회로에서 상기 DQ 리드 증폭기의 증폭 결과 대신에 판독 데이터선쌍으로 전송하여 외부로 출력하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서,

상기 데이터선쌍과 상기 비트선쌍 간에 설치되며, 컬럼 선택선의 레벨에 응답하여 온/오프 제어되는 I/O 게이트; 및 상기 어드레스 레지스터에 래치되어 있는 컬럼 어드레스 신호를 디코드하여 상기 컬럼 선택선을 선택적으로 구동하는 컬럼 디코더를 더 포함하고,

라이트 커맨드의 입력에 응답하여 기입 데이터를 상기 데이터 레지스터에 전송하여 래치하고, 다음 클럭 사이클의 라이트 커맨드에 의해 상기 데이터 레지스터에 전송된 기입 데이터를 상기 DQ 라이트 드라이버를 동작시켜서 상기 데이터선쌍에 전송하고, 컬럼 어드레스 래치 커맨드의 입력에 응답하여 컬럼 선택선을 구동함으로써 상기 I/O 게이트를 온하여 상기 데이터선쌍의 데이터를 비트선쌍을 통하여 메모리셀에 기입하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 DQ 리드 증폭기, 상기 DQ 라이트 드라이버 및 상기 데이터 레지스터는 상기 비트선쌍의 피치의 배수의 피치로 형성되는 것을 특징으로 하는 반도체 기억 장치.
고속 사이클 랜덤 액세스 메모리에 있어서,

동작 타이밍의 기준이 되는 클럭 신호가 외부로부터 공급되는 클럭 버퍼;

제어 신호 및 커맨드가 입력되며, 커맨드를 해독하여, 해독 결과와 상기 제어 신호에 기초하여 각 회로의 동작을 제어하는 커맨드 디코더 및 컨트롤러;

어드레스 신호가 공급되며, 상기 클럭 버퍼로부터 공급되는 클럭 신호에 응답하여 로우 어드레스 신호와 컬럼 어드레스 신호를 출력하는 어드레스 버퍼;

상기 어드레스 버퍼에 접속되며 지연 기입의 대상이 되는 메모리셀의 어드레스 정보를 보유하는 어드레스 레지스터;

메모리셀이 배치된 메모리셀 어레이;

상기 어드레스 버퍼로부터 공급되는 로우 어드레스 신호를 디코드하여, 상기 메모리셀 어레이 중 메모리셀의 로우를 선택하는 로우 디코더;

상기 어드레스 버퍼로부터 공급되는 컬럼 어드레스 신호를 디코드하여, 상기 메모리셀 어레이 중 메모리셀의 컬럼을 지정하는 컬럼 디코더;

상기 메모리셀로의 기입 데이터, 혹은 상기 메모리셀로부터의 판독 데이터를 감지 및 증폭하여 전송하는 감지 증폭기 및 I/O 게이트;

데이터의 입출력을 제어하는 I/O 제어 회로;

데이터 핀에 입력된 기입 데이터가 입력되는 데이터 입력 버퍼 -상기 데이터 입력 버퍼에 입력된 기입 데이터는, 상기 I/O 제어 회로, 및 감지 증폭기 및 I/O 게이트를 경유하여 메모리셀 어레이 중 선택된 메모리셀에 공급됨-;

상기 데이터 입력 버퍼에 접속되며, 지연 기입의 대상이 되는 메모리셀의 기입 데이터 정보를 보유하는 입력 데이터 레지스터;

상기 메모리셀 어레이 중 선택된 메모리셀에서 판독한 데이터가 상기 감지 증폭기 및 I/O 게이트, 및 상기 I/O 제어 회로를 경유하여 공급되는 데이터 출력 버퍼 -상기 데이터 출력 버퍼는 상기 데이터 핀으로부터 판독 데이터를 출력함-; 및

상기 클럭 버퍼의 출력 신호 및 상기 커맨드 디코더 및 컨트롤러의 출력 신호가 공급되고, 상기 로우 디코더, 상기 컬럼 디코더, 상기 입력 데이터 레지스터, 상기 I/O 제어 회로, 상기 데이터 입력 버퍼, 및 상기 데이터 출력 버퍼를 각각 제어하는 제어 신호를 발생하는 제어 신호 발생기

를 포함하고,

상기 메모리셀 어레이, 상기 어드레스 레지스터, 상기 로우 디코더, 상기 컬럼 디코더, 상기 감지 증폭기 및 I/O 게이트, 및 상기 I/O 제어 회로는 각각 메모리 코어부에 배치되며,

상기 클럭 버퍼, 상기 커맨드 디코더 및 컨트롤러, 상기 어드레스 버퍼, 상기 제어 신호 발생기, 상기 데이터 입력 버퍼, 및 상기 데이터 출력 버퍼는 각각 상기 메모리 코어부 주변에 배치되는 것을 특징으로 하는 고속 사이클 랜덤 액세스 메모리.
제9항에 있어서, 상기 I/O 제어 회로는 DQ 리드 증폭기와 DQ 라이트 드라이버를 포함하고, 상기 메모리셀 어레이에 근접하여 배치되는 것을 특징으로 하는 고속 사이클 랜덤 액세스 메모리.
제10항에 있어서, 상기 입력 데이터 레지스터는 상기 DQ 리드 증폭기, 상기 DQ 라이트 드라이버, 및 상기 메모리셀 어레이에 근접하여 배치되는 것을 특징으로 하는 고속 사이클 랜덤 액세스 메모리.
제11항에 있어서, 상기 데이터 입력 버퍼에 공급된 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환 회로; 상기 직렬/병렬 변환 회로로부터 출력되는 병렬 데이터를 상기 입력 데이터 레지스터로 전송하는 기입 데이터선; 상기 DQ 리드 증폭기로부터 출력되는 병렬 데이터가 공급되는 판독 데이터선; 및 상기 판독 데이터선에 공급된 병렬 데이터를 직렬 데이터로 변환하여 상기 데이터 출력 버퍼로 전송하는 병렬/직렬 변환 회로를 더 포함하는 것을 특징으로 하는 고속 사이클 랜덤액세스 메모리.
제12항에 있어서,

상기 어드레스 버퍼에 입력된 어드레스 신호와, 상기 어드레스 레지스터에 보존된 아직 실제로 메모리셀에의 기입이 끝나지 않은 어드레스 신호가 일치하고 있는지의 여부를 판정하는 정합성 판정기; 및 상기 정합성 판정기의 출력 신호에 응답하여, 상기 DQ 리드 증폭기에서 증폭된 판독 데이터와 상기 입력 데이터 레지스터에 래치되어 있는 기입 데이터를 전환하여 상기 판독 데이터선에 공급하는 전환 회로를 더 포함하고,

기입 시에, 다음 라이트 커맨드 이전에 리드 커맨드가 입력되며, 상기 정합성 판정기에서 어드레스 신호의 일치가 검지되었을 때, 상기 데이터선쌍의 감지 동작을 정지하고, 상기 입력 데이터 레지스터에 래치되어 있는 데이터를 상기 전환 회로에서 상기 DQ 리드 증폭기의 증폭 결과 대신에 판독 데이터선쌍에 전송하여 외부로 출력하는 것을 특징으로 하는 고속 사이클 랜덤 액세스 메모리.
제13항에 있어서, 상기 정합성 판정기는, 상기 입력 데이터 레지스터의 출력 신호가 공급되며, 상기 커맨드 디코더 및 컨트롤러에 의해서 제어되는 제1 판정 회로; 및 상기 제1 판정 회로의 출력 신호, 상기 어드레스 버퍼의 출력 신호 및 상기 어드레스 레지스터의 출력 신호가 각각 공급되며, 상기 전환 회로를 온/오프 제어하는 신호를 출력하는 제2 판정 회로를 포함하는 것을 특징으로 하는 고속 사이클랜덤 액세스 메모리.
제13항에 있어서, 상기 정합성 판정기는, 상기 커맨드 디코더 및 컨트롤러(2)의 출력 신호가 공급되는 레지스터 회로; 및 상기 레지스터 회로의 출력 신호, 상기 어드레스 버퍼의 출력 신호, 및 상기 어드레스 레지스터의 출력 신호가 각각 공급되며, 상기 전환 회로를 온/오프 제어하는 신호를 출력하는 판정 회로를 포함하는 것을 특징으로 하는 고속 사이클 랜덤 액세스 메모리.
고속 사이클 랜덤 액세스 메모리의 데이터 기입 방법에 있어서,

외부에서 데이터 핀에 입력된 직렬 데이터를 데이터 입력 버퍼로 공급하고, 직렬/병렬 변환 회로에서 병렬 데이터로 변환한 후, 기입 데이터선을 경유하여 DQ 라이트 드라이버에 인접하여 설치된 입력 데이터 레지스터로 전송하는 스텝, 및

다음 라이트 사이클에서 메모리셀에 데이터를 기입할 때, 이전의 라이트 사이클에서 상기 입력 데이터 레지스터에 래치된 데이터를, 상기 DQ 라이트 드라이버, 데이터선쌍, I/O 게이트, 및 비트선쌍을 경유하여 메모리 셀로 기입하는 스텝

을 포함하는 것을 특징으로 하는 데이터 기입 방법.
고속 사이클 랜덤 액세스 메모리의 데이터 기입 방법에 있어서,

제1 커맨드로서의 라이트 커맨드와, 제2 커맨드로서의 컬럼 어드레스 래치 커맨드를 하나의 패킷으로 하여 제공하는 스텝,

상기 라이트 커맨드와 상기 컬럼 어드레스 래치 커맨드를 2개의 연속된 클럭 신호에 동기하여 받아들이는 스텝,

상기 라이트 커맨드의 입력에 의해서 라이트 게이트 펄스를 발생하고, DQ 라이트 드라이버를 활성화하여, 입력 데이터 레지스터의 내부 노드의 내용에 따라서 데이터선쌍을 구동하는 스텝, 및

상기 컬럼 어드레스 래치 커맨드의 입력에 의해서 컬럼 선택선을 선택하고, I/O 게이트를 온하여 상기 데이터선쌍 상의 데이터를 비트선쌍에 전송하여 메모리셀에 기입하는 스텝

을 포함하는 것을 특징으로 하는 데이터 기입 방법.
제1항에 있어서, 상기 데이터 레지스터는, 기입 데이터가 입력되는 클럭드 인버터(clocked inverter) -이 클럭드 인버터는 컬럼 선택선을 선택하는 동작이 종료된 후에 레이트 라이트 동작(late write operation)의 종료에 동기하여 천이(transition)하는 신호에 응답하여 동작함- 와, 상기 클럭드 인버터의 출력 신호를 래치하고 래치된 기입 데이터에 대응하는 신호를 출력하는 래치 회로와, 상기 래치 회로의 출력 신호를 반전시켜 상기 기입 데이터에 대응하는 신호의 반전 신호를 출력하는 인버터를 포함하는 반도체 기억 장치.
제1항에 있어서, 각각의 상기 DQ 라이트 드라이버는,

상기 데이터 레지스터에 래치된 기입 데이터에 대응하는 신호 및 라이트 게이트 펄스가 공급되는 제1 AND 게이트;

상기 데이터 레지스터에 래치된 기입 데이터에 대응하는 신호의 반전 신호 및 상기 라이트 게이트 펄스가 공급되는 제2 AND 게이트;

상기 제1 AND 게이트의 출력 신호 및 데이터선쌍의 이퀄라이즈 신호가 공급되는 제1 NOR 게이트;

전류 패스(current path) 및 게이트를 갖는 제1 도전형의 제1 MOS 트랜지스터 -상기 전류 패스의 일단은 전원에 접속되고, 상기 전류 패스의 타단은 상기 데이터선쌍 중 하나의 데이터선에 접속되고, 상기 게이트에는 상기 제1 NOR 게이트의 출력 신호가 공급됨-;

상기 제2 AND 게이트의 출력 신호 및 상기 이퀄라이즈 신호가 공급되는 제2 NOR 게이트;

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제2 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속되고, 상기 전류 패스의 타단은 상기 데이터선쌍 중 다른 하나의 데이터선에 접속되고, 상기 게이트에는 상기 제2 NOR 게이트의 출력 신호가 공급됨-;

상기 라이트 게이트 펄스의 반전 신호 및 상기 데이터 레지스터에 래치된 상기 기입 데이터에 대응하는 신호의 반전 신호가 공급되는 제3 NOR 게이트;

전류 패스 및 게이트를 갖는 제2 도전형의 제3 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 데이터선쌍 중 하나의 데이터선에 접속되고, 상기 전류 패스의 타단은 접지점(ground node)에 접속되고, 상기 게이트에는 상기 제3 NOR 게이트의 출력 신호가 공급됨-;

상기 라이트 게이트 펄스의 반전 신호 및 상기 데이터 레지스터에 래치된 상기 기입 데이터에 대응하는 신호가 공급되는 제4 NOR 게이트;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제4 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 데이터선쌍 중 다른 하나의 데이터선에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속되고, 상기 게이트에는 상기 제4 NOR 게이트의 출력 신호가 공급됨-; 및

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제5 MOS 트랜지스터 -상기 전류 패스는 상기 데이터선쌍의 데이터선들 사이에 접속되고, 상기 게이트에는 상기 이퀄라이즈 신호가 공급됨-

를 포함하는 반도체 기억 장치.
제1항에 있어서, 상기 DQ 라이트 드라이버들에 대응하여 상기 메모리 코어부에 구비되어, 상기 데이터선쌍 상에 판독된 판독 데이터를 증폭하는, DQ 리드 증폭기들을 더 포함하는 반도체 기억 장치.
제20항에 있어서, 각각의 상기 DQ 리드 증폭기는,

전류 패스 및 게이트를 갖는 제1 도전형의 제1 MOS 트랜지스터 -상기 전류 패스의 일단은 데이터선쌍 중 하나의 데이터선에 접속되고, 상기 게이트에는 상기 데이터선쌍의 감지 인에이블 신호(sense enable signal)가 공급됨-;

전류 패스 및 게이트를 갖는 제2 도전형의 제2 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 데이터선쌍 중 다른 하나의 데이터선에 접속되고, 상기 게이트에는 상기 감지 인에이블 신호가 공급됨-;

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제3 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제1 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 게이트는 상기 제2 MOS 트랜지스터의 전류 패스의 타단에 접속됨-;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제4 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제1 MOS 트랜지스터의 전류 패스의 상기 타단에 접속되고, 상기 게이트는 상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 접속됨-;

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제5 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 접속되고, 상기 게이트는 상기 제1 MOS 트랜지스터의 전류 패스의 상기 타단에 접속됨-;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제6 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 접속되고, 상기 게이트는 상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 접속됨-;

상기 감지 인에이블 신호 및 어드레스의 일치를 검출하는 신호가 공급되는 AND 게이트;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제7 MOS 트랜지스터 -상기 전류 패스의 일단은 접지점에 접속되고, 상기 전류 패스의 타단은 상기 제4 및 제6 MOS 트랜지스터의 전류 패스의 타단들에 접속되고, 상기 게이트에는 상기 AND 게이트의 출력 신호가 공급됨-;

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제8 MOS 트랜지스터 -상기 전류 패스의 일단은 전원에 접속되고, 상기 전류 패스의 타단은 상기 제3 및 제5 MOS 트랜지스터의 전류 패스의 타단들에 접속되고, 상기 게이트에는 상기 AND 게이트의 출력 신호의 반전 신호가 공급됨-; 및

상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 입력단이 접속되어 있는 제1 인버터

를 포함하는 반도체 기억 장치.
제21항에 있어서, 상기 DQ 리드 증폭기들 중 하나의 출력 신호와 상기 데이터 레지스터의 출력 신호를 전환(switch)하는 판독 데이터 전환 회로를 더 포함하는 반도체 기억 장치.
제22항에 있어서, 상기 판독 데이터 전환 회로는,

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제9 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속되고, 상기 게이트에는 상기 AND 게이트의 출력 신호가 공급됨-;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제10 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제9 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속되고, 상기 게이트는 상기 제1 인버터의 출력단에 접속됨-;

상기 제9 MOS 트랜지스터의 전류 패스의 상기 타단에 입력단이 접속되어 있는 제2 인버터;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제11 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제2 인버터의 상기 입력단에 접속되고, 상기 게이트에는 어드레스의 일치를 검출하는 신호의 반전 신호가 공급됨-; 및

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제12 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제11 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속되고, 상기 게이트에는 상기 데이터 레지스터의 내부 노드의 신호가 공급됨-

를 포함하는 반도체 기억 장치.
제23항에 있어서,

전류 패스를 갖는 상기 제1 도전형의 제13 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속됨-;

전류 패스를 갖는 상기 제2 도전형의 제14 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제13 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속됨-;

상기 제2 인버터의 출력 신호 및 제어 신호를 수신하여, 상기 제13 MOS 트랜지스터의 온/오프 상태를 제어하는 NAND 게이트; 및

상기 제2 인버터의 출력 신호의 반전 신호 및 상기 제어 신호의 반전 신호를 수신하여, 상기 제14 MOS 트랜지스터의 온/오프 상태를 제어하는 NOR 게이트

를 더 포함하는 반도체 기억 장치.
제20항에 있어서, 각각의 상기 DQ 리드 증폭기는,

상기 데이터선쌍을 프리차지하는 프리차지 회로;

반전 입력단 및 비반전 입력단을 갖는 제1 연산 증폭기 -상기 반전 입력단은 상기 데이터선쌍 중 하나의 데이터선에 접속되고, 상기 비반전 입력단은 상기 데이터선쌍 중 다른 하나의 데이터선에 접속됨-;

반전 입력단 및 비반전 입력단을 갖는 제2 연산 증폭기 -상기 반전 입력단은 상기 데이터선쌍 중 상기 다른 하나의 데이터선에 접속되고, 상기 비반전 입력단은 상기 데이터선쌍 중 상기 하나의 데이터선에 접속됨-;

전류 패스 및 게이트를 갖는 제1 도전형의 제1 MOS 트랜지스터 -상기 전류 패스의 일단은 전원에 접속되고, 상기 전류 패스의 타단은 상기 데이터선쌍 중 상기 다른 하나의 데이터선에 접속되고, 상기 게이트는 상기 제1 연산 증폭기의 출력단에 접속됨-; 및

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제2 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속되고, 상기 전류 패스의 타단은 상기 데이터선쌍 중 상기 하나의 데이터선에 접속되고, 상기 게이트는 상기 제2 연산 증폭기의 출력단에 접속됨-

를 포함하는 반도체 기억 장치.
제25항에 있어서, 상기 DQ 리드 증폭기들 중 하나의 출력 신호와 상기 데이터 레지스터의 출력 신호를 전환하는 판독 데이터 전환 회로를 더 포함하는 반도체 기억 장치.
제26항에 있어서, 상기 판독 데이터 전환 회로는,

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제3 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속되고, 상기 게이트에는 상기 프리차지 회로의 프리차지 신호가 공급됨-;

상기 제3 MOS 트랜지스터의 전류 패스의 타단에 입력단이 접속되어 있는 인버터;

전류 패스 및 게이트를 갖는 제2 도전형의 제4 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 인버터의 입력단에 접속되고, 상기 게이트에는 어드레스의 일치를 검출하는 신호의 반전 신호가 공급됨-; 및

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제5 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제4 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 접지점에 접속되고, 상기 게이트에는 상기 데이터 레지스터의 내부 노드의 신호가 공급됨-

를 포함하는 반도체 기억 장치.
제27항에 있어서,

전류 패스를 갖는 상기 제1 도전형의 제6 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속됨-;

전류 패스를 갖는 상기 제2 도전형의 제7 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제6 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속됨-;

상기 인버터의 출력 신호 및 제어 신호를 수신하여, 상기 제6 MOS 트랜지스터의 온/오프 상태를 제어하는 NAND 게이트; 및

상기 인버터의 출력 신호 및 상기 제어 신호의 반전 신호를 수신하여, 상기 제7 MOS 트랜지스터의 온/오프 상태를 제어하는 NOR 게이트

를 더 포함하는 반도체 기억 장치.
제6항에 있어서, 각각의 상기 데이터 레지스터는, 기입 데이터가 입력되는 클럭드 인버터 -이 클럭드 인버터는 컬럼 선택선을 선택하는 동작이 종료된 후에 레이트 라이트 동작의 종료에 동기하여 천이하는 신호에 응답하여 동작함- 와, 상기 클럭드 인버터의 출력 신호를 래치하고 래치된 기입 데이터에 대응하는 신호를 출력하는 래치 회로와, 상기 래치 회로의 출력 신호를 반전시켜 상기 기입 데이터에 대응하는 신호의 반전 신호를 출력하는 인버터를 포함하는 반도체 기억 장치.
제6항에 있어서, 각각의 상기 DQ 라이트 드라이버는,

상기 데이터 레지스터에 래치된 기입 데이터에 대응하는 신호 및 라이트 게이트 펄스가 공급되는 제1 AND 게이트;

상기 데이터 레지스터에 래치된 기입 데이터에 대응하는 신호의 반전 신호 및 상기 라이트 게이트 펄스가 공급되는 제2 AND 게이트;

상기 제1 AND 게이트의 출력 신호 및 데이터선쌍의 이퀄라이즈 신호가 공급되는 제1 NOR 게이트;

전류 패스 및 게이트를 갖는 제1 도전형의 제1 MOS 트랜지스터 -상기 전류 패스의 일단은 전원에 접속되고, 상기 전류 패스의 타단은 상기 데이터선쌍 중 하나의 데이터선에 접속되고, 상기 게이트에는 상기 제1 NOR 게이트의 출력 신호가 공급됨-;

상기 제2 AND 게이트의 출력 신호 및 상기 이퀄라이즈 신호가 공급되는 제2 NOR 게이트;

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제2 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속되고, 상기 전류 패스의 타단은 상기 데이터선쌍 중 다른 하나의 데이터선에 접속되고, 상기 게이트에는 상기 제2 NOR 게이트의 출력 신호가 공급됨-;

상기 라이트 게이트 펄스의 반전 신호 및 상기 데이터 레지스터에 래치된 상기 기입 데이터에 대응하는 신호의 반전 신호가 공급되는 제3 NOR 게이트;

전류 패스 및 게이트를 갖는 제2 도전형의 제3 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 데이터선쌍 중 하나의 데이터선에 접속되고, 상기 전류 패스의 타단은 접지점에 접속되고, 상기 게이트에는 상기 제3 NOR 게이트의 출력 신호가 공급됨-;

상기 라이트 게이트 펄스의 반전 신호 및 상기 데이터 레지스터에 래치된 상기 기입 데이터에 대응하는 신호가 공급되는 제4 NOR 게이트;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제4 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 데이터선쌍 중 다른 하나의 데이터선에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속되고, 상기 게이트에는 상기 제4 NOR 게이트의 출력 신호가 공급됨-; 및

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제5 MOS 트랜지스터 -상기 전류 패스는 상기 데이터선쌍의 데이터선들 사이에 접속되고, 상기 게이트에는 상기 이퀄라이즈 신호가 공급됨-

를 포함하는 반도체 기억 장치.
제6항에 있어서, 각각의 상기 DQ 리드 증폭기는,

전류 패스 및 게이트를 갖는 제1 도전형의 제1 MOS 트랜지스터 -상기 전류 패스의 일단은 데이터선쌍 중 하나의 데이터선에 접속되고, 상기 게이트에는 상기 데이터선쌍의 감지 인에이블 신호가 공급됨-;

전류 패스 및 게이트를 갖는 제2 도전형의 제2 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 데이터선쌍 중 다른 하나의 데이터선에 접속되고, 상기 게이트에는 상기 감지 인에이블 신호가 공급됨-;

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제3 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제1 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 게이트는 상기 제2 MOS 트랜지스터의 전류 패스의 타단에 접속됨-;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제4 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제1 MOS 트랜지스터의 전류 패스의 상기 타단에 접속되고, 상기 게이트는 상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 접속됨-;

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제5 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 접속되고, 상기 게이트는 상기 제1 MOS 트랜지스터의 전류 패스의 상기 타단에 접속됨-;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제6 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 접속되고, 상기 게이트는 상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 접속됨-;

상기 감지 인에이블 신호 및 어드레스의 일치를 검출하는 신호가 공급되는 AND 게이트;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제7 MOS 트랜지스터 -상기 전류 패스의 일단은 접지점에 접속되고, 상기 전류 패스의 타단은 상기 제4 및 제6 MOS 트랜지스터의 전류 패스의 타단들에 접속되고, 상기 게이트에는 상기 AND 게이트의 출력 신호가 공급됨-;

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제8 MOS 트랜지스터 -상기 전류 패스의 일단은 전원에 접속되고, 상기 전류 패스의 타단은 상기 제3 및 제5 MOS 트랜지스터의 전류 패스의 타단들에 접속되고, 상기 게이트에는 상기 AND 게이트의 출력 신호의 반전 신호가 공급됨-; 및

상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 입력단이 접속되어 있는 제1 인버터

를 포함하는 반도체 기억 장치.
제6항에 있어서, 상기 전환 회로는,

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제9 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속되고, 상기 게이트에는 상기 AND 게이트의 출력 신호가 공급됨-;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제10 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제9 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속되고, 상기 게이트는 상기 제1 인버터의 출력단에 접속됨-;

상기 제9 MOS 트랜지스터의 전류 패스의 상기 타단에 입력단이 접속되어 있는 제2 인버터;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제11 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제2 인버터의 상기 입력단에 접속되고, 상기 게이트에는 어드레스의 일치를 검출하는 신호의 반전 신호가 공급됨-; 및

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제12 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제11 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속되고, 상기 게이트에는 상기 데이터 레지스터의 내부 노드의 신호가 공급됨-

를 포함하는 반도체 기억 장치.
제32항에 있어서,

전류 패스를 갖는 상기 제1 도전형의 제13 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속됨-;

전류 패스를 갖는 상기 제2 도전형의 제14 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제13 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속됨-;

상기 제2 인버터의 출력 신호 및 제어 신호를 수신하여, 상기 제13 MOS 트랜지스터의 온/오프 상태를 제어하는 NAND 게이트; 및

상기 제2 인버터의 출력 신호의 반전 신호 및 상기 제어 신호의 반전 신호를 수신하여, 상기 제14 MOS 트랜지스터의 온/오프 상태를 제어하는 NOR 게이트

를 더 포함하는 반도체 기억 장치.
제6항에 있어서, 각각의 상기 DQ 리드 증폭기는,

상기 데이터선쌍을 프리차지하는 프리차지 회로;

반전 입력단 및 비반전 입력단을 갖는 제1 연산 증폭기 -상기 반전 입력단은 상기 데이터선쌍 중 하나의 데이터선에 접속되고, 상기 비반전 입력단은 상기 데이터선쌍 중 다른 하나의 데이터선에 접속됨-;

반전 입력단 및 비반전 입력단을 갖는 제2 연산 증폭기 -상기 반전 입력단은 상기 데이터선쌍 중 상기 다른 하나의 데이터선에 접속되고, 상기 비반전 입력단은 상기 데이터선쌍 중 상기 하나의 데이터선에 접속됨-;

전류 패스 및 게이트를 갖는 제1 도전형의 제1 MOS 트랜지스터 -상기 전류 패스의 일단은 전원에 접속되고, 상기 전류 패스의 타단은 상기 데이터선쌍 중 상기 다른 하나의 데이터선에 접속되고, 상기 게이트는 상기 제1 연산 증폭기의 출력단에 접속됨-; 및

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제2 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속되고, 상기 전류 패스의 타단은 상기 데이터선쌍 중 상기 하나의 데이터선에 접속되고, 상기 게이트는 상기 제2 연산 증폭기의 출력단에 접속됨-

를 포함하는 반도체 기억 장치.
제6항에 있어서, 상기 전환 회로는,

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제3 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속되고, 상기 게이트에는 프리차지 회로의 프리차지 신호가 공급됨-;

상기 제3 MOS 트랜지스터의 전류 패스의 타단에 입력단이 접속되어 있는 인버터;

전류 패스 및 게이트를 갖는 제2 도전형의 제4 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 인버터의 입력단에 접속되고, 상기 게이트에는 어드레스의 일치를 검출하는 신호의 반전 신호가 공급됨-; 및

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제5 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제4 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 접지점에 접속되고, 상기 게이트에는 상기 데이터 레지스터의 내부 노드의 신호가 공급됨-

를 포함하는 반도체 기억 장치.
제35항에 있어서,

전류 패스를 갖는 상기 제1 도전형의 제6 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속됨-;

전류 패스를 갖는 상기 제2 도전형의 제7 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제6 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속됨-;

상기 인버터의 출력 신호 및 제어 신호를 수신하여, 상기 제6 MOS 트랜지스터의 온/오프 상태를 제어하는 NAND 게이트; 및

상기 인버터의 출력 신호 및 상기 제어 신호의 반전 신호를 수신하여, 상기 제7 MOS 트랜지스터의 온/오프 상태를 제어하는 NOR 게이트

를 더 포함하는 반도체 기억 장치.
제11항에 있어서, 각각의 상기 입력 데이터 레지스터는, 기입 데이터가 입력되는 클럭드 인버터 -이 클럭드 인버터는 컬럼 선택선을 선택하는 동작이 종료된 후에 레이트 라이트 동작의 종료에 동기하여 천이하는 신호에 응답하여 동작함- 와, 상기 클럭드 인버터의 출력 신호를 래치하고 래치된 기입 데이터에 대응하는 신호를 출력하는 래치 회로와, 상기 래치 회로의 출력 신호를 반전시켜 상기 기입 데이터에 대응하는 신호의 반전 신호를 출력하는 인버터를 포함하는 고속 사이클 랜덤 액세스 메모리.
제10항에 있어서, 상기 DQ 라이트 드라이버는,

상기 데이터 레지스터에 래치된 기입 데이터에 대응하는 신호 및 라이트 게이트 펄스가 공급되는 제1 AND 게이트;

상기 데이터 레지스터에 래치된 기입 데이터에 대응하는 신호의 반전 신호 및 상기 라이트 게이트 펄스가 공급되는 제2 AND 게이트;

상기 제1 AND 게이트의 출력 신호 및 데이터선쌍의 이퀄라이즈 신호가 공급되는 제1 NOR 게이트;

전류 패스 및 게이트를 갖는 제1 도전형의 제1 MOS 트랜지스터 -상기 전류 패스의 일단은 전원에 접속되고, 상기 전류 패스의 타단은 상기 데이터선쌍 중 하나의 데이터선에 접속되고, 상기 게이트에는 상기 제1 NOR 게이트의 출력 신호가 공급됨-;

상기 제2 AND 게이트의 출력 신호 및 상기 이퀄라이즈 신호가 공급되는 제2 NOR 게이트;

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제2 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속되고, 상기 전류 패스의 타단은 상기 데이터선쌍 중 다른 하나의 데이터선에 접속되고, 상기 게이트에는 상기 제2 NOR 게이트의 출력 신호가 공급됨-;

상기 라이트 게이트 펄스의 반전 신호 및 상기 데이터 레지스터에 래치된 상기 기입 데이터에 대응하는 신호의 반전 신호가 공급되는 제3 NOR 게이트;

전류 패스 및 게이트를 갖는 제2 도전형의 제3 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 데이터선쌍 중 하나의 데이터선에 접속되고, 상기 전류 패스의 타단은 접지점에 접속되고, 상기 게이트에는 상기 제3 NOR 게이트의 출력 신호가 공급됨-;

상기 라이트 게이트 펄스의 반전 신호 및 상기 데이터 레지스터에 래치된 상기 기입 데이터에 대응하는 신호가 공급되는 제4 NOR 게이트;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제4 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 데이터선쌍 중 다른 하나의 데이터선에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속되고, 상기 게이트에는 상기 제4 NOR 게이트의 출력 신호가 공급됨-; 및

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제5 MOS 트랜지스터 -상기 전류 패스는 상기 데이터선쌍의 데이터선들 사이에 접속되고, 상기 게이트에는 상기 이퀄라이즈 신호가 공급됨-

를 포함하는 고속 사이클 랜덤 액세스 메모리.
제10항에 있어서, 상기 DQ 리드 증폭기는,

전류 패스 및 게이트를 갖는 제1 도전형의 제1 MOS 트랜지스터 -상기 전류 패스의 일단은 데이터선쌍 중 하나의 데이터선에 접속되고, 상기 게이트에는 상기 데이터선쌍의 감지 인에이블 신호가 공급됨-;

전류 패스 및 게이트를 갖는 제2 도전형의 제2 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 데이터선쌍 중 다른 하나의 데이터선에 접속되고, 상기 게이트에는 상기 감지 인에이블 신호가 공급됨-;

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제3 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제1 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 게이트는 상기 제2 MOS 트랜지스터의 전류 패스의 타단에 접속됨-;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제4 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제1 MOS 트랜지스터의 전류 패스의 상기 타단에 접속되고, 상기 게이트는 상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 접속됨-;

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제5 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 접속되고, 상기 게이트는 상기 제1 MOS 트랜지스터의 전류 패스의 상기 타단에 접속됨-;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제6 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 접속되고, 상기 게이트는 상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 접속됨-;

상기 감지 인에이블 신호 및 어드레스의 일치를 검출하는 신호가 공급되는 AND 게이트;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제7 MOS 트랜지스터 -상기 전류 패스의 일단은 접지점에 접속되고, 상기 전류 패스의 타단은 상기 제4 및 제6 MOS 트랜지스터의 전류 패스의 타단들에 접속되고, 상기 게이트에는 상기 AND 게이트의 출력 신호가 공급됨-;

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제8 MOS 트랜지스터 -상기 전류 패스의 일단은 전원에 접속되고, 상기 전류 패스의 타단은 상기 제3 및 제5 MOS 트랜지스터의 전류 패스의 타단들에 접속되고, 상기 게이트에는 상기 AND 게이트의 출력 신호의 반전 신호가 공급됨-; 및

상기 제2 MOS 트랜지스터의 전류 패스의 상기 타단에 입력단이 접속되어 있는 제1 인버터

를 포함하는 고속 사이클 랜덤 액세스 메모리.
제13항에 있어서, 상기 전환 회로는,

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제9 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속되고, 상기 게이트에는 상기 AND 게이트의 출력 신호가 공급됨-;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제10 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제9 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속되고, 상기 게이트는 상기 제1 인버터의 출력단에 접속됨-;

상기 제9 MOS 트랜지스터의 전류 패스의 상기 타단에 입력단이 접속되어 있는 제2 인버터;

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제11 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제2 인버터의 상기 입력단에 접속되고, 상기 게이트에는 어드레스의 일치를 검출하는 신호의 반전 신호가 공급됨-; 및

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제12 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제11 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속되고, 상기 게이트에는 상기 데이터 레지스터의 내부 노드의 신호가 공급됨-

를 포함하는 고속 사이클 랜덤 액세스 메모리.
제40항에 있어서,

전류 패스를 갖는 상기 제1 도전형의 제13 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속됨-;

전류 패스를 갖는 상기 제2 도전형의 제14 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제13 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속됨-;

상기 제2 인버터의 출력 신호 및 제어 신호를 수신하여, 상기 제13 MOS 트랜지스터의 온/오프 상태를 제어하는 NAND 게이트; 및

상기 제2 인버터의 출력 신호의 반전 신호 및 상기 제어 신호의 반전 신호를 수신하여, 상기 제14 MOS 트랜지스터의 온/오프 상태를 제어하는 NOR 게이트

를 더 포함하는 고속 사이클 랜덤 액세스 메모리.
제41항에 있어서, 상기 DQ 리드 증폭기는,

상기 데이터선쌍을 프리차지하는 프리차지 회로;

반전 입력단 및 비반전 입력단을 갖는 제1 연산 증폭기 -상기 반전 입력단은 상기 데이터선쌍 중 하나의 데이터선에 접속되고, 상기 비반전 입력단은 상기 데이터선쌍 중 다른 하나의 데이터선에 접속됨-;

반전 입력단 및 비반전 입력단을 갖는 제2 연산 증폭기 -상기 반전 입력단은 상기 데이터선쌍 중 상기 다른 하나의 데이터선에 접속되고, 상기 비반전 입력단은 상기 데이터선쌍 중 상기 하나의 데이터선에 접속됨-;

전류 패스 및 게이트를 갖는 제1 도전형의 제1 MOS 트랜지스터 -상기 전류 패스의 일단은 전원에 접속되고, 상기 전류 패스의 타단은 상기 데이터선쌍 중 상기 다른 하나의 데이터선에 접속되고, 상기 게이트는 상기 제1 연산 증폭기의 출력단에 접속됨-; 및

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제2 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속되고, 상기 전류 패스의 타단은 상기 데이터선쌍 중 상기 하나의 데이터선에 접속되고, 상기 게이트는 상기 제2 연산 증폭기의 출력단에 접속됨-

를 포함하는 고속 사이클 램덤 액세스 메모리.
제13항에 있어서, 상기 전환 회로는,

전류 패스 및 게이트를 갖는 상기 제1 도전형의 제3 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속되고, 상기 게이트에는 프리차지 회로의 프리차지 신호가 공급됨-;

상기 제3 MOS 트랜지스터의 전류 패스의 타단에 입력단이 접속되어 있는 인버터;

전류 패스 및 게이트를 갖는 제2 도전형의 제4 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 인버터의 입력단에 접속되고, 상기 게이트에는 어드레스의 일치를 검출하는 신호의 반전 신호가 공급됨-; 및

전류 패스 및 게이트를 갖는 상기 제2 도전형의 제5 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제4 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 접지점에 접속되고, 상기 게이트에는 상기 데이터 레지스터의 내부 노드의 신호가 공급됨-

를 포함하는 고속 사이클 랜덤 액세스 메모리.
제43항에 있어서,

전류 패스를 갖는 상기 제1 도전형의 제6 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 전원에 접속됨-;

전류 패스를 갖는 상기 제2 도전형의 제7 MOS 트랜지스터 -상기 전류 패스의 일단은 상기 제6 MOS 트랜지스터의 전류 패스의 타단에 접속되고, 상기 전류 패스의 타단은 상기 접지점에 접속됨-;

상기 인버터의 출력 신호 및 제어 신호를 수신하여, 상기 제6 MOS 트랜지스터의 온/오프 상태를 제어하는 NAND 게이트; 및

상기 인버터의 출력 신호 및 상기 제어 신호의 반전 신호를 수신하여, 상기 제7 MOS 트랜지스터의 온/오프 상태를 제어하는 NOR 게이트

를 더 포함하는 고속 사이클 랜덤 액세스 메모리.