JPH11317072A - 半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ - Google Patents

半導体メモリシステム及び半導体メモリのアクセス制御方法及び半導体メモリ

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JPH11317072A
JPH11317072A JP10124367A JP12436798A JPH11317072A JP H11317072 A JPH11317072 A JP H11317072A JP 10124367 A JP10124367 A JP 10124367A JP 12436798 A JP12436798 A JP 12436798A JP H11317072 A JPH11317072 A JP H11317072A
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賢二 土田
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Abstract

(57)【要約】 【課題】 格別の付随回路を搭載することなく、チップ
サイズに対するオーバーヘッドを抑制しながら、高速ア
クセスを可能とした半導体メモリシステムを提供する。 【解決手段】 ＳＤＲＡＭ１００は、複数のセルアレイ
ブロックに分割されたメモリセルアレイ１０１、カラム
デコーダ１０２、ロウデコーダ１０３及びセンスアンプ
回路１０５を有する。ＳＤＲＡＭ１００に対して、セル
アレイブロック内を連続アクセスする場合には、第１の
サイクルタイムを持つ第１の動作モードに設定され、離
散的なセルアレイブロック間の連続アクセスの場合には
それより短い第２のサイクルタイムによる第２の動作モ
ードに設定される。隣接セルアレイブロック間の連続ア
クセスの場合には、中間のサイクルタイムを持つ第３の
動作モードに設定される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、高速アクセスを
可能としたＤＲＡＭ等を用いた半導体メモリシステムに
関する。
【０００２】
【従来の技術】ＭＯＳ型半導体記憶装置のうちＤＲＡＭ
は、メモリセルが比較的簡素なため最も高集積化が進
み、現在あらゆるコンピュータ機器の主記憶メモリとし
て利用されている。一方、昨今の急激なマイクロプロセ
ッサ（ＭＰＵ）の性能向上に対応してメモリ性能を向上
させるべく数々の高速データサイクル機能を搭載したＤ
ＲＡＭが提案され、あるいは量産が開始され始めてい
る。その代表例がシステムクロックと同期させて全ての
入出力データをやり取りする、いわゆる同期型のシンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）や、同様の動作ながらク
ロックの両エッジをトリガとしてアクセス可能としたダ
ブル・データ・レートＳＤＲＡＭ（ＤＤＲ−ＳＤＲＡ
Ｍ）等である。更に、プロトコルベースのコマンドによ
り高速にデータ転送が行えるランバスＤＲＡＭ（ＲＤＲ
ＡＭ）（Rambus Inc. 仕様）等が開発されており、従来
の非同期型のＤＲＡＭからこれら同期型ＤＲＡＭへの移
行の流れは将来的には必然なものと言える。
【０００３】このような同期型ＤＲＡＭの特徴は、最大
バンド幅が非常に高速であることにある。例えば、最新
のＳＤＲＡＭでの最大バンド幅としては、１００Ｍｂｐ
ｓが達成されている。将来的なＤＤＲ−ＳＤＲＡＭでは
２００Ｍｂｐｓ、Ｒ−ＤＲＡＭでは８００Ｍｂｐｓに達
すると予想される。但し、このような高バンド幅が実現
可能なのは、メモリ空間の限られた特定の行方向のみの
バーストアクセスに限定されている。すなわち、行アド
レスが変化するいわゆるランダムアクセス時の速度に関
しては、従来の非同期型ＤＲＡＭとほぼ同程度の速度し
か得られていない。
【０００４】この対策として、ＤＲＡＭを主記憶に採用
したコンピュータシステムにおいては、メモリの階層化
が一般的な手法として採用されている。具体的には、Ｄ
ＲＡＭに比べ高速アクセスが可能なＳＲＡＭで構成され
るキャッシュメモリをＭＰＵとＤＲＡＭの間に配置し、
ＤＲＡＭの一部分のデータをＳＲＡＭにキャッシングし
ておく手法である。この場合、ＭＰＵからのメモリアク
セスは高速なキャッシュメモリから行われ、キャッシュ
メモリにキャッシングされていないアドレス空間にアク
セス命令が入った場合、即ちキャッシュミスした場合の
み、ＤＲＡＭからのアクセスを行う。この手法により、
ＭＰＵとＤＲＡＭの速度性能差がある場合においても、
コンピュータシステム性能は大幅に改善されている。
【０００５】但し、キャッシュミスした場合にはＤＲＡ
Ｍからの読み出しが必要で、特にＤＲＡＭメモリ空間の
同一ブロック内の別行アドレスがアクセスされた場合、
ＭＰＵにとって最大の待ち時間が発生してしまう。以
下、この問題をＳＤＲＡＭを例にとって、図１４を参照
して説明する。
【０００６】図１４は、ＳＤＲＡＭの読み出し動作タイ
ミングの一例を示したものである。上述した、メモリの
階層化を採用したコンピュータシステムにおいてキャッ
シュミスが発生し、主記憶としてＳＤＲＡＭからのアク
セスの必要が生ずると、時刻ｔ１においてシステム側か
ら現在の活性化されているアドレスに対するプリチャー
ジを行うべく「プリチャージコマンド（Precharge ）」
が発行される。これに続いて、所定の時間経過後、ＭＰ
Ｕから「アクティベートコマンド（Active）」が発行さ
れ、必要なメモリ空間に相当するバンクが活性化され
る。更に特定の時間経過後、「リードコマンド（Rea
d）」が発行される。このリードコマンドから特定の時
間後の時刻ｔ２から、特定のバースト長のデータがクロ
ックに同期してＳＤＲＡＭより読み出される。ここに示
したように、クロックに同期して連続に読み出される場
合の最大バンド幅は非常に高いものの、キャッシュミス
の場合のランダムアクセスに対する実効的なバンド幅は
著しく低下している。すなわち、ほぼ時刻ｔ１からｔ２
にかけてはデータが読み出されない時間、換言すればＭ
ＰＵ側から見た場合の待ち時間が大きい事がわかる。
【０００７】具体的には、図１４に示したＳＤＲＡＭの
仕様の場合、ランダムアクセスサイクル時の最大バンド
幅は、バーストサイクル時のそれの３６％程度しかな
い。これが今後のコンピュータシステム性能向上のため
のボトルネックとなる可能性が高く、より高速なアクセ
スタイム並びにサイクルタイムを実現した高性能ＤＲＡ
Ｍの要求が高まりつつある。特に、現在の高性能サーバ
マシンを中心とするマルチＭＰＵシステムでは、高速バ
ースト転送のみならず、高速ランダムアクセスの重要性
が高い。更に、将来のリアルタイム動画再生を主目的と
する民生用マルチメディアシステムにおいても、同様の
高速ランダムアクセスが可能なＤＲＡＭが要求されると
思われる。
【０００８】このような要請を背景して、図１５に示し
たような、Enhanced Memory Systems Inc.から発表され
ているEnhanced ＳＤＲＡＭ（ＥＳＤＲＡＭ）や、図１
６に示したような、日本電気株式会社から発表されてい
るVirtual Channel Memory（ＶＣＭ）等が提案されてい
る。
【０００９】
【発明が解決しようとする課題】以上のように、ＳＤＲ
ＡＭやＲＤＲＡＭに代表される高速データサイクルを実
現したＤＲＡＭは、ランダムアクセスが必要となるアク
セスのミスヒット時の待ち時間が大きく、これがシステ
ムの性能向上のボトルネックとなっているという問題点
がある。
【００１０】また、高速アクセスタイム及び高速サイク
ルタイムを実現すべく、大容量のキャッシュメモリを搭
載する図１５及び図１６の方法では、チップサイズに対
するオーバーヘッドが高く、低コスト化が達成され難い
という問題点がある。
【００１１】この発明は、上記事情に鑑みてなされたも
のであり、格別の付随回路を搭載することなく、チップ
サイズに対するオーバーヘッドを抑制しながら、高速ア
クセスを可能とした半導体メモリシステム及び半導体メ
モリのアクセス制御方法を提供することを目的としてい
る。
【００１２】
【課題を解決するための手段】この発明に係る半導体メ
モリシステムは、複数のビット線対と複数のワード線の
各交差部にメモリセルが配列されたメモリセルアレイ、
このメモリセルアレイのメモリセル選択を行うデコーダ
回路、及びメモリセルアレイのメモリセルデータを読み
出すセンスアンプ回路を有する半導体メモリと、この半
導体メモリに対して連続してアクセスする際に連続して
アクセスされるアドレスの順序に応じてサイクルタイム
を変化させるための制御を行う制御装置とを備えたこと
を特徴としている。
【００１３】この発明は特に、半導体メモリのメモリセ
ルアレイが複数のセルアレイブロックに分割されている
場合に、制御装置は、メモリセルアレイの一つのセルア
レイブロック内を連続アクセスする際に第１のサイクル
タイムを持つ第１の動作モードによりアクセス制御を行
い、メモリセルアレイの離散的なセルアレイブロック間
を連続アクセスする際に第１のサイクルタイムより短い
第２のサイクルタイムを持つ第２の動作モードによりア
クセス制御を行うことを特徴とする。
【００１４】更に、半導体メモリのメモリセルアレイが
隣接するセルアレイブロックでセンスアンプ列を共有す
る共有センスアンプ方式を採用している場合には、制御
装置は、メモリセルアレイの隣接するセルアレイブロッ
ク間を連続アクセスする際に第１の動作モードと第２の
動作モードの中間の第３のサイクルタイムを持つ第３の
動作モードによりアクセス制御を行うことを特徴とす
る。
【００１５】更にこの発明は、第３の動作モードが設定
される場合に、以下に列記する特徴を有する。 （ａ）半導体メモリのメモリセルアレイが、隣接するセ
ルアレイブロックがビット線イコライズ回路を内蔵した
センスアンプ列を共有し、且つ第３の動作モードが設定
されたとき、半導体メモリにおいて、先行してアクセス
されるセルアレイブロックのビット線イコライズ動作と
次にアクセスされるセルアレイブロックのワード線活性
化動作が一部並進する。 （ｂ）半導体メモリのメモリセルアレイが、隣接するセ
ルアレイブロックがビット線イコライズ回路を内蔵した
センスアンプ列を共有すると共に、共有されるセンスア
ンプ列と各セルアレイブロックの間に配置されて選択的
に導通制御される転送ゲートを有し、且つ第３の動作モ
ードが設定されたとき、半導体メモリにおいて、転送ゲ
ートの導通制御によって、先行してアクセスされるセル
アレイブロックのビット線イコライズ動作と次にアクセ
スされるセルアレイブロックのワード線活性化動作が一
部並進する。 （ｃ）半導体メモリのメモリセルアレイが、隣接するセ
ルアレイブロックがセンスアンプ列を共有し、共有され
るセンスアンプ列と各セルアレイブロックの間に配置さ
れて選択的に導通制御される転送ゲートを有し、且つセ
ンスアンプ列内及び各セルアレイブロック内にそれぞれ
配置されたビット線イコライズ回路を有し、第３の動作
モードが設定されたとき、半導体メモリにおいて、セン
スアンプ列内に配置されたビット線イコライズ回路が、
各セルアレイブロックに配置されたビット線イコライズ
回路に先行して活性化される。 （ｄ）更に（ｃ）の場合に、センスアンプ列内或いはセ
ルアレイブロック内のビット線イコライズ動作が行われ
ている間、そのセルアレイブロックとセンスアンプ列の
間の転送ゲートは非導通制御される。
【００１６】この発明によると、半導体メモリのアクセ
ス制御において、連続アクセスされるアドレスの順序に
応じてサイクルタイムが異なる複数の動作モードを設定
するという速度制約を導入することにより、キャッシュ
部を搭載することなく、従来のＤＲＡＭ等では得られな
い高速アクセスが可能になる。具体的にＤＲＡＭ等にお
いては、消費電力と速度の点から、メモリセルアレイは
複数のセルアレイブロックに分割される。同一セルアレ
イブロック内を連続アクセスする際には、ワード線活性
化とビット線プリチャージ動作を時系列的に行わなけれ
ばならないから、第１のサイクルタイムを持つ第１の動
作モードによりアクセス制御を行い、独立のセルアレイ
ブロック間を連続アクセスする際には、各セルアレイブ
ロック毎に独立にビット線プリチャージとワード線活性
化が可能であることから、第１のサイクルタイムより短
い第２のサイクルタイムを持つ第２の動作モードにより
アクセス制御を行う。この様なアクセス制御を行えば、
多分割された半導体メモリにおいては、確率的に同一セ
ルアレイブロックに連続アクセスが入る場合は少ないこ
とから、メモリシステム全体の高速化が図られる。
【００１７】更に、共有センスアンプ回路方式を採用し
た場合には、転送ゲートの制御により隣接するサブセル
アレイのワード線活性化とビット線プリチャージを一部
オーバーラップさせることができる。このオーバーラッ
プ動作を利用することにより、隣接するセルアレイブロ
ック間を連続アクセスする際には、第１の動作モードと
第２の動作モードの中間の第３のサイクルタイムを持つ
第３の動作モードによりアクセス制御を行うことができ
る。
【００１８】これにより、隣接するサブセルアレイを連
続アクセスする場合に、離散的なサブセルアレイの連続
アクセスの場合よりは遅いが、サブセルアレイ内部を連
続アクセスする場合よりは高速のサイクルタイムでのア
クセスが可能になる。
【００１９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の実施例による
ＳＤＲＡＭ１００の等価回路構成を示す。メモリセルア
レイ１０１は、ビット線とワード線の各交差部にダイナ
ミック型メモリセルを配列形成して構成される。アドレ
スバッファ１０４は、外部から供給されるアドレスＡＤ
Ｄを取り込み、取り込まれたアドレスをデコードしてメ
モリセルアレイ１０１のカラム及びロウ選択を行うため
に、カラムデコーダ１０２及びロウデコーダ１０３が設
けられている。メモリセルアレイ１０１のデータ読み出
し／書き込みを行うセンスアンプ回路（Ｉ／Ｏゲートを
含む）１０５は、データコントロール回路１０６を介し
てデータバッフア１０７に接続され、データバッファ１
０７により外部とのデータ入出力が行われる。
【００２０】クロック同期によるデータ読み出し／書き
込みを行うために、外部クロックＣＬＫを取り込むため
のクロックバッフア１０８が設けられ、外部からの各種
コマンドを取り込んでデコードするためにコマンドデコ
ーダ１０９が設けられている。これらのクロックバッフ
ァ１０８及びコマンドデコーダ１０９は、クロックイネ
ーブル信号ＣＫＥにより活性化される。デコードされた
コマンドとクロックバッファ１０８から得られるクロッ
クによりデータ読み出し／書き込みのための各種コント
ロール信号を生成するために、コントロール信号発生回
路１１１が設けられている。コントロール信号発生回路
１１１は、メモリセルアレイ１０２を含むコア回路部に
対して、プリチャージ制御、センスアンプ活性化制御等
の各種コントロール信号を生成するものである。モード
レジスタ１１０は、バースト長やアクセス・レイテンシ
ー等の各種動作モードを予め設定するためのもので、こ
のモード設定レジスタ１１０の出力によりコントロール
信号発生回路１１１が制御される。
【００２１】図２（ａ）（ｂ）は、メモリセルアレイ１
０１の構成例を示している。メモリセルアレイ１０１は
図示のように、複数個（図の場合ｎ個）のセルアレイブ
ロック２１に分けられ、各セルアレイブロック２１にそ
れぞれ付随して、図１のセンスアンプ回路１０５を構成
するセンスアンプ列２２が配置されている。特に図２
（ｂ）は、隣接するセルアレイブロック２１でセンスア
ンプ列２２を共有した共有センスアンプ方式を採用した
場合を示している。各セルアレイブロック２１内には、
複数のワード線とこれと交差する複数のビット線対が設
けられ、各交差部にメモリセルが配置される。
【００２２】図３は、図２（ｂ）の共有センスアンプ方
式を採用した場合について、隣接する二つのセルアレイ
ブロック２１ｎ，２１ｍと、これらに共有されるセンス
アンプ２２ｎｍの構成を、一対のビット線について示し
ている。セルアレイブロック２１ｎ，２１ｍには、図示
のように、ワード線ＷＬにより駆動されてビット線Ｂ
Ｌ，ｂＢＬとの間でデータの授受が行われる１トランジ
スタ／１キャパシタ構成のメモリセルＭＣが配列形成さ
れている。左側のセルアレイブロック２１ｎ内のビット
線ＢＬｎ，ｂＢＬｎと、センスアンプ２２ｎｍ内のビッ
ト線ＢＬｎｍ，ｂＢＬｎｍの間には、これらを選択的に
接続するために、それぞれＮＭＯＳトランジスタＱ１，
Ｑ２を介在させて、転送ゲート２３Ｌが構成されてい
る。同様に、右側のセルアレイブロック２１ｍ内のビッ
ト線ＢＬｍ，ｂＢＬｍと、センスアンプ２２ｎｍ内のビ
ット線ＢＬｎｍ，ｂＢＬｎｍの間には、これらを選択的
に接続するために、それぞれＮＭＯＳトランジスタＱ
３，Ｑ４を介在させて、転送ゲート２３Ｒが構成されて
いる。これらの転送ゲート２３Ｌ，２３Ｒの制御によ
り、センスアンプ２２ｎｍはセルアレイブロック２１
ｎ，２１ｍのいずれかに選択的に接続されることにな
る。
【００２３】センスアンプ２２ｎｍは、ＰＭＯＳトラン
ジスタＱ１１，Ｑ１２により構成されたフリップフロッ
プからなる、Ｈレベル側増幅用のＰＭＯＳセンスアンプ
ＳＡ１と、ＮＭＯＳトランジスタＱ１３，Ｑ１４により
構成されたフリップフロップからなる、Ｌレベル側増幅
用のＮＭＯＳセンスアンプＳＡ２とを有する。具体的に
ＰＭＯＳセンスアンプＳＡ１を構成するＰＭＯＳトラン
ジスタＱ１１，Ｑ１２は、ソースが共通に活性化信号Ｓ
ＡＰｎｍが与えられる信号線に接続され、ドレインがそ
れぞれビット線ｂＢＬｎｍ，ＢＬｎｍに接続され、ゲー
トがそれぞれビット線ＢＬｎｍ，ｂＢＬｎｍに接続され
る。同様に、ＮＭＯＳセンスアンプＳＡ２を構成するＮ
ＭＯＳトランジスタＱ１３，Ｑ１４は、ソースが共通に
活性化信号ｂＳＡＮｎｍが与えられる信号線に接続さ
れ、ドレインがそれぞれビット線ｂＢＬｎｍ，ＢＬｎｍ
に接続され、ゲートがそれぞれビット線ＢＬｎｍ，ｂＢ
Ｌｎｍに接続される。
【００２４】センスアンプ２２ｎｍはまた、ビット線Ｂ
Ｌｎｍ，ｂＢＬｎｍをプリチャージ電位ＶＢＬにプリチ
ャージするためのプリチャージ用ＮＭＯＳトランジスタ
Ｑ５，Ｑ６と、イコライズ用ＮＭＯＳトランジスタＱ７
とからなるビット線イコライズ回路２４を有する。プリ
チャージ用ＮＭＯＳトランジスタＱ５，Ｑ６は、ドレイ
ンが共通にプリチャージ電位ＶＢＬが与えられる信号線
に接続され、ソースがそれぞれビット線ｂＢＬｎｍ，Ｂ
Ｌｎｍに接続され、ゲートがイコライズ制御信号ＥＱＬ
ｎｍが与えられる信号線に接続される。イコライズ用Ｎ
ＭＯＳトランジスタＱ７は、ゲートをプリチャージ用Ｎ
ＭＯＳトランジスタＱ５，Ｑ６と共通にして、ビット線
ｂＢＬｎｍ，ＢＬｎｍの間に介挿接続される。
【００２５】図３に示したＳＤＲＡＭのコア回路部は、
従来の汎用ＤＲＡＭに対して特殊な変更は施されていな
いが、共有センスアンプ方式とするために、転送ゲート
２３Ｌ，２３Ｒがそれぞれ配置されている。例えば、外
部アドレス入力によりセルアレイブロック２１ｎが選択
的に活性化される場合には、転送ゲート２３Ｌが導通状
態、転送ゲート２３Ｒが非導通状態に制御され、セルア
レイブロック２１ｎに配設されたメモリセルとセンスア
ンプ２２ｎｍが接続される。この時、非選択状態にある
セルアレイブロック２１ｍは、転送ゲート２３Ｒにより
センスアンプ２２ｎｍから切り離されてプリチャージ状
態にある。この様に構成されたＳＤＲＡＭでのアクセス
動作の実施形態を具体的に以下に説明する。
【００２６】［実施例１］図４及び図５は、実施例１に
よる二つの動作モード１，２のアクセスタイミングを模
式的に表している。二つの動作モード１，２は、前述し
たように複数個に分割されたセルアレイブロック２１の
アクセス順序に依存して、ＳＤＲＡＭ１００を連続的に
活性化する際の活性化の周期として定義されるサイクル
タイムが異なる。図４の動作モード１は、同一のセルア
レイブロック２１（例えば、図２のセルアレイブロック
＜０＞）内の異なるワード線に接続されたメモリセルを
連続アクセスする場合である。この場合は、ワード線活
性化とビット線プリチャージの動作は時系列的に行うこ
とが必要であるから、従来のＳＤＲＡＭとほぼ同一の速
度となる。図４においては、クロックＣＬＫに同期して
発行される活性化コマンドＡＣＴの周期、即ちサイクル
タイムを３クロックサイクルとし、活性化コマンドＡＣ
Ｔからメモリセルデータが読み出されるまでの時間、即
ちアクセスタイムを２クロックサイクルとして、バース
ト長１でデータを読み出す例を示している。
【００２７】なお活性化コマンドＡＣＴとは実際には、
活性化コマンド用端子がＤＲＡＭ１００にあるわけでは
なく、ＳＤＲＡＭ１００に取り込まれるチップセレクト
信号／ＣＳその他の制御信号の予め定められた組み合わ
せにより定義される信号群である。この活性化コマンド
ＡＣＴはコマンドデコーダ１０９によりデコードされ
て、コントロール信号発生回路１１１に送られ、ビット
線プリチャージ、ワード線活性化、センスアンプ活性化
等の一連のコントロール信号が発生されることになる。
【００２８】これに対して、図５の動作モード２は、互
いに独立な、すなわち全く離散的なセルアレイブロック
間、例えば図２に示したセルアレイブロック＜０＞とセ
ルアレイブロック＜３＞との間等で連続してアクセスが
行われる場合を示している。この場合、メモリセルに接
続されるビット線やセンスアンプがアクセス毎に独立な
ため、図４に示した動作モード１のアクセスよりも高速
なサイクルタイムが実現できる。即ち図５では、図４の
場合と同じアクセスタイムで、サイクルタイムを１クロ
ックサイクルとした例を示している。
【００２９】このようにこの実施例１では、連続してア
クセスされるのが同一セルアレイブロック内か或いは離
散的セルアレイブロックかに応じてサイクルタイムを変
化させている。この様な動作モード設定を行えば、離散
的セルアレイブロックの連続アクセスの場合のサイクル
タイムを小さくすることにより、従来のＳＤＲＡＭのよ
うに格別のキャッシュ部を搭載しなくとも、従来のＳＤ
ＲＡＭ以上に高速化が実現可能となる。
【００３０】ＳＤＲＡＭにおいては、消費電力と速度の
両面から、メモリセルアレイは数十から数百のセルアレ
イブロックに分割されることが一般的である。例えば、
現在量産化が開始された６４ＭビットＤＲＡＭにおいて
は、最小セルアレイブロック容量は約１Ｍ程度であるの
で、アレイ分割総数は６４程度になっている。このよう
に非常に分割数が多い場合、確率的に同一セルアレイブ
ロックに連続してアクセスが入る場合は少なく、その結
果上述したような連続してアクセスされるセルアレイブ
ロックに応じてサイクルタイムを変化させた場合、従来
に比べ全体的なシステム性能が高くなる事は容易に予想
される。更に、将来の高集積化によりさらにメモリセル
アレイ分割が進めば、性能向上の度合いはますます高く
なる。
【００３１】［実施例２］実施例２は、先の実施例１で
説明したような連続アクセスの態様に応じてサイクルタ
イムを異ならせる動作を行わせるＳＤＲＡＭにおいて、
特に隣接セルアレイブロック間での連続アクセスの高速
化を実現したものである。この実施例２においては、図
２（ｂ）に示すような、分割されるセルアレイブロック
２１が隣接するもの同士でセンスアンプ列２２を共有す
る共有センスアンプ方式を採用した場合を前提とする。
【００３２】実施例２の動作を説明する前に、実施例１
の制御方式を採用した場合の限界を明らかにする。セル
アレイブロック２１ｎに配置された何れかのメモリセル
のアクセスに連続して、隣接するセルアレイブロック２
１ｍに配設された何れかのメモリセルがアクセスされた
場合を考える。この時、図７に示すように、先ずはじめ
に先行してアクセスしたセルアレイブロック２１ｎをプ
リチャージ状態にする。具体的には、既に選択状態にあ
るセルアレイブロック２１ｎに配設されたワード線ＷＬ
ｎｉを非活性化（ＮＭＯＳメモリセルの場合はワード線
を立ち下げる）し（ｔ１１）、これが完了後、ビット線
イコライズ回路ＥＱＬの制御信号ＥＱＬｎｍを活性化す
る（ｔ１２）。これにより、ビット線対ＢＬｎ，ｂＢＬ
ｎを電気的に短絡しプリチャージ電位ＶＢＬにリセット
する。
【００３３】この一連のプリチャージが完了した後、こ
れに続いてアクセスされるセルアレイブロック２１ｍの
活性化が開始される。具体的には、転送ゲート２３Ｌを
非導通状態に制御するための制御信号ＰＨＩＴＬをＬレ
ベルに遷移させると同時に、ビット線イコライズ回路２
４の制御信号ＥＱＬｎｍもＬレベルに遷移させて、ビッ
ト線ＢＬｎ，ｂＢＬｎをプリチャージ電位ＶＢＬから切
り離す（ｔ１３）。同時に、転送ゲート２３Ｒを導通状
態に設定する信号ＰＨＩＴＲをＨレベルに遷移させた
後、セルアレイブロック２１ｍの中の何れかのメモリセ
ルに接続されたワード線ＷＬｍｉを活性化する（ｔ１
４）。
【００３４】以上のように、隣接するセルアレイブロッ
クを連続的にアクセスする場合に、先行してアクセスさ
れるセルアレイブロックのプリチャージ動作の完了を待
って、次のセルアレイブロックの活性化が時系列的に行
われるとすると、アクセスタイム及びサイクルタイム
は、図４に示した同一セルアレイブロック内の連続アク
セスの場合と同じとなるため、低速なアクセスしか実現
できない。
【００３５】このような隣接セルアレイブロック間での
連続アクセスの場合に、一層の高速化を目指したのが実
施例２である。図６はこの実施例２での動作モード３の
タイミング図を示している。ここでは、アクセスタイム
は、図４及び図５に示す動作モード１，２と同じである
が、サイクルタイムを２クロックサイクルとした動作、
即ち図４に示すセルアレイブロック内での連続的アクセ
スよりも短いサイクルタイムを実現した例を示してい
る。
【００３６】この様なアクセス動作を行う場合の具体的
な動作タイミングを図８に示す。共有センスアンプ方式
を採用した場合に、隣接したセルアレイブロック間の連
続アクセスを、同一セルアレイブロック内の連続アクセ
スの場合よりもサイクルタイムを高速化するため、先行
してアクセスされるセルアレイブロックのプリチャージ
動作と、これに続いてアクセスされるセルアレイブロッ
クのワード線活性化動作とをオーバーラップ（インター
リーブ）させることがキーポイントである。
【００３７】図８は、図３に示す二つの隣接するセルア
レイブロック２１ｎ，２１ｍが連続的にアクセスされる
場合を想定している。セルアレイブロック２１ｎに対す
るアクセスコマンドＡＣＴが発行されると、このセルア
レイブロック２１ｎとセンスアンプ２２ｎｍの間の転送
ゲート２３Ｌが制御信号ＰＨＩＴＬにより非導通状態に
制御される（ｔ２１）。これに続いて、セルアレイブロ
ック２１ｍの何れかのワード線ＷＬｎｉが選択され活性
化される（ｔ２２）。ワード線の活性化が完了し、セル
データがビット線ＢＬｎ，ｂＢＬｎに読み出されると、
制御信号ＰＨＩＴＬ，ＰＨＩＴＲによりそれぞれ転送ゲ
ート２３Ｌ，２３Ｒが導通状態，非導通状態に制御され
る（ｔ２３）。これにより、セルアレイブロック２１ｎ
のメモリセルからの微小データはセンスアンプ２２ｎｍ
に転送され、ここで検知増幅される。
【００３８】その後、カラムアドレスに従いカラム選択
信号ＣＳＬｉが活性化され、センスアンプ２２ｎｍで増
幅された信号はチップ外部に読み出される（ｔ２４）。
一方、この一連の動作と並進して、セルアレイブロック
２１ｍの活性化コマンドＡＣＴが発行されると、セルア
レイブロック２１ｎの動作に関わらず、セルアレイブロ
ック２１ｍの中の何れかのワード線ＷＬｍｉが活性化さ
れる（ｔ２６）。これは、共有センスアンプ方式を用い
ていて、セルアレイブロック２１ｎがアクセスされてい
る間、セルアレイブロック２１ｍが転送ゲート２３Ｒに
よりセンスアンプ２２ｎｍから切断されていることによ
り可能となる。
【００３９】セルアレイブロック２１ｎから読み出され
たセルデータがセンスアンプ２２ｎｍにより所定の電圧
までリストアされると、セルアレイブロック２１ｎのプ
リチャージ動作に移行する。具体的には、メモリセルの
ワード線ＷＬｎｉが非活性化され（ｔ２５）、これに続
いて制御信号ＥＱＬｎｍが活性化される（ｔ２６）。こ
れにより、セルアレイブロック２１ｎのビット線ＢＬ
ｎ，ｂＢＬｎ並びにセンスアンプ２２ｎｍのビット線Ｂ
Ｌｎｍ，ｂＢＬｎｍが所定の電圧にプリチャージされ
る。図８の場合、このセルアレイブロック２１ｎのプリ
チャージ動作と、セルアレイブロック２１ｍのワード線
ＷＬｍｉの活性化開始が同じタイミングである。そし
て、セルアレイブロック２１ｍのビット線ＢＬｍ，ｂＢ
Ｌｍにセルデータが読み出されたことを待って、制御信
号ＰＨＩＴＬ，ＰＨＩＴＲを遷移させて転送ゲート２３
Ｌ，２３Ｒを切り替える（ｔ２７）。
【００４０】これにより、隣接する２つのセルアレイブ
ロック２１ｎ，２１ｍ間のセルデータをセンスアンプ２
２ｎｍで衝突させることなく、隣接セルアレイブロック
間のオーバーラップ動作が可能となる。即ち、共有セン
スアンプ回路方式を持ち、隣接する２つのセルアレイブ
ロック間で連続的にアクセスされる場合に、同一セルア
レイブロック内の連続アクセスの場合よりも高速化する
ことが可能となる。以上から、主としてコスト重視の観
点から共有センスアンプ方式を採用した場合にも、通常
の共有センスアンプ方式での速度的な制約を軽減するこ
とが可能となり、性能とコストの更なる両立が実現され
る。
【００４１】この発明が適用されるＳＤＲＡＭ１００
は、前述のように内部構成は従来と変わらず、アクセス
の態様に応じた動作が可能である。具体的にこの様な動
作モード制御は、図９に示すように、アクセス要求を出
すマイクロプロセッサ２０１と、このマイクロプロセッ
サ２０１からのアクセス要求に応答してＳＤＲＡＭ１０
０をアクセスするメモリコントローラＬＳＩ２０２とを
備えたメモリシステムにおいて行われる。前述した各実
施例１，２の動作モード１，２，３は、マイクロプロセ
ッサ２０１の中でソフトウェアにより決定され、各動作
モードに応じてサイクルタイムの異なる活性化コマンド
ＡＣＴが発行されることになる。
【００４２】図１０は、マイクロプロセッサ２０１によ
る動作モード設定のアルゴリズムを示す。動作モード設
定に際してはまず、アクセスしようとするＳＤＲＡＭの
アドレスデータを監視する（Ｓ１）。ＳＤＲＡＭ内のセ
ルアレイブロックに対するアドレス割り当ては予め判っ
ているから、そのアドレス割り当てに基づいて、アクセ
スしようとするアドレスが一つのセルアレイブロックの
内部を連続的にアクセスするものか否かを判定する（Ｓ
２）。ＹＥＳであれば、サイクルタイムの最も長い第１
の動作モード１に設定する（Ｓ４）。ＮＯであれば、更
に隣接するセルアレイブロックを連続アクセスするもの
か否かを判定する（Ｓ３）。その判定結果がＮＯであれ
ば、連続アクセスは離散的なセルアレイブロックに対す
るものであるから、サイクルタイムが最も短い動作モー
ド２に設定し（Ｓ５）、ＹＥＳであれば、中間のサイク
ルタイムである動作モード３に設定する（Ｓ６）。
【００４３】この様にしてマイクロプロセッサ２０１
は、ＳＤＲＡＭアクセスの動作モードに応じて前述のよ
うに活性化コマンドＡＣＴを発行するクロックサイクル
を決定することができる。
【００４４】［実施例３］実施例３は、先の実施例に比
べて、共有センスアンプ回路方式での隣接するセルアレ
イブロックのアクセスのインターリーブ動作を更に深く
する。その様な深いインターリーブ動作を行うために
は、ＳＤＲＡＭのコア回路部の構成を変更することが必
要である。図３に対してこの実施例３を適用する場合の
コア回路構成を図１１に示す。図３と異なるのは、セン
スアンプ２２ｎｍ内にビット線イコライズ回路２４1 を
設けると同時に、各セルアレイブロック２１ｎ，２１ｍ
内にも、同様の構成のビット線イコライズ回路２４2 ，
２４3 を配置していることである。
【００４５】図１２はこの実施例３の動作タイミングを
示した図である。この実施例３では、共有センスアンプ
２２ｎｍに配置されたビット線ＢＬｎｍ，ｂＢＬｎｍの
イコライズ動作と、セルアレイブロック２１ｎ，２１ｍ
内のイコライズ動作とが独立に行われる。これは、隣接
するセルアレイブロック２１ｎ，２１ｍ間に連続的にア
クセスが発生した場合の高速化のために、出来るだけ高
速に共有センスアンプ２２ｎｍのビット線対ＢＬｎｍ，
ｂＢＬｎｍをイコライズし、このイコライズ動作とオー
バーラップ動作しているこれに続いてアクセスされるセ
ルアレイブロックからの読み出しのための準備を行うた
めである。
【００４６】これにより、ワード線ＷＬｎｉの非活性化
が完了してからの動作が前提となるビット線イコライズ
動作（信号ＥＱＬｎの立ち上がりで起動される）と、次
サイクルでメモリセルからの微小信号を検知増幅する必
要のあるセンスアンプ２２ｎｍのビット線ＢＬｎｍ、ｂ
ＢＬｎｍのイコライズ動作（信号ＥＱＬｎｍの立ち上が
りで起動される）を独立に、かつ、ワード線ＷＬｎｉの
非活性化を待たずに先行して行うことが可能となる。
【００４７】具体的に図１２の動作を説明すれば、制御
信号ＰＨＩＴＬ，ＰＨＩＴＲを遷移させて転送ゲート２
３Ｌ，２３Ｒを非導通とし（ｔ２１）、ワード線ＷＬｎ
ｉを立ち上げて、セルアレイブロック２１ｎのメモリセ
ルデータを読み出す（ｔ２２）。そして、カラム選択信
号ＣＳＬｊを立ち上げて、セルアレイブロック２１ｎか
ら読み出したデータを外部に取り出す（ｔ２４）。ここ
までの動作は先の実施例２と基本的に同様である。
【００４８】このセルアレイブロック２１ｎでのデータ
読み出しの間、セルアレイブロック２１ｍでは、イコラ
イズ制御信号ＥＱＬｍがＨであってビット線イコライズ
動作が行われており、このイコライズ動作が終了すると
（ｔ３１）、制御信号ＰＨＩＴＬが立ち下がり、同時に
センスアンプ２３ｎｍのイコライズ制御信号ＥＱＬｎｍ
が立ち上がる（ｔ３２）。即ち、セルアレイブロック２
１ｎ内のワード線ＷＬｎｉが立ち下がるタイミングｔ３
４より前に、転送ゲート２３Ｌが非導通とされ、センス
アンプ２２ｎｍのビット線イコライズが行われる。そし
てセンスアンプ２２ｎｍのビット線イコライズを行って
いる間に、セルアレイブロック２１ｍの選択ワード線Ｗ
Ｌｍｉが立ち上げられる（ｔ３３）。セルアレイブロッ
ク２１ｍのデータ読み出しを行っている間に、次の準備
にために、セルアレイブロック２１ｎ側のビット線イコ
ライズ動作が開始される（ｔ３５）。
【００４９】このように、センスアンプ２２ｎｍのビッ
ト線ＢＬｎｍ、ｂＢＬｎｍの先行イコライズにより、実
施例２の場合よりも、隣接するセルアレイブロックに連
続してアクセスが発生した場合の高速アクセスが可能と
なる。一般的に複数個（例えば、１２８個、２５６個、
５１２個など）のメモリセルが接続されるセルアレイブ
ロック２１ｎ，２１ｍでのビット線対の容量は、センス
アンプ２２ｎｍ内のビット線対ＢＬｎｍ、ｂＢＬｎｍの
容量より数倍から十数倍大きい。このため、セルアレイ
ブロック内でのビット線イコライズの時間は必然的に長
くなる傾向にある。この実施例３のように、プリチャー
ジ動作に入ると直ちに転送ゲートを信号ＰＨＩＴＬを遷
移させて非導通状態に制御して高速にビット線イコライ
ズを行うことにより、次サイクルでの使用の準備を行っ
ておきたいセンスアンプ２２ｎｍのイコライズが、低速
になりがちなセルアレイブロック内のビット線イコライ
ズの影響を受け難くすることが可能となる。
【００５０】以上説明したように、この実施例３による
と、ビット線イコライズ回路２４2，２４3 を各セルア
レイブロック２１ｎ，２１ｍにも分散的に配置し、セン
スアンプ２３ｎｍとセルアレイブロック間の転送ゲート
をそのプリチャージ時に直ちに非導通制御とし、センス
アンプ２３ｎｍのビット線対をセルアレイブロックでの
ビット線対にイコライズに先行させて行うことで、隣接
するセルアレイブロック間に連続してアクセスが発生し
た場合に、高速アクセス並びに高速サイクルが実現でき
る。
【００５１】この実施例では、それぞれＮＭＯＳトラン
ジスタＱ２１〜Ｑ２３，Ｑ３１〜Ｑ３３からなるビット
線イコライズ回路２４2 ，２４3 を設けているため、こ
れらの占有面積分チップサイズが大きくなる。しかし、
ビット線イコライズ回路２４2 を構成するＮＭＯＳトラ
ンジスタＱ２１〜Ｑ２３は、ＮＭＯＳトランジスタＱ
１，Ｑ２と同じウェルに形成することができ、同様にビ
ット線イコライズ回路２４3 を構成するＮＭＯＳトラン
ジスタＱ３１〜Ｑ３３は、ＮＭＯＳトランジスタＱ３，
Ｑ４と同じウェルに形成することができる。従って大幅
な面積増大はない。
【００５２】［実施例４］実施例４は、実施例３の変形
である。実施例４においても、図１１のコア回路構成が
用いられる。実施例４の動作タイミングを図１３に示
す。図１２の動作タイミングと異なる点は、転送ゲート
２３Ｌ，２３Ｒの制御法にある。即ち、図１１のコア回
路では、センスアンプ２２ｎｍのみならず、各セルアレ
イブロック２１ｎ，２１ｍ内にもイコライズ回路２４2
，２４3 が配置されている。そこで図１３の動作にお
いては、サブセルブロック２１ｎ側のイコライズ制御信
号ＥＱＬｎが活性である間は、転送ゲート制御信号ＰＨ
ＩＴＬを非活性に保つ。同様に、サブセルブロック２１
ｍ側のイコライズ制御信号ＥＱＬｍが活性である間は、
転送ゲート制御信号ＰＨＩＴＲを非活性に保つ。
【００５３】このように、転送ゲート２３Ｌ，２３Ｒを
通常非導通状態として、各セルアレイブロックとセンス
アンプを電気的に非接続としても、ビット線イコライズ
回路が活性であればビット線対が電気的にフローティン
グ状態にはならず、ＤＲＡＭ動作に対しては支障がな
い。
【００５４】この手法の採用により、転送ゲート制御信
号ＰＨＩＴＬ，ＰＨＩＴＲの遷移回数を少なくする事が
でき、この制御信号線の充放電に伴う消費電力を低減す
ることが可能となる。転送ゲートの制御法以外の動作
は、実施例３と同様であるので詳細な動作説明は省略す
る。
【００５５】この実施例によると、無用な充放電動作を
回避することにより、消費電力削減が図られる。以上、
この発明の実施例を説明したが、この発明は上述した各
実施例に限定されるものではなく、その主旨を逸脱しな
い範囲で種々変形して実施することができる。また、特
にＳＤＲＡＭを中心に説明してきたが、この発明はＳＤ
ＲＡＭに限らず、共有センスアンプ方式を採用した通常
のＤＲＡＭ、ＦＲＡＭ、ＰＲＯＭ等、他の半導体メモリ
に同様に適用可能である。
【００５６】
【発明の効果】以上述べたようにこの発明によれば、従
来の汎用ＤＲＡＭに対してレジスタ回路等を付加するこ
となく、キャッシュミス時に発生するＭＰＵのウエイト
サイクルを可能な限り小さくすることが可能な高速サイ
クルタイムのＤＲＡＭ等の半導体メモリシステムを実現
できる。特に、アクセスされるメモリセルが配置された
セルアレイブロックの順番により、アクセスのサイクル
時間が異なるという時間制約を導入することで、レジス
タ回路等の導入が不要となる。これにより、チップサイ
ズに対するオーバーヘッドが抑制可能となり、性能とコ
ストを両立可能な付加価値の高いＤＲＡＭを提供でき
る。
【００５７】更に、半導体メモリが共有センスアンプ回
路方式を導入した構成を持つ場合に、隣接する２つのセ
ルアレイブロック間で連続的にアクセスされる場合は、
先行してアクセスされるセルアレイブロックのプリチャ
ージ動作とこれに続いてアクセスされるセルアレイブロ
ックのワード線活性化を並行して行うインターリーブ動
作を適用することにより、アクセス時間制約を高速化す
ることが可能となる。これにより、主としてコスト重視
の観点から共有センスアンプ方式を採用した場合にも、
速度的な制約を軽減することが可能となり、性能とコス
トの更なる両立が実現される。
【図面の簡単な説明】
【図１】この発明が適用されるＳＤＲＡＭの等価回路を
示す。
【図２】同ＳＤＲＡＭのメモリセルアレイの分割構成を
示す。
【図３】共有センスアンプ方式をの場合のメモリセルア
レイのより具体的な構成を示す。
【図４】この発明の実施例１によるセルアレイブロック
内の連続アクセスを行う場合の動作モード１のタイミン
グ図である。
【図５】同実施例１による離散的セルアレイブロック間
の連続アクセスを行う場合の動作モード２のタイミング
図である。
【図６】この発明の実施例２による隣接セルアレイブロ
ック間の連続アクセスを行う場合の動作モード３のタイ
ミング図である。
【図７】隣接セルアレイブロック間の連続アクセスを行
う場合の通常の動作タイミング図である。
【図８】実施例２による動作モード３での具体的な動作
タイミング図である。
【図９】この発明が適用される半導体メモリシステムの
構成を示す。
【図１０】同メモリシステムにおけるＤＲＡＭ動作モー
ド設定のアルゴリズムを示す。
【図１１】この発明の実施例３におけるＳＤＲＡＭの要
部構成を示す。
【図１２】同実施例３でのアクセス動作タイミングを示
す。
【図１３】図１２の動作を変形したアクセス動作タイミ
ングを示す。
【図１４】従来のＳＤＲＡＭの動作タイミングを示す。
【図１５】ＤＲＡＭの高速アクセス化の従来の一手法を
示す。
【図１６】ＤＲＡＭの高速アクセス化の従来の他の手法
を示す。
【符号の説明】
１００…ＳＤＲＡＭ、１０１…メモリセルアレイ、１０
２…カラムデコーダ、１０３…ロウデコーダ、１０４…
アドレスバッファ、１０５…センスアンプ・Ｉ／Ｏゲー
ト、１０６…データコントロール回路、１０７…データ
バッファ、１０８…クロックバッファ、１０９…コマン
ドデコーダ、１１１…コントロール信号発生回路、２１
…セルアレイブロック、２２…センスアンプ列、２３…
転送ゲート、２４…ビット線イコライズ回路。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数のビット線対と複数のワード線の各
    交差部にメモリセルが配列されたメモリセルアレイ、こ
    のメモリセルアレイのメモリセル選択を行うデコーダ回
    路、及びメモリセルアレイのメモリセルデータを読み出
    すセンスアンプ回路を有する半導体メモリと、 この半導体メモリに対して連続してアクセスする際に連
    続してアクセスされるアドレスの順序に応じてサイクル
    タイムを変化させるための制御を行う制御装置と、を備
    えたことを特徴とする半導体メモリシステム。
  2. 【請求項２】 前記半導体メモリのメモリセルアレイ
    は、複数のセルアレイブロックに分割され、 前記制御装置は、前記メモリセルアレイの一つのセルア
    レイブロック内を連続アクセスする際に第１のサイクル
    タイムを持つ第１の動作モードによりアクセス制御を行
    い、前記メモリセルアレイの離散的なセルアレイブロッ
    ク間を連続アクセスする際に前記第１のサイクルタイム
    より短い第２のサイクルタイムを持つ第２の動作モード
    によりアクセス制御を行うことを特徴とする請求項１記
    載の半導体メモリシステム。
  3. 【請求項３】 前記制御装置は、前記メモリセルアレイ
    の隣接するセルアレイブロック間を連続アクセスする際
    に前記第１の動作モードと第２の動作モードの中間の第
    ３のサイクルタイムを持つ第３の動作モードによりアク
    セス制御を行うことを特徴とする請求項２記載の半導体
    メモリシステム。
  4. 【請求項４】 前記半導体メモリは、外部クロックによ
    り同期制御される同期型半導体メモリであることを特徴
    とする請求項１乃至３のいずれかに記載の半導体メモリ
    システム。
  5. 【請求項５】 前記半導体メモリのメモリセルアレイ
    は、隣接するセルアレイブロックがセンスアンプ列を共
    有することを特徴とする請求項２又は３に記載の半導体
    メモリシステム。
  6. 【請求項６】 前記半導体メモリのメモリセルアレイ
    は、隣接するセルアレイブロックがビット線イコライズ
    回路を内蔵したセンスアンプ列を共有し、且つ前記第３
    の動作モードが設定されたとき、前記半導体メモリにお
    いて、先行してアクセスされるセルアレイブロックのビ
    ット線イコライズ動作と次にアクセスされるセルアレイ
    ブロックのワード線活性化動作が一部並進することを特
    徴とする請求項３記載の半導体メモリシステム。
  7. 【請求項７】 前記半導体メモリのメモリセルアレイ
    は、隣接するセルアレイブロックがビット線イコライズ
    回路を内蔵したセンスアンプ列を共有すると共に、共有
    されるセンスアンプ列と各セルアレイブロックの間に配
    置されて選択的に導通制御される転送ゲートを有し、且
    つ前記第３の動作モードが設定されたとき、前記半導体
    メモリにおいて、前記転送ゲートの導通制御によって、
    先行してアクセスされるセルアレイブロックのビット線
    イコライズ動作と次にアクセスされるセルアレイブロッ
    クのワード線活性化動作が一部並進することを特徴とす
    る請求項３記載の半導体メモリシステム。
  8. 【請求項８】 前記半導体メモリのメモリセルアレイ
    は、隣接するセルアレイブロックがセンスアンプ列を共
    有し、共有されるセンスアンプ列と各セルアレイブロッ
    クの間に配置されて選択的に導通制御される転送ゲート
    を有し、且つ前記センスアンプ列内及び各セルアレイブ
    ロック内にそれぞれ配置されたビット線イコライズ回路
    を有することを特徴とする請求項７記載の半導体メモリ
    システム。
  9. 【請求項９】 前記第３の動作モードが設定されたと
    き、前記半導体メモリにおいて、各セルアレイブロック
    内のビット線イコライズ回路により、隣接するセルアレ
    イブロックの一方のワード線活性化が行われている間、
    他方のビット線イコライズ動作が行われることを特徴と
    する請求項８記載の半導体メモリシステム。
  10. 【請求項１０】 前記セルアレイブロック内のビット線
    イコライズ動作が行われている間、そのセルアレイブロ
    ックとセンスアンプ列の間の転送ゲートは非導通制御さ
    れることを特徴とする請求項９記載の半導体メモリシス
    テム。
  11. 【請求項１１】 複数のビット線対と複数のワード線の
    交差部にメモリセルが配列されたメモリセルアレイ、こ
    のメモリセルアレイのメモリセル選択を行うデコーダ回
    路、及びメモリセルアレイのメモリセルデータを読み出
    すセンスアンプ回路を有する半導体メモリをアクセス制
    御する方法であって、 前記メモリセルアレイに対して連続アクセスする際にア
    ドレスの順序に応じてサイクルタイムが異なる複数の動
    作モードを設定することを特徴とする半導体メモリのア
    クセス制御方法。
  12. 【請求項１２】 前記半導体メモリのメモリセルアレイ
    は、複数のセルアレイブロックに分割され、 前記メモリセルアレイの一つのセルアレイブロック内を
    連続アクセスする際に第１のサイクルタイムをもってア
    クセス制御を行い、前記メモリセルアレイのセルアレイ
    ブロック間を連続アクセスする際に前記第１のサイクル
    タイムより短い第２のサイクルタイムをもってアクセス
    制御を行うことを特徴とする請求項１１記載の半導体メ
    モリのアクセス制御方法。
  13. 【請求項１３】 前記メモリセルアレイの隣接するセル
    アレイブロック間を連続アクセスする際に前記第１のサ
    イクルタイムと第２のサイクルタイムの中間の第３のサ
    イクルタイムをもってアクセス制御を行うことを特徴と
    する請求項１２記載の半導体メモリのアクセス制御方
    法。
  14. 【請求項１４】 複数のビット線対と複数のワード線の
    交差部にメモリセルが配列されたメモリセルアレイと、 このメモリセルアレイのメモリセル選択を行うデコーダ
    回路と、 前記メモリセルアレイのメモリセルデータを読み出すセ
    ンスアンプ回路とを有し、 前記メモリセルアレイに対して連続アクセスする際にア
    ドレスの順序に応じてサイクルタイムが異なる複数の動
    作モードが設定されることを特徴とする半導体メモリ。
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US09/305,752 US5973991A (en) 1998-05-07 1999-05-06 Semiconductor memory capable of successively accessing cell array blocks with a plurality of operation modes having different cycle times
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EP99108592A EP0955639B1 (en) 1998-05-07 1999-05-07 Semiconductor memory system, and access control method for semiconductor memory and semiconductor memory
KR1019990016250A KR100326575B1 (ko) 1998-05-07 1999-05-07 반도체 메모리 시스템 및 반도체 메모리의 액세스 제어 방법및 반도체 메모리
US09/411,373 US6256258B1 (en) 1998-05-07 1999-10-04 Semiconductor memory system, and access control method for semiconductor memory and semiconductor memory
US09/852,037 US6335904B1 (en) 1998-05-07 2001-05-10 Semiconductor memory system, and access control method for semiconductor memory and semiconductor memory
US09/986,658 US6442088B1 (en) 1998-05-07 2001-11-09 Semiconductor memory system, and access control method for semiconductor memory and semiconductor memory

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TW (1) TW409394B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001273764A (ja) * 2000-03-29 2001-10-05 Hitachi Ltd 半導体記憶装置
KR100408466B1 (ko) * 1999-12-13 2003-12-06 가부시끼가이샤 도시바 개량된 데이터 기입 동작을 갖는 고속 사이클 ｒａｍ
JP2004213856A (ja) * 2002-12-27 2004-07-29 Hynix Semiconductor Inc 不揮発性強誘電体メモリを利用したインタリーブ制御装置
US7940589B2 (en) 2007-07-10 2011-05-10 Samsung Electronics Co., Ltd. Bit line sense amplifier of semiconductor memory device and control method thereof
US8930739B2 (en) 2007-11-15 2015-01-06 Samsung Electronics Co., Ltd. Memory controller
JP2017212022A (ja) * 2016-05-20 2017-11-30 株式会社半導体エネルギー研究所 半導体装置、電子部品、および電子機器
JP2019512833A (ja) * 2016-03-10 2019-05-16 マイクロン テクノロジー，インク． セクションの独立による複数のメモリセクション内での並列アクセス技術

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3782227B2 (ja) * 1997-03-11 2006-06-07 株式会社東芝 半導体記憶装置
US6147915A (en) * 1998-04-24 2000-11-14 Fujitsu Limited Semiconductor integrated circuit
US6295231B1 (en) * 1998-07-17 2001-09-25 Kabushiki Kaisha Toshiba High-speed cycle clock-synchronous memory device
JP2000137983A (ja) * 1998-08-26 2000-05-16 Toshiba Corp 半導体記憶装置
JP4043151B2 (ja) * 1998-08-26 2008-02-06 富士通株式会社 高速ランダムアクセス可能なメモリデバイス
US6081477A (en) * 1998-12-03 2000-06-27 Micron Technology, Inc. Write scheme for a double data rate SDRAM
US6044032A (en) * 1998-12-03 2000-03-28 Micron Technology, Inc. Addressing scheme for a double data rate SDRAM
JP4034923B2 (ja) * 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
JP3706772B2 (ja) * 1999-07-12 2005-10-19 富士通株式会社 半導体集積回路
US6191988B1 (en) * 1999-07-22 2001-02-20 International Business Machines Corporation Floating bitline timer allowing a shared equalizer DRAM sense amplifier
JP2001143464A (ja) * 1999-11-11 2001-05-25 Nec Ic Microcomput Syst Ltd 半導体記憶装置
DE19956829A1 (de) * 1999-11-25 2001-06-07 Siemens Ag Speichereinrichtung für Prozessorsysteme
US6373778B1 (en) 2000-01-28 2002-04-16 Mosel Vitelic, Inc. Burst operations in memories
US6191997B1 (en) 2000-03-10 2001-02-20 Mosel Vitelic Inc. Memory burst operations in which address count bits are used as column address bits for one, but not both, of the odd and even columns selected in parallel.
US7088604B2 (en) * 2001-03-15 2006-08-08 Micron Technology, Inc. Multi-bank memory
US6404689B1 (en) * 2001-03-30 2002-06-11 International Business Machines Corporation Method and structure for hiding a refresh operation in a DRAM having an interlocked pipeline
KR100401508B1 (ko) 2001-05-25 2003-10-17 주식회사 하이닉스반도체 램버스 디램의 뱅크 제어회로
US6445611B1 (en) * 2001-09-28 2002-09-03 International Business Machines Corporation Method and arrangement for preconditioning in a destructive read memory
US6791859B2 (en) * 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
US6501695B1 (en) * 2002-01-11 2002-12-31 Lsi Logic Corporation Technique for the reduction of memory access time variation
JP2003233989A (ja) * 2002-02-07 2003-08-22 Fujitsu Ltd 半導体記憶装置及びプリチャージ方法
KR100412142B1 (ko) * 2002-02-26 2003-12-31 주식회사 하이닉스반도체 패킷 전송 방식의 반도체 메모리 장치에서 스페셜 모드를구현하는 회로
US6917552B2 (en) * 2002-03-05 2005-07-12 Renesas Technology Corporation Semiconductor device using high-speed sense amplifier
US6590819B1 (en) * 2002-03-14 2003-07-08 Micron Technology, Inc. Digit line equilibration using time-multiplexed isolation
JP4544808B2 (ja) * 2002-04-09 2010-09-15 富士通セミコンダクター株式会社 半導体記憶装置の制御方法、および半導体記憶装置
JP2003331578A (ja) * 2002-05-14 2003-11-21 Toshiba Corp メモリシステム及びそのデータ書き込み方法
KR100486260B1 (ko) * 2002-09-11 2005-05-03 삼성전자주식회사 동기식 디램의 고주파수 동작을 위한 비트라인 센스앰프구동 제어회로 및 그 구동 제어방법
KR100525460B1 (ko) * 2003-05-23 2005-10-31 (주)실리콘세븐 2개의 메모리 블락 사이에 3개의 센스앰프를 가지며,인출과 기입 동작 구간이 분리되는 리프레쉬 동작을수행하는 에스램 호환 메모리 및 그 구동방법
JP4278438B2 (ja) * 2003-05-27 2009-06-17 三洋電機株式会社 不揮発性半導体記憶装置及びその制御方法
US7215595B2 (en) * 2003-11-26 2007-05-08 Infineon Technologies Ag Memory device and method using a sense amplifier as a cache
US7610433B2 (en) * 2004-02-05 2009-10-27 Research In Motion Limited Memory controller interface
KR100706232B1 (ko) * 2004-07-08 2007-04-11 삼성전자주식회사 결함 셀을 스크린할 수 있는 반도체 메모리 장치 및스크린 방법
JP2006059046A (ja) * 2004-08-19 2006-03-02 Nec Computertechno Ltd メモリの制御方式およびメモリ制御回路
US7203102B2 (en) * 2004-10-27 2007-04-10 Infineon Technologies, Ag Semiconductor memory having tri-state driver device
US7362651B2 (en) * 2006-05-12 2008-04-22 International Business Machines Corporation Using common mode differential data signals of DDR2 SDRAM for control signal transmission
JP4808070B2 (ja) * 2006-05-18 2011-11-02 富士通セミコンダクター株式会社 半導体メモリおよび半導体メモリの動作方法
KR100867636B1 (ko) * 2007-02-13 2008-11-10 엠텍비젼 주식회사 고속 동작이 가능한 스택 뱅크 메모리
US8149643B2 (en) 2008-10-23 2012-04-03 Cypress Semiconductor Corporation Memory device and method
KR101673233B1 (ko) 2010-05-11 2016-11-17 삼성전자주식회사 트랜잭션 분할 장치 및 방법
WO2013033016A1 (en) * 2011-08-30 2013-03-07 Rambus Inc Distributed sub-page selection
US11170841B2 (en) * 2020-02-26 2021-11-09 Micron Technology, Inc. Apparatus with extended digit lines and methods for operating the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4924375A (en) * 1987-10-23 1990-05-08 Chips And Technologies, Inc. Page interleaved memory access
JPH0212541A (ja) * 1988-04-29 1990-01-17 Internatl Business Mach Corp <Ibm> コンピユーテイング・システム及びその動作方法
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5594704A (en) * 1992-04-27 1997-01-14 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
JPH07130175A (ja) * 1993-09-10 1995-05-19 Toshiba Corp 半導体記憶装置
US5438548A (en) * 1993-12-10 1995-08-01 Texas Instruments Incorporated Synchronous memory with reduced power access mode
JPH07326192A (ja) * 1994-05-31 1995-12-12 Toshiba Micro Comput Eng Corp 半導体記憶装置
JP2817679B2 (ja) * 1995-09-20 1998-10-30 日本電気株式会社 半導体メモリ
US5654932A (en) * 1995-10-04 1997-08-05 Cirrus Logic, Inc. Memory devices with selectable access type and methods using the same
JP4084428B2 (ja) * 1996-02-02 2008-04-30 富士通株式会社 半導体記憶装置
US5815463A (en) * 1997-06-12 1998-09-29 Etron Technology, Inc Flexible time write operation
KR100274591B1 (ko) * 1997-07-29 2001-01-15 윤종용 동기형 버스트 매스크 롬 및 그것의 데이터 독출 방법
US5875141A (en) * 1997-08-14 1999-02-23 Micron Technology, Inc. Circuit and method for a memory device with P-channel isolation gates
JPH11162174A (ja) * 1997-11-25 1999-06-18 Mitsubishi Electric Corp 同期型半導体記憶装置
US6275435B1 (en) * 1999-03-31 2001-08-14 Vanguard International Semiconductor Corp. Bi-directional sense amplifier stage for memory datapath

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100408466B1 (ko) * 1999-12-13 2003-12-06 가부시끼가이샤 도시바 개량된 데이터 기입 동작을 갖는 고속 사이클 ｒａｍ
JP2001273764A (ja) * 2000-03-29 2001-10-05 Hitachi Ltd 半導体記憶装置
JP4552258B2 (ja) * 2000-03-29 2010-09-29 エルピーダメモリ株式会社 半導体記憶装置
JP2004213856A (ja) * 2002-12-27 2004-07-29 Hynix Semiconductor Inc 不揮発性強誘電体メモリを利用したインタリーブ制御装置
JP4582757B2 (ja) * 2002-12-27 2010-11-17 株式会社ハイニックスセミコンダクター 不揮発性強誘電体メモリを利用したインタリーブ制御装置
US7940589B2 (en) 2007-07-10 2011-05-10 Samsung Electronics Co., Ltd. Bit line sense amplifier of semiconductor memory device and control method thereof
US8930739B2 (en) 2007-11-15 2015-01-06 Samsung Electronics Co., Ltd. Memory controller
JP2019512833A (ja) * 2016-03-10 2019-05-16 マイクロン テクノロジー，インク． セクションの独立による複数のメモリセクション内での並列アクセス技術
US10770126B2 (en) 2016-03-10 2020-09-08 Micron Technology, Inc. Parallel access techniques within memory sections through section independence
JP2021120916A (ja) * 2016-03-10 2021-08-19 マイクロン テクノロジー，インク． セクションの独立による複数のメモリセクション内での並列アクセス技術
US11501814B2 (en) 2016-03-10 2022-11-15 Micron Technology, Inc. Parallel access techniques within memory sections through section independence
JP2017212022A (ja) * 2016-05-20 2017-11-30 株式会社半導体エネルギー研究所 半導体装置、電子部品、および電子機器

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US6335904B1 (en) 2002-01-01

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