JP2021120916A - セクションの独立による複数のメモリセクション内での並列アクセス技術 - Google Patents

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Abstract

【課題】メモリアレイの複数の独立したセクション内のメモリセルに同時並行的にアクセスして、読み出し／書き込み動作の速度を上げる。【解決手段】メモリセルのセクションを複数有するメモリデバイスにおいて、第一のメモリセルが活性化され、第二のメモリセルが第一のメモリセルから独立していると判断され得る。第二のメモリセルが第一のメモリセルから独立している場合には、第一のメモリセルでの動作が完了する前に第二のメモリセルが活性化され得る。メモリセクションにあるラッチ用ハードウェアが、そのメモリセクションでアドレスをラッチすることで、新たなアドレスが別のセクションへ与えられて第二のメモリセルにアクセスできるようにする。【選択図】図６

Description

［相互参照］
本出願は、「Ｐａｒａｌｌｅｌ Ａｃｃｅｓｓ Ｔｅｃｈｎｉｑｕｅｓ Ｗｉｔｈｉｎ Ｍｅｍｏｒｙ Ｓｅｃｔｉｏｎｓ Ｔｈｒｏｕｇｈ Ｓｅｃｔｉｏｎ Ｉｎｄｅｐｅｎｄｅｎｃｅ」と題して２０１６年３月１０日に出願されたＦａｃｋｅｎｔｈａｌによる米国特許出願第１５／０６６，５７３号に基づく優先権を主張する、「Ｐａｒａｌｌｅｌ Ａｃｃｅｓｓ Ｔｅｃｈｎｉｑｕｅｓ Ｗｉｔｈｉｎ Ｍｅｍｏｒｙ Ｓｅｃｔｉｏｎｓ Ｔｈｒｏｕｇｈ Ｓｅｃｔｉｏｎ Ｉｎｄｅｐｅｎｄｅｎｃｅ」と題して２０１７年３月７日に出願されたＰＣＴ出願第ＰＣＴ／ＵＳ２０１７／０２１１９９号に基づく優先権を主張し、各々は本出願の譲受人に譲渡されたもので、その内容は援用によりここに組み込まれるものとする。
以下の記載は、一般的にメモリデバイスに関し、さらに詳しくは、メモリアレイの複数の独立したセクション内のメモリセルに同時並行的にアクセスする技術に関する。
メモリデバイスはコンピュータ、無線通信装置、カメラ、デジタルディスプレイなどの様々な電子デバイスにおいて情報を記憶するために幅広く用いられている。情報は記憶素子の異なる状態をプログラムすることによって記憶される。例えば、バイナリデバイスには２つの状態があり、これらは通常、論理「１」または論理「０」によって表現される。他のシステムの中には２つよりも多い状態を記憶し得るものもある。記憶された情報にアクセスするために、電子デバイスは記憶素子に記憶された状態を読み取り、または検知することができる。情報を記憶するために、電子デバイスは状態を記憶素子に書き込み、またはプログラムすることができる。
多様なタイプのメモリデバイスがあり、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ等が含まれる。メモリデバイスは、揮発性であってく、又は不揮発性であってもよい。フラッシュメモリ等の不揮発性メモリは外部電源なしでも長期間にわたってデータを記憶することが可能である。ＤＲＡＭ等の揮発性メモリデバイスは外部電源によって定期的にリフレッシュされない限り記憶された状態が時間の経過とともに失われることがある。バイナリ記憶素子は、例えば、充電または放電されるコンデンサを含み得る。充電されたコンデンサは電流が漏れることによって時間の経過とともに放電し、結果として記憶した情報が失われることがある。揮発性メモリのある面がより高速な読み出し又は書き込み速度等の性能優位性を提供し得る一方で、定期的なリフレッシュなしにデータを記憶する能力等の不揮発性メモリのある面は利点になり得る。
ＦｅＲＡＭは揮発性メモリと同様のデバイスアーキテクチャを用いることができるが、強誘電体コンデンサをストレージデバイスとして用いることで不揮発性の特性を持つことができる。そのため、ＦｅＲＡＭデバイスは他の不揮発性及び揮発性のメモリデバイスと比べて優れた性能を持ち得る。強誘電体コンデンサは比較的高い電圧で分極するため、ＦｅＲＡＭデバイスには、メモリセルを分極するために揮発性のＲＡＭのメモリセル（例えば、誘電体コンデンサのＤＲＡＭセル）に印加する電圧よりも高い電圧が印加される。高い電圧になるよう（例えば、チャージポンプを用いて）充電するのには時間がかかるので、そのような高い電圧は、メモリセルの分極にかかる時間が比較的長くなるという結果をもたらし得る。この比較的高い電圧を軽減するために、いくつかのデザインでは、あるメモリセルに関連付けられたプレート電圧をそのメモリセルのディジット線の電圧と反対方向に変動させることができ、それによってセルの動作に用いることのできる分極バイアスを作り出す。しかし、このようにプレート電圧を変動させると１と０が二回に分かれてセルにライトバックをされることとなる。これは論理値の「０」はプレート電圧が高いときに書き込まれ、論理値の「１」はプレート電圧が低いときに書き込まれるからである。また、このような二回に分かれたライトバックは揮発性のＲＡＭと比べてメモリへの書き込みの時間を長くすることがあり、それによってメモリの平均アクセス時間が長くなる。したがって、アクセス時間を短くする技術は、不揮発性のＦｅＲＡＭデバイスの性能を向上させることができる。
本発明の一態様に係る方法は、複数のメモリセルセクションを有するメモリセルバンクを動作させる方法であって、活性化される第一のメモリセルに関連付けられた第一のメモリアドレスと、活性化される第二のメモリセルに関連付けられた第二のメモリアドレスとを特定することと、前記第一のメモリセルに関連付けられた前記第一のメモリアドレスと、前記第二のメモリセルに関連付けられた前記第二のメモリアドレスとをスクランブルすることと、前記第一のメモリアドレスと前記第二のメモリアドレスとをスクランブルすることに少なくとも部分的に基づいて、前記メモリセルバンク内における前記第一のメモリアドレスおよび前記第二のメモリアドレスのセクション位置を決定することであって、前記セクション位置の各々はメモリセルのそれぞれのセクションに対応し、メモリセルの各セクションはそれぞれの複数の行を含む、ことと、前記第一のメモリセルを含む第一のメモリセルセクションのセクションアドレスを、前記第一のメモリセルセクションのプリチャージ動作中にラッチすることと、前記第一のメモリセルを含む前記第一のメモリセルセクションの第一のセクションアドレスと、前記第二のメモリセルを含む第二のメモリセルセクションの第二のセクションアドレスとを、各メモリセルセクションに関連付けられたそれぞれのアドレスデコーダに提供することと、前記第一のセクションアドレスおよび前記第二のセクションアドレスに少なくとも部分的に基づいて、前記第一のメモリセルを活性化することに対する前記第二のメモリセルを活性化するタイミングを特定することと、該特定することに少なくとも部分的に基づいて、前記第一のメモリセルセクションの前記プリチャージ動作中に、前記第二のメモリセルを含む前記第二のメモリセルセクションを活性化することと、を含む。
本開示の実施形態は以下の図を参照して説明される。
図１は、本開示の様々な実施形態にかかる、メモリアレイの独立したセクション内のメモリセルへの同時並行的なアクセスに対応するメモリアレイの例を示す。 図２は、本開示の様々な実施形態にかかる、メモリアレイの独立したセクション内のメモリセルへの同時並行的なアクセスに対応するメモリセルの回路例を示す。 図３は、本開示の様々な実施形態にかかる、強誘電体メモリセルを動作させるヒステリシスのグラフの例を示す。 図４Ａは、本開示の様々な実施形態にかかる、メモリセル動作用の一定のプレート電圧を有するメモリセル内のメモリセル電圧の例のタイミング図を示す。 図４Ｂは、本開示の様々な実施形態にかかる、メモリセル動作用の変動するプレート電圧を有するメモリセル内のメモリセル電圧の例のタイミング図を示す。 図５Ａは、本開示の様々な実施形態にかかる、連続する読み出し動作でアクセスすることができるメモリセクションの例を示す。 図５Ｂは、本開示の様々な実施形態にかかる、連続する読み出し動作でアクセスすることができるメモリセクションの例を示す。 図６は、本開示の様々な実施形態にかかる、メモリセクション及び関連する部分の例を、同時並行的なアクセスのためにメモリセクションを動作させるタイミング図と共に示す。 図７は、本開示の様々な実施形態にかかる、非連続のメモリセクション向けに連続するメモリアドレスをアドレススクランブルする例を示す。 図８は、本開示の様々な実施形態にかかる、メモリアレイの独立したセクション内のメモリセルへの同時並行的なアクセスに対応する強誘電体メモリアレイの例のブロック図を示す。 図９は、本開示の様々な実施形態にかかる、メモリアレイの独立したセクション内のメモリセルへの同時並行的なアクセスに対応する、メモリアレイを含むデバイスのブロック図を示す。 図１０は、本開示の様々な実施形態にかかる、メモリアレイの独立したセクション内のメモリセルへの同時並行的なアクセスの方法を示すフローチャートである。 図１１は、本開示の様々な実施形態にかかる、メモリアレイの独立したセクション内でメモリセルへの同時並行的なアクセスの方法を示すフローチャートである。 図１２は、本開示の様々な実施形態にかかる、メモリアレイの独立したセクション内でメモリセルへの同時並行的なアクセスの方法を示すフローチャートである。
開示される技術は、メモリデバイス内の複数の独立したセクション内のメモリセルへの同時並行的なアクセスを行うメモリセル（例えば強誘電体メモリセル（ハイブリッドＲＡＭ（ＨＲＡＭ）セル））のセクションを複数有するメモリデバイスに関する。いくつかの例では、第一のメモリセルが活性化されてよく、第二のメモリセルは第一のメモリセルから独立していると判断されてよい。第二のメモリセルが第一のメモリセルから独立している場合、第二のメモリセルは第一のメモリセルの動作が終了する前に活性化されてもよい。例えば、第二のメモリセルは第一のメモリセルのプリチャージ動作中に活性化されてもよい。いくつかの例では、第二のメモリセルのあるセクションが、第一のメモリセルのあるセクションと特定の部分（例えば、センスアンプ部）を共有していない場合（例えば、以下にさらに詳しく説明されるように、第一および第二のメモリセルが独立した別々のセクションにある場合）、第二のメモリセルは第一のメモリセルから独立していると判断してよい。いくつかの例では、新しい読み出しアドレスが別のセクションに与えられて第二のメモリセルにアクセスできるようにするため、メモリセクションに、読み出しアドレスをラッチするラッチ用ハードウェアがメモリセクションに設けられていてもよい。特定の例では、第二のメモリセルを活性化するための遅延時間は、第二のメモリセルが第一のメモリセルから独立しているかどうかを基に選択することができる。
上述の本開示の実施形態は、以下で、メモリデバイスの独立した別々のセクション内のメモリセルへの同時並行的なアクセスを行い得るメモリデバイスの観点から更に説明される。そしてハイブリッドメモリの具体的な例が説明される。本開示のこれら実施形態および他の実施形態は、メモリデバイスの独立したセクション内のメモリセルへの同時並行的なアクセスを行い得るメモリデバイスの構成、動作および使用に関する装置略図、システム図とフローチャートによって更に示され、これら装置略図、システム図とフローチャートを参照して更に説明される。
図１は、本開示の様々な実施形態にかかるメモリアレイ１００の例を示す。メモリアレイ１００は、例えば、あるメモリバンク内のメモリセルのあるセクションの一部を表し得る。メモリアレイ１００は複数のメモリセル１０５を有し、これらメモリセル１０５は異なる状態を記憶するようプログラム可能である。メモリセル１０５のそれぞれは論理０と論理１で表される二つの状態が記憶されるようプログラム可能であり得。ある場合には、メモリセル１０５は二つよりも多い論理状態を記憶させるように構成される。一つのメモリセル１０５は、プログラム可能な状態を表す電荷を蓄えるコンデンサが含まれてもよく、例えば、コンデンサが充電されているか放電されているかによって２つの論理状態を表すことができる。ＤＲＡＭアーキテクチャは一般的にこのような構造にすることができ、用いられるコンデンサは線形の電気分極特性を有する誘電材料を含み得る。それに対し、強誘電体メモリセルは誘電材料として強誘電体を用いたコンデンサを含み得る。強誘電材料は非線形の分極特性を有している。強誘電体メモリセル１０５の詳細と利点は以下に説明される。
読出しおよび書込みといった動作は、ワード線１１０とディジット線１１５を適宜活性化することまたは選択することによってメモリセル１０５上で行うことができる。ワード線１１０やディジット線１１５を活性化することまたは選択することは、それぞれの線に電位を印加することを含み得る。ある場合には、ディジット線１１５はビット線と呼ばれることもある。ワード線１１０およびディジット線１１５は導体材料で作成することができる。いくつかの例では、ワード線１１０およびディジット線１１５は金属（例えば、銅、アルミニウム、金、タングステン等）で作成され得る。メモリセル１０５の行はそれぞれ一つのワード線１１０に接続され、メモリセル１０５の列はそれぞれ一つのディジット線１１５に接続されている。ワード線１１０の一つとディジット線１１５の一つを活性化することで、２つの線の交点にある一つのメモリセル１０５はアクセスされ得る。あるワード線１１０とあるディジット線１１５の交点はメモリセルのアドレスと呼ばれることもある。
いくつかのアーキテクチャでは、セルの論理記憶素子（例えば、コンデンサ）はディジット線から選択素子によって電気的に絶縁されていてもよい。ワード線１１０はこの選択素子に接続されていてよく、選択素子を制御してもよい。例えば、この選択素子はトランジスタであってもよく、ワード線１１０はこのトランジスタのゲートに接続されてもよい。ワード線１１０を活性化すると特定のメモリセル１０５のコンデンサとそれに対応するディジット線１１５が電気的に接続する。すると、このディジット線は、メモリセル１０５の読み出しまたは書き込みを行うためにアクセスすることができる。
メモリセル１０５へのアクセスは行デコーダ１２０と列デコーダ１３０を通して制御することができる。例えば、行デコーダ１２０はメモリコントローラ１４０から行アドレスを受け取ることができ、受け取った行アドレスを基に該当するワード線１１０を活性化することができる。同様に、列デコーダ１３０はメモリコントローラ１４０から列アドレスを受け取り、該当するディジット線１１５を活性化する。このように、ワード線１１０とディジット線１１５を活性化することによって、特定のメモリセル１０５がアクセスされ得る。いくつかの例では、ラッチ１４５は、メモリコントローラ１４０からの行アドレスをラッチすることができ、これにより、以下により詳しく説明されるように、メモリコントローラ１４０は、メモリアレイ１００へのアクセスの一部を行う間に、他の独立したメモリアレイへのアクセスの少なくとも一部（例えば、読み出しまたは書き込み動作）を行うことができる。
アクセスされ次第、メモリセル１０５は検知部１２５によって読み出すこと、または検知することができる。メモリセル１０５に記憶された状態を判断するために、検知部１２５は、例えば、該当するディジット線１１５の信号（例えば、電圧）を不図示の基準信号と比較し得る。例えば、ディジット線１１５が基準の電圧よりも高い電圧を有する場合、検知部１２５は、メモリセル１０５に記憶された状態が論理１であると判断することができ、また逆の場合にも同じように判断することができる。検知部１２５は、ラッチングと呼ばれることもある信号の差の検出および増幅のために、様々なトランジスタや増幅器を含み得る。そして、メモリセル１０５の検出された論理状態は列デコーダ１３０を通して出力１３５として出力することができる。いくつかの構造では、二つの隣り合うメモリアレイ１００が共通の検知部１２５を共用してもよく、それらが共通の検知部１２５に接続されていなければ、異なるメモリアレイ１００のメモリセル１０５は独立し得る。そのため、いくつかの例によれば、メモリセル１０５は隣り合わないメモリアレイ１００の別のメモリセルから独立しているとみなすことができる。
同様に該当するワード線１１０とディジット線１１５を活性化することにより、メモリセル１０５は設定すること、または書き込むことができる。上記のように、ワード線１１０が活性化すると、対応する行のメモリセル１０５とそれぞれのディジット線１１５を電気的に接続する。ワード線１１０が活性化されている間に該当するディジット線１１５を制御することで、あるメモリセル１０５は書き込むことができる。つまり、そのメモリセル１０５に論理値が記憶され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば入力１３５、を受け取ることができる。強誘電体コンデンサの場合、メモリセル１０５は電圧を強誘電体コンデンサに印加することによって書き込まれる。この処理について、以下により詳しく説明する。
メモリアーキテクチャによっては、メモリセル１０５へのアクセスによって記憶された論理状態が劣化するもしくは破壊されることがあり、メモリセル１０５を元の論理状態へ戻すために、再書き込みまたはリフレッシュ動作が行われることがある。例えば、ＤＲＡＭではコンデンサは検知動作中に部分的もしくは完全に放電され、記憶された論理状態が失われることがある。そのため、論理状態は検知動作後に再書き込みすることができる。また、一つのワード線１１０を活性化することでその行にあるメモリセルすべてを放電させることになり得る。そのため、その行にあるすべてのメモリセル１０５への再書き込みが必要となることもある。
ＤＲＡＭを含むメモリアーキテクチャのなかには、外部電源によって定期的にリフレッシュ動作を行わないと時間の経過とともに記憶された状態が失われてしまうものがある。例えば、充電されたコンデンサは漏れ電流によって時間の経過とともに放電された状態になり、記憶された情報が失われることがある。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高くなることがあり、例えばＤＲＡＭの場合、一秒間に数十回のリフレッシュ動作が行われ、結果としてかなりの電力を消費することになり得る。メモリアレイが大きくなるにつれて電力消費が増えると、電池のような限りがある電源に頼るモバイル機器は特に、メモリアレイの設置や動作に支障をきたすことがある（例えば、電力供給、熱の発生、材料限界、等）。本明細書中に説明するように、強誘電体メモリセルは他のメモリアーキテクチャと比べて優れた性能を発揮し得る有益な特性を備えていることがある。
メモリコントローラ１４０は、例えば、行デコーダ１２０、列デコーダ１３０、および検知部１２５等の様々な構成要素を通してメモリセル１０５の動作（読み取り、書き込み、再書き込み、リフレッシュなど）を制御することができる。メモリコントローラ１４０は目的のワード線１１０とディジット線１１５を活性化するために行アドレス信号と列アドレス信号を生成することができる。また、メモリコントローラ１４０はメモリアレイ１００の動作中に用いられる様々な電位を生成し、制御することもできる。一般的に、本明細書中で説明される印加電圧の振幅、形状や印加時間は、調整または変更され得るうえ、メモリアレイ１００の動作の説明に出てくる様々な動作によって異なっていてもよい。さらに、メモリアレイ１００内の一つ、複数、またはすべてのメモリセル１０５は同時にアクセスされてもよい。例えば、メモリアレイ１００の複数またはすべてのセルは、すべてのメモリセル１０５、または一組のメモリセル１０５のグループが、一つの論理状態に設定されるリセット動作中に、同時にアクセスされ得る。本明細書中に説明されるいくつかの例の中には、読み出し／書き込み動作を行う速度を上げるために、二つ以上のメモリアレイ１００が同時並行的にアクセスされるものもある。
図２は、本開示の様々な実施形態にかかる記憶保存のための回路２００の例を示している。回路２００は強誘電体メモリセル１０５−ａ、ワード線１１０−ａ、ディジット線１１５−ａ、および検知部１２５−ａを含み、これらはそれぞれ図１を参照して説明されたメモリセル１０５、ワード線１１０、ディジット線１１５、および検知部１２５の一例であり得る。回路２００は、二つの導電端子、セルプレート２１０とセルボトム２１５、を含むコンデンサ２０５等の、論理記憶部を含む。これらの端子は絶縁用の強誘電材料によって分離することができる。上記されたように、コンデンサ２０５を充電または放電することによって様々な状態が記憶され得る。
コンデンサ２０５の記憶された状態は回路２００内に示される様々な素子を動作させることによって読み出しまたは検知することができる。コンデンサ２０５はディジット線１１５−ａと電子通信をすることができる。選択部２２０の動作が停止されているときに、コンデンサ２０５はディジット線１１５−ａから切り離すことができ、選択部２２０が駆動されているときには、コンデンサ２０５は選択部２２０を介してディジット線１１５−ａに接続することができる。ある場合には、選択部２２０はトランジスタであってよく、その動作はトランジスタゲートに電圧を印加させることで制御することができ、この電圧の大きさはトランジスタの閾値の大きさよりも大きい。ワード線１１０−ａは選択部２２０を駆動することができる。例えば、ワード線１１０−ａに印加された電圧はトランジスタゲートに印加することができ、コンデンサ２０５とディジット線１１５−ａを接続する。
図２に示される例では、コンデンサ２０５は強誘電体コンデンサである。コンデンサ２０５のプレート間にある強誘電材料により、以下により詳しく説明するように、コンデンサ２０５はディジット線１１５−ａと接続しても放電しないこともある。その代わりに、プレート２１０が外部からの電圧によってバイアスされることができ、コンデンサ２０５の蓄えられた電荷が変化することとなる。この蓄えられた電荷の変化は、コンデンサ２０５の元の状態、つまり、元の状態が論理１を記憶していたか論理０を記憶していたかによって決まる。そして、メモリセル１０５−ａに記憶された論理状態を決定するために、この蓄えられた電荷の変化は検知部１２５−ａによって基準（例えば、基準電圧）と比較することができる。
具体的な検知の方法や処理は多様な形態をとり得る。一例として、ディジット線１１５−ａは固有キャパシタンスを有することができ、プレート２１０に印加された電圧に対してコンデンサ２０５が充電または放電すると非ゼロ電圧が生じる。この固有キャパシタンスはディジット線１１５−ａのサイズ等、物理的特性によって決めることができる。ディジット線１１５−ａは多数のメモリセル１０５に接続していることもあるため、ディジット線１１５−ａは無視できない程度のキャパシタンス（例えばｐＦのオーダーのキャパシタンス）が発生する長さを有し得る。これ以降のディジット線１１５−ａの電圧はコンデンサ２０５の元の論理状態によって決めることができ、検知部１２５−ａはこの電圧を基準電圧と比較することができる。
メモリセル１０５−ａに書き込むため、コンデンサ２０５に電位が印加され得る。これには様々な方法が用いられ得る。一例では、コンデンサ２０５とディジット線１１５−ａを電気的に接続するためにワード線１１０−ａを通じて選択部２２０が駆動され得る。ディジット線１１５−ａを通じてプレート２１０とセルボトム２１５の電圧を制御することによってコンデンサ２０５に電圧が印加され得る。論理０を書き込むには、プレート２１０が高くされ、つまり正電圧が印加され、セルボトム２１５が低くされる、つまりグランドに接続される、仮想接地される、または負電圧が印加される。論理１を書き込むにはそれと反対のことが行われる。つまり、プレート２１０が低くされ、セルボトム２１５が高くされる。
上記したように、図２の例のコンデンサ２０５は強誘電体コンデンサであり、そのセルを分極するのに必要とされる電圧は、誘電体コンデンサを充電する電圧よりも高い電圧となり得る。例えば、いくつかの構造の中には、強誘電体コンデンサ２０５の分極電圧が誘電体コンデンサを充電する電圧の３倍になること、またはそれより大きくなることもある。強誘電体メモリが従来のＤＲＡＭに取って代わるのが望ましいアーキテクチャでは、電源電圧をより高くすることは簡単ではないこともある。そのため、コンデンサ２０５が十分な電圧を得るために、プレート２１０とディジット線１１５−ａ両方の電圧を変動させてコンデンサ２０５に十分なバイアスを与えることもある。このようにプレート２１０の電圧を変動させることで、プレート２１０の電圧が高いときに論理値「０」が書き込まれ、その後プレート２１０を低い電圧へと変動させると論理値「１」が書き込まれるという、二回に分かれた書き込み動作が行われることがある。この二回に分かれた書き込み処理はデータを完全にメモリに書き込むために必要とされる時間の追加をもたらし得る。そして、本明細書中に説明されるような様々な技術では、この二回に分かれた書き込み処理の一部を行うのと同時並行的に、例えばメモリセル１０５−ａ等の、メモリセルへのアクセスの一部を開始することができる。
図３は、本開示の様々な実施形態にかかる、独立した別々のメモリセルへの同時並行的なアクセスに対応する強誘電体メモリセルのヒステリシスのグラフの例を示す。ヒステリシス曲線３００−aと３００−ｂは、それぞれ、強誘電体メモリセルの書き込み処理と読み出し処理の例を示す。ヒステリシス曲線３００は電位差Ｖの関数として強誘電体コンデンサに蓄えられた電荷Ｑを示す。
強誘電材料は自発電気分極、つまり電界がない状態においても非ゼロ分極が保持されることを特徴とする。強誘電材料の例として、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウム・ビスマス（ＳＢＴ）が挙げられる。本明細書中に記載の強誘電体コンデンサはこれらの材料または他の強誘電材料を含み得る。強誘電体コンデンサ内の電気分極によって強誘電材料の表面に正味の電荷が生じ、コンデンサの端子を通じて反対の電荷を引き寄せる。そのため、強誘電材料の境界とコンデンサの端子に電荷が蓄えられる。外部から印加された電界がない状態でもこの電気分極は比較的長期間、さらに言えば永久に、保持され得るので、例えば、ＤＲＡＭアレイに用いられるコンデンサと比べると、電荷の漏れがかなり減少している。これは、いくつかのＤＲＡＭアーキテクチャの上述したリフレッシュ動作を行う必要性を低減し得る。
ヒステリシス曲線３００はコンデンサの一つの端子の観点から理解することができる。例として、強誘電材料に負の分極が生じる場合、この端子には正の電荷が蓄積される。同様に、強誘電材料に正の分極が生じる場合、この端子には負の電荷が蓄積される。また、ヒステリシス曲線３００の電圧はコンデンサ全体における電圧差を示し、方向性を有することがわかる。例えば、当該端子に正電圧を印加し、第２の端子を接地状態に維持することで正電圧が印加され得る。当該端子を接地状態に維持し、第２の端子に正電圧を印加することで負電圧が印加され得る。つまり、正電圧を印加することで当該端子を負に分極する。同様に、ヒステリシス曲線３００に示される電圧差を発生させるため、二つの正電圧、二つの負電圧、または正負の電圧の任意の組み合わせを適宜コンデンサの両端末に印加することができる。
ヒステリシス曲線３００−ａに示されるように、強誘電材料は電圧差ゼロで正または負の分極を保持し、結果として、電荷状態３０５と電荷状態３１０の二つの荷電状態となることができる。図３の例によれば、電荷状態３０５は論理０を示し、電荷状態３１０は論理１を示す。いくつかの例では、メモリセルの他の動作方式に対応するよう、それぞれの電荷状態の論理値が逆のこともある。
電圧を印加して、強誘電材料の電気分極と、ひいてはコンデンサの両端子の電荷を制御することによってメモリセルに論理０または１が書き込まれ得る。例えば、コンデンサに正味の正電圧３１５を印加すると電荷状態３０５−ａとなるまで電荷が蓄積する。電圧３１５の印加をやめると、電荷状態３０５−ａはゼロ電位での電荷状態３０５になるまで方向３２０を辿る。同様に、正味の負電圧３２５を印加することで電荷状態３１０が書き込まれ、結果的に電荷状態３１０−ａとなる。負電圧３２５の印加をやめた後、電荷状態３１０−ａはゼロ電圧での電荷状態３１０になるまで方向３３０を辿る。
強誘電体コンデンサの記憶された状態を読み出す、または検知するために、電圧がコンデンサに印加され得る。それに応じて、蓄えられた電荷は変化し、そしてこの変化の程度は元の電荷状態によって決まる。つまり、当初から蓄えられていた電荷状態が３０５−ｂだったのか３１０−ｂだったのかによってコンデンサの蓄えられた電荷が変化する程度が変わってくる。例えば、ヒステリシス曲線３００−ｂには考えられる二つの蓄えられた電荷状態３０５−ｂと３１０−ｂが示されている。正味の電圧３３５がコンデンサに印加され得る。図中には正電圧とされているが、電圧３３５は負電圧でもよい。電圧３３５に対して、電荷状態３０５−ｂは方向３４０を辿る。同じように、電荷状態３１０−ｂが当初から記憶されていた場合には、方向３４５を辿る。電荷状態３０５−ｃと電荷状態３１０−ｃの最終的な位置は特定の検知動作や回路構成を含む多数の要素によって決まる。
ある場合には、最終的な電荷はメモリセルのディジット線の固有キャパシタンスによって決まってもよい。例えば、コンデンサがディジット線に電気的に接続していて電圧３３５が印加される場合、ディジット線の電圧は固有キャパシタンスに起因して上昇し得る。そのため、検知部で測定した電圧は電圧３３５とは異なることもあり、その代わりにディジット線の電圧によって決まることもある。よって、ヒステリシス曲線３００−ｂにおける最終的な電荷状態３０５−ｃと３１０−ｃの位置はディジット線のキャパシタンスによって決まってよく、これは負荷線解析によって決定され得る。つまり、電荷状態３０５−ｃと３１０−ｃはディジット線キャパシタンスを考慮して定義され得る。結果として、コンデンサの電圧は電圧３５０と電圧３５５のように異なることがあり、これはコンデンサの元の状態によって決まる。
電圧３５０や電圧３５５を基準電圧と比較することによって、コンデンサの元の状態が決定され得る。例えば、基準電圧は電圧３５０と３５５の平均であってもよく、比較され次第、検知された電圧が基準電圧よりも高いか低いかが決定され得る。その後、この比較を基に強誘電体セルの値（つまり論理０または１）が決定され得る。
上記したように、メモリセル１０５の読み出しは記憶された論理値を劣化させる、または破壊することがある。しかし、強誘電体メモリセル１０５は読み出し動作の後も元の論理状態を保持することができる。例えば、電荷状態３０５−ｂが記憶されていて読み出し動作が行われた場合、電圧３３５の印加をやめると、電荷状態は、例えば方向３４０を反対方向に辿って、元の電荷状態３０５−ｂに戻ることがある。そのため、強誘電体メモリセル１０５の読み出しをする場合、セル内の電荷は検知中にセルから浮遊ノード（例えばディジット線１１５）へ「自由に」流出するわけではなく、むしろメモリセル１０５は能動的にバイアスされ、分極されて分極電流が流れるようにしなければならない。こうするための二つのオプションが図４Ａと図４Ｂに示される。
図４Ａは、本開示の様々な実施形態にかかる、メモリセル動作用の一定のプレート電圧を有するメモリセル（例えば図１または図２のメモリセル１０５）内のメモリセル電圧の例４００のタイミング図を示す。図４Ａの例では、プレート電圧４０５は、例えば１．８Ｖ等の特定の値で一定になり得る。ワード線電圧は４２０で上昇することができ、「０」を保持するセルの第一のディジット線（ＤＬ０）電圧４１０は、小信号検知４２５の間、基準電圧４３５よりも高い電圧のままとなり得る。この例では、ＤＬ０電圧４１０は４３０でのセンスアンプ（ＳＡ）ラッチングの後３．６Ｖのフルレール電圧まで変動し得る。「１」を保持するセルの第二のディジット線（ＤＬ１）電圧４１５は、ワード線上昇４２０の後、基準電圧４３５を下回って小信号検知４２５の間に一定に保たれたプレート電圧に近い値まで変動することができ、４３０でのセンスアンプ（ＳＡ）ラッチングの後には接地の値まで下がり得る。４３０でのＳＡラッチングの後、「１」と「０」の両方がメモリセルにライトバックされ得る。このように一定のプレート電圧で動作するメモリセルは変動するプレート電圧に関係したオーバヘッドを少なくすることができ、二回に分かれたライトバックを必要としないこともある。しかし、このような一定のプレート電圧はＤＲＡＭのプレート電圧よりもかなり高くなり得る（例えば、図４Ａの例では１．８Ｖなのに対して多くのＤＲＡＭアーキテクチャでは０．６Ｖ）。このような高い電圧は、電力消費が比較的高い機器をより大きく及び／またはより遅くさせてしまうこととなり得る。
図４Ｂは、本開示の様々な実施形態にかかる、メモリセル動作用の変動するプレート電圧を有するメモリセル（例えば図１または図２のメモリセル１０５）内のメモリセル電圧の例４５０のタイミング図を示す。図４Ｂの例では、記憶された値を検知するためにセルを活性化するときにプレート電圧４５５が低い値（例えば、図４Ｂに示した接地）から高い値（例えば、図４Ｂに示した１．８Ｖ）へ変動し得る。図４Ｂの例では、４７０でワード線電圧とプレート電圧が上昇することができ、「０」を保持するセルの第一のディジット線（ＤＬ０）電圧４６０は、小信号検知４７５の間、基準電圧４９０よりも低い電圧のままとなり得る。この例では、ＤＬ０電圧４００は、４８０でのセンスアンプ（ＳＡ）ラッチングの後、フルレールの低電圧（例えば、接地）へと変動し得る。「１」を保持するセルの第二のディジット線（ＤＬ１）電圧４６５は、ワード線上昇４７０の後、小信号検知４７５の間に基準電圧４９０よりも高い値に変動することができ、４８０でのセンスアンプ（ＳＡ）ラッチング後にプレート電圧の値まで上昇し得る。４８０でのＳＡラッチングに続いて、メモリセルに「０」がライトバックすることができる。プレート電圧４５５が変動して下がり、４８５でメモリセルに「１」がライトバックすることができる。上記のように、このような変動するプレートによって、プレートが高い間に「０」のみがライトバックされ、その後プレートが下がると「１」がライトバックされるという、二段階、または二回に分かれた、ライトバックとなる。このような構造によって絶対動作電圧を低く（例えば、図４Ａの３．６Ｖではなく１．８Ｖ）することができ、電力消費を比較的低く抑えた、より小さく、より速い機器とすることとができる。しかし、これも上記のように、このような二回に分かれた書き込みは書き込みの一部がプリチャージ（ＰＲＥ）コマンドと同時に完了することとなり、次のメモリ動作のメモリセルを活性化する前の行プリチャージコマンドに伴う遅延（ｔＲＰ）が比較的長くなることがある。したがって、いくつかの例において、連続するコマンドに関わる複数のメモリセルであって互いに独立しているものは、処理の少なくとも一部を同時並行的な動作で行うことができ、その結果、速度を上げることができる。このような例では、メモリセルが独立している場合に連続する書き込みには第一のｔＲＰ値を用いることができ、メモリセルが独立していない場合には連続する書き込みに第二のｔＲＰ値を用いることができる。第一のｔＲＰの第一の遅延時間はｔＲＰ−ｆａｓｔと呼ばれることがあり、ｔＲＰ−ｓｌｏｗと呼ばれることがある第二のｔＲＰの第二の遅延時間よりも短くなることがある。
図５Ａは、本開示の様々な実施形態にかかる、連続する読み出し動作で順次アクセスし得るメモリセクションの例５００を示す。この例では、メモリセクションｋ−１ ５０５がメモリセクションｋ ５１０とメモリセクションｋ−２ ５２５と隣り合っている。この例では、メモリセクションｋ ５１０とメモリセクションｋ−１ ５０５間でＳＡｍ−１ ５１５を共有するといった具合に、隣り合うメモリセクションはセンスアンプ（ＳＡ）部を共有し得る。このため、メモリセクションｋ ５１０とメモリセクションｋ−１ ５０５は少なくとも部分的に重複するＳＡｍ−１ ５１５というＳＡ部と接続されており、これらのメモリセクションは互いに独立していない。同様に、ＳＡｍ−２ ５２０はメモリセクションｋ−１ ５０５とメモリセクションｋ−２ ５２５の間で共有し得る。メモリセクションｋ−１ ５０５にあるメモリセルを対象とした第一の読み出し要求（リード１）を受信し、メモリセクションｋ ５１０にあるメモリセルを対象とした第二の読み出し要求（リード２）を受信する場合、リード１とリード２の対象となるメモリセルは、メモリセクション５０５と５１０がＳＡｍ−１ ５１５を共有しているので、互いに独立していない。この場合、メモリコントローラ（例えば、図１のメモリコントローラ１４０）は、メモリセクションｋ ５１０を活性化する前にメモリセクションｋ−１ ５０５のプリチャージ動作が完了するのを待つことができる。この例において、リード２を開始するための遅延時間をｔＲＰ−ｓｌｏｗ遅延時間に設定し得る。隣り合わせていないメモリセクションにアクセスする第三の読み出し要求がメモリセクションｋ ５１０で受信された場合には、図５Ｂで説明されるように、この第三の読み出し要求を開始するための遅延時間を、第二の読み出し要求の後、第二の読み出し要求に伴うプリチャージ動作中に活性化を開始するｔＲＰ−ｆａｓｔ遅延時間に設定し得る。
図５Ｂは、本開示の様々な実施形態にかかる、連続する読み出し動作のために同時並行的にアクセスし得る複数のメモリセクションの例５５０を示す。この例では、メモリセクションｊ−１ ５５５が第一の読み出し要求（リード１）を受信し、メモリセクションｊ＋１ ５６０が第二の読み出し要求（リード２）を受信する。メモリセクションｊ−１ ５５５とメモリセクションｊ＋１ ５６０は隣り合わせていないため、リード２の動作はリード１のプリチャージ動作中に開始し得る。より具体的には、メモリセクションｊ−１ ５５５はＳＡｎ−１ ５６５とＳＡｎ−２ ５７０を用いることができ、メモリセクションｊ＋１ ５６０はＳＡｎ ５７５とＳＡｎ＋１ ５８０を用いることができる。ＳＡ ５６５〜５８０のうち、メモリセクションｊ−１ ５５５とメモリセクションｊ＋１ ５６０の間で共通するものはないため、これらのメモリセクションは互いに独立していることとなり、メモリセクションｊ＋１ ５６０での動作は、メモリセクションｊ−１ ５５５でのＰＲＥコマンドの完了に影響を与えずに開始し得る。この例において、リード２を開始するための遅延時間をｔＲＰ−ｆａｓｔ遅延時間に設定し得る。
図５Ａと図５Ｂの実施形態は隣り合うセクションが一つ以上の部分を共有し得る（例えば、隣り合うセクションがＳＡ部を共有する）アーキテクチャを示すが、他の実施形態では少なくともいくつかのメモリセクションは他のメモリセクションと共有していない専用のＳＡ部を有することもある。このような他の実施形態では、専用のＳＡ部を有するメモリセクションのそれぞれは互いに独立しており、たとえ隣り合ったメモリセクションにあったとしても、異なるセクションにあるメモリセルは独立している。そのうえ、このような実施形態では、同じセクション内のメモリセルは互いに独立していない。これは図５Ａと図５Ｂの実施形態において同じセクション内の複数のセルが互いに独立していないのと同様である。
図６は、本開示の様々な実施形態にかかる、メモリセクションと関連する部分の例６００を、同時並行的なアクセスのためにメモリセクションを動作させるタイミング図と共に示す。この例において、第一のメモリセクション（セクションＡ）６０５と第二のメモリセクション（セクションＢ）６６５が示されており、これらは図１のメモリアレイ１００、図５のメモリセクション５０５、５１０、５２５、５５５、または５６０の例であってもよく、図１と図２のメモリセル１０５等のメモリセルのアレイを含んでもよい。第一のメモリセクション６０５は、図１の行デコーダ１２０の一例であり得る行デコーダ６１０、図１のラッチ１４５の一例であり得るラッチ６１５−ａから６１５−ｎ、および複数のメモリセルの行６２０−ａから６２０−ｎのセットを含み得る。行デコーダ６１０は、例えば、メモリコントローラ（例えば、図１のメモリコントローラ１４０）から共通信号６３０を介して行アドレスを受け取ることができる。第二のメモリセクション６６５等、別のメモリセクションが活性化されるように行アドレスがラッチされるとき、ラッチ６１５にセクションレベルラッチ信号（ＬＡＴ−Ａ）６２５が与えられ得る。ラッチ６１５は第一のメモリセクション６０５では既存の行アドレスを保持することができ、新しい行アドレスは共通信号６３０で行デコーダ６１０へ与ることができる。同様に、第二のメモリセクション６６５は行デコーダ６７０、複数のラッチ６７５−ａから６７５−ｎ、および複数のメモリセルの行６８０−ａから６８０−ｎを含む。第一のメモリセクション６０５等、別のメモリセクションが活性化されるように行アドレスがラッチされるとき、ラッチ６７５にセクションレベルラッチ信号（ＬＡＴ−Ｂ）６８５が与えられ得る。第一のメモリセクション６０５と第二のメモリセクション６６５も、図１の説明に記載されるように、センスアンプ部、列デコーダ、および他の関連する入出力部に接続されている。しかし、明確にするため、これらは図６には示さていない。
第一のメモリセクション６０５へのメモリアクセスを行う際には、行アドレスが行デコーダ６１０に与えられ、最初の検知のためにプレートＡ ６３５とワード線（ＷＬ）Ａ ６４０が低から高へと変動し得る。第一のメモリセクション６０５からのディジット線（ＤＬ）は、６４５で示されるような「１」を記憶するメモリセルでは基準電圧より高い値へ変動し、６５０で示されるような「０」を記憶するメモリセルでは、ＤＬは基準電圧よりも低い値へ変動する。最初の検知に続き、ＳＡ回路はラッチを行い、ＳＡ Ａ線 ６５５は低から高に変動し得る。ＳＡラッチの後に、第一のメモリセクション６０５でプリチャージ動作を行うことができる。この例では、第一のメモリセクション６０５は第二のメモリセクション６６５から独立していてもよく、ｔＲＰ−ｆａｓｔ遅延の後、第一のメモリセクション６０５のプリチャージ動作中に、第二のメモリセクション６６５の活性化（ＡＣＴ）を行ってもよい。図６に示されるように、第二のメモリセクション６６５のＡＣＴコマンドは、第一のメモリセクション６０５のプリチャージ動作中に、プレートＢ ６９０とＷＬ Ｂ ６９５を高に変動し得る。第一のメモリセクション６０５の行アドレスをラッチするために、第一のメモリセクション６０５の行アドレスをラッチして共通信号６３０が第二のメモリセクション６６５へ新しい行アドレスを与えられるように、セクションレベルラッチ信号ＬＡＴ Ａ ６２５が高い値から低い値へと変動してもよい。
図６の例では、ラッチを用いてプリチャージ動作中にメモリセクションの行アドレスをラッチするが、他の例では他の技術を用いて、前の行アドレスを前のメモリセクションで保持したまま次のメモリセクションに異なる行アドレスを与えることもある。例えば、ピンポン方式で多重化することのできる二組のワード線アドレス、または行アドレス、を含むアーキテクチャが提供され得る。このような多重化は、異なる行アドレスを異なるメモリセクションに与えることができ、第二のメモリセクションでＡＣＴコマンドを開始している間に第一のメモリセクションでプリチャージを完了させることを可能にする。いくつかの例では、第一のメモリセルを含むメモリセルの第一のセクションの第一のセクションアドレスと第二のメモリセルを含むメモリセルの第二のセクションの第二のセクションアドレスがメモリセルのそれぞれのセクションに関連つけられたアドレスデコーダに与えられ得る。第一のセクションのアドレスデコーダは第一のセクションアドレスを第二のセクションアドレスと多重化することができ、第二のセクションのアドレスデコーダは第二のセクションアドレスを第一のセクションアドレスと多重化することができる。第二のセクションはメモリセルの第一のセクションのプリチャージ動作中に活性化することができる。このとき第一のセクションと第二のセクションのそれぞれは、各自のアドレスデコーダで多重化されたアドレスを用いている。
図７は、本開示の様々な実施形態にかかる、非連続のメモリセクション向けに連続するメモリアドレスをアドレススクランブルする例７００を示す。上記されるように、連続するアクセスが互いに独立したメモリセルへのものの場合には、次の連続するメモリアクセス動作のためのメモリセクションの活性化の開始にはｔＲＰ−ｆａｓｔ遅延が用いられ得る。連続するメモリアクセスが独立したメモリセルへのものである可能性を高めるために、連続するメモリアドレスが隣り合わせのメモリセクションのものでないと定めるためアドレススクランブルが実施され得る。このようにすると、例えば、あるシステムが一連のメモリアドレスを読み出している場合、連続するメモリアドレスが独立したメモリセクションにある可能性が高まり、アクセス間でｔＲＰ−ｆａｓｔ遅延が用いられる頻度が上がればメモリ動作の速度が上がる。
図７の例では、メモリセクション０ ７０５、メモリセクション１ ７１０、メモリセクションｎ ７１５、およびメモリセクションｎ＋１ ７２０が示されている。なお、この他にも多数のメモリセクションがあってもよい。メモリセクション７０５〜７２０はメモリアレイ１００、図５のメモリセクション５０５、５１０、５２５、５５５、または５６０、もしくは図６のメモリセクション６０５または６６５の例であってもよく、図１と図２のメモリセル１０５のようなメモリセルのアレイを含んでいてもよい。この例では、メモリアドレスａｄｄｒ ０はメモリセクション０ ７０５にマップされてよく、連続するメモリアドレスａｄｄｒ １はメモリセクションｎ ７１５にマップされてよい。同様に、メモリアドレスａｄｄｒ ２〜ａｄｄｒ ７は、連続するメモリアドレスが隣り合うメモリセクション７０５〜７２０にないようにマップされてよい。いくつかの例では、コントローラが、連続する読み出し／書き込み動作のメモリアドレスであって、同じメモリセクションや隣り合わせのメモリセクションにないものを選択するというものもある。いくつかの実施形態では、一つの（例えば、最初または最上位の物理的ディジット線）アドレスビット（０または１、もしくは前半または後半）のみで二つの（論理）アドレスが独立しているかどうかを判断するのに十分なように、複数のアドレスは複数のメモリセクションにマップされることもある。他の例でも、メモリセクションへのアドレスマッピングが異なるものであっても、同様または類似の効果をもたらし得る。
図８は、本開示の様々な実施形態にかかる、複数のメモリセクションにおける同時並行的な動作に対応するメモリアレイ１００−ｂのブロック図８００を示す。メモリアレイ１００−ｂはメモリコントローラ１４０−ｂとメモリセル１０５−ｂを含むことができ、これらは図１と図２を参照して説明したメモリコントローラ１４０とメモリセル１０５の例であっでもよい。メモリコントローラ１４０−ｂはバイアス部８１０とタイミングモジュール８１５を含むことができ、メモリアレイ１００−ｂを図１から図７に示すように動作させることができる。メモリコントローラ１４０−ｂはワード線１１０−ｂ、ディジット線１１５−ｂ、検知部１２５−ｂ、およびプレート２１０−ａと電子通信をすることができる。これらは図１または図２を参照して説明したワード線１１０、ディジット線１１５、検知部１２５、およびプレート２１０の例であってもよい。メモリアレイ１００−ｂは基準部８２０とＳＡラッチ８２５をも含んでもよい。メモリアレイ１００−ｂの各部分は互いに電子通信をすることができ、図１から図７を参照して説明した機能を果たすことができる。ある場合には、基準部８２０、検知部１２５−ｂ、およびＳＡラッチ８２５はメモリコントローラ１４０−ｂの一部分であってもよい。
メモリコントローラ１４０−ｂは、これらの様々なノードに電圧を印加することで、ワード線１１０−ｂ、プレート２１０−ａ、またはディジット線１１５−ｂを活性化するよう構成され得るる。例えば、バイアス部８１０は、上記されたようなメモリセル１０５−ｂの読み出しまたは書き込みのためメモリセル１０５−ｂを動作させるために、電圧を印加するよう構成され得る。ある場合には、図１を参照して説明したように、メモリコントローラ１４０−ｂは行デコーダ、列デコーダ、または両方とも含んでいてもよい。これはメモリコントローラ１４０−ｂの一つ以上のメモリセル１０５へのアクセスを可能にし得る。また、バイアス部８１０は、検知部１２５−ｂへの基準信号を生成するために基準部８２０へ電位を与えることができる。そのうえ、バイアス部８１０は検知部１２５−ｂの動作のために電位を与えることができる。
メモリコントローラ１４０−ｂはタイミングモジュール８１５を用いて動作する場合もある。例えば、タイミングモジュール８１５は、本明細書中に説明された、読み出し／書き込みやプリチャージ動作中の活性化コマンドの開始といったメモリの機能を実行するための切り替えや電圧印加のタイミングを含む、様々なワード線の選択またはプレートをバイアスするタイミングを制御することができる。ある場合には、タイミングモジュール８１５はバイアス部８１０の動作を制御することもある。
基準部８２０は検知部１２５−ｂへの基準信号を生成するための様々な構成要素を含み得る。基準部８２０は基準信号を作るよう特別に構成された回路を備えていてもよい。ある場合には、基準部８２０は他の複数の強誘電体メモリセル１０５であってもよい。いくつかの例では、基準部８２０は、図３、図４、または図６を参照して説明したように、二つの検知電圧の間の値の電圧を出力するよう構成されていてもよい。あるいは、基準部８２０は仮想接地電圧を出力するように設計されていてもよい。
検知部１２５−ｂはメモリセル１０５−ｂからの（ディジット線１１５−ｂを通した）信号を基準部８２０からの基準信号と比較することができる。論理状態が決定され次第、検知部はこの出力をＳＡラッチ８２５に記憶することができ、ここでこの出力は、メモリアレイ１００−ｂを一部に含むメモリデバイスを用いる電子機器の動作に応じて使うことができる。
図９は、本開示の様々な実施形態にかかる、独立したメモリセクションで同時並行的な動作に対応するシステム９００の略図を示す。システム９００は、様々な構成要素を接続する、または様々な構成要素に物理的に対応するプリント回路板であり得るか、そのようなプリント回路板を含むデバイス９０５を備え得る。デバイス９０５は、図１から図８に記載されたメモリアレイ１００の一例であり得るメモリアレイ１００−ｃを備えていてもよい。メモリアレイ１００−ｃはメモリコントローラ１４０−ｃと（複数の）メモリセル１０５−ｃを有していてもよく、これらは図１から図８を参照して説明したメモリコントローラ１４０と図１から図８を参照して説明したメモリセル１０５の例であってもよい。また、デバイス９０５はプロセッサ９１０、ＢＩＯＳ部９１５、（複数の）周辺構成要素９２０、および入出力制御部９２５を備えていてもよい。デバイス９０５の構成要素はバス９３０を通して互いに電子通信をすることができる。
プロセッサ９１０はメモリコントローラ１４０−ｃを通してメモリアレイ１００−ａを動作させるように構成され得る。ある場合には、プロセッサ９１０は、図１から図８を参照して説明したメモリコントローラ１４０の機能を果たし得る。別の場合では、メモリコントローラ１４０−ｃはプロセッサ９１０に組み込まれていることもある。プロセッサ９１０は汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラム可能な論理回路、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、またはこれらのタイプの構成要素の組合せであってもよく、また、プロセッサ９１０は独立した複数のメモリセクションでの同時並行的な動作を含む、本明細書中に記載の様々な機能を果たすことができる。プロセッサ９１０は、例えば、デバイス９０５に様々な機能やタスクを行わせるため、メモリアレイ１００−ａに記憶されたコンピュータ読み取り可能な命令を実行するよう構成され得る。
ＢＩＯＳ部９１５は、システム９００の様々なハードウェア構成要素を初期化し駆動することのできるファームウェアとして動作させられる基本入出力システム（ＢＩＯＳ）を含むソフトウェア構成要素であり得る。ＢＩＯＳ部９１５はプロセッサ９１０と周辺構成要素９２０や入出力制御部９２５等、様々な構成要素との間のデータフローを管理することができる。ＢＩＯＳ部９１５は読み出し専用メモリ（ＲＯＭ）、フラッシュメモリ、または他の不揮発性メモリに記憶されたプログラムやソフトウェアを含み得る。
（複数の）周辺構成要素９２０は、デバイス９０５に組み込まれた任意の入出力機器、またはこのような機器のインターフェース、であってもよい。例は、ディスクコントローラ、サウンドコントローラ、グラフィックコントローラ、イーサネットコントローラ、モデム、ＵＳＢコントローラ、シリアルまたはパラレルポート、そしてペリフェラルコンポーネントインターコネクト（ＰＣＩ）やアクセラレーテッドグラフィックスポート（ＡＧＰ）のスロットといったペリフェラルカードスロットを含み得る。
入出力制御部９２５はプロセッサ９１０と（複数の）周辺構成要素９２０、入力装置９３５、または出力装置９４０間のデータ通信を管理し得る。また、入出力制御部９２５はデバイス９０５に組み込まれていない周辺機器を管理し得る。ある場合には、入出力制御部９２５は外部周辺機器への物理的な接続またはポートを示すこともある。
入力装置９３５は、デバイス９０５またはその構成要素へ入力を行う、デバイス９０５の外部の装置または信号を示すことができる。これは、ユーザインターフェースや他の装置とのインターフェースまたは他の装置間のインターフェースを含んでもよい。ある場合には、入力装置９３５は（複数の）周辺構成要素９２０を介してデバイス９０５と連動する周辺機器であってよく、入出力制御部９２５によって管理されてもよい。
出力装置９４０は、デバイス９０５またはその構成要素のいずれかからの出力を受け取るよう構成された、デバイス９０５の外部の装置または信号を示すことができる。出力装置９４０の例は、ディスプレイ、オーディオスピーカー、印刷装置、他のプロセッサまたはプリント回路板を含み得る。ある場合には、出力装置９４０は（複数の）周辺構成要素９２０を介してデバイス９０５と連動する周辺機器であってよく、入出力制御部９２５によって管理されてもよい。
メモリコントローラ１４０−ｃ、デバイス９０５、およびメモリアレイ１００−ｃの構成要素は、それぞれの機能を果たすよう作られている設計されている回路からなるものであってもよい。これは、例えば、導電線、トランジスタ、コンデンサ、インダクタ、レジスタ、増幅器や他のアクティブまたは非アクティブ素子、本明細書中に記載の機能を果たすよう構成された様々な回路素子を含み得る。
図１０は、本開示の様々な実施形態にかかる、メモリデバイス動作の方法１０００の例を示すフローチャートである。明確にするために、図１から図９を参照して説明した一つ以上のメモリコントローラ１４０またはプロセッサ９１０の実施形態を参照して、方法１０００を以下に説明する。いくつかの例では、メモリデバイスは、以下に説明する機能を果たすメモリデバイスの複数の機能素子を制御するためのコードの一つ以上の組を実行することができる。そのうえ、またはその代わりに、メモリデバイスは特殊用途のハードウェアを用いて以下に記載する複数の機能のうちの一つ以上を果たしてもよい。
ブロック１００５で、メモリデバイスは、活性化される第一のメモリセルと第二のメモリセルを特定することができる。この特定は連続するメモリ読み出し／書き込み動作用のメモリアドレスを決定することによって行うことができる。例えば、第一のメモリセルは第一の読み出し／書き込み動作用の第一のメモリアドレスを基に決定され、第二のメモリセルは第二の読み出し／書き込み動作用の第二のメモリアドレスを基に決定される。ブロック１００５の動作は、例えば図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
ブロック１０１０では、メモリデバイスは、メモリセルのバンク（メモリセルバンク）内における、第一のメモリセルと第二のメモリセルのセクション位置を決定することができる。この決定は、例えば、第一のメモリセルと第二のメモリセルのメモリアドレスに対する、メモリバンク内のセクション位置を決定することによって行うことができる。ブロック１０１０の動作は、例えば図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
ブロック１０１５では、メモリデバイスは、決定したセクション位置に基づき、第一のメモリセルを活性化することに対する第二のメモリセルを活性化するタイミングを特定することができる。このタイミングは、図１から図８を参照した上述の手法によって決定することができる。例えば、第二のメモリセルの活性化は第一のメモリセルのプリチャージ動作と同時並行的に行うというタイミングが特定され得る。いくつかの例では、第一のメモリセルと第二のメモリセルのセクション位置がメモリデバイス内の独立したメモリセクションにあるかどうかによって異なる遅延時間の後に、第二のメモリセルの活性化は起こり得る。ブロック１０１５の動作は、例えば図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
図１１は、本開示の様々な実施形態にかかる、メモリデバイス動作の方法１１００の例を示すフローチャートである。明確にするために、図１から図９を参照して説明した一つ以上のメモリコントローラ１４０またはプロセッサ９１０の実施形態を参照して、方法１１００を以下に説明する。いくつかの例では、メモリデバイスは、以下に説明する機能を果たすメモリデバイスの複数の機能素子を制御するためのコードの一つ以上の組を実行することができる。そのうえ、またはその代わりに、メモリデバイスは特殊用途のハードウェアを用いて以下に記載する複数の機能のうちの一つ以上を果たしてもよい。
ブロック１１０５では、メモリデバイスは第一のメモリセルを活性化することができる。この活性化は第一のメモリセルで行われるアクセス動作に応じてなされ得る。メモリセルの活性化には、例えば、メモリセルに与えられる、プレート電圧の変動および／またはワード線電圧の変動が含まれ得る。ブロック１１０５の動作は、例えば、図１から図２、図８または図９のセル１０５と併せて、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
ブロック１１１０では、メモリデバイスは第一のメモリセルの状態を検知することができる。このような検知は、第一のメモリセルのディジット線から検知した電圧を基準電圧と比較するセンスアンプ部によって行うことができる。ブロック１１１０の動作は、例えば、図５Ａまたは図５ＢのＳＡ部５１５、５２０、または５６５〜５８０、或いは図１から図２、または図８の検知部１２５によって行われてもよい。
ブロック１１１５では、メモリデバイスは活性化される第二のメモリセルを特定することができる。この特定は、例えば、第二のメモリセルのメモリアドレスを決定することによって行うことができる。ブロック１１１５の動作は、例えば、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
ブロック１１２０では、メモリデバイスは第二のメモリセルが第一のメモリセルから独立しているかどうかを判断する。このような判断は、例えば、第一のメモリセルと第二のメモリセルのセクション位置がメモリデバイス内で隣り合っていないメモリセクションであるかどうかに基づいて行うことができる。第一のメモリセルと第二のメモリセルのセクション位置が隣り合っていないメモリセクションである場合、第一と第二のメモリセルは検知部を共有していないので互いに独立していると判断することができる。ブロック１１２０の動作は、例えば、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
第二のメモリセルが第一のメモリセルから独立していると判断された場合、メモリデバイスは、ブロック１１２５に示されるように、第一のメモリセルをプリチャージしている間に第二のメモリセルを活性化することができる。この活性化は、例えば、第一のメモリセルと第二のメモリセルは独立しているという決定を基に設定される第一の遅延時間の後に開始することができる。ブロック１１２５の動作は、例えば、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
第二のメモリセルが第一のメモリセルから独立していないと判断された場合、メモリデバイスは、ブロック１１３０に示されるように、第一のメモリセルのプリチャージの後に第二のメモリセルを活性化することができる。この活性化は、例えば、第一のメモリセルと第二のメモリセルは独立していないという決定を基に設定される、第一の遅延時間よりも長い第二の遅延時間の後に開始することができる。ブロック１１３０の動作は、例えば、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
図１２は、本開示の様々な実施形態にかかる、メモリデバイス動作の方法１２００の例を示すフローチャートである。明確にするために、図１から図９を参照して説明した一つ以上のメモリコントローラ１４０またはプロセッサ９１０の実施形態を参照して、方法１２００を以下に説明する。いくつかの例では、メモリデバイスは、以下に説明する機能を果たすメモリデバイスの複数の機能素子を制御するためのコードの一つ以上の組を実行することができる。そのうえ、またはその代わりに、メモリデバイスは特殊用途のハードウェアを用いて以下に記載する複数の機能のうちの一つ以上を果たしてもよい。
ブロック１２０５で、メモリデバイスは第一の読み出しアドレスと第二の読み出しアドレスはメモリバンクの独立したセクションにあると特定することができる。この特定は、例えば、第一の読み出しアドレスと第二の読み出しアドレスのメモリバンクセクションが互いに隣り合っていないと決定することによって行うことができる。ブロック１２０５の動作は、例えば、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
ブロック１２１０では、メモリデバイスは第一の読み出しアドレスを含むメモリバンクの第一のセクションを活性化することができる。この活性化は、ブロック１２１５で示されるように、第一の読み出しアドレスに関連付けられた第一のセクションの第一の行のプレート電圧を低い値から高い値へと変動させることを含んでもよい。ブロック１２１０〜１２１５の動作は、例えば、図１から図２、図８または図９のセル１０５と併せて、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
ブロック１２２０で、メモリデバイスは第一の行内のメモリセルの状態を検知することができる。この検知は、第一のメモリセルのディジット線から検知された電圧と基準電圧とを比較するセンスアンプ部によって行うことができる。ブロック１２２０の動作は、例えば、図５Ａまたは図５ＢのＳＡ部５１５、５２０、または５６５〜５８０、或いは図１から図２、または図８の検知部１２５によって行われてもよい。
ブロック１２２５で、メモリデバイスは第一の行のメモリセルへ０をライトバックすることができる。このライトバックは、メモリセルを分極するためにプレート線とディジット線をバイアスすることによって行うことができる。ブロック１２２５の動作は、例えば、図１から図２、図８または図９のセル１０５と併せて、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
ブロック１２３０では、メモリデバイスはメモリバンクの第一のセクションの行アドレスのラッチを閉じることができる。このラッチによって、第二の行アドレスが次のアクセス動作の対象の別のセクションに与えられる一方で、第一のセクションにプリチャージコマンドを完了させることができる。ブロック１２３０の動作は、例えば、図１のラッチ１４５または図６のラッチ６１５または６７５と併せて、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
ブロック１２３５では、メモリデバイスは第二の読み出しアドレスを含むメモリバンクの第二のセクションを活性化することができる。この活性化は、第二の読み出しアドレスに関連付けられた第二のセクションの第二の行のプレート電圧を低い値から高い値へと変動させることを含み得る。ブロック１２３５の動作は、例えば、図１から図２、図８または図９のセル１０５と併せて、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
ブロック１２４０では、メモリデバイスはブロック１２３５の動作と同時並行的に、第一の行のプレート電圧を高い値から低い値へと変動させることができる。ブロック１２４０の動作は、例えば、図１から図２、図８または図９のセル１０５と併せて、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
ブロック１２４５では、メモリデバイスは第一の行のメモリセルに１をライトバックすることができる。このライトバックは、メモリセルを分極するためにプレート線とディジット線をバイアスすることにより行うことができる。ブロック１２４５の動作は、例えば、図１から図２、図８または図９のセル１０５と併せて、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
ブロック１２５０では、メモリデバイスはメモリバンクの第一のセクションの行アドレスのラッチを開けることができる。ラッチを開けることは、第一のセクションが、プリチャージの完了後、次のメモリアクセス動作に対応する次の行アドレスを受け取ることを可能にする。ブロック１２５０の動作は、例えば、図１のラッチ１４５または図６のラッチ６１５または６７５と併せて、図１、図８、または図９のコントローラ１４０によって、或いは図９のプロセッサ９１０によって行われてもよい。
このように、方法１０００、方法１１００、および方法１２００は、独立した複数のメモリセクションの同時並行的な動作を与えることができ、それによりメモリデバイスの効率を高めることができる。なお、方法１０００、方法１１００、および方法１２００は、実現可能な実施の例を記載したものであり、動作や工程は他の実施の例が実現可能となるように置き換えてもよく、あるいは変更してもよい。いくつかの例では、方法１０００、方法１１００、および方法１２００のうちの二つ以上の態様を組み合わせることもある。
複数のメモリセルセクションを有する強誘電体メモリセルのバンクを動作させる方法を説明する。この方法は、第一のメモリセルを活性化すること、第一のメモリセルの状態を検知すること、活性化される第二のメモリセルを特定すること、第二のメモリセルは第一のメモリセルから独立していることを決定すること、第一のメモリセルをプリチャージすること、および第一のメモリセルをプリチャージする間に第二のメモリセルを活性化すること、を含んでもよい。
ある場合には、本明細書中に記載する装置は本明細書中に記載の方法の一つ以上の態様を行うこともある。例えば、この装置は、第一のメモリセルを活性化するための工程、特性、手段、または指示、第一のメモリセルの状態を検知するための手段、活性化される第二のメモリセルを特定するための手段、第二のメモリセルは第一のメモリセルから独立していることを決定するための手段、第一のメモリセルをプリチャージするための手段、および第一のメモリセルをプリチャージする間に第二のメモリセルを活性化するための手段、を有してもよい。
上記の方法と装置の例のいくつかは、第一のメモリセルを含む第一のメモリセルセクションと第二のメモリセルを含む第二のメモリセルセクションを決定するための、および第二のメモリセルセクションは第一のメモリセルセクションから独立していることを決定するための工程、特性、手段、または指示を更に含んでもよい。上記の方法と装置の例のいくつかにおいて、メモリセルは強誘電体メモリセルであり、プリチャージは強誘電体メモリセルのライトバック動作の一部を含む。
上記の方法と装置の例のいくつかは、第二のメモリセルは第一のメモリセルから独立しているとの決定に応じて第二のメモリセルを活性化するための遅延時間であって、第二のメモリセルが第一のメモリセルから独立している場合に第二のメモリセルを活性化するための第一の所定の遅延をさせる遅延時間を特定するための、および遅延時間の後に第二のメモリセルを活性化するための工程、特性、手段、または指示を更に含んでもよい。上記の方法と装置の例のいくつかは、活性化される第三のメモリセルを特定するための、第三のメモリセルは第二のメモリセルから独立していないことを決定するための、第二のメモリセルをプリチャージするための、および第二のメモリセルをプリチャージした後に第三のメモリセルを活性化するための工程、特性、手段、または指示を更に含んでもよい。上記の方法と装置の例のいくつかは、第三のメモリセルは第二のメモリセルと同じまたは隣り合うメモリセルセクションにあるとの決定に応じて第三のメモリセルを活性化するための第二の遅延時間であって、第二のメモリセルをプリチャージした後に第三のメモリセルを活性化するための第二の所定の遅延をさせる第二の遅延時間を特定するための、および第二の遅延時間の後に第三のメモリセルを活性化するための工程、特性、手段、または指示を更に含んでもよい。
上記の方法と装置の例のいくつかにおいて、複数のメモリセルセクションのうち異なるセクションには互いに独立した一つ以上の選択部またはセンスアンプ部が含まれる。上記の方法と装置の例のいくつかにおいて、選択部は、第一のメモリセルのプリチャージ中に第一のメモリセルを含む第一のメモリセルセクションのセクションアドレスをラッチするラッチ回路を備える。
上記の方法と装置の例のいくつかは、第一のメモリセルとは異なり且つ隣り合わせていないメモリセルセクションにある第二のメモリセルの位置を示すために、第一のメモリセルの第一のアドレスに少なくとも部分的に基づいて第二のメモリセルの第二のアドレスを選択するための工程、特性、手段、または指示を更に含んでもよい。
複数のメモリセルセクションを有するメモリセルのバンクを動作させる方法を説明する。この方法は、活性化される第一のメモリセルと第二のメモリセルを特定すること、第一のメモリセルと第二のメモリセルについてメモリセルのバンク内のセクションの位置（セクション位置）を決定すること、および第一のメモリセルと第二のメモリセルのセクション位置に少なくとも部分的に基づいて、第一のメモリセルを活性化するのに応じて第二のメモリセルを活性化するタイミングを特定すること、を含んでもよい。
ある場合には、本明細書中に記載する装置は本明細書中に記載の方法の一つ以上の態様を行うこともある。例えば、この装置は、活性化される第一のメモリセルと第二のメモリセルを特定する、第一のメモリセルと第二のメモリセルについてメモリセルのバンク内のセクション位置を決定する、および第一のメモリセルと第二のメモリセルのセクション位置に少なくとも部分的に基づいて、第一のメモリセルを活性化するのに応じて第二のメモリセルを活性化するタイミングを特定する、ための工程、特性、手段、または指示を有してもよい。
上記の方法と装置の例のいくつかは、第一のメモリセルは第一のメモリセルセクションにあることを決定する、および第二のメモリセルは第一のメモリセルセクションから独立している第二のメモリセルセクションにあることを決定する、ための工程、特性、手段、または指示を更に有してもよい。上記の方法と装置の例のいくつかにおいて、第二のメモリセルを活性化するタイミングは、第一のメモリセルのプリチャージ動作中に第二のメモリセルを活性化するように特定される。上記の方法と装置の例のいくつかにおいて、メモリセルは強誘電体メモリセルであり、プリチャージ動作は強誘電体メモリセルのライトバック動作の一部を含む。
上記の方法と装置の例のいくつかは、第一のメモリセルと第二のメモリセルが同じメモリセルセクションにあることを決定するのに応じて第二のメモリセルを活性化するための第一の遅延時間を特定する、および第一のメモリセルと第二のメモリセルが複数のメモリセルセクションのうちの異なるセクションにあることを決定するのに応じて第二のメモリセルを活性化するための第二の遅延時間を特定する、ための工程、特性、手段、または指示を更に有してもよい。上記の方法と装置の例のいくつかにおいて、第一の遅延時間は第二の遅延時間よりも長い。上記の方法と装置の例のいくつかにおいて、第一の遅延時間は、第一のメモリセルのプリチャージ動作の時間に少なくとも部分的に基づいて選択される。上記の方法と装置の例のいくつかにおいて、第二の遅延時間は、第二のメモリセルを活性化する動作を第一のメモリセルのプリチャージ動作中に開始するように選択される。上記の方法と装置の例のいくつかにおいて、複数のメモリセルセクションのうちの異なるセクションには互いに独立した一つ以上の選択部またはセンスアンプ部が含まれる。
上記の方法と装置の例のいくつかは、第一のメモリセルを含む第一のメモリセルセクションのセクションアドレスを第一のセクションのプリチャージ動作中にラッチする、および第一のメモリセルセクションのプリチャージ動作中に第二のメモリセルを含む第二のメモリセルセクションを活性化する、ための工程、特性、手段、または指示を更に有してもよい。
上記の方法と装置の例のいくつかは、第一のメモリセルを含む第一のメモリセルセクションの第一のセクションアドレスと第二のメモリセルを含む第二のメモリセルセクションの第二のセクションアドレスをそれぞれのメモリセルセクションに関連付けられたアドレスデコーダに与える、第一のメモリセルセクションに関連付けられたアドレスデコーダで第一のセクションアドレスを第二のセクションアドレスと多重化し、第二のメモリセルセクションに関連付けられたアドレスデコーダで第二のセクションアドレスを第一のセクションアドレスと多重化する、および多重化することに少なくとも部分的に基づいて、第一のメモリセルセクションのプリチャージ動作中に第二のメモリセルを含む第二のメモリセルセクションを活性化する、ための工程、特性、手段、または指示を更に有してもよい。
上記の方法と装置の例のいくつかは、第一のメモリセルから独立している第二のメモリセルの位置を示すために、第一のメモリセルの第一のアドレスに少なくとも部分的に基づいて第二のメモリセルの第二のアドレスを選択するための工程、特性、手段、または指示を更に有してもよい。
電子メモリ装置を説明する。電子メモリ装置は、セクション選択回路と電子通信を行う複数のメモリセルセクションを有するメモリバンク、セクション選択回路とメモリセルセクションの一つ以上と電子通信を行う複数のセンスアンプ、およびセクション選択回路とセンスアンプと電子通信を行うコントローラを有し、このコントローラは、アクセスされる第一のメモリセルを特定すること、セクション選択回路を介して第一のメモリセルを活性化すること、アクセスされる第二のメモリセルを含む複数のメモリセルセクションのうち一つのセクションを特定すること、および第一のメモリセルと第二のメモリセルのセクション位置に少なくとも部分的に基づいて第一のメモリセルの活性化に応じて第二のメモリセルを活性化する時間を特定すること、を行うよう動作可能である。
本明細書中に記載の装置は本明細書中に記載の方法の一つ以上の態様を行うこともある。この装置は、アクセスされる第一のメモリセルを特定するための手段、セクション選択回路であって、複数のメモリセルセクションを有するメモリバンクと電子通信を行うセクション選択回路を介して第一のメモリセルを活性化するための手段、アクセスされる第二のメモリセルを含む複数のメモリセルセクションのうち一つのセクションを特定するための手段、および第一のメモリセルと第二のメモリセルのセクション位置に少なくとも部分的に基づいて第一のメモリセルの活性化に応じて第二のメモリセルを活性化する時間を特定するための手段、を含んでいてもよい。
上記の装置の例のいくつかにおいて、複数のメモリセルセクションのうちの隣り合うセクションは複数のセンスアンプのうちの同じサブセットに接続されている。
上記の装置の例のいくつかは、第一のメモリセルと第二のメモリセルが複数のセンスアンプのうちの少なくとも部分的に重複するサブセットと接続されていることに応じて、第二のメモリセルを活性化する第一の時間を第一のメモリセルのプリチャージ動作の完了後として特定する、および第一のメモリセルと第二のメモリセルが複数のセンスアンプのうちの重複しないサブセットと接続されていることに応じて、第二のメモリセルを活性化する第二の時間を第一のメモリセルのプリチャージ動作中として特定する、ための工程、特性、手段、または指示、を更に含んでもよい。
上記の装置の例のいくつかにおいて、セクション選択回路は、第一のメモリセルのプリチャージ動作中に第一のメモリセルに関連付けられたセクションアドレスをラッチするラッチを備える。上記の装置の例のいくつかにおいて、セクション選択回路は、第一のメモリセルのセクション以外のセクションに第二のメモリセルに関連付けられた新しいセクションアドレスを与える。上記の装置の例のいくつかにおいて、第一のメモリセルと第二のメモリセルはプレート接点とトランジスタ間に接続される強誘電体コンデンサを有する強誘電体メモリセルをそれぞれ有し、プレート接点の電圧は読み出しとライトバック動作の初めの部分の間の第一のプレート電圧からプリチャージとライトバック動作の次の部分の間の第二のプレート電圧へと変化する。
本明細書中の記載は、例を与えるものであり、特許請求の範囲に記載される範囲、適用可能性、または例を限定するものではない。本開示の範囲から逸脱することなく、説明される要素の機能および構成において変更が行われ得る。様々な例は、適宜に様々なプロシージャまたは構成要素を省略、置換、または追加し得る。また、いくつかの例に関して説明される特徴は、他の例において組み合わせられ得る。
添付の図面に関して本明細書中に明記された説明は、構成の例について説明しており、実施され得るまたは特許請求の範囲内に入る全ての例を表すとは限らない。本明細書中に使用される「例」や「例示的」という用語は、「例、事例、または例示の働きをすること」を意味し、「好ましい」または「他の例よりも有利な」を意味しない。詳細な説明は、説明された技法の理解を与えるための具体的な詳細を含む。ただし、これらの技法は、これらの具体的な詳細なしに実施され得る。いくつかの事例では、記載された例の概念を不明瞭にすることを回避するために、よく知られている構造およびデバイスがブロック図の形式で示される。
添付の図では、同様の構成要素または特徴は同じ参照ラベルを有し得る。さらに、同じタイプの様々な構成要素は、参照ラベルの後に、ダッシュと、それらの同様の構成要素の間で区別する第２のラベルとを続けることによって区別され得る。第１の参照ラベルのみが本明細書において使用される場合、説明は、第２の参照ラベルにかかわらず、同じ第１の参照ラベルを有する同様の構成要素のいずれにも適用可能である。
本明細書中に記載される情報および信号は、多種多様な技術および技法のいずれかを使用して表され得る。例えば、上の記載全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。いくつかの図面には、複数の信号が単一の信号として表されているが、この信号は信号のバスを表し得るうえ、このバスは多様なビット幅を有し得ることが当業者には理解されよう。
本明細書中に使用されるように、「仮想接地」という用語は、ほぼゼロボルト（０Ｖ）の電圧に維持されているが直接接地されていない電子回路のノードを指す。したがって、仮想接地の電圧は一時的に変動し、定常状態でほぼ０Ｖに戻ることもあり得る。仮想接地は演算増幅器とレジスタで構成される分圧器といった多様な電子回路要素を用いて実施され得る。他の実施の例も実現可能である。
「電子通信」という用語は、構成要素間で電子の流れを維持するという構成要素間の関係を指す。これは構成要素間が直接接続されていることを含み得るし、介在する構成要素を含み得る。電子通信を行う構成要素は、（例えば、電圧が印加された回路内で）能動的に電子または信号を交換し得る、または（例えば、電圧印加が停止された回路内で）能動的に電子または信号を交換しないものの回路に電圧が印加され次第、電子または信号を交換するよう構成され、動作可能となり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された二つの構成要素は、そのスイッチの状態（すなわち開または閉）にかかわらず電子通信を行う。
メモリアレイ１００を含む本明細書中に記載のデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ガリウムヒ素、ガリウムナイトライド等の半導体基板の上に形成することができる。ある場合には、この基板は半導体ウエハーである。別の場合、基板は、シリコンオングラス（ＳＯＧ）やシリコンオンサファイア（ＳＯＰ）といったシリコンオンインシュレータ（ＳＯＩ）基板、または別の基板の上に半導体材料のエピタキシャル層があるものでもよい。基板、または基板のサブ領域の導電性は、限定はされないが、リン、ホウ素、またはヒ素を含む様々な化学種を用いたドーピングによって制御され得る。ドーピングは基板の初期形成または成長の間に、イオン注入によって、または他の任意のドーピング手段によって行われ得る。
本明細書中に記載のトランジスタは電界効果トランジスタ（ＦＥＴ）を指し、ソース、ドレインおよびゲートを含む三端子素子を備える。これらの端子は、例えば金属等の導電材料を介して他の電子的要素と接続される。ソースとドレインは導電性であってよく、高濃度にドープされた、例えば、縮退した、半導体領域を備え得る。ソースとドレインは低濃度にドープされた半導体領域、またはチャネル、によって分けられていてもよい。チャネルがｎ型（つまり、多数キャリアが電子）である場合、ＦＥＴはｎ型ＦＥＴと呼ばれることがある。同様に、チャネルがｐ型（つまり、多数キャリアが正孔）である場合、ＦＥＴはｐ型ＦＥＴと呼ばれることがある。チャネルは絶縁用ゲート酸化物で覆われていてよい。チャネルの導電性はゲートに電圧を印加することによって制御することができる。例えば、正電圧または負電圧をそれぞれｎ型ＦＥＴとｐ型ＦＥＴに印加するとチャネルは導電性を得る。トランジスタの閾値電圧以上の電圧をトランジスタゲートに印加すると、トランジスタは「オン」になり得る、または「駆動」し得る。トランジスタの閾値電圧未満の電圧をトランジスタゲートに印加すると、トランジスタは「オフ」になり得る、または「動作停止」し得る。
本明細書の開示に関して述べられた様々な例示的なブロック、構成要素、およびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたは他のプログラム可能論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で述べられた機能を果たすように設計されたそれらの任意の組合せを用いて実施または行われ得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。また、プロセッサは、コンピューティングデバイスの組合せ（例えば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する一つ以上のマイクロプロセッサ、または任意の他のそのような構成）としても実施され得る。
本明細書で述べられた機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組合せで実施され得る。プロセッサによって実行されるソフトウェアで実施される場合、機能は、一つ以上の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、またはコンピュータ可読媒体を介して送信され得る。他の例および実施の例は、本開示の範囲内および添付の特許請求の範囲内に入る。例えば、ソフトウェアの性質により、上記された機能は、プロセッサ、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのうちのいずれかの組合せによって実行されるソフトウェアを使用して実施され得る。機能を実施する特徴はまた、機能の部分が、異なる物理的ロケーションにおいて実施されるように分散されることを含めて、様々な位置に物理的に配置され得る。また、特許請求の範囲を含めて、本明細書で使用される場合、項目の列挙（例えば、「のうちの少なくとも一つ」あるいは「のうちの一つ以上」などの句が記される項目の列挙）中で使用される「または」は、例えば、Ａ、Ｂ、またはＣのうちの少なくとも一つの列挙が、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような包括的列挙を示す。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、非一時的コンピュータ記憶媒体と通信媒体の両方を含む。非一時的記憶媒体は、汎用または専用コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコード手段を搬送または記憶するために使用され得、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスされ得る、任意の他の非一時的媒体を備えることができる。
また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、ＣＤ、レーザーディスク（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピーディスク（disk）およびＢｌｕ−ｒａｙディスク（disc）を含み、ここで、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれる。
本明細書中の説明は、当業者が本開示を作成または使用できるように与えられたものである。本開示への様々な変更は当業者には容易に明らかとなり、本明細書で定義された一般原理は、本開示の範囲から逸脱することなく他の変形形態に適用され得る。従って、本開示は、本明細書中に記載された例および設計に限定されるべきでなく、本明細書で開示された原理および新規の特徴に合致する最も広い範囲を与えられるべきである。

Claims (15)

  1. 複数のメモリセルセクションを有するメモリセルバンクを動作させる方法であって、
    活性化される第一のメモリセルに関連付けられた第一のメモリアドレスと、活性化される第二のメモリセルに関連付けられた第二のメモリアドレスとを特定することと、
    前記第一のメモリセルに関連付けられた前記第一のメモリアドレスと、前記第二のメモリセルに関連付けられた前記第二のメモリアドレスとをスクランブルすることと、
    前記第一のメモリアドレスと前記第二のメモリアドレスとをスクランブルすることに少なくとも部分的に基づいて、前記メモリセルバンク内における前記第一のメモリアドレスおよび前記第二のメモリアドレスのセクション位置を決定することであって、前記セクション位置の各々はメモリセルのそれぞれのセクションに対応し、メモリセルの各セクションはそれぞれの複数の行を含む、ことと、
    前記第一のメモリセルを含む第一のメモリセルセクションのセクションアドレスを、前記第一のメモリセルセクションのプリチャージ動作中にラッチすることと、
    前記第一のメモリセルを含む前記第一のメモリセルセクションの第一のセクションアドレスと、前記第二のメモリセルを含む第二のメモリセルセクションの第二のセクションアドレスとを、各メモリセルセクションに関連付けられたそれぞれのアドレスデコーダに提供することと、
    前記第一のセクションアドレスおよび前記第二のセクションアドレスに少なくとも部分的に基づいて、前記第一のメモリセルを活性化することに対する前記第二のメモリセルを活性化するタイミングを特定することと、
    該特定することに少なくとも部分的に基づいて、前記第一のメモリセルセクションの前記プリチャージ動作中に、前記第二のメモリセルを含む前記第二のメモリセルセクションを活性化することと、
    を含む方法。
  2. 前記セクション位置を決定することは、
    前記第一のメモリセルが前記第一のメモリセルセクション内にあると決定することと、
    前記第二のメモリセルが、前記第一のメモリセルセクションから独立した前記第二のメモリセルセクション内にあると決定することと、
    を含み、
    前記第二のメモリセルを活性化する前記タイミングは、前記第一のメモリセルの前記プリチャージ動作中に前記第二のメモリセルを活性化するように特定される、請求項１に記載の方法。
  3. 前記メモリセルは強誘電体メモリセルであり、前記プリチャージ動作は前記強誘電体メモリセルのライトバック動作の一部を含む、請求項２に記載の方法。
  4. 前記第二のメモリセルを活性化する前記タイミングを特定することは、
    前記第一のメモリセルと前記第二のメモリセルとが同じメモリセルセクション内にあると決定するのに応じて、前記第二のメモリセルを活性化するための第一の遅延時間を特定することと、
    前記第一のメモリセルと前記第二のメモリセルとが複数のメモリセルセクションのうちのそれぞれ異なるセクションにあると決定するのに応じて、前記第二のメモリセルを活性化するための第二の遅延時間を特定することと、
    を含み、
    前記第一の遅延時間は前記第二の遅延時間よりも長い、請求項１に記載の方法。
  5. 前記第一の遅延時間は、前記第一のメモリセルの前記プリチャージ動作の時間に少なくとも部分的に基づいて選択される、請求項４に記載の方法。
  6. 前記第二の遅延時間は、前記第二のメモリセルを活性化する動作を前記第一のメモリセルの前記プリチャージ動作中に開始するように選択される、請求項４に記載の方法。
  7. 前記複数のメモリセルセクションのうちの前記それぞれ異なるセクションは、互いに独立した選択部またはセンスアンプ部のうちの一つ以上を含む、請求項４に記載の方法。
  8. 前記第二のメモリセルを活性化する前記タイミングを特定することは、前記第二のメモリセルを活性化することが前記第一のメモリセルのアクセス処理中に行われることを特定することを含み、
    前記方法は、前記第一のメモリセルセクションの前記プリチャージ動作中に、前記第二のメモリセルを含む前記第二のメモリセルセクションを活性化すること、を更に含む、請求項１に記載の方法。
  9. 前記第二のメモリセルを活性化する前記タイミングを特定することは、前記第二のメモリセルを活性化することが前記第一のメモリセルのアクセス処理中に行われることを特定することを含み、
    前記方法は、前記第一のメモリセルセクションに関連付けられた前記それぞれのアドレスデコーダで前記第一のセクションアドレスを前記第二のセクションアドレスと多重化し、前記第二のメモリセルセクションに関連付けられた前記それぞれのアドレスデコーダで前記第二のセクションアドレスを前記第一のセクションアドレスと多重化すること、を更に含み、
    前記活性化することは、前記多重化することに少なくとも部分的に基づく、請求項１に記載の方法。
  10. 活性化される前記第一のメモリセルおよび前記第二のメモリセルを特定することは、
    前記第一のメモリセルから独立したメモリセルである前記第二のメモリセルの位置を提供するように、前記第一のメモリセルの前記第一のメモリアドレスに少なくとも部分的に基づいて前記第二のメモリセルの前記第二のメモリアドレスを選択すること、を含む、請求項１に記載の方法。
  11. セクション選択回路と電子通信を行う複数のメモリセルセクションを含むメモリバンクと、
    前記複数のメモリセルセクションおよび前記セクション選択回路のうちの一つ以上と電子通信を行う複数のセンスアンプと、
    前記セクション選択回路および前記センスアンプと電子通信を行うコントローラと、
    を含む電子メモリ装置であって、
    前記コントローラは、
    前記複数のメモリセルセクションのうちの、アクセスされる第一のメモリセルを含む第一のセクションに関連付けられた第一のメモリアドレスを特定することであって、前記セクション選択回路は、前記第一のメモリセルのプリチャージ動作中に前記第一のメモリセルに関連付けられたセクションアドレスをラッチするように動作可能なラッチを含む、ことと、
    前記セクション選択回路を介して前記第一のメモリセルを活性化することと、
    前記複数のメモリセルセクションのうちの、アクセスされる第二のメモリセルを含む第二のセクションに関連付けられた第二のメモリアドレスを特定することと、
    前記第一のセクションに関連付けられた前記第一のメモリアドレスと、前記第二のセクションに関連付けられた前記第二のメモリアドレスとをスクランブルすることと、
    前記第一のメモリアドレスと前記第二のメモリアドレスとをスクランブルすることに少なくとも部分的に基づいて、前記複数のメモリセルセクション内における前記第一のメモリアドレスおよび前記第二のメモリアドレスのセクション位置を決定することであって、前記セクション位置の各々はメモリセルのそれぞれのセクションに対応し、メモリセルの各セクションはそれぞれの複数の行を含む、ことと、
    前記第一のメモリセルを含む前記第一のメモリセルセクションの第一のセクションアドレスと、前記第二のメモリセルを含む第二のメモリセルセクションの第二のセクションアドレスとを、各メモリセルセクションに関連付けられたそれぞれのアドレスデコーダに提供することと、
    前記第一のセクションアドレスおよび前記第二のセクションアドレスに少なくとも部分的に基づいて、前記第一のメモリセルを活性化することに対する前記第二のメモリセルを活性化するタイミングを特定することと、
    該特定することに少なくとも部分的に基づいて、前記第一のメモリセルセクションの前記プリチャージ動作中に、前記第二のメモリセルを含む前記第二のメモリセルセクションを活性化することと、
    を行うよう動作可能である、電子メモリ装置。
  12. 前記複数のメモリセルセクションのうちの隣り合うセクションは前記複数のセンスアンプのうちの同じサブセットに結合されている、請求項１１に記載の電子メモリ装置。
  13. 前記コントローラは、
    前記第一のメモリセルおよび前記第二のメモリセルが前記複数のセンスアンプのうちの少なくとも部分的に重複するサブセットと結合されていることに応じて、前記第二のメモリセルを活性化する第一の時間を前記第一のメモリセルの前記プリチャージ動作の完了後として特定することと、
    前記第一のメモリセルおよび前記第二のメモリセルが前記複数のセンスアンプのうちの重複しないサブセットと結合されていることに応じて、前記第二のメモリセルを活性化する第二の時間を前記第一のメモリセルの前記プリチャージ動作中として特定することと、
    を行うよう更に動作することができる、請求項１１に記載の電子メモリ装置。
  14. 前記セクション選択回路は、前記第一のメモリセルセクション以外のセクションに、前記第二のメモリセルに関連付けられた新たなセクションアドレスを提供する、請求項１１に記載の電子メモリ装置。
  15. 前記第一のメモリセルおよび前記第二のメモリセルは、プレート接点とトランジスタとの間に接続される強誘電体コンデンサをそれぞれが有する強誘電体メモリセルを有し、前記プレート接点の電圧は、読み出し動作およびライトバック動作の第一部分の期間中における第一のプレート電圧から、プリチャージ動作および前記ライトバック動作の第二部分の期間中における第二のプレート電圧へと変化する、請求項１１に記載の電子メモリ装置。
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