TWI644324B - 記憶體區段內經由區段獨立之平行存取技術 - Google Patents

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Abstract

一種具有諸如鐵電記憶體單元(混合式RAM (HRAM)單元)等記憶體單元之複數個區段之記憶體裝置可提供對該記憶體裝置之獨立區段內之記憶體單元之同時存取。可啟動一第一記憶體單元，且可判定一第二記憶體單元獨立於該第一記憶體單元。若該第二記憶體單元獨立於該第一記憶體單元，則該第二記憶體單元可在該第一記憶體單元處之操作結束之前被啟動。記憶體區段處之鎖存硬體可鎖存該等記憶體區段處之位址以便允許將一新位址提供至一不同區段以存取該第二記憶體單元。

Description

記憶體區段內經由區段獨立之平行存取技術
以下內容一般而言係關於記憶體裝置，且更具體而言係關於用於同時存取一記憶體陣列之獨立區段內之記憶體單元之技術。 記憶體裝置廣泛地用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及諸如此類。資訊藉由程式化一記憶體裝置之不同狀態而儲存。舉例而言，二進制裝置具有兩種狀態，通常由一邏輯「1」或一邏輯「0」表示。在其他系統中，可儲存多於兩種狀態。為存取所儲存資訊，電子裝置可讀取或感測記憶體裝置中之所儲存狀態。為儲存資訊，電子裝置可寫入或程式化記憶體裝置中之狀態。 存在多種類型之記憶體裝置，該等記憶體裝置包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體及其他記憶體裝置。記憶體裝置可係揮發性或非揮發性的。非揮發性記憶體(例如，快閃記憶體)甚至在缺少一外部電源之情況下亦可儲存資料達延長之時間週期。揮發性記憶體裝置(例如，DRAM)可隨時間失去其所儲存狀態，除非該等揮發性記憶體裝置藉由一外部電源而週期性地再新。舉例而言，一個二進制記憶體裝置可包含一經充電或經放電電容器。一經充電電容器可隨時間經由漏電電流而放電，從而導致所儲存資訊之損失。揮發性記憶體之某些態樣可提供效能優點，諸如較快讀取或寫入速度，而非揮發性記憶體之態樣(諸如，在不需要週期性再新之情況下儲存資料之能力)可係有利的。 FeRAM可使用與揮發性記憶體類似之裝置架構，但可具有非揮發性性質，此歸因於使用一鐵電電容器作為一儲存裝置。因此，與其他非揮發性及揮發性記憶體裝置相比，FeRAM裝置可具有經改良效能。在FeRAM裝置中，與在一揮發性RAM記憶體單元(例如，具有一介電電容器之一DRAM單元)中將施加之電壓相比，可施加一較高電壓以使一記憶體單元極化，此歸因於鐵電電容器具有相對高電壓來極化。此等較高電壓可導致使記憶體單元極化之時間相對較長，此歸因於為充電達此一較高電壓(例如，經由電荷幫浦)而增加之時間。為減輕此等相對高電壓，某些設計可沿一相反方向移動與一記憶體單元相關聯之一極板電壓作為記憶體單元之一數位線處之一電壓，從而產生可用於操作單元之一極化偏壓。然而，極板電壓之此移動導致1或0至單元之一雙叉式寫回，在極板電壓為高時，寫入邏輯「0」，且在極板電壓為低時，寫入邏輯「1」。相對於揮發性RAM而言，此一雙叉式寫回亦可增加用於寫入至一記憶體之時間，從而增加一記憶體之平均存取時間。相應地，用於減小存取時間之技術可提高非揮發性FeRAM裝置之效能。
交叉參考 本專利申請案主張法肯索爾(Fackenthal)之美國專利申請案第15/066,573號之優先權，該美國專利申請案標題為「記憶體區段內經由區段獨立之平行存取技術(Parallel Access Techniques within Memory Sections Through Section Independence)」、於2016年3月10日提出申請、受讓於其受讓人且以引用方式明確地併入本文中。 所揭示技術與具有複數個記憶體單元(例如，鐵電記憶體單元(混合式RAM (HRAM)單元)區段之一記憶體裝置有關，該記憶體裝置提供對記憶體裝置之獨立區段內之記憶體單元之同時存取。在某些實例中，可啟動一第一記憶體單元，且可判定一第二記憶體單元獨立於第一記憶體單元。若該第二記憶體單元獨立於該第一記憶體單元，則該第二記憶體單元可在該第一記憶體單元處之操作結束之前被啟動。舉例而言，第二記憶體單元可在第一記憶體單元處之一預充電操作期間被啟動。在某些實例中，當第二記憶體單元之一區段與第一記憶體單元之一區段不共用特定組件(例如，感測放大器組件)時，可判定第二記憶體單元獨立於第一記憶體單元(例如，第一記憶體單元與第二記憶體單元係處於獨立區段中，如下文較詳細論述)。在某些實例中，可在記憶體區段處提供鎖存硬體以鎖存記憶體區段處之讀取位址以便允許將一新讀取位址提供至一不同區段以存取第二記憶體單元。在某些實例中，可基於第二記憶體單元是否獨立於第一記憶體單元而選擇用於啟動第二記憶體單元之一延遲時間。 下文在一記憶體裝置之內容脈絡中進一步闡述上文所介紹的本發明之實施例，該記憶體裝置可提供對記憶體裝置之獨立區段內之記憶體單元之同時存取。然後闡述一混合式記憶體之具體實例。參考與一記憶體裝置之組態、操作及使用有關之設備圖、系統圖及流程圖而進一步圖解說明及闡述本發明之此等及其他實施例，該記憶體裝置可提供對記憶體裝置之獨立區段內之記憶體單元之同時存取。圖 1 圖解說明根據本發明之各種實施例之一實例性記憶體陣列100。舉例而言，記憶體陣列100可表示一記憶體庫中之一記憶體單元區段之一部分。記憶體陣列100包含可程式化以儲存不同狀態之記憶體單元105。每一記憶體單元105可係可程式化的以儲存表示為一邏輯0及一邏輯1之兩種狀態。在某些情形中，記憶體單元105經組態以儲存多於兩種邏輯狀態。一記憶體單元105可包含一電容器以儲存表示可程式化狀態之一電荷；舉例而言，一經充電電容器及一未充電電容器可表示兩種邏輯狀態。DRAM架構通常可使用此一設計，且所採用之電容器可包含具有線性電極化性質之一介電材料。相比而言，一鐵電記憶體單元可包含具有一鐵電作為介電材料之一電容器。鐵電材料具有非線性極化性質，以下論述一鐵電記憶體單元105之細節及優點。 可藉由啟動或選擇適當字線110及數位線115而對記憶體單元105執行諸如讀取及寫入等操作。啟動或選擇一字線110或一數位線115可包含將一電壓電位施加至各別線。在某些情形中，一數位線115可稱為一位元線。字線110及數位線115可由導電材料製成。在某些實例中，字線110及數位線115由金屬(例如，銅、鋁、金、鎢等)製成。記憶體單元105之每一列連接至一單個字線110，且記憶體單元105之每一行連接至一單個數位線115。藉由啟動一個字線110及一個數位線115，可在其交叉點處存取一單個記憶體單元105。一字線110與數位線115之交叉點可稱為一記憶體單元之一位址。 在某些架構中，一單元之邏輯儲存裝置(例如，一電容器)可藉由一選擇裝置而與數位線電隔離。字線110可連接至選擇裝置且可控制選擇裝置。舉例而言，選擇裝置可係一電晶體，且字線110可連接至電晶體之閘極。啟動字線110產生一記憶體單元105之電容器與其對應數位線115之間的一電連接。然後可存取數位線以讀取或寫入記憶體單元105。 可透過一列解碼器120及一行解碼器130控制存取記憶體單元105。舉例而言，一列解碼器120可自記憶體控制器140接收一列位址且基於所接收列位址而啟動適當字線110。類似地，一行解碼器130自記憶體控制器140接收一行位址且啟動適當數位線115。因此，藉由啟動一字線110及一數位線115，可存取一記憶體單元105。在某些實例中，一鎖存器145可鎖存來自記憶體控制器140之列位址，此可允許記憶體控制器140在進行對記憶體陣列100之存取之一部分期間執行對另一獨立記憶體陣列之一存取(例如，一讀取或寫入操作)之至少一部分，如下文將較詳細論述。 在存取後，一記憶體單元105可旋即由感測組件125讀取或感測。舉例而言，感測組件125可比較相關數位線115之一信號(例如，一電壓)與一參考信號(未展示)以便判定記憶體單元105之所儲存狀態。舉例而言，若數位線115具有高於參考電壓之一電壓，則感測組件125可判定記憶體單元105中之所儲存狀態為一邏輯1，且反之亦然。感測組件125可包含各種電晶體或放大器以便偵測且放大信號之一差，此可稱為鎖存。記憶體單元105之所偵測邏輯狀態然後可作為輸出135經由行解碼器130而輸出。在某些設計中，兩個毗鄰記憶體陣列100可共用共同感測組件125，且若不同記憶體陣列100之記憶體單元105不與共同感測組件125耦合，則不同記憶體陣列100之記憶體單元105可係獨立的。因此，根據某些實例，一記憶體單元105可視為獨立於非毗鄰記憶體陣列100之其他記憶體單元。 藉由類似地啟動相關字線110及數位線115可設定或寫入一記憶體單元105。如上文所論述，啟動一字線110將記憶體單元105之對應列電連接至其各別數位線115。在啟動字線110之同時藉由控制相關數位線115，可寫入一記憶體單元105—亦即，一邏輯值可儲存於記憶體單元105中。行解碼器130可接受待寫入至記憶體單元105之資料(舉例而言，輸入135)。在一鐵電電容器之情形中，藉由跨越鐵電電容器施加一電壓而寫入一記憶體單元105。下文更詳細地論述此程序。 在某些記憶體架構中，存取記憶體單元105可使所儲存邏輯狀態降級或毀壞，且可執行重新寫入或再新操作以使記憶體單元105返回原始邏輯狀態。在DRAM中，舉例而言，電容器在一感測操作期間可部分地或完全地放電，從而損壞所儲存邏輯狀態。因此，在一感測操作之後可重新寫入邏輯狀態。另外，啟動一單個字線110可導致列中之所有記憶體單元放電；因此，列中之全部記憶體單元105可需要被重新寫入。 包含DRAM之某些記憶體架構可隨時間失去其所儲存狀態，除非該等記憶體架構藉由一外部電源而週期性地再新。舉例而言，一經充電電容器可隨時間經由漏電電流而放電，從而導致所儲存資訊之損失。此等所謂的揮發性記憶體裝置之再新速率可係相對高的，例如針對DRAM為每秒數十次再新操作，此可導致顯著電力消耗。隨著記憶體陣列愈來愈大，增加之電力消耗可抑制記憶體陣列之部署或操作(例如，電力供應、熱量產生、材料限制等)，尤其係對於依靠一有限電源(諸如一電池)之行動裝置更係如此。如本文中所論述，鐵電記憶體單元可具有相對於其他記憶體架構可產生經改良效能之有益性質。 記憶體控制器140可經由各種組件(舉例而言，列解碼器120、行解碼器130及感測組件125)控制記憶體單元105之操作(例如，讀取、寫入、重新寫入、再新等)。記憶體控制器140可產生列位址信號及行位址信號以便啟動所要字線110及數位線115。記憶體控制器140亦可產生及控制在記憶體陣列100之操作期間所使用之各種電壓電位。一般而言，本文中所論述之一所施加電壓之振幅、形狀或持續時間可被調整或變化且針對在操作記憶體陣列100中所論述之各種操作可係不同的。此外，可同時存取記憶體陣列100內之一個、多個或全部記憶體單元105；舉例而言，在其中所有記憶體單元105或記憶體單元105之一群組設定為一單個邏輯狀態之一重設操作期間，可同時存取記憶體陣列100之多個或全部單元。在本文中所闡述之某些實例中，可同時存取兩個或多於兩個記憶體陣列100以便提高讀取/寫入操作可被執行之速度。圖 2 圖解說明根據本發明之各種實施例之用於記憶體儲存裝置之一實例性電路200。電路200可包含一鐵電記憶體單元105-a、字線110-a、數位線115-a及感測組件125-a，其等可分別係如參考圖1所闡述之一記憶體單元105、字線110、數位線115及感測組件125之實例。電路200包含一邏輯儲存組件，諸如包含兩個導電端子之電容器205、單元極板210及單元底部215。此等端子可由一絕緣鐵電材料分開。如上文所闡述，可藉由對電容器205進行充電或放電而儲存各種狀態。 可藉由操作電路200中所表示之各種元件而讀取或感測電容器205之所儲存狀態。電容器205可與數位線115-a進行電子通信。因此，電容器205可在選擇組件220被去啟動時與數位線115-a隔離，且電容器205可在選擇組件220被啟動時經由選擇組件220而連接至數位線115-a。在某些情形中，選擇組件220可係一電晶體，且其操作可藉由將一電壓施加至電晶體閘極而控制，其中電壓量值大於電晶體之臨限量值。字線110-a可啟動選擇組件220；舉例而言，施加至字線110-a之一電壓可施加至電晶體閘極，從而連接電容器205與數位線115-a。 在圖2中所繪示之實例中，電容器205係一鐵電電容器。由於鐵電材料介於電容器205之極板之間且如下文較詳細論述，電容器205在連接至數位線115-a後可不旋即放電。而是，極板210可被一外部電壓偏壓從而導致電容器205上之所儲存電荷之一改變。所儲存電荷之改變取決於電容器205之初始狀態，亦即，初始狀態係儲存為一邏輯1還是一邏輯0。然後可藉由感測組件125-a而比較所儲存電荷之改變與一參考(例如，一參考電壓)以便判定記憶體單元105-a中之所儲存邏輯狀態。 具體感測方案或程序可採取諸多形式。在一項實例中，數位線115-a可具有一固有電容且在電容器205回應於施加至極板210之電壓而充電或放電時逐漸形成一非零電壓。固有電容可取決於數位線115-a之實體特性(包含尺寸)。數位線115-a可連接諸多記憶體單元105，因此數位線115-a可具有產生一不可忽略電容(例如，近似pF)之一長度。數位線115-a之後續電壓可取決於電容器205之初始邏輯狀態，且感測組件125-a可比較此電壓與一參考電壓。 為寫入記憶體單元105-a，可跨越電容器205施加一電壓電位。可使用各種方法。在一項實例中，選擇組件220可經由字線110-a而啟動以便將電容器205電連接至數位線115-a。藉由經由數位線115-a來控制極板210及單元底部215之電壓，可跨越電容器205施加一電壓。為寫入一邏輯「0」，可使極板210呈現為高，亦即，可將施加一正電壓，且可使單元底部215呈現為低，亦即，連接至接地、虛擬接地或可施加負電壓。為寫入一邏輯1，執行相反程序，亦即，使極板210呈現為低，且使單元底部215呈現為高。 如上文所論述，圖2之實例中之電容器205係一鐵電電容器，且可具有比用於對一介電電容器進行充電之電壓高的使單元極化所需之一電壓。舉例而言，在某些設計中，用於鐵電電容器205之極化電壓可為用以對一介電電容器進行充電之電壓之三倍或大於三倍。在其中期望用鐵電記憶體替換傳統DRAM之架構中，可不容易獲得一電壓源處之較高電壓，且因此為在電容器205處具有充分電壓，可移動極板210及數位線115-a兩者處之電壓以跨越電容器205提供充分偏壓。極板210電壓之此移動可產生雙叉式寫入操作，其中當極板210處於一高電壓時，可寫入邏輯「0」，且然後將極板210移動至一低電壓，且可寫入邏輯「1」。此一雙叉式寫入程序可產生將資料完全地寫入至一記憶體可需要之額外時間，且如本文中所論述之各種技術可與執行雙叉式寫入程序之一部分同時地起始對一記憶體單元(諸如記憶體單元105-a)之一存取之一部分。圖 3 圖解說明根據本發明之各種實施例之支援對獨立記憶體單元之同時存取之一鐵電記憶體單元之實例性滯後曲線300。滯後曲線300-a及300-b分別圖解說明一實例性鐵電記憶體單元寫入及讀取程序。滯後曲線300繪示隨一電壓電位差異V而變的鐵電電容器上所儲存之電荷Q。 一鐵電材料由一自發電極化表徵，亦即，鐵電材料在缺少一電場之情況下維持一非零電極化。實例性鐵電材料包含鈦酸鋇(BaTiO3 )、鈦酸鉛(PbTiO3 )、鈦酸鉛鋯(PZT)及鉭酸鍶鉍(SBT)。本文中所闡述之鐵電電容器可包含此等或其他鐵電材料。一鐵電電容器內之電極化在鐵電材料之表面處產生一淨電荷且經由電容器端子而吸引相反電荷。因此，電荷被儲存於鐵電材料與電容器端子之界面處。由於在缺少一外部所施加電場之情況下可維持電極化達相對長之時間、甚至可無限期地維持電極化，因此與(舉例而言) DRAM陣列中所採用之電容器相比，電荷洩露可被顯著降低。此可降低對執行如上文針對某些DRAM架構所闡述之再新操作之需要。 自一電容器之一單個端子之角度可理解滯後曲線300。以實例方式，若鐵電材料具有一負極化，則正電荷將累積在該端子處。同樣地，若鐵電材料具有一正極化，則負電荷將累積在該端子處。另外，應理解，滯後曲線300中之電壓表示跨越電容器之一電壓差且係定向的。舉例而言，一正電壓可藉由以下方式而施加：將一正電壓施加至討論中之端子，且使第二端子維持處於接地。一負電壓可藉由以下方式而施加：使討論中之端子維持處於接地，且將一正電壓施加至第二端子—亦即，可施加正電壓以使討論中之端子負極化。類似地，可將兩個正電壓、兩個負電壓或正電壓與負電壓之任何組合施加至適當電容器端子以產生滯後曲線300中所展示之電壓差。 如滯後曲線300-a中所繪示，鐵電材料可維持具有一零電壓差之一正或負極化，從而產生兩種可能經充電狀態：電荷狀態305及電荷狀態310。根據圖3之實例，電荷狀態305表示一邏輯0且電荷狀態310表示一邏輯1。在某些實例中，各別電荷狀態之邏輯值可被顛倒以適應用於操作一記憶體單元之其他方案。 一邏輯0或1可藉由以下方式而寫入至記憶體單元：藉由施加電壓而控制鐵電材料之電極化及因此控制電容器端子上之電荷。舉例而言，跨越電容器施加一淨正電壓315產生電荷累積，直至達到電荷狀態305-a為止。在移除電壓315後，電荷狀態305-a旋即遵循路徑320，直至其達到處於零電壓電位之電荷狀態305為止。類似地，電荷狀態310藉由施加一淨負電壓325 (此產生電荷狀態310-a)而寫入。在移除負電壓325之後，電荷狀態310-a遵循路徑330，直至其達到處於零電壓之電荷狀態310為止。 為讀取或感測鐵電電容器之所儲存狀態，可跨越電容器施加一電壓。作為回應，所儲存電荷改變，且改變之程度取決於初始電荷狀態—亦即，電容器之所儲存電荷改變之程度取決於最初係儲存電荷狀態305-b還是310-b而變化。舉例而言，滯後曲線300-b圖解說明兩種可能所儲存電荷狀態305-b及310-b。淨電壓335可跨越電容器而施加。儘管繪示為一正電壓，但電壓335可為負。回應於電壓335，電荷狀態305-b可遵循路徑340。同樣地，若最初儲存電荷狀態310-b，則電荷狀態310-b遵循路徑345。電荷狀態305-c及電荷狀態310-c之最終位置取決於若干因素，該等因素包含具體感測操作及電路。 在某些情形中，最終電荷可取決於一記憶體單元之數位線之固有電容。舉例而言，若電容器電連接至數位線且施加電壓335，則數位線之電壓可因其固有電容而升高。因此，在一感測組件處所量測之一電壓可不等於電壓335，而是可取決於數位線之電壓。因此，滯後曲線300-b上之最終電荷狀態305-c及310-c之位置可取決於數位線之電容且可經由一負載線分析而判定—亦即，電荷狀態305-c及310-c可相對於數位線電容而定義。因此，電容器之電壓、電壓350或電壓355可係不同的且可係取決於電容器之初始狀態。 藉由比較電壓350或電壓355與一參考電壓，可判定電容器之初始狀態。舉例而言，參考電壓可係電壓350及355之一平均值，且在比較後，可判定所感測電壓係高於還是低於參考電壓。然後，可基於該比較而判定鐵電單元之一值(亦即，一邏輯0或1)。 如上文所論述，讀取一記憶體單元105可使所儲存邏輯降級或毀壞。然而，一鐵電記憶體單元105可在一讀取操作之後維持初始邏輯狀態。舉例而言，若儲存電荷狀態305-b且執行讀取操作，則在移除電壓335之後，電荷狀態可(舉例而言)藉由沿相反方向遵循路徑340而返回至初始電荷狀態305-b。因此，當讀取一鐵電記憶體單元105時，單元中所含有之電荷在感測期間並不自單元「自由地」流動至一浮動節點(例如，一數位線115)上，而是，記憶體單元105必須被主動地偏壓及極化達一極化電流才流動。圖4A及圖4B中圖解說明進行此之兩個選項。圖 4A 圖解說明根據本發明之各種實施例之具有用於記憶體單元操作之一固定極板電壓之一記憶體單元(例如，圖1或圖2之一記憶體單元105)之記憶體單元電壓之一實例400之一時序圖。在圖4A之實例中，一極板電壓405可保持固定於一特定值，舉例而言，諸如1.8 V。一字線電壓可在420處上升，且用於具有一「0」之一單元之一第一數位線(DL0)電壓410可在一小信號感測425期間保持處於高於一參考電壓435之一電壓。在此實例中，在感測放大器(SA)於430處鎖存之後，DL0電壓410可移動至3.6 V之一全軌電壓。用於具有一「1」之一單元之一第二數位線(DL1)電壓415在字線上升420之後於小信號感測425期間可移動至低於參考電壓435達到接近固定極板電壓之一值，且然後可在感測放大器(SA)於430處鎖存之後下降至一接地值。在SA於430處鎖存之後，「1」及「0」兩者皆可寫回至記憶體單元。操作為此一固定極板電壓之記憶體單元可具有與移動極板電壓有關之較少額外負擔且可不需要一雙叉式寫回。然而，此一固定極板電壓可顯著高於DRAM之極板電壓(例如，對照對於諸多DRAM架構為0.6 V，對於圖4A之實例為1.8 V)。此等較高電壓可產生具有相對高電力消耗之較大及/或較慢裝置。圖 4B 圖解說明根據本發明之各種實施例之具有用於記憶體單元操作之一移動極板電壓之一記憶體單元(例如，圖1或圖2之一記憶體單元105)之記憶體單元電壓之一實例450之一時序圖。在圖4B之實例中，當啟動單元以感測所儲存值時，一極板電壓455可自一低值(例如，接地，如圖4B中所圖解說明)移動至一高值(例如，1.8 V，如圖4B中所圖解說明)。在圖4B之實例中，一字線電壓及極板電壓可在470處上升，且用於具有一「0」之一單元之一第一數位線(DL0)電壓460在一小信號感測475期間可保持處於低於一參考電壓490之一電壓。在此實例中，在感測放大器(SA)於480處鎖存之後，DL0電壓460可移動至一全軌低電壓(例如，接地)。用於具有一「1」之一單元之一第二數位線(DL1)電壓465在字線上升470之後可在小信號感測475期間移動至高於參考電壓490之一值，且然後可在感測放大器(SA)於480處鎖存之後上升至極板電壓值。在SA於480處鎖存之後，「0」可寫回至記憶體單元。在485處，極板電壓455可往回向下移動，且「1」可寫回至記憶體單元。如上文所提及，此一移動極板產生一個兩相或雙叉式寫回，其中在極板為高時，僅「0」進行一寫回，此後，極板電壓變低且「1」進行一寫回。此一設計允許較低絕對操作電壓(例如，1.8 V，而非圖4A之3.6 V)，此可允許具有相對較低電力消耗之較小且較快裝置。然而，亦如上文所提及，此一雙叉式寫入致使寫入之一部分基於一預充電(PRE)命令而完成，且在啟動一後續記憶體操作之一記憶體單元之前，與列預充電命令(tRP )相關聯之一延遲可係相對長的。因此，在某些實例中，彼此獨立且涉及連續命令之記憶體單元可具有對程序之至少一部分之同時操作，且因此可提供提高之速度。此等實例可在記憶體單元為獨立時使用一第一tRP 值用於連續寫入，且可在記憶體單元不獨立時使用一第二tRP 值用於連續寫入。第一tRP 之一第一延遲時間(其可稱為tRP-fast )可比第二tRP 之一第二延遲時間(其可稱為tRP-slow )短。圖 5A 圖解說明根據本發明之各種實施例之可串列存取以用於連續讀取操作之記憶體區段之一實例500。在此實例中，記憶體區段k-1 505可毗鄰於記憶體區段k 510及記憶體區段k-2 525。在此實例中，毗鄰記憶體區段可共用感測放大器(SA)組件，其中SA m-1 515被共用於記憶體區段k 510與記憶體區段k-1 505之間。因此，記憶體區段k 510及記憶體區段k-1 505與SA m-1 515之至少部分地重疊之SA組件耦合，且此等記憶體區段並非彼此獨立的。類似地，SA m-2 520可被共用於記憶體區段k-1 505與記憶體區段k-2 525之間。若一第一讀取(Read 1)經接收用於位於記憶體區段k-1 505中之記憶體單元，且一第二讀取(Read 2)經接收用於位於記憶體區段k 510中之記憶體單元，則針對Read 1及Read 2之記憶體單元將並非係獨立的，此乃因記憶體區段505、510兩者共用SA m-1 515。在此一情形中，一記憶體控制器(例如，圖1之記憶體控制器140)可等待記憶體區段k-1 505處之預充電操作完成之後才啟動記憶體區段k 510。在此實例中，用於起始Read 2之一延遲時間可設定為一tRP-slow 延遲時間。在接收到用以存取並非毗鄰於記憶體區段k 510之一記憶體區段之一第三讀取請求之情況下，用於起始第三讀取請求之延遲時間可設定為一tRP-fast 延遲時間以在第二讀取請求之後且在與第二讀取請求相關聯之一預充電操作期間以諸如關於圖5B所闡述之一方式起始一啟動。圖 5B 圖解說明根據本發明之各種實施例之可同時存取以用於連續讀取操作之記憶體區段之一實例550。在此實例中，記憶體區段j-1 555可接收一第一讀取請求(Read 1)，且記憶體區段j+1 560可接收一第二讀取請求(Read 2)。由於記憶體區段j-1 555與記憶體區段j+1 560並不毗鄰，因此可在Read 1之一預充電操作期間起始Read 2操作。更具體而言，記憶體區段j-1 555可使用SA n-1 565及SA n-2 570，而記憶體區段j+1可使用SA n 575及SA n+1 580。由於SA 565至580中沒有一者在記憶體區段j-1 555與記憶體區段j+1 560之間係共同的，因此此等記憶體區段係彼此獨立的，且可在不影響記憶體區段j-1 555處之PRE命令完成之情況下開始記憶體區段j+1 560處之操作。在此實例中，用於起始Read 2之一延遲時間可設定為一tRP-fast 延遲時間。 雖然圖5A及圖5B之實施例展示其中毗鄰區段可共用一或多個組件(例如，毗鄰區段共用SA組件)之一架構，但在其他實施例中，至少某些記憶體區段可具有不與其他記憶體區段共用之專用SA組件。在此等其他實施例中，具有專用SA組件之記憶體區段中之每一者將係彼此獨立的，且位於不同區段中之記憶體單元將係獨立的，即使位於毗鄰記憶體區段中亦如此。同樣地，在此等實施例中，一相同區段內之記憶體單元將不彼此獨立，類似地，在圖5A及圖5B之實施例中，一相同區段內之此等單元將不彼此獨立。圖 6 圖解說明根據本發明之各種實施例之記憶體區段及相關組件之一實例600，其中具有用於操作記憶體區段以進行同時存取之一時序圖。在此實例中，圖解說明一第一記憶體區段(區段A) 605及一第二記憶體區段(區段B) 665，此可係圖1之一記憶體陣列100或圖5之記憶體區段505、510、525、555或560之實例，且可包含記憶體單元(諸如圖1至圖2之記憶體單元105)之陣列。第一記憶體區段605可包含一列解碼器610 (其可係圖1之列解碼器120之一實例)、鎖存器615-a至615-n (其可係圖1之鎖存器145之一實例)及一組記憶體單元列620-a至620-n。列解碼器610可經由來自(舉例而言)一記憶體控制器(例如，圖1之記憶體控制器140)之共同信號630接收一列位址。當一列位址將被鎖存以便允許啟動另一記憶體區段(諸如第二記憶體區段665)時，一區段位準鎖存信號(LAT-A) 625可提供至鎖存器615。鎖存器615可保持第一記憶體區段605處之一現有列位址，且可將一新列位址以共同信號630形式提供至列解碼器610。類似地，第二記憶體區段665可包含列解碼器670、鎖存器675-a至675-n及記憶體單元列680-a至680-n。當一列位址將被鎖存以便允許啟動另一記憶體區段(諸如第一記憶體區段605)時，一區段位準鎖存信號(LAT-B) 685可提供至鎖存器675。第一記憶體區段605及第二記憶體區段665亦可與感測放大器組件、一行解碼器及其他相關輸入/輸出組件耦合，如上文在圖1中所論述，但出於清晰目的，圖6中未圖解說明此。 當對第一記憶體區段605執行一記憶體存取時，列位址可提供至列解碼器610，且極板A 635及字線(WL) A 640可自低移動至高以用於一初始感測。第一記憶體區段605之數位線(DL)將移動至高於具有一所儲存「1」之記憶體單元之一參考電壓之一值，如645處所指示，且DL將移動至低於具有一所儲存「0」之記憶體單元之參考電壓之一值，如650處所指示。在初始感測之後，SA電路可鎖存且一SA A線655可自低移動至高。在SA鎖存之後，在第一記憶體區段605處可執行一預充電操作。在此實例中，第一記憶體區段605可獨立於第二記憶體區段665，且在一tRP-fast 延遲之後，可在第一記憶體區段605處之預充電操作期間對第二記憶體區段665執行一啟動(ACT)。如圖6中所圖解說明，用於第二記憶體區段665之ACT命令可在第一記憶體單元605處之預充電操作期間將極板B 690及WL B 695移動為高。為鎖存第一記憶體區段605處之列位址，區段位準鎖存信號LAT-A 625可自一高值移動至一低值以鎖存第一記憶體區段605處之一列位址且允許共同信號630將一新列位址提供至第二記憶體區段665。 雖然圖6之實例在一預充電操作期間使用鎖存器來鎖存一記憶體區段處之一位址，但其他實例可使用其他技術來將一不同列位址提供至一後續記憶體區段，同時保持一先前記憶體區段處之一先前列位址。舉例而言，可提供包含兩組字線位址或列位址之一架構，該兩組字線位址或列位址可以一乒乓方式(ping-pong fashion)多工。此多工將把不同列位址提供至不同記憶體區段且允許一第一記憶體區段處之預充電完成，同時起始一第二記憶體區段處之一ACT命令。在某些實例中，含有一第一記憶體單元之一第一記憶體單元區段之一第一區段位址及含有一第二記憶體單元之一第二記憶體單元區段之一第二區段位址可提供至與每一記憶體單元區段相關聯之一位址解碼器。第一區段處之位址解碼器可在第一區段位址與後面之第二區段位址之間多工，且第二區段處之位址解碼器可在第二區段位址與後面之第一區段位址之間多工。第二區段可在第一記憶體單元區段之預充電操作期間啟動，其中第一區段及第二區段中之每一者使用在各別位址解碼器處多工之位址。圖 7 圖解說明根據本發明之各種實施例之對連續記憶體位址進行位址加擾而成為非連續記憶體區段之一實例700。如上文所提及，若對彼此獨立之若干記憶體單元進行連續存取，則可使用一tRP-fast 延遲來起始用於下一連續記憶體存取操作之一記憶體區段之一啟動。為提高對獨立記憶體單元進行連續記憶體存取之可能性，可實施位址加擾以提供：連續記憶體位址並非處於毗鄰記憶體區段中。因此，舉例而言，若一系統正讀取一記憶體位址群組，則可提高連續記憶體位址位於獨立記憶體區段中之可能性，且在存取之間更頻繁地使用一tRP-fast 延遲以藉此提高記憶體操作之速度。 在圖7之實例中，圖解說明記憶體區段0 705、記憶體區段1 710、記憶體區段n 715及記憶體區段n+1 720，但將理解，可存在眾多其他記憶體區段。記憶體區段705至720可係記憶體陣列100、圖5之記憶體區段505、510、525、555或560或者圖6之記憶體區段605或665之實例，且可包含記憶體單元(諸如圖1至圖2之記憶體單元105)之陣列。在此實例中，一記憶體位址addr 0可映射至記憶體區段0 705，且連續記憶體位址addr 1可映射至記憶體區段n 715。類似地，記憶體位址addr 2至addr 7可經映射使得連續記憶體位址不位於毗鄰記憶體區段705至720中。在某些實例中，一控制器可選擇用於連續讀取/寫入操作之記憶體位址，該等記憶體位址不位於一相同記憶體區段或毗鄰記憶體區段中。在某些實施例中，位址可映射至記憶體區段，使得僅一個(例如，第一或最高有效實體數位線)位址位元(0/1或第一半/第二半)可足以判定兩個(邏輯)位址是否係獨立的。在其他實例中，映射至記憶體區段之不同位址可提供相同或類似益處。圖 8 展示根據本發明之各種實施例之支援多個記憶體區段處之同時操作之一記憶體陣列100-b之一方塊圖800。記憶體陣列100-b可含有記憶體控制器140-b及記憶體單元105-b，其等可係參考圖1及圖2所闡述之記憶體控制器140及記憶體單元105之實例。記憶體控制器140-b可包含偏壓組件810及計時模組815且可操作記憶體陣列100-b，如圖1至圖7中所闡述。記憶體控制器140-b可與字線110-b、數位線115-b、感測組件125-b及極板210-a進行電子通信，其等可係參考圖1或圖2所闡述之字線110、數位線115、感測組件125及極板210之實例。記憶體陣列100-b亦可包含參考組件820及SA鎖存器825。記憶體陣列100-b之組件可彼此進行電子通信且可執行參考圖1至圖7所闡述之功能。在某些情形中，參考組件820、感測組件125-b及SA鎖存器825可係記憶體控制器140-b之組件。 記憶體控制器140-b可經組態以藉由將電壓施加至彼等各種節點而啟動字線110-b、極板210-a或數位線115-b。舉例而言，偏壓組件810可經組態以施加一電壓以操作記憶體單元105-b來讀取或寫入記憶體單元105-b，如上文所闡述。在某些情形中，記憶體控制器140-b可包含一列解碼器、行解碼器或兩者，如參考圖1所闡述。此可使得記憶體控制器140-b能夠存取一或多個記憶體單元105。偏壓組件810亦可將電壓電位提供至參考組件820以便產生用於感測組件125-b之一參考信號。另外，偏壓組件810可提供用於感測組件125-b之操作之電壓電位。 在某些情形中，記憶體控制器140-b可使用計時模組815來執行其操作。舉例而言，計時模組815可控制各種字線選擇或極板偏壓之時序，包含用於切換及電壓施加之時序以執行本文中所論述之記憶體功能，諸如讀取/寫入及在一預充電操作期間起始一啟動命令。在某些情形中，計時模組815可控制偏壓組件810之操作。 參考組件820可包含用以產生用於感測組件125-b之一參考信號之各種組件。參考組件820可包含具體而言經組態以產生一參考信號之電路。在某些情形中，參考組件820可係其他鐵電記憶體單元105。在某些實例中，參考組件820可經組態以輸出具有介於兩個感測電壓之間的一值之一電壓，如參考圖3、圖4或圖6所闡述。或者，參考組件820可 經設計以輸出一虛擬接地電壓。 感測組件125-b可比較來自記憶體單元105-b (經由數位線115-b)之一信號與來自參考組件820之一參考信號。在判定邏輯狀態後，感測組件然後可將輸出儲存於SA鎖存器825中，其中該SA鎖存器可根據一電子裝置使用記憶體裝置進行之操作而使用，記憶體陣列100-b為記憶體裝置之一部分。圖 9 展示根據本發明之各種實施例之支援獨立記憶體區段處之同時操作之一系統900之一圖式。系統900可包含一裝置905，該裝置可係或包含用以連接或實體支援各種組件之一印刷電路板。裝置905可包含一記憶體陣列100-c，其可係圖1至圖8中所闡述之記憶體陣列100之一實例。記憶體陣列100-c可含有記憶體控制器140-c及記憶體單元105-c，其等可係參考圖1至圖8所闡述之記憶體控制器140及參考圖1至圖8所闡述之記憶體單元105之實例。裝置905亦可包含一處理器910、BIOS組件915、周邊組件920及輸入/輸出控制組件925。裝置905之組件可經由匯流排930彼此進行電子通信。 處理器910可經組態以經由記憶體控制器140-c而操作記憶體陣列100-a。在某些情形中，處理器910可執行參考圖1至圖8所闡述之記憶體控制器140之功能。在其他情形中，記憶體控制器140-c可整合至處理器910中。處理器910可係一個一般用途處理器、一數位信號處理器(DSP)、一特殊應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件，或者處理器910可係此等類型之組件之一組合，且處理器910可執行本文中所闡述之各種功能，該等功能包含獨立記憶體區段處之同時操作。舉例而言，處理器910可經組態以執行記憶體陣列100-a中所儲存之電腦可讀指令以致使裝置905執行各種功能或任務。 BIOS組件915可係包含操作為韌體之一基本輸入/輸出系統(BIOS)之一軟體組件，該組件可使系統900之各種硬體組件初始化且運行。BIOS組件915亦可管理處理器910與各種組件(例如，周邊組件920、輸入/輸出控制器925等)之間的資料流。BIOS組件915可包含唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中所儲存之一程式或軟體。 周邊組件920可係任何輸入或輸出裝置或整合至裝置905中的用於此等裝置之一介面。實例可包含磁碟控制器、音響控制器、圖形控制器、乙太網路控制器、數據機、USB控制器、一串列或並列埠或者周邊卡插槽，諸如周邊組件互連(PCI)或加速圖形埠(AGP)插槽。 輸入/輸出控制器925可管理處理器910與周邊組件920、輸入裝置935或輸出裝置940之間的資料通信。輸入/輸出控制器925亦可管理未整合至裝置905中之周邊設備。在某些情形中，輸入/輸出控制器925可表示至外部周邊設備之一實體連接或埠。 輸入935可表示在裝置905外部之為裝置905或其組件提供輸入的一裝置或信號。此輸入可包含一使用者介面或者與其他裝置之介面或其他裝置之間的介面。在某些情形中，輸入935可係經由周邊組件920而與裝置905介接之一周邊設備或可受輸入/輸出控制器925管理。 輸出裝置940可表示在裝置905外部之經組態以接收來自裝置905或其組件中之任一者之輸出的一裝置或信號。輸出裝置940之實例可包含一顯示器、音訊揚聲器、一印刷裝置、另一處理器或印刷電路板等。在某些情形中，輸出940可係經由周邊組件920而與裝置905介接之一周邊設備或可受輸入/輸出控制器925管理。 記憶體控制器140-c、裝置905及記憶體陣列100-c之組件可由經設計以實施其功能之電路構成。此可包含經組態以實施本文中所闡述之功能之各種電路元件，舉例而言，導電線、電晶體、電容器、電感器、電阻器、放大器或者其他作用或非作用元件。圖 10 係根據本發明之各種實施例之圖解說明用於記憶體裝置操作之一方法1000之一實例之一流程圖。為清晰起見，下文參考參考圖1至圖9所闡述之記憶體控制器140或處理器910中之一或多者之實施例而闡述方法1000。在某些實例中，一記憶體裝置可執行用以控制記憶體裝置之功能元件來執行下文所闡述之功能之一或多組碼。另外或另一選擇為，記憶體裝置可執行下文所闡述之使用特殊應用硬體進行之功能中之一或多者。 在方塊1005處，記憶體裝置可識別待啟動之一第一記憶體單元及一第二記憶體單元。此識別可藉由判定用於連續記憶體讀取/寫入操作之記憶體位址而做出，舉例而言，其中第一記憶體單元係基於用於一第一讀取/寫入操作之一第一記憶體位址而判定，且第二記憶體單元係基於用於一第二讀取/寫入操作之一第二記憶體位址而判定。舉例而言，方塊1005之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910執行。 在方塊1010處，記憶體裝置可判定第一記憶體單元及第二記憶體單元在一記憶體單元庫內之區段位置。舉例而言，此一判定可藉由判定第一記憶體單元及第二記憶體單元之記憶體位址在一記憶體庫內之區段位置而做出。舉例而言，方塊1010之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910執行。 在方塊1015處，記憶體裝置可基於所判定區段位置而識別用於相對於啟動第一記憶體單元而啟動第二記憶體單元之一時序。該時序可根據如上文參考圖1至圖8所論述之技術而判定。舉例而言，該時序可經識別以與第一記憶體單元之一預充電操作同時地提供第二記憶體單元之啟動。在某些實例中，第二記憶體單元之啟動可基於第一記憶體單元及第二記憶體單元之區段位置是否處於記憶體裝置內之獨立記憶體區段中而在一不同延遲時間之後發生。舉例而言，方塊1015之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910執行。圖 11 係根據本發明之各種實施例之圖解說明用於記憶體裝置操作之一方法1100之一實例之一流程圖。為清晰起見，下文參考參考圖1至圖9所闡述之記憶體控制器140或處理器910中之一或多者之實施例而闡述方法1100。在某些實例中，一記憶體裝置可執行用以控制記憶體裝置之功能元件來執行下文所闡述之功能之一或多組碼。另外或另一選擇為，記憶體裝置可執行下文所闡述之使用特殊應用硬體進行之功能中之一或多者。 在方塊1105處，記憶體裝置可啟動第一記憶體單元。此啟動可回應於在第一記憶體單元處執行之一存取操作而做出。舉例而言，記憶體單元之啟動可包含移動提供至記憶體單元之一極板電壓及/或移動提供至記憶體單元之一字線電壓。舉例而言，方塊1105之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910連同圖1至圖2、圖8或圖9之一單元105一起執行。 在方塊1110處，記憶體裝置可感測第一記憶體單元之一狀態。此感測可藉由一感測放大器組件比較來自第一記憶體單元之一數位線之一所感測電壓與一參考電壓而執行。舉例而言，方塊1110之操作可由圖1至圖2或圖8之感測組件125或由圖5A或圖5B之SA組件515、520或565至580執行。 在方塊1115處，記憶體裝置可識別待啟動之第二記憶體單元。舉例而言，此識別可藉由判定第二記憶體單元之一記憶體位址而做出。舉例而言，方塊1115之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910執行。 在方塊1120處，記憶體裝置可判定第二記憶體單元是否獨立於第一記憶體單元。舉例而言，此一判定可係基於第一記憶體單元及第二記憶體單元之區段位置是否處於記憶體裝置內之非毗鄰記憶體區段中。若第一記憶體單元及第二記憶體單元之區段位置處於非毗鄰記憶體區段中，則第一記憶體單元及第二記憶體單元可被判定為不共用感測組件且因此係彼此獨立的。舉例而言，方塊1120之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910執行。 若判定第二記憶體單元獨立於第一記憶體單元，則記憶體裝置可在對第一記憶體單元進行預充電之同時啟動第二記憶體單元，如方塊1125處所指示。此啟動可(舉例而言)在一第一延遲時間之後被起始，該第一延遲時間係基於如下判定而設定：第一記憶體單元與第二記憶體單元係獨立的。舉例而言，方塊1125之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910執行。 若判定第二記憶體單元不獨立於第一記憶體單元，則記憶體裝置可在對第一記憶體單元進行預充電之後啟動第二記憶體單元，如方塊1130處所指示。此啟動可(舉例而言)在一第二延遲時間之後被起始，該第二延遲時間比第一延遲時間長且係基於如下判定而設定：第一記憶體單元與第二記憶體單元不係獨立的。舉例而言，方塊1130之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910執行。圖 12 係根據本發明之各種實施例之圖解說明用於記憶體裝置操作之一方法1200之一實例之一流程圖。為清晰起見，下文參考參考圖1至圖9所闡述之記憶體控制器140或處理器910中之一或多者之實施例而闡述方法1200。在某些實例中，一記憶體裝置可執行用以控制記憶體裝置之功能元件來執行下文所闡述之功能之一或多組碼。另外或另一選擇為，記憶體裝置可執行下文所闡述之使用特殊應用硬體進行之功能中之一或多者。 在方塊1205處，記憶體裝置可識別一第一讀取位址及一第二讀取位址係處於一記憶體庫之獨立區段中。此識別可藉由判定(舉例而言)第一讀取位址及第二讀取位址之記憶體庫區段彼此不毗鄰而做出。舉例而言，方塊1205之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910執行。 在方塊1210處，記憶體裝置可啟動記憶體庫之含有第一讀取位址之第一區段。此啟動可包含將與第一讀取位址相關聯之第一區段之一第一列之一極板電壓自低值移動至一高值，如方塊1215處所指示。舉例而言，方塊1210至1215之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910連同圖1至圖2、圖8或圖9之一單元105一起執行。 在方塊1220處，記憶體裝置可感測第一列內之記憶體單元之一狀態。此感測可藉由一感測放大器組件比較來自第一記憶體單元之一數位線之一所感測電壓與一參考電壓而執行。方塊1220之操作可由圖1至圖2或圖8之感測組件125或由圖5A或圖5B之SA組件515、520或565至580執行。 在方塊1225處，記憶體裝置可將0寫回至第一列之記憶體單元。此寫回可藉由偏壓極板及數位線以使記憶體單元極化而執行。舉例而言，方塊1225之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910連同圖1至圖2、圖8或圖9之一單元105一起執行。 在方塊1230處，記憶體裝置可關閉用於記憶體庫之第一區段之列位址之鎖存器。此等鎖存器可允許第一區段完成一預充電命令，同時將一第二列位址提供至用於一後續存取操作之一不同區段。舉例而言，方塊1230之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910連同圖1之鎖存器145或圖6之鎖存器615或675一起執行。 在方塊1235處，記憶體裝置可啟動記憶體庫之含有第二讀取位址之第二區段。此啟動可包含將用於與第二讀取位址相關聯之第二區段之一第二列之一極板電壓自低值移動至一高值。方塊1235之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910連同圖1至圖2、圖8或圖9之一單元105一起執行。 在方塊1240處，與方塊1235之操作同時地，記憶體裝置可將第一列之極板電壓自高值移動至低值。方塊1240之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910連同圖1至圖2、圖8或圖9之一單元105一起執行。 在方塊1245處，記憶體裝置可將1寫回至第一列之記憶體單元。此寫回可藉由偏壓極板及數位線以使記憶體單元極化而執行。舉例而言，方塊1245之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910連同圖1至圖2、圖8或圖9之一單元105一起執行。 在方塊1250處，記憶體裝置可開啟用於記憶體庫之第一區段之列位址之鎖存器。開啟鎖存器可允許第一區段在完成預充電之後接收用於一後續記憶體存取操作之一後續列位址。舉例而言，方塊1250之操作可由圖1、圖8或圖9之控制器140或由圖9之處理器910連同圖1之鎖存器145或圖6之鎖存器615或675一起執行。 因此，方法1000、1100及1200可提供獨立記憶體區段處之同時操作並借此提高一記憶體裝置之效率。應注意，方法1000、1100及1200闡述可能實施方案，且操作及步驟可被重新配置或以其他方式被修改，使得其他實施方案係可能的。在某些實例中，可組合方法1000、1100及1200中之兩者或多於兩者之態樣。 本文中之說明提供若干實例且不限制申請專利範圍中所陳述之範疇、適用性或實例。可對所論述之元件之功能及配置做出改變，此並不背離本發明之範疇。視需要，各種實例可省略、替代或添加各種程序或組件。此外，關於某些實例所闡述之特徵可組合於其他實例中。 本文中所陳述之說明連同附圖一起闡述實例性組態且不表示可實施之或處於申請專利範圍之範疇內之所有實例。如本文中所使用，術語「實例」及「例示性」意指「用作一實例、例項或圖解」且並非係「較佳」的或「比其他實例有利的」。出於提供對所闡述技法之一理解之目的，詳細說明包含具體細節。然而，此等技法可在不具有此等具體細節之情況下實踐。在某些例項中，以方塊圖形式展示眾所周知之結構及裝置以便避免使所闡述實例之概念模糊。 在所附各圖中，類似組件或特徵可具有相同參考標記。此外，相同類型之各組件可藉由以下方式進行區分：在參考標記後面加上一短劃線及在類似組件當中進行區分之一第二標記。當說明書中使用第一參考標記時，不管第二參考標記為何，該說明適用於具有相同第一參考標記之類似組件中之任一者。 本文中所闡述之資訊及信號可使用多種不同技術及技法中之任一者而表示。舉例而言，在以上說明通篇中可提及之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或粒子、光學場或粒子或者其任何組合表示。某些圖式可將信號圖解說明為一單個信號；然而，熟習此項技術者將理解，該信號可表示信號之一匯流排，其中匯流排可具有多種位元寬度。 如本文中所使用，術語「虛擬接地」係指保持處於約零伏(0 V)之一電壓但並不與接地直接連接的一電路之一節點。相應地，一虛擬接地之電壓可臨時波動並返回至處於穩定狀態之約0 V。一虛擬接地可使用各種電子電路元件(諸如，由操作放大器及電阻器組成之一分壓器)而實施。其他實施方式亦係可能的。 術語「電子通信」係指組件之間的支援組件之間的電子流之一關係。此可包含組件之間的一直接連接或可包含中間組件。電子通信之組件可主動地交換電子或信號(例如，在一激勵電路中)或可不主動地交換電子或信號(例如，在一去激勵電路中)，但可在一電路被激勵後旋即經組態且可操作以交換電子或信號。以實例方式，經由一切換器(例如，一電晶體)實體連接之兩個組件係電子通信的，而不管切換器之狀態(亦即，斷開或閉合)如何。 本文中所論述之裝置(包含記憶體陣列100)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在某些情形中，基板係一半導體晶圓。在其他情形中，基板可係一絕緣體上覆矽(SOI)基板(諸如玻璃上覆矽(SOG)或藍寶石上覆矽 (SOP))或另一基板上之半導體材料之磊晶層。基板或基板之子區域之導電性可使用各種化學物種(包含但不限於磷、硼或砷)經由摻雜進行控制。摻雜可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行。 本文中所論述之電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置。該等端子可經由導電材料(例如，金屬)連接至其他電子元件。源極及汲極可係導電的且可包括一重摻雜(例如，退化)半導體區域。源極及汲極可被一輕摻雜半導體區域或通道分離。若通道為n型(亦即，多數載流子為電子)，則FET可稱為一n型FET。同樣地，若通道為p型(亦即，多數載流子為電洞)，則FET可稱為一p型FET。通道可被一絕緣閘極氧化物覆蓋。可藉由將一電壓施加至閘極而控制通道導電性。舉例而言，分別將一正電壓或負電壓施加至一n型FET或一p型FET可致使通道變為導電的。當將大於或等於電晶體之臨限電壓之一電壓施加至電晶體閘極時，一電晶體可被「接通」或「啟動」。當將小於電晶體之臨限電壓之一電壓施加至電晶體閘極時，電晶體可被「關斷」或「去啟動」。 連同本文中之揭示內容一起所闡述之各種說明性方塊、組件及模組可利用經設計以執行本文中所闡述之功能之以下各項而實施或執行：一個一般用途處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或者其任何組合。一個一般用途處理器可係一微處理器，但在替代方案中，處理器可係任何習用處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算裝置之一組合(例如，一DSP與一微處理器之一組合、多個微處理器之一組合、一或多個微處理器與一DSP核心之一組合、或任何其他此類組態)。 本文中所闡述之功能可以硬體、一處理器所執行之軟體、韌體或其任何組合而實施。若以一處理器所執行之軟體實施，則可將功能作為一或多個指令或碼儲存於電腦可讀媒體上或經由電腦可讀媒體傳輸。其他實例及實施方案亦在本發明及隨附申請專利範圍之範疇內。舉例而言，由於軟體之本質，因此上文所闡述之功能可使用一處理器所執行之軟體、硬體、韌體、硬連線或此等中之任何者之組合而實施。實施若干功能之特徵亦可實體上位於各種位置處，包含經分佈使得功能之若干部分在不同實體位置處實施。此外，如本文中(包含申請專利範圍中)所使用，如一物項清單(舉例而言，以諸如「...中之至少一者」或「...中之一或多者」之一片語開頭之一物項清單)中所使用之「或」指示一包含性清單，使得(舉例而言) A、B或C中之至少一者之一清單意指A或B或C或者AB或AC或BC或者ABC (亦即，A及B及C)。 電腦可讀媒體包含非暫時性電腦儲存媒體及通信媒體兩者，該等通信媒體包含促進將一電腦程式自一個地點傳送至另一地點之任何媒體。一非暫時性儲存媒體可係可由一個一般用途或特殊用途電腦存取之任何可用媒體。以實例方式而非以限制方式，非暫時性電腦可讀媒體可包括RAM、ROM、電可抹除可程式化唯讀記憶體(EEPROM)、壓縮碟片(CD) ROM或者其他光碟儲存裝置、磁碟儲存裝置或其他磁性儲存裝置，或者可用於以指令或資料結構形式載運或儲存所要程式碼手段且可由一個一般用途或特殊用途電腦或者一個一般用途或特殊用途處理器存取的任何其他非暫時性媒體。 此外，可將任何連接適當地稱為一電腦可讀媒體。舉例而言，若使用一同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(例如紅外線、無線電及微波)自一網站、伺服器或其他遠端源傳輸軟體，則所述同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或無線技術(例如紅外線、無線電及微波)皆包含於媒體之定義中。如本文中所使用，磁碟及碟片包含：CD、雷射碟片、光碟、數位多功能碟片(DVD)、軟碟及藍光碟片，其中磁碟通常磁性地複製資料而碟片則藉助雷射光學地複製資料。以上各項之組合亦包含於電腦可讀媒體之範疇內。 本文中之說明經提供以使得熟習此項技術者能夠做出或使用本發明。熟習此項技術者將易於明瞭對本發明之各種修改，且本文中所定義之一般原理可應用於其他變化形式而不背離本發明之範疇。因此，本發明不限於本文中所闡述之實例及設計，而是被賦予與本文中所揭示之原理及新穎特徵一致之最寬廣範疇。
100‧‧‧實例性記憶體陣列/記憶體陣列
100-b‧‧‧記憶體陣列
100-c‧‧‧記憶體陣列
105‧‧‧記憶體單元/鐵電記憶體單元/單元
105-a‧‧‧鐵電記憶體單元/記憶體單元
105-b‧‧‧記憶體單元
105-c‧‧‧記憶體單元
110‧‧‧字線
110-a‧‧‧字線
110-b‧‧‧字線
115‧‧‧數位線/對應數位線
115-a‧‧‧數位線
115-b‧‧‧數位線
120‧‧‧列解碼器
125‧‧‧共同感測組件/感測組件
125-a‧‧‧感測組件
125-b‧‧‧感測組件
130‧‧‧行解碼器
135‧‧‧輸出/輸入
140‧‧‧記憶體控制器/控制器
140-b‧‧‧記憶體控制器
140-c‧‧‧記憶體控制器
145‧‧‧鎖存器
200‧‧‧實例性電路/電路
205‧‧‧電容器/鐵電電容器
210‧‧‧單元極板/極板
210-a‧‧‧極板
215‧‧‧單元底部
220‧‧‧選擇組件
300-a‧‧‧滯後曲線
300-b‧‧‧滯後曲線
305‧‧‧電荷狀態
305-a‧‧‧電荷狀態
305-b‧‧‧電荷狀態/所儲存電荷狀態/初始電荷狀態
305-c‧‧‧電荷狀態/最終電荷狀態
310‧‧‧電荷狀態
310-a‧‧‧電荷狀態
310-b‧‧‧電荷狀態/所儲存電荷狀態
310-c‧‧‧電荷狀態/最終電荷狀態
315‧‧‧淨正電壓/電壓
320‧‧‧路徑
325‧‧‧淨負電壓/負電壓
330‧‧‧路徑
335‧‧‧淨電壓/電壓
340‧‧‧路徑
345‧‧‧路徑
350‧‧‧電壓
355‧‧‧電壓
400‧‧‧實例
405‧‧‧極板電壓
410‧‧‧第一數位線電壓
415‧‧‧第二數位線電壓
420‧‧‧字線上升
425‧‧‧小信號感測
435‧‧‧參考電壓
450‧‧‧實例
455‧‧‧極板電壓
460‧‧‧第一數位線電壓
465‧‧‧第二數位線電壓
470‧‧‧字線上升
475‧‧‧小信號感測
490‧‧‧參考電壓
500‧‧‧實例
505‧‧‧記憶體區段k-1/記憶體區段
510‧‧‧記憶體區段k/記憶體區段
515‧‧‧感測放大器m-1/感測放大器組件
520‧‧‧感測放大器m-2/感測放大器組件
525‧‧‧記憶體區段k-2/記憶體區段
550‧‧‧實例
555‧‧‧記憶體區段j-1/記憶體區段
560‧‧‧記憶體區段j+1/記憶體區段
565‧‧‧感測放大器n-1/感測放大器/感測放大器組件
570‧‧‧感測放大器n-2/感測放大器/感測放大器組件
575‧‧‧感測放大器n/感測放大器/感測放大器組件
580‧‧‧感測放大器n+1/感測放大器/感測放大器組件
600‧‧‧實例
605‧‧‧第一記憶體區段(區段A)/第一記憶體單元/記憶體區段
610‧‧‧列解碼器
615-a至615-n‧‧‧鎖存器
620-a至620-n‧‧‧記憶體單元列
625‧‧‧區段位準鎖存信號
630‧‧‧共同信號
635‧‧‧極板A
640‧‧‧字線A
655‧‧‧感測放大器A線
665‧‧‧第二記憶體區段(區段B)/記憶體區段
670‧‧‧列解碼器
675-a至675-n‧‧‧鎖存器
680-a至680-n‧‧‧記憶體單元列
685‧‧‧區段位準鎖存信號
690‧‧‧極板B
695‧‧‧字線B
700‧‧‧實例
705‧‧‧記憶體區段0/記憶體區段
710‧‧‧記憶體區段1/記憶體區段
715‧‧‧記憶體區段n/記憶體區段
720‧‧‧記憶體區段n+1/記憶體區段
800‧‧‧方塊圖
810‧‧‧偏壓組件
815‧‧‧計時模組
820‧‧‧參考組件
825‧‧‧感測放大器鎖存器
900‧‧‧系統
905‧‧‧裝置
910‧‧‧處理器
915‧‧‧基本輸入/輸出系統組件
920‧‧‧周邊組件
925‧‧‧輸入/輸出控制組件/輸入/輸出控制器
930‧‧‧匯流排
935‧‧‧輸入裝置/輸入
940‧‧‧輸出裝置/輸出
addr 0‧‧‧記憶體位址
addr 1‧‧‧連續記憶體位址
addr 2‧‧‧記憶體位址
addr 3‧‧‧記憶體位址
addr 4‧‧‧記憶體位址
addr 5‧‧‧記憶體位址
addr 6‧‧‧記憶體位址
addr 7‧‧‧記憶體位址
LAT-A‧‧‧區段位準鎖存信號
LAT-B‧‧‧區段位準鎖存信號
tRP-fast‧‧‧第一延遲時間
參考以下各圖闡述本發明之實施例： 圖1圖解說明根據本發明之各種實施例之支援對一記憶體陣列之獨立區段內之記憶體單元之同時存取之一實例性記憶體陣列； 圖2圖解說明根據本發明之各種實施例之支援對一記憶體陣列之獨立區段內之記憶體單元之同時存取之一記憶體單元之一實例性電路； 圖3圖解說明根據本發明之各種實施例之用於操作一鐵電記憶體單元之實例性滯後曲線； 圖4A圖解說明根據本發明之各種實施例之具有用於記憶體單元操作之一固定極板電壓之一記憶體單元中之記憶體單元電壓之一實例之一時序圖； 圖4B圖解說明根據本發明之各種實施例之具有用於記憶體單元操作之一移動極板電壓之一記憶體單元中之記憶體單元電壓之一實例之一時序圖； 圖5A及圖5B圖解說明根據本發明之各種實施例之可存取以用於連續讀取操作之記憶體區段之實例； 圖6圖解說明根據本發明之各種實施例之記憶體區段及相關組件之一實例，其中具有用於操作記憶體區段以進行同時存取之一時序圖； 圖7圖解說明根據本發明之各種實施例之對連續記憶體位址進行位址加擾而成為非連續記憶體區段之一實例； 圖8圖解說明根據本發明之各種實施例之支援對一記憶體陣列之獨立區段內之記憶體單元之同時存取之一實例性鐵電記憶體陣列之一方塊圖； 圖9圖解說明根據本發明之各種實施例之支援對一記憶體陣列之獨立區段內之記憶體單元之同時存取之一裝置(其包含一記憶體陣列)之一方塊圖；且 圖10至圖12係根據本發明之各種實施例之圖解說明用於同時存取一記憶體陣列之獨立區段內之記憶體單元之方法之流程圖。

Claims (16)

  1. 一種操作具有多個記憶體單元區段之一鐵電記憶體單元庫之方法，其包括：啟動一第一記憶體單元；感測該第一記憶體單元之一狀態；識別待啟動之一第二記憶體單元；至少部分基於判定與該第二記憶體單元耦合之感測組件係不同於與該第一記憶體單元耦合之感測組件以判定該第二記憶體單元獨立於該第一記憶體單元；以一鎖存器鎖存與該第一記憶體單元相關聯之一列線位址；在鎖存該列線位址之後對該第一記憶體單元進行預充電；及在該第一記憶體單元開始預充電之後啟動該第二記憶體單元。
  2. 如請求項1之方法，其中該判定該第二記憶體單元獨立於該第一記憶體單元包括：判定含有該第一記憶體單元之一第一記憶體單元區段及含有該第二記憶體單元之一第二記憶體單元區段；至少部分基於判定與該第二記憶體單元區段耦合之感測組件係不同於與該第一記憶體單元區段耦合之感測組件以判定該第二記憶體單元區段獨立於該第一記憶體單元區段。
  3. 如請求項1之方法，其中該等記憶體單元係鐵電記憶體單元，且其中該預充電構成該等鐵電記憶體單元之一寫回操作之一部分。
  4. 如請求項1之方法，其中在對該第一記憶體單元進行預充電之同時啟動該第二記憶體單元包括：回應於判定該第二記憶體單元獨立於該第一記憶體單元而識別用於啟動該第二記憶體單元之一延遲時間，該延遲時間提供在該第二記憶體單元獨立於該第一記憶體單元時用於啟動該第二記憶體單元之一第一預定延遲；及在該延遲時間之後啟動該第二記憶體單元。
  5. 如請求項4之方法，其進一步包括：識別待啟動之一第三記憶體單元；判定該第三記憶體單元不獨立於該第二記憶體單元；對該第二記憶體單元進行預充電；及在對該第二記憶體單元進行預充電之後啟動該第三記憶體單元。
  6. 如請求項5之方法，其中在對該第一記憶體單元進行預充電之後啟動該第三記憶體單元包括：回應於判定該第三記憶體單元與該第二記憶體單元處於一非毗鄰記憶體單元區段中而識別用於啟動該第三記憶體單元之一第二延遲時間，該第二延遲時間提供用於在對該第二記憶體單元進行預充電之後啟動該第三記憶體單元之一第二預定延遲；及在該第二延遲時間之後啟動該第三記憶體單元。
  7. 如請求項1之方法，其中多個記憶體單元區段中之不同區段包含選擇組件或感測放大器組件中彼此獨立之一或多者。
  8. 如請求項7之方法，其中該等選擇組件包括一鎖存電路，該鎖存電路在該第一記憶體單元之該預充電期間鎖存含有該第一記憶體單元之一第一記憶體單元區段之一區段位址。
  9. 如請求項1之方法，其中識別待啟動之該第二記憶體單元包括：至少部分地基於該第一記憶體單元之一第一位址而選擇該第二記憶體單元之一第二位址以提供該第二記憶體單元之一位置，該第二記憶體單元處於與該第一記憶體單元不同且非毗鄰之一記憶體單元區段中。
  10. 如請求項4之方法，其中該判定該第二記憶體單元獨立於該第一記憶體單元至少部分基於：判定一第一記憶體單元區段含有該第一記憶體單元及一第二記憶體單元區段含有該第二記憶體單元；判定該第二記憶體單元區段獨立於該第一記憶體單元區段。
  11. 如請求項4之方法，其中該等記憶體單元係鐵電記憶體單元，且其中該預充電是該等鐵電記憶體單元之一寫回操作之一部分。
  12. 如請求項1之方法，其進一步包括：識別待啟動之一第三記憶體單元；判定該第三記憶體單元不獨立於該第二記憶體單元；對該第二記憶體單元進行預充電；及在對該第二記憶體單元進行預充電之後啟動該第三記憶體單元。
  13. 如請求項12之方法，其中在對該第一記憶體單元進行預充電之後啟動該第三記憶體單元包括：回應於判定該第三記憶體單元與該第二記憶體單元處於一非毗鄰記憶體單元區段中而識別用於啟動該第三記憶體單元之一第二延遲時間，該第二延遲時間提供用於在對該第二記憶體單元進行預充電之後啟動該第三記憶體單元之一第二預定延遲；及在該第二延遲時間之後啟動該第三記憶體單元。
  14. 如請求項4之方法，其中多個記憶體單元區段中之不同區段包含一或多者彼此獨立之選擇組件或感測放大器組件中。
  15. 如請求項14之方法，其中該等選擇組件包括一鎖存電路，該鎖存電路在該第一記憶體單元之該預充電期間鎖存含有該第一記憶體單元之一第一記憶體單元區段之一區段位址。
  16. 如請求項4之方法，其中識別待啟動之該第二記憶體單元包括：至少部分地基於該第一記憶體單元之一第一位址而選擇該第二記憶體單元之一第二位址以提供該第二記憶體單元之一位置，該第二記憶體單元處於與該第一記憶體單元不同且非毗鄰之一記憶體單元區段中。
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