KR100463606B1 - 강유전체 메모리의 구동 장치 및 방법 - Google Patents

강유전체 메모리의 구동 장치 및 방법 Download PDF

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Abstract

본 발명은 칩 구동시에 해당 어드레스의 리드/라이트 사이클 타임을 충분히 확보할 수 있도록한 강유전체 메모리의 구동 장치 및 방법에 관한 것으로, 버퍼링된 어드레스 신호를 피드백되는 셀 동작 펄스에 의해 래치하는 어드레스 래치 블록;피드백되는 셀 동작 펄스(ATDCON)의 액티브 구간에서는 어드레스 천이 검출을 하지 않고, 피드백되는 셀 동작 펄스(ATDCON)의 액티브 구간이 아닌 경우에는 어드레스 신호의 변화를 감지하여 어드레스 천이 검출 신호(ATD)를 발생시키고, 복수개의 어드레스에 의해 발생된 ATD 펄스들을 합산하여 출력하는 ATDSUM값 출력 블록;상기 ATDSUM값의 펄스 폭을 확장하고 확장된 펄스 신호를 이용하여 칩 제어 펄스를 출력하는 펄스폭 확장/제어 펄스 발생 블록;상기 칩 제어 펄스를 이용하여 리드/라이트 칩 동작에 필요한 펄스폭을 갖는 셀 동작 펄스를 발생시키고, 셀 동작 펄스의 시작 에지에서 끝 부분의 에지까지의 구간에서 ATD 신호의 입력이 차단되도록 셀 동작 펄스를 어드레스 천이 검출 블록으로 피드백시키는 셀 동작 펄스 발생 블록을 포함하고,상기 어드레스에 해당하는 셀 동작 펄스의 액티브 구간에서는 다른 어드레스의 ATD 펄스가 발생하지 않도록 하는 것을 특징으로 한다.

Description

강유전체 메모리의 구동 장치 및 방법{Device and method for driving of ferroelecteic memory}
본 발명은 강유전체 메모리에 관한 것으로, 칩 구동시에 해당 어드레스의 리드/라이트 사이클 타임을 충분히 확보할 수 있도록한 강유전체 메모리의 구동 장치 및 방법에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리 장치 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성때문에 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.
이와 같은 잔류분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 특성인 히스테리시스 루프 특성도이다.
도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고 일정량(d,a상태)을 유지하고 있는 것을 볼 수 있다.
불휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 강유전체 메모리에 관하여 설명하면 다음과 같다.
도 2는 일반적인 불휘발성 강유전체 메모리 장치에 따른 단위 셀을 도시한것이다.
도 2에서와 같이, 일방향으로 비트라인(B/L)이 형성되고, 상기 비트라인과 교차하는 방향으로 워드라인(W/L)이 형성되고, 상기 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 플레이트 라인(P/L)이 형성되고, 게이트가 워드라인에 연결되고 소오스는 비트라인에 연결되도록 트랜지스터(T1)가 형성되고, 두 단자중 제 1 단자가 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 플레이트 라인(P/L)에 연결되도록 강유전체 커패시터(FC1)가 형성된다.
이와 같은 불휘발성 강유전체 메모리 소자의 데이터 입/출력 동작은 다음과 같다.
도 3a는 일반적인 불휘발성 강유전체 메모리 장치의 쓰기 모드(Write Mode)의 동작을 나타낸 타이밍도이고, 도 3b는 읽기 모드(Read Mode)의 동작을 나타낸 타이밍도이다.
먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이(high)에서 로우(low)로 인가하면 쓰기 모드가 시작된다.
이어, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드라인에 인가되는 펄스가 로우에서 하이로 천이되어 셀이 선택된다.
이와 같이 워드라인이 하이 상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 하이 신호와 일정 구간의 로우 신호가 인가된다. 그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위해서 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.
즉, 비트라인에 하이 신호를 인가하고 워드라인에 인가되는 신호가 하이 상태인 구간에서 플레이트 라인에 인가되는 신호가 로우이면 강유전체 커패시터에서는 로직값 "1"이 기록된다. 그리고 비트라인에 로우 신호를 인가하고 플레이트 라인에 인가되는 신호가 하이 신호이면 강유전체 커패시터에는 로직값 "0"이 기록된다.
이어, 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
외부에서 칩 인에이블 신호(CSBpad)를 하이에서 로우로 활성화시키면 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이즈(equalize) 신호에 의해 로우 전압으로 등전위된다.
그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 로우 신호가 하이 신호로 천이되어 해당 셀을 선택한다. 선택된 셀의 플레이트 라인에 하이 신호를 인가하여 강유전체 메모리에 저장된 로직값 "1"에 상응하는 데이터(Qs)를 파괴시킨다.
만약, 강유전체 메모리에 로직값 "0"이 저장되어 있다면 그에 상응하는 데이터(Qns)는 파괴되지 않는다. 이와 같이 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서 처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않는 경우는 a에서 f로 변경되는 경우이다.따라서, 일정시간이 경과한 후에 센스 앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않은 경우는 증폭되어 로직값 "0"을 출력한다.
이와 같이, 센스앰프에서 데이터를 증폭한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 하이 신호를 인가한 상태에서 플레이트 라인을 하이에서 로우로 비활성화시킨다.
이와 같은 리드/라이트 동작을 하는 강유전체 메모리에서는 어드레스가 변하여 새로운 어드레스가 설정되면 해당 어드레스에서 정상적인 리드/라이트 동작이 완료될 수 있는 충분한 시간이 요구된다.
즉, 해당 어드레스 구간이 사이클 타임보다 작으면 메모리 셀 데이터가 손실될 수 있다.
그러나 이와 같은 종래 기술의 강유전체 메모리는 다음과 같은 문제가 있다.
해당 어드레스에서 정상적인 리드/라이트 동작이 완료될 수 있는 충분한 시간이 요구되는데, 종래 기술에서는 다른 어드레스가 들어오는 경우 이를 차단하지 못하여 해당 어드레스의 사이클 타임이 보장되지 않는 문제가 있다.
이와 같이 해당 어드레스의 사이클 타임이 보장되지 않는 경우에는 어드레스 숏 펄스 노이즈(Address short pulse noise) 발생으로 칩 동작에 영향을 주고 데이터의 손실이 있을 수 있다.
본 발명은 이와 같은 종래 기술의 강유전체 메모리의 문제를 해결하기 위한것으로, 칩 구동시에 해당 어드레스의 리드/라이트 사이클 타임을 충분히 확보할 수 있도록한 강유전체 메모리의 구동 장치 및 방법을 제공하는데 그 목적이 있다.
도 1은 일반적인 강유전체의 히스테리시스 루프 특성도
도 2는 일반적인 강유전체 메모리의 단위 셀 구성도
도 3a는 강유전체 메모리의 쓰기 모드의 동작 타이밍도
도 3b는 강유전체 메모리의 읽기 모드의 동작 타이밍도
도 4는 본 발명의 제 1 실시예에 따른 강유전체 메모리 구동 장치의 구성 블록도
도 5는 도 4의 강유전체 메모리 구동 장치의 동작 타이밍도
도 6은 본 발명에 따른 어드레스 버퍼의 상세 구성도
도 7은 본 발명에 따른 어드레스 래치의 상세 구성도
도 8은 본 발명에 따른 ATDSUM값 출력 블록의 구성도
도 9는 ATDSUM값 출력 블록의 동작 타이밍도
도 10은 본 발명에 따른 펄스폭 확장/제어 펄스 발생 블록의 구성도
도 11은 펄스폭 확장/제어 펄스 발생 블록의 동작 타이밍도
도 12는 본 발명에 따른 제어 펄스(CP)에 관계되는 신호에서 "0" 라이트에 관계되는 파형의 상세 동작 타이밍도
도 13은 본 발명에 따른 제어 펄스(CP)에 관계되는 신호에서 "0" 재저장에 관계되는 파형의 상세 동작 타이밍도
도 14는 본 발명에 따른 제어 펄스(CP)에 관계되는 신호에서 레퍼런스 펄스 발생에 관한 상세 동작 타이밍도
도 15는 본 발명에서 채택하는 레퍼런스 펄스 발생 회로의 일실시예를 나타낸 회로도
도 16은 본 발명의 제 2 실시예에 따른 강유전체 메모리의 구동 장치의 구성 블록도
도 17은 도 16의 강유전체 메모리 구동 장치의 동작 타이밍도
도 18은 라이트 인에이블 버퍼의 상세 구성도
도 19는 라이트 천이 검출 블록의 상세 구성도
도 20은 칩 인에이블 신호 천이 검출 블록의 상세 구성도
도 21은 CTD(또는 WTD)의 동작 타이밍도
도면의 주요 부분에 대한 부호의 설명
41. 어드레스 패드 42. 어드레스 버퍼
43. 어드레스 래치 블록 44. 어드레스 천이 검출 블록
45. ATD 펄스 합산부 46. ATDSUM값 출력 블록
47. 펄스폭 확장/제어 펄스 발생 블록 48. 셀 동작 펄스 발생 블록
이와 같은 목적을 달성하기 위한 본 발명에 따른 강유전체 메모리의 구동 장치는 강유전체 칩의 동작을 제어하기 위한 동작 펄스를 생성하는 구동 회로에 있어서,버퍼링된 어드레스 신호를 피드백되는 셀 동작 펄스에 의해 래치하는 어드레스 래치 블록;피드백되는 셀 동작 펄스(ATDCON)의 액티브 구간에서는 어드레스 천이 검출을 하지 않고, 피드백되는 셀 동작 펄스(ATDCON)의 액티브 구간이 아닌 경우에는 어드레스 신호의 변화를 감지하여 어드레스 천이 검출 신호(ATD)를 발생시키고, 복수개의 어드레스에 의해 발생된 ATD 펄스들을 합산하여 출력하는 ATDSUM값 출력 블록;상기 ATDSUM값의 펄스 폭을 확장하고 확장된 펄스 신호를 이용하여 칩 제어 펄스를 출력하는 펄스폭 확장/제어 펄스 발생 블록;상기 칩 제어 펄스를 이용하여 리드/라이트 칩 동작에 필요한 펄스폭을 갖는 셀 동작 펄스를 발생시키고, 셀 동작 펄스의 시작 에지에서 끝 부분의 에지까지의 구간에서 ATD 신호의 입력이 차단되도록 셀 동작 펄스를 어드레스 천이 검출 블록으로 피드백시키는 셀 동작 펄스 발생 블록을 포함하고, 상기 어드레스에 해당하는 셀 동작 펄스의 액티브 구간에서는 다른 어드레스의 ATD 펄스가 발생하지 않도록 하는 것을 특징으로 하고, 본 발명에 따른 강유전체 메모리의 구동 방법은 강유전체 칩의 동작을 제어하기 위한 동작 펄스의 발생에 있어서 하나의 사이클 타임을 t0,t1,t2,t3,t4,t5의 구간으로 나누는 경우에, t0 구간의 끝 부분에서 어드레스 천이가 발생하면 t1 구간의 시작점에서 ATD 펄스를 발생시키는 단계;상기 ATD 펄스를 합산(ATDSUM)하여 출력하는 단계;ATDSUM 펄스의 끝 에지 타임이 t3 구간까지 확장되도록 펄스폭을 확장하고 이를 이용하여 제어 펄스(CP)를 만드는 단계를 포함하고,제어 펄스(CP)에 의해 t2에서 t5 구간까지의 셀 동작 펄스(OP)를 만들어 이 구간동안 정상적인 리드/라이트 동작이 수행되도록 하고 셀 동작 펄스(OP) 의 활성화 구간에서 새로운 어드레스가 들어와도 ATD 펄스의 발생을 차단하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 강유전체 메모리의 구동 장치 및 방법에 관하여 상세히 설명하면 다음과 같다.
데이터 센싱 과정에서는 셀 데이터가 파괴되므로 이 파괴된 데이터를 복구하는 구간이 필요하다.
이와 같이 파괴된 데이터를 복구하는 구간까지 포함하는 단위 구간을 "cycle time"이라 정의할 때 본 발명은 해당 어드레스의 사이클 타임동안에는 다른 어드레스가 들어와도 이것을 차단하여 칩 동작에는 영향을 주지 않고 충분한 칩 동작 시간을 확보할 수 있도록한 것이다.
도 4는 본 발명의 제 1 실시예에 따른 강유전체 메모리 구동 장치의 구성 블록도이고, 도 5는 도 4의 강유전체 메모리 구동 장치의 동작 타이밍도이다.
본 발명의 강유전체 메모리에서 셀 동작 펄스를 발생시키기 위한 블록들은 먼저, 어드레스 신호가 인가되는 어드레스 패드(41)와, 상기 어드레스 패드(41)에 인가된 어드레스 신호를 버퍼링하여 출력하는 어드레스 버퍼(42)와, 버퍼링된 어드레스 신호(address(AN)(ANB))가 입력되어 어드레스 스큐(address skew)를 제거하기 위하여 어드레스 신호를 래치출력 하는 어드레스 래치 블록(AL)(43)과, 상기 버퍼링된 어드레스 신호(address)가 입력되면 어드레스 신호의 변화를 감지하여 어드레스 천이 검출 신호(Address Transition Detection Pulse)를 발생시키는 어드레스 천이 검출 블록(44)과 복수개의 어드레스에 의해 발생된 ATD 펄스들을 합산하여 출력하는 ATD 펄스 합산부(45)로 이루어진 ATDSUM값 출력 블록(46)과, 비정상적인 작은 펄스폭을 갖는 ATDSUM 신호에 의해 정상적인 사이클 타임이 보장되지 않아 발생하는 데이터 손실을 억제하기 위하여 상기 ATDSUM값 출력 블록(46)의 출력 신호(ATDSUM)의 펄스폭을 확장(Pulse Extension;PE)하고 확장된 펄스 신호를 이용하여 칩 제어 펄스(Chip Control Pulse;CP)를 출력하는 펄스폭 확장/제어 펄스 발생 블록(47)을 포함한다.
여기서, 펄스폭 확장/제어 펄스 발생 블록(47)은 펄스폭이 확장된 펄스 신호의 시작 에지를 받아 제어 펄스(CP)를 생성하고 이를 다시 ATDSUM값 출력 블록(46)의 ATD 펄스 합산부(45)로 피드백시켜 제어 펄스(CP) 구간에서 펄스폭이 확장된 펄스 신호가 안정화되도록 한다.
그리고 상기 펄스폭 확장/제어 펄스 발생 블록(47)의 제어 펄스(CP)는 셀 동작 펄스(OP) 발생 블록(48)으로 입력되고, 셀 동작 펄스 발생 블록(48)에서는 정상적인 리드/라이트 칩 동작에 필요한 펄스폭을 갖는 셀 동작 펄스(OP)를 발생시킨다.
여기서, 셀 동작 펄스 발생 블록(48)의 셀 동작 펄스(OP)는 상기 어드레스 천이 검출 블록(44)으로 피드백되어 어드레스 천이 검출시의 제어 신호(ATDCON)로 사용된다.
이는 셀 동작 펄스(OP)의 시작 에지에서 끝 부분의 에지까지 ATD 신호의 입력이 차단되도록 하기 위한 것이다.
그리고 셀 동작 펄스(OP)는 상기 어드레스 래치 블록(43)으로 피드백되는데이는 셀 동작 펄스(OP)의 시작 에지에서 어드레스 신호가 래치되도록 하기 위한 것이다.
이와 같이 셀 동작 펄스(OP)의 시작 에지에서 어드레스를 래치하는 이유는 어드레스 패드(41)로 입력되는 어드레스 입력 시간차의 마진을 확보하기 위한 것으로 어드레스의 입력 불일치(skew)가 발생해도 이것이 칩 동작에 영향을 주는 것을 억제하기 위한 것이다.
그리고 어드레스 래치 블록(43)에서 출력되는 신호(AAN)(AABN)는 프리디코더(도시하지 않음)로 출력된다.
이와 같은 본 발명의 제 1 실시예에 따른 강유전체 메모리의 구동 장치의 전체적인 셀 동작 펄스 발생 과정은 다음과 같다.
도 5에서와 같이, t0 구간의 끝 부분에서 어드레스 천이가 발생하면 t1 구간의 시작점에서 ATD 펄스가 발생한다.
이어, 상기 ATD 펄스는 ATD 펄스 합산부(45)에 의해 합산 출력(ATDSUM)되어 펄스폭 확장/제어 펄스 발생 블록(47)에 의해 끝 에지 타임이 t3 구간까지 확장되도록 펄스폭이 확장되고 이 신호에 의해 제어 펄스(CP)가 만들어진다.
그리고 제어 펄스(CP)에 의해 t2에서 t5 구간까지의 셀 동작 펄스(OP)가 만들어져 이 구간동안 정상적인 리드/라이트 동작이 수행된다.
그리고 셀 동작 펄스(OP)에 의해 ATD 출력이 비활성화되고 어드레스 래치가 발생한다.
셀 동작 펄스(OP) 구간 즉, t4,t5 구간에서 새로운 어드레스가 들어와도 ATD펄스 발생을 차단하므로 새로운 어드레스는 유효하지 못하게 된다.
이와 같은 셀 동작 펄스 발생에 관계되는 각 블록들의 상세 구성 및 동작에 관하여 설명하면 다음과 같다.
도 6은 본 발명에 따른 어드레스 버퍼의 상세 구성도이다.
어드레스 버퍼는 ESD 트랜지스터(61)를 갖는 제 1 입력단에 어드레스 패드 신호(AN_Pad)가 인가되고 제 2 입력단에 /칩 인에이블 제어 신호(CEBCON)가 인가되어 이들 신호를 NOR 연산하는 논리 연산 수단(62)과, 상기 논리 연산 수단(62)의 출력 신호를 반전하는 제 1 인버터(63)와, 상기 제 1 인버터(63)의 출력 신호를 다시 반전하여 리셋을 위한 /어드레스 신호(ANB)를 출력하는 제 2 인버터(64)와, 상기 제 2 인버터(64)의 출력 신호를 반전하여 어드레스 신호(AN)를 출력하는 제 3 인버터(65)로 구성된다.
그리고 본 발명에 따른 어드레스 래치의 상세 구성은 도 7에서와 같이, 상기 어드레스 버퍼(42)의 출력 신호(AN)를 셀 동작 펄스(OP),/셀 동작 펄스(OPB)에 의해 선택적으로 스위칭 출력하는 제 1 트랜스미션 게이트(71)와, 상기 제 1 트랜스미션 게이트(71)의 출력단에 직렬 연결되는 제 1,2 인버터(73)(74)로 이루어져 상기 제 1 트랜스미션 게이트(71)의 출력 신호를 래치하는 래치 수단과, 상기 래치 수단에 의해 피드백되는 출력 신호를 셀 동작 펄스(OP),/셀 동작 펄스(OPB)에 의해 선택적으로 스위칭하여 상기 제 1 트랜스미션 게이트(71)의 출력단으로 출력하는 제 2 트랜스미션 게이트(72)와, 상기 제 1 인버터(73)의 출력 신호를 반전하여 반전된 신호(AAN)를 프리디코더로 출력하는 제 3 인버터(75)와, 상기 제 1인버터(73)의 출력 신호를 반전하는 제 4 인버터(76)와, 상기 제 4 인버터(76)의 출력 신호를 반전하여 반전된 신호(AABN)를 프리디코더로 출력하는 제 5 인버터(77)로 구성된다.
그리고 ATDSUM값 출력 블록의 상세 구성은 다음과 같다.
도 8은 본 발명에 따른 ATDSUM값 출력 블록의 구성도이고, 도 9는 ATDSUM값 출력 블록의 동작 타이밍도이다.
직렬 연결 구성되는 n개의 인버터로 이루어져 어드레스 버퍼(42)의 /어드레스 신호(ANB)를 일정 시간 지연하는 어드레스 지연 블록(81)과, 상기 어드레스 지연 블록(81)의 n-1번째 인버터의 출력 신호를 반전하는 제 1 인버터(82)와, 상기 제 1 인버터(82)의 출력 신호를 반전하는 제 2 인버터(83)와, 상기 어드레스 버퍼(42)의 출력 어드레스 신호(AN),상기 어드레스 지연 블록(81)의 출력 신호, 상기 셀 동작 펄스 발생 블록(48)의 셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 1 NOR 게이트(84)와, 상기 제 2 인버터(83)의 출력 신호,상기 어드레스 버퍼(42)의 /어드레스 신호(ANB),상기 셀 동작 펄스 발생 블록(48)의 셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 2 NOR 게이트(85)와, 각각의 일측 전극이 ATDSUM값을 출력하는 출력단에 공통으로 연결되고 각각의 게이트에 제 1,2 NOR 게이트(84)(85)의 출력 신호가 인가되고 각각의 타측 전극에는 접지 전압이 인가되는 제 1,2 출력 트랜지스터(86)(87)로 구성된다.
이와 같은 ATDSUM값 출력 블록(46)은 도 9에서와 같이, ATDCON 펄스가 Low인 상태에서 어드레스가 천이되어 ATD 신호가 검출되면 어드레스 버퍼(42)의어드레스(AN),/어드레스(ANB) 신호가 각각 High에서 Low로, Low에서 High로 천이한다.
그리고 도 8의 노드 ①에서는 어드레스 지연 블록(81)에 의해 일정 시간 지연되어 Low에서 High로 천이가 일어나고 다음 번째의 어드레스 천이시에 High에서 Low로 천이가 일어난다.
그리고 노드 ③에서는 어드레스 지연 블록(81)에 의해 일정 시간 지연되어 High에서 Low로 천이가 일어나고 다음 번째의 어드레스 천이시에 Low에서 High로 천이가 일어난다.
그리고 노드 ②에서는 최초 어드레스 천이시의 지연 구간동안만 High 레벨을 갖고 노드 ④에서는 다음 번째의 어드레스 천이시에 지연 구간 동안만 High 레벨을 갖는다.
그러므로 최종 출력단에서의 ATDSUM 펄스는 노드 ②와 노드 ④의 레벨이 High인 구간동안 "ON"된다.
그리고 본 발명에 따른 펄스폭 확장/제어 펄스 발생 블록에 관하여 설명하면 다음과 같다.
도 10은 본 발명에 따른 펄스폭 확장/제어 펄스 발생 블록의 구성도이고, 도 11은 펄스폭 확장/제어 펄스 발생 블록의 동작 타이밍도이다.
펄스폭 확장/제어 펄스 발생 블록(47)은 상기 ATDSUM값 출력 블록(46)에서 출력되는 ATDSUM 펄스를 반전하는 제 1 인버터(101)와, 복수개의 인버터가 직렬 연결되어 반전된 ATDSUM 펄스를 일정 시간 지연하는 ATDSUM값 지연 블록(102)과, 상기 ATDSUM값 지연 블록(102)에 의해 지연된 반전 ATDSUM 펄스와 지연되지 않은 입력 ATDSUM 펄스를 NOR 연산하는 NOR 게이트(103)와, 일측 전극에는 전원 전압이 인가되고 타측 전극에는 ATDSUM 펄스가 인가되고 상기 NOR 게이트(103)의 출력 신호가 게이트로 인가되는 제 1 PMOS 트랜지스터(104)와, 일측 전극에 전원 전압이 인가되고 타측 전극에는 ATDSUM 펄스가 인가되고 게이트에 반전된 ATDSUM 펄스가 인가되는 제 2 PMOS 트랜지스터(105)와, 게이트에 반전된 ATDSUM 펄스가 인가되고 일측 전극이 상기 제 1,2 PMOS 트랜지스터(104)(105)의 타측 전극에 연결되는 제 1 NMOS 트랜지스터(106)와, 상기 제 1 NMOS 트랜지스터(106)에 직렬 연결되고 타측 전극에는 접지 전압이 인가되고 게이트가 상기 NOR 게이트(103)의 출력단에 연결되는 제 2 NMOS 트랜지스터(107)와, 상기 NOR 게이트(103)의 출력단에 연결되어 NOR 게이트의 출력 신호를 반전하는 제 2 인버터(108)와, 상기 제 2 인버터(108)의 출력 신호를 반전하여 제어 펄스(CP)를 출력하는 제 3 인버터(109)로 구성된다.
이와 같은 펄스폭 확장/제어 펄스 발생 블록(47)의 제어 펄스 발생 동작은 도 11에서와 같다.
먼저, ATD 펄스의 천이 시점에서 확장(Extension)되는 ATDSUM 펄스는 노드 ⑤에서 제 1 인버터(101)에 의해 반전되고, 노드 ⑦에서는 ATDSUM값 지연 블록(102)에 의해 Low 레벨에서 일정 시간 지연된 후에 High 레벨로 천이한다.
그리고 노드 ⑥에서는 ATDSUM 펄스의 천이가 일어나는 시점과 노드 ⑦에서의 지연된 천이가 일어나는 시점까지 High 레벨을 갖는다.
그리고 노드 ⑧의 제 1 PMOS 트랜지스터(104)는 노드 ⑥에서의 펄스 레벨이High인 구간에서만 off 상태가 된다.
상기 노드 ⑥의 펄스는 제 2,3 인버터(108)(109)를 거쳐 제어 펄스(CP)로 출력되고 제어 펄스는 도 4의 셀 동작 펄스 발생 블록(48)에 의해 셀 동작 펄스(ATDCON)로 출력된다.
이와 같은 구성을 갖는 본 발명에 따른 강유전체 메모리의 구동 장치의 전체적인 동작은 다음과 같다.
도 12는 본 발명에 따른 제어 펄스(CP)에 관계되는 신호에서 "0" 라이트에 관계되는 파형의 상세 동작 타이밍도이다.
제어 펄스(CP)의 끝 에지 부분을 이용하여 새로운(Next) 어드레스(Address)의 WL(Next) 및 PL(Next)이 활성화되도록 한다.
또한, 이전(Previous) 어드레스(address)의 WL(Previous),PL(Previous)도 제어 펄스(CP)의 끝 에지 부분을 이용하여 비활성화시킨다.
따라서, 제어 펄스(CP)의 활성화 구간에서는 tWR(Write Recovery Time)이 보장된다. 즉, /WE(Write Enable) 신호가 Low 레벨에서 High로 천이되는 시점을 제어 펄스(CP)의 끝 에지 부분까지 지연시킬 수 있다.
도 10의 동작 타이밍도에서 t1,t2,t3 구간이 이전 사이클의 라이트 모드 구간으로 "0" 라이트 구간이다. 그리고 t3,t4,t5 구간이 새로운 사이클의 리드 모드 구간으로 t3 구간이 센싱 구간이고, t4 구간이 "1" 재저장 구간, t5 구간이 "0"재저장 구간이다.
t1 구간의 시작점에서 새로운 어드레스가 입력되었음에도 /WE 펄스의 천이시점 지연에 의해 tWR(Write Recovery Time)이 보장되는 것을 알 수 있다.
그리고 도 13은 본 발명에 따른 제어 펄스(CP)에 관계되는 신호에서 "0" 재저장에 관계되는 파형의 상세 동작 타이밍도이다.
새로운 사이클의 제어 펄스(CP)의 High 구간에서 이전 사이클의 어드레스가 유효하므로 제어 펄스(CP) 구간의 리드 모드에서는 "0" 재저장 구간으로 활용될 수 있음을 보여준다.
그리고 도 14는 본 발명에 따른 제어 펄스(CP)에 관계되는 신호에서 레퍼런스 펄스 발생에 관한 상세 동작 타이밍도이다.
제어 펄스(CP) 구간동안에 REF_EQ와 REF_PL을 이용하여 레퍼런스 커패시터에 레퍼런스 차지를 충전시킨다.
도 14는 이 충전된 차지를 t3 구간동안 레퍼런스 비트 라인에 공급하는 과정을 나타낸 것이다.
상기 도 14에서의 레퍼런스 펄스 발생을 위한 레퍼런스 펄스 발생 회로의 일예를 설명하면 다음과 같다.
물론, 레퍼런스 발생 회로의 구성은 이하에서 설명하는 도 15의 구조이외에 다른 구조로 구성할 수 있음은 당연하다.
도 15는 본 발명에서 채택하는 레퍼런스 펄스 발생 회로의 일실시예를 나타낸 회로도이다.
레퍼런스 펄스 발생 회로는 일방향으로 구성되는 복수개의 비트 라인(BL1,BL2,BL3,...,BLn)들과, 상기 비트 라인(BL1,BL2,BL3,...,BLn)들에 수직한방향으로 구성되는 제 1,2 레퍼런스 워드 라인(REF_W/L_1)(REF_W/L_2)과, 상기 제 1,2 레퍼런스 워드 라인(REF_W/L_1)(REF_W/L_2)과 동일한 방향으로 구성되는 레퍼런스 플레이트 라인(REF_P/L)과, 제 1 전극이 상기 레퍼런스 플레이트 라인(REF_P/L)에 연결되고 제 2 전극이 레퍼런스 셀의 스토리지 노드(SN)에 연결되어 서로 병렬적으로 구성되는 복수개의 레퍼런스 커패시터들(FC1,FC2,FC3,...FCn)과, 게이트에 레퍼런스 셀 이퀄라이즈 컨트롤 신호(REF_EQ)가 인가되고 한쪽 전극은 접지 단자(VSS)에 다른쪽 전극은 스토리지 노드(SN)에 연결되는 NMOS 트랜지스터(T2)로 구성되는 레벨 초기화부와, 각각의 비트라인들에 대응하여 한쪽 전극이 연결되고 다른쪽 전극은 레퍼런스 커패시터의 스토리지 노드(SN)에 연결되고 게이트가 제 1 레퍼런스 워드라인(REF_W/L_1)과 제 2 레퍼런스 워드라인(REF_W/L_2)에 교번적으로 공통 연결되는 복수개의 NMOS 트랜지스터들(T1-1,T1-2,T1-3,....T1-n)로 구성된 스위칭 블록을 포함하여 구성된다.
도 15의 레퍼런스 차지 발생 회로는 폴디드 비트 라인(Folded B/L)의 경우에서 REF_WL_1과 REF_WL_2를 서로 바꾸어서 해당 비트 라인이 레퍼런스일 때 활성화시키게 된다.
이상에서 설명한 본 발명의 제 1 실시예는 ATD 펄스를 이용하여 해당 어드레스의 사이클 타임을 확보할 수 있도록한 것이고, ATD 펄스와 WTD 펄스를 모두 이용하여 해당 어드레스의 사이클 타임을 충분히 확보할 수 있도록한 본 발명의 제 2 실시예를 설명하면 다음과 같다.
도 16은 본 발명의 제 2 실시예에 따른 강유전체 메모리의 구동 장치의 상세구성도이고, 도 17은 도 16의 강유전체 메모리 구동 장치의 동작 타이밍도이다.
본 발명의 제 2 실시예는 어드레스 신호의 변화없이 /WE 신호를 이용하여 라이트 사이클 동작을 하는 경우의 회로 구성을 나타낸 것으로, 같은 어드레스에서 리드 동작후에 곧 바로 라이트 동작을 수행하는 경우의 셀 동작 펄스의 발생을 위한 블록들을 나타낸 것이다.
그 구성은 먼저, 어드레스 신호가 인가되는 어드레스 패드(161)와, 상기 어드레스 패드(161)에 인가된 어드레스 신호를 버퍼링하여 출력하는 어드레스 버퍼(162)와, 버퍼링된 어드레스 신호(address(AN)(ANB))가 입력되어 어드레스 스큐(address skew)를 제거하기 위하여 어드레스 신호를 래치출력 하는 어드레스 래치 블록(AL)(163)과, 상기 버퍼링된 어드레스 신호(address)가 입력되면 어드레스 신호의 변화를 감지하여 어드레스 천이 검출 신호(Address Transition Detection Pulse)를 발생시키는 어드레스 천이 검출 블록(164),복수개의 어드레스에 의해 발생된 ATD 펄스들을 합산하여 출력하는 ATD 펄스 합산부(165)로 이루어진 ATDSUM값 출력 블록(166)과, 비정상적인 작은 펄스폭을 갖는 ATDSUM 신호에 의해 정상적인 사이클 타임이 보장되지 않아 발생하는 데이터 손실을 억제하기 위하여 상기 ATDSUM값 출력 블록(166)의 출력 신호(ATDSUM)의 펄스폭을 확장(Pulse Extension;PE)하고 확장된 펄스 신호를 이용하여 칩 제어 펄스(Chip Control Pulse;CP)를 출력하는 펄스폭 확장/제어 펄스 발생 블록(167)을 포함한다.
여기서, 제어 펄스 발생 블록(167)은 펄스폭이 확장된 펄스 신호의 시작 에지를 받아 제어 펄스(CP)를 생성하고 이를 다시 ATDSUM값 출력 블록(166)의 ATD 펄스 합산부(165)로 피드백시켜 제어 펄스(CP) 구간에서 펄스폭이 확장된 펄스 신호가 안정화되도록 한다.
그리고 상기 제어 펄스 발생 블록(167)의 제어 펄스(CP)는 셀 동작 펄스(OP) 발생 블록(168)으로 입력되고, 셀 동작 펄스 발생 블록(168)에서는 정상적인 리드/라이트 칩 동작에 필요한 펄스폭을 갖는 셀 동작 펄스(OP)를 발생시킨다.
여기서, 셀 동작 펄스 발생 블록(168)의 셀 동작 펄스(OP)는 상기 어드레스 천이 검출 블록(164)으로 피드백되어 어드레스 천이 검출시의 제어 신호(ATDCON)로 사용된다.
이는 셀 동작 펄스(OP)의 시작 에지에서 끝 부분의 에지까지 ATD 신호의 입력이 차단되도록 하기 위한 것이다.
그리고 셀 동작 펄스(OP)는 상기 어드레스 래치 블록(163)으로 피드백되는데 이는 셀 동작 펄스(OP)의 시작 에지에서 어드레스 신호가 래치되도록 하기 위한 것이다.
이와 같이 셀 동작 펄스(OP) 발생 블록이 구성되고, 어드레스의 변화없이 라이트 사이클 동작을 수행하기 위한 블록들로는 /라이트 인에이블 신호(/WE)가 인가되는 /라이트 인에이블 패드(169)와, /라이트 인에이블 신호(/WE)를 버퍼링하여 출력하는 /라이트 인에이블 버퍼(170)와, 상기 /라이트 인에이블 신호 및 셀 동작 펄스(OP)를 입력으로 하여 셀 동작 펄스(OP)가 High인 상태에서만 라이트 천이 검출 신호(WTD)를 출력하는 라이트 천이 검출 블록(171)과, 상기 라이트 천이 검출 신호(WTD)에 의해 정상적인 라이트 동작의 수행을 위하여 라이트 제어 펄스(WCP)를출력하는 라이트 제어 펄스 발생 블록(172)과, 상기 라이트 제어 펄스 발생 블록(172)에서 출력되는 라이트 제어 펄스(WCP)에 의해 Low 레벨의 구간에서 다른 동작을 차단하고 라이트 동작만이 수행되도록 하는 라이트 동작 펄스(Write Operation Pulse;WOP)를 출력하는 라이트 동작 펄스 발생 블록(173)을 포함한다.
이와 같은 도 16의 회로는 동일 어드레스에서 리드 동작후에 곧 바로 라이트 동작을 수행하는 경우를 나타낸 것으로, /WE 신호에 의해 WTD(Write Transition Detection) 펄스를 만드는데 있어서 셀 동작 펄스(OP)의 상황에 따라 WTD 펄스의 발생이 결정되도록 한 것이다.
만약, 셀 동작 펄스(OP)가 Low인 경우에는 칩이 ATD 펄스에 의해 정상적으로 동작하고 있는 것으로 판단하여 WTD 펄스가 발생하지 않도록 하고, 셀 동작 펄스(OP)가 High인 구간에서만 WTD 펄스가 발생하도록 한다.
그리고 WTD 펄스는 정상적으로 라이트 동작이 수행되도록 라이트 제어 펄스(WCP)를 만든다.
도 17에서 보면, 한 사이클 타임(One Cycle Time) 동안에 어드레스의 변화가 없고, 셀 동작 펄스(OP)가 High인 구간 동안에 /WE 신호만을 이용하여 WTD 펄스를 검출하고 이를 이용하여 정상적인 라이트 동작 타임(Write Operation Time) 즉, t2,t3,t4,t5 구간을 확보하는 것을 나타내고 있다.
이와 같은 본 발명의 제 2 실시예에 따른 강유전체 메모리의 구동 장치에서 /WE를 이용하여 WOP를 발생하는 각 블록의 상세 구성은 다음과 같다.
도 18은 라이트 인에이블 버퍼의 상세 구성도이고, 도 19는 라이트 천이 검출 블록의 상세 구성도이다.
라이트 인에이블 버퍼는 도 18에서와 같이, ESD 트랜지스터(181)를 갖는 제 1 입력단에 라이트 인에이블 패드 신호(WEB_Pad)가 인가되고 제 2 입력단에 /칩 인에이블 신호(CEB)가 인가되어 이들 신호를 NOR 연산하는 논리 연산 수단(182)과, 상기 논리 연산 수단(182)의 출력 신호를 반전하는 제 1 인버터(183)와, 상기 제 1 인버터(183)의 출력 신호를 다시 반전하여 제 1 /라이트 인에이블 신호(WEB_LH)를 출력하는 제 2 인버터(184)와, 상기 제 2 인버터(184)의 출력 신호를 반전하여 제 2 /라이트 인에이블 신호(WEB_LL)를 출력하는 제 3 인버터(185)로 구성된다.
그리고 라이트 천이 검출 블록은 도 19에서와 같이, 라이트 인에이블 버퍼의 제 2 /라이트 인에이블 신호(WEB_LL)를 반전하는 제 1 인버터(191)와, 직렬 연결 구성되는 n개의 인버터로 이루어져 반전된 제 2 /라이트 인에이블 신호(WEB_LL)를 일정 시간 지연하는 /라이트 인에이블 신호 지연 블록(192)과, 상기 /라이트 인에이블 신호 지연 블록(192)의 n-1번째 인버터의 출력 신호를 반전하는 제 2 인버터(193)와, 상기 제 2 인버터(193)의 출력 신호를 반전하는 제 3 인버터(194)와, 상기 제 2 /라이트 인에이블 신호(WEB_LL), /라이트 인에이블 신호 지연 블록(192)의 출력 신호, 상기 셀 동작 펄스 발생 블록(168)의 셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 1 NOR 게이트(195)와, 상기 제 3 인버터(194)의 출력 신호,반전된 반전된 제 2 /라이트 인에이블 신호(WEB_LL), 셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 2 NOR 게이트(196)와, 일측 전극이 ATDSUM값의 출력 단자가 되고 게이트에 제 1 NOR 게이트(195)의 출력 신호가 인가되고 타측 전극이 접지 단자에 연결되는 제 1 출력 트랜지스터(197)와, 상기 제 1 출력 트랜지스터(197)에 직렬 연결되어 게이트에 제 2 NOR 게이트(196)의 출력 신호가 인가되고 일측 전극은 제 1 출력 트랜지스터(197)의 타측 전극과 공통으로 접지 단자에 연결되고 타측 전극이 선택 신호(opt) 입력 단자가 되는 제 2 출력 트랜지스터(198)로 구성된다.
그리고 해당 어드레스에서 정상적인 리드/라이트 동작이 완료될 수 있도록 다른 어드레스가 들어와도 이를 차단하여 해당 어드레스의 사이클 타임을 충분히 보장할 수 있도록 하기 위하여 칩 인에이블 신호(CEB1_con)를 사용하는 경우에는 다음과 같은 칩 인에이블 신호 천이 검출 블록이 사용된다.
그리고 도 20은 칩 인에이블 신호 천이 검출 블록의 상세 구성도이고, 도 21은 CTD(또는 WTD)의 동작 타이밍도이다.
칩 인에이블 신호 천이 검출 블록은 칩 인에이블 신호(CEB1_con)를 반전하는 제 1 인버터(201)와, 직렬 연결 구성되는 n개의 인버터로 이루어져 반전된 칩 인에이블 신호(CEB1_con)를 일정 시간 지연하는 칩 인에이블 신호 지연 블록(202)과, 상기 칩 인에이블 신호 지연 블록(202)의 n-1번째 인버터의 출력 신호를 반전하는 제 2 인버터(203)와, 상기 제 2 인버터(203)의 출력 신호를 반전하는 제 3 인버터(204)와, 상기 칩 인에이블 신호(CEB1_con),칩 인에이블 신호 지연 블록(202)의 출력 신호, 상기 셀 동작 펄스 발생 블록(168)의 셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 1 NOR 게이트(205)와, 상기 제 3 인버터(204)의 출력 신호,반전된 칩 인에이블 신호(CEB1_con),셀 동작펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 2 NOR 게이트(206)와, 일측 전극이 ATDSUM값의 출력 단자가 되고 게이트에 제 1 NOR 게이트(205)의 출력 신호가 인가되고 타측 전극이 접지 단자에 연결되는 제 1 출력 트랜지스터(207)와, 상기 제 1 출력 트랜지스터(207)에 직렬 연결되어 게이트에 제 2 NOR 게이트(206)의 출력 신호가 인가되고 일측 전극은 제 1 출력 트랜지스터(207)의 타측 전극과 공통으로 접지 단자에 연결되고 타측 전극이 선택 신호(opt) 입력 단자가 되는 제 2 출력 트랜지스터(208)로 구성된다.
이와 같은 칩 인에이블 신호 천이 검출 블록의 ATDSUM값 출력 동작은 다음과 같다.
칩 인에이블 신호 천이 검출 블록과 라이트 천이 검출 블록의 동작은 ATDSUM값을 출력하기 위한 소오스 신호로 칩 인에이블 신호 또는 라이트 인에이블 신호를 사용하느냐의 차이만 있고 기본적으로는 동일하다.
칩 인에이블 신호를 사용하는 경우를 보면 먼저, ATD 펄스가 Low 레벨로 대기 상태에 있고, 이 상태에서 칩 인에이블 신호(CEB_con)의 천이가 발생하면 노드 ⓐ에서는 칩 인에이블 신호 지연 블록(202)에 의해 일정 시간 지연되어 천이가 발생한다.
그리고 노드 ⓑ에서는 입력되는 칩 인에이블 신호(CEB_con)와 동일하게 천이가 발생한다.
그러므로 노드 ⓒ에서는 노드 ⓑ에서 천이가 일어나는 시점에서 High 레벨로 천이되고 이와 같이 High 레벨을 유지한 상태에서 노드 ⓐ에서 천이가 일어나는 시점에서 다시 Low 레벨로 천이가 일어난다.
이와 같은 노드 ⓒ에서의 천이는 칩 인에이블 신호(CEB_con)의 다음 번째의 천이가 일어나는 시점에서 동일하게 일어난다.
그리고 노드 ⓓ의 제 1 출력 트랜지스터(207)는 칩 인에이블 신호(CEB_con)의 첫 번째 천이가 일어나는 시점에서 ON되어 ATDSUM값을 출력한다.
이와 같은 본 발명에 따른 강유전체 메모리의 구동 장치 및 방법은 다음과 같은 효과가 있다.
강유전체 메모리를 포함하는 메모리 장치에서는 해당 어드레스에서 정상적인 리드/라이트 동작이 완료될 수 있도록 다른 어드레스가 들어와도 이를 차단하여 해당 어드레스의 사이클 타임을 충분히 보장할 수 있다.
이는 해당 어드레스의 리드/라이트 사이클 타임을 보장하고, 유입된 어드레스 숏 펄스 노이즈(Address short pulse noise)를 제거하여 칩 동작을 안정화하고, 데이터의 손실을 억제하는 효과가 있다.

Claims (19)

  1. 강유전체 칩의 동작을 제어하기 위한 동작 펄스를 생성하는 구동 회로에 있어서,
    버퍼링된 어드레스 신호를 피드백되는 셀 동작 펄스에 의해 래치하는 어드레스 래치 블록;
    피드백되는 셀 동작 펄스(ATDCON)의 액티브 구간에서는 어드레스 천이 검출을 하지 않고, 피드백되는 셀 동작 펄스(ATDCON)의 액티브 구간이 아닌 경우에는 어드레스 신호의 변화를 감지하여 어드레스 천이 검출 신호(ATD)를 발생시키고, 복수개의 어드레스에 의해 발생된 ATD 펄스들을 합산하여 출력하는 ATDSUM값 출력 블록;
    상기 ATDSUM값의 펄스 폭을 확장하고 확장된 펄스 신호를 이용하여 칩 제어 펄스를 출력하는 펄스폭 확장/제어 펄스 발생 블록;
    상기 칩 제어 펄스를 이용하여 리드/라이트 칩 동작에 필요한 펄스폭을 갖는 셀 동작 펄스를 발생시키고, 셀 동작 펄스의 시작 에지에서 끝 부분의 에지까지의 구간에서 ATD 신호의 입력이 차단되도록 셀 동작 펄스를 어드레스 천이 검출 블록으로 피드백시키는 셀 동작 펄스 발생 블록을 포함하고,
    상기 어드레스에 해당하는 셀 동작 펄스의 액티브 구간에서는 다른 어드레스의 ATD 펄스가 발생하지 않도록 하는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    셀 동작 펄스가 어드레스 래치 블록으로 피드백되는 것에 의해 버퍼링된 어드레스가 셀 동작 펄스의 시작 에지에서부터 래치되는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
  4. 제 1 항에 있어서,
    어드레스 신호를 버퍼링하기 위하여 ESD 트랜지스터를 갖는 제 1 입력단에 어드레스 패드 신호(AN_Pad)가 인가되고 제 2 입력단에 /칩 인에이블 제어 신호(CEBCON)가 인가되어 이들 신호를 NOR 연산하는 논리 연산 수단과,
    상기 논리 연산 수단의 출력 신호를 반전하는 제 1 인버터와,
    상기 제 1 인버터의 출력 신호를 다시 반전하여 리셋을 위한 /어드레스 신호(ANB)를 출력하는 제 2 인버터와,
    상기 제 2 인버터의 출력 신호를 반전하여 어드레스 신호(AN)를 출력하는 제 3 인버터를 갖는 어드레스 버퍼가 포함되는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
  5. 제 1 항에 있어서,
    어드레스 래치 블록은 어드레스 버퍼의 출력 신호(AN)를 셀 동작 펄스(OP),/셀 동작 펄스(OPB)에 의해 선택적으로 스위칭 출력하는 제 1 트랜스미션 게이트와,
    상기 제 1 트랜스미션 게이트의 출력단에 직렬 연결되는 제 1,2 인버터로 이루어져 상기 제 1 트랜스미션 게이트의 출력 신호를 래치하는 래치 수단과,
    상기 래치 수단에 의해 피드백되는 출력 신호를 셀 동작 펄스(OP),/셀 동작 펄스(OPB)에 의해 선택적으로 스위칭하여 상기 제 1 트랜스미션 게이트의 출력단으로 출력하는 제 2 트랜스미션 게이트와,
    상기 제 1 인버터의 출력 신호를 반전하여 반전된 신호(AAN)를 프리디코더로 출력하는 제 3 인버터와,
    상기 제 1 인버터의 출력 신호를 반전하는 제 4 인버터와,
    상기 제 4 인버터의 출력 신호를 반전하여 반전된 신호(AABN)를 프리디코더로 출력하는 제 5 인버터로 구성되는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
  6. 제 1 항에 있어서,
    ATDSUM값 출력 블록은 직렬 연결 구성되는 n개의 인버터로 이루어져 어드레스 버퍼의 /어드레스 신호(ANB)를 일정 시간 지연하는 어드레스 지연 블록과,
    상기 어드레스 지연 블록의 n-1번째 인버터의 출력 신호를 반전하는 제 1 인버터와,
    상기 제 1 인버터의 출력 신호를 반전하는 제 2 인버터와,
    상기 어드레스 버퍼의 출력 어드레스 신호(AN),상기 어드레스 지연 블록의출력 신호, 셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 1 NOR 게이트와,
    상기 제 2 인버터의 출력 신호,상기 어드레스 버퍼의 /어드레스 신호(ANB),셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 2 NOR 게이트와,
    각각의 일측 전극이 ATDSUM값을 출력하는 출력단에 공통으로 연결되고 각각의 게이트에 제 1,2 NOR 게이트의 출력 신호가 인가되고 각각의 타측 전극에는 접지 전압이 인가되는 제 1,2 출력 트랜지스터로 구성되는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
  7. 제 1 항에 있어서,
    펄스폭 확장/제어 펄스 발생 블록은 상기 ATDSUM값 출력 블록에서 출력되는 ATDSUM 펄스를 반전하는 제 1 인버터와,
    복수개의 인버터가 직렬 연결되어 반전된 ATDSUM 펄스를 일정 시간 지연하는 ATDSUM값 지연 블록과,
    상기 ATDSUM값 지연 블록에 의해 지연된 반전 ATDSUM 펄스와 지연되지 않은 입력 ATDSUM 펄스를 NOR 연산하는 NOR 게이트와,
    일측 전극에는 전원 전압이 인가되고 타측 전극에는 ATDSUM 펄스가 인가되고 상기 NOR 게이트의 출력 신호가 게이트로 인가되는 제 1 PMOS 트랜지스터와,
    일측 전극에 전원 전압이 인가되고 타측 전극에는 ATDSUM 펄스가 인가되고 게이트에 반전된 ATDSUM 펄스가 인가되는 제 2 PMOS 트랜지스터와,
    게이트에 반전된 ATDSUM 펄스가 인가되고 일측 전극이 상기 제 1,2 PMOS 트랜지스터의 타측 전극에 연결되는 제 1 NMOS 트랜지스터와,
    상기 제 1 NMOS 트랜지스터에 직렬 연결되고 타측 전극에는 접지 전압이 인가되고 게이트가 상기 NOR 게이트의 출력단에 연결되는 제 2 NMOS 트랜지스터와,
    상기 NOR 게이트의 출력단에 연결되어 NOR 게이트의 출력 신호를 반전하는 제 2 인버터와,
    상기 제 2 인버터의 출력 신호를 반전하여 제어 펄스(CP)를 출력하는 제 3 인버터로 구성되는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
  8. 강유전체 칩의 동작을 제어하기 위한 동작 펄스를 생성하는 구동 회로에 있어서,
    어드레스 신호의 변화를 감지하여 어드레스 천이 검출 신호(ATD)를 발생시키고 복수개의 어드레스에 의해 발생된 ATD 펄스들을 합산하여 출력하는 ATDSUM값 출력 블록;
    상기 ATDSUM값의 펄스 폭을 확장하고 확장된 펄스 신호를 이용하여 칩 제어 펄스를 출력하는 펄스폭 확장/제어 펄스 발생 블록;
    상기 칩 제어 펄스를 이용하여 리드/라이트 칩 동작에 필요한 펄스폭을 갖는 셀 동작 펄스를 발생시키는 셀 동작 펄스 발생 블록;
    버퍼링된 /라이트 인에이블 신호 및 셀 동작 펄스를 입력으로 하여 셀 동작 펄스의 활성화 구간에서만 라이트 천이 검출 신호를 출력하는 라이트 천이 검출 블록;
    상기 라이트 천이 검출 신호에 의해 라이트 제어 펄스(WCP)를 출력하는 라이트 제어 펄스 발생 블록;
    상기 라이트 제어 펄스(WCP)에 의해 Low 레벨의 구간에서 다른 동작을 차단하고 라이트 동작만이 수행되도록 하는 라이트 동작 펄스(WOP)를 출력하는 라이트 동작 펄스 발생 블록을 포함하는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
  9. 제 8 항에 있어서,
    라이트 천이 검출 신호에 의한 라이트 동작 펄스(WOP)의 발생은 해당 어드레스의 변화없이 이루어지는 연속적인 라이트 동작시에 이루어지는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
  10. 제 8 항에 있어서,
    셀 동작 펄스가 Low인 경우에는 칩이 ATD 펄스에 의해 정상적으로 동작하고 있는 것으로 판단하여 WTD 펄스가 발생하지 않도록 하고, 셀 동작 펄스(OP)가 High인 구간에서만 WTD 펄스가 발생하도록 하는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
  11. 제 8 항에 있어서,
    /라이트 인에이블 신호의 버퍼링을 위하여 ESD 트랜지스터를 갖는 제 1 입력단에 라이트 인에이블 패드 신호(WEB_Pad)가 인가되고 제 2 입력단에 /칩 인에이블 신호(CEB)가 인가되어 이들 신호를 NOR 연산하는 논리 연산 수단과,
    상기 논리 연산 수단의 출력 신호를 반전하는 제 1 인버터와,
    상기 제 1 인버터의 출력 신호를 다시 반전하여 제 1 /라이트 인에이블 신호(WEB_LH)를 출력하는 제 2 인버터와,
    상기 제 2 인버터의 출력 신호를 반전하여 제 2 /라이트 인에이블 신호(WEB_LL)를 출력하는 제 3 인버터로 구성되는 라이트 인에이블 버퍼를 포함하는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
  12. 제 8 항에 있어서,
    라이트 천이 검출 블록은 라이트 인에이블 버퍼의 제 2 /라이트 인에이블 신호(WEB_LL)를 반전하는 제 1 인버터와,
    직렬 연결 구성되는 n개의 인버터로 이루어져 반전된 제 2 /라이트 인에이블 신호(WEB_LL)를 일정 시간 지연하는 /라이트 인에이블 신호 지연 블록과,
    상기 /라이트 인에이블 신호 지연 블록의 n-1번째 인버터의 출력 신호를 반전하는 제 2 인버터와,
    상기 제 2 인버터의 출력 신호를 반전하는 제 3 인버터와,
    상기 제 2 /라이트 인에이블 신호(WEB_LL), /라이트 인에이블 신호 지연 블록의 출력 신호, 셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 1 NOR게이트와,
    상기 제 3 인버터의 출력 신호,반전된 반전된 제 2 /라이트 인에이블 신호(WEB_LL), 셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 2 NOR 게이트와,
    일측 전극이 ATDSUM값의 출력 단자가 되고 게이트에 제 1 NOR 게이트의 출력 신호가 인가되고 타측 전극이 접지 단자에 연결되는 제 1 출력 트랜지스터와,
    상기 제 1 출력 트랜지스터에 직렬 연결되어 게이트에 제 2 NOR 게이트의 출력 신호가 인가되고 일측 전극은 제 1 출력 트랜지스터의 타측 전극과 공통으로 접지 단자에 연결되고 타측 전극이 선택 신호(opt) 입력 단자가 되는 제 2 출력 트랜지스터로 구성되는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
  13. 강유전체 칩의 동작을 제어하기 위한 동작 펄스의 발생에 있어서 하나의 사이클 타임을 t0,t1,t2,t3,t4,t5의 구간으로 나누는 경우에,
    t0 구간의 끝 부분에서 어드레스 천이가 발생하면 t1 구간의 시작점에서 ATD 펄스를 발생시키는 단계;
    상기 ATD 펄스를 합산(ATDSUM)하여 출력하는 단계;
    ATDSUM 펄스의 끝 에지 타임이 t3 구간까지 확장되도록 펄스폭을 확장하고 이를 이용하여 제어 펄스(CP)를 만드는 단계를 포함하고,
    제어 펄스(CP)에 의해 t2에서 t5 구간까지의 셀 동작 펄스(OP)를 만들어 이 구간동안 정상적인 리드/라이트 동작이 수행되도록 하고 셀 동작 펄스(OP)의 활성화 구간에서 새로운 어드레스가 들어와도 ATD 펄스의 발생을 차단하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
  14. 제 13 항에 있어서, ATDSUM 펄스를 출력하기 위하여,
    피드백되는 셀 동작 펄스를 제어 신호(ATDCON)로 사용하고 ATDCON 펄스가 Low인 상태에서 어드레스가 천이되어 ATD 신호가 검출되면 입력되는 어드레스 신호를 일정 시간 지연시켜 천이시키는 단계;
    어드레스 신호의 지연 구간 동안만 High 레벨을 갖도록 ATDSUM 펄스를 출력하고 해당 지연 구간이 종료되는 시점에서 Low 레벨로 천이하여 이를 유지하는 단계;
    ATDSUM 펄스의 Low 레벨 유지 구간에서 다음 번째 어드레스의 천이가 발생하면 다시 일정 시간 지연시켜 어드레스 신호를 천이시키고 상기 지연 구간 동안만 High 레벨을 갖도록 ATDSUM 펄스를 출력하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
  15. 제 13 항에 있어서, 제어 펄스를 출력하기 위하여,
    입력되는 ATDSUM 펄스를 ATD 펄스의 천이 시점부터 펄스 폭을 확장한후 반전 및 지연하는 단계;
    상기 ATDSUM 펄스를 Low 레벨로 유지한 상태에서 지연 구간의 종료 시점에서 High 레벨로 천이하는 단계;
    상기 ATD 펄스의 천이 시점부터 ATDSUM 펄스의 High 레벨로의 천이 시점까지의 구간동안 제어 펄스를 High 레벨로 출력하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
  16. 제 13 항에 있어서, 제어 펄스를 이용한 로직 "0"의 라이트 동작시에,
    제어 펄스의 끝 에지 부분을 이용하여 해당 어드레스의 워드 라인(WL),플레이트(PL) 구동 신호를 비활성화시키고, 새로운 어드레스의 워드 라인(WL),플레이트(PL) 구동 신호를 활성화시켜,
    /WE(Write Enable) 신호를 Low 레벨에서 High 레벨로 천이되는 시점을 제어 펄스의 끝 에지 부분까지 지연시켜 제어 펄스의 활성화 구간에서 tWR(Write Recovery Time)이 보장되도록 하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
  17. 제 16 항에 있어서,
    제어 펄스의 High 구간에서 다음 어드레스의 입력에 관계없이 이전 사이클의 어드레스가 유효한 것을 이용하여 제어 펄스 활성화 구간의 리드 모드에서 해당 구간을 로직 "0"의 재저장 구간으로 사용하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
  18. 강유전체 칩의 동작을 제어하기 위한 동작 펄스의 발생에 있어서 하나의 사이클 타임을 t0,t1,t2,t3,t4,t5의 구간으로 나누는 경우에,
    어드레스의 변화가 없는 상태에서 t0 구간의 끝 부분에서 ATD 펄스를 이용하여 출력되는 셀 동작 펄스(OP)가 High 레벨인 구간에서 /WE 신호가 Low 레벨로 천이되면,
    t1 구간의 시작점에서 라이트 천이 검출 신호를 High 레벨로 천이시키고 이를 t1 구간동안 유지하는 단계;
    상기 라이트 천이 검출 신호를 이용하여 라이트 제어 펄스(WCP)를 t1 구간의 시작 시점에서 High 레벨로 천이시켜 t2 구간의 종료 시점까지 High 레벨로 유지하는 단계;
    라이트 천이 검출 신호가 High 레벨에서 Low 레벨로 천이하는 t1 구간의 종료 시점부터 /WE 신호가 다시 High 레벨로 천이하는 t5의 종료 시점까지 Low 레벨을 갖는 라이트 동작 펄스(WOP)를 발생시키는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
  19. 제 18 항에 있어서,
    해당 사이클 타임은 어드레스의 변화없이 리드 동작후에 바로 라이트 동작을 수행하는 구간인 것을 특징으로 하는 강유전체 메모리의 구동 방법.
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