KR100482995B1 - 불휘발성 강유전체 메모리 장치 - Google Patents

불휘발성 강유전체 메모리 장치 Download PDF

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Abstract

본 발명에 따른 불휘발성 강유전체 메모리 장치는, 칩 인에이블 신호의 천이 시점에 의해 셀 동작을 수행하지 않고, 어드레스 천이 시점, 특히 로우 어드레스 또는 블록어드레스의 천이 시점, 리셋 신호 천이 시점 및 쓰기 인에이블 시점에서만 셀 동작을 수행하여 전체 칩 동작의 횟수를 줄이고, 전체 칩 동작을 수행하지 않고 센스앰프에 래치된 데이터를 출력할 수 있기 때문에 셀 신뢰성을 향상시키고 전력 소모를 줄일 수 있는 불휘발성 강유전체 메모리 장치에 관한 것이다.

Description

불휘발성 강유전체 메모리 장치{Nonvolatile ferroelectric memory device}
본 발명은 불휘발성 강유전체 메모리 장치에 관한 것으로, 보다 상세하게는 칩 인에이블 신호의 천이 시점에 의해 셀 동작을 수행하지 않고, 어드레스 천이 시점, 리셋 신호 천이 시점 및 쓰기 인에이블 시점에서만 셀 동작을 수행하여 전체 칩 동작의 횟수를 줄이고, 전체 칩 동작을 수행하지 않고 센스앰프에 래치된 데이터를 출력할 수 있기 때문에 셀 신뢰성을 향상시키고 전력 소모를 줄일 수 있는 불휘발성 강유전체 메모리 장치에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리(Ferroelectric Random Access Memory; FRAM)는 디램(Dynamic Random Access Memory; DRAM)과 비슷한 데이터 처리 속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성(불휘발성) 때문에 차세대 기억 소자로 주목받고 있다.
FRAM은 DARM과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다. 이와 같은 잔류분극 특성으로 인해 전계를 제거하여도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 히스테리시스 곡선을 나타낸 그래프이다.
강유전체의 히스테리시스 곡선은 전계에 의해 유기된 분극이 전계를 제거하여도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고, 일정량(d, a 상태)을 유지하고 있는 것을 나타내고 있다.
불휘발성 강유전체 메모리 셀은 도 1의 d, a 상태를 각각 1, 0으로 대응시켜 기억소자에 저장된 데이터로 응용한 것이다.
이하, 종래 기술에 따른 불휘발성 강유전체 메모리 장치를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 종래 기술에 따른 불휘발성 강유전체 메모리의 단위 셀을 나타낸 도면이다.
불휘발성 강유전체 메모리의 단위 셀은, 일방향으로 형성된 비트 라인 BL과, 비트라인 BL과 직각으로 교차하는 방향으로 형성된 워드라인 WL과, 워드라인 WL과 일정한 간격을 두고 워드라인 WL과 동일한 방향으로 형성된 플레이트 라인 PL과, 게이트가 워드라인 WL에 연결되고, 드레인은 비트 라인 BL에 연결되는 트랜지스터 T1와, 두 단자 중 하나의 단자가 상기 트랜지스터 T1의 소스에 연결되고, 다른 단자가 플레이트 라인 PL에 연결되는 강유전체 커패시터 FC1를 포함하여 구성된다.
이와 같이 구성된 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 데이터 입출력 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 3a는 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 쓰기 모드(write mode)의 동작을 나타낸 타이밍도이다.
먼저, 쓰기 모드인 경우, 외부에서 인가되는 칩 인에이블 신호 CEB가 하이 레벨에서 로우 레벨로 활성화되고, 이어서, 입력된 어드레스가 디코딩되어, 해당 워드라인 WL이 인에이블되어, 즉, 워드라인 WL의 전위가 로우 레벨에서 하이 레벨로 천이되어 셀이 선택된다.
이와 같이 워드라인 WL이 하이 레벨 상태를 유지하고 있는 동안 해당 플레이트 라인 PL에는 차례로 일정 구간의 하이 레벨 신호와 일정 구간의 로우 레벨 신호가 인가된다.
그리고 선택된 셀에 논리 1 또는 0 값을 쓰기 위해 해당 비트 라인 BL에 하이 레벨 또는 로우 레벨의 입력된 데이터 신호 DIN를 인가한다.
즉, 비트 라인 BL에 하이 레벨 신호를 인가하고, 워드라인 WL에 인가되는 신호가 하이 레벨 상태인 구간에서 플레이트 라인 PL에 인가되는 신호가 로우 레벨이면 강유전체 커패시터 FC1에는 논리 1 값이 기록된다.
그리고 비트 라인 BL에 로우 레벨 신호를 인가하고, 플레이트 라인 PL에 인가되는 신호가 하이 레벨 신호이면, 강유전체 커패시터 FC1에는 논리 0 값이 기록된다.
도 3b는 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 읽기 모드(read mode)의 동작을 나타낸 타이밍도이다.
외부에서 칩 인에이블 신호 CEB를 하이 레벨에서 로우 레벨로 활성화시키면, 모든 비트 라인 BL은 로우 레벨 전압으로 등전위된다.
그리고 각 비트 라인 BL을 활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인 WL이 인에이블되어, 즉, 워드라인 WL의 전위가 로우 레벨에서 하이 레벨로 천이되어 셀이 선택된다.
선택된 셀의 플레이트 라인 PL에 하이 레벨 신호를 인가하여 강유전체 메모리에 저장된 논리 1 값에 대응하는 데이터를 파괴(destructive) 시킨다.
만약, 강유전체 메모리에 논리 0 값이 저장되어 있다면, 그에 대응하는 데이터는 파괴되지 않는다.
이와 같이 파괴된 데이터와, 파괴되지 않은 데이터는 전술한 히스테리시스 곡선의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 논리 1 값 또는 논리 0 값을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 곡선에서처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않은 경우는 a에서 f로 변경되는 경우이다.
따라서 일정시간이 경과한 후에 센스앰프 인에이블 신호 SEN가 활성화되어 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 논리 0 값을 출력한다.
이와 같이, 센스앰프에서 데이터를 출력한 후에는 원래의 데이터로 복원해야 하기 때문에, 해당 워드라인 WL에 하이 레벨 신호를 인가한 상태에서 플레이트 라인 PL을 하이 레벨에서 로우 레벨로 비활성화 시킨다.
도 4는 종래 기술에 따른 불휘발성 강유전체 메모리 장치에서 셀 동작을 수행하기 위한 칩 제어 신호를 발생하기 위한 블록도를 나타낸 도면이다.
칩 인에이블 신호 버퍼(1)는 칩 인에이블 패드에 입력된 신호 CEBPAD를 수신하여 칩 인에이블 신호 CEB를 출력한다.
어드레스 버퍼(2)는 어드레스 패드에 입력된 어드레스 ADDPAD를 수신하여 어드레스 ADD를 출력한다.
칩 인에이블 신호 천이 검출부(3)는 칩 인에이블 신호 CEB를 수신하여 칩 인에이블 신호 CEB의 천이 시점을 검출하여 칩 인에이블 신호 천이 검출 신호 CTD를 출력한다.
어드레스 천이 검출부(4)는 어드레스 ADD를 수신하여 어드레스 ADD의 천이 시점을 검출하여 어드레스 천이 검출 신호 ATD를 출력한다.
합성부(5)는 칩 인에이블 신호 천이 검출 신호 CTD 및 어드레스 천이 검출 신호 ATD를 이용하여 합성된 천이 검출 신호 TDS를 출력한다.
칩 제어신호 발생부(6)는 칩 인에이블 신호 CEB에 따라 합성된 천이 검출 신호 TDS를 이용하여 칩 제어신호들을 출력한다.
여기서, 어드레스 버퍼(2)에서 출력된 어드레스 ADD는 디코더(7)에 의해 디코딩되어 워드라인을 선택하거나 비트 라인을 선택한다.
이와 같이 종래 기술에 따른 불휘발성 강유전체 메모리 장치는 칩 인에이블 신호 CEB가 하이 레벨에서 로우 레벨로 천이할 때마다 전체 칩 동작을 수행하는데, 강유전체 커패시터에 저장된 데이터를 읽어낼 때 커패시터가 파괴 모드(destructive mode)로 동작하기 때문에 강유전체 막의 피로(ferroelectric material fatigue) 현상에 취약하며, 커패시터에 저장된 데이터를 읽고난 후에는 반드시 원래의 데이터를 써주어야 하기 때문에 제어의 복잡성과 액세스 시간이 지연되고, 소비전류가 증가하는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 칩 인에이블 신호의 천이시점에서 셀 동작을 수행하지 않고, 리셋 신호 천이 시점 및 쓰기 인에이블 신호의 천이 시점에서 셀 동작을 수행하여 전체 칩이 동작하는 횟수를 줄이므로 셀 신뢰성을 향상 시키고 전력 소모를 줄이는 것이다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 장치는, 워드라인 및 플레이트 라인에 의해 선택되고, 비트 라인을 통해 데이터를 저장하거나 저장된 데이터를 읽는 복수의 강유전체 메모리 셀을 포함하는 셀 어레이를 구비한 불휘발성 강유전체 메모리 장치에 있어서, 칩 인에이블 신호에 의해 제어되어 어드레스 패드를 통해 입력된 어드레스를 선택적으로 전송하는 제 1 전송 수단을 포함하여, 셀 동작 구간 동안 상기 어드레스를 입력받고, 셀 동작이 수행되지 않는 구간 동안 입력된 상기 어드레스를 래치하는 제 1 래치수단;상기 셀 동작 구간동안 인에이블 상태를 유지하고, 상기 칩 인에이블 신호가 인에이블 상태인 구간동안 인에이블 상태를 유지하는 어드레스 천이 제어신호에 의해 제어되어 상기 제 1 래치수단에 의해 래치된 어드레스를 선택적으로 전송하는 제 2 전송수단을 포함하여, 셀 동작이 수행되지 않는 구간동안 상기 제 1 래치수단에 래치된 어드레스를 입력받고, 셀 동작 구간 동안 입력된 상기 제 1 래치수단에 래치된 어드레스를 래치하는 제 2 래치수단; 및상기 제 2 래치수단에 래치된 어드레스의 천이 시점을 검출한 어드레스 천이 검출 신호를 이용하여 칩 제어 신호들을 발생하는 칩 제어신호 발생수단을 포함하는 것을 특징으로 한다.
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상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 5는 본 발명에 따른 불휘발성 강유전체 메모리 장치에서 칩 제어 신호를 발생하기 위한 블록도를 나타낸 도면이다.
칩 인에이블 패드에 입력된 신호 CEBPAD는 칩 인에이블 신호 버퍼(10)에 입력되고, 어드레스 패드에 입력된 어드레스 ADDPAD는 어드레스 래치(20)에 입력된다.
어드레스 래치(20)에서 출력된 어드레스 ADD는 어드레스 천이 검출부(30)에 입력되고, 어드레스 천이 검출부(30)는 어드레스 ADD의 천이 시점을 검출하여 어드레스 천이 검출 신호 ATD를 출력한다.
리셋신호 천이 검출부(40)는 리셋 신호 RESET 및 칩 인에이블 버퍼(10)에서 출력된 칩 인에이블 신호 CEB가 모두 로우 레벨이 되는 시점을 검출하여 리셋 신호 천이 검출신호 RTD를 출력한다.
쓰기 인에이블 신호 천이 검출부(50)는 쓰기 인에이블 신호 WEB의 천이 시점을 검출하여 쓰기 인에이블 신호 천이 검출 신호 WTD를 출력한다.
합성부(60)는 리셋신호 천이 검출 신호 RTD, 쓰기 인에이블 신호 천이 검출 신호 WTD 및 어드레스 천이 검출 신호 ATD를 합성하여 합성된 천이 검출 신호 TDS를 출력한다.
칩 제어신호 발생부(70)는 천이 검출 신호 TDS를 이용하여 칩 제어신호들을 출력한다.
여기서, 어드레스 버퍼(20)에서 출력된 어드레스 ADD는 디코더(80)에 의해 디코딩되어 워드라인을 선택하거나 칼럼을 선택하게 된다.
이하 본 발명에 따른 불휘발성 강유전체 메모리 장치의 동작을 첨부된 도면을 참조하여 설명한다.
도 6은 칩 인에이블 신호 CEB가 로우 레벨로 천이한 후에 리셋 신호 RESET가 로우 레벨로 천이하여 리셋 신호 천이 검출 신호 RTD가 발생하는 경우이고, 도 7은 칩 인에이블 신호 CEB가 로우 레벨로 천이하여 로우 레벨을 유지하는 경우이고, 도 8은 리셋 신호 RESET가 로우 레벨로 천이한 후에 칩 인에이블 신호 CEB가 로우 레벨로 천이하여 리셋 신호 천이 검출 신호 RTD가 발생하는 경우이고, 도 9는 칩 인에이블 신호 CEB가 로우 레벨로 천이한 후에 리셋 신호 RESET가 로우 레벨로 천이하여 리셋 신호 천이 검출 신호 RTD가 발생하고, 어드레스 천이 검출신호 ATD가 발생하지 않는 경우이고, 도 10은 칩 인에이블 신호 CEB와 출력 인에이블 신호 OEB가 로우 레벨을 유지하는 경우이고, 도 11은 칩 인에이블 신호 CEB가 로우 레벨을 유지하고 출력 인에이블 신호가 일정시간 후에 하이 레벨로 천이하는 경우이고, 도 12는 쓰기 인에이블 신호 WEB가 하이 레벨에서 로우 레벨로 천이하여 쓰기 인에이블 신호 천이 검출 신호 WTD가 발생하는 경우이다.
도 6은 칩 인에이블 신호 CEB가 로우 레벨로 천이한 후에 리셋 신호 RESET가 로우 레벨로 천이하여 리셋 신호 천이 검출 신호 RTD가 발생하는 경우의 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도이다.
파워 온 후 첫 번째 어드레스의 칩 동작 시에는 리셋 신호 RESET 및 칩 인에이블 신호 CEB의 조합에 의해 리셋 신호 천이 검출 신호 RTD가 발생한다. 즉 칩 인에이블 신호 CEB가 로우 레벨을 유지하는 동안 리셋 신호 RESET가 하이 레벨에서 로우 레벨로 천이할 때 리셋 신호 천이 검출 신호 RTD가 펄스 형태로 발생된다.
또한 리셋 신호 RESET가 로우 레벨로 천이한 후에 칩 인에이블 신호 CEB가 하이 레벨에서 로우 레벨로 천이하는 경우에도 리셋 신호 천이 검출 신호 RTD가 펄스 형태로 발생된다.
따라서 리셋 신호 RESET 및 칩 인에이블 신호 CEB가 모두 로우 레벨이 되는 시점에서 리셋 신호 천이 검출 신호 RTD가 발생된다.
여기서 리셋 신호 천이 검출 신호 RTD가 발생하는 조건은 칩 인에이블 신호 CEB의 처리 방법에 따라 CEB를 이용하여 리셋 신호 천이 검출 신호 RTD의 발생시점을 조정하거나 리셋 신호 RESET를 이용하여 리셋 신호 천이 검출 신호 RTD의 발생시점을 조정한다.
두 번째 어드레스의 칩 동작 이후로는 리셋 신호 RESET가 로우 레벨 상태를 유지한 상태에서 칩 인에이블 신호 CEB가 하이 레벨에서 로우 레벨로 천이하여도 리셋 신호 천이 검출 신호 RTD가 발생하지 않는다.
또한 칩 인에이블 신호 CEB에 의해 어드레스 래치부(20)가 동작하기 때문에 어드레스가 미리 천이하여도 칩 인에이블 신호 CEB가 하이 레벨에서 로우 레벨로 천이할 때에 그 천이한 어드레스 신호가 전달되도록 구성한다.
따라서 칩 인에이블 신호 CEB의 천이에 의해 천이된 어드레스가 어드레스 래치부(20)에 입력되고, 어드레스 천이 검출부(30)는 어드레스 래치부(20)로부터 어드레스 ADD를 입력받아 어드레스 천이 시점을 검출한 어드레스 천이 검출 신호 ATD를 발생한다.
기본적으로 메모리 셀 자체의 동작은 어드레스 천이 검출 신호 ATD 및 리셋 신호 천이 검출 신호 RTD에 의해 발생하기 때문에, 어드레스 천이 검출 신호 ATD가 발생하지 않으면 메모리 셀 동작은 발생하지 않는다.
그러나 칩 인에이블 신호 CEB를 입력받는 다른 칩 제어 동작과 센스 앰프 동작은 계속 활성화됨으로써 데이터의 읽기/쓰기 동작은 정상적으로 발생한다.
읽기 동작의 경우 메모리 셀이 동작하지 않더라도 센스앰프는 계속 활성화되어 이전 어드레스에 의한 동작에서 복수개의 어드레스 데이터를 유지하고 있기 때문 해당 어드레스의 데이터를 센스앰프에서 바로 출력 패드를 통해 출력할 수 있다.
또한, 쓰기 동작의 경우 쓰기 인에이블 신호 WEB가 하이 레벨에서 로우 레벨로 천이하여 쓰기 명령이 발생하면 쓰기 인에이블 신호 WEB의 명령을 감지하여 쓰기 인에이블 신호 천이 검출 신호 WTD를 발생시켜 해당 메모리 셀에 쓰기 동작을 수행함으로써 정상 쓰기 동작을 수행한다.
센스앰프는 항상 이전 어드레스의 동작에서의 데이터를 게속 저장하기 위해 어드레스가 천이하여 새로운 메모리 셀 동작이 시작되기 전까지 항상 활성화 상태를 유지한다. 즉, 어드레스가 천이하여 어드레스 천이 검출 신호 ATD가 발생했을 때에만 센스앰프를 초기화 시켜 새로운 어드레스에 의한 동작을 위한 준비 상태를 유지한다.
이때 센스앰프는 센스앰프 인에이블 신호 SEN에 의해 활성화 상태가 제어된다.
따라서 센스앰프 인에이블 신호 SEN가 하이 레벨로 활성화 상태를 유지하는 동안 출력 인에이블 신호 OEB 또는 칩 인이에이블 신호 CEB를 이용하여 외부에 데이터를 출력할 수 있다.
도 7은 칩 인에이블 신호 CEB가 로우 레벨을 유지하고 어드레스 ADD가 천이하는 경우의 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도이다.
칩 인에이블 신호 CEB가 로우 레벨을 유지하고 있기 때문에, 어드레스 ADD의 천이 시점에서 어드레스 천이 검출 신호 ATD가 발생하여 초기의 리셋 신호 천이 검출 신호 RTD와 합성된 신호 TDS에 동기 되어 칩 제어 신호(예를 들어, 프리차지 신호 PCG, 센스앰프 인에이블 신호 SEN 등)를 발생한다.
도 8은 리셋 신호 RESET가 로우 레벨로 천이한 후에 칩 인에이블 신호 CEB가 로우 레벨로 천이하는 경우의 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도이다.
리셋 신호 RESET가 로우 레벨로 천이한 후에 칩 인에이블 신호 CEB가 로우 레벨로 천이하는 시점에서 리셋 신호 천이 검출 신호 RTD가 발생된다.
따라서 리셋 신호 천이 검출 신호 RTD에 의해 합성된 신호 TDS가 발생되고, 합성된 신호 TDS에 따라 워드라인 WL 및 플레이트 라인 PL을 구동한다.
한편 센스앰프 인에이블 신호 SEN는 칩 인에이블 신호 CEB가 하이 레벨인 프리차지 구간에서도 계속 하이 레벨을 유지하여 활성화된 상태를 나타낸다.
또한 출력 데이터 DOUT는 칩 인에이블 신호 CEB가 로우 레벨로 활성화된 구간에서 출력되고, 하이 레벨인 구간에서는 프리차지되는 것을 나타낸다.
도 9는 칩 인에이블 신호 CEB가 로우 레벨로 천이한 후에 리셋 신호 RESET가 로우 레벨로 천이하여 리셋 신호 천이 검출 신호 RTD가 발생하고, 어드레스 천이 검출신호 ATD가 발생하지 않는 경우의 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도이다.
칩 인에이블 신호 CEB가 로우 레벨로 천이한 후에 리셋 신호 RESET가 로우 레벨로 천이하는 시점에서 리셋 신호 천이 검출 신호 RTD가 발생한다.
따라서 리셋 신호 천이 검출 신호 RTD에 의해 합성된 신호 TDS가 발생되고, 합성된 신호 TDS에 따라 워드라인 WL 및 플레이트 라인 PL을 구동한다.
한편 센스앰프 인에이블 신호 SEN는 칩 인에이블 신호 CEB가 하이 레벨인 프리차지 구간에서도 계속 하이 레벨을 유지하여 활성화된 상태를 나타낸다.
또한 출력 데이터 DOUT는 칩 인에이블 신호 CEB가 로우 레벨로 활성화된 구간에서 출력되고, 하이 레벨인 구간에서는 프리차지되는 것을 나타낸다.
도 10은 칩 인에이블 신호 CEB와 출력 인에이블 신호 OEB가 로우 레벨을 유지하는 경우의 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도이다.
칩 인에이블 신호 CEB가 로우 레벨을 유지할 때 새로운 어드레스가 입력되면, 어드레스 래치부(20)는 입력된 어드레스를 래치한다.
따라서 어드레스 천이 검출부(30)는 어드레스 천이 검출 신호 ATD를 발생시키고, 합성된 신호 TDS가 발생하여 메모리 셀의 워드라인 WL 및 플레이트 라인 PL을 구동한다.
도 11은 칩 인에이블 신호 CEB가 로우 레벨을 유지하고 출력 인에이블 신호가 일정시간 후에 하이 레벨로 천이하는 경우의 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도이다. 여기서는 출력 인에이블 신호 OEB가 하이 레벨로 천이하여 출력 데이터 DOUT가 프리차지되는 경우이다.
도 12는 쓰기 인에이블 신호 WEB가 하이 레벨에서 로우 레벨로 천이하여 쓰기 명령을 발생하면, 쓰기 인에이블 신호 천이 검출부(50)는 쓰기 인에이블 신호 WEB의 천이 시점을 검출하여 쓰기 인에이블 신호 천이 검출 신호 WTD를 발생하는 경우의 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도이다.
합성부(60)는 쓰기 인에이블 신호 천이 검출 신호 WTD를 이용하여 합성된 신호 TDS가 발생하여 정상 쓰기 동작을 해당 메모리 셀에 대해 수행한다.
센스앰프는 항상 이전 어드레스의 데이터를 저장하기 위해 쓰기 인에이블 신호 천이 검출 신호 WTD가 발생하여 새로운 메모리 셀에 대한 쓰기 동작이 시작되기 전까지 활성화 상태로 유지된다. 즉, 쓰기 인에이블 신호 WEB가 하이 레벨에서 로우 레벨로 천이하여 쓰기 인에이블 신호 천이 검출 신호 WTD가 발생할 때에만 센스앰프는 초기화되어 새로운 어드레스에 의해 새로운 메모리 셀에 대한 쓰기 동작을 위한 준비 작업을 수행한다.
쓰기 인에이블 신호 천이 검출 신호 WTD에 의해 합성된 천이 신호 TDS가 발생하여 해당하는 메모리 셀의 워드라인 WL 및 플레이트 라인 PL을 구동한다.
입력 데이터 DIN는 쓰기 동작 구간에서 해당 메모리 셀에 새로운 데이터를 쓰기 위해 입력된 데이터이다.
도 13은 도 5에 도시된 불휘발성 강유전체 메모리 장치에서 어드레스 래치의 상세 회로를 나타낸 도면이다.
어드레스 래치(20)는 칩 인에이블 신호 CEB에 따라 어드레스 패드를 통해 입력된 어드레스 신호 ADDPAD를 선택적으로 래치하는 선택 래치부(21)와, 어드레스 제어신호 ATDCON에 따라 선택 래치부(21)에서 출력된 신호를 선택적으로 래치하는 선택 래치부(22)와, 선택 래치부(22)에서 출력된 신호를 버퍼링하여 어드레스 ADD를 출력하는 버퍼부(23)를 포함하여 구성된다.
선택 래치부(21)는 칩 인에이블 신호 CEB 및 인버터 INV3에 의해 반전된 신호에 의해 제어되어 어드레스 패드를 통해 입력되는 어드레스 신호 ADDPAD를 선택적으로 전송하는 전송게이트 TG1와, 전송게이트 TG1에 의해 선택적으로 전송된 신호를 반전 래치하는 두개의 인버터 INV1 및 INV2와, 칩 인에이블 신호 CEB 및 인버터 INV3에 의해 반전된 신호에 의해 제어되어 인버터 INV2의 출력신호를 인버터 INV1의 입력단자로 선택적으로 전송하는 전송게이트 TG2를 포함한다.
선택 래치부(22)는 어드레스 천이 제어신호 ATDCON 및 인버터 INV6에 의해 반전된 신호에 의해 제어되어 선택 래치부(21)의 출력신호를 선택적으로 전송하는 전송게이트 TG3와, 전송게이트 TG3에 의해 선택적으로 전송된 신호를 반전 래치하는 두개의 인버터 INV4 및 INV5와, 어드레스 천이 제어신호 ATDCON 및 인버터 INV6에 의해 반전된 신호에 의해 제어되어 인버터 INV5의 출력신호를 인버터 INV4의 입력단자로 선택적으로 전송하는 전송게이트 TG4를 포함한다.
버퍼부(23)는 선택 래치부(22)의 출력신호를 반전시켜 어드레스 ADD를 출력하는 인버터 INV7와, 인버터 INV7의 출력신호를 반전시켜 어드레스 래치 신호 ADDLAT를 출력하는 인버터 INV8와, 인버터 INV7의 출력신호를 순차반전시켜 반전 어드레스 래치 신호 /ADDLAT를 출력하는 두개의 인버터 INV9 및 INV10를 포함한다.
여기서, 어드레스 천이 제어신호 ATDCON가 하이 레벨이면 메모리 셀 동작이 진행되고 있는 상태이며, 로우 레벨이면 다음 어드레스를 입력받는 상태이다.
또한, 어드레스 천이 제어신호 ATDCON는 메모리 셀 동작 활성화에 따라 상태가 결정되는 신호이다.
도 14a는 칩 인에이블 신호 CEB가 로우 레벨을 유지하는 경우의 도 13에 도시된 어드레스 천이 제어신호 ATDCON를 나타낸 타이밍도이다.
어드레스 천이 제어신호 ATDCON는 메모리 셀 동작 구간이 시작되는 시점에서 하이 레벨로 천이하고, 메모리 셀 동작 구간이 끝나는 시점에서 자동적으로 로우 레벨로 천이한다.
도 14b는 칩 인에이블 신호 CEB의 레벨이 천이하는 경우의 도 13에 도시된 어드레스 천이 제어신호 ATDCON를 나타낸 타이밍도이다.
어드레스 천이 제어신호 ATDCON는 칩 인에이블 신호 CEB가 하이 레벨인 구간에서도 하이 레벨이 되어 칩 인에이블 신호 CEB가 하이 레벨인 동안 새로운 어드레스가 입력되어도 선택 래치부(22)에 입력되지 않도록 한다.
이어서, 칩 인에이블 신호 CEB가 로우 레벨이 되면 어드레스 제어신호 ATDCON는 로우 레벨이 되어 선택 래치부(21)에 래치된 어드레스를 입력받는다. 따라서 어드레스 제어신호 ATDCON는 메모리 셀 활성화 구간 및 칩 인에이블 신호 CEB가 하이 레벨인 구간에서 하이 레벨이 되어 새로운 어드레스가 선택 래치부(22)에 입력되지 않도록 한다.
도 15는 도 5에 도시된 불휘발성 강유전체 메모리 장치에서 리셋 신호 천이 검출부의 상세 회로를 나타낸 도면이다.
리셋 신호 천이 검출부(40)는 리셋 신호 RESET 및 칩 인에이블 신호 CEB를 이용하여 처음의 리셋 신호 RESET 및 칩 인에이블 신호 CEB의 활성화 시점을 검출하는 검출부(41)와, 검출부(41)의 출력신호 DET를 이용하여 리셋 신호 천이 검출 신호 RTD를 출력하는 펄스 발생부(42)를 포함하여 구성된다.
검출부(41)는 리셋 신호 RESET 및 칩 인에이블 신호 CEB를 부정 논리 합하는 노아게이트 NR1와, 리셋 신호 RESET를 반전시키는 인버터 INV11와, 전원전압 VSS과 접지전압 VSS 사이에 직렬 연결되고 게이트에 인버터 INV11 및 노아게이트 NR1의 출력신호가 각각 인가되는 피모스 트랜지스터 MP1 및 엔모스 트랜지스터 MN1와, 두개의 인버터 INV12 및 INV13로 구성되어 피모스 트랜지스터 MP1 및 엔모스 트랜지스터 MN1의 공통 드레인의 전위를 반전 래치하는 래치부(43)를 포함한다.
펄스 발생부(42)는 직렬 연결된 세 개의 인버터 INV14, INV15 및 INV16로 구성되어 검출부(41)의 출력신호 DET를 일정시간 지연시키는 반전 지연부(44)와, 검출부(41)의 출력신호 DET 및 반전 지연부(44)의 출력신호를 부정 논리 곱하는 낸드게이트 ND1와, 낸드게이트 ND1의 출력신호를 반전시켜 리셋 신호 천이 검출 신호 RTD를 출력하는 인버터 INV17를 포함한다.
도 16a는 도 15에 도시된 리셋 신호 천이 검출부의 동작을 나타낸 타이밍도이다. 여기서는 칩 인에이블 신호 CEB가 로우 레벨을 유지하는 경우의 동작을 나타낸 타이밍도이다.
칩 인에이블 신호 CEB가 로우 레벨을 유지한 상태에서 전원전압 VCC이 일정레벨이 되기까지의 초기 상태에서는 리셋 신호 RESET가 전원전압 VCC과 동일하게 상승한다.
이때, 노아게이트 NR1의 출력신호는 로우 레벨이 되어 엔모스 트랜지스터 MN1은 턴 오프 되고, 인버터 INV11의 출력신호는 로우 레벨이 되어 피모스 트랜지스터 MP1가 턴 온 된다.
따라서 래치부(43)의 출력신호 DET는 로우 레벨을 유지한다.
이어서, 전원전압 VCC이 상승하여 일정전압에 도달하면 리셋 신호 RESET는 로우 레벨로 천이한다.
따라서 피모스 트랜지스터 MP1는 턴 오프 되고, 엔모스 트랜지스터 MN1는 턴 온 되어 래치부(43)의 출력신호 DET는 하이 레벨로 천이한다.
이어서, 펄스 발생부(42)는 래치부(43)의 출력신호 DET가 하이 레벨로 천이하는 시점에서 리셋 신호 천이 검출 신호 RTD의 펄스를 발생한다.
검출부(41)의 피모스 트랜지스터 MP1는 리셋 신호가 로우 레벨을 유지하는 동안 턴 오프 되어 있기 때문에 칩 인에이블 신호 CEB가 하이 레벨로 천이하여 엔모스 트랜지스터 MN1가 턴 오프 되더라도 래치부(43)에 래치된 신호를 바꿀 수 없다.
도 16b는 도 15에 도시된 리셋 신호 천이 검출부의 동작을 나타낸 타이밍도이다. 여기서는 리셋 신호 RESET가 로우 레벨로 천이한 후에 칩 인에이블 신호 CEB가 로우 레벨로 천이하는 경우의 동작을 나타낸 타이밍도이다.
리셋 신호 RESET가 로우 레벨로 천이하고 일정시간 T 동안 칩 인에이블 신호 CEB가 하이 레벨을 유지하면, 검출부(41)의 출력신호 DET는 초기 상태인 로우 레벨을 유지한다.
이때 칩 인에이블 신호 CEB가 로우 레벨로 천이하면, 노아게이트 NR1의 출력신호가 하이 레벨이 되고 엔모스 트랜지스터 MN1를 턴 온 시켜 검출부(41)의 출력신호 DET는 하이 레벨로 천이한다.
따라서 펄스 발생부(42)는 검출부(41)의 출력신호 DET가 하이 레벨로 천이하는 시점에서 리셋 신호 천이 검출 신호 RTD의 펄스를 발생한다.
도 17은 도 5에 도시된 불휘발성 강유전체 메모리 장치에서 센스앰프의 상세 회로를 나타낸 도면이다. 여기서는 래치형 센스앰프를 사용하는 경우를 예를 들어 설명한다.
센스앰프(90)는 센스앰프 인에이블 신호 SEN 및 인버터 INV21에 의해 반전된 신호가 게이트에 각각 인가되는 엔모스 트랜지스터 MN2 및 피모스 트랜지스터 MP2와, 피모스 트랜지스터 MP2 및 엔모스 트랜지스터 MN2의 드레인 사이에 연결되어 게이트가 크로스 커플드 연결되어 비트 라인 BL에 실린 데이터를 레퍼런스 라인 REF에 실린 전위와 비교하여 센싱 및 증폭하는 피모스 트랜지스터 MP3, MP4 및 엔모스 트랜지스터 MN3, MN4와, 인버터 INV21의 출력신호에 의해 제어되어 비트 라인 BL과 레퍼런스 라인 REF을 접지전압 VSS으로 등전위하는 균등화부(91)를 포함하여 구성된다.
균등화부(91)는 인버터 INV21의 출력신호에 의해 제어되어 비트 라인 BL과 레퍼런스 라인 REF을 각각 접지전압 VSS으로 풀 다운하는 두개의 엔모스 트랜지스터 MN5 및 MN6와, 비트 라인 BL과 레퍼런스 라인 REF 사이에 연결되고 인버터 INV21의 출력신호에 의해 제어되어 비트 라인 BL과 레퍼런스 라인 REF를 등전위로 하는 엔모스 트랜지스터 MN7을 포함한다.
센스앰프 인에이블 신호 SEN가 하이 레벨이 되면 균등화부(91)는 비활성화되고, 센스앰프(90)는 활성화되어 비트 라인 BL에 실린 데이터를 레퍼런스 라인 REF의 전위와 비교하여 센싱하고 증폭한다.
반대로 센스앰프 인에이블 신호 SEN가 로우 레벨이 되면 센스앰프(90)는 비활성화되고, 균등화부(91)의 엔모스 트랜지스터들 MN5, MN6 및 MN7가 모두 턴 온 되어 비트 라인 BL과 레퍼런스 라인 REF을 접지전압 VSS으로 등전위한다.
도 18은 도 17에 도시된 불휘발성 강유전체 메모리 장치에서 센스앰프의 동작을 나타낸 타이밍도이다.
센스앰프 인에이블 신호 SEN는 칩 인에이블 신호 CEB의 천이 시점과 상관없이 어드레스 천이 검출신호 ATD, 리셋 신호 천이 검출 신호 RTD 및 쓰기 인에이블 신호 천이 검출 신호 WTD가 합성부(70)에 의해 합성된 신호 TDS에 의해 상태가 결정된다.
센스앰프(90)는 합성된 신호 TDS의 펄스 기간 동안만 균등화부(91)에 의해 초기화되고, 나머지 구간에서는 칩 인에이블 신호 CEB가 하이 레벨인 프리차지 구간에서 활성화 상태를 유지하기 때문에, 이전 메모리 셀 동작에서 래치된 데이터는 언제든지 칩 인에이블 신호 CEB 및 출력 인에이블 신호 OEB를 이용하여 출력될 수 있다.
도 19는 본 발명에 따른 불휘발성 강유전체 메모리 장치에서 칩 제어 신호를 발생하기 위한 회로의 다른 실시예를 나타낸 블록도이다. 여기서는 로우 어드레스 RADD의 천이 시점에서만 어드레스 천이 검출 신호 ATD가 발생하도록 구성한다.
칩 인에이블 패드에 입력된 신호 CEBPAD는 칩 인에이블 신호 버퍼(100)에 입력되고, 칼럼 어드레스 패드에 입력된 칼럼 어드레스 CADDPAD는 칼럼 어드레스 래치(210)에 입력된다.
칼럼 어드레스 래치(210)에서 출력된 칼럼 어드레스 CADDLAT는 칼럼 디코더(810)에 입력되어 칼럼 선택신호를 발생한다.
로우 어드레스 패드에 입력된 로우 어드레스 RADDPAD는 로우 어드레스 래치(220)에 입력된다.
로우 어드레스 래치(220)에서 출력된 로우 어드레스 RADD는 어드레스 천이 검출부(300)에 입력되고, 어드레스 천이 검출부(300)는 로우 어드레스 RADD의 천이 시점을 검출하여 어드레스 천이 검출 신호 ATD를 출력한다.
리셋신호 천이 검출부(400)는 리셋 신호 RESET 및 칩 인에이블 버퍼(100)에서 출력된 칩 인에이블 신호 CEB가 모두 로우 레벨이 되는 시점을 검출하여 리셋 신호 천이 검출신호 RTD를 출력한다.
쓰기 인에이블 신호 천이 검출부(500)는 쓰기 인에이블 신호 WEB의 천이 시점을 검출하여 쓰기 인에이블 신호 천이 검출 신호 WTD를 출력한다.
합성부(600)는 리셋신호 천이 검출 신호 RTD, 쓰기 인에이블 신호 천이 검출 신호 WTD 및 어드레스 천이 검출 신호 ATD를 합성하여 합성된 천이 검출 신호 TDS를 출력한다.
칩 제어신호 발생부(700)는 천이 검출 신호 TDS를 이용하여 칩 제어신호들을 출력한다.
여기서, 로우 어드레스 래치(220)에서 출력된 로우 어드레스 RADDLAT는 로우 디코더(820)에 의해 디코딩되어 해당하는 워드라인 WL을 구동한다.
도 20은 본 발명에 따른 불휘발성 강유전체 메모리 장치에서 칩 제어 신호를 발생하기 위한 회로의 다른 실시예에서 어드레스 영역을 나타낸 개념도이다.
메모리 장치가 동작할 때 하위 어드레스 영역에서의 어드레스가 동작할 확률이 높기 때문에, 블록 선택 어드레스 BS 또는 로우 어드레스 RADD 영역은 상위 비트 MSB 영역에 할당하고, 칼럼 어드레스 CADD 영역은 하위 비트 LSB 영역에 할당한다.
따라서 블록 선택 어드레스 BS 또는 로우 어드레스 RADD가 천이할 때에만 어드레스 천이 검출 신호 ATD가 발생하여 메모리 셀 동작이 수행되고, 칼럼 어드레스 CADD가 천이할 경우 어드레스 천이 검출 신호 ATD가 발생하지 않기 때문에 메모리 셀 동작이 수행되지 않고, 센스앰프에 래치된 데이터가 바로 출력된다.
이상에서 살펴본 바와 같이, 본 발명에 따른 불휘발성 강유전체 메모리 장치는 칩 인에이블 신호 CEB에 의해 셀 동작이 수행되지 않고 어드레스 천이 검출 신호, 리셋 신호 천이 검출 신호 및 쓰기 인에이블 천이 검출 신호를 합성한 신호에 의해 셀 동작이 수행되기 때문에 셀 동작의 횟수를 줄여 셀 신뢰성을 향상시키고, 전력 소모를 줄일 수 있는 효과가 있다.
또한, 종래 기술에서 사용되는 어드레스 버퍼를 사용하지 않고 어드레스 래치를 사용하고, 센스앰프에 센스앰프 인에이블 신호에 의해 제어되는 균등화 수단을 구비하여 칩 인에이블 신호에 상관없이 프리차지 구간에서 전체 칩 동작을 수행하지 않고 센스앰프에 래치된 데이터를 출력할 수 있기 때문에 전력 소모를 줄일 수 있는 효과가 있다.
게다가 칼럼 어드레스가 천이할 때는 어드레스 천이 검출 신호를 발생하지 않고, 로우 어드레스의 천이 시점에서만 어드레스 천이 검출 신호를 발생하여 전체 칩 동작을 수행하지 않고 국부적인 동작으로 셀 동작이 가능하기 때문에 셀 신뢰성을 향상시키고 전력소모를 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 일반적인 강유전체의 히스테리시스 곡선을 나타낸 그래프.
도 2는 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 단위 셀을 나타낸 회로도.
도 3a 및 도 3b는 종래 기술에 따른 불휘발성 강유전체 메모리 장치의 쓰기 모드(write mode)의 동작을 나타낸 타이밍도.
도 4는 종래 기술에 따른 불휘발성 강유전체 메모리 장치에서 칩 제어 신호를 발생하기 위한 블록도.
도 5는 본 발명에 따른 불휘발성 강유전체 메모리 장치에서 칩 제어 신호를 발생하기 위한 블록도.
도 6은 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도.
도 7은 칩 인에이블 신호가 로우 레벨을 유지하고 어드레스가 천이하는 경우에 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작을 나타낸 타이밍도.
도 8은 리셋 신호가 로우 레벨로 천이한 후에 칩 인에이블 신호가 로우 레벨로 천이하는 경우에 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도.
도 9는 칩 인에이블 신호가 로우 레벨로 천이한 후에 리셋 신호가 로우 레벨로 천이하는 경우에 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도.
도 10은 칩 인에이블 신호가 로우 레벨을 유지하는 경우에 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도.
도 11은 출력 인에이블 신호 OEB가 하이 레벨로 천이하여 출력 데이터 DOUT가 프리차지되는 경우에 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도.
도 12는 쓰기 인에이블 신호 천이 검출 신호가 발생한 경우에 도 5에 도시된 불휘발성 강유전체 메모리 장치의 동작 타이밍도.
도 13은 도 5에 도시된 불휘발성 강유전체 메모리 장치에서 어드레스 래치의 상세 회로도.
도 14a 및 도 14b는 도 5에 도시된 불휘발성 강유전체 메모리 장치에서 어드레스 래치의 동작을 나타낸 타이밍도.
도 15는 도 5에 도시된 불휘발성 강유전체 메모리 장치에서 리셋 신호 천이 검출부의 상세 회로도.
도 16a는 칩 인에이블 신호가 로우 레벨을 유지하는 경우에 도 15에 도시된 리셋 신호 천이 검출부의 동작을 나타낸 타이밍도.
도 16b는 리셋 신호가 로우 레벨로 천이한 후에 칩 인에이블 신호가 로우 레벨로 천이하는 경우에 도 15에 도시된 리셋 신호 천이 검출부의 동작을 나타낸 타이밍도.
도 17은 도 5에 도시된 불휘발성 강유전체 메모리 장치에서 센스앰프의 상세 회로도.
도 18은 도 17에 도시된 불휘발성 강유전체 메모리 장치에서 센스앰프의 동작을 나타낸 타이밍도.
도 19는 본 발명에 따른 불휘발성 강유전체 메모리 장치에서 칩 제어 신호를 발생하기 위한 회로의 다른 실시예를 나타낸 블록도.
도 20은 본 발명에 따른 불휘발성 강유전체 메모리 장치에서 칩 제어 신호를 발생하기 위한 회로의 다른 실시예에서 어드레스 영역을 나타낸 개념도.

Claims (20)

  1. 워드라인 및 플레이트 라인에 의해 선택되고, 비트 라인을 통해 데이터를 저장하거나 저장된 데이터를 읽는 복수의 강유전체 메모리 셀을 포함하는 셀 어레이를 구비한 불휘발성 강유전체 메모리 장치에 있어서,
    칩 인에이블 신호에 의해 제어되어 어드레스 패드를 통해 입력된 어드레스를 선택적으로 전송하는 제 1 전송 수단을 포함하여, 셀 동작 구간 동안 상기 어드레스를 입력받고, 셀 동작이 수행되지 않는 구간 동안 입력된 상기 어드레스를 래치하는 제 1 래치수단;
    상기 셀 동작 구간동안 인에이블 상태를 유지하고, 상기 칩 인에이블 신호가 인에이블 상태인 구간동안 인에이블 상태를 유지하는 어드레스 천이 제어신호에 의해 제어되어 상기 제 1 래치수단에 의해 래치된 어드레스를 선택적으로 전송하는 제 2 전송수단을 포함하여, 셀 동작이 수행되지 않는 구간동안 상기 제 1 래치수단에 래치된 어드레스를 입력받고, 셀 동작 구간 동안 입력된 상기 제 1 래치수단에 래치된 어드레스를 래치하는 제 2 래치수단; 및
    상기 제 2 래치수단에 래치된 어드레스의 천이 시점을 검출한 어드레스 천이 검출 신호를 이용하여 칩 제어 신호들을 발생하는 칩 제어신호 발생수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제2 래치수단에 래치된 어드레스를 구동하는 버퍼수단을 추가로 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  3. 삭제
  4. 삭제
  5. 워드라인 및 플레이트 라인에 의해 선택되고, 비트 라인을 통해 데이터를 저장하거나 저장된 데이터를 읽는 복수의 강유전체 메모리 셀을 포함하는 셀 어레이를 구비한 불휘발성 강유전체 메모리 장치에 있어서,
    어드레스 패드를 통해 입력된 어드레스 중에서 로우 어드레스의 천이 시점을 검출하여 로우 어드레스 천이 검출 신호를 발생하는 로우 어드레스 천이 검출수단;
    리셋 동작과 셀 동작이 모두 수행되는 시작 시점을 검출하여 리셋신호 천이 검출 신호를 발생하는 리셋신호 천이 검출수단;
    쓰기 동작이 시작되는 시점을 검출하여 쓰기 인에이블 신호 천이 검출 신호를 발생하는 쓰기 인에이블 신호 천이 검출수단; 및
    상기 로우 어드레스 천이 검출 신호, 상기 리셋 신호 천이 검출 신호 및 상기 쓰기 인에이블 신호 천이 검출 신호를 이용하여 칩 제어신호들을 발생하는 칩 제어신호 발생수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 어드레스는 상위 비트 영역에 로우 어드레스를 배치하고 하위 비트 영역에 칼럼 어드레스를 배치하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  7. 워드라인 및 플레이트 라인에 의해 선택되고, 비트 라인을 통해 데이터를 저장하거나 저장된 데이터를 읽는 복수의 강유전체 메모리 셀을 포함하는 셀 어레이를 구비한 불휘발성 강유전체 메모리 장치에 있어서,
    어드레스 패드를 통해 입력된 어드레스 중에서 블록 어드레스의 천이 시점을 검출하여 블록 어드레스 천이 검출 신호를 발생하는 블록 어드레스 천이 검출수단;
    리셋 동작과 셀 동작이 모두 수행되는 시작 시점을 검출하여 리셋신호 천이 검출 신호를 발생하는 리셋신호 천이 검출수단;
    쓰기 동작이 시작되는 시점을 검출하여 쓰기 인에이블 신호 천이 검출 신호를 발생하는 쓰기 인에이블 신호 천이 검출수단; 및
    상기 블록 어드레스 천이 검출 신호, 상기 리셋신호 천이 검출 신호, 및 상기 쓰기 인에이블 신호 천이 검출 신호를 이용하여 칩 제어신호들을 발생하는 칩 제어신호 발생수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 어드레스는 상위 비트 영역에 블록 선택 어드레스를 배치하고 하위 비트 영역에 칼럼 어드레스를 배치하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  9. 워드라인 및 플레이트 라인에 의해 선택되고, 비트 라인을 통해 데이터를 저장하거나 저장된 데이터를 읽는 복수의 강유전체 메모리 셀을 포함하는 셀 어레이를 구비한 불휘발성 강유전체 메모리 장치에 있어서,
    리셋 동작을 수행한 후에 칩 동작을 수행하기 시작하는 시점에서 발생하는 펄스 형태의 리셋신호 천이 검출 신호를 발생하는 리셋신호 천이 검출수단; 및
    상기 리셋신호 천이 검출 신호를 이용하여 칩 제어신호들을 발생하는 칩 제어신호 발생수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 리셋 천이 검출 신호는,
    리셋 동작이 수행된 후에는 첫 번째 칩 동작을 수행하고 이후에 다른 칩 동작을 수행하더라도 발생되지 않는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  11. 제 7 항에 있어서,
    상기 칩 제어신호들 중에서 상기 메모리 셀이 선택되면 인에이블 되는 센스앰프 인에이블 신호에 따라 상기 비트 라인에 실린 데이터를 센싱 및 증폭하여 출력하는 센스앰프; 및
    상기 센스앰프 인에이블 신호에 의해 제어되어 상기 센스앰프의 입출력단자를 등전위로 균등화시키는 균등화 수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  12. 워드라인 및 플레이트 라인에 의해 선택되고, 비트 라인을 통해 데이터를 저장하거나 저장된 데이터를 읽는 복수의 강유전체 메모리 셀을 포함하는 셀 어레이를 구비한 불휘발성 강유전체 메모리 장치에 있어서,
    어드레스 패드를 통해 입력된 어드레스 중에서 어드레스의 천이 시점을 검출하여 어드레스 천이 검출 신호를 발생하는 어드레스 천이 검출수단;
    리셋 동작과 셀 동작이 모두 수행되는 시작 시점을 검출하여 리셋신호 천이 검출 신호를 발생하는 리셋신호 천이 검출수단;
    쓰기 동작이 시작되는 시점을 검출하여 쓰기 인에이블 신호 천이 검출 신호를 발생하는 쓰기 인에이블 신호 천이 검출수단;
    상기 어드레스 천이 검출 신호, 상기 리셋신호 천이 검출 신호, 및 상기 쓰기 인에이블 신호 천이 검출 신호의 펄스들을 합성하여 천이 합성 신호를 발생하는 합성수단; 및
    상기 천이 합성 신호를 이용하여 칩 제어신호들을 발생하는 칩 제어신호 발생수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  13. 제 12 항에 있어서,
    외부 제어신호 패드를 통해 입력된 칩 인에이블 신호를 구동하여 상기 어드레스 천이 검출 수단, 리셋 천이 검출수단, 쓰기 천이 검출수단, 및 칩 제어신호 발생수단을 제어하는 버퍼수단을 추가로 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 칩 인에이블 신호에 의해 제어되어 상기 어드레스 패드를 통해 입력된 어드레스를 선택적으로 전송하는 제 1 전송 수단을 포함하여, 셀 동작 구간 동안 상기 어드레스를 입력받고, 셀 동작이 수행되지 않는 구간동안 입력된 상기 어드레스를 래치하는 제1 래치수단;
    상기 셀 동작 구간동안 인에이블 상태를 유지하고, 상기 칩 인에이블 신호가 인에이블 상태인 구간동안 인에이블 상태를 유지하는 어드레스 천이 제어신호에 의해 제어되어 상기 제1 래치수단에 의해 래치된 어드레스를 선택적으로 전송하는 제 2 전송수단을 포함하여, 셀 동작이 수행되지 않는 구간동안 상기 제 1 래치수단에 래치된 어드레스를 입력받고, 셀 동작 구간 동안 입력된 상기 제1 래치수단에 래치된 어드레스를 래치하는 제 2 래치수단; 및
    상기 제 2 래치수단에 래치된 어드레스를 구동하는 버퍼수단을 추가로 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  15. 삭제
  16. 삭제
  17. 제 13 항에 있어서, 상기 리셋 신호 천이 검출 수단은
    상기 리셋신호와 상기 칩 인에이블 신호가 모두 인에이블 되는 시점을 검출하여 그 검출결과를 출력하는 검출 수단; 및
    상기 검출 수단의 검출 결과의 천이하는 시점에서 펄스를 발생하는 펄스 발생 수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 검출 수단은,
    상기 리셋 신호를 반전시키는 반전수단;
    상기 리셋 신호 및 상기 칩 인에이블 신호를 논리 조합하는 논리게이트;
    상기 반전수단의 출력신호에 따라 출력단자를 풀업시키는 풀업수단; 및
    상기 논리게이트의 출력신호에 따라 상기 출력단자를 풀다운시키는 풀다운수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 검출 수단은 상기 출력단자의 전위를 래치하는 래치 수단을 추가로 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  20. 제 12 항에 있어서,
    상기 합성수단은 펄스 신호들인 상기 어드레스 천이 검출 신호, 상기 리셋 신호 천이 검출 신호, 및 상기 쓰기 인에이블 신호 천이 검출 신호를 합성하여 상기 천이 합성신호를 발생하는 논리수단을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
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