KR20030065017A - 강유전체 메모리의 구동 장치 및 방법 - Google Patents
강유전체 메모리의 구동 장치 및 방법 Download PDFInfo
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Abstract
Description
Claims (19)
- 강유전체 칩의 동작을 제어하기 위한 동작 펄스를 생성하는 구동 회로에 있어서,버퍼링된 어드레스 신호를 피드백되는 셀 동작 펄스에 의해 래치하는 어드레스 래치 블록;어드레스 신호의 변화를 감지하여 어드레스 천이 검출 신호(ATD)를 발생시키고 복수개의 어드레스에 의해 발생된 ATD 펄스들을 합산하여 출력하는 ATDSUM값 출력 블록;상기 ATDSUM값의 펄스 폭을 확장하고 확장된 펄스 신호를 이용하여 칩 제어 펄스를 출력하는 펄스폭 확장/제어 펄스 발생 블록;상기 칩 제어 펄스를 이용하여 리드/라이트 칩 동작에 필요한 펄스폭을 갖는 셀 동작 펄스를 발생시키는 셀 동작 펄스 발생 블록을 포함하고,상기 어드레스에 해당하는 셀 동작 펄스의 액티브 구간에서는 다른 어드레스의 ATD 펄스가 발생하지 않도록 하는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
- 제 1 항에 있어서, 셀 동작 펄스 발생 블록은 셀 동작 펄스의 시작 에지에서 끝 부분의 에지까지의 구간에서 ATD 신호의 입력이 차단되도록 셀 동작 펄스를 어드레스 천이 검출 블록으로 피드백시키는 것을 특징으로 하는 강유전체 메모리의구동 장치.
- 제 1 항에 있어서,셀 동작 펄스가 어드레스 래치 블록으로 피드백되는 것에 의해 버퍼링된 어드레스가 셀 동작 펄스의 시작 에지에서부터 래치되는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
- 제 1 항에 있어서,어드레스 신호를 버퍼링하기 위하여 ESD 트랜지스터를 갖는 제 1 입력단에 어드레스 패드 신호(AN_Pad)가 인가되고 제 2 입력단에 /칩 인에이블 제어 신호(CEBCON)가 인가되어 이들 신호를 NOR 연산하는 논리 연산 수단과,상기 논리 연산 수단의 출력 신호를 반전하는 제 1 인버터와,상기 제 1 인버터의 출력 신호를 다시 반전하여 리셋을 위한 /어드레스 신호(ANB)를 출력하는 제 2 인버터와,상기 제 2 인버터의 출력 신호를 반전하여 어드레스 신호(AN)를 출력하는 제 3 인버터를 갖는 어드레스 버퍼가 포함되는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
- 제 1 항에 있어서,어드레스 래치 블록은 어드레스 버퍼의 출력 신호(AN)를 셀 동작 펄스(OP),/셀 동작 펄스(OPB)에 의해 선택적으로 스위칭 출력하는 제 1 트랜스미션 게이트와,상기 제 1 트랜스미션 게이트의 출력단에 직렬 연결되는 제 1,2 인버터로 이루어져 상기 제 1 트랜스미션 게이트의 출력 신호를 래치하는 래치 수단과,상기 래치 수단에 의해 피드백되는 출력 신호를 셀 동작 펄스(OP),/셀 동작 펄스(OPB)에 의해 선택적으로 스위칭하여 상기 제 1 트랜스미션 게이트의 출력단으로 출력하는 제 2 트랜스미션 게이트와,상기 제 1 인버터의 출력 신호를 반전하여 반전된 신호(AAN)를 프리디코더로 출력하는 제 3 인버터와,상기 제 1 인버터의 출력 신호를 반전하는 제 4 인버터와,상기 제 4 인버터의 출력 신호를 반전하여 반전된 신호(AABN)를 프리디코더로 출력하는 제 5 인버터로 구성되는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
- 제 1 항에 있어서,ATDSUM값 출력 블록은 직렬 연결 구성되는 n개의 인버터로 이루어져 어드레스 버퍼의 /어드레스 신호(ANB)를 일정 시간 지연하는 어드레스 지연 블록과,상기 어드레스 지연 블록의 n-1번째 인버터의 출력 신호를 반전하는 제 1 인버터와,상기 제 1 인버터의 출력 신호를 반전하는 제 2 인버터와,상기 어드레스 버퍼의 출력 어드레스 신호(AN),상기 어드레스 지연 블록의출력 신호, 셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 1 NOR 게이트와,상기 제 2 인버터의 출력 신호,상기 어드레스 버퍼의 /어드레스 신호(ANB),셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 2 NOR 게이트와,각각의 일측 전극이 ATDSUM값을 출력하는 출력단에 공통으로 연결되고 각각의 게이트에 제 1,2 NOR 게이트의 출력 신호가 인가되고 각각의 타측 전극에는 접지 전압이 인가되는 제 1,2 출력 트랜지스터로 구성되는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
- 제 1 항에 있어서,펄스폭 확장/제어 펄스 발생 블록은 상기 ATDSUM값 출력 블록에서 출력되는 ATDSUM 펄스를 반전하는 제 1 인버터와,복수개의 인버터가 직렬 연결되어 반전된 ATDSUM 펄스를 일정 시간 지연하는 ATDSUM값 지연 블록과,상기 ATDSUM값 지연 블록에 의해 지연된 반전 ATDSUM 펄스와 지연되지 않은 입력 ATDSUM 펄스를 NOR 연산하는 NOR 게이트와,일측 전극에는 전원 전압이 인가되고 타측 전극에는 ATDSUM 펄스가 인가되고 상기 NOR 게이트의 출력 신호가 게이트로 인가되는 제 1 PMOS 트랜지스터와,일측 전극에 전원 전압이 인가되고 타측 전극에는 ATDSUM 펄스가 인가되고 게이트에 반전된 ATDSUM 펄스가 인가되는 제 2 PMOS 트랜지스터와,게이트에 반전된 ATDSUM 펄스가 인가되고 일측 전극이 상기 제 1,2 PMOS 트랜지스터의 타측 전극에 연결되는 제 1 NMOS 트랜지스터와,상기 제 1 NMOS 트랜지스터에 직렬 연결되고 타측 전극에는 접지 전압이 인가되고 게이트가 상기 NOR 게이트의 출력단에 연결되는 제 2 NMOS 트랜지스터와,상기 NOR 게이트의 출력단에 연결되어 NOR 게이트의 출력 신호를 반전하는 제 2 인버터와,상기 제 2 인버터의 출력 신호를 반전하여 제어 펄스(CP)를 출력하는 제 3 인버터로 구성되는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
- 강유전체 칩의 동작을 제어하기 위한 동작 펄스를 생성하는 구동 회로에 있어서,어드레스 신호의 변화를 감지하여 어드레스 천이 검출 신호(ATD)를 발생시키고 복수개의 어드레스에 의해 발생된 ATD 펄스들을 합산하여 출력하는 ATDSUM값 출력 블록;상기 ATDSUM값의 펄스 폭을 확장하고 확장된 펄스 신호를 이용하여 칩 제어 펄스를 출력하는 펄스폭 확장/제어 펄스 발생 블록;상기 칩 제어 펄스를 이용하여 리드/라이트 칩 동작에 필요한 펄스폭을 갖는 셀 동작 펄스를 발생시키는 셀 동작 펄스 발생 블록;버퍼링된 /라이트 인에이블 신호 및 셀 동작 펄스를 입력으로 하여 셀 동작 펄스의 활성화 구간에서만 라이트 천이 검출 신호를 출력하는 라이트 천이 검출 블록;상기 라이트 천이 검출 신호에 의해 라이트 제어 펄스(WCP)를 출력하는 라이트 제어 펄스 발생 블록;상기 라이트 제어 펄스(WCP)에 의해 Low 레벨의 구간에서 다른 동작을 차단하고 라이트 동작만이 수행되도록 하는 라이트 동작 펄스(WOP)를 출력하는 라이트 동작 펄스 발생 블록을 포함하는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
- 제 8 항에 있어서,라이트 천이 검출 신호에 의한 라이트 동작 펄스(WOP)의 발생은 해당 어드레스의 변화없이 이루어지는 연속적인 라이트 동작시에 이루어지는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
- 제 8 항에 있어서,셀 동작 펄스가 Low인 경우에는 칩이 ATD 펄스에 의해 정상적으로 동작하고 있는 것으로 판단하여 WTD 펄스가 발생하지 않도록 하고, 셀 동작 펄스(OP)가 High인 구간에서만 WTD 펄스가 발생하도록 하는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
- 제 8 항에 있어서,/라이트 인에이블 신호의 버퍼링을 위하여 ESD 트랜지스터를 갖는 제 1 입력단에 라이트 인에이블 패드 신호(WEB_Pad)가 인가되고 제 2 입력단에 /칩 인에이블 신호(CEB)가 인가되어 이들 신호를 NOR 연산하는 논리 연산 수단과,상기 논리 연산 수단의 출력 신호를 반전하는 제 1 인버터와,상기 제 1 인버터의 출력 신호를 다시 반전하여 제 1 /라이트 인에이블 신호(WEB_LH)를 출력하는 제 2 인버터와,상기 제 2 인버터의 출력 신호를 반전하여 제 2 /라이트 인에이블 신호(WEB_LL)를 출력하는 제 3 인버터로 구성되는 라이트 인에이블 버퍼를 포함하는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
- 제 8 항에 있어서,라이트 천이 검출 블록은 라이트 인에이블 버퍼의 제 2 /라이트 인에이블 신호(WEB_LL)를 반전하는 제 1 인버터와,직렬 연결 구성되는 n개의 인버터로 이루어져 반전된 제 2 /라이트 인에이블 신호(WEB_LL)를 일정 시간 지연하는 /라이트 인에이블 신호 지연 블록과,상기 /라이트 인에이블 신호 지연 블록의 n-1번째 인버터의 출력 신호를 반전하는 제 2 인버터와,상기 제 2 인버터의 출력 신호를 반전하는 제 3 인버터와,상기 제 2 /라이트 인에이블 신호(WEB_LL), /라이트 인에이블 신호 지연 블록의 출력 신호, 셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 1 NOR게이트와,상기 제 3 인버터의 출력 신호,반전된 반전된 제 2 /라이트 인에이블 신호(WEB_LL), 셀 동작 펄스(ATDCON)를 입력으로 하여 논리 연산하는 제 2 NOR 게이트와,일측 전극이 ATDSUM값의 출력 단자가 되고 게이트에 제 1 NOR 게이트의 출력 신호가 인가되고 타측 전극이 접지 단자에 연결되는 제 1 출력 트랜지스터와,상기 제 1 출력 트랜지스터에 직렬 연결되어 게이트에 제 2 NOR 게이트의 출력 신호가 인가되고 일측 전극은 제 1 출력 트랜지스터의 타측 전극과 공통으로 접지 단자에 연결되고 타측 전극이 선택 신호(opt) 입력 단자가 되는 제 2 출력 트랜지스터로 구성되는 것을 특징으로 하는 강유전체 메모리의 구동 장치.
- 강유전체 칩의 동작을 제어하기 위한 동작 펄스의 발생에 있어서 하나의 사이클 타임을 t0,t1,t2,t3,t4,t5의 구간으로 나누는 경우에,t0 구간의 끝 부분에서 어드레스 천이가 발생하면 t1 구간의 시작점에서 ATD 펄스를 발생시키는 단계;상기 ATD 펄스를 합산(ATDSUM)하여 출력하는 단계;ATDSUM 펄스의 끝 에지 타임이 t3 구간까지 확장되도록 펄스폭을 확장하고 이를 이용하여 제어 펄스(CP)를 만드는 단계를 포함하고,제어 펄스(CP)에 의해 t2에서 t5 구간까지의 셀 동작 펄스(OP)를 만들어 이 구간동안 정상적인 리드/라이트 동작이 수행되도록 하고 셀 동작 펄스(OP)의 활성화 구간에서 새로운 어드레스가 들어와도 ATD 펄스의 발생을 차단하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
- 제 13 항에 있어서, ATDSUM 펄스를 출력하기 위하여,피드백되는 셀 동작 펄스를 제어 신호(ATDCON)로 사용하고 ATDCON 펄스가 Low인 상태에서 어드레스가 천이되어 ATD 신호가 검출되면 입력되는 어드레스 신호를 일정 시간 지연시켜 천이시키는 단계;어드레스 신호의 지연 구간 동안만 High 레벨을 갖도록 ATDSUM 펄스를 출력하고 해당 지연 구간이 종료되는 시점에서 Low 레벨로 천이하여 이를 유지하는 단계;ATDSUM 펄스의 Low 레벨 유지 구간에서 다음 번째 어드레스의 천이가 발생하면 다시 일정 시간 지연시켜 어드레스 신호를 천이시키고 상기 지연 구간 동안만 High 레벨을 갖도록 ATDSUM 펄스를 출력하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
- 제 13 항에 있어서, 제어 펄스를 출력하기 위하여,입력되는 ATDSUM 펄스를 ATD 펄스의 천이 시점부터 펄스 폭을 확장한후 반전 및 지연하는 단계;상기 ATDSUM 펄스를 Low 레벨로 유지한 상태에서 지연 구간의 종료 시점에서 High 레벨로 천이하는 단계;상기 ATD 펄스의 천이 시점부터 ATDSUM 펄스의 High 레벨로의 천이 시점까지의 구간동안 제어 펄스를 High 레벨로 출력하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
- 제 13 항에 있어서, 제어 펄스를 이용한 로직 "0"의 라이트 동작시에,제어 펄스의 끝 에지 부분을 이용하여 해당 어드레스의 워드 라인(WL),플레이트(PL) 구동 신호를 비활성화시키고, 새로운 어드레스의 워드 라인(WL),플레이트(PL) 구동 신호를 활성화시켜,/WE(Write Enable) 신호를 Low 레벨에서 High 레벨로 천이되는 시점을 제어 펄스의 끝 에지 부분까지 지연시켜 제어 펄스의 활성화 구간에서 tWR(Write Recovery Time)이 보장되도록 하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
- 제 16 항에 있어서,제어 펄스의 High 구간에서 다음 어드레스의 입력에 관계없이 이전 사이클의 어드레스가 유효한 것을 이용하여 제어 펄스 활성화 구간의 리드 모드에서 해당 구간을 로직 "0"의 재저장 구간으로 사용하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
- 강유전체 칩의 동작을 제어하기 위한 동작 펄스의 발생에 있어서 하나의 사이클 타임을 t0,t1,t2,t3,t4,t5의 구간으로 나누는 경우에,어드레스의 변화가 없는 상태에서 t0 구간의 끝 부분에서 ATD 펄스를 이용하여 출력되는 셀 동작 펄스(OP)가 High 레벨인 구간에서 /WE 신호가 Low 레벨로 천이되면,t1 구간의 시작점에서 라이트 천이 검출 신호를 High 레벨로 천이시키고 이를 t1 구간동안 유지하는 단계;상기 라이트 천이 검출 신호를 이용하여 라이트 제어 펄스(WCP)를 t1 구간의 시작 시점에서 High 레벨로 천이시켜 t2 구간의 종료 시점까지 High 레벨로 유지하는 단계;라이트 천이 검출 신호가 High 레벨에서 Low 레벨로 천이하는 t1 구간의 종료 시점부터 /WE 신호가 다시 High 레벨로 천이하는 t5의 종료 시점까지 Low 레벨을 갖는 라이트 동작 펄스(WOP)를 발생시키는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리의 구동 방법.
- 제 18 항에 있어서,해당 사이클 타임은 어드레스의 변화없이 리드 동작후에 바로 라이트 동작을 수행하는 구간인 것을 특징으로 하는 강유전체 메모리의 구동 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0005150A KR100463606B1 (ko) | 2002-01-29 | 2002-01-29 | 강유전체 메모리의 구동 장치 및 방법 |
US10/320,611 US6754096B2 (en) | 2002-01-29 | 2002-12-17 | Apparatus and method for driving ferroelectric memory |
JP2002380801A JP4080324B2 (ja) | 2002-01-29 | 2002-12-27 | 強誘電体メモリの駆動装置及び方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0005150A KR100463606B1 (ko) | 2002-01-29 | 2002-01-29 | 강유전체 메모리의 구동 장치 및 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030065017A true KR20030065017A (ko) | 2003-08-06 |
KR100463606B1 KR100463606B1 (ko) | 2004-12-29 |
Family
ID=27607042
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0005150A KR100463606B1 (ko) | 2002-01-29 | 2002-01-29 | 강유전체 메모리의 구동 장치 및 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6754096B2 (ko) |
JP (1) | JP4080324B2 (ko) |
KR (1) | KR100463606B1 (ko) |
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- 2002-12-17 US US10/320,611 patent/US6754096B2/en not_active Expired - Lifetime
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KR100463606B1 (ko) | 2004-12-29 |
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JP2003288782A (ja) | 2003-10-10 |
JP4080324B2 (ja) | 2008-04-23 |
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