KR20010055884A - 반도체 메모리 장치의 비트라인 등화신호를 발생하는등화신호 발생회로 - Google Patents

반도체 메모리 장치의 비트라인 등화신호를 발생하는등화신호 발생회로 Download PDF

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Abstract

반도체 메모리 장치의 비트라인 등화신호를 발생하는 등화신호 발생회로가 개시된다. 본 발명의 등화신호 발생회로는 동작 여기부, 펄스 발생부, 레벨 변환부 및 등화신호 발생부를 구비한다. 동작 여기부는 액티브 신호와 프리차아지 신호에 응답하여 동작 여기 신호를 발생하고, 펄스 발생부는 동작 여기 신호에 응답하여 소정의 펄스폭을 가지는 펄스 신호를 발생한다. 레벨 변환부는 펄스 신호에 응답하여 승압 전압과 접지 전압 사이의 스윙폭을 가지는 쉬프트 신호를 발생한다. 등화 신호 발생부는 펄스신호와 동작 여기 신호에 응답하여 활성 및 비활성 되는 등화 신호를 발생한다. 본 발명의 등화신호 발생회로에 의하면, 두 레벨의 전압을 가질수 있는 등화 신호가 발생됨으로써, 프리차아지시 등화 속도가 개선되어 메모리 셀의 정보 억세스가 안정되게 수행될 수 있다.

Description

반도체 메모리 장치의 비트라인 등화신호를 발생하는 등화신호 발생회로 {Bit line equalizing signal generator of semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의비트라인을 등화하는 비트라인 등화신호를 발생하는 등화신호 발생회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터의 독출 및 기입 동작시에 발생될 수 있는 데이터의 약화를 방지하기 위하여 비트라인 감지 증폭기가 사용된다. 비트라인 감지 증폭기는 데이터가 전송되는 비트라인(BL)의 전압을 기준이 되는 상보 비트라인(BLB)의 전압과 비교하여 증폭한다. 즉, 액티브 구간에서 BL에 데이터가 전송되면, BL과 BLB사이에 전압차가 발생된다. 이때, 발생되는 전압차가 비트라인 감지 증폭기에 의하여 감지되어 증폭된다. 그리고 BL과 BLB는, 프리차아지 구간에서 동일한 전압으로 프리차아지 된다. 일반적인 반도체 메모리 장치의 독출 및 기입 동작은 전술된 액티브 구간과 프리차아지 구간이 반복된다. 그러므로 프리차아지 구간에서 BL과 BLB를 동일한 전압으로 프리차아지 시키는 비트라인 등화 회로가 필요하다.
도 1은 반도체 메모리 장치의 비트라인 등화 회로의 일반적인 구조를 나타낸 도면이다. 도 1을 참조하여, 비트라인쌍(BL,BLB)의 등화 동작을 간단히 기술하면 다음과 같다. 설명의 편의상, 데이터의 독출 동작을 기준으로 기술한다. 등화 신호(PEQ)가 "로우"로 되면, BL과 BLB의 전압이 메모리 셀에 저장되어 있는 데이터 값에 의하여 증폭되고 데이터의 독출이 수행된다. 그리고 프리차아지 구간에서 등화 신호(PEQ)가 "하이"로 된다. 등화 신호(PEQ)가 "하이"로 활성화되면, 트랜지스터(111,112,113)들은 BL과 BLB를 동일한 전압 즉, 프리차아지 전압(VBL)으로 등화 시킨다.
도 2 및 도 3은 종래의 등화 신호 발생 회로와 그 타이밍도를 나타낸다. 종래의 등화 신호 발생 회로는 동작 여기부(201)와 등화 신호 발생부(202)로 구성된다. 액티브 신호(BSENSE)가 "로우" 펄스로 발생되면 동작 여기신호(PEQFI)가 "하이"로 활성된다. 그리고, 등화 신호(PEQ)가 "로우"로 비활성되어 비트라인쌍(BL,BLB)의 센싱동작이 이루어진다. 이어서, 프리차아지 신호(PRECH)가 "하이" 펄스로 발생되면, 동작 여기신호(PEQFI)가 "로우"로 되고, 등화 신호(PEQ)가 "하이"로 된다. 그리고, "하이"로 활성된 등화 신호(PEQ)에 의하여 비트라인쌍(BL,BLB)이 동일한 전압으로 등화된다.
이때, 도 2와 같은 종래의 비트라인 등화신호 발생회로에 의하여 발생되는 등화 신호(PEQ)의 "하이" 레벨은 전원 전압(VDD)이다.
그런데, 디램(DRAM)과 같은 반도체 메모리 장치에 사용되는 전원 전압(VDD)은 계속하여 저하되는 추세이다. 이와 같은 전원 전압(VDD)의 저하로 인하여, 엔모스 트랜지스터들(111, 112, 113)의 컨덕턴스값이 낮아지고, 비트라인 등화 속도도 저하된다. 이러한 비트라인 등화 속도의 저하는 반도체 메모리 장치의 속도 또한 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 비트라인쌍의 등화 속도를 향상시키는 등화신호 발생회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 반도체 메모리 장치의 비트라인 등화 회로의 일반적인 구조를 나타내는 도면이다.
도 2는 종래의 등화 신호 발생 회로를 나타내는 도면이다.
도 3은 종래의 등화 신호 발생 회로의 타이밍을 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 등화 신호 발생 회로를 개략적으로 나타내는 블럭도이다.
도 5는 본 발명의 일 실시예에 따른 등화 신호 발생 회로를 구체적으로 나타내는 회로도이다.
도 6은 도 5의 등화 신호 발생 회로의 주요 신호의 타이밍도이다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명은 비트라인 쌍을 등화하는 비트라인 등화 신호를 발생하는 등화 신호 발생 회로에 관한 것이다. 본 발명의 등화 제어 회로는 동작 여기부, 펄스 발생부, 레벨 변환부 및 등화 신호 발생부를 구비한다. 상기 동작 여기부는 액티브 신호의 활성에 응답하여 제 1상태로 천이하며, 프리차아지 신호의 활성에 응답하여 제 2상태로 천이 하는 동작 여기 신호를 발생한다. 상기 펄스 발생부는 상기 동작 여기 신호를 수신하며, 궁극적으로 상기 프리차아지 신호의 활성에 응답하여 소정의 펄스 폭을 가지는 펄스 신호를 발생한다. 상기 레벨 변환부는 상기 펄스 신호에 응답하며, 외부에서 공급되는 전원 전압보다 높은 전압인 승압 전압과 접지 전압 사이의 스윙 폭을 가지는 쉬프트 신호를 발생한다. 상기 등화 신호 발생부는 등화 신호를 발생한다. 상기 등화 신호는 상기 펄스 신호에 응답하여 상기 승압 전압으로 활성되며 상기 동작 여기 신호에 응답하여 비활성된다. 바람직하기로는, 상기 등화 신호는 상기 펄스 신호의 활성에 응답하여 상기 승압 전압으로 되며, 상기 펄스 신호의 비활성에 응답하여 상기 전원 전압으로 천이된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 각 도면에 대하여 동일한 참조 부호는 동일한 부재임을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 등화 신호 발생 회로를 개략적으로 나타내는 블럭도이다. 이를 참조하면, 본 발명의 등화 신호 발생회로는 동작 여기부(401), 펄스 발생부(403), 레벨 변환부(405), 등화 신호 발생부(407)를 포함한다.
동작 여기부(401)는 액티브 신호(BSENSE)의 활성에 응답하여 제 1상태로 천이하며, 프리차아지 신호(PRECH)의 활성에 응답하여 제 2상태로 천이 하는 동작 여기 신호(PEQFI)를 발생한다. 바람직한 실시예에서, 동작 여기 신호(PEQFI)의 제 1상태는 "하이" 상태를 나타내며, 제 2상태는 "로우" 상태를 나타낸다. 동작 여기부(401)의 구성 및 작용은 당업자에게는 자명하므로, 본 명세서에서는 그 자세한 기술은 생략된다.
펄스 발생부(403)는 동작 여기 신호(PEQFI)를 수신하여, 펄스 신호(SP)를 발생한다. 펄스 신호(SP)는 궁극적으로 프리차아지 신호(PRECH)의 활성에 응답하여 소정의 펄스 폭을 가진다.
레벨 변환부(405)는 펄스 신호(SP)에 응답하여, 쉬프트 신호(VSHIFT)를 발생한다. 쉬프트 신호(VSHIFT)는 외부에서 공급되는 전원 전압(VDD)보다 높은 전압인 승압 전압(VPP)과 접지 전압(VSS)사이의 스윙 폭을 가진다.
등화 신호 발생부(407)는 등화 신호(PEQ)를 발생한다. 등화 신호(PEQ)는 펄스 신호(SP)에 응답하여 승압 전압(VPP)으로 활성되며 동작 여기 신호(PEQFI)에 응답하여 비활성된다.
도 5는 본 발명의 일 실시예에 따른 등화 신호 발생 회로를 구체적으로 나타내는 회로도이다. 이를 참조하면, 펄스 발생부(403)는 인버터들(501-507)과 낸드게이트(509)를 구비한다. 낸드 게이트(509)는 동작 여기 신호(PEQFI)가 인버터(501)를 거쳐 반전된 신호와 상기 반전된 신호가 인버터 체인(503-507)을 거쳐 발생된 신호를 반전 논리곱한 펄스 신호(SP)를 발생한다. 프리차아지 신호(PRECH)는 "로우"의 비활성 상태이고, 액티브 신호(BSENSE)의 "로우"로의 비활성에 의해 동작 여기 신호(PEQFI)가 "하이"로 활성된다. 그러므로 펄스 발생부(403)의 펄스 신호(SP)는 항상 "하이"의 활성상태가 된다. 프리차아지 신호(PRECH)가 "하이"로 상승되면 동작 여기 신호(PEQFI)가 "로우" 상태로 하강된다. 그리고, 펄스 발생부(403)에 의해 인버터 체인(503-507)의 지연 폭을 갖는 "로우" 펄스 신호(SP)가 발생된다.
레벨 변환부(405)는 피모스 트랜지스터들(511,512), 엔모스 트랜지스터들(513,514) 및 인버터(515)를 구비한다. 피모스 트랜지스터(511)와 엔모스 트랜지스터(513)는 승압 전압(VPP)과 접지 전압(VSS) 사이에 연결되며, 피모스 트랜지스터(511)는 레벨 변환부(405)의 쉬프트 신호(VSHIFT)에 의해 게이팅된다. 피모스 트랜지스터(512)와 엔모스 트랜지스터(514)는 승압 전압(VPP)과 접지 전압(VSS) 사이에 연결되며, 피모스 트랜지스터(512)의 게이트 전극은 피모스 트랜지스터(511)와 엔모스 트랜지스터(513)의 접합 노드(N1)에 연결된다. 엔모스 트랜지스터(513)의 게이트 전극은 펄스 발생부(403)의 펄스 신호(SP)에 연결되어 있으며, 엔모스 트랜지스터(514)의 게이트 전극은 펄스신호(SP)의 반전 신호에 연결된다.
펄스 발생부(403)의 펄스 신호(SP)가 "하이" 상태인 경우 엔모스트랜지스터(513)와 피모스 트랜지스터(512)는 "턴온"된다. 그리고 엔모스 트랜지스터(514)와 피모스 트랜지스터(511)는 "턴오프"된다. 그러므로 레벨 변환부(405)의 쉬프트 신호(VSHIFT)는 승압 전압(VPP) 레벨로 유지된다.
펄스 발생부(403)의 출력 펄스 신호(SP)가 "로우" 상태로 반전되면 엔모스 트랜지스터(514)와 피모스 트랜지스터(511)는 "턴온"된다. 그리고 엔모스 트랜지스터(513)와 피모스 트랜지스터(512)는 "턴오프"된다. 그러므로 레벨 변환부(405)의 쉬프트 신호(VSHIFT)는 접지 전압(VSS) 레벨로 유지된다. 따라서 레벨 변환부(405)의 쉬프트 신호(VSHIFT)는 펄스 신호(SP)의 "하이" 또는 "로우"로의 반전에 따라 승압 전압(VPP)과 접지 전압(VSS) 사이의 스윙 폭을 가지는 신호가 된다.
등화 신호 발생부(407)는 피모스 트랜지스터들(521,523) 및 엔모스 트랜지스터들(522,524)을 구비한다. 피모스 트랜지스터(521)는 승압 전압(VPP)과 등화 신호(PEQ) 사이에 연결되며 게이트 전극이 레벨 변환부(405)의 쉬프트 신호(VSHIFT)에 연결된다. 엔모스 트랜지스터들(522,524)과 피모스 트랜지스터(523)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결된다. 그리고 엔모스 트랜지스터(522)는 쉬프트 신호(VSHIFT)에 의해 게이팅되고, 피모스 트랜지스터(523)와 엔모스 트랜지스터(524)는 동작 여기 신호(PEQFI)에 의해 게이팅된다. 등화 신호(PEQ)는 피모스 트랜지스터(523)와 엔모스 트랜지스터(524)의 접합노드(N2)로 부터 출력된다. 피모스 트랜지스터(521)는 쉬프트 신호(VSHIFT)에 의해 등화 신호(PEQ)를 승압 전압(VPP)레벨로 제어한다. 그리고 트랜지스터들(522,523,524)은 쉬프트 신호(VSHIFT)와 동작 여기신호(PEQFI)에 각각응답하여 등화 신호(PEQ)를 전원 전압(VDD)레벨 및 접지 전압(VSS)레벨로 각각 제어한다. 구체적으로 살펴보면, 쉬프트 신호(VSHIFT)는 승압 전압(VPP) 레벨의 "하이" 상태를 유지하고 동작 여기 신호(PEQFI)가 "하이"로 활성화되면, 피모스 트랜지스터들(521,523)은 "턴오프" 되고 엔모스 트랜지스터들(522,524)은 "턴온"된다. 따라서, 등화 신호(PEQ)는 "로우" 상태로 출력된다. 그리고, 동작 여기 신호(PEQFI)가 "로우"로 반전됨에 따라 쉬프트 신호(VSHIFT)는 "로우" 상태로 반전된다. "로우" 상태의 쉬프트 신호(VSHIFT)에 응답하여 피모스 트랜지스터들(521,523)은 "턴온"되고 엔모스 트랜지스터들(522,524)은 "턴오프"된다. 따라서 등화 신호(PEQ)는 승압 전압(VPP) 레벨의 "하이" 상태로 반전되어 출력된다. 일정 시간(펄스 발생부(403)의 인버터 체인(503-5074)에 의한 지연폭에 해당됨)후 쉬프트 신호(VSHIFT)가 "하이" 상태로 반전되면 피모스 트랜지스터(521)는 "턴오프" 되고 엔모스 트랜지스터(522)는 "턴온"된다. 따라서, 등화 신호(PEQ)는 전원 전압(VDD)레벨로 강하되어 출력된다. 이어서, 동작 여기 신호(PEQFI)가 "하이"로 반전되면 피모스 트랜지스터(523)는 "턴오프"되고 엔모스 트랜지스터(524)는 "턴온"되며, 등화 신호(PEQ)는 "로우"로 출력된다.
도 6은 도 5의 등화 신호 발생 회로의 주요 신호의 타이밍도이다. 이를 참조하여 본 발명이 구체적으로 기술된다. 먼저 프리차아지 신호(PRECH)가 "로우"의 비활성 상태에서 액티브 신호(BSENSE)가 "로우"로 활성되면, 동작 여기 신호(PEQFI)가 "하이"로 반전된다. 그러므로 펄스 발생부(403)의 펄스 신호(SP)는 항상 "하이" 상태가 된다. 펄스 신호(SP)는 레벨 변환부(405)의 입력으로 작용하고, 동작 여기신호(PEQFI)는 등화 신호 발생부(407)의 피모스 트랜지스터(523)와 엔모스 트랜지스터(524)의 게이트로 연결된다. 이때, 펄스 신호(SP)가 "하이" 상태이므로 레벨 변환부(405)의 쉬프트 신호(VSHIFT)는 승압 전압(VPP) 레벨이다. 승압 전압(VDD) 레벨의 쉬프트 신호(VSHIFT)에 의해, 등화 신호 발생부(407)의 피모스 트랜지스터(521)는 "턴오프" 되고 엔모스 트랜지스터(522)가 "턴온"된다. 이어서 동작 여기신호(PEQFI)가 "하이"로 반전되면, 피모스 트랜지스터(523)가 "턴오프" 되어 전원 전압(VDD)의 패스를 차단한다. 그리고, 엔모스 트랜지스터(524)가 "턴온"이 되어 등화 신호(PEQ)를 접지 전압(VSS) 상태로 제어한다. 따라서 등화 회로(도1 참조)의 BL과 BLB는 등화가 해제되어, 전개(develop)될 수 있는 상태가 된다.
프리차아지 신호(PRECH)가 "하이"로 반전되면 동작 여기신호(PEQFI)는 "로우"로 반전된다. 펄스 발생부(403)는 동작 여기 신호(PEQFI)에 응답하여 인버터 체인(503-507)의 지연폭을 갖는 펄스 신호(SP)를 발생한다. 동작 여기 신호(PEQFI)가 "로우" 상태이므로, 등화 신호 발생부(407)의 피모스 트랜지스터(523)는 "턴온"되고, 엔모스 트랜지스터(524)는 "턴오프"된다. 그리고 레벨 변환부(405)의 쉬프트 신호(VSHIFT)는 펄스 신호(SP)의 하강 에지(edge)에 응답하여 "로우"로 반전된다. 그러므로 피모스 트랜지스터(521)는 "턴온" 되고 엔모스 트랜지스터(522)는 "턴오프" 되어, 등화 신호(PEQ) 레벨은 승압 전압(VPP)으로 되어, BL과 BLB를 등화시킨다.
펄스 발생부(403)의 인버터 체인(503-507)에 의한 지연 시간 이후, 쉬프트 신호(VSHIFT)가 펄스 신호(SP)의 상승 에지(edge)에 응답하여 승압 전압(VPP) 레벨이 된다, 그러면, 피모스 트랜지스터(521)는 "턴오프", 엔모스 트랜지스터(522)는 "턴온"되며, 등화 신호(PEQ)는 전원 전압(VDD) 레벨로 된다. 다시, 액티브 신호(BSENSE)가 "로우"로 인가되면 동작 여기 신호(PEQFI)가 "하이"로 된다. 그리고 동작 여기 신호(PEQFI)에 응답하여 등화 신호(PEQ)가 접지 전압(VSS) 레벨로 비활성화된다. 이러한 동작에 의해 등화 신호(PEQ)가 "로우"로 비활성되면, 비트라인쌍(BL,BLB)의 등화가 해제되고, 센싱 동작이 수행될 수 있다. 다시, "하이" 상태의 프리차아지 신호(PRECH)의 인가에 의해 "로우" 구간의 펄스 신호(SP)가 발생되고 상기 "로우" 상태의 펄스 신호(SP) 구간 동안 등화 신호(PEQ)는 승압 전압(VPP) 레벨이 된다. 따라서 본 발명의 등화신호 발생회로에 의한 비트라인쌍(BL,BLB)의 등화는 종래 기술에서와 같이 게이트 레벨이 전원 전압(VDD) 레벨일 때보다 등화 속도가 현저히 개선된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 청구된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의한 반도체 메모리 장치의 비트라인 등화 신호를 발생하는 등화 신호 발생회로에 의하면 등화 신호(PEQ)의 전압 레벨을 전원 전압(VDD)보다 높게 제어함으로써 등화 속도의 개선을 통해 프리차아지 사이클 시간을 줄일 수 있다.따라서, 본 발명의 등화신호 발생회로를 적용하는 반도체 메모리 장치는 동작 속도가 현저히 개선된다.

Claims (3)

  1. 비트라인쌍의 등화를 제어하는 등화 신호를 발생하는 등화신호 발생회로에 있어서,
    액티브 신호의 활성에 응답하여 제 1상태로 천이하며, 프리차아지 신호의 활성에 응답하여 제 2상태로 천이 하는 동작 여기 신호를 발생하는 동작 여기부;
    상기 동작 여기 신호를 수신하며, 궁극적으로 상기 프리차아지 신호의 활성에 응답하여 소정의 펄스 폭을 가지는 펄스 신호를 발생하는 펄스 발생부;
    상기 펄스 신호에 응답하며, 승압 전압과 접지 전압 사이의 스윙 폭을 가지는 쉬프트 신호를 발생하는 레벨 변환부로서, 상기 승압 전압은 외부에서 공급되는 전원 전압보다도 높은 전압인 상기 레벨 변환부; 및
    상기 펄스 신호에 응답하여 상기 승압 전압으로 활성 되며, 상기 동작 여기 신호에 응답하여 비활성 되는 상기 등화 신호를 발생하는 등화 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 등화신호 발생회로.
  2. 제 1항에 있어서, 상기 등화 신호는
    상기 펄스 신호의 활성에 응답하여 상기 승압 전압으로 되며, 상기 펄스 신호의 비활성에 응답하여 상기 전원 전압으로 되는 것을 특징으로 하는 반도체 메모리 장치의 등화신호 발생회로.
  3. 제 1항에 있어서, 상기 등화 신호 발생부는
    상기 쉬프트 신호에 응답하여, 상기 등화 신호를 상기 승압 전압으로 천이 하는 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 등화신호 발생회로.
KR1019990057207A 1999-12-13 1999-12-13 반도체 메모리 장치의 비트라인 등화신호를 발생하는등화신호 발생회로 KR20010055884A (ko)

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KR1019990057207A KR20010055884A (ko) 1999-12-13 1999-12-13 반도체 메모리 장치의 비트라인 등화신호를 발생하는등화신호 발생회로

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* Cited by examiner, † Cited by third party
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KR100911203B1 (ko) * 2008-06-04 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로

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KR100911203B1 (ko) * 2008-06-04 2009-08-06 주식회사 하이닉스반도체 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로
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