KR100911203B1 - 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로 - Google Patents

반도체 메모리 장치의 비트라인 이퀄라이징 제어회로 Download PDF

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Abstract

본 발명은 비트라인 이퀄라이징 신호가 지연되어 인에이블 되도록 하기 위해 뱅크 액티브 신호를 입력 받아 제어신호를 생성하는 제어신호 생성부; 복수개의 매트 선택신호 및 상기 제어신호에 응답하여 비트라인 이퀄라이징 감지신호를 생성하는 비트라인 이퀄라이징 선택부; 및 상기 비트라인 이퀄라이징 감지신호를 입력 받아 상기 비트라인 이퀄라이징 신호를 생성하는 드라이버; 를 포함한다.
tRP, RAS 프리차지, 비트라인 이퀄라이징, 비동기식

Description

반도체 메모리 장치의 비트라인 이퀄라이징 제어회로{Bit Line Equalizing Control Circuit of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치의 설계기술에 관한 것으로, 더 상세하게는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 액티브 동작과 프리차지 동작을 주기적으로 수행한다. 액티브 명령이 들어오면 워드라인이 활성화되고 비트라인과 비트바라인 사이에 차지 쉐어링(Charge Sharing)이 일어난다. 차지 쉐어링이 일어나면 비트라인 센스엠프의 구동으로 비트라인 또는 비트바라인이 코어전압 레벨까지 상승한다. 이후 프리차지 명령이 들어오면 비트라인과 비트바라인은 비트라인 프리차지 전압 레벨(1/2 코어전압 레벨)로 이퀄라이즈 된다. 프리차지 명령이 들어오는 시점부터 다음 액티브 명령이 들어올 때까지의 시간을 RAS 프리차지 타임(tRP)라고 하는데, 하이 스피드의 메모리 장치를 만들기 위해서는 비동기식 파라미터(Parameter)중 하나인 상기 RAS 프리차지 타임을 감소시키는 것이 중요한 과제가 되었다.
도 1은 종래기술에 따른 비트라인 이퀄라이징 회로의 블록도이다.
종래기술은 도 1에 도시된 것과 같이 제 1 매트 선택 어드레스(Mat Select ADD(A)), 제 1 노멀 로우(Row) 인에이블 신호(NRE(A)) 및 제 1 리던던시 퓨즈(Redundancy Fuse)출력(RedFuse Out(A))을 입력 받는 제 1 비트라인 이퀄라이징 선택부(제 1 BLEQ 선택부, 10(A)), 제 2 매트 선택 어드레스(Mat Select ADD(B)), 제 2 노멀 로우 인에이블 신호(NRE(B)) 및 제 2 리던던시 퓨즈출력(RedFuse Out(B))을 입력 받는 제 2 비트라인 이퀄라이징 선택부(제 2 BLEQ 선택부, 10(B)) 및 상기 제 1 비트라인 이퀄라이징 선택부(10(A))와 상기 제 2 비트라인 이퀄라이징 선택부(10(B))의 출력을 입력 받아 비트라인 이퀄라이징 신호(BLEQ)를 생성하는 비트라인 이퀄라이징 드라이버(BLEQ 드라이버, 20)로 구성되어 있다. 상기 비트라인 이퀄라이징 신호(BLEQ)는 비트라인 센스엠프로 입력된다. 제 1 비트라인 이퀄라이징 선택부(10(A))와 제 2 비트라인 이퀄라이징 선택부(10(B))는 동일한 구성을 갖는다.
도 2는 상기 비트라인 이퀄라이징 선택부(10)의 상세한 구성을 나타낸 도면이다.
도 2에 도시된 바와 같이 비트라인 이퀄라이징 선택부(10)는 매트 선택 어드레스(Mat Select ADD) 와 노멀 로우 인에이블 신호(NRE)를 입력으로 하는 제 1 낸드게이트(11), 리던던시 퓨즈출력(RedFuse Out)을 반전시키는 제 1 인버터(13), 제 1 낸드게이트(11)와 제 1 인버터(13)의 출력을 입력으로 하는 제 2 낸드게이트(12) 및 제 2 낸드게이트(12)의 출력을 반전시키는 제 2 인버터(14)로 구성된다.
도 3은 상기 비트라인 이퀄라이징 드라이버(20)의 상세한 구성을 나타낸 도 면이다.
도 3에서 도시된 바와 같이 비트라인 이퀄라이징 드라이버(20)는 상기 비트라인 이퀄라이징 선택부(10)의 출력을 입력으로 하는 낸드게이트(21), 상기 낸드게이트(21)의 출력을 입력으로 하는 제 1 인버터(22) 및 상기 제 1 인버터(22)의 출력을 입력으로 하는 제 2 인버터(23)로 구성된다.
종래 기술의 동작을 살펴보면 다음과 같다.
액티브 명령이 들어올 때 동반하여 입력되는 로우 어드레스(Row Address)에 의해 어레이 컨트롤 블록(Array Control Block)이 선택되고, 상기 어레이 컨트롤 블록을 통해 코어 셀 내의 매트가 선택되면, 매트 선택 어드레스(Mat Select ADD)가 하이로 인에이블 되고, 노멀 로우 인에이블 신호(NRE)도 하이로 인에이블 된다. 또 웨이퍼 테스트(Wafer Test)를 통해 검출된 결함 있는 매트를 대체하도록 리던던시 회로의 매트를 선택하는 경우에는, 노멀 로우 인에이블 신호(NRE)는 인에이블 되지 않고 리던던시 퓨즈 출력(RedFuse out)이 인에이블 된다. 상기 신호들이 인에이블 되면, 비트라인 이퀄라이징 선택부(10)의 출력(/BLEQON)이 로우로 인에이블 되고, 상기 로우의 인에이블 신호를 비트라인 이퀄라이징 드라이버(20)가 입력 받아 비트라인과 비트바라인을 이퀄라이즈 하는 비트라인 이퀄라이징 신호(BLEQ)를 생성한다.
한편 코어 셀이 센스엠프를 공유하는 방식의 반도체 메모리 장치에서는 도 1에서 보는 바와 같이 인접하는 한쪽 코어 셀 내의 매트가 선택될 때 제 1 비트라인 이퀄라이징 선택부(10(A))에서 출력된 신호(/BLEQON(A))와 다른 한 쪽 코어 셀 내 의 매트가 선택될 때 제 2 비트라인 이퀄라이징 선택부(10(B))에서 출력된 신호(/BLEQON(B))가 어레이 컨트롤 블록 내에 공유하는 비트라인 이퀄라이징 드라이버(20)로 입력되고 상기 비트라인 이퀄라이징 드라이버(20)를 통해 동일한 센스엠프로 비트라인 이퀄라이징 신호(BLEQ)가 인가된다.
RAS 프리차지 타임(tRP)은 프리차지 명령이 입력된 후 매트 내의 비트라인과 비트바라인의 레벨이 코어전압의 하프 레벨(VBLP)이 되는 시간(Time A)에서 액티브 명령이 들어온 후 비트라인 또는 비트바라인의 레벨이 코어전압(Vcore) 레벨로 상승하는 시간(Time B)을 감산하여 결정된다. 상기 tRP를 개선하기 위해서는 상기 Time A, 즉 프리차지 명령 입력 후 비트라인과 비트바라인이 이퀄라이징 되는 타임을 짧게 해주던지, Time B, 즉 액티브 명령 입력 후 비트라인과 비트바라인의 이퀄라이징 해제시간을 길게 해줘야 된다.
상기 tRP를 작게 하면 하이 스피드의 반도체 메모리 장치를 만들 수 있다. 현재까지 tRP를 개선하는 방법으로는 Time A를 짧게 하는 방법만 사용하고 있으며, Time B를 길게 하는 방법은 사용하지 않았다.
본 발명은 상기와 같은 문제점을 해결하기 위해서, 이퀄라이징 해제 시작 타이밍을 늦출 수 있는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로를 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로는, 비트라인 이퀄라이징 신호가 지연되어 인에이블 되도록 하기 위해 뱅크 액티브 신호를 입력 받아 제어신호를 생성하는 제어신호 생성부; 복수개의 매트 선택신호 및 상기 제어신호에 응답하여 비트라인 이퀄라이징 감지신호를 생성하는 비트라인 이퀄라이징 선택부; 및 상기 비트라인 이퀄라이징 감지신호를 입력 받아 상기 비트라인 이퀄라이징 신호를 생성하는 드라이버; 를 포함한다.
본 발명에 의하면, 비트라인과 비트바라인의 이퀄라이징 해제 시작 타이밍을 늦춰 비트라인과 비트바라인의 이퀄라이징 해제시간을 길게 해줌으로써 RAS 프리차지 타임을 개선할 수 있고, 하이 스피드의 반도체 메모리 장치 개발 및 생산을 가능하게 한다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로의 블록도이다.
도 4에 도시된 것과 같이 본 발명의 실시예에 따른 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로는 제어신호 생성부(100), 비트라인 이퀄라이징 선택부(BLEQ 선택부, 200) 및 드라이버(30)를 포함한다.
상기 제어신호 생성부(100)는 뱅크 액티브 신호(BA)를 직접 입력 받고, 상기 뱅크 액티브 신호(BA)의 지연을 수행하여 제어신호(/BLEQC)를 생성한다. 상기 제어신호(/BLEQC)는 비트라인 이퀄라이징 선택부(200)로 입력되어 비트라인 이퀄라이징 감지신호(/BLEQON)가 지연되어 인에이블 되도록 한다. 상기 비트라인 이퀄라이징 감지신호(/BLEQON)가 지연되어 인에이블 되도록 함으로써, 비트라인 이퀄라이징 신호(/BLEQ)가 지연되어 인에이블 될 수 있다.
상기 비트라인 이퀄라이징 선택부(200)는 복수개의 매트 선택신호 및 상기 제어신호(/BLEQC)를 입력 받아 비트라인 이퀄라이징 감지신호(/BLEQON)를 생성한다. 상기 비트라인 이퀄라이징 선택부(200)는 신호 조합부(210) 및 감지신호 생성부(220)로 구성될 수 있다. 상기 신호 조합부(210)는 복수개의 매트 선택신호를 입력 받아 로우로 인에이블 되는 신호(/MAT)를 생성한다. 상기 복수개의 매트 선택신호는 매트 선택 어드레스(Mat Select ADD), 노멀 로우 인에이블 신호(NRE) 및 리던던시 퓨즈 출력(RedFuse out)을 포함할 수 있다. 상기 매트 선택 어드레스(Mat Select ADD)는, 외부에서 액티브 명령이 들어올 때 동반하여 들어오는 로우 어드레스(Row Address)에 의해 코어 셀 내의 매트를 선택하는 신호이다. 상기 노멀 로우 인에이블 신호(NRE)는 리던던시 회로의 상태 정보를 가지는 신호로, 상기 매트 선택 어드레스(Mat Select ADD)에 의해 매트가 선택될 때 상기 매트가 결함 없이 정 상적으로 동작하는 경우에는 인에이블 되고, 상기 매트에 결함이 있어 리던던시 회로의 대체 매트를 선택하는 경우에는 디스에이블 상태를 유지하는 신호이다. 상기 리던던시 퓨즈 출력(RedFuse out)은 선택되는 매트에 결함이 존재하는 경우, 미리 구비된 리던던시 회로에서 상기 결함 있는 매트를 대체할 수 있는 매트를 선택한다는 신호가 된다. 즉, 선택될 매트가 결함 없이 정상적으로 동작하는 경우에는 리던던시 퓨즈 출력(RedFuse out)은 디스에이블 상태를 유지하고, 선택될 매트에 결함이 있어서 리던던시 회로의 대체 매트를 선택하게 되는 경우에는 리던던시 퓨즈 출력(RedFuse out)은 인에이블 된다.
상기 감지신호 생성부(220)는 상기 신호 조합부(210)의 출력(/MAT)과 상기 제어신호 생성부(100)에서 생성된 제어신호(/BLEQC)의 OR 연산을 통해 비트라인 이퀄라이징 감지신호(/BLEQON)를 생성한다. 상기 신호 조합부(210)의 출력(/MAT)과 제어신호(/BLEQC)는 로우로 인에이블 되는 신호이기 때문에, 상기 비트라인 이퀄라이징 선택부(200)의 상기 감지신호 생성부(220)의 OR 연산을 통해 종래기술에 비해 지연되어 인에이블 되는 비트라인 이퀄라이징 감지신호(/BLEQON)를 생성할 수 있다.
상기 드라이버(30)는 상기 비트라인 이퀄라이징 감지신호(/BLEQON)를 입력 받아 비트라인 이퀄라이징 신호(BLEQ)를 생성하여 비트라인과 비트바라인의 이퀄라이징 상태가 해제될 수 있도록 한다.
도 5는 도 4에 도시된 제어신호 생성부(100)의 상세한 구성을 나타내는 도면이다.
상기 제어신호 생성부(100)는 뱅크 액티브 신호(BA)를 입력 받아 비트라인과 비트바라인의 이퀄라이징 해제 시점을 조절하는 제어신호(/BLEQC)를 생성한다. 상기 뱅크 액티브 신호(BA)는 액티브 명령이 들어오면 곧 인에이블 되고, 프리차지 명령이 들어오면 곧 디스에이블 되는 신호이다. 상기 제어신호 생성부(100)는 뱅크 액티브 신호(BA)의 지연을 수행하고, 상기 지연된 뱅크 액티브 신호를 입력 받아 제어신호(/BLEQC)를 출력하는 제어신호 드라이버(110)를 포함한다. 상기 제어신호 생성부(100)는 비트라인 이퀄라이징 신호가 지연되어 인에이블 되도록 하기 위해, 제 1 지연신호(BAAD)와 제 2 지연신호(BAPD)를 생성하고, 제어신호 드라이버(110)를 통해 제어신호(/BLEQC)를 생성하게 된다.
본 발명의 목적을 달성하기 위해서, 상기 제어신호(/BLEQC)는 상기 비트라인 이퀄라이징 선택부(200)를 구성하는 신호 조합부의 출력(/MAT)이 인에이블 되는 시점보다 늦게 인에이블 되고, 상기 신호 조합부의 출력(/MAT)이 디스에이블 되는 시점과 동시에 또는 디스에이블 되는 시점보다 늦게 디스에이블 된다. 상기 제 1 지연신호(BAAD)는 상기 제어신호(/BLEQC)가 인에이블 되는 시점을 결정하고, 상기 제 2 지연신호(BAPD)는 상기 제어신호(/BLEQC)가 디스에이블 되는 시점을 결정한다. 따라서 상기 제어신호 생성부(100)는 상기 제어신호(/BLEQC)의 인에이블 시점과 디스에이블 시점을 결정하도록 제 1 지연신호(BAAD) 및 제 2 지연신호(BAPD)의 지연을 수행한다. 상기 제어신호 생성부(100)는 상기 제어신호(/BLEQC)가 인에이블 되는 시점을 결정하기 위해 라이징/폴링 딜레이(R/F Delay, 120)를 통해 상기 뱅크 액티브 신호(BA)를 지연시켜 제 1 지연신호(BAAD)를 생성한다. 또, 상기 제어신 호(/BLEQC)가 디스에이블 되는 시점을 결정하기 위해 제 1 인버터(150), 라이징 딜레이(R Delay, 130), 제 2 인버터(160) 및 라이징/폴링 딜레이(R/F Delay, 140)를 통해 상기 뱅크 액티브 신호(BA)를 지연시켜 제 2 지연신호(BAPD)를 생성한다. 상기 제어신호(/BLEQC)가 인에이블 되는 시점은 상기 신호 조합부의 출력(/MAT)이 인에이블 되는 시점보다 늦고, 액티브 명령에 의해 매트가 선택되고, 선택된 매트 내의 워드라인이 인에이블 되는 시점보다 빠른 것이 바람직하다.
한편, 상기 제어신호(/BLEQC)를 생성하기 위해 상기 뱅크 액티브 신호(BA)를 이용하는 이유는 다음과 같다. 반도체 메모리 장치에는 수많은 매트들이 존재한다. 상기 매트들은 각 매트들과 관련된 복수개의 매트 선택신호를 입력 받아 비트라인 이퀄라이징 감지신호(/BLEQON)를 생성하는 비트라인 이퀄라이징 선택부(200)를 구비할 수 있다. 따라서 뱅크 액티브 신호(BA)를 입력 받는 하나의 제어신호 생성부를 통해 글로벌 제어신호를 생성하고 상기 글로벌 제어신호가 각 매트들이 구비하는 비트라인 이퀄라이징 선택부로 입력되도록 하기 위해서이다. 상기 글로벌 제어신호가 각 매트와 관련된 비트라인 이퀄라이징 선택부로 입력되어 비트라인의 이퀄라이징 해제 시작 타이밍을 늦춘다.
도 6은 상기 제어신호 생성부(100)를 구성하는 제어신호 드라이버(110)의 상세한 구성을 나타내는 도면이다. 상기 제어신호 드라이버(110)는, 도 6에 도시된 것과 같이 상기 제 1 지연신호(BAAD)를 반전시키는 제 1 인버터(111), 상기 제 2 지연신호(BAPD)를 반전시키는 제 2 인버터(112), 상기 제 1 인버터(111) 및 상기 제 2 인버터(112)의 출력을 입력으로 하는 낸드게이트(114) 및 상기 낸드게이 트(114)의 출력을 반전시키는 제 3 인버터(113)로 구성된다. 상기 제어신호 드라이버(110)를 통해 비트라인 이퀄라이징 감지신호(/BLEQON)가 지연되어 인에이블 되도록 하는 제어신호(/BLEQC)가 생성된다.
도 7은 상기 비트라인 이퀄라이징 선택부(200)의 상세한 구성을 나타내는 도면이다.
상기 비트라인 이퀄라이징 선택부(200)는 도 7에 도시된 것과 같이 신호 조합부(210) 및 감지신호 생성부(220)를 포함한다. 상기 신호 조합부(210)는 상기 매트 선택 어드레스(Mat Select ADD)와 노멀 로우 인에이블 신호(NRE)를 입력으로 하는 제 1 낸드게이트(211), 리던던시 퓨즈출력(RedFuse out)을 반전시키는 제 1 인버터(213), 상기 제 1 낸드게이트(211) 및 상기 제 1 인버터(213)의 출력을 입력으로 하는 제 2 낸드게이트(212), 상기 제 2 낸드게이트(212)의 출력을 반전시키는 제 2 인버터(214)를 포함한다. 상기 감지신호 생성부(220)는 상기 제 2 인버터(214)의 출력(/MAT)과 제어신호(/BLEQC)를 입력으로 하는 노어게이트(221) 및 상기 노어게이트(221)의 출력을 반전시키는 제 3 인버터(222)를 포함한다.
상기 신호 조합부(210)는 코어 셀 내의 매트가 선택되거나 리던던시 회로 내의 대체 매트가 선택되는 경우에, 상기 매트 선택 어드레스(Mat Select ADD), 상기 노멀 로우 인에이블 신호(NRE) 및 상기 리던던시 퓨즈출력(RedFuse out)을 입력 받아 로우로 인에이블 되는 신호(/MAT)를 출력한다. 상기 감지신호 생성부(220)는 로우로 인에이블 되는 상기 신호 조합부(210)의 출력(/MAT)과 상기 제어신호 생성부(100)에서 생성되는 제어신호(/BLEQC)를 입력 받아 종래의 비트라인 이퀄라이징 선택부(10)에서 출력되는 신호보다 지연되어 인에이블 되는 비트라인 이퀄라이징 감지신호(/BLEQON)를 생성할 수 있다.
상기 드라이버(30)는 일반적인 드라이버로서, 입력되는 신호를 순차적으로 반전시키는 두 개의 인버터로 구성될 수 있으며, 상기 비트라인 이퀄라이징 선택부(200)의 출력인 상기 비트라인 이퀄라이징 감지신호(/BLEQON)를 입력 받아 비트라인 이퀄라이징 신호(BLEQ)를 생성한다.
본 발명에 따른 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로의 동작을 도 8의 타이밍 도를 참조하여 설명한다.
외부에서 액티브 명령이 들어오면 뱅크 액티브 신호(BA)가 인에이블 된다.
상기 제어신호 생성부(100)는 상기 뱅크 액티브 신호(BA)를 직접 입력 받는다. 상기 뱅크 액티브 신호(BA)를 입력 받은 제어신호 생성부(100)는 지연을 수행하게 된다. 상기에서 언급한 것과 같이 상기 신호 조합부의 출력(/MAT)보다 늦게 인에이블 되고 동시 또는 늦게 디스에이블 되는 제어신호(/BLEQC)를 생성하기 위해서, 상기 제어신호 생성부(100)는 상기 뱅크 액티브 신호(BA)를 지연시켜 제 1 지연신호(BAAD) 및 제 2 지연신호(BAPD)를 생성한다. 상기 제 1 지연신호(BAAD)와 제 2 지연신호(BAPD)는 상기 제어신호 생성부(100) 내의 제어신호 드라이버(110)에 입력되고, 상기 제어신호 드라이버(110)는 제어신호(/BLEQC)를 생성하게 된다.
외부에서 액티브 명령이 들어올 때 동반하여 들어보는 로우 어드레스에 의해 어레이 컨트롤 블록이 선택되고, 어레이 컨트롤 블록을 통해 코어 셀 내의 매트를 선택하는 매트 선택 어드레스(Mat Select ADD)가 비트라인 이퀄라이징 선택부(200) 의 신호 조합부(210)에 입력된다. 노멀 로우 인에이블 신호(NRE)와 리던던시 퓨즈출력(RedFuse out)도 비트라인 이퀄라이징 선택부(200)의 신호 조합부(210)에 입력된다. 매트 선택 어드레스(Mat Select ADD)와 노멀 로우 인에이블 신호(NRE)는 상기 비트라인 이퀄라이징 선택부(200)의 상기 신호 조합부(210)의 상기 제 1 낸드게이트(211)로 입력되고, 리던던시 퓨즈출력(RedFuse out)은 상기 비트라인 이퀄라이징 선택부(200)의 상기 신호 조합부(210)의 상기 제 1 인버터(213)를 통과한다. 정상적으로 동작하는 매트가 선택되는 경우에는, 매트 선택 어드레스(Mat Select ADD)가 하이로 인에이블 되고 노멀 로우 인에이블 신호(NRE)도 하이로 인에이블 된다. 그리고 리던던시 퓨즈출력(RedFuse out)은 디스에이블 상태를 유지한다. 선택하려는 매트에 결함이 있어 리던던시 회로의 대체 매트를 선택하는 경우에는, 노멀 로우 인에이블 신호(NRE)는 인에이블 되지 않고 리던던시 퓨즈출력(RedFuse out)이 하이로 인에이블 된다. 정상적인 코어 셀 내의 매트를 선택하게 되는 경우와 리던던시 회로의 대체 매트를 선택하는 경우 모두 상기 비트라인 이퀄라이징 선택부(200)의 상기 신호 조합부(210)의 상기 제 1 낸드게이트(211), 제 1 인버터(213), 제 2 낸드게이트(212) 및 제 2 인버터(214)를 통해서 로우의 신호(/MAT)가 감지신호 생성부(220)의 노어게이트(221)에 입력된다. 프리차지 명령이 들어오면 상기 선택 신호들이 디스에이블 되고, 상기 비트라인 이퀄라이징 선택부(200)의 상기 신호 조합부(210)의 상기 제 2 인버터(214)를 통해서 하이의 신호(/MAT)가 상기 감지신호 생성부(220)의 상기 노어게이트(221)에 입력된다.
상기 노어게이트(221)로 상기 제어신호(/BLEQC)가 다른 하나의 입력으로 입 력된다. 그 후 비트라인 이퀄라이징 선택부(200)의 상기 감지신호 생성부의 OR 연산을 통해서 비트라인 이퀄라이징 감지신호(/BLEQON)를 생성하게 된다.
상기 비트라인 이퀄라이징 감지신호(/BLEQON)는 드라이버(30)로 입력되고 상기 드라이버는 비트라인 이퀄라이징 신호(BLEQ)를 생성한다. 그 후 상기 비트라인 이퀄라이징 신호는 비트라인 센스엠프로 입력되어 비트라인의 이퀄라이징 상태를 해제 시키게 된다.
도 9는 인접하는 복수개의 코어 셀이 센스엠프를 공유하는 반도체 메모리 장치에 있어서, 본 발명에 따른 실시예의 구성을 나타낸다.
도 9에 나타난 것과 같이 복수개의 코어 셀이 센스엠프를 공유하는 반도체메모리 장치에 있어서, 비트라인 이퀄라이징 제어회로는, 뱅크 액티브 신호(BA)를 입력 받아 제어신호(/BLEQC)를 생성하는 제어신호 생성부(100), 상기 제어신호(/BLEQC)와 인접하는 한쪽 코어 셀 내의 매트가 선택될 때의 복수개의 제 1 매트 선택신호에 응답하여 제 1 비트라인 이퀄라이징 감지신호(/BLEQON(A))를 생성하는 제 1 비트라인 이퀄라이징 선택부(제 1 BLEQ 선택부, 200(A)), 상기 제어신호(/BLEQC)와 인접하는 다른 한쪽 코어 셀 내의 매트가 선택될 때의 복수개의 제 2 매트 선택신호에 응답하여 제 2 비트라인 이퀄라이징 감지신호(/BLEQON(B))를 생성하는 제 2 비트라인 이퀄라이징 선택부(제 2 BLEQ 선택부, 200(B)) 및 상기 제 1 비트라인 이퀄라이징 감지신호(/BLEQON(A)) 및 상기 제 2 비트라인 이퀄라이징 감지신호(/BLEQON(B))를 입력 받아 비트라인 이퀄라이징 신호(BLEQ)를 생성하는 비트라인 이퀄라이징 드라이버(20)를 포함한다.
제어신호 생성부(100)의 상세한 구성은 도 5 및 도 6에 도시되어 있고, 상기 설명한 것과 동일한 구성을 갖는다.
제 1 비트라인 이퀄라이징 선택부(200(A))와 제 2 비트라인 이퀄라이징 선택부(200(B))는 동일한 구성을 갖고 있으며 상세한 구성은 도 7에 도시되어 있다.
비트라인 이퀄라이징 드라이버(20)는 종래 기술과 동일한 구성을 갖고 있으며 상세한 구성은 도 3에 도시되어 있다.
코어 셀이 센스엠프를 공유하는 방식의 반도체 메모리 장치에서는 인접하는 한쪽 코어 셀 내의 매트가 선택되거나 인접하는 다른 한쪽 코어 셀 내의 매트가 선택될 때, 뱅크 액티브 신호(BA)를 입력 받는 제어신호 생성부(100)가 각각의 비트라인 이퀄라이징 선택부(200(A), 200(B))로 입력되는 제어신호(/BLEQC)를 생성하고 각각의 코어 셀 내의 매트 선택신호를 입력 받는 비트라인 이퀄라이징 선택부(200(A), 200(B))가 각각의 비트라인 이퀄라이징 감지신호(/BLEQON(A), /BLEQON(B))를 생성하고 비트라인 이퀄라이징 드라이버(20)가 상기 비트라인 이퀄라이징 감지신호(/BLEQON(A), /BLEQON(B))를 인가 받게 된다. 상기 비트라인 이퀄라이징 드라이버(20)는 종래 기술과 동일하게 낸드게이트(21), 제 1 인버터(22) 및 제 2 인버터(23)로 구성되어 있으며 논리 연산을 통해 비트라인 이퀄라이징 신호(BLEQ)를 생성한다. 생성된 상기 비트라인 이퀄라이징 신호(BLEQ)는 센스엠프로 입력되어 비트라인과 비트바라인의 이퀄라이징 동작을 제어하게 된다.
비트라인과 비트바라인의 이퀄라이징 해제 시간을 결정하는 비트라인 이퀄라이징 신호를 지연 가능하도록 하여 비트라인과 비트바라인의 이퀄라이징 해제 시간 을 길게 해줌으로써, RAS 프리차지 타임(tRP)를 개선하고 하이 스피드의 반도체 메모리 장치의 개발 및 생산을 가능하게 한다는 것으로 본 발명을 이해할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 비트라인 이퀄라이징 회로의 블록도,
도 2는 도 1의 비트라인 이퀄라이징 선택부의 상세 회로도,
도 3은 도 1의 비트라인 이퀄라이징 드라이버의 상세 회로도,
도 4는 본 발명의 실시예에 따른 비트라인 이퀄라이징 제어회로의 블록도, 도 5는 도 4의 제어신호 생성부의 상세 회로도,
도 6은 도 5의 제어신호 드라이버의 상세 회로도,
도 7은 도 4의 비트라인 이퀄라이징 선택부의 상세 회로도,
도 8은 본 발명의 실시예에 따른 비트라인 이퀄라이징 제어회로의 동작 타이밍도,
도 9는 인접하는 코어 셀이 센스엠프를 공유하는 방식의 반도체 메모리 장치에 있어서, 본 발명의 실시예에 따른 비트라인 이퀄라이징 제어회로의 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
10, 200: 비트라인 이퀄라이징 선택부
20: 비트라인 이퀄라이징 드라이버 100: 제어신호 생성부
110: 제어신호 드라이버 210: 신호 조합부
220: 감지신호 생성부

Claims (15)

  1. 비트라인 이퀄라이징 신호가 지연되어 인에이블 되도록 하기 위해 뱅크 액티브 신호를 입력 받아 제어신호를 생성하는 제어신호 생성부;
    복수개의 매트 선택신호 및 상기 제어신호에 응답하여 비트라인 이퀄라이징 감지신호를 생성하는 비트라인 이퀄라이징 선택부; 및
    상기 비트라인 이퀄라이징 감지신호를 입력 받아 상기 비트라인 이퀄라이징 신호를 생성하는 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  2. 제 1항에 있어서,
    상기 비트라인 이퀄라이징 선택부는, 상기 복수개의 매트 선택신호를 조합하는 신호 조합부; 및
    상기 신호 조합부의 출력과 상기 제어신호를 입력 받아 상기 비트라인 이퀄라이징 감지신호를 생성하는 감지신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  3. 제 2 항에 있어서,
    상기 감지신호 생성부는, 상기 신호 조합부의 출력 및 상기 제어신호가 인에이블 되면 인에이블 되는 상기 비트라인 이퀄라이징 감지신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  4. 제 1 항에 있어서,
    상기 복수개의 매트 선택신호는, 매트 선택 어드레스 및 리던던시 회로 내의 대체 매트를 선택할 때 인에이블 되는 리던던시 퓨즈 출력을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  5. 제 1 항에 있어서,
    상기 제어신호 생성부는, 상기 뱅크 액티브 신호의 지연을 수행하고, 상기 지연된 뱅크 액티브 신호를 입력 받아 상기 제어신호를 생성하는 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  6. 제 2 항에 있어서,
    상기 제어신호 생성부는, 상기 신호조합부의 출력이 인에이블 되는 시점보다 늦게 인에이블 되고, 상기 신호 조합부의 출력이 디스에이블 되는 시점과 동시에 또는 늦게 디스에이블 되는 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  7. 비트라인 이퀄라이징 신호가 지연되어 인에이블 되도록 하기 위해 뱅크 액티브 신호를 입력 받아 제어신호를 생성하는 제어신호 생성부;
    인접하는 한 쪽 코어 셀 내의 매트가 선택될 때의 복수개의 제 1 매트 선택신호 및 상기 제어신호에 응답하여 제 1 비트라인 이퀄라이징 감지신호를 생성하는 제 1 비트라인 이퀄라이징 선택부;
    인접하는 다른 한 쪽 코어 셀 내의 매트가 선택될 때의 복수개의 제 2 매트
    선택신호 및 상기 제어신호에 응답하여 제 2 비트라인 이퀄라이징 감지신호를 생성하는 제 2 비트라인 이퀄라이징 선택부; 및
    상기 제 1 비트라인 이퀄라이징 감지신호 및 상기 제 2 비트라인 이퀄라이징 감지신호를 입력 받아 상기 비트라인 이퀄라이징 신호를 생성하는 비트라인 이퀄라이징 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  8. 제 7 항에 있어서,
    상기 제 1 비트라인 이퀄라이징 선택부는, 상기 복수개의 제 1 매트 선택신호를 조합하는 제 1 신호 조합부; 및
    상기 제 1 신호 조합부의 출력과 상기 제어신호를 입력 받아 상기 제 1 비트라인 이퀄라이징 감지신호를 생성하는 제 1 감지신호 생성부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  9. 제 8 항에 있어서,
    상기 제 1 감지신호 생성부는, 상기 제 1 신호 조합부의 출력 및 상기 제어신호가 인에이블 될 때 인에이블 되는 상기 제 1 감지신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  10. 제 7 항에 있어서,
    상기 제 2 비트라인 이퀄라이징 선택부는, 상기 복수개의 제 2 매트 선택신호를 조합하는 제 2 신호 조합부; 및
    상기 제 2 신호 조합부의 출력과 상기 제어신호를 입력 받아 상기 제 2 비트라인 이퀄라이징 감지신호를 생성하는 제 2 감지신호 생성부;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  11. 제 10 항에 있어서,
    상기 제 2 감지신호 생성부는, 상기 제 2 신호 조합부의 출력 및 상기 제어신호가 인에이블 될 때 인에이블 되는 상기 제 2 감지신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  12. 제 7 항에 있어서,
    상기 복수개의 제 1 매트 선택신호는, 상기 인접하는 한쪽 코어셀 내의 매트가 선택될 때의 매트선택 어드레스 및 리던던시 회로 내의 대체 매트를 선택할 때의 리던던시 퓨즈 출력을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  13. 제 7 항에 있어서,
    상기 복수개의 제 2 매트 선택신호는, 상기 인접하는 다른 한쪽 코어 셀 내의 매트가 선택될 때의 매트 선택 어드레스 및 리던던시 회로 내의 대체 매트를 선택할 때의 리던던시 퓨즈 출력을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  14. 제 7 항에 있어서,
    상기 제어신호 생성부는, 상기 뱅크 액티브 신호의 지연을 수행하고, 상기 지연된 뱅크 액티브 신호를 입력 받아 상기 제어신호를 생성하는 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
  15. 제 7 항에 있어서,
    상기 제어신호 생성부는, 상기 제 1 또는 제 2 신호 조합부의 출력이 인에이블 되는 시점보다 늦게 인에이블 되고, 상기 제 1 또는 제 2 신호 조합부의 출력이 디스에이블 되는 시점과 동일하게 또는 늦게 디스에이블 되는 상기 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 이퀄라이징 제어회로.
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