JP5599559B2 - 半導体装置及びそのリフレッシュ方法 - Google Patents

Description

本発明は、半導体装置及びそのリフレッシュ方法に関し、特に、複数のバンクを備えた半導体装置及びそのリフレッシュ方法に関する。

一般に、メモリ容量が大きいＤＲＡＭ等の半導体装置には、メモリアレイを複数のバンク（即ち、ブロック）に分割したものがある。この場合、各バンクは、行方向（Ｘ方向）及び列方向（Ｙ方向）に配列され、それぞれ複数のメモリセルを含む複数のメモリマットを有している。更に、バンク毎に、Ｘデコーダ及びＹデコーダが設けられている。Ｘデコーダはワード線を選択するために使用され、他方、Ｙデコーダはビット線を選択するのに使用される。更に、ビット線はメモリマット内のメモリセルを介して、センスアンプに接続されている。

センスアンプとビット線とを接続するために、最近のＤＲＡＭでは、複数のメモリセルに対して、単一のセンスアンプを設ける構成が採用されている。複数のメモリセルと単一のセンスアンプを接続する方式として、オープンビットライン方式とフォールデッドビットライン方式とがあり、オープンビットライン方式がフォールデッドビットライン方式に比較して、チップサイズを小形化できるため採用されることが多い。

オープンビットライン方式では、各センスアンプに接続される一対のビット線が互いに隣接するメモリマット内のメモリセルから引き出されているため、各メモリマット内のメモリセルのワード線は単一のビット線とのみ交叉している。このため、オープンビットライン方式は一交点方式と呼ばれることもある。

一方、複数のバンクに分割されたＤＲＡＭでは、複数のバンク同時にリフレッシュ動作が行なわれるのが普通である。複数のバンクを備えたＤＲＡＭにおけるリフレッシュ動作に伴う課題及び解決策等が特許文献１で提案されている。

具体的に説明すると、特許文献１では、複数のバンクに分割されたＤＲＡＭにおいて、オープンビットライン方式を採用した場合、各バンクの端部に配置された端メモリマット（以下、端マット）のリフレッシュに要する電流が端部以外の通常メモリマットのリフレッシュに要する電流に比較して大きくなることが指摘されている。

端マットのリフレッシュ時の電流を軽減するために、特許文献１は、バンク毎に、メモリマットの行選択線のアドレス割付を変化させ、これによって、端マットのリフレッシュ時に、二以上のバンクにおいて同時に端マットが活性化されないようにしている。即ち、特許文献１では、行選択線のアドレス割付を変化させるために、バンク毎に、Ｘデコーダの配線レイアウトを変化させている。

特開２００４−５５００５号公報

一方、メモリ容量が大きくなると、通常、ＤＲＡＭのような半導体装置では、不良品の発生に備えて、例えば、ワード線単位に予備セル（冗長セル）を含む冗長回路が設けられ、不良セル発生の際に、不良セルの代わりに冗長回路の冗長セルに置換することが行われている。

特許文献１では、メモリマットが正常である場合のリフレッシュ動作のみが考慮され、メモリマットに不良ビットが発生して、当該メモリマットが冗長回路に置換された場合について記載されていない。

本発明は、冗長回路を含んでいる場合にも、過不足なくリフレッシュ動作を行なうことができる半導体装置を提供することである。

本発明は、Ｘデコーダの配線レイアウトを変更すること以外の手法により、冗長回路に置換されている場合にもリフレッシュ動作を行なうことができる半導体装置を提供することにある。

本発明の一態様によれば、オープンビットライン方式の半導体装置であって、複数のバンクを備え、前記バンクの各々は、アドレスラッチ回路と、アドレスラッチ回路から受信するアドレスにアドレススクランブルをかけるアドレススクランブル回路と、アドレススクランブル後のアドレスに対して救済判定を行う冗長判定回路と、を備えることを特徴とする半導体装置が得られる。

本発明の別の態様によれば、複数のバンクを備え、前記各バンクは通常メモリセル領域と冗長メモリセル領域を備えた半導体装置の前記通常メモリセル領域及び前記冗長メモリセル領域をリフレッシュする方法において、前記リフレッシュする際に生成されるリフレッシュアドレスをアドレススクランブルし、アドレススクランブルされたアドレスが前記冗長メモリセル領域を指示しているか否かを判定し、判定後のアドレスにより前記通常メモリセル領域及び前記冗長メモリセル領域を選択することによってリフレッシュ動作を行なうことを特徴とする半導体装置のリフレッシュ方法が得られる。

本発明の更に別の態様によれば、それぞれ通常メモリセル領域と冗長メモリセル領域を備え、前記通常メモリセル領域には、複数のメモリマットが設けられている複数のバンクと、前記各バンクに設けられ、前記各メモリマットに対応するアドレスをアドレススクランブルするアドレススクランブル回路と、前記アドレススクランブル回路でアドレススクランブルされたアドレスを用いて、前記各バンクの前記通常メモリセル領域及び前記冗長メモリセル領域を過不足なく選択するメモリセル領域選択回路を有することを特徴とする半導体装置が得られる。

本発明では、冗長回路によって置換されている場合にも、冗長回路及び正常メモリマットを過不足なくリフレッシュ動作できる半導体装置が得られる。また、リフレッシュ動作の際、複数のバンクの端マットが同時にリフレッシュされるのを防止できる。

図１を参照すると、本発明に係る半導体装置（ＤＲＡＭ）のメモリアレイが示されており、当該メモリアレイは４つのバンク（バンク０〜３）に分割されている。バンク０〜３は、それぞれ１７のメモリマット（ＭＭ１〜１７）からなるノーマルセルによって形成された通常メモリセル領域１２、冗長セルによって形成された冗長メモリセル領域１４、行デコーダ１６、及び、冗長デコーダ゛１８を備えている。冗長メモリセル領域１４に設けられた冗長セルは、通常メモリセル領域１２に配置されたノーマルセルに不具合がある場合に置換されるメモリセルである。行デコーダ１６及び冗長デコーダ１８は入力されるアドレスから特定のワード線を選択するデコーダである。

図２を参照して、本発明に係るバンク内の配線レイアウトについて説明する。ここでは、オープンラインビット方式の配線レイアウトが示されており、バンク０内のメモリマット（ＭＭ２）とメモリマット（ＭＭ３）におけるレイアウトが例示されている。

図２に示すように、行デコーダ１６から、ワード線（ＷＬ）が上方向に引き出されており、ワード線（ＷＬ）と交叉するように、ビット線（／ＢＬ）及び（ＢＬ）が配置されている。この例では、／ＢＬがメモリマット（ＭＭ２）から引き出され、ＢＬがメモリマット（ＭＭ３）から引き出されている。各メモリマット（ＭＭ２）及び（ＭＭ３）には、ビット線（／ＢＬ，ＢＬ）とワード線（ＷＬ）との交点に、メモリセル２０がそれぞれ配置されている。

メモリマット（ＭＭ２）及び（ＭＭ３）から引き出された一対のビット線（／ＢＬ）及び（ＢＬ）は、それぞれセンスアンプ（ＳＡ）２２に接続されている。

このように、各バンク０〜３は、複数のセンスアンプ（ＳＡ）２２、複数のセンスアンプ（ＳＡ）２２に接続された複数のビット線対（／ＢＬ，ＢＬ）、複数のビット線対（／ＢＬ，ＢＬ）に直行する複数のワード線（ＷＬ）、複数のビット線対（／ＢＬ，ＢＬ）と複数のワード線（ＷＬ）の夫々の交点に配置された複数のメモリセル２０によって構成されている。

また、各センスアンプ（ＳＡ）２２は、特定のワード線（ＷＬ）が起動することにより、メモリセルからビット線対（／ＢＬ，ＢＬ）に読み出されたデータを増幅する。即ち、図示された半導体装置はオープンビットライン方式を採用している。また、各メモリマット（ＭＭ２，ＭＭ３）は、センスアンプ（ＳＡ）２２の一方の側に配置された複数のメモリセルからなるメモリ領域の単位として定義することができる。

図３を参照して、バンク内の通常メモリセル領域１２におけるメモリマット（ＭＭ）と、各メモリマット（ＭＭ）に割り付けられアドレスとの関係を説明する。ここでは、１３ビットのアドレス（Ｘ０〜１２）のうち、上位４ビット、即ち、Ｘ９〜１２ビットにより、１〜１７のメモリマット（ＭＭ）が選択されるものとする。

メモリマット（ＭＭ）１〜１７のうち、１、１７のメモリマット（ＭＭ）はメモリマットの端部に位置するメモリマット、即ち、端マットである。

図示された例の場合、Ｘ９〜１２が（００００）の際に、２つの端マットＭＭ１及びＭＭ１７が同時に選択され、２つのワード線（ＷＬ）が同時に起動する。それ以外のアドレスの場合は、メモリマット（ＭＭ２〜ＭＭ１６）うちの一つが選択され、１つのワード線（ＷＬ）が起動する。

図示された各メモリマット（ＭＭ）に設けられた複数のワード線（ＷＬ）は、Ｘ０〜８のアドレスにより選択される。即ち、一つのメモリマット（ＭＭ）は、５１２本のワード線（ＷＬ）を備えている。

図４を参照して、本発明に係る半導体装置の概略構成について説明する。まず、本発明に係る半導体装置の原理は、冗長メモリセル領域内の冗長セルに置換されている場合にも、アドレススクランブル回路を用いて、複数のバンクにおける端マットが同時に選択されないように制御することにある。このため、本発明に係る半導体装置は、冗長セルに置換されているか否かを判定する冗長判定回路とアドレススクランブル回路の組み合わせを含むことを特徴としている。しかしながら、本発明者等の研究によれば、冗長判定回路とアドレススクランブル回路の組み合わせを含んでも、リフレッシュ動作の際に不都合が生じる場合が生じることが判明した。

例えば、図４では、アドレスラッチ回路３０、アドレススクランブル回路３２、冗長判定回路３４、行デコーダ及び冗長デコーダ（Ｘアドレスデコーダ）３６の順で、アドレススクランブル回路３２及び冗長判定回路３４を配置しているが、この順序を冗長判定回路３４及びアドレススクランブル回路３２の順序に置き換えた場合、リフレッシュ動作の際に不都合が生じる。

具体的に説明すると、図５（Ａ）に示すように、アドレスラッチ回路３０、冗長判定回路３４、アドレススクランブル回路３２、行デコーダ及び冗長デコーダ（Ｘアドレスデコーダ）３６の順で配置され、図５（Ｂ）に示すように、Ｘ１１及びＸ１２のアドレスのうち、Ｘ１２にスクランブルをかけた場合の動作について説明する。ここでは、Ｘ１１，Ｘ１２が取り得る状態“００”、“０１”、“１０”、“１１”のうち、アドレス“１０”に対応するビットが冗長ビットに置換されているものとする。

冗長判定回路３４は、アドレス（Ｘ１１，Ｘ１２）が“１０”の時、冗長ビットに置換されていることを判定し、ヒット信号（ＨＩＴ）をアドレススクランブル回路３２に出力し、上記アドレス以外の時には、冗長ビットに置換されていないことを示すミスヒット信号（ＭＩＳＳ）を出力する。

アドレススクランブル回路３２は、判定後のアドレスＸ１２にアドレススクランブルをかけ、アドレスＸ１１，Ｘ１２の“００”及び“０１”をそれぞれ“０１”及び“００”にする。この結果、“０１”及び“００”に対応した正規のワード線（ＷＬ）をあらわすワード線選択信号がＸアドレスデコーダ３６から出力されることになる。

一方、アドレスＸ１１，Ｘ１２の“１０”及び“１１”も、それぞれ冗長判定後、“１１”及び“１０”にスクランブルされる。このうち、スクランブルされた“１０”は、正規のワード線に対応しているが、冗長判定後の“１１”は、スクランブルされた後の冗長アドレスに対応していない。したがって、図５（Ａ）の配置で
は、目的の冗長アドレスのワード線を選択できない。

さらに、冗長ＨＩＴしたアドレス（図５（Ｂ）では“１０”）はアドレススクランブル回路３２に入力され、冗長アドレスに変換され、変換後の冗長アドレスがスクランブル回路３２に入力される。当該アドレス“１０”はスクランブル回路３２に入力されないので、“１１”にスクランブルされないことになる。このため、選択されない正規ワード線（“１１”）がでてしまう。

また、図６（Ａ）に示されるように、図５（Ａ）の配置の代りに用いることも考えられる。即ち、冗長判定回路３４において、救済判定後の冗長アドレスをアドレススクランブル回路３２に出力せず、冗長デコーダ（Ｘアドレスデコーダ）３６に出力することも可能である。図６（Ａ）の配置を使用した場合、図６（Ｂ）に示すように、冗長アドレスがアドレススクランブル回路３２に入力されることなく、冗長デコーダ（Ｘアドレスデコーダ）３６に出力されるため、目的の冗長ワード線は選択される。

しかし、冗長ＨＩＴしたアドレス（図６（Ｂ）では“１０”）はアドレススクランブル回路３２に入力されないので、当該アドレス“１０”は、“１１”にスクランブルされないことになる。このため、選択されない正規ワード線（“１１”）がでてしまう。

いずれにしても、アドレススクランブル回路３２を冗長判定回路３４の後に配置した場合、リフレッシュ動作の際に、選択されないワード線（ＷＬ）が生じるおそれがある。但し、図６（Ａ）のような配置でも、冗長判定回路３４に、選択されないワード線（ＷＬ）を検出するメモリセル領域選択回路等を設け、未選択ワード線が生じないようにすることも可能である。

図４（Ａ）に示されるように、本発明に係る半導体装置は、アドレススクランブル回路３２を冗長判定回路３４の前に配置した構成を備えている。即ち、アドレススクランブル回路３２でアドレススクランブルした後のアドレスが冗長判定回路３４において冗長判定される構成を有している。

ここでは、バンクの数が２である場合を想定し、図４（Ｂ）に示されるように、アドレススクランブル回路３２では、アドレスＸ１１，Ｘ１２のうち、Ｘ１２にスクランブルをかけ、“００”，“０１”，“１０”及び“１１”をそれぞれスクランブル後のアドレス“０１”，“００”，“１１”，及び“１０”にしている。

バンク数２のとき、１つのアドレスにアドレススクランブルをかけている。これを一般化した場合、バンクの数が２ ^ｎ （ｎは正整数）のとき、ｎ個のアドレスにアドレススクランブルをかければよいことが分る。

図４（Ａ）に戻ると、冗長判定回路３４は、スクランブル後のアドレス“０１”，“００”，“１１”，及び“１０”の冗長判定を行う。この例では、アドレス“１１”が冗長ヒットしているから、冗長判定回路３４は、冗長ヒットしたアドレス“１１”を冗長アドレスに変換して、Ｘアドレスデコーダ３６に出力する。この結果、図５及び図６を参照して説明したように、選択できない冗長ワード線或いはノーマルワード線が生じるのを防止できる。

図７を参照すると、本発明に係る半導体装置の具体的な回路構成が示されている。図７に示された半導体装置には、外部回路（図示せず）から制御信号、バンクセレクト信号、及び、外部アドレスが与えられ、図１と同様に、バンク０〜３が備えられている。図示された半導体装置は、制御信号及びバンクセレクト信号を受けて、コマンド信号を生成するコマンドデコーダ４０、外部アドレスを保持するアドレスバッファ４２、及び、コマンドデコーダ４０からのリフレッシュ信号を受けて、リフレッシュアドレスを出力するリフレッシュカウンタ４４を備えている。

また、図示されているように、コマンドデコーダ４０から出力されるコマンド信号は、バンク０〜３に出力され、アドレスバッファ４２からアドレスは、各バンク０〜３のアドレスラッチ回路３０に与えられる。一方、アドレスラッチ回路３０には、リフレッシュ動作の際、リフレッシュカウンタ４４からリフレッシュアドレスが供給される。

各バンク０〜３には、図４と同様に、アドレススクランブル回路３２、当該アドレススクランブル回路３２の後に配置された冗長回路３４、及びＸアドレスデコーダ３６が設けられている。図示されたＸアドレスデコーダ３６はノーマルデコーダ３６ａと冗長デコーダ３６ｂとを含み、図１と同様に、ノーマルデコーダ３６ａ及び冗長デコーダ３６ｂは、それぞれ、通常メモリ領域１２及び冗長メモリ領域１４に対応して設けられている。更に、各バンク０〜３には、コマンド信号を受けてアドレスラッチ回路３０、アドレススクランブル回路３２、冗長判定回路３４、及び、Ｘデコーダ３６を制御する制御回路４６が設けられている。尚、各バンク０〜３の構成は同様であるので、図７には、バンク０の構成のみが示されている。

また、各バンク０〜３には、実際には、ロウアドレスに基づいてアクセス動作を行うロウ系回路と、カラムアドレスに基づいてアクセス動作を行うカラム系回路とを備えているが、図７には、本発明に関連するロウ系回路のみを示している。

具体的に説明すると、コマンドデコーダ４０は、制御信号として、RASB,CASB,WEBを受信し、それぞれの組合せで決定されるコマンド信号を生成する。また、コマンドデコーダ４０はバンクセレクト信号を受信し、特定のバンクの制御回路４６にコマンド信号を出力する。コマンド信号は、アクト信号、リフレッシュ信号、リード信号、ライト信号等を含んでいる。

コマンド信号がリフレッシュ信号である場合、コマンドデコーダ４０は、全てのバンク０〜３とリフレッシュカウンタ４４にリフレッシュ信号を出力する。

ここで、リフレッシュには、外部のコマンドよりリフレッシュを開始するオートリフレッシュと、内部でリフレッシュ周期を生成しリフレッシュを行うセルフリフレッシュとがあるが、図示されたリフレッシュ信号は、オートリフレッシュ信号及びセルフリフレッシュ信号の両方を含んでいる。

コマンドデコーダ４０は、オートリフレッシュの場合には、外部から制御信号を受けたタイミングでリフレッシュ信号を出力し、セルフリフレッシュの場合には、セルフリフレッシュを抜け出す信号を受信するまで自己でタイミングを生成し繰り返しリフレッシュ信号を出力する。

リフレッシュ信号を受けたリフレッシュカウンタ４４は、各バンク０〜３のアドレスラッチ回路３０にリフレッシュアドレスを出力し、その後、アドレスをカウントアップする。

アドレスバッファ４２は、外部から外部アドレスを受け各バンク０〜３のアドレスラッチ回路３０に対して外部アドレスを出力する。

各バンク０〜３に設けられた制御回路４６は、コマンド信号に基づいて各バンク０〜３の動作を制御する。制御回路４６は、アドレスラッチ回路３０に外部アドレスまたはリフレッシュアドレスを受信するためのラッチ信号を出力し、アドレススクランブル回路３２へリフレッシュ通知信号を出力する一方、冗長判定回路３４へ判定タイミング信号、ワード線及びセンスアンプの起動タイミング信号を出力する。

アドレスラッチ回路３２は、制御回路４６からのラッチ信号を受けて、リフレッシュカウンタ４４またはアドレスバッファ４２から受信するアドレスを受信し、アドレススクランブル回路３２に出力する。

アドレススクランブル回路３２は、リフレッシュ通知信号を制御回路４６から受信すると、アドレスラッチ回路３０から受信するアドレスに対してアドレススクランブルを行い、アドレススクランブル後のアドレスをノーマルデコーダ３６ａ及び冗長判定回路３４に出力する。リフレッシュ通知信号を受信していない場合、アドレススクランブル回路３２はアドレスラッチ回路３０から受信するアドレスをノーマルデコーダ３６ａ及び冗長判定回路３４に出力する。

図８を参照して、アドレススクランブル回路３２の一例を説明する。ここでは、４バンク構成の場合に使用されるアドレススクランブル回路３２を示しており、メモリバンク選択のためのアドレスのうち、任意の２アドレスにアドレススクランブルをかける。

図８に示された例では、アドレスＸ１１，１２にアドレススクランブルをかけている。即ち、バンク０に対してはスクランブルなし、バンク１に対してはＸ１２のアドレスを反転、バンク２に対してはＸ１１のアドレスを反転、バンク３に対してはＸ１１，１２のアドレスを反転している。

図７に示された冗長判定回路３４は、制御回路４６から判定タイミング信号を受けると、アドレススクランブル回路３２から受信したアドレスに対応するワード線が救済されているか否かを判定する。判定の結果、ワード線が救済されていない場合、冗長判定回路３４は、何も出力しない。救済されている場合、冗長判定回路３４は、救済後の冗長アドレスを冗長デコーダ３６ｂに出力し、ノーマルデコーダ３６aにより選択されるワード線ドライバ（不図示）の起動を停止する。

ノーマルデコーダ３６ａは、アドレススクランブル回路３２からアドレスを受信すると、アドレスに対応するワード線ドライバ及びセンスアンプを選択する。ワード線ドライバ及びセンスアンプは制御回路からワード線及びセンスアンプの起動タイミング信号を受信すると夫々に起動する。通常メモリセル領域１２のワード線ドライバ及びセンスアンプは冗長判定回路３４から停止信号を受けると起動しない。

冗長デコーダ３６は、冗長判定回路３４から冗長アドレスを受信すると冗長アドレスに対応するワード線ドライバ及びセンスアンプを選択する。ワード線ドライバ及びセンスアンプは制御回路４６からワード線及びセンスアンプの起動タイミング信号を受信すると夫々に起動する。

図９を参照して、本発明に係るアドレススクランブル回路３２の一例を説明する。ここでは、図８に示された真理値表にしたがってアドレススクランブルを行うアドレススクランブル回路３２が示されており、図８からも明らかな通り、バンク０〜３のアドレススクランブル回路３２は互いに異なる論理回路によって構成されている。

バンク０〜３のアドレススクランブル回路３２は、Ｘ１１，Ｘ１２のアドレスを受け、アドレスＺ０，Ｚ１を出力する。この場合、各バンク０〜３のアドレススクランブル回路３２は、リフレッシュ信号Ｓを受信しないときには、入力されたアドレスを出力し、リフレッシュ信号Ｓを受けると入力されたアドレスに対してバンクごとに異なるアドレススクランブルを行う。

具体的に説明すると、バンク０のアドレススクランブル回路３２は、図９に示すように、アドレスＸ１１及びリフレッシュ信号ＳとのＡＮＤを取る一対のＡＮＤ回路、両ＡＮＤ回路に接続されたＯＲ回路、アドレスＸ１２及びリフレッシュ信号ＳとのＡＮＤを取る一対のＡＮＤ回路、当該ＡＮＤ回路に接続されたＯＲ回路を含んでいる。リフレッシュ信号ＳはアドレスＸ１１，Ｘ１２に対する各ＡＮＤ回路対のうち、上側のＡＮＤ回路にインバータを介して与えられている。

したがって、リフレッシュ信号Ｓが与えられない状態では、各ＡＮＤ回路対の上側のＡＮＤ回路が選択され、リフレッシュ信号Ｓがハイレベルになると、各ＡＮＤ回路対の下側のＡＮＤ回路が選択される。

一方、バンク１のアドレススクランブル回路３２は、アドレスＸ１２に対応するＡＮＤ回路対の下側のＡＮＤ回路に対して、インバータで反転したアドレスＸ１２を与える構成を備えている。このため、バンク１では、Ｘ１１，Ｘ１２が“００”のとき、リフレッシュ信号Ｓがハイレベルになると、図８に示すように、“０１”にアドレススクランブルされる。同様に、バンク２のアドレススクランブル回路３２はＸ１１を反転するインバータが設けられており、この結果、Ｘ１１，Ｘ１２が“００”のとき、リフレッシュ信号Ｓがハイレベルになると、“１０”にアドレススクランブルされる。

更に、バンク３のアドレススクランブル回路３２は、アドレスＸ１１，Ｘ１２をそれぞれ反転するインバータを備え、Ｘ１１，Ｘ１２が“００”のとき、リフレッシュ信号Ｓがハイレベルになると、“１１”にアドレススクランブルされる。

このように、本例では、Ｘ１１，１２にアドレススクランブルをかけており、バンク０に対してはスクランブルなし、バンク１に対してはＸ１２のアドレスを反転、バンク２に対してはＸ１１のアドレスを反転、バンク３に対してはＸ１１，１２のアドレスを反転している。

図１及び図３に示されたバンクのアドレスにスクランブルを行う場合を更に具体的に説明する。アドレスＸ９−１２が（０，０，０，０）の状態のとき、アドレスＸ１１，１２に、図８に示すアドレススクランブルを行うものとする。この場合、アドレススクランブルを行う前は全てのバンクでメモリマット１，１７が選択されている。アドレススクランブルを行うと、バンク０ではメモリマット１，１７が、バンク１ではメモリマット９が、バンク２ではメモリマット５が、バンク３ではメモリマット１３が選択されることになる。

即ち、全バンクで同時に選択されていた端マットであるメモリマット１，１７が同時に選択されなくなる。

本例ではＸ１１，１２にアドレススクランブルを行ったが、メモリマットを選択するためのアドレスであればどのアドレスでもよくＸ９，１０にアドレススクランブルを行っても良い。また、４バンク構成であるので２つのアドレスにアドレススクランブルを行ったが、例えば、８バンク構成であれば３つアドレスに対してアドレススクランブルを行えばよい。

尚、上記した実施形態では、アドレススクランブル回路３２の後段に、冗長判定回路３４を設けた例についてのみ説明したが、本発明は、これに限定されることなく、例えば、アドレススクランブル回路３２の前又は後に、通常メモリセル領域及び冗長メモリセル領域を過不足なく選択できるメモリ領域選択回路を設けても良い。

本発明は、リフレッシュ動作を複数バンクで同時に行うと共に、冗長回路を備えた半導体装置に適用することができる。

本発明を適用できる半導体装置のバンク構成を示す概略図である。 本発明を適用できる半導体装置のメモリマットとセンスアンプとの接続関係を示す図である。 図１に示されたメモリマットのアドレス割付を説明する図である。 （Ａ）及び（Ｂ）は、本発明の実施形態に係る半導体装置における配列関係を示すブロックとその動作を説明する図である。 （Ａ）及び（Ｂ）は図４に示されたアドレススクランブル回路の位置を変更した場合の構成を示すブロック図と、そのときの動作を説明する図である。 図５に示された配列関係を修正した場合の構成を示すブロック図と、そのときの動作を示す図である。 図４に示された本発明の実施形態に係る半導体装置の具体的な構成を示すブロック図である。 ４バンクを備えた半導体装置に用いられるアドレススクランブル回路の真理値を示す図である。 図８に示されたアドレススクランブル回路を示す論理回路図である。

符号の説明

ＭＭ メモリマット
１２ 通常メモリセル領域
１４ 冗長メモリセル領域
１６ 行デコーダ
１８ 冗長デコーダ
２０ メモリセル
２２ センスアンプ
３０ アドレスラッチ回路
３２ アドレススクランブル回路
３４ 冗長判定回路
３６ Ｘアドレスデコーダ
３６ａ ノーマルデコーダ
３６ｂ 冗長デコーダ
４０ コマンドデコーダ
４２ アドレスバッファ
４４ リフレッシュカウンタ
４６ 制御回路

Claims (10)

1. オープンビットライン方式の半導体装置であって、
   複数のバンクを備え、
   前記バンクの各々は、
   アドレスラッチ回路と、
   アドレスラッチ回路から受信するアドレスにアドレススクランブルをかけるアドレススクランブル回路と、
   アドレススクランブル後のアドレスに対して救済判定を行うかどうかを判定する冗長判定回路と、
   を備えることを特徴とする半導体装置。
2. 請求項１において、
   前記複数のバンクは複数のメモリマットから構成され、
   前記アドレススクランブル回路は、前記メモリマットに対応するアドレスに
   対してアドレススクランブルを行うことを特徴とする半導体装置。
3. 請求項２において、
   前記アドレススクランブルは、前記アドレスを反転するか否かにより行われることを特徴とする半導体装置。
4. 請求項３において、
   前記アドレススクランブル回路は、夫々のバンクごとに前記アドレススクランブルの構成が異なっていることを特徴とする半導体装置。
5. 請求項２において、
   前記複数のバンクは２ ^ｎ 個（但し、ｎは正整数）のバンクで構成され、
   前記メモリマットに対応するアドレスのｎ個に対してアドレススクランブルが行われることを特徴とする半導体装置。
6. 請求項２において、制御信号及びバンクセレクト信号を受け、当該制御信号をデコードして、コマンド信号を前記バンクセレクト信号で特定されるバンクに出力すると共に、前記コマンド信号がリフレッシュ信号であるとき、前記リフレッシュ信号を出力するコマンドデコーダと、前記リフレッシュ信号を受けてリフレッシュアドレスを生成し、前記各バンクの前記アドレスラッチ回路に出力するアドレスカウンタとを備え、前記コマンド信号が前記リフレッシュ信号である場合には、前記コマンドデコーダは全ての前記バンクに、前記リフレッシュ信号を出力することを特徴とする半導体装置。
7. 請求項６において、前記リフレッシュ信号をあらわす前記コマンド信号を受けると、前記アドレスラッチ回路、前記アドレススクランブル回路、及び、前記冗長判定回路を制御する制御回路が各バンクに設けられていることを特徴とする半導体装置。
8. 複数のバンクを備え、前記各バンクは通常メモリセル領域と冗長メモリセル領域を備えた半導体装置の前記通常メモリセル領域及び前記冗長メモリセル領域をリフレッシュする方法において、
   前記リフレッシュする際に生成されるリフレッシュアドレスをアドレススクランブルし、アドレススクランブルされたアドレスが前記冗長メモリセル領域を指示しているか否かを判定し、判定後のアドレスにより前記通常メモリセル領域及び前記冗長メモリセル領域を選択することによってリフレッシュ動作を行なうことを特徴とする半導体装置のリフレッシュ方法。
9. それぞれ通常メモリセル領域と冗長メモリセル領域を備え、前記通常メモリセル領域には、複数のメモリマットが設けられている複数のバンクと、前記各バンクに設けられ、前記各メモリマットに対応するアドレスをアドレススクランブルするアドレススクランブル回路と、前記アドレススクランブル回路でアドレススクランブルされたアドレスを用いて、前記各バンクの前記通常メモリセル領域及び前記冗長メモリセル領域を過不足なく選択するメモリセル領域選択回路を有し、
   前記メモリセル領域選択回路は、前記アドレススクランブル後のアドレスが前記冗長メモリセル領域を指示しているか否かを判定する冗長判定回路であることを特徴とする半導体装置。
10. 請求項９において、前記各バンクに設けられた前記アドレススクランブル回路は、互いに異なる論理構成を有する論理回路によって構成されていることを特徴とする半導体装置。

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