JP2003132677A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003132677A
JP2003132677A JP2001330951A JP2001330951A JP2003132677A JP 2003132677 A JP2003132677 A JP 2003132677A JP 2001330951 A JP2001330951 A JP 2001330951A JP 2001330951 A JP2001330951 A JP 2001330951A JP 2003132677 A JP2003132677 A JP 2003132677A
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bit
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semiconductor memory
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JP2001330951A
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Junko Matsumoto
淳子 松本
Tadaaki Yamauchi
忠昭 山内
Takeo Okamoto
武郎 岡本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 セルフリフレッシュモード時における消費電
流を分散して消費電流を低減する。 【解決手段】 リフレッシュ要求（ＰＨＹ）とリフレッ
シュアドレス（ＱＡＤ＜１１：０＞）の特定のアドレス
ビット（ＱＡＤ＜１１＞またはＱＡＤ＜１１：１０＞）
とに従ってリフレッシュアレイ活性化信号（ＲＦＡＣ
Ｔ）を活性化する。リフレッシュアドレスの特定のアド
レスビットとしてリフレッシュアドレスカウンタ（１
９）の特定の下位ビット（ＣＮ＜１＞またはＣＮ＜１：
０＞）を利用し、またこの特定のアドレスビットをリフ
レッシュアドレスの上位ビットとして利用することによ
り、セルフリフレッシュモード時、等間隔で、所定のア
ドレス領域に対しリフレッシュを実行することができ、
リフレッシュ間隔を長くでき、消費電流を低減すること
ができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、ダイナミック型メモリセルの記憶データ
を所定の周期で再書込して、記憶データを保持するため
のリフレッシュ制御回路の構成に関する。より特定的に
は、この発明は、内部でメモリセルの記憶データのリフ
レッシュを周期的に行なうセルフリフレッシュモード時
の消費電流を低減するための構成に関する。
【０００２】
【従来の技術】半導体記憶装置の１つに、ダイナミック
・ランダム・アクセス・メモリ（ＤＲＡＭ）がある。Ｄ
ＲＡＭは、情報をキャパシタに電荷の形態で格納する。
通常、ＤＲＡＭセルは、アクセストランジスタとキャパ
シタとで構成され、スタティック・ランダム・アクセス
・メモリ（ＳＲＡＭ）セルなどに比べて、単位メモリセ
ルの占有面積が小さくまた構成要素数も小さいためビッ
ト単価が安い。したがって、ＤＲＡＭにより、小占有面
積で大記憶容量の記憶装置を安価に実現することがで
き、ＤＲＡＭは、主記憶などとしてさまざまな用途にお
いて広く用いられている。
【０００３】
【発明が解決しようとする課題】ＤＲＡＭセルは、上述
のごとく、情報をキャパシタに電荷の形態で格納する。
したがって、このキャパシタのリーク電流により記憶情
報が消失するおそれがある。この記憶情報を保持するた
めに、周期的にメモリセルの記憶データを読み出して再
書込を行なうリフレッシュが行なわれる。このリフレッ
シュを行う動作モードとしては、データアクセスを行う
通常動作モード時に、外部からのリフレッシュ指示に従
って記憶装置内部でリフレッシュアドレスを形成してリ
フレッシュを行なうオートリフレッシュモードと、内部
でリフレッシュ実行タイミングおよびリフレッシュアド
レスを生成してリフレッシュを行なうセルフリフレッシ
ュモードがある。セルフリフレッシュモードは、ＤＲＡ
Ｍに対し比較的長期にわたってデータアクセスが行なわ
れないスリープモード時などにおいて設定される。この
セルフリフレッシュモード時においては、ＤＲＡＭは、
データを保持することが要求されるだけである。
【０００４】ＤＲＡＭが、携帯機器などの電池駆動の機
器に適用される場合、その電池の寿命を長くするため
に、できるだけ消費電流を低くすることが要求される。
特に、セルフリフレッシュモード時においては、機器全
体がスタンバイ状態にあり、このスタンバイ状態におけ
る消費電流をできるだけ低減することが要求される。セ
ルフリフレッシュモードにおいては、リフレッシュアド
レスに従ってメモリセル行の選択およびメモリセルデー
タの読出および再書込が行なわれる。したがって、この
セルフリフレッシュモード時においてリフレッシュ動作
実行時においては電流が消費される。
【０００５】それゆえ、この発明の目的は、複雑な回路
構成を用いることなく、セルフリフレッシュモード時の
消費電流を大幅に低減することのできる半導体記憶装置
を提供することである。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、リフレッシュ対象のメモリセルを指定する多ビッ
トのリフレッシュアドレスを発生するリフレッシュアド
レス発生回路と、このリフレッシュアドレスの特定のア
ドレスビットとリフレッシュ要求とに従って、リフレッ
シュ動作を活性化するためのリフレッシュアレイ活性化
信号を生成するリフレッシュ活性化回路を備える。
【０００７】好ましくは、リフレッシュアドレス発生回
路は、リフレッシュアドレスの上位アドレスビットを、
下位カウントビットとしてカウントするリフレッシュカ
ウンタを備える。特定のアドレスビットは、この上位ア
ドレスビットである。
【０００８】好ましくは、リフレッシュ活性化回路は、
特定のアドレスビットが所定の論理レベルのとき、リフ
レッシュアレイ活性化信号の活性化を停止する。
【０００９】好ましくは、特定のアドレスビットは、１
ビットの最上位リフレッシュアドレスビットであり、リ
フレッシュカウンタは、最上位リフレッシュアドレスビ
ットを最下位カウントビットとしてカウントを行なう。
【００１０】また、これに代えて好ましくは、特定のア
ドレスビットは、複数ビットの上位リフレッシュアドレ
スビットであり、リフレッシュカウンタは、これらの複
数ビットの上位アドレスビットを、下位カウントビット
としてカウントを実行する。
【００１１】好ましくは、リフレッシュ活性化回路は、
第１のリフレッシュモード時においては、リフレッシュ
アドレスの最上位１ビットとリフレッシュ要求とに従っ
てリフレッシュアレイ活性化信号を生成し、かつ第２の
リフレッシュモード時において、リフレッシュアドレス
の上位複数ビットとリフレッシュ要求とに従ってリフレ
ッシュアレイ活性化信号を生成する。このリフレッシュ
アドレスの上位の複数ビットは、リフレッシュカウンタ
のカウント値の複数の下位ビットカウント値で与えられ
る。
【００１２】好ましくは、半導体記憶装置は、通常動作
時において、各々が互いに独立に活性化する複数のバン
クを備える。この構成において、リフレッシュアドレス
の特定のアドレスビットが、このリフレッシュモード時
においてはバンクを指定するバンクアドレスビットとし
て用いられる。
【００１３】またこれに代えて、好ましくは、半導体記
憶装置は、通常動作時において各々が互いに独立に活性
化される複数のバンクを備える。この構成において、リ
フレッシュカウンタの最下位ビットがリフレッシュモー
ド時においては、バンクを特定するバンクアドレスビッ
トとして用いられる。
【００１４】また、好ましくは、バンクアドレスビット
と特定のアドレスビットとは、カウンタの下位の異なる
ビットで与えられる。
【００１５】また、好ましくは、リフレッシュモード時
において、第１のリフレッシュモード時においては、外
部から発行されるリフレッシュ要求の発行周期と同じ周
期でリフレッシュ要求を発行し、かつ第２のリフレッシ
ュモード時においては、外部から発行されるリフレッシ
ュ要求の発行周期よりも長い周期でリフレッシュ要求を
発行するリフレッシュ要求発生回路が設けられる。
【００１６】リフレッシュモード時においては、リフレ
ッシュアドレスの特定のアドレスビットが特定の状態の
ときに、このリフレッシュ要求を無効とすることがで
き、リフレッシュ要求を発行するタイマの周期を変更す
ることなくリフレッシュ間隔を長くすることができる。
これにより、セルフリフレッシュモード時における単位
時間当りのリフレッシュ回数を低減でき、応じて、この
セルフリフレッシュモード時の消費電流を低減すること
ができる。
【００１７】
【発明の実施の形態】［全体の構成］図１は、この発明
に従う半導体記憶装置の要部の構成を概略的に示す図で
ある。図１においては、リフレッシュに関連する部分の
構成を概略的に示す。
【００１８】図１において、半導体記憶装置は、行列状
に配列される複数のＤＲＡＭセルを有するメモリアレイ
１と、与えられたアドレス信号に従ってメモリアレイ１
のアドレス指定された行を選択するための行選択回路２
と、メモリアレイ１の選択行上のメモリセルのデータの
検知、増幅および再書込を行なうセンスアンプ回路３
と、行選択指示信号ＲＡＳに従って行選択回路２および
センスアンプ回路３を所定のシーケンスで活性化および
非活性化をする行系制御回路４と、外部からの動作モー
ドを指定するコマンドＣＭＤをデコードし、指定された
動作モードを特定する動作モード指示信号を生成するコ
マンドデコーダ５と、コマンドデコーダ５からのノーマ
ル行アクセス指示信号に従ってノーマルモードアレイ活
性化信号ＲＡＣＴを活性化するノーマル行アクセス活性
化回路６と、コマンドデコーダ５からのセルフリフレッ
シュモード指示信号に従って所定の間隔でリフレッシュ
アレイ活性化信号ＲＦＡＣＴを活性化するリフレッシュ
活性化回路７と、リフレッシュ活性化回路７からのセル
フリフレッシュ指示信号ＳＥＬＦの活性化時活性化さ
れ、所定の間隔ごとにリフレッシュ要求ＰＨＹを発行す
るリフレッシュタイマ８と、リフレッシュタイマ８から
のリフレッシュ要求ＰＨＹに従ってカウント動作を行な
いリフレッシュ行を指定するリフレッシュアドレスを生
成するリフレッシュアドレスカウンタ９を含む。
【００１９】リフレッシュ活性化回路７は、リフレッシ
ュアドレスカウンタ９からのリフレッシュアドレスの特
定のビットが所定の論理レベルのときには、リフレッシ
ュ要求ＰＨＹが発行されても、この発行されたリフレッ
シュ要求を無視して、リフレッシュアレイ活性化信号Ｒ
ＦＡＣＴの発行（活性化）を停止する。
【００２０】ノーマル行アクセス活性化回路６は、外部
からのコマンドＣＭＤがメモリアレイ１の行を選択する
モードを指定するときにノーマルモードアレイ活性化信
号ＲＡＣＴを活性化する。ノーマル行アクセス活性化回
路６は、また、コマンドデコーダ５から、リフレッシュ
を指示するオートリフレッシュ指示が与えられたときに
は、このノーマルアレイ活性化信号ＲＡＣＴを所定期間
活性化する。
【００２１】半導体記憶装置は、さらに、セルフリフレ
ッシュ活性化回路７からのリフレッシュアレイ活性化信
号ＲＦＡＣＴとノーマル行アクセス活性化回路６からの
ノーマルモードアレイ活性化信号ＲＡＣＴに従って行選
択指示信号ＲＡＳを生成して行系制御回路４へ与える行
選択活性化回路１０と、コマンドデコーダ５からのセル
フリフレッシュモード指示またはオートリフレッシュモ
ード指示に従ってリフレッシュモード指示信号ＲＥＦを
生成するリフレッシュモード検出回路１１と、リフレッ
シュモード検出回路１１からのリフレッシュモード指示
信号ＲＥＦに従ってリフレッシュアドレスカウンタ９の
出力するリフレッシュアドレスＱＡＤと外部からのアド
レスＥＸＡＤの一方を選択して行選択回路２に与えるマ
ルチプレクサ（ＭＵＸ）１２を含む。
【００２２】行選択活性化回路１０は、たとえばＯＲ回
路で構成され、リフレッシュアレイ活性化信号ＲＦＡＣ
Ｔまたはノーマルモードアレイ活性化信号ＲＡＣＴが活
性化されると行選択指示信号ＲＡＳを活性化する。した
がって、通常動作モード時において外部からリフレッシ
ュ指示が与えられるオートリフレッシュモード時におい
ては、この外部からのオートリフレッシュコマンドに従
ってリフレッシュアドレスカウンタ９の出力するリフレ
ッシュアドレスＱＡＤに従ってメモリアレイ１の行が選
択されて選択メモリセルの記憶データのリフレッシュが
行なわれる。
【００２３】一方、セルフリフレッシュモード時におい
ては、セルフリフレッシュ活性化回路７は、リフレッシ
ュアドレスカウンタ９の出力するリフレッシュアドレス
ＱＡＤの特定のアドレスビットが所定の論理レベルのと
きには、リフレッシュタイマ８からリフレッシュ要求Ｐ
ＨＹ発行されても、リフレッシュアレイ活性化信号ＲＦ
ＡＣＴの発行を停止し、リフレッシュタイマ８からのリ
フレッシュ要求ＰＨＹの発行周期よりも長い周期でリフ
レッシュ行の選択を行なう。
【００２４】セルフリフレッシュモード時において、リ
フレッシュタイマ８の出力するリフレッシュ要求ＰＨＹ
を等価的に間引くことにより、セルフリフレッシュモー
ド時に実行されるべきリフレッシュを停止し、応じてセ
ルフリフレッシュモード時のリフレッシュ回数を低減
し、このリフレッシュに関連する回路が動作する回数を
低減し応じてセルフリフレッシュモード時における消費
電流を低減する。
【００２５】このリフレッシュ動作を停止させる場合、
リフレッシュアドレスカウンタ９の出力するリフレッシ
ュアドレスＱＡＤの特定のアドレスビットが所定の論理
レベルのときにリフレッシュアレイ活性化信号ＲＦＡＣ
Ｔの発行が停止されるため、この特定のリフレッシュア
ドレスビットが指定するリフレッシュアドレス領域のリ
フレッシュは実行されない。従って、このセルフリフレ
ッシュモード時において、データを保持する領域が限定
されるものの、通常の使用時において、保持が要求され
るデータは例えば、データ処理後のデータなどに限られ
ており、セルフリフレッシュモード時においてリフレッ
シュ領域を限定しても特に問題は生じない。
【００２６】［実施の形態１］図２は、この発明の実施
の形態１に従うセルフリフレッシュ活性化回路７の構成
を概略的に示す図である。以下の説明において、説明を
簡単にするために、リフレッシュアドレスカウンタ９
は、１２ビットのリフレッシュアドレスＱＡＤ＜１１：
０＞を生成し、メモリアレイ１においては、４・Ｋ行が
配置されている場合について説明する。
【００２７】図２において、リフレッシュアドレスカウ
ンタ９は、リフレッシュタイマ８からのリフレッシュ要
求ＰＨＹに従ってそのカウント値を更新し、１２ビット
のリフレッシュアドレスＱＡＤ＜１１：０＞をそのカウ
ント値に従って生成する。
【００２８】リフレッシュ活性化回路７は、リフレッシ
ュタイマ８からのリフレッシュ要求ＰＨＹに従って所定
のパルス幅を有する活性制御信号ＲＦＡを発生するリフ
レッシュ活性化信号発生回路２０と、このリフレッシュ
活性化信号発生回路２０からの活性制御信号ＲＦＡと最
上位リフレッシュアドレスビットＱＡＤ＜１１＞とに従
ってリフレッシュアレイ活性化信号ＲＦＡＣＴを生成す
るゲート回路２１を含む。
【００２９】リフレッシュ活性化信号発生回路２０は、
たとえば、ワンショットのパルス発生回路で構成され、
リフレッシュ要求ＰＨＹの立上がりに応答して、所定の
時間幅を有するワンショットのパルス信号を発生して活
性制御信号ＲＦＡを活性化する。リフレッシュアドレス
カウンタ９は、このリフレッシュ要求ＰＨＹが発行され
ると、例えばリフレッシュ動作完了後、そのカウント値
を１更新する。
【００３０】ゲート回路２１は、最上位リフレッシュア
ドレスビットＱＡＤ＜１１＞がＬレベルのときに、活性
制御信号ＲＦＡに従ってリフレッシュアレイ活性化信号
ＲＦＡＣＴを生成する。最上位リフレッシュアドレスビ
ットＱＡＤ＜１１＞がＨレベルのときには、ゲート回路
２１は、リフレッシュアレイ活性化信号ＲＦＡＣＴをＬ
レベルの非活性状態に維持する。
【００３１】図３は、図２に示すリフレッシュ活性化回
路７の動作を示すタイミング図である。最上位リフレッ
シュアドレスビットＱＡＤ＜１１＞がＬレベルのときに
は、リフレッシュ要求ＰＨＹに従ってリフレッシュアレ
イ活性化信号ＲＦＡＣＴが活性化されてリフレッシュが
実行される。一方、最上位リフレッシュアドレスビット
ＱＡＤ＜１１＞がＨレベルとなると、リフレッシュ要求
ＰＨＹが発行されても、リフレッシュアレイ活性化信号
ＲＦＡＣＴは非活性状態を維持する。
【００３２】この最上位リフレッシュアドレスビットＱ
ＡＤ＜１１＞がＨレベルの期間、リフレッシュアドレス
カウンタ９は、リフレッシュタイマ８からのリフレッシ
ュ要求ＰＨＹに従ってカウント動作を行なっている。し
たがって、このリフレッシュアドレスカウンタ９が生成
するリフレッシュアドレスＱＡＤ＜１１：０＞が指定す
るアドレス領域のうち、リフレッシュアドレスビットＱ
ＡＤ＜１１＞がＬレベルである半分のアドレス領域に対
しリフレッシュが実行され、残りの半分の領域に対して
は、リフレッシュは行なわれない。
【００３３】図４は、メモリアレイ１のアドレス割当を
概略的に示す図である。メモリアレイ１が、最上位ロウ
アドレスビットＲＡ＜１１＞に従って２つの領域ＭＡお
よびＭＢに分割される。領域ＭＡは、最上位ロウアドレ
スビットＲＡ＜１１＞が“０”の領域であり、領域ＭＢ
が、最上位ロウアドレスビットＲＡ＜１１＞が“１”の
領域である。リフレッシュモード時においては、このロ
ウアドレスビットＲＡ＜１１＞が、リフレッシュアドレ
スビットＱＡＤ＜１１＞により与えられる。したがっ
て、領域ＭＡに含まれるメモリセルの記憶データのリフ
レッシュが行なわれ、一方、メモリブロックＭＢにおい
ては、セルフリフレッシュモード時においては、リフレ
ッシュは実行されない。
【００３４】通常、携帯端末機器などにおいて、メモリ
アレイ１の全アドレス領域の記憶情報をリフレッシュす
ることは要求されない。例えば、携帯電話などにおいて
インターネットからダウンロードされたデータは、不揮
発性メモリにセーブされる。処理結果を保持することが
要求されるデータ処理などは、メモリアレイの一部のア
ドレス領域を用いて行われるだけである。従って、セル
フリフレッシュモード時にメモリアレイ１の半分の領域
ＭＡにおいてのみリフレッシュを行なって、記憶データ
を保持しても、十分必要なデータの保持を行なうことが
できる。
【００３５】このセルフリフレッシュモード時におい
て、リフレッシュすべきアドレス領域を半減することに
より、リフレッシュ間隔を、実効的に、２倍に設定する
ことができ、このセルフリフレッシュモード時の消費電
力を低減することができる。
【００３６】また、２ビットの最上位リフレッシュアド
レスを用いてリフレッシュの実行を制御する場合、２ビ
ットの最上位リフレッシュアドレス（ロウアドレス）が
規定するメモリアレイ１の４分割領域の１つの領域に対
するリフレッシュが行われるだけであり、リフレッシュ
間隔を等価的に４倍に設定することができ、よりセルフ
リフレッシュモード時の消費電流を低減することができ
る。
【００３７】この、リフレッシュアドレスの複数のビッ
トをリフレッシュ実行制御に使用すれば、メモリアレイ
の所望の領域のみに対してリフレッシュを実行すること
ができ、応じてリフレッシュ間隔を長くすることがで
き、セルフリフレッシュモード時の消費電流を低減する
ことができる。単に、リフレッシュ要求を実効的に修飾
してリフレッシュ活性化信号の活性化を間引いて、リフ
レッシュ間隔を長くしているだけであり、リフレッシュ
タイマ８のリフレッシュ要求ＰＨＹの発行間隔は固定的
に定められており、リフレッシュタイマ８の構成を変更
することなく、リフレッシュ間隔を変更することができ
る。
【００３８】また、リフレッシュアドレスカウンタ９
は、リフレッシュタイマ８からのリフレッシュ要求ＰＨ
Ｙに従ってカウント動作を行っており、通常動作モード
時に行われるオートリフレッシュモードとセルフリフレ
ッシュモードとのリフレッシュアドレスの連続性を維持
することができる。
【００３９】また、セルフリフレッシュモード時におい
ても、通常の外部からのリフレッシュ指示に従ってリフ
レッシュを実行するオートリフレッシュモード時と同じ
リフレッシュサイクルを実現することができ、以下に説
明するように、確実にメモリセルのデータを保持するこ
とができる。
【００４０】たとえば、外部でオートリフレッシュコマ
ンドが与えられ、図４に示す領域ＭＡの着目行と同じア
ドレスＲＡ＜１０：０＞の行のリフレッシュが領域ＭＢ
において行なわれたときにセルフリフレッシュモードへ
入る場合を考える。この場合、着目行のリフレッシュ
は、領域ＭＡおよびＭＢの残りの行を順次アドレス指定
した後に実行される。したがって、この場合、着目行の
リフレッシュの前に４Ｋ回リフレッシュ要求ＰＨＹが発
行されており、外部のオートリフレッシュ指示に従って
リフレッシュが行なわれる際のリフレッシュ間隔と同じ
である。したがって、以下に説明するように、単に、最
上位リフレッシュアドレスビットを固定して、リフレッ
シュ間隔を２倍にする構成と比べて、確実にデータを保
持することができる。
【００４１】いま、セルフリフレッシュモード時に、最
上位リフレッシュアドレスビットＱＡＤ＜１１＞を、Ｌ
レベル（“０”）に設定して、領域ＭＡを固定的に指定
し、リフレッシュタイマの周期を通常のオートリフレッ
シュモードで行なわれるリフレッシュ間隔よりも２倍長
い間隔に設定した場合を考える。領域ＭＡの着目行が、
上述の条件と同一条件でリフレッシュされる場合、着目
行のオートリフレッシュ後、時間２Ｋ・１６μｓ経過後
にセルフリフレッシュモードに入る。このセルフリフレ
ッシュモード時においては、次のリフレッシュ行が指定
されている。従って、着目行がこのセルフリフレッシュ
モード時においてリフレッシュされるためには、領域Ｍ
Ａの残りの２Ｋ行のリフレッシュが実行されてからであ
る。すなわち、時間２Ｋ・１６・２経過後にリフレッシ
ュされる。すなわち、この状態においては、２Ｋ・１６
μｓ＋１６・２・２Ｋμｓ経過後に、着目行がリフレッ
シュされる。したがって、着目行のリフレッシュサイク
ル時間が、３２＋６４ｍｓとなり、通常のリフレッシュ
サイクルの６４ｍｓよりも約１．５倍長くなり、データ
保持特性を保証することができない。
【００４２】しかしながら、本実施の形態１のように、
リフレッシュ発行間隔を、通常動作モード時のリフレッ
シュ周期と同じとすることにより、リフレッシュモード
時のリフレッシュ間隔を２倍に長くしても、データ保持
領域の各リフレッシュ行のリフレッシュ間隔を通常動作
モード時と同じとすることができ、データ保持を確実に
行なうことができる。
【００４３】以上のように、この発明の実施の形態１に
従えば、セルフリフレッシュモード時に、リフレッシュ
される領域を特定のアドレス領域に設定しており、セル
フリフレッシュモード時のリフレッシュ間隔を長くする
ことができ、応じてセルフリフレッシュモード時の消費
電流を低減することができる。
【００４４】また、リフレッシュアドレスの特定のビッ
トを用いてリフレッシュの実行を制御しているだけであ
り、簡易な回路構成で容易にリフレッシュ領域の設定お
よびリフレッシュ間隔の設定を行うことができる。
【００４５】［実施の形態２］図５は、この発明の実施
の形態２に従うリフレッシュアドレスカウンタの構成を
概略的に示す図である。図５において、このリフレッシ
ュアドレスカウンタ１９は、リフレッシュ要求ＰＨＹを
カウントし、そのカウント値を１２ビットのカウントＣ
Ｎ＜１１：０＞で表現する。最下位カウントビットＣＮ
＜０＞を、リフレッシュアドレスビットＱＡＤ＜１０＞
として利用し、２番目の最下位ビットＣＮ＜１＞を、最
上位リフレッシュアドレスビットＱＡＤ＜１１＞として
利用する。残りのカウントビットＣＮ＜１１：２＞を、
リフレッシュアドレスビットＱＡＤ＜９：０＞として利
用する。したがって、このリフレッシュアドレスカウン
タ１９の構成においては、リフレッシュ要求ＰＨＹが発
行されるごとに、リフレッシュアドレスビットＱＡＤ＜
１０＞の値が変化し、リフレッシュ要求ＰＨＹが２回発
行されるごとに、最上位リフレッシュアドレスビットＱ
ＡＤ＜１１＞の値が変化する。
【００４６】図６は、この発明の実施の形態２に従うリ
フレッシュ活性化回路７の構成を概略的に示す図であ
る。図６において、リフレッシュ活性化回路７は、リフ
レッシュアドレスカウンタ１９の２番目の最下位カウン
トビットに対応する最上位リフレッシュアドレスビット
ＱＡＤ＜１１＞とハーフモード指示信号ＨＡＬＦを受け
るＡＮＤゲート２５と、リフレッシュアドレスカウンタ
１９の最下位２ビットカウント値をリフレッシュアドレ
スＱＡＤ＜１１：１０＞として受けかつクォータモード
指示信号ＱＵＡＲＴＥＲをさらに受ける複合ゲート２６
を含む。
【００４７】複合ゲート２６は、等価的に、リフレッシ
ュアドレスビットＱＡＤ＜１１＞およびＱＡＤ＜１０＞
を受けるＯＲゲートと、このＯＲゲートの出力信号とク
ォータモード指示信号ＱＵＡＲＴＥＲとを受けるＡＮＤ
ゲートを含む。
【００４８】リフレッシュ活性化回路７は、さらに、Ａ
ＮＤゲート２５の出力信号と複合ゲート２６の出力信号
とを受けるＯＲゲート２７と、ＯＲゲート２７の出力信
号とリフレッシュ活性化信号発生回路２０の出力信号Ｒ
ＦＡとを受け、リフレッシュアレイ活性化信号ＲＦＡＣ
Ｔを生成するゲート回路２１を含む。
【００４９】リフレッシュ活性化信号発生回路２０は、
リフレッシュ要求ＰＨＹに従って所定の時間幅を有する
パルス信号を活性制御信号ＲＦＡとして生成する。ゲー
ト回路２１は、ＯＲゲート２７の出力信号がＬレベルの
ときに、活性制御信号ＲＦＡに従ってリフレッシュアレ
イ活性化信号ＲＦＡＣＴを生成する。
【００５０】ハーフモード指示信号ＨＡＬＦおよびクォ
ータモード指示信号ＱＵＡＲＴＥＲは、たとえばコマン
ドを用いてモードレジスタに設定されてもよくまた、マ
スク配線またはボンディングパッドにより、それらの電
圧レベルが固定的に設定されてもよい。ハーフモード指
示信号ＨＡＬＦがＨレベルのときには、アドレス領域全
体の１／２の領域のリフレッシュが行なわれ、クォータ
モード時においては、全アドレス領域の１／４の領域が
リフレッシュされる。
【００５１】図７は、ハーフモード時のリフレッシュ活
性化回路の動作を示すタイミング図である。以下、図７
を参照して、ハーフモード時のリフレッシュ活性化回路
７の動作について説明する。
【００５２】ハーフモード時においては、ハーフモード
指示信号ＨＡＬＦがＨレベルであり、クォータモード指
示信号ＱＵＡＲＴＥＲはＬレベルである。この状態にお
いては、図６に示す複合ゲート２６の出力信号はＬレベ
ルである。ＡＮＤゲート２５は、リフレッシュアドレス
ビットＱＡＤ＜１１＞（カウントビットＣＮ＜１＞）に
従って、その出力信号を変化させる。したがって、リフ
レッシュ要求ＰＨＹが発行されるごとに、リフレッシュ
アドレスカウンタ１９のカウント値ＣＮ＜１１：０＞が
１更新される。
【００５３】最上位リフレッシュアドレスビットＱＡＤ
＜１１＞は、２番目の最下位カウントビットＣＮ＜１＞
であり、リフレッシュ要求ＰＨＹが２回発行されるごと
にそのビット値が変化する。リフレッシュアドレスビッ
トＱＡＤ＜１１＞がＬレベルのときに、ＯＲゲート２７
の出力信号がＬレベルとなる。したがって、ゲート回路
２１は、このＯＲゲート２７の出力信号がＬレベルのと
き、すなわち、リフレッシュアドレスビットＱＡＤ＜１
１＞がＬレベルのときに、リフレッシュ活性化信号発生
回路２０からの活性制御信号ＲＦＡに従ってリフレッシ
ュアレイ活性化信号ＲＦＡＣＴを生成する。
【００５４】したがって、このハーフモード時において
は、２回のリフレッシュ要求発行ごとにリフレッシュが
実行され、また、セルフリフレッシュモード時において
リフレッシュ実行サイクルを、均一に分散させることが
でき、単位時間当りの消費電流を均一に分散させること
ができる。また、等価的にリフレッシュ間隔を２倍にす
ることができる。
【００５５】このハーフモード時においては、図４に示
す領域ＭＡおよびＭＢがリフレッシュ要求ＰＨＹが発行
されるごとに交互にアドレス指定されるため、領域ＭＡ
のメモリセルは、４Ｋリフレッシュ実行サイクルごとに
リフレッシュされる。従って、実施の形態１と同様、メ
モリセルのデータを通常動作モード時のリフレッシュサ
イクルでリフレッシュして確実に保持することができ
る。
【００５６】図８は、クォータモード時の図６に示すリ
フレッシュ活性化回路の動作を示すタイミング図であ
る。以下、図８を参照して、図６に示すリフレッシュ活
性化回路のクォータモード時の動作について、説明す
る。
【００５７】このクォータモード時においては、クォー
タモード指示信号ＱＵＡＲＴＥＲがＨレベルに設定さ
れ、ハーフモード指示信号ＨＡＬＦはＬレベルに設定さ
れる。この状態においては、ＡＮＤゲート２５の出力信
号はＬレベルに固定され、複合ゲート２６が、アドレス
ビットＱＡＤ＜１１：１０＞、すなわちカウントビット
ＣＮ＜１：０＞がともにＬレベルのときに、Ｌレベルの
信号を出力する。したがって、ゲート回路２１は、リフ
レッシュアドレスビットＱＡＤ＜１１：１０＞がともに
“０”のときに、リフレッシュ要求ＰＨＹに従ってリフ
レッシュアレイ活性化信号ＲＦＡＣＴを発生する。
【００５８】したがって、このクォータモード時におい
ては、リフレッシュ間隔を、通常動作モード時の４倍に
設定することができる。この場合、図９に示すように、
メモリアレイのアドレスビットＲＡ＜１１＞およびＲＡ
＜１０＞がともに“０”の領域ＭＢＫ０に対するリフレ
ッシュが実行される。この場合においても、リフレッシ
ュ間隔が通常動作モード時の４倍に等価的に設定される
もものの、各リフレッシュ対象となるメモリセルのリフ
レッシュ要求は、通常動作モード時と同じである。従っ
て、メモリセルのリフレッシュサイクルは通常動作モー
ド時のオートリフレッシュ時のそれと同じであり、確実
に、このクォータモード時においてもメモリセルの記憶
データを保持することができるる。
【００５９】ここで、図９において、メモリアレイ１
は、４つの領域ＭＢＫ０−ＭＢＫ３に分割され、それぞ
れのロウアドレスＲＡ＜１１：０＞が、それぞれ（０，
０）、（０，１）、（１，０）および（１，１）であ
る。従って、複合ゲート２６に与えられるリフレッシュ
アドレスビットＱＡＤ＜１１：１０＞の論理を変更する
ことにより、４分割領域ＭＢＫ０−ＭＢＫ３の任意の領
域をデータ保持領域として使用することができる。
【００６０】なお、上述の説明において、リフレッシュ
アドレスカウンタ１９が、リフレッシュ要求ＰＨＹが発
行されるごとに、そのカウント値を１ずつ増分してい
る。しかしながら、このリフレッシュアドレスカウンタ
１９は、リフレッシュ要求ＰＨＹが発行されるごとに、
そのカウント値を１ずつ減分してもよい。この場合に
は、リフレッシュアドレスビットＱＡＤ＜１１＞は、リ
フレッシュアドレスビットＱＡＤ＜１０＞が“１”に変
化するときに、その論理レベルが変化する。
【００６１】［変更例］図１０は、この発明の実施の形
態２の変更例のリフレッシュアドレス発生部の構成を概
略的に示す図である。図１０において、リフレッシュア
ドレス発生部は、リフレッシュ要求ＰＨＹに従ってその
カウント値を１更新するリフレッシュアドレスカウンタ
９と、リフレッシュアドレスカウンタ９の最下位カウン
トビットＣＮ＜０＞を最上位リフレッシュアドレスビッ
トＱＡＤ＜１１＞としかつ残りのカウントビットＣＮ＜
１１：１＞を残りのリフレッシュアドレスビットＱＡＤ
＜１０：０＞として出力するスクランブル回路３１と、
リフレッシュアドレスカウンタ９の２ビット最下位アド
レスビットＣＮ＜１：０＞を最上位リフレッシュアドレ
スビットＱＡＤ＜１１：１０＞としてかつ残りのカウン
トビットＣＮ＜１１：２＞を、残りのリフレッシュアド
レスビットＱＡＤ＜９：０＞として出力するスクランブ
ル回路３０を含む。
【００６２】スクランブル回路３０は、ハーフモード指
示信号ＨＡＬＦの活性化時活性化され、このリフレッシ
ュアドレスカウンタ９のカウントビットをスクランブル
して、最下位カウントビットＣＮ＜０＞を最上位リフレ
ッシュアドレスビットＱＡＤ＜１１＞とし、かつ残りの
カウントＣＮ＜１１：１＞をリフレッシュアドレスＱＡ
Ｄ＜１０：０＞として出力する。
【００６３】スクランブル回路３１は、クォータモード
指示信号ＱＵＡＲＴＥＲの活性化時リフレッシュアドレ
スカウンタ９の最下位２ビットのカウントＣＮ＜１：０
＞を最上位２ビットリフレッシュアドレスＱＡＤ＜１
１：１０＞とし、かつ残りの上位カウントビットＣＮ＜
１１：２＞をリフレッシュアドレスＱＡＤ＜９：０＞と
して出力する。
【００６４】これらのスクランブル回路３０および３１
は、たとえばトライステートバッファ回路で構成され、
リフレッシュアドレスカウンタ９のカウントビットを配
線により接続経路を切換え、出力段のトライステートバ
ッファをハーフモード指示信号ＨＡＬＦまたはクォータ
モード指示信号ＱＵＡＲＴＥＲに従って活性化する。ス
クランブル回路３０および３１のリフレッシュアドレス
ビットＱＡＤ＜１１：０＞が図６に示すリフレッシュア
ドレスカウンタ１９の出力カウントＣＮ＜１１：０＞と
して用いられる。図１１は、この図１０に示すリフレッ
シュアドレス発生部のハーフモード時の動作を示すタイ
ミング図である。以下、図１１を参照してハーフモード
時のリフレッシュ活性化回路の動作について説明する。
【００６５】リフレッシュアドレスカウンタ９は、リフ
レッシュ要求ＰＨＹに従ってこのカウント値を１更新す
る。このハーフモード時においては、最下位カウントビ
ットＣＮ＜０＞が最上位リフレッシュアドレスビットＱ
ＡＤ＜１１＞として用いられており、リフレッシュ要求
発行ごとに、最上位リフレッシュアドレスビットＱＤ＜
１１＞の論理レベルが変化する。
【００６６】図６に示すＡＮＤゲート２５においては、
最上位リフレッシュアドレスビットＱＡＤ＜１１＞がＬ
レベルのときに、その出力信号がＬレベルとなる。した
がって、リフレッシュアレイ活性化信号ＲＦＡＣＴは、
この最上位リフレッシュアドレスビットＱＡＤ＜１１＞
が“０”のときにリフレッシュ要求ＰＨＹに従って発行
されるため、１つおきのリフレッシュ要求ＰＨＹに従っ
てリフレッシュアレイ活性化信号ＲＦＡＣＴが発行され
る。
【００６７】したがって、この図１１に示すようにリフ
レッシュアドレスカウンタ９の最下位ビットを最上位リ
フレッシュアドレスビットＱＡＤ＜１１＞として利用す
ることにより、セルフリフレッシュモード時のリフレッ
シュ間隔を均一とすることができ、よりセルフリフレッ
シュモード時の消費電流を均一にすることができる。
【００６８】クォータモード時におけるリフレッシュア
レイ活性化信号ＲＦＡＣＴの活性化シーケンスは、図８
に示すタイミング図と同じである。
【００６９】なお、図６に示す構成においては、リフレ
ッシュ活性化信号発生回路２０からの活性制御信号ＲＦ
Ａと所定のリフレッシュアドレスビット（カウントビッ
ト）とに従ってリフレッシュアレイ活性化信号ＲＦＡＣ
Ｔを生成している。しかしながら、このリフレッシュ活
性化信号発生回路２０の入力部に、このリフレッシュア
ドレスカウンタ１９または９のカウントビットに従って
リフレッシュ要求ＰＨＹの発行を間引く構成が設けられ
てもよい。
【００７０】以上のように、この発明の実施の形態２に
従えば、リフレッシュモード時においてはリフレッシュ
アドレスビットの所定のビットに従ってリフレッシュ要
求を選択的に無効化しており、メモリセルのリフレッシ
ュ間隔を通常動作モード時のそれと同じとして、リフレ
ッシュ実行間隔を長くすることができ、またセルフリフ
レッシュモード時において、リフレッシュ実行サイクル
を時間的に分散させることができ、消費電流を分散させ
ることができる。これにより、セルフリフレッシュモー
ドがリフレッシュサイクルの１／２の時間しか設定され
ない場合においても、セルフリフレッシュモード時の消
費電流を低減することができる。
【００７１】［実施の形態３］図１２は、この発明の実
施の形態３に従うメモリアレイの構成を概略的に示す図
である。図１２において、メモリアレイ１は、４つのバ
ンクＢＫ０−ＢＫ３に分割される。バンクＢＫ０−ＢＫ
３は、２ビットのバンクアドレス（ＢＡ１，ＢＡ０）に
より特定される。バンクＢＫ０−ＢＫ３には、それぞ
れ、バンクアドレス（０，０）、（１，１）、（１，
０）、および（０，１）が割当てられる。本実施の形態
３においては、セルフリフレッシュモード時において
は、２つのバンクに対し同時にリフレッシュを実行す
る。
【００７２】図１３は、この発明の実施の形態３に従う
リフレッシュ活性化回路およびリフレッシュアドレス発
生部の構成を示す図である。この図１３に示すリフレッ
シュアドレス発生部においては、リフレッシュアドレス
カウンタ１９からの最下位カウントビットＣＮ＜０＞が
リフレッシュバンクアドレスＱＢＡ＜１＞およびリフレ
ッシュアドレスビットＱＡＤ＜１０＞として用いられ
る。最上位リフレッシュアドレスビットＱＡＤ＜１１＞
として、２番目の最下位カウントビットＣＮ＜１＞が用
いられる。図１３に示すリフレッシュアドレスの発生部
およびリフレッシュ活性化回路７の構成は、図６に示す
構成と同じであり、対応する部分には同一参照番号を付
し、その詳細説明は省略する。
【００７３】図１４は、この発明の実施の形態３におけ
る内部アドレス発生部の構成を概略的に示す図である。
図１４において、内部アドレス発生部は、リフレッシュ
指示信号ＲＥＦに従ってリフレッシュアドレス信号ＱＡ
Ｄ＜１１：０＞および外部アドレス信号ＥＸＡＤ＜１
１：０＞の一方を選択して内部ロウアドレス信号ＲＡ＜
１１：０＞を生成するマルチプレクサ１２と、リフレッ
シュモード指示信号ＲＥＦに従って、リフレッシュバン
クアドレスビットＱＢＡ＜１＞と外部からのバンクアド
レス信号ＥＸＢＡ＜１：０＞の一方を選択するマルチプ
レクサ４０と、マルチプレクサ４０からの最下位バンク
アドレスビットＢＡをバッファ処理して、相補内部バン
クアドレスビットＢＡ＜０＞およびＺＢＡ＜０＞を生成
するバッファ回路４１と、４Ｋリフレッシュ指示信号Ｒ
Ｆ４Ｋとリフレッシュモード指示信号ＲＥＦとを受ける
ＡＮＤゲート４２と、ＡＮＤゲート４２の出力信号の非
活性化時、マルチプレクサ４０を介して与えられるバン
クアドレス信号ビットをバッファ処理して相補バンクア
ドレス信号ビットＢＡ＜１＞およびＺＢＡ＜１＞を生成
するバッファ回路４３を含む。
【００７４】バッファ回路４１は、リフレッシュモード
指示信号ＲＥＦが活性状態のときには、下位バンクアド
レスビットＢＡ＜０＞を縮退して、バンクアドレスビッ
トＢＡ＜０＞およびＺＢＡ＜０＞をともに選択状態に設
定する。バッファ回路４３は、ＡＮＤ回路４２の出力信
号がＨレベルのときにバンクアドレスビットＢＡ＜１＞
を縮退して、バンクアドレスビットＢＡ＜１＞およびＺ
ＢＡ＜１＞をともに選択状態に設定する。４Ｋリフレッ
シュサイクルが指定されるときには、４Ｋリフレッシュ
指示信号ＲＦ４ＫがＨレベルに設定され、バッファ回路
４３は、そのバンクアドレスビットＢＡ＜１＞およびＺ
ＢＡ＜１＞を縮退する。このとき、バンクアドレスビッ
トＢＡ＜０＞およびＺＢＡ＜０＞もリフレッシュモード
指示信号ＲＥＦに従って縮退される。
【００７５】したがって、４Ｋリフレッシュモード時に
おいては、バンクＢＫ０−ＢＫ３に対し同時に、リフレ
ッシュが実行される。一方、この４Ｋリフレッシュサイ
クルと異なるリフレッシュサイクルが設定されている場
合において、リフレッシュモード時においては、２つの
バンクがバンクアドレスビットＢＡ＜１＞に従って同時
に選択されてリフレッシュが実行される。通常、この２
つのバンクを同時にリフレッシュするリフレッシュモー
ドは、８Ｋリフレッシュサイクルであり、通常モード時
においては、４Ｋリフレッシュサイクルよりも、そのリ
フレッシュ周期は短くされる。これは、８Ｋリフレッシ
ュモード時においては、全行（メモリセル）を１回リフ
レッシュするのに８Ｋ回リフレッシュを行なう必要があ
り、一方、４Ｋリフレッシュサイクルにおいては、すべ
てのメモリセルのリフレッシュを４Ｋ回実行することが
要求され、メモリセルのリフレッシュ間隔は同じとする
必要があるためである。
【００７６】図１５は、この発明の実施の形態３におけ
るバンクリフレッシュのハーフモード時の動作を示すタ
イミング図である。以下、図１５を参照して図１３およ
び図１４に示す回路の動作について説明する。ハーフモ
ード時においては、リフレッシュアドレスビットＱＡＤ
＜１１＞に従ってリフレッシュアレイ活性化信号が選択
的に活性化される。リフレッシュ要求ＰＨＹが発行され
たときに、リフレッシュアドレスビットＱＡＤ＜１１＞
が“０”であれば、リフレッシュアレイ活性化信号ＲＦ
ＡＣＴが活性化される。このとき、バンクアドレスビッ
トＱＢＡ＜１＞は、リフレッシュアドレスカウンタ１９
の最下位カウントビットＣＮ＜０＞であり、リフレッシ
ュ周期ＰＨＹの発行ごとに、その論理レベルが変化す
る。したがって、カウントビットＣＮ＜０＞が“０”の
ときには、バンクＢＫ０およびＢＫ３に対するアレイ活
性化信号ＲＡＳ０およびＲＡＳ３（ＲＡＳ０，３）が活
性化され、バンクＢＫ０およびＢＫ３においてリフレッ
シュが実行される。
【００７７】リフレッシュアレイ活性化信号ＲＦＡＣＴ
の活性化時、リフレッシュバンクアドレスビットＱＢＡ
＜１＞が、“１”のときには、バンクＢＫ１およびＢＫ
２に対するアレイ活性化信号ＲＡＳ１およびＲＡＳ２
（ＲＡＳ１，２）が活性化される。したがって、バンク
ＢＫ０およびＢＫ３とバンクＢＫ１およびＢＫ２を交互
にリフレッシュすることができる。
【００７８】バンクＢＫ０−ＢＫ３は、通常動作モード
時においては、このリフレッシュ要求ＰＨＹが発行され
る周期の２倍の周期でリフレッシュされる。セルフリフ
レッシュモード時においては、バンクＢＫ０−ＢＫ３
は、リフレッシュ要求が、４回発行されると、全バンク
が１回リフレッシュされる。したがって、通常動作モー
ド時のリフレッシュ周期よりも、このセルフリフレッシ
ュモード時においては、リフレッシュ周期が２倍に設定
されており、またリフレッシュされる領域はバンクＢＫ
０−ＢＫ３それぞれにおいて、ロウアドレスビットＲＡ
＜１１＞が“０”の領域に限定される。
【００７９】したがって、バンクＢＫ０−ＢＫ３を交互
にリフレッシュして、リフレッシュ動作を、セルフリフ
レッシュモード時時間的に分散させることができ、ま
た、バンクＢＫ０−ＢＫ３におけるリフレッシュ回数を
セルフリフレッシュモード時に低減することができ、各
バンクにおける消費電流を低減することができる。
【００８０】また、４Ｋリフレッシュモード時において
は、リフレッシュアレイ活性化信号ＲＦＡＣＴが活性化
されるごとに、４バンクＢＫ０−ＢＫ３において同時に
リフレッシュが実行され、８Ｋリフレッシュモード時の
リフレッシュ周期の２倍の周期で、リフレッシュが実行
される。
【００８１】クォータモード時においては、１つのバン
クについて、それぞれ、最下位リフレッシュアドレスビ
ットＱＡＤ＜１０＞が、リフレッシュバンクアドレスビ
ットＱＢＡ＜１＞と同じであり、８Ｋリフレッシュサイ
クルにおいてはバンクアドレスビットＱＢＡ＜１＞が
“０”の２バンクＢＫ０およびＢＫ３において、同じ４
分割領域の１つのロウアドレス領域が順次リフレッシュ
される。４Ｋリフレッシュサイクルにおいては、バンク
リフレッシュアドレスビットＢＡ＜１＞も縮退されるた
め、各バンクにおいて、全アドレス領域の１つの４分割
領域に対してリフレッシュが、４回リフレッシュ要求が
発行される毎に実行される。
【００８２】［変更例］図１６は、この発明の実施の形
態３の変更例の構成を概略的に示す図である。図１６に
おいては、リフレッシュアドレスカウンタ９の出力カウ
ントビットをモード指示信号ＨＡＬＦに従ってスクラン
ブルするスクランブル回路５０と、リフレッシュアドレ
スカウンタ９の出力カウントビットＣＮ＜１１：０＞を
クォータモード指示信号ＱＵＡＲＴＥＲに従ってスクラ
ンブルするスクランブル回路５１が設けられる。
【００８３】スクランブル回路５０は、ハーフモード指
示信号ＨＡＬＦの活性化時、リフレッシュアドレスカウ
ンタ９の最下位カウントビットＣＮ＜０＞を最上位リフ
レッシュアドレスビットＱＡＤ＜１１＞として出力しか
つ残りのカウントビットＣＮ＜１１：１＞を、残りのリ
フレッシュアドレスビットＱＡＤ＜１０：０＞として出
力する。このスクランブル回路５０は、さらに、ハーフ
モード指示信号ＨＡＬＦの活性化時、リフレッシュアド
レスカウンタ９のカウントビットＣＮ＜１＞を、リフレ
ッシュバンクアドレスビットＱＢＡ＜１＞として出力す
る。
【００８４】スクランブル回路５１は、クォータモード
指示信号ＱＵＡＲＴＥＲの活性化時、リフレッシュアド
レスカウンタ９の最下位２ビットＣＮ＜１：０＞を、最
上位リフレッシュアドレスビットＱＡＤ＜１１：１０＞
として出力し、かつ残りのカウントビットＣＮ＜１１：
２＞を、リフレッシュアドレスビット＜９：０＞として
出力する。このスクランブル回路５１は、さらに、クォ
ータモード指示信号ＱＵＡＲＴＥＲの活性化時、リフレ
ッシュアドレスカウンタ９のカウントビットＣＮ＜２＞
を、リフレッシュバンクアドレスビットＱＢＡ＜１＞と
して選択する。このスクランブル回路５０および５１の
出力カウント値は、図１３に示すリフレッシュ活性化回
路へ与えられる。次に、この図１６に示すリフレッシュ
アドレス発生部の動作を、図１７および図１８を参照し
て説明する。
【００８５】まず、図１７を参照して、ハーフモード指
示信号ＨＡＬＦがＨレベルに設定されたときの８Ｋリフ
レッシュサイクル時の動作について説明する。ハーフモ
ード指示信号ＨＡＬＦの活性化時、最上位リフレッシュ
アドレスビットＱＡＤ＜１１＞は、リフレッシュ要求Ｐ
ＨＹが発行されるとその論理レベルを変化させる。一
方、このときには、リフレッシュバンクアドレスビット
ＱＢＡ＜１＞は、カウンタ９のカウントビットＣＮ＜１
＞で与えられるため、このリフレッシュアドレスビット
ＱＡＤ＜１１＞が“０”に変化するごとに、その論理レ
ベルが変化する。したがって、リフレッシュアレイ活性
化信号ＲＦＡＣＴが１つおきのリフレッシュ要求ＰＨＹ
に従って発行され、また２バンクを単位として、このリ
フレッシュ活性化信号ＲＦＡＣＴが発生されるごとに交
互に２バンクが指定される。したがって、図１７におい
て最初にバンクＢＫ０およびＢＫ３に対するアレイ活性
化信号ＲＡＳ０およびＲＡＳ３がリフレッシュアレイ活
性化信号ＲＦＡＣＴに従って活性化されると、次のリフ
レッシュアレイ活性化信号ＲＦＡＣＴに従ってバンクＢ
Ｋ１およびＢＫ２のアレイ活性化信号ＲＡＳ１およびＲ
ＡＳ２が活性化される。したがって、ハーフモード時に
おいては、１つおきのリフレッシュ要求ＰＨＹに従って
２バンクが交互にリフレッシュされ、リフレッシュ時の
消費電流の分布をこのセルフリフレッシュモード時に均
一化することができかつ低減することができる。
【００８６】図１８は、図１６に示すリフレッシュアド
レス発生部のクォータモード時の８Ｋリフレッシュサイ
クル時の動作を示すタイミング図である。クォータモー
ド指示信号ＱＵＡＲＴＥＲの活性化時、スクランブル回
路５１が、リフレッシュアドレスカウンタ９の最下位２
ビットＣＮ＜１：０＞を、上位リフレッシュアドレスビ
ットＱＡＤ＜１１：１０＞として選択し、また下位カウ
ントビットＣＮ＜２＞をリフレッシュバンクアドレスビ
ットＱＢＡ＜１＞として選択する。したがって、このバ
ンクアドレスビットＱＢＡ＜１＞は、リフレッシュバン
クアドレス信号ＱＡＤ＜１１＞が“０”に変化するごと
にその論理レベルが変化する。ここで、リフレッシュア
ドレスカウンタ９は、リフレッシュ要求ＰＨＹに従って
１ずつ増分するカウント動作を行なう状態を示す。
【００８７】したがって、リフレッシュ要求ＰＨＹに従
ってリフレッシュアドレスビットＱＡＤ＜１０＞の論理
レベルが変化する。リフレッシュアドレスビットＱＡＤ
＜１１＞およびＱＡＤ＜１０＞がともにＬレベルのとき
に、リフレッシュアレイ活性化信号ＲＦＡＣＴが活性化
される。したがって、この状態において、バンクアドレ
スビットＱＢＡ＜１＞が、４つのリフレッシュ要求ＰＨ
Ｙごとにその論理レベルが変化するため、まず、リフレ
ッシュアレイ活性化信号ＲＦＡＣＴが活性化されると、
バンクＢＫ０およびＢＫ３に対するリフレッシュが実行
され、次いで、次のリフレッシュアレイ活性化信号ＲＦ
ＡＣＴに従ってバンクＢＫ１およびＢＫ２に対するアレ
イ活性化信号ＲＡＳ１およびＲＡＳ２が活性化される。
したがって、４つのリフレッシュ要求発行ごとに、交互
に、バンクＢＫ０およびＢＫ３とバンクＢＫ１およびＢ
Ｋ２がリフレッシュされる。
【００８８】上述の構成により、セルフリフレッシュモ
ード時において所定数のリフレッシュ要求発行回数ごと
にリフレッシュを行なうことができ、セルフリフレッシ
ュモード時の消費電流分布をより均一化することができ
る。
【００８９】なお、４Ｋリフレッシュサイクル時におい
ては、バンクアドレスビットＱＢＡ＜１＞が縮退される
ため、４バンクにおいて同時にリフレッシュが実行され
る。この場合においてもセルフリフレッシュモード時に
おけるリフレッシュ間隔が通常動作モード時に較べて長
くされているため、セルフリフレッシュモード時の消費
電流を低減することができる。また、リフレッシュ実行
サイクルのセルフリフレッシュモード時において時間的
に分散させることができる。
【００９０】以上のように、この発明の実施の形態３に
従えば、リフレッシュアドレスカウンタの特定のアドレ
スビットを、バンクアドレスビットとして用いており、
バンクを交互に活性化してリフレッシュを行なうことが
でき、各バンクのリフレッシュ時の消費電流をセルフリ
フレッシュモード時均一化することができる。
【００９１】なお、バンクの数は４に限定されず、他の
バンク数であってもよい。リフレッシュ用バンクアドレ
スビットとして、リフレッシュアレイ活性化信号を間引
くために用いられるリフレッシュアドレスビットよりも
１ビット上位のカウントビットをリフレッシュバンクア
ドレスビットとして利用することにより、セルフリフレ
ッシュモード時において、バンクを交互にリフレッシュ
し、かつリフレッシュ間隔を長くすることができ、ま
た、リフレッシュ実行サイクルの間隔を均一にすること
ができる。
【００９２】上述の構成においては、バンクＢＫ０−Ｂ
Ｋ３に共通に、リフレッシュアレイ活性化信号ＲＦＡＣ
Ｔを発行し、各バンクにおいてバンクアドレスビットに
従ってアレイ活性化信号ＲＡＳを生成している。しかし
ながら、このバンクそれぞれにおいて、リフレッシュ活
性化回路が配置され、それぞれにおいて、リフレッシュ
アドレスビットの上位ビットとリフレッシュ要求とに従
って、内部でアレイ活性化信号を生成してもよい。
【００９３】［実施の形態４］図１９は、この発明の実
施の形態４に従うリフレッシュ活性化回路の構成を概略
的に示す図である。この図１９に示すリフレッシュ活性
化回路７においては、ＯＲゲート２７の出力信号と８Ｋ
リフレッシュサイクル指示信号ＲＥＦ８Ｋを受けこの出
力信号をゲート回路２１の負入力へ与えるＡＮＤゲート
５５が設けられる。この図１９に示すリフレッシュ活性
化回路の他の構成は図１３に示すリフレッシュ活性化回
路の構成と同じであり、対応する部分には同一参照番号
を付しその詳細説明は省略する。
【００９４】８Ｋリフレッシュサイクル時においては、
そのリフレッシュ周期は、４Ｋリフレッシュサイクルの
リフレッシュ周期よりも通常動作モード時には短くされ
る。たとえば、４Ｋリフレッシュサイクルにおいて、リ
フレッシュ間隔が１６μｓの場合には、８Ｋリフレッシ
ュサイクルにおいて、リフレッシュ間隔は、８μｓであ
る。したがって、メモリセルは、セルフリフレッシュモ
ード時においても、１６μｓごとにリフレッシュするこ
とが要求される場合には、このＡＮＤ回路５５を用い、
８Ｋリフレッシュサイクルが設定されたときのみリフレ
ッシュアレイ活性化信号ＲＦＡＣＴの発行周期を長くす
る。
【００９５】４Ｋリフレッシュサイクルが指定されたと
きには、８Ｋリフレッシュサイクル指示信号ＲＥＦ８Ｋ
は、Ｌレベルであり、ゲート回路２１は、常時リフレッ
シュ活性化信号発生回路２０からの活性制御信号ＲＦＡ
に従ってリフレッシュアレイ活性化信号ＲＦＡＣＴを発
生する。リフレッシュ要求ＰＨＹが発行される周期は、
通常動作モード時のリフレッシュ間隔と同じである。し
たがって、セルフリフレッシュモード時において、通常
動作モード時のリフレッシュサイクルよりも長い間隔で
リフレッシュが行なわれるのは、８Ｋリフレッシュサイ
クルのみとなる。
【００９６】［変更例］図２０は、この発明の実施の形
態４の変更例の要部の構成を概略的に示す図である。こ
の図２０においては、リフレッシュタイマ６０は、４Ｋ
リフレッシュサイクルおよび８Ｋリフレッシュサイクル
両者において同一のリフレッシュ周期でリフレッシュ要
求を発行する。したがって、このリフレッシュタイマ６
０は、セルフリフレッシュモード時、８Ｋリフレッシュ
サイクルが指定されているときには、通常動作モード時
に実行されるリフレッシュ間隔よりも２倍のリフレッシ
ュ間隔でリフレッシュ要求ＰＨＹを発行する。４Ｋリフ
レッシュサイクル時においても、リフレッシュタイマ６
０が発行するリフレッシュ要求ＰＨＹは、通常動作モー
ド時のリフレッシュ間隔と同一間隔である。したがっ
て、この場合においては、セルフリフレッシュモード
時、通常動作モード時よりも、セルフリフレッシュ間隔
を長くすることができる。
【００９７】なお、クォータモード時においては、リフ
レッシュ間隔が、通常動作モード時のリフレッシュ間隔
の４倍に設定される。したがって、この場合には、クォ
ータモード指示信号ＱＵＡＲＴＥＲに従ってリフレッシ
ュタイマ６０のリフレッシュ要求ＰＨＹの発行周期を１
／２の周期に制限してもよい。ハーフモード時およびク
ォータモード時いずれにおいても、同一の間隔でリフレ
ッシュを行なうことができる。
【００９８】以上のように、この発明の実施の形態４に
従えば、指定されるリフレッシュサイクルモードに応じ
て、選択的に、リフレッシュ間隔を設定しており、メモ
リセルの記憶データの保持特性に応じて最適に、リフレ
ッシュ間隔をセルフリフレッシュモード時に設定するこ
とができ、記憶データを確実に、保持しつつ、セルフリ
フレッシュモード時のリフレッシュに消費される電流を
低減することができる。
【００９９】なお、上述の説明においては、動作モード
がコマンドで指定されているものの、リフレッシュを内
部で自動的に実行するセルフリフレッシュモードを備え
る半導体記憶装置であれば適用可能である。
【０１００】
【発明の効果】以上のように、この発明に従えば、特定
のリフレッシュアドレスビットとリフレッシュ要求とに
従ってリフレッシュ動作を活性化するように構成してお
り、リフレッシュ間隔を長くすることができ、リフレッ
シュモード時における消費電流を低減することができ
る。
【０１０１】すなわち、リフレッシュ活性化回路によ
り、リフレッシュアドレスの特定のアドレスビットとリ
フレッシュ要求とに従ってリフレッシュ動作を活性化す
るためのリフレッシュアレイ活性化信号を生成すること
により、このリフレッシュモード時において選択的に、
リフレッシュ要求を実効的に無効化することができ、容
易に、リフレッシュ間隔を長くすることができ、リフレ
ッシュモード時の消費電流を低減することができる。
【０１０２】また、リフレッシュアドレスの特定のアド
レスビットとして、リフレッシュアドレスカウンタの下
位カウントビットを利用することにより、このリフレッ
シュモード時において、リフレッシュ実行サイクルを、
均一に分散させることができ、単位時間当りの消費電流
が集中的に増大するのを防止することができ、このリフ
レッシュモード全体に渡って、平均消費電流を低減する
ことができる。
【０１０３】また、このリフレッシュアドレスの特定の
ビットが所定の論理レベルのときにリフレッシュアレイ
活性化信号の活性化を停止することにより、容易に、実
効的に、リフレッシュ要求を無効化して、リフレッシュ
間隔を長くすることができる。
【０１０４】また、特定のリフレッシュアドレスビット
として、最上位の１ビットリフレッシュアドレスを用
い、リフレッシュカウンタの最下位カウントビットを最
上位リフレッシュアドレスビットとして利用することに
より、容易に、同一アドレス領域においてリフレッシュ
間隔を長くしてリフレッシュを実行することができる。
【０１０５】また、特定のリフレッシュアドレスビット
として、複数のビットの最上位リフレッシュアドレスビ
ットを利用し、このリフレッシュカウンタからの下位複
数ビットをリフレッシュアドレスの上位複数アドレスビ
ットとして利用することにより、同一アドレス領域内に
おいて、よりリフレッシュ間隔を長くして、リフレッシ
ュを実行することができる。
【０１０６】また、第１のリフレッシュモード時におい
ては、リフレッシュアドレス最上位１ビットとリフレッ
シュ要求とに従ってリフレッシュアレイ活性化信号を生
成しかつ第２のリフレッシュモード時においては、リフ
レッシュアドレスの上位複数ビットとリフレッシュ要求
とに従ってリフレッシュアドレス活性化信号を生成する
ことにより、容易に、リフレッシュモード時に、リフレ
ッシュされる領域を変更しかつこの変更されたアドレス
領域に応じてリフレッシュ間隔を設定することができ
る。
【０１０７】また、複数のバンクを設ける構成におい
て、特定のアドレスビットをバンクアドレスとして利用
することにより、バンクを所定の順序で活性化してリフ
レッシュを行なうことができる。
【０１０８】また、このバンクアドレスを１ビットとす
ることにより、複数のバンクを同時に活性化してリフレ
ッシュを行なうことができ、複数バンク単位で交互にリ
フレッシュを実行することができる。
【０１０９】また、リフレッシュカウンタの最下位ビッ
トをリフレッシュモード時におけるバンクアドレスとし
て利用することにより、複数バンク単位でリフレッシュ
を実行することができ、またこの複数バンク単位でのリ
フレッシュ間隔を長くすることができる。
【０１１０】また、このバンクアドレスと特定のアドレ
スビットとして、カウンタの異なるカウントビットを用
いることにより、正確に、複数バンク単位でリフレッシ
ュを交互に、所定順序でリフレッシュ間隔を長くしつつ
リフレッシュを行なうことができる。
【０１１１】また、第１のリフレッシュモード時におい
ては、外部からのリフレッシュ要求の周期と同じ周期で
リフレッシュ周期を発行しかつ第２のリフレッシュモー
ドにおいて、外部から発行されるリフレッシュ周期より
も長い周期でリフレッシュ要求を発行することにより、
正確に、このリフレッシュモード時においてもメモリセ
ルの記憶データを確実にリフレッシュ間隔を長くしても
保持することができる。
【図面の簡単な説明】
【図１】 この発明に従う半導体記憶装置の要部の構成
を概略的に示す図である。
【図２】 この発明の実施の形態１に従うリフレッシュ
活性化回路の構成を概略的に示す図である。
【図３】 図２に示す回路の動作を示すタイミング図で
ある。
【図４】 図２に示す回路のリフレッシュアドレス領域
を概略的に示す図である。
【図５】 この発明の実施の形態２に従うリフレッシュ
アドレスカウンタのカウントビットとリフレッシュアド
レスの対応を概略的に示す図である。
【図６】 この発明の実施の形態２に従うリフレッシュ
活性化回路の構成を概略的に示す図である。
【図７】 図６に示す回路のハーフモード時の動作を示
すタイミング図である。
【図８】 図６に示す回路のクォータモード時の動作を
示すタイミング図である。
【図９】 クォータモード時のリフレッシュ領域を概略
的に示す図である。
【図１０】 この発明の実施の形態２の変更例の構成を
概略的に示す図である。
【図１１】 図１０に示すリフレッシュアドレス発生部
を用いた際の動作を示すタイミング図である。
【図１２】 この発明の実施の形態３におけるメモリア
レイの構成を概略的に示す図である。
【図１３】 この発明の実施の形態３におけるリフレッ
シュアドレス発生部およびリフレッシュ活性化回路の構
成を概略的に示す図である。
【図１４】 この発明の実施の形態３における内部アド
レス発生部の構成を概略的に示す図である。
【図１５】 この発明の実施の形態３におけるリフレッ
シュ動作を示すタイミング図である。
【図１６】 この発明の実施の形態３の変更例を概略的
に示す図である。
【図１７】 図１６に示す回路のハーフモード時の動作
を示すタイミング図である。
【図１８】 図１６に示す回路のクォータモード時の動
作を示すタイミング図である。
【図１９】 この発明の実施の形態４に従うリフレッシ
ュアドレス発生部およびリフレッシュ活性化回路の構成
を概略的に示す図である。
【図２０】 この発明の実施の形態４の変更例を概略的
に示す図である。
【符号の説明】
１ メモリアレイ、２ 行選択回路、３ センスアンプ
回路、４ 行系制御回路、６ ノーマル行アクセス活性
化回路、７ セルフリフレッシュ活性化回路、８ リフ
レッシュタイマ、９ リフレッシュアドレスカウンタ、
１０ 行選択活性化回路、２０ リフレッシュ活性化信
号発生回路、２１ ゲート回路、１９リフレッシュアド
レスカウンタ、２５ ＡＮＤゲート、２６ 複合ゲー
ト、２７ＯＲゲート、３０，３１ スクランブル回路、
４１，４３ バッファ回路、４２ ＡＮＤゲート、１
２，４０ マルチプレクサ、５０，５１ スクランブル
回路、５５ ＡＮＤゲート、６０ リフレッシュタイ
マ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 武郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5M024 AA20 BB22 BB23 BB37 BB39 DD92 EE05 EE12 EE23 EE29 JJ20 LL01 PP01 PP02 PP07

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 記憶データを周期的にリフレッシュする
    ことが要求される半導体記憶装置であって、 リフレッシュ対象のメモリセルを指定する多ビットのリ
    フレッシュアドレスを発生するリフレッシュアドレス発
    生回路、 前記リフレッシュアドレスの特定のアドレスビットとリ
    フレッシュ要求とに従って、リフレッシュ動作を活性化
    するためのリフレッシュアレイ活性化信号を生成するリ
    フレッシュ活性化回路を備える、半導体記憶装置。
  2. 【請求項２】 前記リフレッシュアドレス発生回路は、 前記リフレッシュアドレスの上位アドレスビットを、下
    位カウントビットとしてカウントするリフレッシュカウ
    ンタを備え、前記特定のアドレスビットは、前記上位ア
    ドレスビットである、請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記リフレッシュ活性化回路は、 前記特定のアドレスビットが所定の論理レベルのとき前
    記リフレッシュアレイ活性化信号の活性化を停止する、
    請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記特定のアドレスビットは、１ビット
    の最上位リフレッシュアドレスビットであり、前記リフ
    レッシュカウンタは、前記最上位リフレッシュアドレス
    ビットを最下位カウントビットとしてカウントを行な
    う、請求項２記載の半導体記憶装置。
  5. 【請求項５】 前記特定のアドレスビットは、複数ビッ
    トの上位リフレッシュアドレスビットであり、前記リフ
    レッシュカウンタは、前記複数ビットの上位リフレッシ
    ュアドレスビットを下位カウントビットとしてカウント
    を実行する、請求項２記載の半導体記憶装置。
  6. 【請求項６】 前記リフレッシュ活性化回路は、 第１のリフレッシュモード時においては、前記リフレッ
    シュアドレスの最上位１ビットと前記リフレッシュ要求
    とに従って前記リフレッシュアレイ活性化信号を生成
    し、かつ第２のリフレッシュモード時においては、前記
    リフレッシュアドレスの上位複数ビットと前記リフレッ
    シュ要求とに従って前記リフレッシュアレイ活性化信号
    を生成し、前記上位複数ビットのリフレッシュアドレス
    は、前記リフレッシュカウンタのカウント値の複数の下
    位ビットで与えられる、請求項２記載の半導体記憶装
    置。
  7. 【請求項７】 前記半導体記憶装置は、通常動作時にお
    いて、各々が互いに独立に活性化する複数のバンクを備
    え、 前記リフレッシュアドレスの前記特定のアドレスビット
    が、前記リフレッシュを実行するリフレッシュモード時
    においてはバンクを指定するバンクアドレスビットとし
    て用いられる、請求項１記載の半導体記憶装置。
  8. 【請求項８】 前記バンクアドレスは１ビットである、
    請求項７記載の半導体記憶装置。
  9. 【請求項９】 前記半導体記憶装置は、通常動作モード
    時において、各々が互いに独立に活性化される複数のバ
    ンクを備え、 前記リフレッシュカウンタの所定の下位ビットが前記リ
    フレッシュを実行するリフレッシュモード時において前
    記バンクを特定するバンクアドレスビットとして用いら
    れる、請求項２記載の半導体記憶装置。
  10. 【請求項１０】 前記バンクを特定するバンクアドレス
    ビットと前記特定のビットとは、前記リフレッシュカウ
    ンタの互いに異なる下位カウントビットである、請求項
    ９記載の半導体記憶装置。
  11. 【請求項１１】 内部で前記リフレッシュを行なうリフ
    レッシュモード時において、第１のリフレッシュモード
    時においては、外部から発行されるリフレッシュ要求の
    発行周期と同じ周期で前記リフレッシュ要求を発行し、
    かつ第２のリフレッシュモード時においては、前記外部
    から発行されるリフレッシュ要求の発行周期よりも長い
    周期で前記リフレッシュ要求を発行するリフレッシュ要
    求発生回路をさらに備える、請求項１記載の半導体記憶
    装置。
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