KR100655077B1 - 반도체 메모리 장치에서의 리프레쉬 제어 회로 - Google Patents

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Abstract

메모리 셀에 대한 리프레쉬가 요구되는 반도체 메모리 장치에서의 리프레쉬 제어 회로가 개시된다. 그러한 리프레쉬 제어 회로는 리프레쉬될 메모리 셀을 선택하기 위해 어드레스를 카운팅하는 적어도 하나 이상의 리프레쉬 어드레스 카운터 및 상기 메모리 셀이 리드되거나 라이트되지 않는 스탠바이 모드 중 상기 메모리 셀을 리드하거나 라이트하는 구간인 액티브 모드 시에 워드라인으로 인가되는 펄스와 동일한 주기를 갖는 구간인 제1 셀프 리프레쉬 구간에서, 상기 리프레쉬 어드레스 카운터의 일부를 선택하여 어드레스를 카운팅하기 위한 카운터 선택부를 구비한다. 그리하여 본 발명은 리프레쉬가 요구되는 반도체 메모리 장치, 특히 UtRAM의 메모리 셀에 있어서 액티브 모드에서의 리프레쉬 주기와 동일한 주기를 갖는 스탠바이 모드에서의 제1 셀프 리프레쉬 구간에 있어서 리프레쉬가 요구되지 않는 메모리 셀들에 대하여도 리프레쉬가 수행됨으로 인한 전류의 소모를 감소시킬 수 있다.
UtRAM, PSRAM, 리프레쉬(refresh), 카운터(counter)

Description

반도체 메모리 장치에서의 리프레쉬 제어 회로{Circuit for controlling refresh in semiconductor memory device}
도 1은 종래의 UtRAM의 리프레쉬 동작을 설명하기 위한 동작 타이밍도.
도 2는 도 1의 타이밍도에 따라 동작하는 종래의 UtRAM에서의 리프레쉬 제어 회로를 보인 회로도.
도 3은 본 발명의 일 실시예에 따른 UtRAM에서의 리프레쉬 제어 회로를 보인 회로도.
<도면의 주요부분에 대한 부호의 설명>
100 : 카운터 선택부 INV1 ~ INV4 : 인버터
NOR1, NOR2 : 노어 게이트 AND1, AND2 : 앤드 게이트
NAND1, NAND2 : 낸드 게이트 C1 ~ Cn : 리프레쉬 어드레스 카운터
PVCCH : 초기치 설정 신호 SRFHP : 셀프 리프레쉬 시작 신호
MRS, MRSB : 모드 레지스터 셋 신호
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 메모리 셀에 대한 리프레쉬(refresh)가 요구되는 반도체 메모리 장치의 리프레쉬 제어 회로에 관한 것이다.
메모리 셀에 대한 리프레쉬가 요구되는 반도체 메모리 장치, 특히 UtRAM은 단일 트랜지스터(unit transistor)와 단일 커패시터(unit capacitor)를 구비하는 형태로 구성되어 있어, 내부적으로는 다이나믹 랜덤 억세스 메모리(DRAM:Dynamic Random Access Memory)의 셀(cell) 구조를 이용하면서, 외관상으로는 스태틱 랜덤 억세스 메모리(SRAM:Static Random Access Memory)와 유사하다. 그런 측면에서 UtRAM은 의사 스태틱 랜덤 억세스 메모리(PSRAM:Pseudo Static Random Access Memory)라고도 명명되고 있다.
UtRAM은 내부적으로 DRAM의 셀 구조를 이용하므로 UtRAM의 메모리 셀에 저장된 데이터의 손실을 방지하기 위해 리프레쉬가 필수 불가결하게 된다.
리프레쉬가 요구되는 DRAM의 셀 구조를 사용하면서도 SRAM 제품과 대체로 동일한 타이밍 동작을 행하는 리프레쉬 타입 반도체 메모리 장치가 여러 선행기술들에 개시되어 있다. 상기 UtRAM 또는 PSRAM은 또한 본 분야에서 VSRAM(Virtual SRAM)으로도 불려지며, 멀티 칩 패키지(multi chip package) 형태로서 휴대용 전자기기에 흔히 탑재된다.
상기 UtRAM의 메모리 셀 어레이는 DRAM 셀과 같은 리프레쉬 타입 메모리 셀, 워드라인(word line) 및 비트라인(bit line)을 구비한다. 메모리 셀은 한 개의 워드라인과 한 개의 비트라인에 연결된다. 로우 디코더와 컬럼 디코더가 특정 메모리 셀의 어드레스를 지정하기 위해 사용되고, 메모리 셀에의 억세스 중에 비트라인이 프리챠지(precharge)된 후, 로우 어드레스 신호에 따라 워드라인이 선택된다. 선택된 워드라인은 이에 연결된 각 메모리 셀 내부의 억세스 트랜지스터를 온시켜 각 메모리 셀의 저장 노드와 이 메모리 셀에 연결된 특정 비트라인이 전하를 공유할 수 있도록 한다. 그런 다음, 센스 앰프(sense amp)는 비트라인의 전압을 측정하여 현재 특정한 비트라인에 연결되어 있는 메모리 셀의 챠지 또는 디스챠지 여부를 감지한다. 이 감지 신호를 증폭하여 메모리 셀에 리프레쉬한다.
리드(read) 또는 라이트(write) 동작시, 한 개 이상의 셀에서 리드 또는 라이트 동작이 수행된다. 그 후, 컬럼 디코더는 컬럼 어드레스 신호에 의해 컬럼 선택라인을 선택하게 되고, 각 컬럼 선택 라인은 한 개 이상의 해당 비트라인을 UtRAM의 입출력 회로에 연결시켜서 소정의 워드라인에 연결된 메모리 셀에 리드 또는 라이트할 수 있도록 한다. 리드 또는 라이트 명령에 의해 UtRAM의 억세스가 시작된다. 이들 명령은, 일반적으로, 어드레스 신호, 칩 선택 신호 및 라이트 인에이블 신호를 입력하는 외부 입력단 중에서 한 가지 이상의 외부 입력단에 신호 천이가 발생함으로써 개시된다. 예를 들어, 리드 명령은 새로운 어드레스 신호가 입력되거나 칩 선택 신호가 활성화되면 개시된다. 라이트 명령은 몇 가지 방식으로 개시될 수 있는데, 그 중 한 가지 방법은 칩 선택 신호가 활성화된 상태에서 라이트 인에이블 신호를 활성화시키는 것이다. 마찬가지로, 라이트 인에이블 신호가 활성 화된 상태에서 칩 선택 신호를 활성화시켜도 라이트 명령이 개시될 수 있다. 칩 선택 신호와 라이트 인에이블 신호가 모두 활성화된 상태에서 어드레스를 바꾸어 새로운 라이트 명령을 내릴 수 있다. 어드레스 버퍼 및 어드레스 회로는 외부 어드레스 및 칩 선택 신호를 수신하여 버퍼링하고, 이들 신호 중에서 하나가 천이되면(여기서, 칩 선택 신호의 최종 상태는 인에이블 상태), 어드레스 천이 검출기가 상기 외부 어드레스 및 칩 선택 신호에 응답하여 펄스를 발생한다. 그리고, 라이트 인에이블 버퍼 및 라이트 회로는 외부 신호인 라이트 인에이블 신호 및 칩 선택 신호를 수신하여 버퍼링하고, 라이트 인에이블 신호는 버퍼 신호로서 리드 및 라이트 펄스 제어회로로 공급된다. 그리고, 칩 선택 신호나 라이트 인에이블 신호 중에서 하나가 천이되고 나머지 하나가 이미 활성화되어 있으면, 라이트 인에이블 버퍼 회로는 로우 상태의 펄스를 발생한다. 라이트 인에이블 신호가 비활성화되면, 라이트 인에이블 버퍼 회로는 하이 상태의 펄스를 발생한다. 리드 및 라이트 펄스 제어 회로에 의해 발생되는 내부 제어 신호들에 의해 제어되는 멀티 플렉서(multi plexer)는 리프레쉬 선택 신호, 라이트 선택 신호 및 리드 선택 신호를 이용하여 입력 어드레스가 로우 디코더 및 컬럼 디코더로 입력될 때 가능한 세가지 어드레스 신호 중에서 하나를 선택한다. 이들 세가지 어드레스 신호 중에는 리프레쉬 어드레스도 포함된다. 상기 멀티 플렉서는 UtRAM의 메모리 셀 어레이를 리프레쉬하는 동안에는 리프레쉬 어드레스를 선택하게 된다.
UtRAM의 리프레쉬 회로는 대개 리프레쉬 타이머, 리프레쉬 제어 회로, 리프레쉬 어드레스 카운터 및 리드/라이트 펄스 제어 회로를 구비한다.
리프레쉬 타이머에 의해 일정한 시간 간격, 즉 리프레쉬 속도가 데이터 손실을 방지할 수 있는 간격으로 리프레쉬 선택 신호가 발생되게 한다.
리프레쉬 제어 회로는 리프레쉬 타이머의 출력 신호를 수신하여, 리프레쉬 어드레스 카운터가 소정의 순서로 각 워드라인을 어드레스 지정 방식에 의해 어드레스를 카운트한다. UtRAM의 리프레쉬 동작에 대해 이하에서는 첨부된 도면을 참조하여 설명하도록 한다.
도 1은 종래의 UtRAM의 리프레쉬 동작을 설명하기 위한 동작 타이밍도이다.
도 1을 참조하면, 칩 선택 신호(XCSB), 제2 셀프 리프레쉬 구간 시작 신호(POSC_CSB), 리프레쉬 주기 제어 신호(POSC), 리프레쉬 제어 신호(PRFHTD) 및 워드라인 펄스(PWL)의 시간에 따른 전압이 타이밍도로 도시되어 있다. 참조부호 ICSB는 칩 선택신호(XCSB)의 시간에 따른 전류의 크기를 나타낸 것이다.
먼저, 상기 칩 선택 신호(XCSB)는 액티브(active) 구간에서는 로우(low) 상태를 유지한다. 그리고, 상기 칩 선택 신호(XCSB)가 하이(high) 레벨로 천이하면, 스탠바이(standby) 상태로 되고, UtRAM(미도시)의 메모리 셀 어레이에 대해 리프레쉬가 시작된다.
상기 리프레쉬 주기 제어 신호(POSC)는 일정한 주기로 하이 상태 또는 로우 상태를 유지하며, 라이징 에지(rising edge)에 응답하여 상기 리프레쉬 제어 신호(PRFHTP)가 생성된다.
상기 워드라인 펄스(PWL)는 워드라인에 연결된 UtRAM의 메모리 셀들을 리프레쉬하기 위해 워드라인에 실려지는 신호이다. 액티브 모드에서 tp1은 액티브 모드에서의 리프레쉬 주기이고 pw1은 펄스의 활성화 구간이다. 이와 유사하게, 스탠바이 모드에서의 제1 셀프 리프레쉬 구간에서 tp2는 제1 셀프 리프레쉬 구간에서의 리프레쉬 주기이고, pw2는 펄스의 활성화 구간이다. 또한, 제2 셀프 리프레쉬 구간에서 tp3는 제2 셀프 리프레쉬 구간에서의 리프레쉬 주기이고, pw3은 펄스의 활성화 구간이다. 여기서, 액티브 모드에서의 리프레쉬 주기(tp1)와 제1 셀프 리프레쉬 주기(tp2)는 동일하며, 제2 셀프 리프레쉬 주기(tp3)는 액티브(tp1) 또는 제1 셀프 리프레쉬 주기(tp2)보다는 크다. 그리고, 펄스 폭 측면에서는 제1 셀프 리프레쉬 구간의 펄스 폭(pw2)와 제2 셀프 리프레쉬 구간의 펄스 폭(pw3)이 동일하고, 이들 펄스 폭은 액티브 모드에서의 펄스 폭(pw1)보다는 크다.
도 2는 도 1의 타이밍도에 따라 동작하는 종래의 UtRAM에서의 리프레쉬 제어 회로를 보인 회로도이다.
도 2를 참조하면, 칩 선택 신호(XCSB)가 하이 상태로 되기 전에 초기치 설정신호(PVCCH)가 하이 상태로 낸드 게이트(NAND1)로 인가되어진다. 그리고, 상기 칩 선택 신호(XCSB)가 인가되는 시점에서 셀프 리프레쉬 시작 신호(SRFHP)가 낸드 게이트(NAND2)로 인가되어진다. 상기 칩 선택 신호(XCSB), 초기치 설정 신호(PVCCH) 및 셀프 리프레쉬 시작 신호(SRFHP)가 모두 하이 상태인 경우, 각각 낸드 게이트 NAND1, NAND2 및 인버터 INV2, INV3를 거친 신호가 리프레쉬 어드레스 카운터(C1, C2, C3, ..., Cn-2, Cn-1, Cn)로 인가된다. 그리고, 상기 리프레쉬 어드레스 카운터(C1 ~ Cn)에 의해 카운팅된 후 인버터들(INV4, INV5)에 의해 인버팅되어 제2 셀프 리프레쉬 구간 시작 신호(POSC_CSB)가 출력된다.
도 1 및 도 2를 참조하면, 상기 칩 선택 신호(XCSB)의 천이 시점으로부터 상기 제2 셀프 리프레쉬 구간 시작 신호(POSC_CSB)의 천이 시점까지의 구간이 제1 셀프 리프레쉬 구간으로 정의된다. 여기서, 상기 제1 셀프 리프레쉬 구간에서는 상기 UtRAM의 모든 메모리 셀들에 대한 리프레쉬가 수행되게 된다.
상술한 바와 같이, 종래의 UtRAM에서의 리프레쉬 동작에 있어서 리프레쉬가 요구되지 않는 메모리 셀들에 대하여도 리프레쉬가 수행됨으로 인해 전류의 소모가 많은 문제점이 있다. 특히, 액티브 모드에서의 리프레쉬 주기와 동일한 주기를 갖는 스탠바이 모드에서의 제1 셀프 리프레쉬 구간에 있어서, 리프레쉬가 요구되지 않는 메모리 셀들에 대하여도 리프레쉬가 수행됨으로 인한 전류의 소모를 줄이는 것이 절실히 요망된다.
따라서, 본 발명은 종래 UtRAM의 리프레쉬 동작에 있어서 리프레쉬가 요구되지 않는 메모리 셀들에 대하여도 리프레쉬가 수행됨으로 인해 전류의 소모가 많은 문제점을 개선하기 위한 UtRAM에서의 리프레쉬 제어 회로를 제공함에 있다.
본 발명의 다른 목적은 UtRAM의 메모리 셀에 대해 액티브 모드에서의 리프레쉬 주기와 동일한 주기를 갖는 스탠바이 모드에서의 제1 셀프 리프레쉬 구간에 있어서, 리프레쉬가 요구되지 않는 메모리 셀들에 대하여도 리프레쉬가 수행됨으로 인한 전류의 소모를 줄이기 위한 UtRAM에서의 리프레쉬 제어 회로를 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따른 메모리 셀에 대한 리프레쉬가 요구되는 반도체 메모리 장치에서의 리프레쉬 제어 회로는 리프레쉬될 메모리 셀을 선택하기 위해 어드레스를 카운팅하는 적어도 하나 이상의 리프레쉬 어드레스 카운터; 및 상기 메모리 셀이 리드되거나 라이트되지 않는 스탠바이 모드 중 상기 메모리 셀을 리드하거나 라이트하는 구간인 액티브 모드 시에 워드라인으로 인가되는 펄스와 동일한 주기를 갖는 구간인 제1 셀프 리프레쉬 구간에서, 상기 리프레쉬 어드레스 카운터의 일부를 선택하여 어드레스를 카운팅하기 위한 카운터 선택부를 구비함을 특징으로 한다.
여기서, 상기 카운터 선택부는 상기 리프레쉬 어드레스 카운터가 복수 개인 경우에 어느 하나의 리프레쉬 어드레스 카운터에 연결되어져, 연결된 리프레쉬 어드레스 카운터까지만 어드레스를 카운팅할 수 있다.
또한, 상기 카운터 선택부는 모드 레지스터 셋 신호에 의해 제어되어, 연결된 리프레쉬 어드레스 카운터까지만 어드레스를 카운팅할 수 있다.
또한, 상기 카운터 선택부에 의해 선택되지 않은 리프레쉬 어드레스 카운터는 상기 제1 셀프 리프레쉬 구간에서 리프레쉬되지 않아도 되는 메모리 셀을 지정하는 어드레스를 카운팅하기 위한 리프레쉬 어드레스 카운터일 수 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따른 메모리 셀에 대한 리프레쉬가 요구되는 UtRAM에 있어서의 리프레쉬될 메모리 셀을 지정하는 어드레스를 선택하기 위한 리프레쉬 제어 회로는 칩 선택 신호를 수신하여 리프레쉬될 메모리 셀을 선택하기 위해 어드레스를 카운팅하는 복수 개의 리프레쉬 어드레스 카운터; 및 상기 메모리 셀이 리드되거나 라이트되지 않는 스탠바이 모드 중 상기 메모리 셀을 리드하거나 라이트하는 구간인 액티브 모드 시에 워드라인으로 인가되는 펄스와 동일한 주기를 갖는 구간인 제1 셀프 리프레쉬 구간에서, 상기 리프레쉬 어드레스 카운터의 일부를 선택하여 어드레스를 카운팅하기 위한 복수 개의 카운터 선택부를 구비할 수 있다.
또한, 상기 카운터 선택부는 특정 리프레쉬 어드레스 카운터에 각각 연결되어져 각각의 카운터 선택부는 각각의 카운터 선택부에 연결된 리프레쉬 어드레스 카운터까지만 어드레스를 카운팅할 수 있다.
또한, 상기 카운터 선택부는 모드 레지스터 셋 신호에 의해 연결된 리프레쉬 어드레스 카운터까지만 어드레스를 카운팅할 수 있다.
또한, 상기 카운터 선택부에 의해 선택되지 않은 리프레쉬 어드레스 카운터는 상기 제1 셀프 리프레쉬 구간에서 리프레쉬되지 않아도 되는 메모리 셀을 지정하는 어드레스를 카운팅하기 위한 리프레쉬 어드레스 카운터일 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 실시예에서의 설명들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 3은 본 발명의 일 실시예에 따른 UtRAM에서의 리프레쉬 제어 회로를 보인 회로도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 메모리 셀에 대한 리프레쉬가 요구되는 반도체 메모리 장치, 특히 UtRAM에서의 리프레쉬 제어 회로는 리프레쉬 어드레스 카운터(C1, C2, C3, ..., Cn-2, Cn-1, Cn) 및 카운터 선택부(100)를 구비한다.
상기 리프레쉬 어드레스 카운터(C1 ~ Cn)는 리프레쉬될 메모리 셀을 선택하기 위해 어드레스를 카운팅하는 부분이다. 여기서, n은 자연수로서, 예를 들면 2, 4, 8, 16 등이 될 수 있다. n이 2인 경우, 즉 리프레쉬 어드레스 카운터의 개수가 2인 경우에는 2*2 개의 어드레스를 카운팅할 수 있게 된다. 마찬가지로, 리프레쉬 어드레스 카운터의 개수가 4인 경우에는 2*2*2*2 개, 리프레쉬 어드레스 카운터의 개수가 8인 경우에는 2*2*2*2*2*2*2*2 개의 어드레스를 카운팅할 수 있게 된다. 즉, n이 리프레쉬 어드레스 카운터의 개수라면 2n 개의 어드레스를 카운팅 할 수 있게 된다.
상기 카운터 선택부(100)는 상기 메모리 셀이 리드(read)되거나 라이트(write)되지 않는 스탠바이 모드(stand by mode) 중 상기 메모리 셀을 리드하거나 라이트하는 구간인 액티브 모드 시에 워드라인으로 인가되는 펄스와 동일한 주기를 갖는 구간인 제1 셀프 리프레쉬 구간에서, 상기 리프레쉬 어드레스 카운터의 일부를 선택하여 어드레스를 카운팅한다.
도 1을 참조하여 보다 상세히 설명하면, 스탠바이 모드에서의 제1 셀프 리프레쉬 구간에서의 워드라인 펄스의 주기(tp2)는 액티브 모드에서의 워드라인 펄스의 주기(tp1)와 동일하다. 제1 셀프 리프레쉬 구간에서의 워드라인 펄스의 폭(pw2)은 제2 셀프 리프레쉬 구간에서의 워드라인 펄스의 폭(pw3)과 동일하다. 그러한 특징을 갖는 제1 셀프 리프레쉬 구간에 대해, 도 3에서의 카운터 선택부(100)가 상기 제1 셀프 리프레쉬 구간을 조절함으로써, 최근에 리프레쉬됨으로 인해 리프레쉬가 굳이 불필요한 셀에 대하여는 리프레쉬를 수행하지 않도록 한다. 그리하여, 동작에 요구되는 전류의 소모를 줄일 수 있게 된다.
도 3에서, 칩 선택 신호(XCSB)가 하이 상태로 되기 전에 초기치 설정신호(PVCCH)가 하이 상태로 낸드 게이트(NAND1)로 인가되어진다. 그리고, 상기 칩 선택 신호(XCSB)가 인가되는 시점에서 셀프 리프레쉬 시작 신호(SRFHP)가 낸드 게이트(NAND2)로 인가되어진다. 상기 칩 선택 신호(XCSB), 초기치 설정 신호(PVCCH) 및 셀프 리프레쉬 시작 신호(SRFHP)가 모두 하이 상태인 경우, 각각 낸드 게이트 NAND1, NAND2 및 인버터 INV2, INV3를 거친 신호가 리프레쉬 어드레스 카운터(C1, C2, C3, ..., Cn-2, Cn-1, Cn)로 인가된다. 그리고, 상기 리프레쉬 어드레스 카운터(C1 ~ Cn)에 의해 카운팅된 후 카운터 선택부(100) 및 인버터(INV4)를 거쳐 제2 셀프 리프레쉬 구간 시작 신호(POSC_CSB)가 출력된다.
상기 카운터 선택부(100)는 상기 리프레쉬 어드레스 카운터들(C1 ~ Cn) 중 어느 하나의 리프레쉬 어드레스 카운터에 연결되어져, 연결된 리프레쉬 어드레스 카운터까지만 어드레스를 카운팅할 수 있게 된다. 그리고, 상기 카운터 선택부 (100)가 연결된 이후의 리프레쉬 어드레스 카운터는 카운팅되지 않도록 모드 레지스터 셋 신호(Mode Register Set;MRS, MRSB)가 입력된다. 상기 모드 레지스터 셋 신호(MRS, MRSB)는 특정한 부분의 리프레쉬 어드레스 카운터만 선택되어져 카운팅될 수 있도록 한다. 그리고, 상기 카운터 선택부(100)에 의해 선택되지 않은 리프레쉬 어드레스 카운터는 상기 제1 셀프 리프레쉬 구간에서 리프레쉬되지 않아도 되는 메모리 셀을 지정하는 어드레스를 카운팅하기 위한 리프레쉬 어드레스 카운터이다.
도 3에서는 리프레쉬 어드레스 카운터 Cn에 상기 카운터 선택부(100)가 연결되어져 있지만, 상기 카운터 선택부(100)는 리프레쉬 어드레스 카운터(C1 ~ Cn) 중 어느 하나의 리프레쉬 어드레스 카운터에 연결되어질 수 있다. 즉, 상기 리프레쉬 어드레스 카운터 Cn-2에 상기 카운터 선택부(100)가 연결되어져 있는 경우, 상기 카운터 선택부(100)에 의해 선택되지 않은 리프레쉬 어드레스 카운터(Cn, Cn-1)는 상기 제1 셀프 리프레쉬 구간에서 리프레쉬되지 않아도 되는 메모리 셀을 지정하는 어드레스를 카운팅하기 위한 리프레쉬 어드레스 카운터이다.
상기한 바와 같이 복수 개의 리프레쉬 어드레스 카운터들 중 어느 하나의 리프레쉬 어드레스 카운터에 상기 카운터 선택부(100)가 연결되어질 수도 있지만, 상기 리프레쉬 어드레스 카운터들(C1 ~ Cn) 중 둘 이상의 리프레쉬 어드레스 카운터들에 연결되어져 있을 수도 있다.
예를 들어, 도시하지는 아니하였지만, 상기 리프레쉬 어드레스 카운터의 개수가 8인 경우, 즉 n이 8인 경우 상기 카운터 선택부(100)는 리프레쉬 어드레스 카 운터 C4에 하나가 연결될 수 있고, 리프레쉬 어드레스 카운터 C8에 하나가 연결될 수도 있다. 그리하여 액티브 모드에서의 워드라인 펄스 주기와 동일한 주기를 갖는 제1 셀프 리프레쉬 구간을 조절하여 효율적으로 관리할 수 있게 된다.
즉, 칩 선택 신호(XCSB)를 수신한 리프레쉬 어드레스 카운터 C1의 출력 신호를 상기 카운터 선택부(100)의 앤드 게이트(AND2)에서 수신하고(이 경우, 물론 상기 카운터 선택부가 복수 개인 경우 모드 레지스터 셋(MRS) 신호에 의해 선택되어진다.), 선택된 카운터 선택부에 연결된 리프레쉬 어드레스 카운터까지만 카운팅된 후 인버터(INV4)를 거쳐 제2 셀프 리프레쉬 시작 신호(POSC_CS)를 생성한다. 그리하여, 상기 칩 선택 신호(XCSB)가 입력되어 상기 제2 셀프 리프레쉬 시작 신호(POSC_CS)가 생성되는 구간, 즉 제1 셀프 리프레쉬 구간을 조절할 수 있어 전류의 소모를 줄일 수 있게 된다.
상기 실시예에서는 카운터 선택부(100)가 모드 레지스터 셋 신호(MRS, MRSB)에 의해 선택되는 것만 예시하였다. 그러나, 모드 레지스터 셋 신호에 의해 선택되는 것 외에 퓨즈(fuse)를 사용하여 카운터 선택부를 선택할 수도 있다.
그러므로, 본 발명의 실시예에 따른 메모리 셀에 대하여 리프레쉬가 요구되는 반도체 메모리 장치에서의 리프레쉬 제어 회로는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이 본 발명은 개선된 UtRAM에서의 리프레쉬 제어 회로를 제공함으로써, 종래 UtRAM의 리프레쉬 동작에 있어서 리프레쉬가 요구되지 않는 메모리 셀들에 대하여도 리프레쉬가 수행됨으로 인한 전류의 소모를 감소시키는 효과를 갖는다. 특히, 본 발명은 UtRAM의 메모리 셀에 있어서 액티브 모드에서의 리프레쉬 주기와 동일한 주기를 갖는 스탠바이 모드에서의 제1 셀프 리프레쉬 구간에 있어서, 리프레쉬가 요구되지 않는 메모리 셀들에 대하여도 리프레쉬가 수행됨으로 인한 전류의 소모를 감소시키는 효과를 갖는다.

Claims (9)

  1. 메모리 셀에 대한 리프레쉬가 요구되는 반도체 메모리 장치에서의 리프레쉬 제어 회로에 있어서:
    리프레쉬될 메모리 셀을 선택하기 위해 어드레스를 카운팅하는 적어도 하나 이상의 리프레쉬 어드레스 카운터; 및
    상기 메모리 셀이 리드되거나 라이트되지 않는 스탠바이 모드 중 상기 메모리 셀을 리드하거나 라이트하는 구간인 액티브 모드 시에 워드라인으로 인가되는 펄스와 동일한 주기를 갖는 구간인 제1 셀프 리프레쉬 구간에서, 상기 리프레쉬 어드레스 카운터의 일부를 선택하여 어드레스를 카운팅하기 위한 카운터 선택부를 구비하는 것을 특징으로 하는 리프레쉬 제어 회로.
  2. 제1항에 있어서,
    상기 반도체 메모리 장치는 UtRAM인 것을 특징으로 하는 리프레쉬 제어 회로.
  3. 제2항에 있어서,
    상기 카운터 선택부는 상기 리프레쉬 어드레스 카운터가 복수 개인 경우에 어느 하나의 리프레쉬 어드레스 카운터에 연결되어져, 연결된 리프레쉬 어드레스 카운터까지만 어드레스를 카운팅하는 것을 특징으로 하는 리프레쉬 제어 회로.
  4. 제3항에 있어서,
    상기 카운터 선택부는 모드 레지스터 셋 신호에 의해 제어되어, 연결된 리프레쉬 어드레스 카운터까지만 어드레스를 카운팅하는 것을 특징으로 하는 리프레쉬 제어 회로.
  5. 제1항에 있어서,
    상기 카운터 선택부에 의해 선택되지 않은 리프레쉬 어드레스 카운터는 상기 제1 셀프 리프레쉬 구간에서 리프레쉬되지 않아도 되는 메모리 셀을 지정하는 어드레스를 카운팅하기 위한 리프레쉬 어드레스 카운터인 것을 특징으로 하는 리프레쉬 제어 회로.
  6. 메모리 셀에 대한 리프레쉬가 요구되는 UtRAM에 있어서의 리프레쉬될 메모리 셀을 지정하는 어드레스를 선택하기 위한 리프레쉬 제어 회로에 있어서:
    칩 선택 신호를 수신하여 리프레쉬될 메모리 셀을 선택하기 위해 어드레스를 카운팅하는 복수 개의 리프레쉬 어드레스 카운터; 및
    상기 메모리 셀이 리드되거나 라이트되지 않는 스탠바이 모드 중 상기 메모리 셀을 리드하거나 라이트하는 구간인 액티브 모드 시에 워드라인으로 인가되는 펄스와 동일한 주기를 갖는 구간인 제1 셀프 리프레쉬 구간에서, 상기 리프레쉬 어드레스 카운터의 일부를 선택하여 어드레스를 카운팅하기 위한 복수 개의 카운터 선택부를 구비하는 것을 특징으로 하는 리프레쉬 제어 회로.
  7. 제6항에 있어서,
    상기 카운터 선택부는 특정 리프레쉬 어드레스 카운터에 각각 연결되어져 각각의 카운터 선택부는 각각의 카운터 선택부에 연결된 리프레쉬 어드레스 카운터까지만 어드레스를 카운팅하는 것을 특징으로 하는 리프레쉬 제어 회로.
  8. 제7항에 있어서,
    상기 카운터 선택부는 모드 레지스터 셋 신호에 의해 연결된 리프레쉬 어드레스 카운터까지만 어드레스를 카운팅하는 것을 특징으로 하는 리프레쉬 제어 회로.
  9. 제6항에 있어서,
    상기 카운터 선택부에 의해 선택되지 않은 리프레쉬 어드레스 카운터는 상기 제1 셀프 리프레쉬 구간에서 리프레쉬되지 않아도 되는 메모리 셀을 지정하는 어드레스를 카운팅하기 위한 리프레쉬 어드레스 카운터인 것을 특징으로 하는 리프레쉬 제어 회로.
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