KR100510491B1 - 부분 활성화 구조를 가지고 페이지 모드 동작이 가능한반도체 메모리 장치 및 그 동작 방법 - Google Patents

부분 활성화 구조를 가지고 페이지 모드 동작이 가능한반도체 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

부분 활성화 구조를 가지고 페이지 모드 동작이 가능한 반도체 메모리 장치 및 그 동작 방법이 개시된다. 본 발명의 반도체 메모리 장치는 메모리셀 어레이, 로우 디코더 및 워드라인 드라이버, 칼럼 디코더, 로우 어드레스 비교기 및 프리차아지 회로를 구비한다. 메모리셀 어레이는 둘 이상의 칼럼 블락으로 나뉘어지는데,칼럼 블락은 칼럼 블락 선택 어드레스에 응답하여 선택된다. 로우 디코더(워드라인 드라이버 포함) 및 칼럼 디코더는 각각 로우 어드레스 및 칼럼 어드레스에 응답하여 선택된 칼럼 블락 내의 해당 워드 라인과 칼럼 라인을 선택한다. 로우 어드레스 비교기는 현재 입력되는 로우 어드레스(이하, 제1 로우 어드레스라 함)를 수신하여 이전에 입력된 로우 어드레스(이하, 제2 로우 어드레스라 함)와 비교한다. 프리차아지 회로는 액티브 명령 인가 후 소정 시간 후에 활성화된 워드라인을 자동으로 비활성화, 즉 프리차아지하는데, 로우 어드레스 비교기의 비교결과 제1 및 제2 로우 어드레스가 동일하면 활성화된 워드라인의 프리차아지를 차단한다. 본 발명에 의하면, 동일한 로우 어드레스를 가지는 메모리셀들에 대한 데이터의 입출력 속도가 빨라져 동작 속도가 향상되는 효과가 있다.

Description

부분 활성화 구조를 가지고 페이지 모드 동작이 가능한 반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device, having partial activation structure, capable page mode operation and Operation method there-of }
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 부분 활성화(partial activation) 구조를 가지는 반도체 메모리 장치에서 페이지 모드(page mode)의 구현에 관한 것이다.
최근의 메모리 소자, 특히 DRAM(Dynamic Random Access Memory)의 경우, 동작 속도의 증가로 인한 전력 소비 증가가 큰 문제점으로 제기되고 있다. 통상 대부분의 반도체 메모리 장치에서 동작 속도와 전력 소비는 서로 트레이드-오프(trade-off)관계에 있으므로, 개발 과정에서 상기 두 가지의 특성을 적절하게 조절하는 것이 가장 어렵고, 중요한 일로 취급되고 있다,
상기의 문제를 해결하기 위해 최근에는 동작 속도와 전력 소모 문제를 동시에 개선할 목적으로 메모리셀 어레이 전류를 줄이는 노력이 진행되고 있다, 일 예로 메모리셀 활성화시 데이터 독출이나 기록이 수행되는 칼럼 블락(column block)을 미리 알 수 있도록 하여 해당 칼럼 블락만을 활성화하는 부분 활성화 구조가 반도체 메모리 장치에 채용되고 있다. 그 대표적인 경우가 후지쯔에서 개발한 FCRAM (Fast Cycle Random Access Memory)이다. FCRAM의 구조 및 동작은 한국공개특허 2000-0017520호에 잘 나타나 있다.
FCRAM은 부분 활성화 기능을 사용해서 전류 소모를 줄이고, 메모리셀 어레이동작 특성을 개선하여 억세스(access) 속도를 향상시켰다. tRAC= 22ns, tRC=25ns로 통상의 DRAM 대비 tRAC 10%, tRC 50%의 성능 향상을 실현하였다.
하지만 FCRAM과 같이 부분 활성화 모드로 동작하는 메모리 장치의 경우 통상의 DRAM 대비 몇 가지의 제약조건이 발생하게 되는데, 그 중의 하나가 통상의 DRAM에서 일반적인 동작 모드로 취급하고 있는 페이지 모드(page mode)의 구현이 어렵다는 것이다.
페이지 모드란 한번의 로우(X) 어드레스의 입력 후 동일한 로우 어드레스를 갖는 전체 메모리 셀들 중 임의의 메모리셀에 대해 칼럼(Y) 어드레스의 변환만으로 데이터를 입/출력하는 동작 모드이다. 페이지 모드는 통상의 DRAM에서 일반적으로 채용되는 동작 모드이다.
그런데, 부분 활성화 모드로 동작하는 DRAM의 경우에는 페이지 모드의 구현이 어렵다. 동일한 로우 어드레스에 연결되어 있는 메모리 셀들이 로우 어드레스의 입력시 같이 입력되는 임의 갯수(n)의 칼럼 블락 선택 어드레스에 의해 칼럼 블락으로 나뉘어 제어를 받기 때문이다. 즉, 칼럼 블락 선택 어드레스가 2개인 경우 동일한 로우 어드레스를 갖는 메모리 셀들이 칼럼 블락 선택 어드레스에 의해 4개 단위로 나뉘어 활성화된다.
상기의 이유로 칼럼 블락 선택 어드레스의 비트수가 n이고, 부분 활성화 모드로 동작하는 DRAM의 경우, 동일한 로우 어드레스에 연결되어 있는 전체 메모리 셀들중 임의의 메모리셀에 데이터를 입/출력하기 위해서는 최대 2n번의 로우 어드레스 입력이 필요하다.
특히, FCRAM의 경우는 임의의 로우 어드레스 입력 후 미리 정해진 시간(tRC=active restore time+row precharge time)후에 다시 동일한 로우 어드레스를 인가할 수 있으며, 로우 어드레스 입력 후 일정 시간 후에 자동으로 로우 프리차아지(row precharge) 동작이 일어나는 구조를 가지고 있다. 때문에 칼럼 블락 선택 어드레스 n개를 가지고 있는 FCRAM은 동일한 로우 어드레스를 가지고 있는 전체 메모리 셀들 중 임의의 메모리셀에 데이터를 입/출력하기 위해서는 데이터 입/출력 시간을 제외하고도 최대 tRC*2n의 시간이 필요하게 된다.
그러므로, FCRAM과 같이, 부분 활성화 구조, 즉, 칼럼 블락 선택 어드레스 n개를 가지고 부분 활성화 모드로 동작하며, 로우 어드레스 입력(액티브 명령 인가 시점)후 일정시간 후에 자동으로 프리차아지되는 동작구조를 가지고 있는 DRAM의 경우에, 임의의 로우 어드레스에 대한 데이터의 입출력 속도는 빨라지나, 동일한 로우 어드레스에 대한 데이터의 입/출력 속도는 오히려 증가하는 문제가 있다. 따라서, 상기와 같은 구조를 가지는 DRAM에서 동일한 로우 어드레스를 가지고 있는 전체 메모리셀들 중 임의의 메모리셀에 대한 데이터 입/출력 시간을 개선하는 것이 필요하다.
따라서 본 발명이 이루고자 하는 기술적 과제는 부분 활성화 구조를 가지는 반도체 장치에서 동일한 X(로우) 어드레스로 지정 가능한 메모리 셀들에 대한 데이터 입출력 속도를 빠르게 함으로써, 동작 속도를 개선하는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 부분 활성화 구조를 가지는 반도체 장치에서 동일한 X(로우) 어드레스로 지정 가능한 메모리 셀들에 대한 데이터 입출력 속도를 빠르게 하는 반도체 메모리 장치의 동작 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면은 다수의 칼럼 블락들로 나뉘어지는 메모리셀 어레이를 포함하며, 로우 어드레스와 함께 입력되는 칼럼 블락 선택 어드레스에 응답하여 상기 다수의 칼럼 블락들 중 하나의 칼럼 블락을 선택하고 상기 선택된 칼럼 블락에서 상기 로우 어드레스에 해당하는 워드라인을 활성화하는 반도체 메모리 장치에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치는 입력되는 로우 어드레스(이하 제1 로우 어드레스라 함)와 이전에 입력된 로우 어드레스(이하, 제2 로우 어드레스라 함)를 비교하는 로우 어드레스 비교기; 및 상기 제1 로우 어드레스 및 상기 제2 로우 어드레스가 일치하면, 상기 제2 로우 어드레스에 응답하여 활성화된 워드라인의 프리차아지를 보류하는 프리차아지 제어 회로를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 다수의 칼럼 블락들로 나뉘어지는 메모리셀 어레이를 포함하며, 동일한 로우 어드레스를 가지는 워드라인들 중 소정의 칼럼 블락 선택 어드레스에 응답하여 선택된 칼럼 블락의 워드라인만 활성화되는 부분 활성화 구조를 가지는 반도체 메모리 장치에 관한 것이다. 본 발명의 다른 일면에 따른 반도체 메모리 장치는 액티브 명령 인가시 입력되는 로우 어드레스(이하 제1 로우 어드레스라 함)에 응답하여 상기 선택된 칼럼 블락의 해당 워드라인을 활성화하는 칼럼 디코더 및 워드라인 드라이버; 칼럼 어드레스에 응답하여 상기 선택된 칼럼 블락에서 데이터가 입출력될 칼럼 라인을 선택하는 칼럼 디코더; 및 상기 제1 로우 어드레스와 이전에 입력된 로우 어드레스(이하 제2 로우 어드레스라 함)를 비교하여, 상기 양 신호가 다르면 상기 액티브 명령 인가 후 소정 시간 후에 상기 활성화된 워드라인을 자동으로 비활성화하고 상기 양 신호가 같으면 상기 활성화된 워드라인을 활성화 상태로 유지시키는 프리차아지 회로를 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 반도체 메모리 장치는 둘 이상의 칼럼 블락으로 나뉘어지는 메모리셀 어레이로서, 상기 칼럼 블락은 칼럼 블락 선택 어드레스에 응답하여 선택되는 상기 메모리셀 어레이; 로우 어드레스에 응답하여 상기 선택된 칼럼 블락 내의 해당 워드 라인을 활성화하는 로우 디코더 및 워드라인 드라이버; 칼럼 어드레스에 응답하여 상기 선택된 칼럼 블락 내에서 데이터가 입/출력될 칼럼 라인을 선택하는 칼럼 디코더; 상기 로우 어드레스(이하, 제1 로우 어드레스라 함)를 수신하여 이전에 입력된 로우 어드레스(이하, 제2 로우 어드레스라 함)와 비교하는 로우 어드레스 비교기; 및 액티브 명령 인가 후 소정 시간 후에 상기 활성화된 워드라인을 자동으로 프리차아지하는 프리차아지 회로를 구비하며, 상기 프리차아지 회로는 상기 로우 어드레스 비교기의 비교결과 상기 제1 및 제2 로우 어드레스가 동일하면 상기 활성화된 워드라인의 프리차아지를 차단하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 다수의 칼럼 블락들로 나뉘어지는 메모리셀 어레이를 포함하며, 로우 어드레스와 함께 입력되는 칼럼 블락 선택 어드레스에 응답하여 상기 다수의 칼럼 블락들 중 하나의 칼럼 블락을 선택하고 상기 선택된 칼럼 블락에서 상기 로우 어드레스에 해당하는 워드라인을 활성화하는 반도체 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치의 동작 방법은 (a) 입력되는 로우 어드레스(이하 제1 로우 어드레스라 함)와 이전에 입력된 로우 어드레스(이하, 제2 로우 어드레스라 함)를 비교하는 단계; 및 (b) 상기 제1 로우 어드레스 및 상기 제2 로우 어드레스가 일치하면, 상기 제2 로우 어드레스에 대응하는 워드라인의 프리차아지를 보류하는 단계를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 둘 이상의 칼럼 블락들로 나뉘어지는 메모리셀 어레이를 포함하며, 동일한 로우 어드레스를 가지는 워드라인들 중 소정의 칼럼 블락 선택 어드레스에 응답하여 선택된 칼럼 블락의 워드라인만 활성화되는 부분 활성화 구조를 가지는 반도체 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 다른 일면에 따른 반도체 메모리 장치의 동작 방법은 (a) 액티브 명령 인가시 입력되는 로우 어드레스(이하 제1 로우 어드레스라 함)에 응답하여 상기 선택된 칼럼 블락의 해당 워드라인을 활성화하는 단계; (b) 칼럼 어드레스에 응답하여 상기 선택된 칼럼 블락에서 데이터가 입출력될 칼럼 라인을 선택하는 단계; (c) 상기 제1 로우 어드레스와 이전에 입력된 로우 어드레스(이하 제2 로우 어드레스라 함)를 비교하는 단계; (d) 상기 (c) 단계의 비교 결과, 상기 제1 및 제2 로우 어드레스가 다르면 상기 액티브 명령 인가 후 소정 시간 후에 상기 활성화된 워드라인을 자동으로 비활성화하는 단계; 및 (e) 상기 (c)단계의 비교 결과, 상기 제1 및 제2 로우 어드레스가 같으면 상기 활성화된 워드라인을 활성화 상태로 유지시키는 단계를 구비한다.
본 발명에 의하면, 부분 활성화 구조를 가지는 반도체 메모리 장치에서 페이지 모드의 구현이 가능하다. 따라서, 동일한 로우 어드레스를 가지는 메모리셀들에 대한 데이터의 입출력 속도가 빨라진다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다. 이를 참조하면, 반도체 메모리 장치는 메모리셀 어레이(100), 메모리셀 어레이(100)로/로부터 데이터를 입/출력하기 위한 주변회로들(110~196), 로우(X) 어드레스 비교기(200) 및 명령어 쉬프터(300)를 구비한다. 메모리셀 어레이(100)는 로우와 칼럼의 매트릭스 형태로 배열된 다수의 메모리셀들을 포함한다. 메모리셀 어레이(100)는 도 2와 관련하여 뒤에서 상세히 설명하겠지만, 부분 활성화가 가능하도록 둘 이상의 칼럼 블락으로 나뉘어진다.
외부로부터 입력되는 신호 및 외부로 출력되는 신호는 버퍼를 거쳐 입/출력된다. 클럭 신호(CK, /CK)는 DLL(Delay-Locked Loop) 및 클럭 버퍼(110)를 거쳐 내부의 각 블락들로 전달된다.
명령어 디코더(120)는 외부의 명령어 신호들(/CS, FN)을 수신하고, 이를 디코딩하여 액티브 명령, 독출 명령(/RD), 기입 명령(/WR) 등의 명령어들을 발생한다. 명령어 디코더(120)에서 발생되는 명령어들은 명령어 쉬프터(300)를 거쳐 제어 신호 발생부(150)로 입력된다. 명령어 쉬프터(300)는 기입 명령(/WR)을 소정 클럭 싸이클만큼 쉬프트하는 역할을 한다. 명령어 쉬프터(300)의 상세한 구성 및 동작에 대해서는 후술한다.
제어 신호 발생부(150)는 크게 액티브 제어 신호 발생부(152), 프리차아지 제어 신호 발생부(154) 및 데이터 입/출력 제어 신호 발생부(156)를 포함하는데, 다른 메모리 장치 블락들로 적절한 제어 신호를 발생한다. 좀 더 구체적으로는 액티브 제어 신호 발생부(152)는 액티브 제어 회로(192)로 제어 신호를 출력하여 액티브 동작을 제어하고, 프리차아지 제어 신호 발생부(154)는 프리차아지 제어 회로(194)로 프리차아지 인에이블 신호(PRECH_EN)를 포함하는 제어 신호를 출력하여 프리차아지 동작을 제어하며, 데이터 입/출력 제어 신호 발생부(156)는 데이터 입/출력 제어 회로(196)로 제어 신호를 출력하여 데이터 입/출력 동작을 제어한다.
외부로부터 인가되는 어드레스 신호(A0~A14, BA0,BA1)는 어드레스 버퍼(130) 및 어드레스 래치(140)를 거쳐 로우 디코더(160) 및 칼럼 디코더(170)로 입력된다. 로우 디코더(160)는 워드라인 드라이버(미도시)를 포함하는데, 로우(X) 어드레스를 디코딩하여 메모리셀 어레이(100)의 해당 로우 라인(워드라인)을 선택하여 활성화한다. 칼럼 디코더는 칼럼(Y) 어드레스를 디코딩하여 메모리셀 어레이(100)의 칼럼 라인들 중 데이터가 입/출력될 칼럼 라인을 선택한다.
데이터 입출력핀(DQ[0:m])을 통해 입력되는 데이터는 DQ 버퍼(180)를 거쳐 메모리셀 어레이(100)에 저장된다. 메모리셀 어레이(100)에서 독출되는 데이터 역시 DQ 버퍼(180)를 거쳐 데이터 입출력핀(DQ[0:m])을 통해 외부로 출력된다.
한편, 외부로부터 입력되는 로우 어드레스 신호는 어드레스 버퍼(130)를 거쳐 로우 디코더(160)로 입력될 뿐만 아니라, 로우 어드레스 비교기(200)로도 입력된다. 로우 어드레스 비교기(200)는 입력되는 로우 어드레스(이하, 제1 로우 어드레스라 함)를 기 저장되어 있는 로우 어드레스(이하, 제2 로우 어드레스라 함)와 비교한다. 제1 로우 어드레스를 현재 입력되는 로우 어드레스라 할 때, 제2 로우 어드레스는 제1 로우 어드레스 입력 이전에 입력된 로우 어드레스이다.
로우 어드레스 비교기(200)는 제1 및 제2 로우 어드레스가 일치하면, 제1 로우 어드레스에 응답하여 활성화된 칼럼 블락의 해당 워드라인의 비활성화(프리차아지)를 보류 또는 차단하기 위한 페이지 모드 플래그(/PM_FLAG)를 발생한다. 로우 어드레스 비교기(200)에서 출력되는 페이지 모드 플래그(/PM_FLAG)가 소정의 로직 레벨이면, 프리차아지 중단/차단을 의미한다. 프리차아지 제어 회로(194)는 프리차아지 제어 신호 발생부(154)에서 출력되는 프리차아지 인에이블 신호(PRECH_EN) 뿐만 아니라 로우 어드레스 비교기(200)에서 출력되는 페이지 모드 플래그(/PM_FLAG)에 응답하여 프리차아지 동작의 수행 여부를 제어한다. 좀 더 구체적으로 설명하면, 활성화된 칼럼 블락이 프리차아지되기 이전에 다시 동일한 로우 어드레스가 입력되면 앞서 활성화된 칼럼 블락의 비활성화 시점이 다음 인가된 로우 어드레스를 기준으로 하는 비활성화 시점으로 연장되게 된다.
반면, 로우 어드레스 비교기(200)의 비교 결과 제1 및 제2 로우 어드레스가 다르면, 제2 로우 어드레스에 의해 활성화된 이전의 칼럼 블락은 데이터의 입/출력 후 소정 시간 후에 자동으로 프리차아지된다. 프리차아지 제어 회로(194)의 좀 더 상세한 구성 및 동작에 대해서는 후술한다.
반도체 메모리 장치가 상기와 같이 동작되도록 함으로써, 이전 액티브 명령(ACT)에 의한 프리차아지가 시작되기 전에 동일한 로우 어드레스의 입력으로 페이지 모드의 구현이 가능하게 된다. 즉, 동일한 로우 어드레스를 인가하면 선택된 칼럼 블락의 활성화 기간이 연장되므로, 동일한 로우 어드레스에 대하여 다수의 칼럼으로부터 순차적으로 데이터를 입출력할 수 있는 페이지 모드와 유사한 기능이 구현되는 것이다. 이 때, 연속적으로 입력되는 로우 어드레스가 동일하면, 칼럼 블락은 동일하여도 되고 달라도 무방하다. 따라서, 동일한 로우 어드레스를 가지는 전체 메모리셀 들에 대한 페이지 모드 동작이 가능하다.
도 2는 도 1에 도시된 부분 활성화가 가능한 메모리셀 어레이(100)의 구조를 좀 더 상세히 나타내는 도면이다. 이를 참조하면, 메모리셀 어레이(100)는 4개의 칼럼 블락(101, 102, 103, 104)으로 나뉘어진다.
로우 어드레스의 입력시 칼럼 블락 선택 어드레스가 동시에 입력된다. 칼럼 블락 선택 어드레스의 비트 수에 따라 칼럼 블락의 수는 변경될 수 있다. 여기서는, 칼럼 블락 선택 어드레스의 비트 수는 2개라고 가정된다. 따라서, 메모리셀 어레이(100)는 4개의 칼럼 블락들(101~104)로 나뉘어진다.
칼럼 블락별로 워드라인을 활성화하기 위하여 칼럼 블락들 각각에 서브 워드라인 드라이버(105, 106, 107, 108)가 구비된다. 따라서, 워드라인은 메모리셀 어레이(100)에 걸쳐 형성되는 글로벌 워드라인과 해당 칼럼 블락에만 형성되는 서브 워드라인으로 이루어지는 구조인 것이 바람직하다. 이러한 구조에서는, 로우 어드레스와 칼럼 블락 선택 어드레스가 입력되면, 글로벌 워드라인 드라이버(미도시)에 의해 입력된 로우 어드레스에 대응하는 글로벌 워드라인이 활성화되고, 서브 워드라인 드라이버(105~108)에 의해 입력된 칼럼 블락 선택 어드레스에 대응하는 칼럼 블락의 서브 워드라인만 활성화된다.
예를 들어, 칼럼 블락 선택 어드레스가 '00'이면 로우 어드레스에 해당하는전체 워드라인 중 제1 칼럼 블락(101)의 해당 워드라인(WL1)이, 칼럼 블락 선택 어드레스가 '01'이면 제2 칼럼 블락(102)의 해당 워드라인(WL2)이, 칼럼 블락 선택 어드레스가 '10'이면 제3 칼럼 블락(103)의 해당 워드라인(WL3)이, 그리고, 칼럼 블락 선택 어드레스가 '11'이면 제4 칼럼 블락(104)의 해당 워드라인(WL4)이 각각 활성화된다. 따라서, 동일한 로우 어드레스를 갖는 메모리 셀들 중에서 1/4만 활성화된다.
활성화된 칼럼 블락으로 데이터의 입/출력이 이루어진다. 그리고, 활성화된 칼럼 블락은 일정시간 후에 자동으로 비활성화, 즉 프리차아지된다.
도 3은 종래 기술에 따른 부분 활성화 구조를 가지는 반도체 메모리 장치의 동작 타이밍도이고, 도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 타이밍도이다. 이들을 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작을 종래 기술에 따른 반도체 메모리 장치의 동작과 비교하여 설명하면, 다음과 같다. 종래 기술에 따른 반도체 메모리 장치와 본 발명의 일 실시예에 따른 반도체 메모리 장치는 모두 도 2에 도시된 구조의 메모리셀 어레이를 가지며, 버스트 길이(burst length)는 4라고 가정한다. 그리고, 데이터의 독출 동작을 예로 들어 설명된다.
먼저 도 3을 참조하면, 클럭(CLK)에 동기되어 액티브 명령(ACT)과 함께 로우 어드레스(X)가 입력된다. 이 때, 칼럼 블락 선택 어드레스(CB1)도 입력된다. 칼럼 블락 선택 어드레스(CB1)에 따라 제1 칼럼 블락(101)이 선택되고, 제1 칼럼 블락 (101)내에서 입력된 로우 어드레스(X)에 대응하는 워드라인(WL1)이 활성화된다. 다음 클럭 싸이클(C2)에서 독출 명령(/RD)과 함께 칼럼 어드레스(Y)가 입력되면, 칼럼 어드레스에 대응하는 하나의 칼럼이 선택되어 상기 활성화된 워드라인(WL1)과 선택된 칼럼라인의 교차점에 있는 메모리셀로부터 데이터가 출력된다. 버스트 길이가 4이므로 한 번의 독출 명령(/RD)으로 4개의 데이터(DQ)가 연속적으로 출력된다.
액티브 명령(ACT)이 인가된 시점(C1)으로부터 약 세 클럭 싸이클 후에 로우 프리차아지가 자동으로 시작된다. 로우 프리차아지가 시작되면, 활성화되어 있던 워드라인(WL1)이 비활성화된다. 로우 프리차아지가 끝나는 시점의 클럭 싸이클(C6)에서 다음 로우 어드레스(X)가 칼럼 블락 선택 어드레스(CB2)와 함께 입력된다. 즉, 종래 기술에서는, 액티브 명령(ACT) 인가 후 소정 시간 후에 자동적으로 로우 프리차아지가 실행되기 때문에, 로우 프리차아지가 끝나는 시점에 비로소 다음 액티브 명령(ACT)이 인가될 수 있다. 액티브 명령(ACT)의 인가 시점으로부터 다음 액티브 명령(ACT)의 인가 시점까지를 tRC라 한다. 클럭 싸이클(C6)에서 입력된 로우 어드레스(X)와 칼럼 블락 선택 어드레스(CB2)에 응답하여 제2 칼럼 블락(102) 내의 해당 워드라인(WL2)이 활성화된다. 액티브 명령(ACT)이 인가된 지 세 클럭 사이클 후에 다시 로우 프리차아지가 자동으로 시작되므로, 다음 액티브 명령(ACT) 및 로우 어드레스(X)와 칼럼 블락 선택 어드레스(CB3)는 활성화된 워드라인(WL2)의 로우 프리차아지가 끝나는 시점의 클럭 싸이클(C11)에서 인가될 수 있다.
상술한 바와 같이 종래 기술에 따른 반도체 메모리 장치에서는 다음 로우 어드레스와 이전 로우 어드레스가 동일하더라도, tRC의 간격을 두고 다음 로우 어드레스가 입력되어야 한다. 따라서, 동일한 로우 어드레스를 가진 메모리셀을 연속적으로 억세스하는 경우 데이터 입출력 속도가 느리다.
도 4를 참조하면, 클럭(CLK)에 동기되어 액티브 명령(ACT)과 함께 로우 어드레스(X1)가 입력된다. 이 때, 칼럼 블락 선택 어드레스(CB1)도 입력된다. 본 실시예에서는 네 번의 액티브 명령(ACT)과 함께 입력되는 로우 어드레스(X1, X2, X3, X4)는 모두 동일하다고 가정한다.
입력된 칼럼 블락 선택 어드레스(CB1)에 따라 제1 칼럼 블락(도 2의 101)이 선택되고, 입력된 로우 어드레스(X1)에 대응하는 워드라인(WL1)이 활성화된다. 다음 클럭 싸이클(C2)에서 칼럼 어드레스(Y1)가 입력되면, 칼럼 어드레스(Y1)에 대응하는 하나의 칼럼이 선택되어 상기 활성화된 워드라인(WL1)과 선택된 칼럼라인의 교차점에 있는 메모리셀로부터 데이터가 출력된다. 여기서도, 버스트 길이가 4이므로 한 번의 독출 명령(/RD)으로 4개의 데이터(DQ)가 연속적으로 출력된다.
칼럼 어드레스(Y1)가 입력되고 난 후 다음 클럭 싸이클(C3)에서 로우 어드레스(X2)와 칼럼 블락 선택 어드레스(CB2)가 입력된다. 로우 어드레스(X2)와 칼럼 블락 선택 어드레스(CB2)에 응답하여 제2 칼럼 블락(도 2의 102)의 해당 워드라인(WL2)이 활성화된다. 입력되는 로우 어드레스(X2)는 어드레스 버퍼(130)를 거쳐 로우 어드레스 비교기(200)로 입력된다.
로우 어드레스 비교기(200)는 현재 입력되는 로우 어드레스(제1 어드레스)(X2)가 이전에 입력된 로우 어드레스(제2 어드레스)(X1)와 동일한지 비교한다. 여기서는 양 로우 어드레스(X1, X2)가 동일한 것으로 가정하였으므로, 로우 어드레스 비교기(200)는 이전에 활성화된 워드라인(WL1)에 대한 프리차아지를 차단하기 위한 로우레벨의 페이지 모드 플래그(/PM_FLAG)를 발생한다. 그러면, 워드라인(WL1)에 대한 프리차아지는 보류되고, 워드라인(WL1)은 활성화 상태를 유지한다. C4 클럭 싸이클에서 칼럼 어드레스(Y2)가 입력되면 이에 응답하여 4개의 데이터(DQ)가 연속적으로 출력된다.
C5 클럭 싸이클에서 세 번째 액티브 명령(ACT)과 함께 로우 어드레스(X3) 및 칼럼 선택 블락 어드레스(CB3)가 입력되면 상기 동작 과정과 유사한 동작이 이루어진다. 또한, C7 클럭 싸이클에서 네 번째 액티브 명령(ACT)과 함께 로우 어드레스(X4) 및 칼럼 선택 블락 어드레스(CB4)가 입력될 때에도 상기 동작 과정과 유사한 동작이 이루어진다.
C9 클럭 싸이클에서는 액티브 명령(ACT)이 인가되지 않는다. 따라서, 로우 어드레스 비교기(200)는 현재 로우 어드레스가 이전 로우 어드레스(X4)와 다르다고 판단하여, 하이레벨의 페이지 모드 플래그(/PM_FLAG)를 출력한다. 그러면, 도 1의 프리차아지 제어 회로(194)는 하이레벨의 페이지 모드 플래그(/PM_FLAG)에 응답하여 활성화되어 있는 워드라인들(WL1, WL2, WL3, WL4)을 프리차아지한다.
상술한 바와 같이, 본 발명에서는 이전에 입력된 로우 어드레스와 다음에 입력되는 로우 어드레스가 동일하면, 이전에 활성화된 워드라인을 활성화상태로 유지함으로써, 동일한 로우 어드레스에 대하여 칼럼 블락을 달리하여, 또는 동일한 칼럼 블락에서 연속적으로 데이터를 독출할 수 있다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 동작 타이밍도이다. 본 실시예에는 데이터의 기입 동작을 예로 들어 설명된다.
본 발명의 다른 일 실시예에 따른 반도체 메모리 장치는 기입 버퍼를 사용하여, 후지쯔에서 개발한 FCRAM의 기입 동작과 유사하게 동작한다. 좀 더 구체적으로 설명하면, 동일 뱅크에 대한 기입 명령이 들어오는 경우, 즉시 기입 동작이 이루어지는 것이 아니라, 다음 기입 명령이 들어온 후에 이전에 들어온 기입 명령을 실행한다. 즉, 기입 명령이 인가되면, 이 때 입력되는 어드레스와 데이터는 기입 버퍼에 일단 저장되었다가 동일 뱅크에 대한 다음 기입 명령이 들어오면 기입 버퍼에 저장되어 있는 어드레스에 해당하는 메모리셀에 기입 버퍼의 데이터를 기입하는 것이다. 따라서, 기입 명령과 함께 입력되는 로우 어드레스에 대응하는 워드라인도 즉시 활성화되지 않고, 다음 기입 명령 인가 후에 이루어지게 된다.
도 5를 참조하면, 클럭(CLK)에 동기되어 액티브 명령(ACT)과 함께 로우 어드레스(X1)가 입력된다. 도 5에서는, 로우 어드레스들(X2, X3, X4)은 상호 동일하고, X1, X5 와는 동일하지 않은 것으로 가정한다. 로우 어드레스(X1)가 입력될 때, 칼럼 블락 선택 어드레스(CB1)도 입력된다. 다음 클럭 싸이클(C2)에서 기입 명령(/WR)과 함께 칼럼 어드레스(Y1)가 입력되고, 칼럼 어드레스(Y1)의 입력 시점으로부터 3 클럭 싸이클 후에 4개의 데이터(D1)가 2클럭 싸이클 동안에 연속적으로 입력된다. 데이터(D1)와 어드레스는 기입 버퍼에 저장된다.
클럭 싸이클(C6)에서 액티브 명령(ACT)이 인가되고, 로우 어드레스(X2)와 칼럼 블락 선택 어드레스(CB2)가 입력된다. 입력되는 로우 어드레스(X2)는 어드레스 버퍼(130)를 거쳐 로우 어드레스 비교기(200)로 입력된다. 로우 어드레스 비교기(200)는 현재 입력되는 로우 어드레스(제1 어드레스)(X2)가 이전에 입력된 로우 어드레스(제2 어드레스)(X1)와 동일한지 비교한다. 여기서는 양 로우 어드레스(X1, X2)가 동일하지 않은 것으로 가정하였으므로, 로우 어드레스 비교기(200)는 하이레벨의 페이지 모드 플래그(/PM_FLAG)를 발생한다. 즉, 페이지 모드가 아니다.
다음 클럭 싸이클(C7)에서 기입 명령(/WR)과 함께 칼럼 어드레스(Y2)가 입력된다. 그러면, 기입 버퍼에 저장되어 있던, 로우 어드레스(X1)와 칼럼 블락 선택 어드레스(CB1)에 응답하여 제1 칼럼 블락(도 2의 101)의 해당 워드라인(WL1)이 활성화된다. 칼럼 어드레스(Y1)에 대응하는 하나의 칼럼이 선택되어 상기 활성화된 워드라인(WL1)과 선택된 칼럼라인의 교차점에 있는 메모리셀로 데이터(D1)가 입력된다. 그리고, 페이지 모드가 아니므로, 이전에 활성화된 워드라인(WL1)에 대한 프리차아지가 이루어진다.
칼럼 어드레스(Y2)가 입력된 다음 클럭 싸이클(C8)에서 다시 액티브 명령(ACT)이 인가되고, 로우 어드레스(X3)와 칼럼 블락 선택 어드레스(CB3)가 입력된다. 로우 어드레스 비교기(200)는 현재 입력되는 로우 어드레스(X3)가 이전에 입력된 로우 어드레스(X2)와 동일한지 비교한다. 여기서는 양 로우 어드레스(X2, X3)가 동일한 것으로 가정하였으므로, 로우 어드레스 비교기(200)는 페이지 모드임을 나타내는 로우 레벨의 페이지 모드 플래그(/PM_FLAG)를 발생한다.
그리고, 다음 클럭 싸이클(C9)에서 기입 명령(/WR)과 함께 칼럼 어드레스(Y3)가 입력된다. 그러면, 기입 버퍼에 저장되어 있던 로우 어드레스(X2)와 칼럼 블락 선택 어드레스(CB2)에 응답하여 제2 칼럼 블락(도 2의 102)의 해당 워드라인(WL2)이 활성화되어야 하는데, 이전에 활성화된 워드라인(WL1)에 대한 동작을 충분히 보장하기 위하여 워드라인(WL2)에 대한 활성화는 소정의 제1 지연 시간(TD1)만큼 지연되게 된다. 페이지 모드로 동작하는 경우에는 액티브 명령 인가 간격이 정상 모드(비페이지 모드)에 비하여 작아지게 되므로, 이전에 활성화된 워드라인(WL1)에 대한 동작을 보장하기 위해 다음 워드라인(WL2)에 대한 활성화가 지연되는 것이다.
즉, 원칙적으로는 칼럼 어드레스(Y3)가 입력된 후(C9) 워드라인(WL2)의 활성화가 이루어져야 하지만, 그럴 경우, 워드라인(WL1)에 대한 충분한 동작 시간이 보장되지 않으므로, 본 실시예에서는, 워드라인(WL2)의 활성화가 3 클럭 싸이클 정도 지연된다. 워드라인(WL2)의 활성화와 함께, 칼럼 어드레스(Y2)에 대응하는 하나의 칼럼이 선택되어 상기 활성화된 워드라인(WL2)과 선택된 칼럼라인의 교차점에 있는 메모리셀로 데이터(D2)가 입력된다.
워드라인(WL2)의 활성화가 지연되므로, 워드라인(WL2)의 비활성화 여부를 결정하는 신호인 페이지 모드 플래그(/PM_FLAG) 역시 지연되어 발생되어야 한다. 바람직하기로는, 기입 동작 모드에서는 프리차아지 제어 회로(도 1의 194)는 페이지 모드 플래그(/PM_FLAG)를 소정 클럭 싸이클(제2 지연시간)만큼 지연시킨 지연 페이지 모드 플래그(/D_PM)에 응답하여 워드라인의 프리차아지를 제어한다. 따라서, 워드라인(WL2)에 대한 프리차아지는 보류되고, 워드라인(WL2)은 활성화 상태를 유지한다.
C10 클럭 싸이클에서 액티브 명령(ACT)과 함께 로우 어드레스(X4) 및 칼럼 선택 블락 어드레스(CB4)가 입력되면, 로우 어드레스(X4)가 이전 로우 어드레스(X3)와 동일하므로, 상기 동작 과정과 유사한 동작이 이루어진다.
C12 클럭 싸이클에서는 액티브 명령(ACT)이 인가되지 않는다. 따라서, 로우 어드레스 비교기(200)는 현재 로우 어드레스가 이전 로우 어드레스(X4)와 다르다고 판단하여, 하이레벨의 페이지 모드 플래그(/PM_FLAG)를 출력한다. 그러면, 도 1의 프리차아지 제어 회로(194)는 하이레벨의 페이지 모드 플래그(/PM_FLAG)에 응답하여 활성화되어 있는 워드라인들(WL2, WL3, WL4)을 프리차아지한다.
상술한 바와 같이, 본 발명의 다른 일 실시예에서는 기입 동작이 다음 기입 명령이 인가된 후에 이루어진다. 따라서, 페이지 모드로 동작시에는 이전에 활성화된 워드라인에 대한 동작 시간을 보장하기 위하여 다음 워드라인의 활성화 시점을 제1 지연 시간 만큼 지연한다. 워드라인 활성화 시점이 지연되므로, 이에 따라, 워드라인의 프리차아지를 차단/보류하기 위한 신호의 발생 시점도 지연시킨다.
따라서, 본 발명에 의하면, 페이지 모드에서 데이터의 기입이 가능한다. 즉, 이전에 입력된 로우 어드레스와 다음에 입력되는 로우 어드레스가 동일하면, 이전에 활성화된 워드라인을 활성화상태로 유지함으로써, 동일한 로우 어드레스에 대하여 칼럼 블락을 달리하여, 또는 동일한 칼럼 블락에서 연속적으로 데이터를 기입할 수 있다.
도 6은 도 1에 도시된 명령어 쉬프터(300)의 일 구현예를 나타내는 회로도이다. 이를 참조하면, 명령어 쉬프터(300)는 클럭 쉬프터(310), 노아 게이트들(321, 322, 323) 및 인버터들(331, 332, 333)을 포함한다. 명령어 쉬프터(300)로 입력되는 페이지 모드 플래그(/PM_FLAG), 기입 명령(/WR) 및 독출 명령(/RD)은 모두 로우레벨로 활성화되는 신호인 것으로 가정한다.
노아 게이트(321)는 기입 명령(/WR)과 페이지 모드 플래그(/PM_FLAG)를 수신하여 부정 논리합한다. 노아 게이트(322)는 기입 명령(/WR)의 반전 신호와 페이지 모드 플래그(/PM_FLAG)를 수신하여 부정 논리합한다. 클럭 쉬프터(310)는 노아 게이트(321)의 출력 신호를 제1 지연 시간만큼 지연한다. 노아 게이트(323)와 인버터(333)는 클럭 쉬프터(310)의 출력과, 노아 게이트(322)의 출력과 독출 명령(/RD)의 반전 신호를 논리합하여 지연 명령(S_CMD)으로서 출력한다.
도 6에 도시된 명령어 쉬프터(300)에 의하면, 페이지 모드 플래그(/PM_FLAG)가 로우레벨이면, 기입 명령(/WR)은 클럭 쉬프터(310)에서 제1 지연 시간만큼 지연된다. 그리고, 페이지 모드 플래그(/PM_FLAG)가 하이레벨이면, 기입 명령(/WR)은 지연되지 않는다. 반면, 독출 명령(/RD)은 페이지 모드 플래그(/PM_FLAG)에 상관없이 지연되지 않는다.
도 7 및 도 8은 도 1에 도시된 로우 어드레스 비교기(200)와, 프리차아지 제어 회로(194)의 일 구현예를 각각 나타내는 회로도이다.
도 7을 참조하면, 로우 어드레스 비교기(200)는 세 개의 스위치들(211, 212, 213), 두 개의 래치 소자(221, 222) 및 비교기(230)를 포함한다.
제1 내지 제3 스위치(211~213)는 각각 전송 게이트와 인버터로 구성되는데, 클럭/액티브 신호(CLK+ACT CMD)에 응답하여 온(on)/오프(off)된다. 클럭/액티브 신호(CLK+ACT CMD)는 클럭(CLK)과 액티브 명령(ACT)에 응답하여 발생되는 신호이다.
제1 및 제3 스위치(211,213)는 클럭/액티브 신호(CLK+ACT CMD)의 제1 로직 레벨(여기서는 하이레벨)에 응답하여 온되고, 제2 스위치(212)는 클럭/액티브 신호(CLK+ACT CMD)의 제2 로직 레벨(여기서는 로우레벨)에 응답하여 온된다. 제1 및 제2 래치(221,222)는 각각 두 개의 인버터로 구성된다.
어드레스 버퍼(130)를 거쳐 입력되는 로우 어드레스(XADDR)는 비교기(230)의 일 단자로 입력된다. 이와 동시에, 클럭/액티브 신호(CLK+ACT CMD)가 하이레벨이면 제1 스위치(211)가 온되므로, 로우 어드레스(XADDR)는 제1 래치(221)로 입력된다. 제1 래치(221)에 입력된 로우 어드레스는 클럭/액티브 신호(CLK+ACT CMD)가 로우레벨일 때 제2 래치(222)로 입력된다. 제2 래치(222)에 입력된 로우 어드레스 신호는 클럭/액티브 신호(CLK+ACT CMD)가 하이레벨일 때 비교기(230)의 다른 단자로 입력된다. 비교기의 일 단자로 직접 입력되는 로우 어드레스를 제1 로우 어드레스(XADDR1)라고 하고, 래치들(221, 222)을 거쳐 비교기(230)의 다른 단자로 입력되는 로우 어드레스를 제2 로우 어드레스(XADDR2)라 한다. 상술한 바와 같이, 제1 로우 어드레스(XADDR1)가 현재 입력되는 로우 어드레스라면, 제2 로우 어드레스(XADDR2)는 이전에 입력된 로우 어드레스이다.
비교기(230)는 제1 로우 어드레스(XADDR1)와 제2 로우 어드레스(XADDR2)를 비교하여 양 신호가 일치하면 로우 레벨의 페이지 모드 플래그(/PM_FLAG)를 양 신호가 일치하지 않으면 하이레벨의 페이지 모드 플래그(/PM_FLAG)를 출력한다.
도 8을 참조하면, 프리차아지 제어 회로(194)는 노아 게이트들(411, 412), 인버터들(421, 422), 낸드 게이트(431), 클럭 쉬프터(310) 및 프리차아지 제어부(440)를 포함한다.
노아 게이트(411)와 인버터(421)는 페이지 모드 플래그(/PM_FLAG)와 기입 명령(/WR)을 논리합한다. 클럭 쉬프터(310)는 페이지 모드 플래그(/PM_FLAG)와 기입 명령(/WR)의 논리합 신호를 제2 지연시간만큼 쉬프트한다. 노아 게이트(412)와 인버터(422)는 페이지 모드 플래그(/PM_FLAG)와 독출 명령(/RD)을 논리합한다. 페이지 모드 플래그(/PM_FLAG)와 독출 명령(/RD)의 논리합 신호는 페이지 모드 플래그(/PM_FLAG)와 기입 명령(/WR)의 논리합 신호와 달리, 클럭 쉬프터(310)를 거치지 않고 낸드 게이트(431)로 입력된다. 따라서, 로우 레벨로 활성화된 페이지 모드 플래그(/PM_FLAG)는 기입 동작시에는 제2 지연시간만큼 쉬프트된다. 반면, 독출 동작시에는 페이지 모드 플래그(/PM_FLAG)는 쉬프트되지 않는다.
낸드 게이트(431)는 클럭 쉬프터(310)의 출력 신호, 인버터(422)의 출력 신호 및 프리차아지 인에이블 신호(PRECH_EN)를 부정 논리곱하여 프리차아지 제어 신호(/PRECH_CS)를 출력한다. 프리차아지 인에이블 신호(PRECH_EN)는 액티브 명령(ACT)의 인가 후 소정시간 후에 자동으로 하이레벨로 인에이블되는 신호이다. 그러나, 페이지 모드 플래그(/PM_FLAG)가 로우레벨로 인에이블되는 페이지 모드에서는 제 6도에 도시된 바와 같이, 지연 명령(S_CMD)이 지연됨으로 상기 프리차아지 신호(PRECH_EN)도 또한, 상기 제1 지연시간만큼 지연되어 출력된다. 참고로, 종래의 반도체 메모리 장치에서는 프리차아지 인에이블 신호(PRECH_EN)가 인에이블되면, 무조건 프리차아지가 이루어졌다.
프리차아지 제어 신호(/PRECH_CS)는 프리차아지 제어부(440)로 입력된다. 프리차아지 제어부(440)는 로우레벨의 프라차이지 제어 신호(/PRECH_CS)에 응답하여 프라차아지를 수행한다.
도 9는 도 7 및 도 8에 도시된 회로의 동작 파형도이다. 이를 참조하여, 도 7 및 도 8에 도시된 로우 어드레스 비교기(200) 및 프리차아지 제어 회로(194)의 동작을 설명하면, 다음과 같다.
매 홀수 번째 클럭 싸이클(C1, C3, C5, C7, C9)에서 액티브 명령(ACT)이 활성화된다고 가정하자. 아울러 처음 세 번의 액티브 명령(ACT)과 함께 '0000'의 로우 어드레스(XADDR)가, 마지막 두 번의 액티브 명령(ACT)과 함께 'FFFF'의 로우 어드레스(XADDR)가 입력된다고 가정하자.
클럭(CLK) 및 액티브 명령(ACT)에 응답하여 클럭/액티브 신호(CLK+ACT CMD)가 소정시간 하이레벨로 된다. 따라서, 클럭/액티브 신호(CLK+ACT CMD) 역시 2 클럭 싸이클 주기로 하이레벨이 된다. 액티브 명령(ACT)이 활성화됨과 동시에 로우 어드레스 신호(XADDR)가 입력된다. 비교기(230)의 일 단자로 직접 입력되는 제1 로우 어드레스(XADDR1)는 외부로부터 입력되는 로우 어드레스(XADDR)와 항상 동일하다. 물론, 로우 어드레스(XADDR)가 비교기의 일 단자로 입력되기까지 약간의 지연이 발생할 수는 있다.
첫 번째 액티브 명령(ACT)과 함께 '0000'의 제1 로우 어드레스(XADDR1)가 비교기(230)의 일 단자로 입력된다. 첫 번째 액티브 명령(ACT)에 응답하여 클럭/액티브 신호(CLK+ACT CMD)가 하이레벨이 되면(H1 구간), 제1 및 제3 스위치(211, 213)가 온(on)된다. 따라서, 제2 래치(222)에 있던 신호(XXXX)가 제2 로우 어드레스(XADDR2)로서 비교기(230)의 다른 단자로 입력된다. 이 때 제2 래치(222)에 있던 신호는 소정의 초기 신호(XXXX)이다. 이와 동시에 '0000'의 제1 로우 어드레스(XADDR1)가 제1 래치(221)로 입력된다.
클럭/액티브 신호(CLK+ACT CMD)가 로우레벨이 되면(L1 구간), 제1 및 제3 스위치(211, 213)는 오프되고 제2 스위치(212)가 온(on)된다. 따라서, 제1 래치에 있던 신호(0000)가 제2 래치(222)로 입력된다.
C3 클럭 싸이클에서 두 번째 액티브 명령(ACT)과 '0000'의 로우 어드레스(XADDR)가 입력된다. 이에 응답하여, 클럭/액티브 신호(CLK+ACT CMD)가 다시 하이레벨이 되면(H2 구간), 제1 및 제3 스위치(211, 213)가 온(on)된다. 따라서, 제2 래치에 있던 신호(0000)가 제2 로우 어드레스 신호(XADDR2)로서 비교기(230)로 입력된다.
이 때, 제1 로우 어드레스(XADDR1)와 제2 로우 어드레스(XADDR2)는 '0000'으로서 동일하므로, 비교기(230)는 로우 레벨의 페이지 모드 플래그(/PM_FLAG)를 출력한다.
클럭/액티브 신호(CLK+ACT CMD)가 다시 로우레벨이 되면(L2 구간), 제2 스위치가 온(on)되어, 제1 래치에 있던 신호(0000)가 제2 래치(222)로 입력된다.
결국, 제1 내지 제3 스위치(211~213) 및 제1 내지 제2 래치(221, 222)는 이전 액티브 명령(ACT)시 입력된 로우 어드레스를 저장하였다가 다음 액티브 명령(ACT)이 인가되는 시점 무렵에 비교기(230)로 제공하는 역할을 한다. 따라서, 비교기(230)는 이전 액티브 명령(ACT)시 입력된 로우 어드레스(제2 로우 어드레스)와 다음 액티브 명령(ACT)시 입력된 로우 어드레스(제1 로우 어드레스)를 비교하는 역할을 한다.
따라서, 두 번째 로우 어드레스(0000)와 그 이전(첫 번째) 로우 어드레스(0000)가 일치하므로, 페이지 모드 플래그(/PM_FLAG)는 로우 레벨이 되고, 세 번째 로우 어드레스(0000)와 그 이전(두 번째) 로우 어드레스(0000) 역시 일치하므로, 페이지 모드 플래그(/PM_FLAG)는 계속 로우 레벨로 유지된다. 네 번째 로우 어드레스(FFFF)와 그 이전(세 번째) 로우 어드레스(0000)는 일치하지 않으므로, 페이지 모드 플래그(/PM_FLAG)는 하이레벨이 되고, 다섯 번째 로우 어드레스(FFFF)와 그 이전(네 번째) 로우 어드레스(FFFF)는 다시 일치하므로, 페이지 모드 플래그(/PM_FLAG)는 다시 로우레벨이 된다.
한편, 프리차아지 인에이블 신호(PRECH_EN)는 액티브 명령(ACT) 인가 후 3 클럭 싸이클 정도 후에 소정 시간 하이레벨로 인에이블된다. 따라서, 첫 번째 내지 세 번째 액티브 명령(ACT)에 응답하여 세 차례 프리차아지 인에이블 신호(PRECH_EN)가 하이레벨로 인에이블된다. 그러나, 첫 번째 및 두 번째 프리차아지 인에이블 신호(PRECH_EN)가 하이레벨로 인에이블될 때 페이지 모드 플래그(/PM_FLAG)가 로우레벨이므로, 프리차아지 제어 신호(/PRECH_CS)는 하이레벨이 되어 프리차아지 제어 회로(320)는 프라차아지 수행을 차단한다.
세 번째 프리차아지 인에이블 신호(PRECH_EN)가 하이레벨로 인에이블될 때는 페이지 모드 플래그(/PM_FLAG)가 하이레벨이므로, 프리차아지 제어 신호(/PRECH_CS)는 로우레벨이 되어 프리차아지 제어 회로(320)는 프라차아지를 인에이블한다.
상술한 바와 같이, 본 발명에서는 이전 로우 어드레스와 다음 로우 어드레스를 비교하여 일치하면 프리차아지를 차단시킴으로써, 동일한 로우 어드레스를 가지는 메모리셀들에 대한 데이터의 입출력 동작을 빠르게 수행할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어, 본 실시예에서는 페이지 모드 플래그가 로우 레벨일 때 프리차아지가 보류되는 것으로 기술하였듯이, 소정 신호들의 활성레벨을 하이레벨 또는 로우레벨로 정하여 설명하였다. 그러나, 신호의 활성레벨은 달리 결정될 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 부분 활성화 구조를 가지는 반도체 메모리 장치에서도 페이지 모드의 구현이 가능하다. 따라서, 동일한 로우 어드레스를 가지는 메모리셀들에 대한 데이터의 입출력 속도가 빨라진다. 그러므로, 반도체 메모리 장치의 동작 속도가 향상되는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 부분 활성화가 가능한 메모리셀 어레이의 구조를 좀 더 상세히 나타내는 도면이다.
도 3은 종래 기술에 따른 부분 활성화 구조를 가지는 반도체 메모리 장치의 동작 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 타이밍도이다.
도 5는 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치의 동작 타이밍도이다.
도 6은 도 1에 도시된 명령어 쉬프터의 일 구현예를 나타내는 회로도이다.
도 7 및 도 8은 도 1에 도시된 로우 어드레스 비교기와, 프리차아지 제어 회로의 일 구현예를 각각 나타내는 회로도이다.
도 9는 도 7 및 도 8에 도시된 회로의 동작 타이밍도이다.

Claims (30)

  1. 다수의 칼럼 블락들로 나뉘어지는 메모리셀 어레이를 포함하며, 로우 어드레스와 함께 입력되는 칼럼 블락 선택 어드레스에 응답하여 상기 다수의 칼럼 블락 들 중 하나의 칼럼 블락을 선택하고 상기 선택된 칼럼 블락에서 상기 로우 어드레스에 해당하는 워드라인을 활성화하는 반도체 메모리 장치에서,
    입력되는 로우 어드레스(이하 제1 로우 어드레스라 함)와 이전에 입력된 로우 어드레스(이하, 제2 로우 어드레스라 함)를 비교하는 로우 어드레스 비교기; 및
    상기 제1 로우 어드레스 및 상기 제2 로우 어드레스가 일치하면, 상기 제2 로우 어드레스에 응답하여 활성화된 워드라인의 프리차아지를 보류하는 프리차아지 제어 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 로우 어드레스 비교기는 상기 제1 로우 어드레스와 상기 제2 로우 어드레스가 일치하면 프리차아지 중단 신호를 발생하며,
    상기 프리차아지 회로는 상기 프리차아지 중단 신호에 응답하여 상기 프리차아지를 보류하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 로우 어드레스 비교기는
    상기 제1 로우 어드레스를 수신하여 저장한 후, 다음 제1 로우 어드레스가 입력될 때 상기 저장된 신호를 상기 제2 로우 어드레스로서 제공하는 저장 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 저장 수단은 제1 및 제2 래치들을 포함하고,
    상기 저장 수단은 소정의 클럭/액티브 신호의 제1 로직 레벨에 응답하여 상기 제1 로우 어드레스를 상기 제1 래치로 입력하고, 상기 클럭/액티브 신호의 제2 로직 레벨에 응답하여 상기 제1 래치의 신호를 상기 제2 래치로 입력하며, 상기 클럭/액티브 신호의 상기 제1 로직 레벨에 응답하여 상기 제2 래치의 신호를 상기 제2 로우 어드레스로 제공하며,
    상기 클럭/액티브 신호는 클럭 신호 및 액티브 명령에 응답하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 다수의 칼럼 블락들로 나뉘어지는 메모리셀 어레이를 포함하며, 동일한 로우 어드레스를 가지는 워드라인들 중 소정의 칼럼 블락 선택 어드레스에 응답하여 선택된 칼럼 블락의 워드라인만 활성화되는 부분 활성화 구조를 가지는 반도체 메모리 장치에서,
    액티브 명령 인가시 입력되는 제1 로우 어드레스에 응답하여 상기 선택된 칼럼 블락의 해당 워드라인을 활성화하는 로우 디코더 및 워드라인 드라이버;
    칼럼 어드레스에 응답하여 상기 선택된 칼럼 블락에서 데이터가 입출력될 칼럼 라인을 선택하는 칼럼 디코더; 및
    상기 제1 로우 어드레스와 상기 제1 로우 어드레스의 입력 이전에 입력된 제2 로우 어드레스를 비교하여, 상기 양 신호가 다르면 상기 제2 로우 어드레스에 대응하여 활성화된 워드라인을 자동으로 비활성화하고 상기 양 신호가 같으면 상기 제2 로우 어드레스에 대응하여 활성화된 워드라인을 활성화 상태로 유지시키는 프리차아지 회로를 구비하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 프리차아지 회로는
    상기 제1 로우 어드레스와 상기 제2 로우 어드레스를 비교하여 소정의 페이지 모드 플래그를 발생하는 로우 어드레스 비교기; 및
    상기 페이지 모드 플래그와 소정의 프리차아지 인에이블 신호에 응답하여 상기 반도체 메모리 장치의 프리차아지 동작을 제어하는 프리차아지 제어 회로를 포함하며,
    상기 프리차아지 인에이블 신호는 상기 액티브 명령 인가 후 상기 소정 시간 후에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 반도체 메모리 장치는
    상기 페이지 모드 플래그에 응답하여 기입 명령을 소정의 제1 지연시간만큼 쉬프트하는 명령어 쉬프터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 프리차아지 제어 회로는
    상기 반도체 메모리 장치의 기입 동작 모드에서는, 상기 페이지 모드 플래그를 소정의 제2 지연시간만큼 지연시킨 신호에 응답하여 상기 반도체 메모리 장치의 프리차아지 동작을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 6 항에 있어서, 상기 제1 로우 어드레스 신호는
    상기 제2 로우 어드레스와 동시에 인가되는 액티브 명령에 응답하여 상기 프리차아지 인에이블 신호가 활성화되기 전에 인가되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 6 항에 있어서, 상기 로우 어드레스 비교기는
    상기 제1 로우 어드레스를 수신하여 저장한 후, 다음 제1 로우 어드레스가 입력될 때 상기 저장된 신호를 상기 제2 로우 어드레스로서 제공하는 저장 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 저장 수단은 제1 및 제2 래치들을 포함하고,
    상기 저장 수단은 소정의 클럭/액티브 신호의 제1 로직 레벨에 응답하여 상기 제1 로우 어드레스를 상기 제1 래치로 입력하고, 상기 클럭/액티브 신호의 제2 로직 레벨에 응답하여 상기 제1 래치의 신호를 상기 제2 래치로 입력하며, 상기 클럭/액티브 신호의 상기 제1 로직 레벨에 응답하여 상기 제2 래치의 신호를 상기 제2 로우 어드레스로 제공하며,
    상기 클럭/액티브 신호는 클럭 신호 및 상기 액티브 명령에 응답하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 둘 이상의 칼럼 블락으로 나뉘어지는 메모리셀 어레이로서, 상기 칼럼 블락은 칼럼 블락 선택 어드레스에 응답하여 선택되는 상기 메모리셀 어레이;
    로우 어드레스에 응답하여 상기 선택된 칼럼 블락 내의 해당 워드 라인을 활성화하는 로우 디코더 및 워드라인 드라이버;
    칼럼 어드레스에 응답하여 상기 선택된 칼럼 블락 내에서 데이터가 입/출력될 칼럼 라인을 선택하는 칼럼 디코더;
    제1 로우 어드레스를 수신하여 이전에 입력된 제2 로우 어드레스와 비교하는 로우 어드레스 비교기; 및
    액티브 명령 인가 후 소정 시간 후에 상기 활성화된 워드라인을 자동으로 프리차아지하는 프리차아지 회로를 구비하며,
    상기 프리차아지 회로는 상기 로우 어드레스 비교기의 비교결과 상기 제1 및 제2 로우 어드레스가 동일하면 상기 제 2 로우 어드레스에 대응하여 활성화된 워드라인의 프리차아지를 차단하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 칼럼 블락 선택 어드레스는
    상기 로우 어드레스와 동시에 외부로부터 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 칼럼 블락 선택 어드레스는
    상기 칼럼 어드레스의 일부인 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서,
    상기 로우 어드레스 비교기는 상기 제1 및 제2 로우 어드레스가 일치하면, 페이지 모드 플래그 신호를 인에이블시키고,
    상기 반도체 메모리 장치는 상기 페이지 모드 플래그 신호에 응답하여 기입 명령을 소정의 제1 지연시간만큼 쉬프트하는 명령어 쉬프터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제12항에 있어서,
    상기 로우 어드레스 비교기는 소정의 클럭/액티브 신호에 응답하여 상기 제1 로우 어드레스를 수신하여 저장한 후, 상기 제2 로우 어드레스로 제공하는 저장 수단을 포함하며,
    상기 클럭/액티브 신호는 클럭 신호 및 액티브 명령에 응답하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 저장 수단은 제1 및 제2 래치들을 포함하며,
    상기 저장 수단은 상기 클럭/액티브 신호의 제1 로직 레벨에 응답하여 상기 제1 로우 어드레스를 상기 제1 래치로 입력하고, 상기 클럭/액티브 신호의 제2 로직 레벨에 응답하여 상기 제1 래치의 신호를 상기 제2 래치로 입력하며, 상기 클럭/액티브 신호의 상기 제1 로직 레벨에 응답하여 상기 제2 래치의 신호를 상기 제2 로우 어드레스로 입력하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 다수의 칼럼 블락들로 나뉘어지는 메모리셀 어레이를 포함하며, 로우 어드레스와 함께 입력되는 칼럼 블락 선택 어드레스에 응답하여 상기 다수의 칼럼 블락들 중 하나의 칼럼 블락을 선택하고 상기 선택된 칼럼 블락에서 상기 로우 어드레스에 해당하는 워드라인을 활성화하는 반도체 메모리 장치의 동작 방법에 있어서,
    (a) 입력되는 제1 로우 어드레스와 이전에 입력된 제2 로우 어드레스를 비교하는 단계; 및
    (b) 상기 제1 로우 어드레스 및 상기 제2 로우 어드레스가 일치하면, 상기 제2 로우 어드레스에 대응하여 활성화된 워드라인의 프리차아지를 보류하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  19. 제18항에 있어서, 상기 (b) 단계는
    상기 제1 로우 어드레스와 상기 제2 로우 어드레스가 일치하면 프리차아지 중단 신호를 발생하는 단계를 포함하며,
    프리차아지 회로가 상기 프리차아지 중단 신호에 응답하여 상기 프리차아지를 차단하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  20. 제18항에 있어서, 상기 (a) 단계는
    상기 제1 로우 어드레스를 저장수단에 저장하는 단계; 및
    다음 제1 로우 어드레스가 입력될 때 상기 저장 수단에 저장된 신호를 상기 제2 로우 어드레스로 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  21. 제17항에 있어서, 상기 (a) 단계는
    소정의 클럭/액티브 신호의 제1 로직 레벨에 응답하여 상기 제1 로우 어드레스를 제1 래치로 입력하는 단계;
    상기 클럭/액티브 신호의 제2 로직 레벨에 응답하여 상기 제1 래치의 신호를 제2 래치로 입력하는 단계; 및
    상기 클럭/액티브 신호의 상기 제1 로직 레벨에 응답하여 상기 제2 래치의 신호를 상기 제2 로우 어드레스로 제공하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  22. 둘 이상의 칼럼 블락들로 나뉘어지는 메모리셀 어레이를 포함하며, 동일한 로우 어드레스를 가지는 워드라인들 중 소정의 칼럼 블락 선택 어드레스에 응답하여 선택된 칼럼 블락의 워드라인만 활성화되는 부분 활성화 구조를 가지는 반도체 메모리 장치의 동작 방법에 있어서,
    (a) 제1 로우 어드레스에 응답하여 상기 선택된 칼럼 블락의 해당 워드라인을 활성화하는 단계;
    (b) 칼럼 어드레스에 응답하여 상기 선택된 칼럼 블락에서 데이터가 입출력될 칼럼 라인을 선택하는 단계;
    (c) 상기 제1 로우 어드레스와 이전에 입력된 로우 어드레스(이하 제2 로우 어드레스라 함)를 비교하는 단계;
    (d) 상기 (c) 단계의 비교 결과, 상기 제1 및 제2 로우 어드레스가 다르면 상기 제 2 로우 어드레스에 대응하여 활성화된 워드라인을 자동으로 비활성화하는 단계; 및
    (e) 상기 (c)단계의 비교 결과, 상기 제1 및 제2 로우 어드레스가 같으면 상기 제 2 로우 어드레스에 대응하여 활성화된 워드라인을 활성화 상태로 유지시키는 단계를 구비하는 반도체 메모리 장치의 동작 방법.
  23. 제 22 항에 있어서,
    상기 (c) 단계는 로우 어드레스 비교기에서 수행되며,
    상기 로우 어드레스 비교기는 상기 제1 로우 어드레스와 상기 제2 로우 어드레스가 일치하지 않으면 제1 로직 레벨의 페이지 모드 플래그를, 상기 제1 로우 어드레스와 상기 제2 로우 어드레스가 일치하면 제2 로직 레벨의 페이지 모드 플래그를 발생하는 것을 특징으로 반도체 메모리 장치의 동작 방법.
  24. 제 23 항에 있어서,
    상기 (d) 및 상기 (e) 단계는 프리차아지 회로에서 수행되며,
    상기 프리차아지 회로는 상기 제1 로직 레벨의 페이지 모드 플래그에 응답하여 상기 (d) 단계를 수행하고, 상기 제2 로직 레벨의 페이지 모드 플래그에 응답하여 상기 (e) 단계를 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  25. 제23항에 있어서, 상기 반도체 메모리 장치의 동작 방법은
    상기 페이지 모드 플래그에 응답하여 기입 명령을 소정의 제1 지연시간 만큼 쉬프트하는 단계; 및
    기입 모드에서는 상기 페이지 모드 플래그를 소정의 제2 지연시간 만큼 쉬프트하여 지연 페이지 모드 플래그를 발생하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  26. 제 25 항에 있어서,
    상기 (d) 및 상기 (e) 단계는 프리차아지 회로에서 수행되며,
    상기 프리차아지 회로는 상기 제1 로직 레벨의 지연 페이지 모드 플래그에 응답하여 상기 (d) 단계를 수행하고, 상기 제2 로직 레벨의 지연 페이지 모드 플래그에 응답하여 상기 (e) 단계를 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  27. 제 22 항에 있어서, 상기 칼럼 블락 선택 어드레스는
    상기 로우 어드레스와 동시에 외부로부터 입력되는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  28. 제 27 항에 있어서, 상기 칼럼 블락 선택 어드레스는
    상기 칼럼 어드레스의 일부인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  29. 다수의 칼럼 블락들로 나뉘어지는 메모리셀 어레이를 포함하며, 동일한 로우 어드레스를 가지는 워드라인들 중 소정의 칼럼 블락 선택 어드레스에 응답하여 선택된 칼럼 블락의 워드라인만 활성화되는 부분 활성화 구조를 가지는 반도체 메모리 장치에서,
    제1 로우 어드레스에 응답하여 상기 선택된 칼럼 블락의 해당 워드라인을 활성화하는 로우 디코더 및 워드라인 드라이버;
    칼럼 어드레스에 응답하여 상기 선택된 칼럼 블락에서 데이터가 입출력될 칼럼 라인을 선택하는 칼럼 디코더;
    상기 제1 로우 어드레스와 상기 제1 로우 어드레스의 입력 이전에 입력된 제2 로우 어드레스를 비교하여, 상기 양 신호가 같으면 페이지 모드 플래그를 활성화하는 로우 어드레스 비교기;
    상기 페이지 모드 플래그에 응답하여 기입 명령을 소정의 제1 지연시간 만큼 쉬프트하는 명령어 쉬프터 ; 및
    상기 페이지 모드 플래그에 응답하여 상기 제2 로우 어드레스에 대응하여 활성화된 워드라인을 프리차아지를 차단하는 프리차아지 제어 회로를 구비하는 반도체 메모리 장치.
  30. 제 29 항에 있어서, 상기 프리차아지 제어 회로는
    상기 페이지 모드 플래그를 소정의 제2 지연시간 만큼 지연시킨 신호에 응답하여 상기 제2 로우 어드레스에 대응하여 활성화된 워드라인의 프리차아지를 차단하는 것을 특징으로 하는 반도체 메모리 장치.
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