JPH10240617A - メモリ構成回路およびその方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ回路のバンク構成を簡単に選択できる
方法を提供する。 【解決手段】 本発明のメモリ回路は、入力および出力
を有するボンドオプション回路１０６と、前記ボンドオ
プション回路の出力へつながれてアドレス端子を有する
行制御回路１００および列制御回路１０２を含んでい
る。前記行制御および列制御回路へつながれたメモリセ
ルアレイが第１の複数個のメモリセルバンクの形に配置
されており、前記バンクは前記行制御および列制御回路
のアドレス端子上のアドレス信号の組み合わせによって
選択可能となっている。前記ボンドオプション回路１０
６は、入力への第１の信号に応答して、ボンドオプショ
ン回路の出力へ第２の信号を生成する。前記行制御およ
び列制御回路は、前記第２の信号に応答して、前記アレ
イのバンクを第２の複数個の形に選択可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的にメモリ集積
回路に関するものであって、更に詳細にはダイナミック
ランダムアクセスメモリ集積回路に関する。

【０００２】

【従来の技術】ダイナミックランダムアクセスメモリ回
路（ＤＲＡＭ）はコンピュータや、その他、一時的にデ
ータを記憶していることを必要とする電子装置に使用さ
れている。これらの回路はその他のタイプのメモリ回路
と比べて、これらが半導体の与えられた面積当たりに最
も高密度のメモリセルを提供することができること、記
憶データのビット当たりのコストが低いこと、および比
較的高速であること、の特長を有している。ＤＲＡＭ
は、しばしば１００ＭＨｚを超えるクロック速度を有す
る最近のマイクロプロセッサを使用するシステム設計者
の要求に応えるように、寸法および動作速度のいずれも
が増大してきている。事実、ＤＲＡＭの新しい世代毎
に、集積回路上のメモリセルの数は４倍の割合で増大し
ている。より多くのそしてより高速のデータを要求する
システムに適合しようとする努力の中で、業界は、デー
タ、アドレス、および制御信号の転送をクロック信号に
同期させて行うＤＲＡＭの方へ移行してきており、その
クロックは、もしそのシステムがコンピュータであれば
マイクロプロセッサに結びついているのが普通である。

【０００３】同期式のＤＲＡＭは、このタイプのメモリ
回路の高速のインターフェース特性を最大限に活用でき
るようにするためのマルチバンク内部組織を有してい
る。各バンクには１つのメモリセルアレイが含まれてお
り、それらにはそれ自身の行デコーダとセンス増幅器と
が備わっている。バンクは、列アドレスラッチ、カウン
タ、およびデコーダ；行アドレスラッチ、およびリフレ
ッシュカウンタ；データ入出力バッファ；制御ブロッ
ク；およびモードレジスタを共有する。マルチバンクを
使用することでメモリ回路が支持できる（sustained)帯
域幅、すなわちメモリ回路へのデータフローの入出力の
平均速度が改善される。この改善は、いったんバンクが
行アクセスされると、引き続く列アクセスを２つのバン
クの間で交互に行うことができるという事実に部分的に
起因する。バンクに対する読み出しおよび書き込みの動
作は、１つの転送の終了から次の転送の開始までの間隔
が最小になるように調節できる。支持できるメモリ帯域
幅の改善はまた、同期式ＤＲＡＭの、１つのバンクへの
列アクセスを実行しながら、別のバンクへの行アクセス
を処理することができるという能力に起因している。こ
の特徴はアレイとの間で長いデータバーストの転送を行
う時に特に有用である。このように、長いデータバース
トを用いることおよびバンク相互間で交互の行アクセス
を行うことによって、メモリ回路データバスはほとんど
完全な利用状態に保たれる。

【０００４】

【発明の解決しようとする課題】一般に、高い帯域幅を
維持する能力はバンク数を増やすことによって改善され
る一方で、より多くのバンクを使用することによって、
１つのアドレスストリングの中で次にアクセスされるメ
モリセルが、現在アクセスされているセルとは異なるバ
ンクからのものになる可能性が大きくなる。更に、バン
ク数の増加はより複雑なメモリコントローラを必要とす
ることになろう。このことから、いくつかの用途では、
例えば、４つのバンクよりも２つのバンクにメモリを配
置した構成を選択するほうが魅力的となるかもしれな
い。メモリ構成を簡単かつ経済的に実現することを可能
とする回路および方法に対する需要がこの業界に存在す
る。本発明の態様はこの需要に応えるものである。

【０００５】

【課題を解決するための手段】本発明の第１の好適実施
例に従って、１つのメモリ回路が開示される。このメモ
リ回路は、１つの入力と１つの出力とを有するボンドオ
プション回路、および前記ボンドオプション回路の出力
へつながれて、アドレス端子を有する行制御回路を含ん
でいる。このメモリ回路は更に、前記ボンドオプション
回路の出力へつながれて、これもアドレス端子を有する
列制御回路を含んでいる。前記行制御および列制御回路
へ１つのメモリセルアレイがつながれており、それは第
１の複数個のメモリセルバンクの形に配置されており、
それらのバンクは前記行制御および列制御回路のアドレ
ス端子上のアドレス信号の組み合わせによって選択する
ことができるようになっている。ボンドオプション回路
の入力にある第１の信号に応答して、ボンドオプション
回路はそれの出力へ第２の信号を発生させ、その出力は
前記行制御および列制御回路へつながれる。前記第２の
信号に応答して、行制御および列制御回路が、アレイの
バンクを第２の複数個に選択可能とする。例えば、アレ
イは最初は４つのバンクに配置されているが、ボンドオ
プション回路の入力に適正な信号を与えることによっ
て、そのアレイを２つのバンクのアレイとして選択する
ことが可能となる。

【０００６】本発明の１つの特長は、メモリアーキテク
チャすなわちメモリセルのバンク数が、製造プロセスの
最後のほうでパッケージングの直前に、１本のボンディ
ングワイヤを接続することで選択できるということであ
る。このように、本メモリ回路は製造プロセスのある時
点において構成できて、不当な遅延なしに、市場で必要
とされる構成で以て、回路を市場に届けることが可能と
なる。

【０００７】本発明の以上のような特徴は、添付図面を
参照することによって以下の詳細な説明からより完全に
理解できるであろう。

【０００８】

【発明の実施の形態】図１は本発明に従う第１の好適実
施例の一般化したブロック図である。この実施例では、
６４Ｍｂのメモリアレイが１６Ｍｂのバンク４個で構成
されている。アドレス１２および１３が、それぞれバン
ク固有の行アドレスストローブ（ＲＡＳ）、読み出し
（ＣＯＲＥ）、および書き込み（ＣＯＷＥ）信号を生成
する行制御ブロックＡＣＴＶＧＥＮ１００および列制御
ブロックＣＡＳＧＥＮ１０２中の回路を制御することに
よって、読み出しおよび書き込み動作において４つのバ
ンクのうちのどれがアクセスされるかを決定する。もし
アレイが４つではなくて２つのバンクに分割されること
が望ましければ、アレイはパッケージングの前に単にボ
ンディングパッド１０４をＶｄｄ（典型的には約３．３
ボルト）などの論理的高電圧へつなぐことで再構成する
ことができる。ボンドオプション回路１０６は、ボンデ
ィングパッド１０４がＶｄｄへつながれることに応答し
て、信号ＢＡＮＫ２を発生させる。ＢＡＮＫ２は行制御
ブロックＡＣＴＶＧＥＮ１００および列制御ブロックＣ
ＡＳＧＥＮ１０２に対して、以前の第１および第３のバ
ンクを含む新しい第１のバンクと、以前の第３および第
４のバンクを含む新しい第２のバンクとの間で選択を行
うためのバンク選択としてアドレス１３を取り扱うよう
に指示する。４バンク配置におけるバンク間の選択を行
うためにアドレス１３と一緒に使用されていたアドレス
１２は、２バンク配置では行アドレスの一部となる。こ
のように、もともと４バンクとして配置されていたメモ
リセルを、２つのバンクに分割されたかのように機能さ
せることができる。

【０００９】図２は図１に示されたボンドオプション回
路１０６の模式図である。もしボンディングパッド２０
０がバイアスされていなければ、すなわち、それが浮遊
状態にあれば、ノードＮ０は、ｐチャンネルトランジス
タ２０４のソースとゲートとの間の電圧がそのトランジ
スタのスレッショルド電圧よりも大きくなるような電圧
となる。従って、ｐチャンネルトランジスタ２０４は”
オン”となる。同じ条件で、ｎチャンネルトランジスタ
２０６は”オフ”である。従って、ノードＮ１における
電圧は本質的にノード２０８におけるバイアス電圧すな
わち約３．３ボルト（論理的高レベル）となる。この状
態はノードＮ１がトランジスタ２１０のゲートへ結び付
けられていることで強化される。バイアスパッド２００
を浮遊させることの結果としてのＮ１における高電圧は
トランジスタ２１０をターンオンさせて、ボンディング
パッド２００をより高い電圧へつなぐことによって状態
が変化するまで、ノードＮ０を論理的低電圧に保つ。Ｎ
１における論理的高レベルは、ＮＯＲゲート２１２およ
び２１４と、インバータ２１６とによって反転させられ
て、信号ＢＡＮＫ２は論理的低レベルとなる。従って、
製造時の（未ボンド）状態では、この回路は論理的低レ
ベルを発生させ、メモリは４バンク構成に留まる。図２
に示されたＴＰＴ６４およびＴＰＴＬＳ信号ラインは試
験信号であって、それらはメモリがそれの従来の動作モ
ードにある間は論理的低レベルにあると想定されるが、
必要な時にはバンク再構成回路を試験するためにＢＡＮ
Ｋ２のトグルを許容する。

【００１０】図３および図４ａは、図１に示された行制
御ブロック１００中の回路の模式図である。図３に示さ
れたＡＣＴＶＧＥＮブロックは３組のデコード回路を含
んでいる。最初の回路組、ＸＡＣＴＶはメモリアレイの
ワードラインを駆動するＲＡＳｎ信号を発生させる。４
つのバンク（バンク０、バンク１、バンク２、およびバ
ンク３）の各々に対して別々のＸＡＣＴＶ回路が存在す
る。第２の回路組、ＸＢＮＫＡＣＴＶは１つのバンクの
中の１つの行が駆動されたかどうかを表示する、すなわ
ち、ＲＡＳ０、ＲＡＳ１、ＲＡＳ２、またはＲＡＳ３の
どれが論理的高レベルにあるかを表示する。第３の回路
組、ＸＲＡＳＣＢＲは与えられたバンクに対する列経路
をイネーブルするが、リフレッシュサイクルの間は駆動
を許可されない。

【００１１】図３に示された回路への入力におけるＲＡ
ＳＩＮ、ＣＡＳＩＮ、ＣＳＩＮ、およびＷＩＮ信号は、
メモリ回路の外部ピン上へ入力されたＲＡＳ＿、ＣＡＳ
＿、ＣＳ＿、およびＷ＿信号の内部でラッチされた信号
である。ＲＡＳ＿はアレイ中のワードラインを駆動する
行アドレスストローブである。ＣＡＳ＿はアレイ中のビ
ットラインを駆動する列アドレスストローブである。Ｃ
Ｓ＿は同期式ＤＲＡＭに共通するチップ選択イネーブル
信号であり、そしてＷ＿は書き込み信号である。ＡＤＤ
１２およびＡＤＤ１２＿（ＡＤＤ１２の相補信号）ライ
ンは、ＡＤＤ１３およびＡＤＤ１３＿（ＡＤＤ１３の相
補信号）ラインと一緒に、回路がそれの通常の４バンク
構成にある時に、バンク０、１、２、および３の間での
選択を許容する。ＣＢＲラインは１つのバンクの中の特
定の行へデータの再書き込みを行うリフレッシュ信号を
運んでいる。ＭＲＳラインは同期式ＤＲＡＭに共通する
モードレジスタからの信号を運んでおり、ここでは汎用
のリセット機能として使用される。ＢＡＮＫ２はメモリ
回路が４バンクアレイと２バンクアレイのどちらで機能
しているかを決定する、図２で引用された信号である。

【００１２】図４ａは図３のＸＡＣＴＶ回路３００の１
つの模式図である。ＢＳ０ラインは、４個のＸＡＣＴＶ
回路のうちのどれが関係しているかに依存して、ＡＤＤ
１２またはＡＤＤ１２＿へつながれる。図３に示された
ように、ＡＤＤ１２はＸＡＣＴＶ＿１およびＸＡＣＴＶ
＿３のＢＳ０ラインへつながれ、一方、ＡＤＤ１２＿は
ＸＡＣＴＶ＿０およびＸＡＣＴＶ＿２のＢＳ０ラインへ
つながれている。同様に、各ＸＡＣＴＶ回路に関するＢ
Ｓ１ラインはＡＤＤ１３かＡＤＤ１３＿のいずれかへつ
ながれている。再び図３を参照すると、ＡＤＤ１３はＸ
ＡＣＴＶ＿２およびＸＡＣＴＶ＿３のＢＳ１ラインへつ
ながれ、他方、ＡＤＤ１３＿はＸＡＣＴＶ＿０およびＸ
ＡＣＴＶ＿１のＢＳ１ラインへつながれている。この接
続配置は通常の４バンクのアレイ分割を２バンクへ分割
することを容易にする。図４ｂの真理値表で分かるよう
に、ＡＤＤ１３（ＢＳ１）を論理的低レベルと論理的高
レベルとの間でトグルすることで、バンク０および１の
グループとバンク２および３のグループとの間でのスイ
ッチングができる。このように、グループ化されたバン
ク０および１を２バンク構成での１つのバンクとみなす
ことができ、他方、バンク２および３を第２のバンクと
みなすことができる。図４ｂの真理値表または接続表か
らこれも明かなように、ＡＤＤ１２（ＢＳ０）をトグル
することで、２バンク構成で、新しいサブバンク０およ
び１とサブバンク２および３との間でスイッチングがで
きる。

【００１３】４バンクアレイは次のようにして２バンク
アレイとして機能できる。上で説明したように、図２に
示されたボンディングパッド２００を論理的高電圧へつ
なぐことで論理的高レベルのＢＡＮＫ２信号が得られ
る。図４ａのＲＡＳＭ信号は反対のサブバンクからのＲ
ＡＳＮ信号である。”反対のサブバンク”という表現
は、例えば、バンクの２つのグループ化された組の各々
について、バンク０についてはバンク１を指し、バンク
２についてはバンク３を指し、あるいはそれらの逆を意
味する。このことは図３のライン３０２を参照すること
ではっきりする。そこにはＸＡＣＴＶ＿０のＲＡＳＮ出
力ラインがＸＡＣＴＶ＿１のＲＡＳＭ入力ポートへ結び
付けられ、ＸＡＣＴＶ＿１のＲＡＳＮ出力ラインがＸＡ
ＣＴＶ＿０のＲＡＳＭ入力ポートへ結び付けられ、ＸＡ
ＣＴＶ＿２のＲＡＳＮ出力ラインがＸＡＣＴＶ＿３のＲ
ＡＳＭ入力ポートへ結び付けられ、そしてＸＡＣＴＶ＿
３のＲＡＳＮ出力ラインがＸＡＣＴＶ＿２のＲＡＳＭ入
力ポートへ結び付けられている。

【００１４】論理的高レベルのＢＡＮＫ２信号はＮＡＮ
ＤゲートＮＤ４によってＲＡＳＭ信号と組み合わされ
る。ＮＤ４は、ＲＡＳＭも高レベルである場合にのみ論
理低レベルを発生させる。ＮＤ４からの論理的低レベル
は、ＮＡＮＤゲートＮＤ５を介することで、ＢＳ０信号
が出力ＲＡＳＮに影響しないことを保証する。もしもＲ
ＡＳＭおよびＢＡＮＫ２の両方が高レベルならば、唯一
のバンク選択関数駆動は、ＡＤＤ１３またはＡＤＤ１３
＿へつながれたＢＳ１となる。論理的低レベルのＲＡＳ
Ｍは、反対のサブバンクが行の駆動のための信号を出し
ていないことを表示し、そのためＮＤ４の出力は高レベ
ルで、ＡＤＤ１２またはＡＤＤ１２＿へつながれたＢＳ
０はＲＡＳＮが高レベルになるかどうかに対して影響を
及ぼすことができて、それによって考慮しているＸＡＣ
ＴＶ回路に対応するサブバンク内で行を駆動する。

【００１５】グループ化されたバンク０および１と、バ
ンク２および３の内部でＸＡＣＴＶ回路の入力へ出力を
結び付けることは、与えられた時点でバンク０または
１、あるいはバンク２または３の内部でのみ行が活動的
であることを保証する。０と１の両バンク内での行の同
時駆動を防止することによって、バンクのグループは単
一のバンクとして機能することを許容される。同じこと
がバンク２および３についても言える。既に述べたよう
に、ＡＤＤ１３（ＢＳ１）はＢＡＮＫ２信号によって影
響されないので、グループ化されたバンク間での選択を
自由に提供することができて、そのため機能的にはバン
クの選択は外部から見ると４つでなく２つのバンク間で
行われているように見える。

【００１６】図３および図４ａに関して説明した回路
は、メモリアレイバンク内の行またはワードラインの選
択に関するものであったが、図５、図６、図７、および
図８はアレイバンク内の列またはビットラインの選択に
関するものであり、更に詳細には、それぞれアレイ中の
データを検出しアレイ中に新しいデータを入力する、読
み出しおよび書き込み機能の調整に関する。図１のＣＡ
ＳＧＥＮ回路ブロック１０２は、図５、図６、および図
７に詳細が示されている。ＸＲＷブロック５００はバン
ク固有の読み出し／書き込みデコード回路である。図３
のＡＣＴＶＧＥＮ回路ブロックの場合のように、ＸＲＷ
ブロックはＢＡＮＫ２、ＡＤＤ１２、ＡＤＤ１２＿、Ａ
ＤＤ１３、およびＡＤＤ１３＿のラインへつながれてい
る。ＡＤＤ１２はＸＲＷ＿０およびＸＲＷ＿２のＢＳ０
ラインへつながれ、他方ＡＤＤ１２＿はＸＲＷ＿１およ
びＸＲＷ＿３のＢＳ０ラインへつながれている。同様
に、各ＸＲＷ回路のＢＳ１ラインはＡＤＤ１３またはＡ
ＤＤ１３＿のいずれかへつながれている。再び図５、図
６、および図７を参照すると、ＡＤＤ１３はＸＲＷ＿２
およびＸＲＷ＿３のＢＳ１ラインへつながれ、他方ＡＤ
Ｄ１３＿はＸＲＷ＿０およびＸＲＷ＿１のＢＳ１ライン
へつながれている。このことから、高レベルＢＡＮＫ２
信号を受信すると、バンク０および１を新しい第１バン
クへ、そしてバンク２および３を新しい第２バンクへ分
割することによって、読み出しおよび書き込みの関数が
調整される。図５、図６、および図７に示されたＣＡＳ
ＧＥＮ回路の出力にはＣＯＷＥ（３：０）およびＣＯＲ
Ｅ（３：０）が含まれており、それらはそれぞれバンク
固有の書き込みおよび読み出し信号である。入力ＷＰＣ
ＡＳ＿（３：０）はデータバーストの終わりでＣＯＲＥ
およびＣＯＷＥをリセットする。

【００１７】図８ａは図５、図６、および図７に示され
たＸＲＷ回路ブロック５００の１つの模式図である。図
４ａの回路でのように、論理的高レベルであるＢＡＮＫ
２信号は、ラインＢＳ０へつながれたＡＤＤ１２または
ＡＤＤ１２＿信号がＣＯＷＥＮおよびＣＯＲＥＮ出力信
号の論理レベルに影響することを防止する。このことは
図示のように、ＮＯＲゲートＮＲ４中でＢＡＮＫ２を反
転させることによって成し遂げられる。注意すべきこと
はＴＰＴ６４は、試験の目的で、２バンク構成回路のト
リガーを許容する試験入力であるということである。Ｔ
ＷＬＬは読み出し命令を防止する同様な試験信号であ
る。

【００１８】ＮＲ４の低論理レベル出力は、ＢＳ０（Ａ
ＤＤ１２またはＡＤＤ１２＿）の論理レベルがどうであ
ろうと、ノードＮ１５の論理レベルを高レベルにする働
きを有する。従って、いったんＢＡＮＫ２が高レベルに
なると、バンク固有の唯一の制御はＢＳ１へつながるＡ
ＤＤ１３またはＡＤＤ１３＿で行うものだけとなる。従
って、ＢＡＮＫ２が高レベルの時に与えられる読み出し
または書き込み命令は、バンク０および１を含む新しい
バンク、あるいはバンク２および３を含む新しいバンク
中の列アドレスを生成する。ＢＡＮＫ２が高レベルであ
れば、バンク０および１の間、またはバンク２および３
の間に独立した列アクセスはない。図８ｂの真理値表ま
たは接続表は、ＢＳ１における高論理レベルのＡＤＤ１
３＿（または低レベルのＡＤＤ１３）が以前のバンク０
および１を含むバンクを選択し、他方高論理レベルのＡ
ＤＤ１３（または低レベルのＡＤＤ１３＿）が以前のバ
ンク２および３を含むバンクを選択することを示してい
る。

【００１９】もしＢＡＮＫ２信号が論理的低レベル（図
２の浮遊ボンディングパッド２００に対応）にあれば、
メモリアレイの構成は４バンクであり、ＡＤＤ１２およ
びＡＤＤ１３の両方（およびそれらの相補信号）を用い
て情報の読み出しまたは書き込みのためのバンク選択が
行われる。ＢＡＮＫ２が低論理レベルにある時は、バン
ク０、１、２、または３の列はすべて独立的にアクセス
される。図８ｂの真理値表または接続表はバンク０、
１、２、または３を選択するために高レベルとすべき信
号を示している。

【００２０】図９は図８ａに示されたＸＲＷ回路ブロッ
クの中を信号が伝搬していく様子を示すタイミング図で
ある。図９に示されたこの特別な例はバンク１に関する
ＣＯＷＥ（書き込み）信号の駆動に関するものである。
信号（ａ）から（ｅ）が外部からメモリ回路へ供給され
て、他方、信号（ｆ）から（ｉ）は、（ａ）から（ｅ）
をメモリ回路の内部でラッチしたものである（このこと
から、信号（ｆ）から（ｉ）は（ａ）から（ｅ）と比べ
て長い期間を有している）。信号（ｊ）は外部クロック
（ａ）の内部版である。信号（ｋ）および（ｌ）はもち
ろんメモリアレイ中のバンクを選択するために使用され
る信号である。信号（ｍ）から（ｓ）は４ブロックモー
ドにある回路中での信号の変化を示している。他方、信
号（ｔ）から（ｚ）は２バンクモードでの信号変化を示
している。

【００２１】図９のライン（ｋ）から（ｌ）に示された
ように、ＡＤＤ１２＿信号は低電圧レベルへ遷移し、Ａ
ＤＤ１３＿は高電圧レベルへ遷移する。図８ｂの真理値
表を参照すると、それらのレベルによってアドレッシン
グされるバンクはバンク１であることが明らかである。
ライン（ｍ）においてＢＡＮＫ２信号は低レベルであ
り、このことはアレイが４バンクモードにあること調和
している。図３のＡＣＴＶ回路によって生成されるライ
ン（ｎ）のＲＡＳＣ（１）信号は高レベルである。ＡＤ
Ｄ１２＿およびＡＤＤ１３＿の変化に伴ってノードＮ１
５およびＮ０は高レベルへ移行する。ノードＮ２は主と
して、それぞれライン（ｇ）、（ｉ）、および（ｊ）の
ＣＡＳＩＮ、ＣＳＩＮ、およびＣＭＤＣＬＫに依存す
る。これらの信号が高レベルになれば、ノードＮ２はラ
イン（ｑ）に示されたように高レベルになる。ノードＮ
３上の電圧はノードＮ２、Ｎ０上の電圧と、信号ＷＩＮ
（ライン（ｈ））とに依存する。書き込み命令が発行さ
れた時は、ＷＩＮは高レベルになる。ＮＡＮＤゲートＮ
Ｄ１およびＮＤ２は、ＩＶ０が行うのと同じようにノー
ドＮ３における信号を反転させる。その結果、バンク１
に関するＣＯＷＥは高レベル信号になる。このように、
タイミング図に示された信号は、バンク１の中の、行お
よび列アドレスによって選択されるメモリセルの中へ、
データの書き込みを行うようにバンク１を準備する。

【００２２】図９のライン（ｔ）ないし（ｚ）は、２バ
ンクモードにあるアレイを備えた図８ａのＸＲＷ回路か
らＣＯＷＥ信号を生成するための信号の進行を示してい
る。ライン（ｔ）のＢＡＮＫ２信号は高レベルであり、
これは２バンクモードの選択と調和している。ＢＡＮＫ
２が高レベルであれば、図８ａのノードＮ１３は常に低
レベルで、そのことがノードＮ１５をライン（ｕ）に示
されたように常に高レベル設定する。ライン（ｎ）のよ
うに、ＲＡＳＣ１信号は、ライン（ｋ）および（ｌ）に
示されたようなＡＤＤ１２＿およびＡＤＤ１３＿の信号
状態では高レベルである。ＮＡＮＤゲートＮＤ９への入
力がすべて高レベルになるので、ＢＳ０上のＡＤＤ１２
＿のトグルとは無関係に、ノードＮ１４は低レベルであ
り、ノードＮ０は高レベルである。上で４バンクモード
での動作に関して説明したように、ノードＮ２は高レベ
ルである。ＮＡＮＤゲートＮＤ０への入力がすべて高レ
ベルになるので、上で４バンク動作に関して説明したよ
うにＮ３は低レベル、ＣＯＷＥ（１）は高レベルとな
り、バンク１はここでもデータの書き込みの準備ができ
ている。

【００２３】本発明は例示実施例に関して説明してきた
が、この説明は限定的な意図のものではない。本発明の
その他の実施例以外にも、例示実施例に対する各種修正
および組み合わせが、本説明を参照することで当業者に
は明らかとなろう。例えば、説明した実施例は４バンク
に構成されていて２バンクへ選択可能な６４Ｍｂのメモ
リアレイを含んでいる。６４Ｍｂよりも大きく、４バン
クよりも数多い、あるいは少ないバンクを有するメモリ
回路であってもここに述べた技術から恩恵を受けるであ
ろうことは理解されるべきである。更に、バンクの数を
減らすのとは反対に、メモリアレイ中のバンク数を増大
させることでも同様な技術を利用することができること
も明らかである。更に、実施例の中で選ばれた相対的な
論理的レベル（低レベルまたは高レベル）を論理回路の
対応する変化と反対にしてもここに述べたのと同じ作用
が保たれることも理解されよう。従って、本発明の特許
請求の範囲はそのような修正および組み合わせのすべて
のものを包含する。

【００２４】以上の説明に関して更に以下の項を開示す
る。 （１）メモリ回路であって、１つの入力および１つの出
力を有するボンドオプション回路、前記ボンドオプショ
ン回路の前記出力へつながれた、アドレス端子を有する
行制御回路、前記ボンドオプション回路の前記出力へつ
ながれた、アドレス端子を有する列制御回路、前記行制
御および列制御回路へつながれたメモリセルアレイであ
って、前記メモリセルアレイが第１の複数個のメモリセ
ルバンクとして配置されており、前記バンクが前記行制
御および列制御回路の前記アドレス端子上のアドレス信
号の組み合わせによって選択可能であるようになったメ
モリセルアレイ、を含み、ここにおいて、前記ボンドオ
プション回路が、前記ボンドオプション回路の前記入力
における第１の信号に応答して、前記行制御および列制
御回路へつながれた前記ボンドオプション回路の前記出
力へ第２の信号を生成するようになっており、前記行制
御および列制御回路が前記第２の信号に応答することに
よって、前記バンクが第２の複数個の形に選択可能であ
ることを特徴とするメモリ回路。

【００２５】（２）第１項記載の回路であって、前記第
１の複数個数が４であり、前記第２の複数個数が２であ
ることを特徴とする回路。

【００２６】（３）メモリ回路は、１つの入力および１
つの出力を有するボンドオプション回路１０６と、前記
ボンドオプション回路の出力へつながれた行制御回路１
００とを含んでおり、前記行制御回路はアドレス端子Ａ
１２およびＡ１３を含んでいる。本メモリ回路は更に、
これもアドレス端子Ａ１２およびＡ１３を含む列制御回
路１０２を含んでいる。１つのメモリセルアレイが前記
行制御および列制御回路へつながれており、また第１の
複数個のメモリセルバンクの形に配置されており、前記
バンクは前記行制御および列制御回路のアドレス端子上
のアドレス信号の組み合わせによって選択可能となって
いる。前記ボンドオプション回路は、前記ボンドオプシ
ョン回路１０６の入力における第１の信号に応答して、
前記行制御１００および列制御１０２回路へつながれた
前記ボンドオプション回路の出力へ第２の信号を生成す
る。前記行制御および列制御回路は、前記第２の信号に
応答して、前記アレイのバンクを第２の複数個の形に選
択可能とする。例えば、アレイはもともと４バンクに配
置されているが、前記ボンドオプション回路の入力へ適
切な信号を与えることによって、このアレイを２バンク
のアレイとして選択することができる。

【図面の簡単な説明】

【図１】第１の好適実施例回路の一般化したブロック
図。

【図２】図１のボンドオプション回路の模式的ブロック
図。

【図３】図１の行制御回路の模式的ブロック図。

【図４】ａは図３のＸＡＣＴＶ回路の模式図、ｂは図４
ａの回路にアドレッシングするための真理値図表または
接続図表。

【図５】図１の列制御ブロックの模式図。

【図６】図１の列制御ブロックの模式図。

【図７】図１の列制御ブロックの模式図。

【図８】ａは図５のＸＲＷブロックの模式図、ｂは図８
ａの回路をアドレッシングするための真理値図表または
接続図表。

【図９】バンク１のＣＯＷＥ信号を駆動するために、図
８ａの回路を通して信号が伝搬する様子を示すタイミン
グ図。

【符号の説明】

１００ 行制御ブロック １０２ 列制御ブロック １０４ ボンディングパッド １０６ ボンドオプション回路 ２００ ボンディングパッド ２０４ ｐチャンネルトランジスタ ２０６ ｎチャンネルトランジスタ ２０８ ノード ２１０ トランジスタ ２１２，２１４ ＮＯＲゲート ２１６ インバータ ３００ ＸＡＣＴＶ回路 ３０２ ライン ５００ ＸＲＷブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者 和田 省治 東京都世田谷区野沢189 (72)発明者 伊藤 和弥 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 市村 康史 茨城県笠間市稲田676 (72)発明者 齊藤 健 茨城県つくば市コーポ145 エヌエス401

Claims (1)

【特許請求の範囲】
1. 【請求項１】 メモリ回路であって、 １つの入力および１つの出力を有するボンドオプション
   回路、 前記ボンドオプション回路の前記出力へつながれた、ア
   ドレス端子を有する行制御回路、 前記ボンドオプション回路の前記出力へつながれた、ア
   ドレス端子を有する列制御回路、 前記行制御および列制御回路へつながれたメモリセルア
   レイであって、前記メモリセルアレイが第１の複数個の
   メモリセルバンクとして配置されており、前記バンクが
   前記行制御および列制御回路の前記アドレス端子上のア
   ドレス信号の組み合わせによって選択可能であるように
   なったメモリセルアレイ、を含み、 ここにおいて、前記ボンドオプション回路が、前記ボン
   ドオプション回路の前記入力における第１の信号に応答
   して、前記行制御および列制御回路へつながれた前記ボ
   ンドオプション回路の前記出力へ第２の信号を生成する
   ようになっており、 前記行制御および列制御回路が前記第２の信号に応答す
   ることによって、前記バンクが第２の複数個の形に選択
   可能であることを特徴とするメモリ回路。