KR100316713B1 - 반도체 메모리 장치 및 이에 적합한 구동신호 발생기 - Google Patents

반도체 메모리 장치 및 이에 적합한 구동신호 발생기 Download PDF

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Abstract

노멀 동작시 전류 소모를 절감할 수 있는 반도체 메모리 장치 및 이에 적합한 구동 신호 발생기에 관한 것이다.
본 발명에 따른 반도체 메모리 장치는 워드 라인을 컬럼 방향으로 분할함에 의해 형성되는 복수개의 서브워드라인들을 구비하는 반도체 메모리 장치에 있어서,상기 서브워드라인들 각각을 구동하는 복수의 스플릿 워드라인 드라이버들; 상기 워드라인을 선택하는 워드라인 선택 신호 및 제어 신호에 응답하여 각각이 상기 스플릿 워드라인 드라이버들 중의 하나를 구동하는 구동 신호 발생기들; 및 칼럼 어드레스에 근거하며 상기 구동 신호 발생기들 중의 하나를 선택하기 위한 구동신호 발생기 선택 신호와 상기 반도체 메모리 장치의 노멀/리프레쉬 동작을 지정하는 모드 신호에 응답하여 상기 구동 신호 발생기에 제공되는 제어 신호를 발생하는 제어 신호 발생기를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 분할된 워드라인 드라이버를 사용하는 방식의 반도체 메모리 장치에서 칼럼 어드레스에 의해 워드라인의 일부만을 인에이블시킴으로써 센싱되는 메모리 셀들의 개수를 줄임에 의해 전류 소모를 절감하는 효과를 갖는다.

Description

반도체 메모리 장치 및 이에 적합한 구동신호 발생기{semiconductor memory and driving signal generator therefor}
본 발명은 반도체 메모리 장치에 관한 것으로서 특히 로우 어드레스와 칼럼 어드레스가 동시에 입력되는 반도체 메모리 장치 혹은 로우 어드레스와 칼럼 어드레스가 통상의 tRCDmin(Ras to Cas Delay time)보다 작은 시간 사이에 입력되는 반도체 메모리 장치에 있어서 로우 어드레스에 해당하는 워드라인에 접속된 메모리 셀들 중에서 감지 증폭기에 의해 센싱되는 메모리 셀의 수를 줄임으로써 전류 소모를 절감하는 반도체 메모리 장치 및 이에 적합한 구동신호 발생기에 관한 것이다.
DRAM을 시스템과의 프로토콜(protocol)이라는 측면에서 분류하면 RASB(Row Address StroBe) 신호, CASB(Column Address StroBe) 신호등에 의해 어드레스를 스트로브(strobe)하는 방식의 DRAM(예를 들면, Extended Data Output DRAM), 클록을 기준으로하여 명령, 어드레스, 데이터를 스트로브하는 방식의 DRAM(예를 들면 synchronous DRAM), 그리고 클록을 기준으로 하지만 패킷(packet) 형태로 명령, 어드레스, 데이터를 스트로브하는 방식(이하 패킷 프로토콜 방식이라 함)의 DRAM(예를 들면 rambus DRAM)등으로 나눌 수 있다.
이들 중에서 전자의 두 방식의 DRAM은 Row Address와 Column Address들이 동일한 핀을 통해 소정의 시간적 간격(tRCDmin)을 두고 입력되는 어드레스 멀티플렉스(Address Multiplex) 방식을 채용하고 있으며, 후자의 패킷 프로토콜 방식의 DRAM은 소정의 시간에 Row Address와 Column Address들이 동시에 혹은 후자의tRCDmin보다 작은 시간 사이에 입력되는 방식을 채용하고 있다. 여기서, tRCDmin은 로우 어드레스에 의해 소정의 워드라인이 활성화되어 비트라인 센싱이 이루어진 후 컬럼 어드레스에 의한 리드 및 라이트 동작이 일어나도록 보장해주는 시간 간격이다. 후자의 패킷 프로토콜 방식은 SRAM(Static RAM) 등에서 Row Address와 Column Address를 서로 다른 핀을 통하여 동시에 입력하는 어드레스 넌멀티플렉스(Address Non-Multiplex)방식과 유사하다.
한편 DRAM의 동작들 중에는 노멀 동작과 리프레쉬 동작이 있다. 노멀 동작은 메모리 셀을 선택하는 동작과 Read/Write 여부를 판단하여 선택된 셀의 데이터 입출력을 제어하는 동작으로 나눌 수 있다. 이중에서 메모리 셀을 선택하는 동작은 Row Address를 디코딩하여 해당되는 워드라인을 선택하는 과정과 감지 증폭기에 의해 선택된 워드라인에 접속된 비트 라인들을 감지 증폭하는 동작과 Column Address를 디코딩하여 해당되는 비트라인을 선택하여 입출력 라인으로 출력하는 과정으로 나뉘어지며, 로우 어드레스에 의해 선택된 워드라인과 칼럼 어드레스에 의해 선택된 비트라인에 연결된 메모리 셀이 최종 선택된 메모리 셀이 된다.
리프레쉬 동작은 일정 시간 동안 리프레쉬 동작이 발생하지 않으면 자체적으로 순차적으로 변화하는 내부 어드레스를 발생하면서 리프레쉬를 수행하는 동작으로서 워드라인을 선택하는 동작과 감지 증폭기에 의해 선택된 워드라인에 접속된 모든 비트 라인들을 감지 증폭하여 메모리 셀들의 전하를 리스토어(restore)하는 동작으로 나눌 수 있다. 리프레쉬 동작 중에서 해당되는 워드라인을 선택하는 동작은 내부에서 발생된 어드레스를 사용하는 점을 제외하고는 노멀동작에서의 그것과동일하다.
따라서, Row Address에 관련된 동작 - Row Address의 디코딩, 선택된 워드라인의 활성화(activation), 선택된 워드라인에 연결된 모든 비트라인의 센싱(sensing) 등-은 노멀 동작과 리프레쉬 동작이 각각 외부 어드레스를 사용하는지 혹은 내부 어드레스를 사용하는지만 다를 뿐 거의 동일하다.
도 1은 EDO DRAM에 있어서 워드라인 선택 동작을 개념적으로 보이기 위해 제시된 것이고, 도 2는 synchronous DRAM에 있어서 워드라인 선택 동작을 개념적으로 보이기 위해 제시된 것이다.
도 1 및 도 2를 참조하여 EDO DRAM 및 Synchronous DRAM의 노멀 동작에 있어서 활성화되는 워드라인 및 메모리 셀의 개수를 설명하면 다음과 같다. 노멀 동작시 Row 관련 동작을 제어하는 명령이 입력되고 Row Address가 입력되면 도 1에 도시된 바와 같이 8K 리프레쉬를 채용한 EDO DRAM의 경우에는 실선으로 도시된 워드라인들이 활성화되고, 4K 리프레쉬를 채용한 EDO DRAM의 경우에는 실선 및 점선으로 도시된 워드라인들이 모두 활성화되고, 도 2에 도시된 바와 같이 4K 리프레쉬를 채용한 Synchronous DRAM의 경우에는 뱅크별로 워드라인들이 활성화된다. 따라서, 8K 리프레쉬를 채용한 EDO DRAM, 4K 리프레쉬를 채용한 EDO DRAM, 그리고 8K 리프레쉬를 채용한 Synchronous DRAM 각각에 있어서 8K, 16K, 그리고 4K개(한 뱅크만이 선택된 경우)의 메모리 셀에 대하여 센싱 동작이 수행되게 된다.
센싱된 8K개의 셀들 중에서 실제로 Read/Write가 수행되는 것은 극히 일부인 4개 ∼ 32개에 불과하며 이들 메모리 셀들의 위치는 Column Address가 인가되어야만 알 수 있다.
EOD DRAM이나 synchronous DRAM과 같이 어드레스 멀티플렉스 방식을 취하고 있는 DRAM의 경우에는 Row Address가 입력된 후 Row 관련 동작의 완료가 보장될 수 있도록 소정의 시간(tRCDmin)이 경과한 후에 Column Address가 입력된다.
결국 어드레스 멀티플렉스 방식을 취하는 DRAM의 경우 노멀 동작시 8K개(64M의 경우)의 셀들중에서 극히 일부만이 사용될 것임에도 불구하고 Column Address가 인가될 때까지 활성화된 워드라인에 접속된 메모리 셀들에 애한 센싱 동작을 수행하여야 하므로 많은 센싱 전류를 소모하게 된다.
도 1 및 도 2를 참조하여 EDO DRAM 및 Synchronous DRAM의 리프레쉬 동작에 있어서 활성화되는 워드라인 및 메모리 셀의 개수를 설명하면 다음과 같다. 리프레쉬 동작시 내부 어드레스가 인가되면 도 1에 도시된 바와 같이 8K 리프레쉬를 채용한 EDO DRAM의 경우에는 실선으로 도시된 워드라인들이 활성화되고, 4K 리프레쉬를 채용한 EDO DRAM의 경우에는 실선 및 점선으로 도시된 워드라인들이 모두 활성화되고, 도 2에 도시된 바와 같이 4K 리프레쉬를 채용한 Synchronous DRAM의 경우에도 실선 및 점선으로 도시된 워드라인들이 모두 활성화된다. 따라서, 8K 리프레쉬를 채용한 EDO DRAM, 4K 리프레쉬를 채용한 EDO DRAM, 그리고 4K 리프레쉬를 채용한 Synchronous DRAM 각각에 있어서 8K, 16K, 그리고 16K개의 메모리 셀에 대하여 센싱 동작이 수행되게 된다.
어드레스 멀티플렉스 방식을 채용하는 DRAM에 있어서 EDO DRAM은 노멀 동작과 리프레쉬 동작시 활성화되는 워드라인들이 동일하며, Synchronous DRAM은 모든뱅크가 활성화된 경우에 한하여 노멀 동작과 리프레쉬 동작시 활성화되는 워드라인들이 동일하다.
그러나 어드레스 난멀티플렉스 방식을 채택하는 DRAM이나 패킷 프로토콜 방식의 DRAM은 Row Address와 Column Address가 동시에 혹은 tRCDmin보다 적은 시간 사이에 입력되므로 노멀 동작에서 사용하지 않는 메모리 셀을 센싱할 필요가 없다.
따라서, 어드레스 난멀티플렉스 방식을 사용하거나 패킷 프로토콜 방식과 같이 로우 어드레스와 칼럼 어드레스가 tRCDmin보다 작은 시간 사이에 입력되는 반도체 메모리 장치들에 있어서 노멀 동작시 Column Address에 의해 선택되지 않는 메모리 셀들에 대한 센싱 동작을 방지할 수 있다면 소모되는 전류량을 절감시킬 수 있다.
따라서, 본 발명은 Row Address 및 Column Address가 tRCDmin보다 작은 시간 사이에 입력되는 반도체 메모리 장치에 있어서 노멀 동작시 선택된 워드라인에 접속된 메모리 셀들 중에서 실제로 액세스되는 메모리 셀을 포함하는 일부분만을 센싱하게 함으로써 전류 소모를 절감하는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
본 발명의 다른 목적은 상기의 반도체 메모리 장치에 적합한 구동 신호 발생기를 제공하는 것에 있다.
도 1은 64M EDO DRAM에 있어서 워드라인 선택 동작을 개념적으로 보이기 위해 제시된 것이다.
도 2는 64M synchronous DRAM에 있어서 워드라인 선택 동작을 개념적으로 보이기 위해 제시된 것이다.
도 3은 본 발명에 따른 반도체 메모리 장치에 있어서 워드라인 선택 동작을 개념적으로 보이기 위해 제시된 것이다.
도 4는 일반적인 로우 디코더의 구성을 보이는 블록도이다.
도 5는 종래 기술에 따른 반도체 메모리 장치에 있어서 워드라인 및 서브워드라인의 배치를 보이는 배치도이다.
도 6은 도 5에 도시된 PXiD 발생기의 구성을 보이는 회로도이다.
도 7은 본 발명에 따른 반도체 메모리 장치에 있어서 워드라인 및 서브워드라인의 배치의 바람직한 실시예를 보이는 배치도이다.
도 8은 도 7에 도시된 제어신호를 발생하는 오아 게이트의 구성을 보이는 회로도이다.
도 9는 도 7에 도시된 PXiD 발생기의 구성을 보이는 회로도이다.
상기의 목적을 달성하는 본 발명에 따른 반도체 메모리 장치는워드 라인을 컬럼 방향으로 분할함에 의해 형성되는 복수개의 서브워드라인들을 구비하는 반도체 메모리 장치에 있어서,상기 서브워드라인들 각각을 구동하는 복수의 스플릿 워드라인 드라이버들;상기 워드라인을 선택하는 워드라인 선택 신호 및 제어 신호에 응답하여 각각이 상기 스플릿 워드라인 드라이버들 중의 하나를 구동하는 구동 신호 발생기들; 및칼럼 어드레스에 근거하며 상기 구동 신호 발생기들 중의 하나를 선택하기 위한 구동신호 발생기 선택 신호와 상기 반도체 메모리 장치의 노멀/리프레쉬 동작을 지정하는 모드 신호에 응답하여 상기 구동 신호 발생기에 제공되는 제어 신호를 발생하는 제어 신호 발생기를 포함하는 것을 특징으로 한다.
이 구동 신호 발생기는 칼럼 어드레스에 상응하는 선택 신호와 반도체 장치의 동작 모드를 지정하는 모드 신호에 의해 제어된다.
따라서, 본 발명에 따른 반도체 메모리 장치는 워드라인을 칼럼 방향으로 분할함에 의해 형성된 서브워드라인들 중의 일부만을 칼럼 어드레스에 의해 선택함에 의해 센싱되는 메모리 셀의 수를 줄인다.
상기의 다른 목적을 달성하는 본 발명에 따른 구동 신호 발생기는워드 라인이 복수개의 서브워드라인들로 분할되며, 상기 서브워드라인들 각각을 구동하는 복수의 스플릿 워드라인 드라이버들을 구비하는 반도체 메모리 장치에서 상기 스플릿 워드라인 드라이버에 대응하여 설치되며 상기 워드라인을 선택하는 워드라인 선택 신호에 응답하여 상기 스플릿 워드라인 드라이버를 구동하는 구동 신호 발생기에 있어서,칼럼 어드레스에 근거하며 복수의 구동 신호 발생기들 중의 하나를 선택하기 위한 구동신호 발생기 선택 신호와 상기 반도체 메모리 장치의 노멀/리프레쉬 동작을 지정하는 모드 신호에 응답하여 제어 신호를 발생하는 제어 신호 발생기;워드라인 선택 신호와 상기 제어 신호를 앤드 연산하는 앤드게이트; 및상기 앤드 게이트의 출력을 래치하여 상기 스플릿 워드라인 드라이버에 제공하는 래치를 포함하는 것을 특징으로 한다. 이하 첨부된 도면을 참조하여 본 발명의 구성 및 동작을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 동작을 개념적으로 설명하기 위하여 제시된 것이다. 도 3을 참조하면 본 발명에 따른 반도체 메모리 장치는 워드라인을 칼럼 방향으로 분할함에 의해 형성된 서브워드라인들 중에서 노멀 동작시 액세스하고자 하는 메모리 셀을 포함하는 서브워드라인만을 구동시키는 것을 특징으로 한다.
즉, 도 3에 있어서 점선으로 표시된 것은 로우 어드레스에 의해 선택된 워드라인이며, 노멀 동작시 워드라인 중에서 실선으로 표시된 일부분만을 인에이블시키는 것을 특징으로 한다. 여기서, 실선으로 표시된 것은 칼럼 어드레스에 의해 지정되는 메모리 셀에 연결된 서브워드라인이며, 이 서브워드라인은 워드라인을 칼럼 방향으로 분할함에 의해 형성된 것이다.
도 4는 일반적인 디코더의 구성을 보이는 블록도이다. 도 4를 참조하면, 반도체 메모리 장치의 Row 동작을 제어하는 Row Command(2)가 액티브되고, Row Address(RA0 ∼ RAn)가 입력되면 이 Row Address(RA0 ∼ RAn)는 프리 디코더(10)에 의해 프리디코딩된 후 그 결과가 메인 디코더(20)에 입력된다. 메인 디코더(20)는 X-디코더(22) 및 N-디코더(24)로 구성된다.
X-디코더(22)에 입력되는 어드레스가 Row Address의 최하위 비트(RA0) 및 차하위 비트(RA1)의 2개이고, N-디코더(24)에 입력되는 어드레스의 수가 차차하위 비트(RA2) ∼ 최상위 비트(RAn)인 n-1개라고 하면, X-디코더(22)의 개수는 22=4개, N-디코더(24)의 개수는 2n-1가 된다.
워드라인은 X-디코더(22)의 출력과 N-디코더(24)의 출력의 조합에 의해 선택되므로 워드라인의 개수는 2n+1개가 된다.
X-디코더(22)의 출력(PX0 ∼ PX3)은 워드라인들(W/L 0 ∼ W/L 2n+1-1)을 구동하기 위한 워드라인 드라이버(30)에 4개당 1개씩 입력되며 각각의 N-디코더(24)의 출력은 4개의 워드라인 드라이버에 입력된다.
예를 들면 PX0는 W/L 드라이버 0, W/L 드라이버 4 ,,,, W/L 드라이버 2n+1-3에 입력되고, N-디코더 0의 출력은 W/L 드라이버 0 ∼ W/L 드라이버 3에 입력된다.
메모리 셀 어레이 상에 워드라인 및 워드라인 드라이버를 배치함에 있어서는 두 가지의 방법이 있다. 하나는 메모리 셀 어레이의 칼럼 방향으로 워드라인을 배치하고 메모리 셀 어레이의 끝단(또는 워드라인의 끝단)에 한 개의 워드라인 드라이버를 배치하여 워드라인을 구동하는 방법이고, 다른 하나는 워드라인을 칼럼 방향으로 분할(segment)하고 메모리 셀 어레이의 중간 중간에 워드라인 드라이버(Split Wordline Driver)를 배치함으로서 분할된 워드라인을 각각 구동하는 방법이 있는 데 고집적 메모리가 될수록 후자의 방법을 택하고 있다.
도 5는 종래 기술에 따른 워드라인 및 SWD의 배치를 보이는 블록도이다. 도 5를 참조하면, 메모리 셀 어레이(100)는 칼럼 방향으로 4개의 그룹으로 분할되고, 두 개의 그룹마다 한 개의 SWD가 배치되어 있다. 예를 들면, 워드라인(WL1)은 두 개 그룹만큼의 길이로 분할되고, 분할된 서브워드라인(WL1a, WL1b)마다 하나의 SWD(50a, 50b)가 배치되어 있다.
제1SWD(50a)는 최우측의 점선으로 도시된 워드라인에 있어서 위에서부터 첫 번째 그룹 및 두 번째 그룹에 속한 분할된 서브워드라인을 구동하고 제2SWD(50b)는 세 번째 그룹 및 네 번째 그룹에 속한 분할된 서브워드라인을 구동한다.
도 5에서는 도시되지는 않았지만 도 4에 도시된 N-디코더(24)의 출력은 칼럼 방향으로 포선되어 동일한 워드라인들에 속한 SWD들, 예를 들면 제1SWD(50a)와제2SWD(50b)에 입력되고, X-디코더(22)의 출력(PX0∼PX3)은 대응되는 PXiD 발생기(52a, 52b)를 경유하여 도 5에서 로우 방향의 실선으로 도시된 바와 같이 포선되어 해당 SWD들, 예를 들면 제1SWD(50a)와 제2SWD(50b),에 입력된다.
이를 좀더 상세히 설명하면 좌측에서 첫 번째의 점선으로 표시된 워드라인이 선택되고, PX0가 액티브되면 PXiD 발생기(52a, 52b)를 경유하여 도 5에서 음영 표시된 SWD들(50a, 50b)이 인에이블되고, 결과적으로 점선으로 표시된 2개의 서브워드라인(WL1a, WL1b)가 인에이블된다. 이에 따라 선택된 워드라인(WL1)에 속한 모든 메모리 셀들에서 센싱 동작이 수행된다.
그런데, 선택된 워드라인에 연결된 메모리 셀들 중에서 선택하고자 하는 메모리 셀들은 Column Address에 의해 결정된다.
여기서, Column Address의 최상의 비트(MSB)이 CAi라 하고, CAi=H로 입력된다면 동일한 워드라인에 연결된 메모리 셀들 중에서 CAi=L에 의해 선택될 수 있는 절반은 불필요한 센싱동작을 하게 된다.
이 경우 CAi=L에 의해 선택되는 메모리 셀들에 연결된 SWD를 디스에이블시키고 CAi=H에 의해 선택되는 메모리 셀들에 연결된 SWD만을 인에이블시킨다면 전류 소모는 절반이 된다.
도 5에 있어서, SWD들(50a, 50b)에 실제로 입력되는 신호는 PXi(i= 0, 1, 2, 3)가 아니라 PXiD 발생기(52)의 출력인 PXiD이므로 만약 PXiD 발생기(52)가 인에이블되지 않는다면 SWD들(50a, 50b)은 인에이블될 수 없으며 따라서, 서브워드라인도 인에이블될 수 없다는 것을 알 수 있다.
도 6은 도 5에 도시된 PXiD 발생기의 상세한 구성을 보이는 회로도이다. 도 6을 참조하면 상기 PXiD발생기는 래치(60)와 드라이버(62)를 구비한다.
래치(60)은 게이트와 소오스가 서로 교차 접속된 두 개의 PMOS 트랜지스터(P1, P2), 각각의 PMOS트랜지스터(P1, P2)에 직렬로 접속된 두 개의 NMOS 트랜지스터(N1, N2), 그리고 NMOS트랜지스터들(N1, N2)의 게이트들 사이에 접속된 인버터(INV)를 구비한다.
래치(60)는 PXi 신호를 래치한다. 예를 들어 제1NMOS트랜지스터(N1)의 게이트에 인가되는 PXi 신호가 하이 레벨(이하 'H'라 함)이면, 제1NMOS트랜지스터(N1)는 턴온되어 드레인 전위가 로우 레벨(이하 'L'이라 함)로 된다. 한편, PXi는 인버터(INV)에 의해 반전되므로, 제2NMOS트랜지스터(N2)의 게이트에는 'L'가 인가된다. 이에 따라 제2NMOS트랜지스터(N2)는 턴오프되어 드레인 전위가 'H'로 된다.
제1NMOS트랜지스터(N1)의 드레인은 제2PMOS트랜지스터(P2)의 게이트에 접속되고 제2NMOS트랜지스터(N2)의 드레인은 제1PMOS트랜지스터(P1)의 게이트에 접속되므로, 제1PMOS트랜지스터(P1)은 턴오프되고 제2PMOS트랜지스터(P2)는 턴온된다.
이에 따라 제1NMOS트랜지스터(N1)의 드레인은 'L'을, 제2NMOS트랜지스터(N2)의 드레인은 'H'를 유지한다.
반대로 제1NMOS트랜지스터(N1)의 게이트에 인가되는 PXi가 'L'이면, 제1NMOS트랜지스터(N1)는 턴오프되어 드레인 전위가 'H'로 된다. 한편, PXi는 인버터(INV)에 의해 반전되므로, 제2NMOS트랜지스터(N2)의 게이트에는 'H'가 인가된다. 이에 따라 제2NMOS트랜지스터(N2)는 턴온되어 드레인 전위가 'L'로 된다.
제1NMOS트랜지스터(N1)의 드레인은 제2PMOS트랜지스터(P2)의 게이트에 접속되고 제2NMOS트랜지스터(N2)의 드레인은 제1PMOS트랜지스터(P1)의 게이트에 접속되므로, 제1PMOS트랜지스터(P1)은 턴온되고 제2PMOS트랜지스터(P2)는 턴오프된다.
이에 따라 제1NMOS트랜지스터(N1)의 드레인은 'H'을, 제2NMOS트랜지스터(N2)의 드레인은 'L'를 유지한다.
PXi 신호는 제1NMOS트랜지스터(N1)의 드레인을 경유하여 드라이버(62)의 입력으로 인가된다. 드라이버(62)는 입력신호를 반전시켜 출력한다.
PXi신호는 제1NMOS트랜지스터(N1)의 드레인에서 반전되고, 다시 드라이버(62)에서 반전되므로 PXiD는 PXi와 동위상이 된다.
본 발명에서는 PXi와 특정 목적의 제어 신호를 논리조합시켜 PXiD 발생기(52)를 인에이블 혹은 디스에이블할 수 있게 하는 것을 특징으로 한다. 이 제어 신호는 칼럼 어드레스에 근거하며 PXiD 발생기를 선택하기 위한 선택 신호와 반도체 메모리 장치의 노멀/리프레쉬 동작을 지정하는 모드 신호에 응답하여 발생한다.
도 7은 본 발명에 따른 반도체 메모리 장치에 있어서 워드라인 및 SWD의 배치의 바람직한 실시예를 보이는 배치도이다. 도 7을 참조하면, 본 발명이 도 5에 도시된 종래 기술과 다른 점은 PXiD 발생기(72)가 제어 신호(RCAi/RCAiB)에 의해 인에이블/디스에이블된다는 것이다. 이 제어 신호(RCAi/RCAiB)는 칼럼 어드레스 및 모드 신호를 논리조합함에 의해 형성된다.
좀더 상세히 설명하면, PX0가 액티브되고 RCAiB=H(RCAi=L)이면, 음영 표시된SWD(70a)만이 인에이블되고, 결과적으로 점선으로 표시된 첫 번째 워드라인의 절반, 즉 서브워드라인(WL1a)만이 인에이블된다.
한편, PX0가 액티브되고 RCAi=H(RCAiB=L)이면, 음영 표시되지 않은 제2SWD(70b)만이 인에이블되고, 결과적으로 실선으로 표시된 첫 번째 워드라인의 절반, 즉 서브워드라인(WL1b)만이 인에이블된다.
즉, PXiD 발생기(72a, 72b)를 RCAi/RCAiB에 의해 인에이블/디스에이블시킴으로써 동일한 워드라인에 속한 서브워드라인들중의 일부만을 인에이블시킬 수 있어서, 전류 소모를 절감하게 된다.
PXiD 발생기(72a, 72b)의 인에이블/디스에이블은 PXi와 RCAi/RCAiB를 논리조합함에 의해 수행한다.
도 8은 도 7에 도시된 제어 신호(RCAi/RCAiB)를 발생하는 제어 신호 발생기의 구성을 보이는 회로도이다. 도 8을 참조하면 제어 신호(RCAi/RCAiB)를 발생하는 제어 신호 발생기는 칼럼 어드레스의 최상위 비트인 CAi와 모드 신호 ψRFH를 입력하여 RCAi를 발생하는 제1오아 게이트(82)와 CAi와 상보적인 논리 레벨을 가지는 CAiB와 모드 신호 ψRFH를 입력하여 RCAiB를 발생하는 제2오아 게이트(84)를 구비한다. 각각의 오아 게이트(82, 84)는 노아 게이트(82a, 84b)와 인버터(82b, 84b)를 구비한다. 여기서, ψRFH는 반도체 메모리 장치의 동작 모드를 나타내는 모드 신호로서 하이 레벨일 경우는 리플레쉬 모드임을 그리고 로우 레벨일 경우는 노멀 모드임을 나타낸다.
ψRFH가 하이 레벨 즉, 리플레쉬 모드이면 오아 게이트(82, 84)는 CAi, CAiB의 논리 레벨에 관계없이 하이 레벨을 가지는 제어 신호(RCAi, RCAiB)를 출력한다. 이에 따라 PXiD발생기들이 PXi에 의해 인에이블/디스에이블된다.
예를 들면, 서브워드라인(WL1a, WL1b)가 모두 PX0에 따라 인에이블/디스에이블되므로 워드라인(WL1)에 접속된 모든 메모리 셀에 대하여 센싱동작이 수행된다.
ψRFH가 로우 레벨 즉, 노멀 모드이면 오아 게이트(82, 84)는 CAi, CAiB의 논리 레벨에 의존하는 제어 신호(RCAi, RCAiB)를 출력한다. 이에 따라 워드라인중의 일부만이 구동된다.
CAi가 하이 레벨이면(CAiB=L) 오아 게이트(82)에서 출력되는 RCAi도 하이 레벨이 된다. 이에 따라 RCAi에 관계된 PXiD 발생기들이 PXi에 의존하여 인에이블/디스에이블된다. 예를 들면 제2PXiD 발생기(72b)가 PX0에 의존하여 인에이블/디스에이블된다.
한편 CAiB는 로우 레벨이므로 오아 게이트(84)에서 출력되는 RCAiB도 로우 레벨이 된다. 이에 따라 도 7에서 설명한 바와 같이 RCAiB에 관계된 PXiD 발생기들이 PXi에 상관없이 디스에이블된다. 예를 들면, 제1PXiD 발생기(72a)가 PX0에 관계없이 디스에이블된다.
이 상태(CAi=H, CAiB=L)에서 예를 들어, PX0가 액티브되더라도 제1PXiD 발생기(72a)는 디스에이블되고, 제2PXiD 발생기(72b)만이 인에이블된다. 또한 제1SWD(70a)는 디스에이블되고, 제2SWD(70b)는 인에이블된다. 따라서, 제1서브워드라인(WL1a)는 구동되지 않고, 제2서브워드라인(WL1b)만이 구동된다. 이에 따라 제2서브워드라인(WL1b)에 접속된 메모리 셀들만이 센싱된다.
한편, CAi가 로우 레벨이면(CAiB=H) 오아 게이트(82)에서 출력되는 RCAi도 로우 레벨이 된다. 이에 따라 도 7에서 설명한 바와 같이 RCAi에 관계된 PXiD 발생기들이 PXi에 상관없이 디스에이블된다. 예를 들면 제2PXiD 발생기(72b)가 PX0에 관계없이 디스에이블된다.
한편 CAiB는 하이 레벨이므로 오아 게이트(84)에서 출력되는 RCAiB도 하이 레벨이 된다. 이에 따라 도 7에서 설명한 바와 같이 RCAiB에 관계된 PXiD 발생기들이 PXi에 의존하여 인에이블/디스에이블된다. 예를 들면, 제1PXiD 발생기(72a)가 PX0에 의존하여 인에이블/디스에이블된다.
이 상태(CAi=L, CAiB=H)에서 예를 들어 PX0가 액티브되더라도 제1PXiD 발생기(72a)만이 인에이블되고, 제2PXiD 발생기(72b)는 디스에이블된다. 또한 제1SWD(70a)는 인에이블되고, 제2SWD(70b)는 디스에이블된다. 따라서, 제1서브워드라인(WL1a)만이 구동되고, 제2서브워드라인(WL1b)는 구동되지 않는다. 이에 따라 제1서브워드라인(WL1a)에 접속된 메모리 셀들만이 센싱된다.
즉, CAi/CAiB의 논리 레벨에 따라 제1서브워드라인(WL1a) 혹은 제2서브워드라인(WL1b)만이 구동된다. 제1서브워드라인(WL1a)과 제2서브워드라인(WL1b)은 워드라인(WL1)을 칼럼 방향으로 분할하여 형성된 것이므로 CAi/CAiB에 따라 워드라인(WL1)에 접속된 메모리 셀들 중에서 높은 칼럼 어드레스쪽의 메모리 셀들 혹은 낮은 칼럼 어드레스쪽의 메모리셀들만이 센싱되어 종래의 워드라인에 접속된모든 메모리 셀들이 센싱되는 것에 비해 1/2정도로 센싱 전류를 절감시킬 수 있다.
도 7에 도시된 바에 있어서는 CAi가 칼럼 어드레스의 최상위 비트이고, 워드라인이 칼럼 방향으로 2분할되어 있는 경우를 도시하였지만 워드라인을 2q(여기서, q=1, 2, 3,,,)개의 서브워드라인들로 분할하고, 칼럼 어드레스의 상위 비트들중에서 q개를 사용함으로써 센싱 전류를 1/2, 1/4, 1/8,,,로 절감할 수 있음은 자명하다.
도 9는 도 7에 도시된 PXiD 발생기의 구성을 보이는 회로도이다. 도 9에 있어서 도 6에 도시된 회로와 동일한 동작을 수행하는 것에 대해서는 동일한 참조부호를 붙이고 그 상세한 설명을 생략한다.
도 9에 도시된 회로는 도 6에 도시된 회로에 비해 RAi/RAiB에 따라 래치(60)를 인에이블/디스에이블시키는 앤드 게이트(92)를 더 구비한다. 앤드 게이트(92)는 난드 게이트(92a)와 인버터(92b)를 구비한다.
예를 들어, 도 7에 도시된 제1PXiD 발생기(72a)의 경우는 앤드 게이트(92)에 PX0와 RAiB가 입력되고, 제2PXiD 발생기(72b)의 경우는 앤드게이트(92)에 PX0와 RAi가 입력된다.
제1PXiD 발생기(72a)의 경우 앤드 게이트(92)에 입력되는 RAiB가 하이 레벨이면 PX0의 논리 레벨에 의존하여 하이/로우 레벨의 PX0D를 출력하지만 RAiB가 로우 레벨이면 PX0의 논리 레벨에 관계없이 로우 레벨의 PX0D를 출력한다. 이에 따라 제1SWD(70a)는 RAiB가 하이 레벨이면 PX0에 의존하여 인에이블/디스에이블되며, RAiB가 로우 레벨이면 PX0에 상관없이 디스에이블된다.
제2PXiD 발생기(72b)의 경우 앤드 게이트(92)에 입력되는 RAi가 하이 레벨이면 PX0의 논리 레벨에 의존하여 하이/로우 레벨의 PX0D를 출력하지만 RAi가 로우 레벨이면 PX0의 논리 레벨에 관계없이 로우 레벨의 PX0D를 출력한다. 이에 따라 제2SWD(70b)는 RAi가 하이 레벨이면 PX0에 의존하여 인에이블/디스에이블되며, RAi가 로우 레벨이면 PX0에 상관없이 디스에이블된다.
도 8을 참조하면 리프레쉬 모드(ψRFH=H)이면 RAi/RAiB는 모두 하이 레벨이 되므로 PXiD 발생기(72a, 72b), SWD들(70a, 70b), 서브워드라인(WL1a, WL1b)는 모두 PX0에 의존하여 인에이블/디스에이블된다.
한편 노멀 모드(ψRFH=L)이면 RAi/RAiB는 CAi/CAiB에 의존하는 논리 레벨을 가지게 되므로 PXiD 발생기(72a, 72b), SWD들(70a, 70b), 서브워드라인(WL1a, WL1b)는 모두 PX0와 CAi/CAiB에 의존하여 인에이블/디스에이블된다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 칼럼 방향으로 분할된 스플릿 워드라인 드라이버를 사용하는 방식의 반도체 메모리 장치에서 칼럼 어드레스에 의해 서브워드라인들 중의 일부만을 인에이블시킴으로써 센싱되는 메모리 셀들의 개수를 줄임에 의해 전류 소모를 절감하는 효과를 갖는다.

Claims (14)

  1. 워드 라인을 컬럼 방향으로 분할함에 의해 형성되는 복수개의 서브워드라인들을 구비하는 반도체 메모리 장치에 있어서,
    상기 서브워드라인들 각각을 구동하는 복수의 스플릿 워드라인 드라이버들;
    상기 워드라인을 선택하는 워드라인 선택 신호 및 제어 신호에 응답하여 각각이 상기 스플릿 워드라인 드라이버들 중의 하나를 구동하는 구동 신호 발생기들; 및
    칼럼 어드레스에 근거하며 상기 구동 신호 발생기들 중의 하나를 선택하기 위한 구동신호 발생기 선택 신호와 상기 반도체 메모리 장치의 노멀/리프레쉬 동작을 지정하는 모드 신호에 응답하여 상기 구동 신호 발생기에 제공되는 제어 신호를 발생하는 제어 신호 발생기를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어 신호 발생기는 상기 구동 신호 발생기 선택 신호와 상기 모드 신호를 오아 연산하는 오아 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 구동 신호 발생기 선택 신호는 칼럼 어드레스의 일부를 디코딩한 것임을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 구동 신호 발생기 선택 신호는 상기 칼럼 어드레스의 최상위 비트를 포함하는 일부를 디코딩한 것임을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 구동 신호 발생기 선택 신호는 상기 칼럼 어드레스의 최상위 비트를 디코딩한 것임을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제어 신호 발생기는
    상기 모드 신호와 상기 칼럼 어드레스의 최상위 비트를 오아 연산하는 오아 게이트인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 구동 신호 발생기는
    상기 워드라인 선택 신호와 상기 제어 신호를 앤드 연산하는 앤드 게이트; 및
    상기 앤드 게이트의 출력을 래치하여 상기 서브워드라인 드라이버에 제공하는 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 반도체 메모리 장치는 패킷(packet) 형태로 명령, 어드레스, 데이터를 스트로브하는 방식의 동적 랜덤 액세스 메모리 장치인 것을 특징으로 하는 반도체 메모리 장치.
  9. 워드 라인이 복수개의 서브워드라인들로 분할되며, 상기 서브워드라인들 각각을 구동하는 복수의 스플릿 워드라인 드라이버들을 구비하는 반도체 메모리 장치에서 상기 스플릿 워드라인 드라이버에 대응하여 설치되며 상기 워드라인을 선택하는 워드라인 선택 신호에 응답하여 상기 스플릿 워드라인 드라이버를 구동하는 구동 신호 발생기에 있어서,
    칼럼 어드레스에 근거하며 복수의 구동 신호 발생기들 중의 하나를 선택하기 위한 구동신호 발생기 선택 신호와 상기 반도체 메모리 장치의 노멀/리프레쉬 동작을 지정하는 모드 신호에 응답하여 제어 신호를 발생하는 제어 신호 발생기;
    워드라인 선택 신호와 상기 제어 신호를 앤드 연산하는 앤드게이트; 및
    상기 앤드 게이트의 출력을 래치하여 상기 스플릿 워드라인 드라이버에 제공하는 래치를 포함하는 구동 신호 발생기.
  10. 제9항에 있어서, 상기 제어 신호 발생기는 상기 선택 신호와 상기 모드 신호를 오아 연산하는 오아 게이트인 것을 특징으로 하는 구동 신호 발생기.
  11. 제10항에 있어서, 상기 구동 신호 발생기 선택 신호는 칼럼 어드레스의 일부를 디코딩한 것임을 특징으로 하는 구동 신호 발생기.
  12. 제11항에 있어서, 상기 구동 신호 발생기 선택 신호는 상기 칼럼 어드레스의 최상위 비트를 포함하는 일부를 디코딩한 것임을 특징으로 하는 구동 신호 발생기.
  13. 제12항에 있어서, 상기 구동 신호 발생기 선택 신호는 상기 칼럼 어드레스의 최상위 비트를 디코딩한 것임을 특징으로 하는 구동 신호 발생기.
  14. 제11항 혹은 제13항에 있어서, 상기 칼럼 어드레스는 메모리 코어 내부에서 요청되는 최소 tRCD(Ras to Cas Delay time)보다 적은 시간 사이에 인가되는 것임을 특징으로 하는 구동 신호 발생기.
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