TW451221B - Semiconductor memory device and driving signal generator therefor - Google Patents

Description

45^21 五、發明說明（1) 發明背景 1-發明領域 本發明乃關係到一半導體記憶裝置，而更為特別地乃關 係到一半導體裝置，其功率消耗係藉由減少記憶格數來加 以降低’该記憶格係藉由被連接至對應於一列位址與一行 位址同時被輸入之一半導體裝置，或一列位址與一行位址 被輸入較一通常的到CAS延遲時間（tRCDmin)為短的一 個時間間隔之一半導體裝置内一列位址之一字元線的記憶 格間之一感測放大器來加以感測，以及因此所關係到的一 個驅動信號產生器。 2.先前技藝說明 動態隨機存取記憶體（DRAM)由其與系統之協定觀之可加 以分類成為運用基於列位址選通（RASB)信號與一行位址選 通（CASB)信號之一選通模式的一種dr AM(例如一種延伸資 料輸出DRAM(EDO DRAM))，運用基於時脈信號之選通指 令’位址及資料之一模式的一種DRAM(例如一種同步 DRAM) ’以及運用基於時脈信號（此外稱為一封包協定模 式）之封包格式的選通指令，位址及資料之一模式的一種 DRAM(例如一種Rambus DRAM)。 前兩種DRAM採用一種位址多工模式，其中該列與行位址 係以一預定時間間隔（t R C D m i η )經由相同的接腳加以輸 入’在另一方面該三種DRAM間運用封包協定模式的最後一 種型式之DRAM採用該列與行位址係以一預定時間間隔 (tRCDmin)或較該有關DRAM的tRCDmin為短的一段時間間隔

45u幻 五、發明說明（2) 加以輸入的一種模式’此處的t R C D m i η指明了用於保證列 位址所指定之一字元線係被起動的一個時間間隔，而字元 線感測及讀取和寫入作業係根據該行位址加以執行，該封 包協疋模式係類似於一種位址非多元模式，其中列與行位 址係經由一靜態RAM (SRAM)内的不同接腳加以同時輪入。 DRAM以一種正常作業模式或一種更新作業模式作業，該 正#作業模式係被分為一種選擇記憶格的作業與決定讀取 和寫入是否加以執行的作業以及控制資料輸入所選定的記 憶格與自記憶格輸出，選定—記憶格的作業包括解碼一列 位址與選擇一對應字元線，使用感測放大器感測與放大被 連接至所選定字元線以及解碼一行位址與選擇一對應位元 線以經由一輸入-輸出線的一種輸出等步驟，最後被連接 f藉由列位址所選定的字元線與被連接至藉由行位址所選 定的位元線之該記憶格係被選定。 S玄更新作業在產生一連續改變的内部位址時係自動且定 =2加以執行，該更新作業係被分為一種選擇字元線的作 :、與使用感測放大器以儲存記憶格電荷來感測並放大被連 接f叉選擇字元線的一種作業，在該更新作業中選擇一對 應字疋線的作業與正常作業中所有者相同，例外為該内部 所產生的位址係被用於更新作業中。 f Q之於正常作業模式中與一列位址（即解碼該列位址） ，~的作業（~選定字元線的起動與所有被連接至受選定 子元線的位元線之感測）在本質上係與更新作業中所有者 相同’兩種作業模式間僅有的不同係在於正常作業模式使

第6頁 45^2] 五、發明說明（3) 用一個外部位址而更新作業模式使用一個内部位址。 圖1係被提供用來顯示在EDO DRAM中所執行的字元線選 擇之概念，圖2係被提供用來顯示在同步DRAM中所執行的 字元線選擇之概念。 後續參照圖1及圖2的說明關係到EDO DRAM與同步DRAM的 各別正常作業模式中所起動的字元線與記憶格數，於正常 作業模式期間如圖1中所顯示者般用於控制與一列及一列 位址之關聯作業的一個指令一旦被輸入，由實線所代表的 字元線W/L係在採用8K更新速度的EDO DRAM中加以起動， 而如圖2中所顯示者，由實線與虛線兩者所代表的字元線 W/L係在採用4K更新速度的EDO DRAM中加以起動，因此感 測作業係關於採用8K更新速度的EDO DRAM中的8K記憶格， 採用4K更新速度的EDO DRAM中的1 6Ϊ(記憶格以及採用4K更 新速度的同步DRAM中的4K (假設此處僅一組被選擇）記憶格 中加以執行。 言買取與寫入實際上僅關於所感測到的8 κ個記憶格間之 4 - 3 2個記憶格加以執行，所欲加以讀取與寫入之該記憶格 位址直到一行位址被加以應用時才能加以辨識。 於運用位址多工模式的DRAM(像是EDO DRAM或同步DRAM) 的案例中，一行位址必須在一預定時間間隔（tRCDmin)過 去後與一列位址被輸入以保證與一列關聯的作業完成後加 以輸入，所以在採用位址多工模式的正常作業模式期間， 即使僅有非常少的8K個記憶格（假設是64M)欲被使用/該 感測作業應關於被連接到受起動字元線W/L的所有記憶^

451221 五、發明說明（4) 連續地加以執行直到行位址係被施用為止，此舉造成大量 欲加以消耗的感測電流。 後續參照圖1及圖2的說明關係到EDO DRAM與同步DRAM的 各別正常作業模式中所起動的字元線说/L與記憶格數，於 更新作業模式期間如圖1中所顯示者般一旦一内部位址被 輪入’由實線所代表的字元線W/L係在採用8K更新速度的 EDO DRAM中加以起動’而由實線與虛線兩者所代表的字元 線W/L係在採用4K更新速度的EDO DRAM中加以起動，如圖2 中所顯示者般由實線與虛線兩者所代表的字元線W/L係在 採用4K更新速度的同步])RAM中加以起動，因此感測作業係 關於採用8K更新速度的EDO DRAM中的8K記憶格，採用4K更 新速度的EDO DRAM中的1 6K記憶格以及採用4K更新速度的 同步DRAM中的4K記憶格中加以執行。 於運用位址多工模式的DRAM中，相同數目之EDO DRAM的 字元線係如更新作業中一般在正常作業中加以起動，而相 同數目之同步DRAM的字元線係如更新作業中一般僅在所有 的組都被起動時於正常作業中加以起動，在另一方面運用 位址非多工模式之DRAM與運用封包協定模式的dram不需要 去感測在正常作業期間未被使用的記億袼，因為該列與行 位址係以一較tRCDm i η為短的一段時間間隔同時加以輸 入’所以在列與行位址係被輸入一段較tRCDm i η為短的一 段時間處運用位址非多工模式或封包協定模式及其類似之 半導體記憶裝置中，若感測作業不對未被行位址所選定的 記憶格加以執行則電流消耗將被降低。

五、發明說明¢5) 發明概要 本發明之一目的在於提供了 一種半導體記憶裝置用於在 一正常作業期間，於一列位址與一行位址係被輸入較通常 的RAS到CAS延遲時間（tRCDmin)為短的一個時間間隔之一 半導體記憶裝置内被連接到一受選擇的字元線之記憶格之 間僅容許一些記憶格被感測到因此減少了電源消耗。 本發明之另一目的在於提供一適用於以上的半導體記憶 裝置之一驅動信號產生器。

為了達成以上提及之該第一個目的，一半導體記憶裝置 係被提供於此，其包括藉由分割在一行方向上的字元線所 定義之副字元線以及用於根據行位址選擇性地驅動副字元 線的一個驅動信號產生器，該驅動信號產生器係由對應於 該行位址之一選擇信號與用於指定該半導體記憶裝置之一 作業模式之一模式信號所控制，該半導體記憶裝置僅選擇 一部份根據行位址藉由分割行方向上的字元線所提供的副 字元線，因此降低了所感測到的記憶格數。 為了達成以上提及之該第二目的，包括一控制信號產生 器之一驅動信號產生器係被提供於此用於產生回應於基於 一行位址之一選擇信號與用於指定一半導體記憶裝置之一 正常或更新作業之一模式信號，一 AMD(及）閘用於執行關 於一字元選擇信號與該控制信號之一AND運算，以及一鎖 存用於問住且提供該AND閘的一個輸出至一副字元線驅動 器。 簡單圖示說明

45l2 2 五、發明說明（6) 本發明的以上目的與優點藉由詳述此處之較佳具體實例 與參照附圖將變得更為明顯，其中： 圖1顯示了在一64M EDO DRAM(動態隨機存取記憶體）中 字元線選擇作業的一種概念； 圖2顯示了在一64M同步動態隨機存取記憶體（DRAM)中字 元線選擇作業的一種概念； 圖3顯示了根據本發明在一半導體記憶裝置中字元線的 一種概念； 圖4係為一習知的列解碼器之一方塊圖； 圖5顯示了於一習知的半導體記憶裝置中字元線與副字 元線驅動器之一配置； 圖6係為一電路圖顯示了圖5中所敘述之一 PXiD產生器的 一種構造； 圖7顯示了根據本發明在一半導體記憶裝置中字元線與 副字元線驅動器之一配置的一個較佳具體實例； 圖8係為一OR(或）閘之一電路圖用於產生圖7中所敘述之 控制信號；及 圖9係為圖7中所敘述之一 PXiD產生器之一電路圖。 元件對照表 2 列 指 令 10 前 解 碼 器 20 主 解 石馬 器 22 X- 解 碼 器 24 N- 解碼 器

第10頁 45^2? 五、發明說明（7) 30 W/L驅動器 5 0a，5 0b, 70a，7 0b SWD副字元線驅動器 52a, 52b, 72a, 72b PXiD 產生器 6 0 鎖存 6 2 驅動器 82 或閘 82a, 84a 非或閘 82b,84b, 92b 反向器 92 及閘 9 2a非及閘 詳細圖示說明 本發明將參照附圖更完全地加以敘述，其中該發明的較 佳具體實例係被顯示。 圖3係為被提供用•來說明了根據本發明之一半導體記憶 裝置之一作業的概念，參照圖3在一正常作業期間本發明 之一半導體記憶裝置僅驅動被連接至藉由分割一行方向上 之字元線W/L所定義之副字元線間欲加以存取的記憶格之 副字元線。 換言之虛線代表由列位址所選擇的字元線W/L，而在該 字元線W/L間，僅有部份由實線所代表的字元線W/L在正常 運算期間加以致能，該實線指示了被連接至由行位址所選 擇的記憶格的副字元線，此等副字元線係藉由分割在行方 向上的字元線W / L來加以定義。 圖4係為一習知的解碼器的一個方塊圖，參照圖4 一旦用

第11頁 立、發明說明（g) '------ '、控制一半導體記憶裝置之— ^ 動而且接著輸入一列位址RA0_RAn异#的~個列指令係被起 由—前解碼器]0加以前解碼而 ；"列位址KA0—以11係藉 至一主解碼器20，該主解碼号2〇，^輸入該前解碼列位址 器24 〇 ° 20包含X -解碼器22與W-解碼 假設被輸入到該X ~解碼哭？ 9 第一最不有效位元βΑ0與—^ w—位址包含該列位址之一 入到該N-解碼器24的位元#私力攻不有效位兀βΑ 1，且被輸 到最有效位元RAn(即）沾係為從第三最不有效位元RA2 為2Π2的2次方）=4而恥解=„位^數，X—解碼器22之數目係 方），由該X-解碼器22之的Ί4的數目係為的η-1次 組成，所以被選擇的W / l宏，解碼益2 4之的輸出所 [解碼器22的各個輸出J線數係為2,2的n+1次方）。 用於驅動字元線W/L0-W/丨〇，PX1，PX2及PX3係被輸入至 動器30，而各個N-解碼哭；；]的各群4個字元線（W/U驅 4個字元線驅動器，例之的輸出係被輸入至對應群的 4，·.‘及2州-3而N-解碼L/X〇係被輸入至W/L驅動器0， n，；[ , 2與3。 為0的輸出係被輸入至W/L驅動器 在一記憶格陣列中右 方法，一種是將—字7種配置字元線及字元線驅動器白彳 在該記憶格陣列之—=^配置在一記憶格之—行方向上i 位於行方向上之一位，或字兀線之—端），另—種係分害 於分別地驅動在—1 =線且提供副字元線驅動器（SWD)用 憶體變成更為高度集：：内該字元線的受分割部份，當t| 五、發明說明（9) 圖5係為一方塊圖顯示了於一習知的丰暮 中 字元線與副字元線驅動器之一配置，參？圖 陣列1 00在一行方向上係被分割成4群而每兩群提供一 SWD ’例如一字το線W/L係被分割成兩個副字元線WLla與 WLlb各具有兩群的長度而SWDs 5〇a與5〇13係被提供分別地 用於受分割的副字元線WLla與WLlb。 該第一SWD 50a驅動自該記憶格陣列之上部來的第一與 第二群的左側處由虛線所代表的受分割副字元線，該第二 SWD 50b驅動自該記憶格陣列之上部來的第三與第四群的 左側處由虛線所代表的受分割副字元線。 雖然未於圖5中加以顯示’該N-解碼器24之一的一個輸 出係在一行方向上以電線連接’以致於其被輸入至相同字 元線W/L之SWDs，例如該第一與第二SWDs 5〇a與501)，該χ_ 解碼器22的輸出PX0，PX1，PX2與PX3之一係在一列方向上以 電線連接（未於圖5中加以顯示），以致於其經由對靡的 PXiD產生器52a與52b加以輸入至對應的swDs，即該第一與 第二SWDs 50a 與50b。 ” 特別是一旦從左側來由該第一的兩條虛線所代表的一個 子元線W / L係被選擇而且P X 0係處於一活化狀態，經由 PXiD產生益52a與52b致過由陰影區域所代表的50a和 5 0 b ’以致於由虚線所代表的兩個副字元線ψ l 1 a和W L1 b係 被致能，因此感測作業係關於被連接到包括該副字元線 WL1 a與WL1 b之受選擇字元線的所有記憶格來加以執行。 於被連接至已選擇的字元線W/L的記憶格間，將被選擇

第13頁 饬/勺7 五、發明說明（10) 吕己憶格係由一行位址加以決定’此處假設該行位址之最有 效位元（MSB)係為C A i而c A i係為π高"，被連接至相同字元 線W/L之一半記憶格不要加以感測，另一半的記憶格係在 C A i具備”低"位準時加以選擇，在此場合中若被連接至由 CA i的”低"位準所選擇之記憶格的一個SWD變成使無用而且 被連接至由CA i的"高"位準所選擇之記憶格的唯一 SWD係被 致能，電流的消耗將被減半。 於圖5中實際上被輸入至各SWDs 50a與50b之該信號並非 PXi(I = 〇 ’1，2，3)而是各PXiD產生器52a與52b的一個輸 出，若該P X i D產生器5 2 a與5 2 b的任何一個都不被致能，則 相對應的SWDs 50a和50b也不能加以致能，因此一相對應 的副字元線不能加以致能。 圖6係為一詳細的電路圖顯示了圖5中所敛述之p X i d產生 ’參圖6，§玄P X i D產生器包含一6 0及一驅動器6 2。 該鎖存60包含兩個PMOS電晶體pi與P2，其閘極與源極相 互父又連接’序列式加以連接至各別電晶體P1與P2的 兩個NMOS電晶體N1與N2，以及被連接在龍〇s電晶體N1與{^2 閘極間的一個反向器I NV ,該鎖存6 〇鎖存Ρχ 土信號，例如當 被施加至該第一 NMOS電晶體N1之問極的ρχί信號係在"高μ 位準（此後以"H"加以代表）時，該第一關〇s電晶體π被打 開而该第一 NMOS電晶體N1的没極潛勢變成一"低"位準（此 後以jL'1加以代表），PXi係藉由反向器INV加以反向以致於 L係被把用至第二NMOS電晶體N2之閘極，因此該隨〇s電 晶體N2被關閉而該第二題〇s電晶體μ的没極潛勢變成一

第14頁 五、發明說明（π) :位準’因為該第一NMOS電晶體Ν1的汲極係被連接至第 一PM0S電晶體P2的閘極而第二關〇s電晶體N2的汲極係被連 接至第一PM0S電晶體pi的閘極，該第一PM〇s電晶體ρι係被 ，閉而該第二PM0S電晶體P2係被打開，所以該第一電 晶體Ν1的汲極維持在"L”而第二龍〇s電晶體Ν2的汲極維 在"r 。 在另一方面當被施加至該第一關〇 $電晶體N1之閘極的 ΡΧι信號係在L"位準時’該第—NM0S電晶體N1被關閉而該 第一NM0S電晶體N1的汲極潛勢變成_，H"位準，pxi係藉由反 向器INV加以反向以致於"H"係被施用至第二NM〇s電晶體 之閘極’因此該關電晶體N2被打開而汲極潛勢變成1' l，' 位準’因為該第一 NM〇S電晶體N1的汲極係被連接至第二 PM0S電晶體P2的閘極而第二腿〇s電晶體N2的汲極係被連接 至第一PM0S電晶體p〗的間極，該第一PM〇s電晶體ρι係被打 開而該第二PM0S電晶體P2係被關閉，所以該第一隨〇s電晶 體N1的汲極維持在μ η"而第二NM〇s電晶體N2的汲極維持在曰曰 該PXi信號經由第—題0S電晶體N1的汲極被施加至驅動 器62，該驅動器62將一輸入信號反向以便提供一輪出，因 為該ΡΧι信號在第一關〇S電晶體的汲極處被反向而且接 著在該驅動器6 2處再次加以反向，ρχ i d係與ρχ i為同向。 本發明執行了關於PXi與具備一特別目的的一個控制^ 號的一種邏輯運算以便致能PxiD產生器52a與52b之—而。使 另一個使無用，該控制信號係回應於用來基於一行位址選 五、發明說明（12) 擇PXiD產生器52a與52b之一的一個選擇信號以及回應於用 來指定一半導體裝置的正常/更新運算一個模式信號所產 生。 圖7顯示了根據本發明在一半導體記憶裝置中字元線W/L 與SWDs之一配置的一個較佳具體實例，參照圖7，本發明 與圖5中所顯示的先前技藝不同之處在於PXiD產生器72a與 7 2b係分別地根據控制信號RCAiB與以八丨來加以致能或使無 用，該控制信號RCAiB與RCAi係藉由執行關於一行位址與 一個模式信號的邏輯運算所產生。 特別是當PXO係被起動而且RCAiB = ”H”（RCAi = "L")

時’僅有陰影部份之一 S W D 7 0 a係被致能以致於僅有一半 的第一字元線W/L(即由一虛線所代表的副字元線WUa係被 致能，在另一方面，當PXO係被起動而且RCAi = " H„ (RCAiB ="LM )時’僅有未被陰影部份之一SWD 7〇b係被致能以致 於僅有另一半的第一字元線W/L(即由一虛線所代表的副字 元線WLlb)係被致能。 換έ之PXiD產生器72a與72b係根據控制信號“^丨與 KCAiB—來加以致能或使無用，以致於僅有一字元線的—部 份副字7G線可加以致能，因而減低了電源的消耗，致能/ 使無用？乂1〇產生器72&與7 21]係由執行關於？)^與1?(；^/ RCAiB之一邏輯運算所影響。 圖8係為一控制k號產生器之電路圖用於產生圖7中 述之控制信號RCAl與RCAiB，參照圖8用於產生控制信號，‘ RCA〗與!^々^之控制信號產生器包括一第一⑽閘”用於接

第〗6頁 五、發明說明（13) 收一行位址之最有效位元CAi與一模式信號ORFH以及用於 產生RCAi以及一第二OR閘84用於接收對CAi具備一補足邏 輯位準之CAiB與該模式信號以及用於產生RCAiB，該 OR閘82與84分別地包括NOR閘82a與84a以及反向器82b與 8 4b ’此4的（DRFH係為代表一半導體記憶裝置的一種運算 模式的模式信號，當Φ RF Η係在"Η (高）位準時，其指示了 更新模式’當Φ R F Η係在11 L (低）"位準時，其指示了正常模 式。 當Φ R F Η係在"Η (高）"位準時，即在該更新模式的案例 中，無論RCAi與RCAiB的邏輯位準為何該〇R閘82與84分別 輸出控制信號RCAi與RCAiB成為一"H"位準，因此該PXiD產 生器係依照PXi.為何來加以致能或使得無用，例如因為該 副字元線WLla與WLlb兩者依照ρχο為何來加以致能或使得 無用’所有被連接至包含副字元線WLla與WLlb之字元線 W/L的記憶格皆被感測到。 當Φ RF Η係在” L (低）"位準時，即在該正常模式的案例 中，該OR問82與84依照CAi與CAiB的邏輯位準為何來分別 輸出控制信號RCAi與RCAiB，因此僅有一字元線的一部份 係被驅動。 當CAi係在"Η(高）"（CAiB = " L(低）"）位準時’即從〇R閘 82來的RCAi輸出變成，因而與RCAi關聯的PXiD產生器 依照PX i為何來加以致能或使得無用，例如該第二ρχ丨D產 生器7 2 a依照p X 〇為何來加以致能或使得無闬。 因為CAiB = "L(低）"’所以從〇R閘84來的輸出RCAiB變成

第17頁 五'發明說明（14) ” L"，其結果如圖7中所敘述者般，與RCAiB關聯的pXiD產 生器不論PX i為何皆被使得無用，例如該第一 ρχ i D產生器 7 2a不論PX0為何皆被使得無用。 於此情況下（CAi="H_，，CAiB = ”Li_).，例如即令ΡΧ0係被起 動’該第一PXiD產生器72a係被使無用而僅有第二pxiD產 生器*72b係被致能，接著該第_ swd 7 0a係被使無用而第二 SWD 70b係被致能，因此該第一副字元線叽1£1係不會被驅 動而第二副字元線WL1 b係被驅動，因而僅有被連接至第二 副字元線WL1 b的記憶格係被感測到。 在另一方面當CAi係為f'LM (CAiB="ir )時，從OR閘82來 的RCAi輸出變成11 L" ’其結果如圖7中所敘述者般，與rca i 關聯的P X i D產生器不論p X i為何皆被使得無用，例如該第 二PXiD產生|§72b不論ρχο為何皆被使得無用。 因為CAiB = " Η(高）"，所以從〇R閘84來的輸ARCAiB變成 "H"，其結果如圖7中所敘述者般，與RCA丨b關聯的ρχ丨])產 生器依照PXi為何來加以致能或使得無用，例如該第一 PXiD產生器72a依照ρχο為何來加以致能或使得無用。 於此情況下（CAi="H"，CAiB = ML")，例如即令ΡΧ0係被起 動’該第二PXiD產生器72b係被使無用而僅有第一PXi D產 生器72a係被致能’接著該第一SWD 70a係被致能而第二 SWD 70b係被使無用’因此該第—副字元線WLla係被驅動 而第二副字元線WLl b不會被驅動，因而僅有被連接至第一 副字元線WL1 a的記憶格係被感測到^ 換言之該第一副字元線孔丨a或第二副字元線社丨b兩者之

第18頁 五、發明說明（15) 一係根據CA i與ca i B的邏輯位準加以驅動，因為該第—副 字元線WLla與第二副字元線WLlb係藉由分割在行方向上之 單一副字元線來加以定義，於被連接至該字元線Ιί/L之記 憶格間’對應於一上行位址的記憶格或對應於一下行位址 的記憶格係根據C a i與C A i B加以感測，因此感測電流相較 於習知的技術（其中所有被連接至字元線W/L的記憶格皆可 加以感測）可降低1 / 2。 雖然C A i係為一行位址的最有效字元而一字元線孫在圖7 中之一行位址方向上被分割成為兩個副字元線，很明顯的 該字元線可被分割成為2q(此處q = l，2，3，…）副字元線 且該行位址的q個上位元可被使用，因而將感測電流降低 1/2 ’ 1/4 ， 1/8 等。 圖9係為圖7中所敘述之PX iD產生器之一電路圖，在圖9 與圖δ中的相同參考數字與字元代表執行相同作業的相同 元件’且因此其說明將被省略。 相較於圖6中所敘述的電路，該圖9的電路更包括一 AND 閘92用於依照RCAi與RCAiB致能與使無用該鎖存60，該AND 閘92包括一NAND閘92a與一個反向器92b，例如ΡΧ0與RCAiB 係被輸入至位於圖7的第一PXiD產生器72a内之AND閘92中 而ΡΧ0與RCAi係被輸入至位於圖7的第二PXiD產生器72b内 之AND閘92中。 於第一PXiD產生器72a的案例中，當輸入該AND閘極92之 RCAiB係為11 HM ，PX0D依照ΡΧ0的邏輯位準輸出成一"η" / "1/ ，在另一方面當RCAiB係為·' L” ，PX〇D不論ΡΧ0的邏輯位

第19頁 五、發明說明（16) 準為何皆輸出成一"L"，因此當RCABi係為"H11時該第二SWD 70a依照PXO加以致能或使無用，當RCAiB係為時無論 ΡΧ0為何皆使無用。 於第二PXiD產生器72b的案例中，當輸入該AND閘極92之 RCAi係為H" ，PX0D依照ΡΧ0的邏輯位準輸出成一"η" / "L” ’在另一方面當RCAi係為M L"，PX0J)不論ΡΧ0的邏輯位 準為何皆輸出成一"L"，因此當RCAi係為"H"時該第二SWD 70b依照PX0加以致能或使無用’當RCAi係為，'1/時無論ΡΧ0 為何皆使無用。 參照圖8在更新模式（（DRFH = "H”）的案例中，RCAi與 RCAiB皆在一種” H"位準以致於該PXiD產生器72a與72b » SWDs 70a和70b與副字元線ffLla與WLlb皆依ΡΧ0致能或使無 用，在另一方面在正常模式（（DRFHJ L")的案例中，RCAi 與KCAiB依CAi與CAiB具有不同的位準以致於該ρχί])產生哭 723與7213 ’SWDs 70a和70b與副字元線礼13與礼以 °° PXO ’CAi與CAiB致能或使無用。 如上述根據本發 >此壯*… μ 1 ^姐❿，愿裒置根據在一半暮魏

,己憶=内之-行位址致能一部份的副字元線 J ::方：上所提供之副字元線以降低被檢測到的記= 數目，因而削減了電流的消耗。 匕4。的 此：：已參照此處的較佳具體實例特別 請專利範圍所定義該發明的；附的申 與詳細上的改變。 、 乍成各種形式

Claims (1)

1. 六'申請專利範圍

   1. 一種半導體裝置，I 於一段較一記憶核心内& —列位址與 間（tRCD )為短之時間，^所需之—最小 動，而被連接至該受驅動，於該列位址 導體裝置包括： $元線之記憶 一副字元線 供； 該字元線在一行 一副字元線驅動器 一驅動信號產生器 應基於該列位址及一 線選擇信號；以及 ，用於驅動該副字 用於驅動該副字 控制信號用以選擇 一控制信號產生器，用於產生一控制 行位址之選擇驅動信號產生器的一個驅 信號與指明該半導體記憶裝置之—正常 式信號而將該控制信號輸出至控制信號 2. 如申請專利範圍第1項之裝置，其t 器係為一OR (或）閘極，其執行相對於 擇信號與模式信號之一 運算。 3. 如申請專利範圍第1項之裝置，其， 器選擇信號係藉由解碼一部份的行位址 4 .如申請專利範圍第3項之裝置，其τ 器選擇彳g號係藉由解碼一部份包括該行 所獲得。 5.如申請專利範圍第4項之裝置，其t 一行位址係被施加 的RAS至CAS延遲時 之一字元線係被驅 格係被感測，該半 位址上分割來提 元線； 元線驅動器，以回 該字元線之一字元 信號且回應基於該 動信號產生器選擇 或更新作業之一模 產生器。 3該控制信號產生 驅動信號產生器選 3該驅動信號產生 所獲得。 3該驅動信號產生 位址的最有效位元 該驅動信號產生

   5ί々// 六、申請專利範園 器選擇信號係藉由解碼該行位址的最有效位元所獲得。 6. 如申請專利範圍第5項之裝置，其中該控制信號產生 器係為一OR(或）閘極，其執行相對於該模式信號與行位址 之最有效位元之一 OR運算° 7. 如申請專利範圍第1項之裝置，其中該驅動信號產生 器包括： 一 AND(及）閘極用於執行相對於該字元線選擇信號與控 制信號之一AND運算；以及 一鎖存用於鎖存且提供該AND閘極之一輸出至副字元線 驅動器。 8. 如申請專利範圍第1項之裝置，其中該半導體記憶裝 置係為一動態隨機存取記憶體，採用選通一指令，一位址 以及以封包格式之一資料的一種模式。 9. 一半導體記憶裝置中之一驅動信號產生器，包括由分 割一行位址上之字元線所定義之一副字元線以及用於驅動 該副字元線之一副字元線驅動器，該驅動信號產生器回應 一字元線選擇信號用於選擇基於一列位址之字元線，該驅 動信號產生器包含： 一控制信號產生器，用於產生一控制信號且回應基於一 行位址之一驅動信號產生器選擇信號與用於指定該半導體 記憶裝置之一正常或更新作業之一模式信號； —AND(及）閘極，用於執行相對於該字元線選擇信號與 控制信號之一 AND運算；以及 一鎖存，用於鎖存且提供該AND閘極之一輸出至副字元

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   4&々l 六、申請專利範圍 線驅動器。 10_如申請專利範圍 制信號係為一OR閘用 項之驅動信號轰 與模式信號之一 0R運算執行關於驅動信號 11、如申請專利範圍第1 〇項之驅動信號 驅動信號產生器選擇信號係為解碼部份行 1 2 ·如中凊專利範圍第11項之驅動信號 驅動信號產生器選擇信號係為解碼包括行 元之部份行位址所獲得。 1 3.如申請專利範圍第1 2項之驅動信號, 驅動信號產生器選擇信號係為解碼行位^ 獲得。 I 4.如申請專利範圍第1 1項之驅動信號> 行位址係被施用較一記憶核内部所需°之~一; 遲時間（tRCD)為短的一段時間。 15·如申請專利範圍第12項之驅動#號^ 行位址係被施用較一記憶核内部所需°之~一; 遲時間（tRCD)為短的一段時間。 1 6.如申請專利範圍第1 3項之断β 行位址係被施用較一記憶核内部所带0儿· 遲時間（tRCD )為短的一段時間。電之一 生器’其中該控 產生裔選擇信號 I生器，其中該 位址所獲得。 t生器’其中該 位址的最有效位 ί生器，其中該 的最有效位元所 L生器，其中該 最小RAS至CAS延 ί生器，其中該 最小RAS至CAS延 ί生器，其中該 最小RAS至CAS延