JPH09219090A - 順次アクセス用メモリ装置 - Google Patents
順次アクセス用メモリ装置Info
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- JPH09219090A JPH09219090A JP8336046A JP33604696A JPH09219090A JP H09219090 A JPH09219090 A JP H09219090A JP 8336046 A JP8336046 A JP 8336046A JP 33604696 A JP33604696 A JP 33604696A JP H09219090 A JPH09219090 A JP H09219090A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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Abstract
(57)【要約】
【課題】メモリセルアレイと順次アクセスメモリ間、及
び各順次アクセスメモリ間のデータ伝送を迅速且つ安定
に行なう。 【解決手段】第１（第２）電源制御部１４’（１６’）
は、印加する第１（第２）ライト信号ＷＥＢ３（ＷＥＢ
４）がローレベルの時は、ＰＭＯＳトランジスタ７０オ
ンで、第１（第２）電源制御信号ＲＥＧ−Ｐ３（ＲＥＧ
−Ｐ４）がＶｃｃとなる。第１（第２）ライト信号ＷＥ
Ｂ３（ＷＥＢ４）がハイレベルの時は、ＮＭＯＳトラン
ジスタ７２オン、ＮＭＯＳトランジスタ６８オフで、第
１（第２）電源制御信号ＲＥＧ−Ｐ３（ＲＥＧ−Ｐ４）
は、ＶｃｃとＮＭＯＳトランジスタ６８のしきい電圧Ｖ
TNの差電圧（Ｖｃｃ−ＶTN）となる。このように、第１
及び第２電源制御部１４’、１６’は、ライト信号の印
加レベルに応じて異なるレベルの電源制御信号ＲＥＧ−
Ｐ３、ＲＥＧ−Ｐ４をそれぞれ出力する。
び各順次アクセスメモリ間のデータ伝送を迅速且つ安定
に行なう。 【解決手段】第１（第２）電源制御部１４’（１６’）
は、印加する第１（第２）ライト信号ＷＥＢ３（ＷＥＢ
４）がローレベルの時は、ＰＭＯＳトランジスタ７０オ
ンで、第１（第２）電源制御信号ＲＥＧ−Ｐ３（ＲＥＧ
−Ｐ４）がＶｃｃとなる。第１（第２）ライト信号ＷＥ
Ｂ３（ＷＥＢ４）がハイレベルの時は、ＮＭＯＳトラン
ジスタ７２オン、ＮＭＯＳトランジスタ６８オフで、第
１（第２）電源制御信号ＲＥＧ−Ｐ３（ＲＥＧ−Ｐ４）
は、ＶｃｃとＮＭＯＳトランジスタ６８のしきい電圧Ｖ
TNの差電圧（Ｖｃｃ−ＶTN）となる。このように、第１
及び第２電源制御部１４’、１６’は、ライト信号の印
加レベルに応じて異なるレベルの電源制御信号ＲＥＧ−
Ｐ３、ＲＥＧ−Ｐ４をそれぞれ出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、順次（serial）ア
クセスを行なうメモリ装置に係るもので、特に、順次デ
ータの入出力時、互いに異なるレベルの電源制御信号を
発生する電源制御部を備え、メモリセルアレイと順次ア
クセスメモリ間、及び各順次アクセスメモリ間のデータ
伝送を迅速且つ安定に行ない得る順次アクセス用メモリ
装置に関するものである。
クセスを行なうメモリ装置に係るもので、特に、順次デ
ータの入出力時、互いに異なるレベルの電源制御信号を
発生する電源制御部を備え、メモリセルアレイと順次ア
クセスメモリ間、及び各順次アクセスメモリ間のデータ
伝送を迅速且つ安定に行ない得る順次アクセス用メモリ
装置に関するものである。
【０００２】
【従来の技術】一般に、順次アクセス用メモリ装置は図
３に示すような構成を有する。図３において、順次アク
セスを行なう時、外部から印加する制御信号ＴＲにより
データの伝送を制御する伝送制御部１０と、外部から印
加するリード／ライト信号Ｒ／Ｗによりメモリ装置のリ
ード及びライト動作を制御する制御信号を出力するリー
ド／ライト制御部１２と、該リード／ライト制御部１２
から出力された第１及び第２ライト信号ＷＥＢ１、ＷＥ
Ｂ２により第１及び第２電源制御信号ＲＥＧ−Ｐ１、Ｒ
ＥＧ−Ｐ２を夫々出力する第１及び第２電源制御部１
４、１６と、外部から印加する制御信号ＣＲＬを受けて
メモリ装置の制御を行なう制御信号を発生する制御部１
８と、外部から印加するアドレス信号ＡＤＳを受けてロ
ーアドレス信号ＲＡＤＳ及びカラムアドレス信号ＣＡＤ
Ｓを夫々出力するアドレスバッファー部２０と、該アド
レスバッファー部２０から出力されたカラムアドレス信
号ＣＡＤＳと外部から印加するクロック信号ＣＬＫとに
より順次アドレス信号を発生する順次アドレス生成部２
２と、該順次アドレス生成部２２から出力された順次ア
ドレス信号をディコーディングする順次アドレスディコ
ーダー２４と、前記アドレスバッファー部２０から出力
されたローアドレス信号ＲＡＤＳをディコーディングし
一つのワードラインを選択するローディコーダー２６
と、前記アドレスバッファー部２０から出力されたカラ
ムアドレス信号ＣＡＤＳをディコーディングするカラム
ディコーダー２８と、該カラムディコーダー２８の出力
信号によりビットラインを選択するゲート部３０と、選
択されたワードライン及びビットラインに該当するメモ
リセルにデータを貯蔵するか又は該貯蔵されたデータを
出力するメモリセルアレイ３２と、前記リード／ライト
制御部１２から出力された制御信号により該メモリセル
アレイ３２から印加されたデータをバッファーリングし
て外部に出力するランダム出力バッファー部３４と、前
記リード／ライト制御部１２から出力された制御信号に
より外部から入力するデータをバッファーリングして前
記メモリセルアレイ３２に印加するランダム入力バッフ
ァー部３６と、前記第１及び第２電源制御部１４、１６
から出力された第１及び第２電源制御信号ＲＥＧ−Ｐ
１、ＲＥＧ−Ｐ２により順次データを入出力する第１及
び第２順次アクセスメモリ４０、４４と、前記伝送制御
部１０の制御によりメモリセルアレイ３２と第１順次ア
クセスメモリ４０間のデータ伝送を行なう伝送部３８
と、前記伝送制御部１０の制御により前記第１及び第２
順次アクセスメモリ４０、４４間のデータ伝送を行なう
伝送部４２と、前記順次アドレスディコーダー２４によ
り選択されたゲートにより前記第２順次アクセスメモリ
４４から印加された順次データを出力するか又は順次デ
ータを前記第２順次アクセスメモリ４４に出力するゲー
ト部４６と、該ゲート部４６から出力されたデータをバ
ッファーリングして外部に出力する順次出力バッファー
部４８と、外部から印加した順次データを前記ゲート部
４６を通って第２順次アクセスメモリ４４に印加する順
次入力バッファー部５０と、から構成されている。
３に示すような構成を有する。図３において、順次アク
セスを行なう時、外部から印加する制御信号ＴＲにより
データの伝送を制御する伝送制御部１０と、外部から印
加するリード／ライト信号Ｒ／Ｗによりメモリ装置のリ
ード及びライト動作を制御する制御信号を出力するリー
ド／ライト制御部１２と、該リード／ライト制御部１２
から出力された第１及び第２ライト信号ＷＥＢ１、ＷＥ
Ｂ２により第１及び第２電源制御信号ＲＥＧ−Ｐ１、Ｒ
ＥＧ−Ｐ２を夫々出力する第１及び第２電源制御部１
４、１６と、外部から印加する制御信号ＣＲＬを受けて
メモリ装置の制御を行なう制御信号を発生する制御部１
８と、外部から印加するアドレス信号ＡＤＳを受けてロ
ーアドレス信号ＲＡＤＳ及びカラムアドレス信号ＣＡＤ
Ｓを夫々出力するアドレスバッファー部２０と、該アド
レスバッファー部２０から出力されたカラムアドレス信
号ＣＡＤＳと外部から印加するクロック信号ＣＬＫとに
より順次アドレス信号を発生する順次アドレス生成部２
２と、該順次アドレス生成部２２から出力された順次ア
ドレス信号をディコーディングする順次アドレスディコ
ーダー２４と、前記アドレスバッファー部２０から出力
されたローアドレス信号ＲＡＤＳをディコーディングし
一つのワードラインを選択するローディコーダー２６
と、前記アドレスバッファー部２０から出力されたカラ
ムアドレス信号ＣＡＤＳをディコーディングするカラム
ディコーダー２８と、該カラムディコーダー２８の出力
信号によりビットラインを選択するゲート部３０と、選
択されたワードライン及びビットラインに該当するメモ
リセルにデータを貯蔵するか又は該貯蔵されたデータを
出力するメモリセルアレイ３２と、前記リード／ライト
制御部１２から出力された制御信号により該メモリセル
アレイ３２から印加されたデータをバッファーリングし
て外部に出力するランダム出力バッファー部３４と、前
記リード／ライト制御部１２から出力された制御信号に
より外部から入力するデータをバッファーリングして前
記メモリセルアレイ３２に印加するランダム入力バッフ
ァー部３６と、前記第１及び第２電源制御部１４、１６
から出力された第１及び第２電源制御信号ＲＥＧ−Ｐ
１、ＲＥＧ−Ｐ２により順次データを入出力する第１及
び第２順次アクセスメモリ４０、４４と、前記伝送制御
部１０の制御によりメモリセルアレイ３２と第１順次ア
クセスメモリ４０間のデータ伝送を行なう伝送部３８
と、前記伝送制御部１０の制御により前記第１及び第２
順次アクセスメモリ４０、４４間のデータ伝送を行なう
伝送部４２と、前記順次アドレスディコーダー２４によ
り選択されたゲートにより前記第２順次アクセスメモリ
４４から印加された順次データを出力するか又は順次デ
ータを前記第２順次アクセスメモリ４４に出力するゲー
ト部４６と、該ゲート部４６から出力されたデータをバ
ッファーリングして外部に出力する順次出力バッファー
部４８と、外部から印加した順次データを前記ゲート部
４６を通って第２順次アクセスメモリ４４に印加する順
次入力バッファー部５０と、から構成されている。
【０００３】且つ、前記第１電源制御部１４は、図４の
ように構成されている。尚、第２電源制御部１６も同様
に構成される。図４において、高位電圧Ｖｃｃを受ける
ソース端子、前記リード／ライト制御部１２から出力さ
れたライト信号ＷＥＢ１（第２電源制御部１６ではライ
ン信号ＷＥＢ２）を受けるゲート端子、及び第１電源制
御信号ＲＥＧ−Ｐ１（第２電源制御部１６では第１電源
制御信号ＲＥＧ−Ｐ２）を出力するドレイン端子を有し
たＰＭＯＳトランジスタ１４ａと、高位電圧Ｖｃｃを受
けるソース端子、低位電圧Ｖｓｓを受けるゲート端子、
及び前記ＰＭＯＳトランジスタ１４ａのドレイン端子に
接続され第１電源制御信号ＲＥＧ−Ｐ１を出力するドレ
イン端子を有したＰＭＯＳトランジスタ１４ｂと、を備
えている。この場合、前記ＰＭＯＳトランジスタ１４ｂ
の大きさは前記ＰＭＯＳトランジスタ１４ａの大きさよ
りも大きく形成される。
ように構成されている。尚、第２電源制御部１６も同様
に構成される。図４において、高位電圧Ｖｃｃを受ける
ソース端子、前記リード／ライト制御部１２から出力さ
れたライト信号ＷＥＢ１（第２電源制御部１６ではライ
ン信号ＷＥＢ２）を受けるゲート端子、及び第１電源制
御信号ＲＥＧ−Ｐ１（第２電源制御部１６では第１電源
制御信号ＲＥＧ−Ｐ２）を出力するドレイン端子を有し
たＰＭＯＳトランジスタ１４ａと、高位電圧Ｖｃｃを受
けるソース端子、低位電圧Ｖｓｓを受けるゲート端子、
及び前記ＰＭＯＳトランジスタ１４ａのドレイン端子に
接続され第１電源制御信号ＲＥＧ−Ｐ１を出力するドレ
イン端子を有したＰＭＯＳトランジスタ１４ｂと、を備
えている。この場合、前記ＰＭＯＳトランジスタ１４ｂ
の大きさは前記ＰＭＯＳトランジスタ１４ａの大きさよ
りも大きく形成される。
【０００４】又、前記第１及び第２順次アクセスメモリ
４０、４４は、夫々複数個の順次アクセスメモリセルか
ら構成され、それら順次アクセスメモリセルの構成を図
５に示す。前記第１電源制御部１４から出力された第１
電源制御信号ＲＥＧ−Ｐ１を受けるソース端子、ビット
ラインＢＬＢに連結されたゲート端子、及びビットライ
ンＢＬに連結されたドレイン端子を有するＰＭＯＳトラ
ンジスタ４０ａと、該ＰＭＯＳトランジスタ４０ａのド
レイン端子及び前記ビットラインＢＬに共通連結された
ドレイン端子、前記ＰＭＯＳトランジスタ４０ａのゲー
ト端子及び前記ビットラインＢＬＢに共通連結されたゲ
ート端子、及び低位電圧Ｖｓｓを受けるソース端子を有
したＮＭＯＳトランジスタ４０ｂと、前記第１電源制御
部１４から出力された第１電源制御信号ＲＥＧ−Ｐ１を
受けるソース端子、ビットラインＢＬに連結されたゲー
ト端子、及びビットラインＢＬＢに連結されたドレイン
端子を有するＰＭＯＳトランジスタ４０ｃと、該ＰＭＯ
Ｓトランジスタ４０ｃのドレイン端子及びビットライン
ＢＬＢに共通連結されたドレイン端子、前記ＰＭＯＳト
ランジスタ４０ｃのゲート端子及びビットラインＢＬに
共通連結されたゲート端子、低位電圧Ｖｓｓを受けるソ
ース端子を有するＮＭＯＳトランジスタ４０ｄと、を備
えている。図中、キャパシタＣ１はビットラインＢＬに
連結された全ての寄生キャパシタを、キャパシタＣ２は
ビットラインＢＬＢに連結された全ての寄生キャパシタ
を夫々示したものである。
４０、４４は、夫々複数個の順次アクセスメモリセルか
ら構成され、それら順次アクセスメモリセルの構成を図
５に示す。前記第１電源制御部１４から出力された第１
電源制御信号ＲＥＧ−Ｐ１を受けるソース端子、ビット
ラインＢＬＢに連結されたゲート端子、及びビットライ
ンＢＬに連結されたドレイン端子を有するＰＭＯＳトラ
ンジスタ４０ａと、該ＰＭＯＳトランジスタ４０ａのド
レイン端子及び前記ビットラインＢＬに共通連結された
ドレイン端子、前記ＰＭＯＳトランジスタ４０ａのゲー
ト端子及び前記ビットラインＢＬＢに共通連結されたゲ
ート端子、及び低位電圧Ｖｓｓを受けるソース端子を有
したＮＭＯＳトランジスタ４０ｂと、前記第１電源制御
部１４から出力された第１電源制御信号ＲＥＧ−Ｐ１を
受けるソース端子、ビットラインＢＬに連結されたゲー
ト端子、及びビットラインＢＬＢに連結されたドレイン
端子を有するＰＭＯＳトランジスタ４０ｃと、該ＰＭＯ
Ｓトランジスタ４０ｃのドレイン端子及びビットライン
ＢＬＢに共通連結されたドレイン端子、前記ＰＭＯＳト
ランジスタ４０ｃのゲート端子及びビットラインＢＬに
共通連結されたゲート端子、低位電圧Ｖｓｓを受けるソ
ース端子を有するＮＭＯＳトランジスタ４０ｄと、を備
えている。図中、キャパシタＣ１はビットラインＢＬに
連結された全ての寄生キャパシタを、キャパシタＣ２は
ビットラインＢＬＢに連結された全ての寄生キャパシタ
を夫々示したものである。
【０００５】このように構成された従来の順次アクセス
用メモリ装置の動作を説明する。先ず、ランダム入出力
の場合、リード／ライト制御部１２及び制御部１８によ
りランダムリード／ライトモードが決定され、制御部１
８の制御によりアドレスバッファー部２０はローアドレ
ス信号ＲＡＤＳをローディコーダー２６に印加し、該ロ
ーディコーダー２６は入力されたローアドレス信号ＲＡ
ＤＳをディコーディングし一つのワードラインを選択す
る。且つ、前記アドレスバッファー部２０から印加され
たカラムアドレスＣＡＤＳに該当するビットラインがカ
ラムディコーダー２８及びゲート部３０により選択され
る。
用メモリ装置の動作を説明する。先ず、ランダム入出力
の場合、リード／ライト制御部１２及び制御部１８によ
りランダムリード／ライトモードが決定され、制御部１
８の制御によりアドレスバッファー部２０はローアドレ
ス信号ＲＡＤＳをローディコーダー２６に印加し、該ロ
ーディコーダー２６は入力されたローアドレス信号ＲＡ
ＤＳをディコーディングし一つのワードラインを選択す
る。且つ、前記アドレスバッファー部２０から印加され
たカラムアドレスＣＡＤＳに該当するビットラインがカ
ラムディコーダー２８及びゲート部３０により選択され
る。
【０００６】次いで、ランダムリードのとき、メモリセ
ルアレイ３２のメモリセル中前記選択されたワードライ
ンに連結されたメモリセルの貯蔵データは、前記選択さ
れたビットラインに載せられてランダム出力バッファー
部３４に印加され、該ランダム出力バッファー部３４
は、前記入力されたデータをリード／ライト制御部１２
の制御に従いバッファーリングした後外部に出力する。
ルアレイ３２のメモリセル中前記選択されたワードライ
ンに連結されたメモリセルの貯蔵データは、前記選択さ
れたビットラインに載せられてランダム出力バッファー
部３４に印加され、該ランダム出力バッファー部３４
は、前記入力されたデータをリード／ライト制御部１２
の制御に従いバッファーリングした後外部に出力する。
【０００７】又、ランダムライトのときは、ランダム入
力バッファー部３６は、外部から入力したデータをリー
ド／ライト制御部１２の制御に従いバッファーリングし
た後、前記選択されたビットラインに載せてメモリセル
アレイ３２に印加する。次に、順次入出力の場合につい
て説明する。まず、順次リード時には、制御部１８及び
リード／ライト制御部１２により順次リードモードが決
定され、前記ランダム入出力の場合と同様に制御部１８
の制御によりワードライン及びビットラインが選択され
る。
力バッファー部３６は、外部から入力したデータをリー
ド／ライト制御部１２の制御に従いバッファーリングし
た後、前記選択されたビットラインに載せてメモリセル
アレイ３２に印加する。次に、順次入出力の場合につい
て説明する。まず、順次リード時には、制御部１８及び
リード／ライト制御部１２により順次リードモードが決
定され、前記ランダム入出力の場合と同様に制御部１８
の制御によりワードライン及びビットラインが選択され
る。
【０００８】次いで、高位電圧Ｖｃｃ又は低位電圧Ｖｓ
ｓが前記選択されたビットラインに充分に印加される
と、伝送制御部１０は伝送部３８をターンオンさせ、該
伝送部３８は前記選択されたビットラインに載せられた
データを第１順次アクセスメモリ４０に伝送する。この
とき、リード／ライト制御部１２は、ハイレベルのライ
ト信号ＷＥＢ１を第１電源制御部１４に印加し、該第１
電源制御部１４のＰＭＯＳトランジスタ１４ａはターン
オフされ、ＰＭＯＳトランジスタ１４ｂのソース端子に
印加された第１電源制御信号ＲＥＧ−Ｐ１が第１順次ア
クセスメモリ４０に印加してデータの伝送が容易にな
る。
ｓが前記選択されたビットラインに充分に印加される
と、伝送制御部１０は伝送部３８をターンオンさせ、該
伝送部３８は前記選択されたビットラインに載せられた
データを第１順次アクセスメモリ４０に伝送する。この
とき、リード／ライト制御部１２は、ハイレベルのライ
ト信号ＷＥＢ１を第１電源制御部１４に印加し、該第１
電源制御部１４のＰＭＯＳトランジスタ１４ａはターン
オフされ、ＰＭＯＳトランジスタ１４ｂのソース端子に
印加された第１電源制御信号ＲＥＧ−Ｐ１が第１順次ア
クセスメモリ４０に印加してデータの伝送が容易にな
る。
【０００９】次いで、前記伝送制御部１０は伝送部３８
をターンオフさせ、リード／ライト制御部１２はローレ
ベルのライト信号ＷＥＢ１を出力して前記第１電源制御
部１４のＰＭＯＳトランジスタ１４ａがターンオンさ
れ、よって、前記第１順次アクセスメモリ４０の貯蔵デ
ータが安定化される。その後、ハイレベルの第２ライト
信号ＷＥＢ２が第２電源制御部１６に印加され、該ハイ
レベルの第２ライト信号ＷＥＢ２を受けた第２電源制御
部１６のＰＭＯＳトランジスタ１４ａはターンオフさ
れ、前記伝送制御部１０は伝送部４２をターンオンさ
せ、該伝送部４２が第１順次アクセスメモリ４０の貯蔵
データを第２順次アクセスメモリ４４に伝送する。
をターンオフさせ、リード／ライト制御部１２はローレ
ベルのライト信号ＷＥＢ１を出力して前記第１電源制御
部１４のＰＭＯＳトランジスタ１４ａがターンオンさ
れ、よって、前記第１順次アクセスメモリ４０の貯蔵デ
ータが安定化される。その後、ハイレベルの第２ライト
信号ＷＥＢ２が第２電源制御部１６に印加され、該ハイ
レベルの第２ライト信号ＷＥＢ２を受けた第２電源制御
部１６のＰＭＯＳトランジスタ１４ａはターンオフさ
れ、前記伝送制御部１０は伝送部４２をターンオンさ
せ、該伝送部４２が第１順次アクセスメモリ４０の貯蔵
データを第２順次アクセスメモリ４４に伝送する。
【００１０】次いで、前記伝送制御部１０は伝送部４２
をターンオフさせ、リード／ライト制御部１２は前記第
２電源制御部１６のＰＭＯＳトランジスタ１４ａをター
ンオンさせて第２順次アクセスメモリ４４の貯蔵データ
を安定化する。このように、ローディコーダー２６によ
り一つのワードラインが選択された後、伝送部４２がタ
ーンオフされる間アドレスバッファー部２０はカラムア
ドレス信号ＣＡＤＳを順次アドレス生成部２２に予め印
加する。
をターンオフさせ、リード／ライト制御部１２は前記第
２電源制御部１６のＰＭＯＳトランジスタ１４ａをター
ンオンさせて第２順次アクセスメモリ４４の貯蔵データ
を安定化する。このように、ローディコーダー２６によ
り一つのワードラインが選択された後、伝送部４２がタ
ーンオフされる間アドレスバッファー部２０はカラムア
ドレス信号ＣＡＤＳを順次アドレス生成部２２に予め印
加する。
【００１１】そして、前述したように、順次リードを行
なうための準備が完了された後、クロック信号ＣＬＫが
順次アドレス生成部２２に印加すると、該順次アドレス
生成部２２は順次アドレスの開始アドレスを順次アドレ
スディコーダー２４に出力し、該順次アドレスディコー
ダー２４は、ゲート部４６の複数個のゲート中前記入力
された順次アドレスに該当するゲートを選択する。
なうための準備が完了された後、クロック信号ＣＬＫが
順次アドレス生成部２２に印加すると、該順次アドレス
生成部２２は順次アドレスの開始アドレスを順次アドレ
スディコーダー２４に出力し、該順次アドレスディコー
ダー２４は、ゲート部４６の複数個のゲート中前記入力
された順次アドレスに該当するゲートを選択する。
【００１２】次いで、該選択されたゲートを経て第２順
次アクセスメモリ４４の貯蔵データが順次出力バッファ
ー部４８に出力され、該順次出力バッファー部４８は前
記入力したデータをバッファーリングしリード／ライト
制御部１２の制御により外部に出力する。次いで、次の
クロック信号ＣＬＫが順次アドレス生成部２２に印加す
ると、該順次アドレス生成部２２は次のアドレスを発生
し、若し、順次入出力されるデータがＮビットである場
合、第２順次アクセスメモリ４４に貯蔵されたＮビット
のデータが前述のような過程により順次出力バッファー
部４８を経て順次外部に出力される。
次アクセスメモリ４４の貯蔵データが順次出力バッファ
ー部４８に出力され、該順次出力バッファー部４８は前
記入力したデータをバッファーリングしリード／ライト
制御部１２の制御により外部に出力する。次いで、次の
クロック信号ＣＬＫが順次アドレス生成部２２に印加す
ると、該順次アドレス生成部２２は次のアドレスを発生
し、若し、順次入出力されるデータがＮビットである場
合、第２順次アクセスメモリ４４に貯蔵されたＮビット
のデータが前述のような過程により順次出力バッファー
部４８を経て順次外部に出力される。
【００１３】このように、第２順次アクセスメモリ４４
の貯蔵データが出力される間、ローディコーダー２６
は、制御部１８の制御によりアドレスバッファー部２０
から出力されたローアドレス信号ＲＡＤＳを受けて次の
ワードラインを選択し、該選択されたワードラインのデ
ータは伝送部３８を経て第１順次アクセスメモリ４０に
伝送され、前記伝送部３８はターンオフされる。
の貯蔵データが出力される間、ローディコーダー２６
は、制御部１８の制御によりアドレスバッファー部２０
から出力されたローアドレス信号ＲＡＤＳを受けて次の
ワードラインを選択し、該選択されたワードラインのデ
ータは伝送部３８を経て第１順次アクセスメモリ４０に
伝送され、前記伝送部３８はターンオフされる。
【００１４】次いで、前記第２順次アクセスメモリ４４
の貯蔵データ中所定量が外部に出力されると、伝送制御
部１０の制御により伝送部４２は、ターンオンされ前記
第１順次アクセスメモリ４０の貯蔵データを第２順次ア
クセスメモリ４４に伝送した後ターンオフされる。その
後、順次アドレスの新しい開始アドレスが順次アドレス
生成部２２から順次アドレスディコーダー２４に入力さ
れ、前記新しい開始アドレスに該当するＮビットのデー
タが第２順次アクセスメモリ４４から外部に出力され
る。
の貯蔵データ中所定量が外部に出力されると、伝送制御
部１０の制御により伝送部４２は、ターンオンされ前記
第１順次アクセスメモリ４０の貯蔵データを第２順次ア
クセスメモリ４４に伝送した後ターンオフされる。その
後、順次アドレスの新しい開始アドレスが順次アドレス
生成部２２から順次アドレスディコーダー２４に入力さ
れ、前記新しい開始アドレスに該当するＮビットのデー
タが第２順次アクセスメモリ４４から外部に出力され
る。
【００１５】一方、順次入出力の順次ライト時には、リ
ード／ライト制御部１２及び制御部１８により順次ライ
トモードが決定され、制御部１８の制御によりアドレス
バッファー部２０はカラムアドレス信号ＣＡＤＳを順次
アドレス生成部２２に予め印加する。次いで、順次ライ
トを行なうための準備が完了された後、クロック信号Ｃ
ＬＫが順次アドレス生成部２２に印加すると、該順次ア
ドレス生成部２２は順次アドレスの開始アドレスを順次
アドレスディコーダー２４に出力し、該順次アドレスデ
ィコーダー２４は入力された開始アドレスをディコーデ
ィングしゲート部４６の各ゲート中Ｎ個のゲートを選択
する。
ード／ライト制御部１２及び制御部１８により順次ライ
トモードが決定され、制御部１８の制御によりアドレス
バッファー部２０はカラムアドレス信号ＣＡＤＳを順次
アドレス生成部２２に予め印加する。次いで、順次ライ
トを行なうための準備が完了された後、クロック信号Ｃ
ＬＫが順次アドレス生成部２２に印加すると、該順次ア
ドレス生成部２２は順次アドレスの開始アドレスを順次
アドレスディコーダー２４に出力し、該順次アドレスデ
ィコーダー２４は入力された開始アドレスをディコーデ
ィングしゲート部４６の各ゲート中Ｎ個のゲートを選択
する。
【００１６】次いで、リード／ライト制御部１２の制御
により順次データが外部から順次入力バッファー部５０
に印加してバッファーリングされ、前記ゲート部４６の
選択されたゲートに該当する第２順次アクセスメモリ４
４の順次アクセスメモリセルにライトされる。このと
き、ライト信号ＷＥＢ２をゲート端子に受けた第２電源
制御部１６のＰＭＯＳトランジスタ１４ａはターンオフ
される。
により順次データが外部から順次入力バッファー部５０
に印加してバッファーリングされ、前記ゲート部４６の
選択されたゲートに該当する第２順次アクセスメモリ４
４の順次アクセスメモリセルにライトされる。このと
き、ライト信号ＷＥＢ２をゲート端子に受けた第２電源
制御部１６のＰＭＯＳトランジスタ１４ａはターンオフ
される。
【００１７】次いで、次のクロック信号ＣＬＫが順次ア
ドレス生成部２２に印加すると、該順次アドレス生成部
２２は次のアドレスを発生し、従って、前記順次入力バ
ッファー部５０を経て入力した順次データが次の順次ア
ドレスに該当する第２順次アクセスメモリ４４の順次ア
クセスメモリセルにライトされる。このような動作によ
りＮビットの順次データの全てが第２順次アクセスメモ
リ４４にライトされると、前記第２電源制御部１６のＰ
ＭＯＳトランジスタ１４ａはターンオンされ、第１電源
制御部１４のＰＭＯＳトランジスタ１４ａはターンオフ
されて伝送部４２はターンオンされる。
ドレス生成部２２に印加すると、該順次アドレス生成部
２２は次のアドレスを発生し、従って、前記順次入力バ
ッファー部５０を経て入力した順次データが次の順次ア
ドレスに該当する第２順次アクセスメモリ４４の順次ア
クセスメモリセルにライトされる。このような動作によ
りＮビットの順次データの全てが第２順次アクセスメモ
リ４４にライトされると、前記第２電源制御部１６のＰ
ＭＯＳトランジスタ１４ａはターンオンされ、第１電源
制御部１４のＰＭＯＳトランジスタ１４ａはターンオフ
されて伝送部４２はターンオンされる。
【００１８】次いで、第２順次アクセスメモリ４４の貯
蔵されたＮビットの順次データが前記伝送部４２を経て
第１順次アクセスメモリ４０に伝送された後、前記伝送
部４２はターンオフされ、第１電源制御部１４のＰＭＯ
Ｓトランジスタ１４ａはターンオンされる。その後、制
御部１８の制御によりローディコーダー２６はアドレス
バッファー部２０から印加したローアドレス信号ＲＡＤ
Ｓを受けて一つのワードラインを選択し、伝送部３８が
ターンオンされて第１順次アクセスメモリ４０の貯蔵デ
ータをメモリセルアレイ３２に伝送し、該伝送されたデ
ータはローディコーダー２６により選択されワードライ
ンに連結されたメモリセルアレイ３２のメモリセルに貯
蔵される。
蔵されたＮビットの順次データが前記伝送部４２を経て
第１順次アクセスメモリ４０に伝送された後、前記伝送
部４２はターンオフされ、第１電源制御部１４のＰＭＯ
Ｓトランジスタ１４ａはターンオンされる。その後、制
御部１８の制御によりローディコーダー２６はアドレス
バッファー部２０から印加したローアドレス信号ＲＡＤ
Ｓを受けて一つのワードラインを選択し、伝送部３８が
ターンオンされて第１順次アクセスメモリ４０の貯蔵デ
ータをメモリセルアレイ３２に伝送し、該伝送されたデ
ータはローディコーダー２６により選択されワードライ
ンに連結されたメモリセルアレイ３２のメモリセルに貯
蔵される。
【００１９】このように、第２順次アクセスメモリ４４
に貯蔵されたＮビットの順次データが伝送部４２を経て
第１順次アクセスメモリ４０に伝送された後、順次アド
レス生成部２２は新しい開始アドレスを発生させ、外部
から印加した順次データが連続的にメモリセルアレイ３
２に貯蔵されるようになる。
に貯蔵されたＮビットの順次データが伝送部４２を経て
第１順次アクセスメモリ４０に伝送された後、順次アド
レス生成部２２は新しい開始アドレスを発生させ、外部
から印加した順次データが連続的にメモリセルアレイ３
２に貯蔵されるようになる。
【００２０】
【発明が解決しようとする課題】然るに、このような従
来の順次アクセス用メモリ装置においては、第１順次ア
クセスメモリ４０と第２順次アクセスメモリ４４間に連
結されたデータ伝送用伝送部４２がターンオンされたと
き、第１電源制御部１４のインピーダンスと電源制御部
１６のインピーダンスとが互いに異なる場合にも第１順
次アクセスメモリ４０に連結されたビットラインのノー
ドと第２順次アクセスメモリ４４に連結されたビットラ
インのノードとはビットラインＢＬ、ＢＬＢの寄生キャ
パシタンスにより同一な条件を有するため、データを正
確に伝達し得ない場合が発生するという不都合な点があ
った。
来の順次アクセス用メモリ装置においては、第１順次ア
クセスメモリ４０と第２順次アクセスメモリ４４間に連
結されたデータ伝送用伝送部４２がターンオンされたと
き、第１電源制御部１４のインピーダンスと電源制御部
１６のインピーダンスとが互いに異なる場合にも第１順
次アクセスメモリ４０に連結されたビットラインのノー
ドと第２順次アクセスメモリ４４に連結されたビットラ
インのノードとはビットラインＢＬ、ＢＬＢの寄生キャ
パシタンスにより同一な条件を有するため、データを正
確に伝達し得ない場合が発生するという不都合な点があ
った。
【００２１】本発明の目的は、メモリセルアレイと順次
アクセスメモリ間、及び各順次アクセスメモリ間のデー
タ伝送を迅速且つ安定に行ない得る順次アクセス用メモ
リ装置を提供しようとするものである。
アクセスメモリ間、及び各順次アクセスメモリ間のデー
タ伝送を迅速且つ安定に行ない得る順次アクセス用メモ
リ装置を提供しようとするものである。
【００２２】
【課題を解決するための手段】このため、本発明の請求
項１記載の順次アクセス用メモリ装置では、外部の制御
信号によりデータの伝送を制御する伝送制御部と、外部
のリード／ライト信号によりメモリ装置のリード及びラ
イトの動作制御信号である第１及び第２ライト信号を出
力するリード／ライト制御部と、該リード／ライト制御
部から出力した前記第１及び第２ライト信号により第１
電源制御部信号及び第２電源制御信号を出力する第１及
び第２電源制御部と、メモリ装置の制御信号を発生する
制御部と、外部のアドレス信号によりローアドレス信号
及びカラムアドレス信号を出力するアドレスバッファー
部と、該アドレスバッファー部からのカラムアドレス信
号と外部からのクロック信号により順次アドレス信号を
発生する順次アドレス生成部と、ビットラインを選択す
るゲート部と、選択されたビットラインに該当するデー
タを貯蔵又は出力するメモリセルアレイと、前記第１及
び第２電源制御部から出力した第１及び第２制御信号に
より順次データを入出力する第１及び第２順次アクセス
メモリと、前記伝送制御部からの制御信号によりデータ
を伝送する伝送部と、を備え、メモリセルアレイと順次
アクセスメモリ間、及び各順次アクセスメモリ間のデー
タ伝送を前記伝送部を介して行なう順次アクセス用メモ
リ装置であって、前記第１電源制御部は、前記リード／
ライト制御部から出力した第１ライト信号のレベル状態
により異なるレベルの第１電源制御信号を発生して前記
第１順次アクセスメモリに印加する構成であり、前記第
２電源制御部は、前記リード／ライト制御部から出力し
た第２ライト信号のレベル状態により異なるレベルの第
２電源制御信号を発生して前記第２順次アクセスメモリ
（４４）に印加する構成であることを特徴とする。
項１記載の順次アクセス用メモリ装置では、外部の制御
信号によりデータの伝送を制御する伝送制御部と、外部
のリード／ライト信号によりメモリ装置のリード及びラ
イトの動作制御信号である第１及び第２ライト信号を出
力するリード／ライト制御部と、該リード／ライト制御
部から出力した前記第１及び第２ライト信号により第１
電源制御部信号及び第２電源制御信号を出力する第１及
び第２電源制御部と、メモリ装置の制御信号を発生する
制御部と、外部のアドレス信号によりローアドレス信号
及びカラムアドレス信号を出力するアドレスバッファー
部と、該アドレスバッファー部からのカラムアドレス信
号と外部からのクロック信号により順次アドレス信号を
発生する順次アドレス生成部と、ビットラインを選択す
るゲート部と、選択されたビットラインに該当するデー
タを貯蔵又は出力するメモリセルアレイと、前記第１及
び第２電源制御部から出力した第１及び第２制御信号に
より順次データを入出力する第１及び第２順次アクセス
メモリと、前記伝送制御部からの制御信号によりデータ
を伝送する伝送部と、を備え、メモリセルアレイと順次
アクセスメモリ間、及び各順次アクセスメモリ間のデー
タ伝送を前記伝送部を介して行なう順次アクセス用メモ
リ装置であって、前記第１電源制御部は、前記リード／
ライト制御部から出力した第１ライト信号のレベル状態
により異なるレベルの第１電源制御信号を発生して前記
第１順次アクセスメモリに印加する構成であり、前記第
２電源制御部は、前記リード／ライト制御部から出力し
た第２ライト信号のレベル状態により異なるレベルの第
２電源制御信号を発生して前記第２順次アクセスメモリ
（４４）に印加する構成であることを特徴とする。
【００２３】かかる構成では、順次リードモード時と順
次ライトモード時とで、第１及び第２ライト信号のレベ
ルが異なって出力される。これにより、第１及び第２電
源制御部から出力される第１及び第２電源制御信号が、
リード／ライトモードによって、異なったレベル状態で
出力されるようになる。請求項２記載の発明では、前記
第１及び第２電源制御部から出力する前記第１及び第２
電源制御信号は、前記第１順次アクセスメモリと第２順
次アクセスメモリ間でデータ伝送されるとき互いに異な
る所定レベルの差を有して出力される構成である。
次ライトモード時とで、第１及び第２ライト信号のレベ
ルが異なって出力される。これにより、第１及び第２電
源制御部から出力される第１及び第２電源制御信号が、
リード／ライトモードによって、異なったレベル状態で
出力されるようになる。請求項２記載の発明では、前記
第１及び第２電源制御部から出力する前記第１及び第２
電源制御信号は、前記第１順次アクセスメモリと第２順
次アクセスメモリ間でデータ伝送されるとき互いに異な
る所定レベルの差を有して出力される構成である。
【００２４】かかる構成では、データ伝送時に、第１順
次アクセスメモリに連結されたビットラインのノードと
第２順次アクセスメモリに連結されたビットラインのノ
ードの条件が異なり、データ伝送が確実となる。請求項
３記載の発明では、順次データが前記メモリセルアレイ
からリードされるとき、前記第１電源制御部は、前記第
２電源制御部から出力された第２電源制御信号よりも高
いレベルの第１電源制御信号を出力する構成とした。
次アクセスメモリに連結されたビットラインのノードと
第２順次アクセスメモリに連結されたビットラインのノ
ードの条件が異なり、データ伝送が確実となる。請求項
３記載の発明では、順次データが前記メモリセルアレイ
からリードされるとき、前記第１電源制御部は、前記第
２電源制御部から出力された第２電源制御信号よりも高
いレベルの第１電源制御信号を出力する構成とした。
【００２５】かかる構成では、前記メモリセルアレイか
らのデータリード時に、第１電源制御信号が、第２電源
制御信号よりも高いレベルとなるようになり、データ伝
送が確実となる。請求項４記載の発明では、順次データ
が前記メモリセルアレイにライトされるとき、前記第１
電源制御部は、前記第２電源制御部から出力された第２
電源制御信号よりも低いレベルの第１電源制御信号を出
力する構成とした。
らのデータリード時に、第１電源制御信号が、第２電源
制御信号よりも高いレベルとなるようになり、データ伝
送が確実となる。請求項４記載の発明では、順次データ
が前記メモリセルアレイにライトされるとき、前記第１
電源制御部は、前記第２電源制御部から出力された第２
電源制御信号よりも低いレベルの第１電源制御信号を出
力する構成とした。
【００２６】かかる構成では、メモリセルアレイへのデ
ータライト時に、前記第１電源制御信号が第２電源制御
信号よりも低いレベルとなるようになり、データ伝送が
確実となる。請求項５記載の発明では、前記第１電源制
御部は、第１ライト信号の上昇エッジを検出する上昇エ
ッジ検出部と、前記第１ライト信号を遅延する遅延部
と、該遅延部の出力信号を反転するインバーターと、該
インバーターの出力信号と前記上昇エッジ検出部の出力
信号とを否定論理和演算するＮＯＲゲートと、前記上昇
エッジ検出部の出力信号を受けるゲート端子及び低位電
圧を受けるソース端子を有した第１ＮＭＯＳトランジス
タと、前記第１ライト信号を受けるゲート端子、高位電
圧を受けるソース端子、及び前記第１ＮＭＯＳトランジ
スタのドレインに連結されたドレイン端子を有したＰＭ
ＯＳトランジスタと、前記ＮＯＲゲートの出力信号を受
けるゲート端子、高位電圧を受けるドレイン端子、及び
前記第１ＮＭＯＳトランジスタのドレインと前記ＰＭＯ
Ｓトランジスタのドレイン端子とに共通連結されて前記
第１電源制御信号を出力するソース端子を有した第２Ｎ
ＭＯＳトランジスタとを備える構成とした。
ータライト時に、前記第１電源制御信号が第２電源制御
信号よりも低いレベルとなるようになり、データ伝送が
確実となる。請求項５記載の発明では、前記第１電源制
御部は、第１ライト信号の上昇エッジを検出する上昇エ
ッジ検出部と、前記第１ライト信号を遅延する遅延部
と、該遅延部の出力信号を反転するインバーターと、該
インバーターの出力信号と前記上昇エッジ検出部の出力
信号とを否定論理和演算するＮＯＲゲートと、前記上昇
エッジ検出部の出力信号を受けるゲート端子及び低位電
圧を受けるソース端子を有した第１ＮＭＯＳトランジス
タと、前記第１ライト信号を受けるゲート端子、高位電
圧を受けるソース端子、及び前記第１ＮＭＯＳトランジ
スタのドレインに連結されたドレイン端子を有したＰＭ
ＯＳトランジスタと、前記ＮＯＲゲートの出力信号を受
けるゲート端子、高位電圧を受けるドレイン端子、及び
前記第１ＮＭＯＳトランジスタのドレインと前記ＰＭＯ
Ｓトランジスタのドレイン端子とに共通連結されて前記
第１電源制御信号を出力するソース端子を有した第２Ｎ
ＭＯＳトランジスタとを備える構成とした。
【００２７】かかる構成では、上昇エッジ検出部は、第
１ライト信号がローレベルからハイレベルに変化する時
にハイレベルのパルス信号を発生する。ＮＯＲゲート
は、上昇エッジ検出部のハイレベルのパルス信号が停止
してローレベルになった時に、インバーターのローレベ
ル出力とでハイレベルの出力を発生する。これにより、
第１及び第２ＮＭＯＳトランジスタは互いに同時にター
ンオフにならず、第１電源制御信号は、高位電圧と第２
ＮＭＯＳトランジスタのしきい電圧との差電圧になる。
１ライト信号がローレベルからハイレベルに変化する時
にハイレベルのパルス信号を発生する。ＮＯＲゲート
は、上昇エッジ検出部のハイレベルのパルス信号が停止
してローレベルになった時に、インバーターのローレベ
ル出力とでハイレベルの出力を発生する。これにより、
第１及び第２ＮＭＯＳトランジスタは互いに同時にター
ンオフにならず、第１電源制御信号は、高位電圧と第２
ＮＭＯＳトランジスタのしきい電圧との差電圧になる。
【００２８】前記上昇エッジ検出部は、具体的には、請
求項６記載のように、前記第１ライト信号を遅延する遅
延部と、該遅延部の出力信号を反転する第１インバータ
ーと、該第１インバーターの出力信号と前記第１ライト
信号とを否定論理積演算するＮＡＮＤゲートと、該ＮＡ
ＮＤゲートの出力信号を反転する第２インバーターとを
備えて構成される。
求項６記載のように、前記第１ライト信号を遅延する遅
延部と、該遅延部の出力信号を反転する第１インバータ
ーと、該第１インバーターの出力信号と前記第１ライト
信号とを否定論理積演算するＮＡＮＤゲートと、該ＮＡ
ＮＤゲートの出力信号を反転する第２インバーターとを
備えて構成される。
【００２９】請求項７記載の発明では、前記第２電源制
御部は、第２ライト信号の上昇エッジを検出する上昇エ
ッジ検出部と、前記第２ライト信号を遅延する遅延部
と、該遅延部の出力信号を反転するインバーターと、該
インバーターの出力信号と前記上昇エッジ検出部の出力
信号とを否定論理和演算するＮＯＲゲートと、前記上昇
エッジ検出部の出力信号を受けるゲート端子及び低位電
圧を受けるソース端子を有した第３ＮＭＯＳトランジス
タと、前記第２ライト信号を受けるゲート端子、高位電
圧を受けるソース端子、及び前記第３ＮＭＯＳトランジ
スタのドレインに連結されたドレイン端子を有したＰＭ
ＯＳトランジスタと、前記ＮＯＲゲートの出力信号を受
けるゲート端子、高位電圧を受けるドレイン端子、及び
前記第３ＮＭＯＳトランジスタのドレインと前記ＰＭＯ
Ｓトランジスタのドレイン端子とに共通連結されて前記
第２電源制御信号を出力するソース端子を有した第４Ｎ
ＭＯＳトランジスタとを備えて構成した。
御部は、第２ライト信号の上昇エッジを検出する上昇エ
ッジ検出部と、前記第２ライト信号を遅延する遅延部
と、該遅延部の出力信号を反転するインバーターと、該
インバーターの出力信号と前記上昇エッジ検出部の出力
信号とを否定論理和演算するＮＯＲゲートと、前記上昇
エッジ検出部の出力信号を受けるゲート端子及び低位電
圧を受けるソース端子を有した第３ＮＭＯＳトランジス
タと、前記第２ライト信号を受けるゲート端子、高位電
圧を受けるソース端子、及び前記第３ＮＭＯＳトランジ
スタのドレインに連結されたドレイン端子を有したＰＭ
ＯＳトランジスタと、前記ＮＯＲゲートの出力信号を受
けるゲート端子、高位電圧を受けるドレイン端子、及び
前記第３ＮＭＯＳトランジスタのドレインと前記ＰＭＯ
Ｓトランジスタのドレイン端子とに共通連結されて前記
第２電源制御信号を出力するソース端子を有した第４Ｎ
ＭＯＳトランジスタとを備えて構成した。
【００３０】かかる構成の第２電源制御部は、請求項５
に記載の第１電源制御部と同様に動作するようになる。
前記上昇エッジ検出部は、具体的には、請求項８記載の
ように、前記第２ライト信号を遅延する遅延部と、該遅
延部の出力信号を反転する第３インバーターと、該第３
インバーターの出力信号と前記第２ライト信号とを否定
論理積演算するＮＡＮＤゲートと、該ＮＡＮＤゲートの
出力信号を反転する第４インバーターとを備えて構成し
た。
に記載の第１電源制御部と同様に動作するようになる。
前記上昇エッジ検出部は、具体的には、請求項８記載の
ように、前記第２ライト信号を遅延する遅延部と、該遅
延部の出力信号を反転する第３インバーターと、該第３
インバーターの出力信号と前記第２ライト信号とを否定
論理積演算するＮＡＮＤゲートと、該ＮＡＮＤゲートの
出力信号を反転する第４インバーターとを備えて構成し
た。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態に対し
説明する。本発明に係る順次アクセス用メモリ装置にお
いては、基本的な構成は図３に示したものと同じであ
り、第１及び第２電源制御部の構成が異なるだけであ
る。従って、以下の説明では、第１及び第２電源制御部
の構成についてのみ説明し、その他の回路部分の構成
は、前述した図３の回路と同様であるので説明を省略す
る。
説明する。本発明に係る順次アクセス用メモリ装置にお
いては、基本的な構成は図３に示したものと同じであ
り、第１及び第２電源制御部の構成が異なるだけであ
る。従って、以下の説明では、第１及び第２電源制御部
の構成についてのみ説明し、その他の回路部分の構成
は、前述した図３の回路と同様であるので説明を省略す
る。
【００３２】図１に、本発明の特徴である第１及び第２
電源制御部の実施形態の回路図を示す。本実施形態で
は、従来の図３に示す第１及び第２電源制御部１４、１
６に置き換えて、メモリセルアレイ３２のリード／ライ
ト動作を制御するリード／ライト制御部１２から出力さ
れた第１ライト信号ＷＥＢ３（図３のＷＥＢ１に相当す
る）のレベル状態により互いに異なるレベルの第１電源
制御信号ＲＥＧ−Ｐ３（図３のＲＥＧ−Ｐ１に相当す
る）を発生して第１順次アクセスメモリ４０に印加する
第１電源制御部１４’と、前記リード／ライト制御部１
２から出力した第２ライト信号ＷＥＢ４（図３のＷＥＢ
２に相当する）のレベル状態により互いに異なるレベル
の第２電源制御信号ＲＥＧ−Ｐ４（図３のＲＥＧ−Ｐ２
に相当する）を発生して第２順次アクセスメモリ４４に
印加する電源制御部１６’を備える。
電源制御部の実施形態の回路図を示す。本実施形態で
は、従来の図３に示す第１及び第２電源制御部１４、１
６に置き換えて、メモリセルアレイ３２のリード／ライ
ト動作を制御するリード／ライト制御部１２から出力さ
れた第１ライト信号ＷＥＢ３（図３のＷＥＢ１に相当す
る）のレベル状態により互いに異なるレベルの第１電源
制御信号ＲＥＧ−Ｐ３（図３のＲＥＧ−Ｐ１に相当す
る）を発生して第１順次アクセスメモリ４０に印加する
第１電源制御部１４’と、前記リード／ライト制御部１
２から出力した第２ライト信号ＷＥＢ４（図３のＷＥＢ
２に相当する）のレベル状態により互いに異なるレベル
の第２電源制御信号ＲＥＧ−Ｐ４（図３のＲＥＧ−Ｐ２
に相当する）を発生して第２順次アクセスメモリ４４に
印加する電源制御部１６’を備える。
【００３３】前記第１電源制御部１４’の構成を図１に
示す。尚、第２電源制御部１６’は、第１電源制御部１
４’と同一であるので、ここでは、第１電源制御部１
４’についてのみ説明する。図１において、第１ライト
信号ＷＥＢ３（第２ライト信号ＷＥＢ４）の上昇エッジ
（rising edge ）を検出する上昇エッジ検出部６０と、
該第１ライト信号ＷＥＢ３（第２ライト信号ＷＥＢ４）
を遅延する遅延部６２と、該遅延部６２の出力信号を反
転するインバーター６４と、該インバーター６４の出力
信号と前記上昇エッジ検出部６０の出力信号とを否定論
理和演算するＮＯＲゲート６６と、前記上昇エッジ検出
部６０の出力信号を受けるゲート端子及び低位電圧Ｖｓ
ｓを受けるソース端子を有した第１ＮＭＯＳトランジス
タ（第３ＮＭＯＳトランジスタ）としてのＮＭＯＳトラ
ンジスタ６８と、前記第１ライト信号ＷＥＢ３（第２ラ
イト信号ＷＥＢ４）を受けるゲート端子、高位電圧Ｖｃ
ｃを受けるソース端子、及び前記ＮＭＯＳトランジスタ
６８のドレイン端子に連結されたドレイン端子を有した
ＰＭＯＳトランジスタ７０と、前記ＮＯＲゲート６６の
出力信号を受けるゲート端子、高位電圧Ｖｃｃを受ける
ドレイン端子、及び前記ＮＭＯＳトランジスタ６８のド
レイン端子とＰＭＯＳトランジスタ７０のドレイン端子
とに共通連結されて第１電源制御信号ＲＥＧ−Ｐ３（第
２電源制御信号ＲＥＧ−Ｐ４）を出力するソース端子を
有した第２ＮＭＯＳトランジスタ（第４ＮＭＯＳトラン
ジスタ）としてのＮＭＯＳトランジスタ７２と、を備え
ている。
示す。尚、第２電源制御部１６’は、第１電源制御部１
４’と同一であるので、ここでは、第１電源制御部１
４’についてのみ説明する。図１において、第１ライト
信号ＷＥＢ３（第２ライト信号ＷＥＢ４）の上昇エッジ
（rising edge ）を検出する上昇エッジ検出部６０と、
該第１ライト信号ＷＥＢ３（第２ライト信号ＷＥＢ４）
を遅延する遅延部６２と、該遅延部６２の出力信号を反
転するインバーター６４と、該インバーター６４の出力
信号と前記上昇エッジ検出部６０の出力信号とを否定論
理和演算するＮＯＲゲート６６と、前記上昇エッジ検出
部６０の出力信号を受けるゲート端子及び低位電圧Ｖｓ
ｓを受けるソース端子を有した第１ＮＭＯＳトランジス
タ（第３ＮＭＯＳトランジスタ）としてのＮＭＯＳトラ
ンジスタ６８と、前記第１ライト信号ＷＥＢ３（第２ラ
イト信号ＷＥＢ４）を受けるゲート端子、高位電圧Ｖｃ
ｃを受けるソース端子、及び前記ＮＭＯＳトランジスタ
６８のドレイン端子に連結されたドレイン端子を有した
ＰＭＯＳトランジスタ７０と、前記ＮＯＲゲート６６の
出力信号を受けるゲート端子、高位電圧Ｖｃｃを受ける
ドレイン端子、及び前記ＮＭＯＳトランジスタ６８のド
レイン端子とＰＭＯＳトランジスタ７０のドレイン端子
とに共通連結されて第１電源制御信号ＲＥＧ−Ｐ３（第
２電源制御信号ＲＥＧ−Ｐ４）を出力するソース端子を
有した第２ＮＭＯＳトランジスタ（第４ＮＭＯＳトラン
ジスタ）としてのＮＭＯＳトランジスタ７２と、を備え
ている。
【００３４】前記上昇エッジ検出部６０においては、図
２に示すように、前記第１ライト信号ＷＥＢ３（第２ラ
イト信号ＷＥＢ４）を遅延する遅延部６０ａと、該遅延
部６０ａの信号を反転する第１インバーター（第３イン
バーター）としてのインバーター６０ｂと、該インバー
ター６０ｂの出力信号と前記第１ライト信号ＷＥＢ３
（第２ライト信号ＷＥＢ４）とを否定論理積演算するＮ
ＡＮＤゲート６０ｃと、該ＮＡＮＤゲート６０ｃの出力
信号を反転する第２インバーター（第４インバーター）
としてのインバーター６０ｄと、を備えている。
２に示すように、前記第１ライト信号ＷＥＢ３（第２ラ
イト信号ＷＥＢ４）を遅延する遅延部６０ａと、該遅延
部６０ａの信号を反転する第１インバーター（第３イン
バーター）としてのインバーター６０ｂと、該インバー
ター６０ｂの出力信号と前記第１ライト信号ＷＥＢ３
（第２ライト信号ＷＥＢ４）とを否定論理積演算するＮ
ＡＮＤゲート６０ｃと、該ＮＡＮＤゲート６０ｃの出力
信号を反転する第２インバーター（第４インバーター）
としてのインバーター６０ｄと、を備えている。
【００３５】このように構成された本発明に係る順次ア
クセス用メモリ装置の動作に対し図面を用いて説明す
る。まず、図１に示した電源制御部の動作について説明
する。尚、第１電源制御部１４’と第２電源制御部１
６’の動作は同一であるので、以下では、第１電源制御
部１４’の動作についてのみ説明する。
クセス用メモリ装置の動作に対し図面を用いて説明す
る。まず、図１に示した電源制御部の動作について説明
する。尚、第１電源制御部１４’と第２電源制御部１
６’の動作は同一であるので、以下では、第１電源制御
部１４’の動作についてのみ説明する。
【００３６】第１電源制御部１４’に印加される第１ラ
イト信号ＷＥＢ３は、順次ライトモード時にはハイレベ
ルとなり、順次リードモード及びランダムモード時には
ローレベルとなる。先ず、前記第１ライト信号ＷＥＢ３
がローレベルである場合、ＰＭＯＳトランジスタ７０は
ターンオンされ、上昇エッジ検出部６０はローレベルの
信号をＮＯＲゲート６６及びＮＭＯＳトランジスタ６８
のゲート端子に夫々印加する。
イト信号ＷＥＢ３は、順次ライトモード時にはハイレベ
ルとなり、順次リードモード及びランダムモード時には
ローレベルとなる。先ず、前記第１ライト信号ＷＥＢ３
がローレベルである場合、ＰＭＯＳトランジスタ７０は
ターンオンされ、上昇エッジ検出部６０はローレベルの
信号をＮＯＲゲート６６及びＮＭＯＳトランジスタ６８
のゲート端子に夫々印加する。
【００３７】即ち、図２に示すように、ローレベルの第
１ライト信号ＷＥＢ３は上昇エッジ検出部６０の遅延部
６０ａを経てインバーター６０ｂに入力され、該インバ
ーター６０ｂはハイレベルの信号を出力し、ＮＡＮＤゲ
ート６０ｃはインバーター６０ｂから出力されたハイレ
ベルの信号とローレベルの第１ライト信号ＷＥＢ３とを
否定論理積演算してハイレベルの信号を出力し、インバ
ーター６０ｄは前記ＮＡＮＤゲート６０ｃから出力され
たハイレベルの信号を反転してローレベルの信号を出力
する。
１ライト信号ＷＥＢ３は上昇エッジ検出部６０の遅延部
６０ａを経てインバーター６０ｂに入力され、該インバ
ーター６０ｂはハイレベルの信号を出力し、ＮＡＮＤゲ
ート６０ｃはインバーター６０ｂから出力されたハイレ
ベルの信号とローレベルの第１ライト信号ＷＥＢ３とを
否定論理積演算してハイレベルの信号を出力し、インバ
ーター６０ｄは前記ＮＡＮＤゲート６０ｃから出力され
たハイレベルの信号を反転してローレベルの信号を出力
する。
【００３８】従って、ＮＭＯＳトランジスタ６８は上昇
エッジ検出部６０から出力されたローレベルの信号によ
りターンオフされる。次いで、遅延部６２は前記ローレ
ベルの第１ライト信号ＷＥＢ３を遅延して出力し、イン
バーター６４は前記遅延部６２から印加され遅延された
第１ライト信号ＷＥＢ３を反転してハイレベルの信号を
出力する。
エッジ検出部６０から出力されたローレベルの信号によ
りターンオフされる。次いで、遅延部６２は前記ローレ
ベルの第１ライト信号ＷＥＢ３を遅延して出力し、イン
バーター６４は前記遅延部６２から印加され遅延された
第１ライト信号ＷＥＢ３を反転してハイレベルの信号を
出力する。
【００３９】次いで、ＮＯＲゲート６６は、上昇エッジ
検出部６０から出力されたローレベルの信号とインバー
ター６４から出力されたハイレベルの信号とを否定論理
和演算してローレベルの信号をＮＭＯＳトランジスタ７
２のゲート端子に印加し、該ＮＭＯＳトランジスタ７２
はターンオフされる。その結果、第１電源制御信号ＲＥ
Ｇ−Ｐ３はＰＭＯＳトランジスタ７０のソース端子に印
加された高位電圧Ｖｃｃとなる。
検出部６０から出力されたローレベルの信号とインバー
ター６４から出力されたハイレベルの信号とを否定論理
和演算してローレベルの信号をＮＭＯＳトランジスタ７
２のゲート端子に印加し、該ＮＭＯＳトランジスタ７２
はターンオフされる。その結果、第１電源制御信号ＲＥ
Ｇ−Ｐ３はＰＭＯＳトランジスタ７０のソース端子に印
加された高位電圧Ｖｃｃとなる。
【００４０】一方、第１ライト信号ＷＥＢ３がローレベ
ルからハイレベルに変化した場合、ＰＭＯＳトランジス
タ７０はターンオフされ、上昇エッジ検出部６０は遅延
部６０ａにより遅延される間ハイレベルのパルス信号を
出力する。即ち、図２に示すように、ハイレベルに変化
した第１ライト信号ＷＥＢ３は、ＮＡＮＤゲート６０ｃ
の一方側端に直接印加される。一方、遅延部６０ａに印
加された第１ライト信号ＷＥＢ３のハイレベル信号は、
遅延部６０ａにより所定時間（遅延部６０ａの遅れ時
間）の間遅延された後、インバーター６０ｂにより反転
され、該ＮＡＮＤゲート６０ｃの他方側に印加される。
従って、前記ＮＡＮＤゲート６０ｃには、第１ライト信
号ＷＥＢ３がローレベルからハイレベルに変化した直後
は、共にハイレベルの信号が入力し、前記所定時間後に
インバーター６０ｂの出力がローレベルに変化する。こ
のため、ＮＡＮＤゲート６０ｃは、第１ライト信号ＷＥ
Ｂ３がローレベルからハイレベルに変化してから前記所
定時間の間ローレベルのパルス信号を出力し、インバー
ター６０ｄは前記所定時間の間ハイレベルのパルス信号
を出力した後、ローレベルの信号となる。
ルからハイレベルに変化した場合、ＰＭＯＳトランジス
タ７０はターンオフされ、上昇エッジ検出部６０は遅延
部６０ａにより遅延される間ハイレベルのパルス信号を
出力する。即ち、図２に示すように、ハイレベルに変化
した第１ライト信号ＷＥＢ３は、ＮＡＮＤゲート６０ｃ
の一方側端に直接印加される。一方、遅延部６０ａに印
加された第１ライト信号ＷＥＢ３のハイレベル信号は、
遅延部６０ａにより所定時間（遅延部６０ａの遅れ時
間）の間遅延された後、インバーター６０ｂにより反転
され、該ＮＡＮＤゲート６０ｃの他方側に印加される。
従って、前記ＮＡＮＤゲート６０ｃには、第１ライト信
号ＷＥＢ３がローレベルからハイレベルに変化した直後
は、共にハイレベルの信号が入力し、前記所定時間後に
インバーター６０ｂの出力がローレベルに変化する。こ
のため、ＮＡＮＤゲート６０ｃは、第１ライト信号ＷＥ
Ｂ３がローレベルからハイレベルに変化してから前記所
定時間の間ローレベルのパルス信号を出力し、インバー
ター６０ｄは前記所定時間の間ハイレベルのパルス信号
を出力した後、ローレベルの信号となる。
【００４１】そして、ＮＭＯＳトランジスタ６８は、前
記所定時間の間だけターンオンされ、第１電源制御信号
ＲＥＧ−Ｐ３は低位電圧Ｖｓｓになるため、第１電源制
御部１４’は、低位電圧Ｖｓｓの第１電源制御信号ＲＥ
Ｇ−Ｐ３を前記所定時間の間第１順次アクセスメモリ４
０に印加する。遅延部６２は前記ハイレベルに変化した
ライト信号ＷＥＢ３を遅延させ、インバーター６４は該
遅延部６２で遅延された信号を反転してローレベルの信
号を出力する。このとき、前記遅延部６２により遅延さ
れた時間は上昇エッジ検出部６０の遅延部６０ａにより
遅延された時間よりも短いか又は等しいものとする。
記所定時間の間だけターンオンされ、第１電源制御信号
ＲＥＧ−Ｐ３は低位電圧Ｖｓｓになるため、第１電源制
御部１４’は、低位電圧Ｖｓｓの第１電源制御信号ＲＥ
Ｇ−Ｐ３を前記所定時間の間第１順次アクセスメモリ４
０に印加する。遅延部６２は前記ハイレベルに変化した
ライト信号ＷＥＢ３を遅延させ、インバーター６４は該
遅延部６２で遅延された信号を反転してローレベルの信
号を出力する。このとき、前記遅延部６２により遅延さ
れた時間は上昇エッジ検出部６０の遅延部６０ａにより
遅延された時間よりも短いか又は等しいものとする。
【００４２】従って、上昇エッジ検出部６０の出力がハ
イレベルになった後、遅延部６２で遅延された時間後に
インバーター６４はローレベルの信号を出力する。ＮＯ
Ｒゲート６６は、ローレベルの信号が上昇エッジ検出部
６０及びインバーター６４から出力する場合のみ、ハイ
レベルの信号をＮＭＯＳトランジスタ７２のゲート端子
に印加し、該ＮＭＯＳトランジスタ７２をターンオンす
る。このため、上昇エッジ検出部６０からハイレベルの
信号が前記所定時間出力されている間は、ＮＯＲゲート
６６の出力はローレベルに維持され、ＮＭＯＳトランジ
スタ７２はターンオフ状態を維持する。その後、上昇エ
ッジ検出部６０からの出力がローレベルに変化した時点
で、ＮＯＲゲート６６の出力がハイレベルとなり、ＮＭ
ＯＳトランジスタ７２はターンオンされる。このとき、
上昇エッジ検出部６０の出力信号は、ローレベルである
のでＮＭＯＳトランジスタ６８はターンオフされる。即
ち、ＮＭＯＳトランジスタ６８とＮＭＯＳトランジスタ
７２は同時にターンオンされない。
イレベルになった後、遅延部６２で遅延された時間後に
インバーター６４はローレベルの信号を出力する。ＮＯ
Ｒゲート６６は、ローレベルの信号が上昇エッジ検出部
６０及びインバーター６４から出力する場合のみ、ハイ
レベルの信号をＮＭＯＳトランジスタ７２のゲート端子
に印加し、該ＮＭＯＳトランジスタ７２をターンオンす
る。このため、上昇エッジ検出部６０からハイレベルの
信号が前記所定時間出力されている間は、ＮＯＲゲート
６６の出力はローレベルに維持され、ＮＭＯＳトランジ
スタ７２はターンオフ状態を維持する。その後、上昇エ
ッジ検出部６０からの出力がローレベルに変化した時点
で、ＮＯＲゲート６６の出力がハイレベルとなり、ＮＭ
ＯＳトランジスタ７２はターンオンされる。このとき、
上昇エッジ検出部６０の出力信号は、ローレベルである
のでＮＭＯＳトランジスタ６８はターンオフされる。即
ち、ＮＭＯＳトランジスタ６８とＮＭＯＳトランジスタ
７２は同時にターンオンされない。
【００４３】そこで、ＮＭＯＳトランジスタ７２がター
ンオン状態であるとき、ＮＭＯＳトランジスタ６８はタ
ーンオフ状態になり、ＮＭＯＳトランジスタ７２のソー
ス端子に印加された高位電圧ＶｃｃとＮＭＯＳトランジ
スタ６８のしきい電圧ＶTNとの差（Ｖｃｃ−ＶTN）の電
圧が第１電源制御信号ＲＥＧ−Ｐ３となる。従って、第
１ライト信号ＷＥＢ３がローレベルからハイレベルにな
った時発生する第１電源制御信号ＲＥＧ−Ｐ３と、第１
ライト信号ＷＥＢ３がローレベルを維持する時発生する
第１電源制御信号ＲＥＧ−Ｐ３との間には電圧差が発生
する。第２電源制御部１６’においても同様で、第２ラ
イト信号ＷＥＢ４がローレベルからハイレベルになった
時発生する第２電源制御信号ＲＥＧ−Ｐ４と、第２ライ
ト信号ＷＥＢ４がローレベルを維持する時発生する第２
電源制御信号ＲＥＧ−Ｐ４との間には電圧差が発生す
る。
ンオン状態であるとき、ＮＭＯＳトランジスタ６８はタ
ーンオフ状態になり、ＮＭＯＳトランジスタ７２のソー
ス端子に印加された高位電圧ＶｃｃとＮＭＯＳトランジ
スタ６８のしきい電圧ＶTNとの差（Ｖｃｃ−ＶTN）の電
圧が第１電源制御信号ＲＥＧ−Ｐ３となる。従って、第
１ライト信号ＷＥＢ３がローレベルからハイレベルにな
った時発生する第１電源制御信号ＲＥＧ−Ｐ３と、第１
ライト信号ＷＥＢ３がローレベルを維持する時発生する
第１電源制御信号ＲＥＧ−Ｐ３との間には電圧差が発生
する。第２電源制御部１６’においても同様で、第２ラ
イト信号ＷＥＢ４がローレベルからハイレベルになった
時発生する第２電源制御信号ＲＥＧ−Ｐ４と、第２ライ
ト信号ＷＥＢ４がローレベルを維持する時発生する第２
電源制御信号ＲＥＧ−Ｐ４との間には電圧差が発生す
る。
【００４４】このように、データの入出力モードに従い
異なるレベルを有する第１電源制御信号ＲＥＧ−Ｐ３が
第１順次アクセスメモリ４０に印加され、同様に、第２
電源制御信号ＲＥＧ−Ｐ４が第２電源制御部１６’から
発生して第２順次アクセスメモリ４４に印加される。以
下、このような第１及び第２電源制御部１４’、１６’
を有した順次アクセス用メモリ装置の動作に対し一層詳
しく説明する。
異なるレベルを有する第１電源制御信号ＲＥＧ−Ｐ３が
第１順次アクセスメモリ４０に印加され、同様に、第２
電源制御信号ＲＥＧ−Ｐ４が第２電源制御部１６’から
発生して第２順次アクセスメモリ４４に印加される。以
下、このような第１及び第２電源制御部１４’、１６’
を有した順次アクセス用メモリ装置の動作に対し一層詳
しく説明する。
【００４５】順次リードモードの場合、ローレベルの第
１ライト信号ＷＥＢ３が第１電源制御部１４’に印加
し、ハイレベルの第２ライト信号ＷＥＢ４（図示せず）
が第２電源制御部１６’に印加すると、前記第１電源制
御部１４’は高位電圧Ｖｃｃの第１電源制御信号ＲＥＧ
−Ｐ３を第１順次アクセスメモリ４０に出力し、前記第
２電源制御部１６’は前記差電圧Ｖｃｃ−ＶＴＮの第２
電源制御信号ＲＥＧ−Ｐ４を第２順次アクセスメモリ４
４に出力する。
１ライト信号ＷＥＢ３が第１電源制御部１４’に印加
し、ハイレベルの第２ライト信号ＷＥＢ４（図示せず）
が第２電源制御部１６’に印加すると、前記第１電源制
御部１４’は高位電圧Ｖｃｃの第１電源制御信号ＲＥＧ
−Ｐ３を第１順次アクセスメモリ４０に出力し、前記第
２電源制御部１６’は前記差電圧Ｖｃｃ−ＶＴＮの第２
電源制御信号ＲＥＧ−Ｐ４を第２順次アクセスメモリ４
４に出力する。
【００４６】このとき、図３に示した第１順次アクセス
メモリ４０の一つの順次アクセスメモリセルに一対のビ
ットラインＢＬ１、ＢＬＢ１が、第２順次アクセスメモ
リ４４の一つの順次アクセスメモリセルに一対のビット
ラインＢＬ２、ＢＬＢ２が、夫々連結されている場合に
は、前記ビットラインＢＬ１とビットラインＢＬ２とに
夫々印加する電圧は異なるようになる。
メモリ４０の一つの順次アクセスメモリセルに一対のビ
ットラインＢＬ１、ＢＬＢ１が、第２順次アクセスメモ
リ４４の一つの順次アクセスメモリセルに一対のビット
ラインＢＬ２、ＢＬＢ２が、夫々連結されている場合に
は、前記ビットラインＢＬ１とビットラインＢＬ２とに
夫々印加する電圧は異なるようになる。
【００４７】即ち、高位電圧ＶｃｃがビットラインＢＬ
１に、低位電圧ＶｓｓはビットラインＢＬＢ１に、低位
電圧ＶｓｓがビットラインＢＬ２に、差電圧Ｖｃｃ−Ｖ
TNはビットラインＢＬＢ２に夫々印加し、伝送部４２は
ターンオンされ、電圧Ｖｃｃ／２がビットラインＢＬ２
に印加し、差電圧（Ｖｃｃ−ＶＴＮ）／２はビットライ
ンＢＬＢ２に印加する。
１に、低位電圧ＶｓｓはビットラインＢＬＢ１に、低位
電圧ＶｓｓがビットラインＢＬ２に、差電圧Ｖｃｃ−Ｖ
TNはビットラインＢＬＢ２に夫々印加し、伝送部４２は
ターンオンされ、電圧Ｖｃｃ／２がビットラインＢＬ２
に印加し、差電圧（Ｖｃｃ−ＶＴＮ）／２はビットライ
ンＢＬＢ２に印加する。
【００４８】従って、ビットラインＢＬ２の電圧がビッ
トラインＢＬＢ２の電圧よりも低くなってビットライン
ＢＬ１の電圧ＶｃｃがビットラインＢＬ２に印加され、
ビットラインＢＬＢ１の電圧ＶｓｓがビットラインＢＬ
Ｂ２に印加されて、第１順次アクセスメモリ４０の順次
アクセスメモリセルに貯蔵されたデータが第２順次アク
セスメモリ４４の順次アクセスメモリセルに伝送され
る。
トラインＢＬＢ２の電圧よりも低くなってビットライン
ＢＬ１の電圧ＶｃｃがビットラインＢＬ２に印加され、
ビットラインＢＬＢ１の電圧ＶｓｓがビットラインＢＬ
Ｂ２に印加されて、第１順次アクセスメモリ４０の順次
アクセスメモリセルに貯蔵されたデータが第２順次アク
セスメモリ４４の順次アクセスメモリセルに伝送され
る。
【００４９】一方、順次ライトモードの場合、第１電源
制御部１４’はハイレベルの第１ライト信号ＷＥＢ３を
受けて差電圧Ｖｃｃ−ＶＴＮの第１電源制御信号ＲＥＧ
−Ｐ３を第１順次アクセスメモリ４０に出力し、第２電
源制御部１６’はローレベルの第２ライト信号ＷＥＢ４
（図示せず）を受けて高位電圧Ｖｃｃの第２電源制御信
号ＲＥＧ−Ｐ４（図示せず）を第２順次アクセスメモリ
４４に出力する。
制御部１４’はハイレベルの第１ライト信号ＷＥＢ３を
受けて差電圧Ｖｃｃ−ＶＴＮの第１電源制御信号ＲＥＧ
−Ｐ３を第１順次アクセスメモリ４０に出力し、第２電
源制御部１６’はローレベルの第２ライト信号ＷＥＢ４
（図示せず）を受けて高位電圧Ｖｃｃの第２電源制御信
号ＲＥＧ−Ｐ４（図示せず）を第２順次アクセスメモリ
４４に出力する。
【００５０】次いで、前記順次リードモードの場合と同
様な動作により第２順次アクセスメモリ４４の順次アク
セスメモリセルに貯蔵されたデータが第１順次アクセス
メモリ４０の順次アクセスメモリセルに伝送される。こ
の場合、第１及び第２順次アクセスメモリ４０、４４に
供給される各電圧Ｖｃｃ、Ｖｃｃ−ＶＴＮはそれら電圧
Ｖｃｃ、Ｖｃｃ−ＶＴＮを相互代替することができる
し、各順次アクセスメモリ４０、４４に供給される第１
及び第２電源制御信号ＲＥＧ−Ｐ３、ＲＥＧ−Ｐ４はそ
れら第１及び第２順次アクセスメモリ４０、４４間でデ
ータの伝送される時のみレベルの差を有し、データの伝
送された後は再び同様なレベルになるように調整するこ
ともできる。
様な動作により第２順次アクセスメモリ４４の順次アク
セスメモリセルに貯蔵されたデータが第１順次アクセス
メモリ４０の順次アクセスメモリセルに伝送される。こ
の場合、第１及び第２順次アクセスメモリ４０、４４に
供給される各電圧Ｖｃｃ、Ｖｃｃ−ＶＴＮはそれら電圧
Ｖｃｃ、Ｖｃｃ−ＶＴＮを相互代替することができる
し、各順次アクセスメモリ４０、４４に供給される第１
及び第２電源制御信号ＲＥＧ−Ｐ３、ＲＥＧ−Ｐ４はそ
れら第１及び第２順次アクセスメモリ４０、４４間でデ
ータの伝送される時のみレベルの差を有し、データの伝
送された後は再び同様なレベルになるように調整するこ
ともできる。
【００５１】
【発明の効果】以上説明したように請求項１〜８記載の
本発明による順次アクセス用メモリ装置においては、デ
ータの入出力モードに従い相互異なるレベルの電源制御
信号を夫々発生し、両方向性を有した各順次アクセスメ
モリに供給する電源制御部を備えているため、メモリセ
ルアレイと順次アクセスメモリ間、及び各順次アクセス
メモリ間のデータ伝送を迅速且つ安定に行ない得るとい
う効果がある。
本発明による順次アクセス用メモリ装置においては、デ
ータの入出力モードに従い相互異なるレベルの電源制御
信号を夫々発生し、両方向性を有した各順次アクセスメ
モリに供給する電源制御部を備えているため、メモリセ
ルアレイと順次アクセスメモリ間、及び各順次アクセス
メモリ間のデータ伝送を迅速且つ安定に行ない得るとい
う効果がある。
【図１】本発明に係る順次アクセス用メモリ装置の電源
制御部の一実施形態の回路図である。
制御部の一実施形態の回路図である。
【図２】図１の電源制御部の上昇エッジ検出部の回路図
である。
である。
【図３】順次アクセス用メモリ装置のブロック図であ
る。
る。
【図４】従来の順次アクセス用メモリ装置の電源制御部
の回路図である。
の回路図である。
【図５】順次アクセスメモリセルの回路図である。
１０ 伝送制御部 １２ リード／ライト制御部 １８ 制御部 ２０ アドレスバッファー部 ２２ 順次アドレス生成部 ３０、４６ ゲート部 ３２ メモリセルアレイ ４０ 第１順次アクセスメモリ ４２ 伝送部 ４４ 第２順次アクセスメモリ １４’ 第１電源制御部 １６’ 第２電源制御部 ６０ 上昇エッジ検出部 ６０ａ、６２ 遅延部 ６０ｂ、６０ｄ インバーター ６８、７２ ＮＭＯＳトランジスタ ＷＥＢ３ 第１ライト信号 ＷＥＢ４ 第２ライト信号 ＲＥＧ−Ｐ３ 第１電源制御信号 ＲＥＧ−Ｐ４ 第２電源制御信号
Claims (8)
- 【請求項１】外部の制御信号によりデータの伝送を制御
する伝送制御部と、外部のリード／ライト信号によりメ
モリ装置のリード及びライトの動作制御信号である第１
及び第２ライト信号を出力するリード／ライト制御部
と、該リード／ライト制御部から出力した前記第１及び
第２ライト信号により第１電源制御部信号及び第２電源
制御信号を出力する第１及び第２電源制御部と、メモリ
装置の制御信号を発生する制御部と、外部のアドレス信
号によりローアドレス信号及びカラムアドレス信号を出
力するアドレスバッファー部と、該アドレスバッファー
部からのカラムアドレス信号と外部からのクロック信号
により順次アドレス信号を発生する順次アドレス生成部
と、ビットラインを選択するゲート部と、選択されたビ
ットラインに該当するデータを貯蔵又は出力するメモリ
セルアレイと、前記第１及び第２電源制御部から出力し
た第１及び第２制御信号により順次データを入出力する
第１及び第２順次アクセスメモリと、前記伝送制御部か
らの制御信号によりデータを伝送する伝送部と、を備
え、メモリセルアレイと順次アクセスメモリ間、及び各
順次アクセスメモリ間のデータ伝送を前記伝送部を介し
て行なう順次アクセス用メモリ装置であって、 前記第１電源制御部は、前記リード／ライト制御部から
出力した第１ライト信号のレベル状態により異なるレベ
ルの第１電源制御信号を発生して前記第１順次アクセス
メモリに印加する構成であり、 前記第２電源制御部は、前記リード／ライト制御部から
出力した第２ライト信号のレベル状態により異なるレベ
ルの第２電源制御信号を発生して前記第２順次アクセス
メモリ（４４）に印加する構成であることを特徴とする
順次アクセス用メモリ装置。 - 【請求項２】前記第１及び第２電源制御部から出力する
前記第１及び第２電源制御信号は、前記第１順次アクセ
スメモリと第２順次アクセスメモリ間でデータ伝送され
るとき互いに異なる所定レベルの差を有して出力される
請求項１記載の順次アクセス用メモリ装置。 - 【請求項３】順次データが前記メモリセルアレイからリ
ードされるとき、前記第１電源制御部は、前記第２電源
制御部から出力された第２電源制御信号よりも高いレベ
ルの第１電源制御信号を出力する請求項１又は２記載の
順次アクセス用メモリ装置。 - 【請求項４】順次データが前記メモリセルアレイにライ
トされるとき、前記第１電源制御部は、前記第２電源制
御部から出力された第２電源制御信号よりも低いレベル
の第１電源制御信号を出力する請求項１〜３のいずれか
１つに記載の順次アクセス用メモリ装置。 - 【請求項５】前記第１電源制御部は、第１ライト信号の
上昇エッジを検出する上昇エッジ検出部と、 前記第１ライト信号を遅延する遅延部と、 該遅延部の出力信号を反転するインバーターと、 該インバーターの出力信号と前記上昇エッジ検出部の出
力信号とを否定論理和演算するＮＯＲゲートと、 前記上昇エッジ検出部の出力信号を受けるゲート端子及
び低位電圧を受けるソース端子を有した第１ＮＭＯＳト
ランジスタと、 前記第１ライト信号を受けるゲート端子、高位電圧を受
けるソース端子、及び前記第１ＮＭＯＳトランジスタの
ドレインに連結されたドレイン端子を有したＰＭＯＳト
ランジスタと、 前記ＮＯＲゲートの出力信号を受けるゲート端子、高位
電圧を受けるドレイン端子、及び前記第１ＮＭＯＳトラ
ンジスタのドレインと前記ＰＭＯＳトランジスタのドレ
イン端子とに共通連結されて前記第１電源制御信号を出
力するソース端子を有した第２ＮＭＯＳトランジスタ
と、 を備えた請求項１〜４のいずれか１つに記載の順次アク
セス用メモリ装置。 - 【請求項６】前記上昇エッジ検出部は、前記第１ライト
信号を遅延する遅延部と、 該遅延部の出力信号を反転する第１インバーターと、 該第１インバーターの出力信号と前記第１ライト信号と
を否定論理積演算するＮＡＮＤゲートと、 該ＮＡＮＤゲートの出力信号を反転する第２インバータ
ーと、 を備えた請求項５記載の順次アクセス用メモリ装置。 - 【請求項７】前記第２電源制御部は、第２ライト信号の
上昇エッジを検出する上昇エッジ検出部と、 前記第２ライト信号を遅延する遅延部と、 該遅延部の出力信号を反転するインバーターと、 該インバーターの出力信号と前記上昇エッジ検出部の出
力信号とを否定論理和演算するＮＯＲゲートと、 前記上昇エッジ検出部の出力信号を受けるゲート端子及
び低位電圧を受けるソース端子を有した第３ＮＭＯＳト
ランジスタと、 前記第２ライト信号を受けるゲート端子、高位電圧を受
けるソース端子、及び前記第３ＮＭＯＳトランジスタの
ドレインに連結されたドレイン端子を有したＰＭＯＳト
ランジスタと、 前記ＮＯＲゲートの出力信号を受けるゲート端子、高位
電圧を受けるドレイン端子、及び前記第３ＮＭＯＳトラ
ンジスタのドレインと前記ＰＭＯＳトランジスタのドレ
イン端子とに共通連結されて前記第２電源制御信号を出
力するソース端子を有した第４ＮＭＯＳトランジスタ
と、 を備えた請求項１〜６のいずれか１つに記載の順次アク
セス用メモリ装置。 - 【請求項８】前記上昇エッジ検出部は、前記第２ライト
信号を遅延する遅延部と、 該遅延部の出力信号を反転する第３インバーターと、 該第３インバーターの出力信号と前記第２ライト信号と
を否定論理積演算するＮＡＮＤゲートと、 該ＮＡＮＤゲートの出力信号を反転する第４インバータ
ーと、 を備えた請求項７記載の順次アクセス用メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950051092A KR0167294B1 (ko) | 1995-12-16 | 1995-12-16 | 순차엑세스를 위한 메모리장치 |
| KR51092/1995 | 1995-12-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09219090A true JPH09219090A (ja) | 1997-08-19 |
Family
ID=19440841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8336046A Pending JPH09219090A (ja) | 1995-12-16 | 1996-12-16 | 順次アクセス用メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5754489A (ja) |
| JP (1) | JPH09219090A (ja) |
| KR (1) | KR0167294B1 (ja) |
| DE (1) | DE19652305A1 (ja) |
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|---|---|---|---|---|
| US6072348A (en) * | 1997-07-09 | 2000-06-06 | Xilinx, Inc. | Programmable power reduction in a clock-distribution circuit |
| US6323756B1 (en) | 1997-09-02 | 2001-11-27 | Matsushita Electric Industrial Co., Ltd. | Data transmitter |
| US6061418A (en) * | 1998-06-22 | 2000-05-09 | Xilinx, Inc. | Variable clock divider with selectable duty cycle |
| KR100597788B1 (ko) * | 2004-12-17 | 2006-07-06 | 삼성전자주식회사 | 프로그램 동작 속도를 개선하는 불휘발성 반도체 메모리장치의 페이지 버퍼와 이에 대한 구동방법 |
| KR102458919B1 (ko) * | 2021-11-15 | 2022-10-26 | 삼성전자주식회사 | 적응적인 파워 조절을 수행하는 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5377154A (en) * | 1992-01-31 | 1994-12-27 | Oki Electric Industry Co., Ltd. | Multiple serial-access memory |
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- 1995-12-16 KR KR1019950051092A patent/KR0167294B1/ko not_active IP Right Cessation
-
1996
- 1996-12-13 US US08/766,896 patent/US5754489A/en not_active Expired - Lifetime
- 1996-12-16 JP JP8336046A patent/JPH09219090A/ja active Pending
- 1996-12-16 DE DE19652305A patent/DE19652305A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR0167294B1 (ko) | 1999-01-15 |
| KR970049568A (ko) | 1997-07-29 |
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| US5754489A (en) | 1998-05-19 |
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