DE19652305A1 - Serienzugriff-Speichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Serienzugriff-Speichervorrichtung nach dem Oberbegriff des Patentanspruches 1 und insbesondere auf eine verbesserte Serienzugriff-Speicher­ vorrichtung, die stabiler eine Datenübertragung zwischen einem Speicherzellenarray und einem Serienzugriffspeicher oder zwi­ schen Serienzugriffspeichern mittels eines Leistungskontrollers zum Erzeugen von Leistungssteuersignalen mit verschiedenen Pe­ geln bei der Eingabe/Ausgabe von Seriendaten bzw. seriellen Da­ ten ermöglichen kann.

Fig. 1 zeigt eine herkömmliche Serienzugriff-Speichervorrich­ tung mit einem Übertragungskontroller 10 zum Steuern der Über­ tragung von Daten gemäß einem Steuersignal TR, das dort extern anliegt, wenn ein sequentieller Zugriff auf den Speicher er­ folgt, einem Lese/Schreibkontroller 12 zur Ausgabe eines Steuer­ signales, um den Lese/Schreibbetrieb der Speichervorrichtung ge­ mäß einem extern angelegten Lese/Schreibsignal R/W zu steuern, Leistungskontrollern 14 und 16 zur Ausgabe von Leistungsteuer­ signalen REG-P1 und REG-P2 gemäß von dem Lese/Schreibkontrol­ ler 12 ausgegebenen Schreibfreigabesignalen WEB1 und WEB2, einem Kontroller 18 zum Empfangen eines extern anliegenden Steuer­ signales CRL und zum Erzeugen von Steuersignalen, um die Spei­ chervorrichtung zu steuern, einem Adreßpuffer 20 zum Empfangen eines extern anliegenden Adreßsignales ADS und zum Ausgeben ei­ nes Zeilenadreßsignales RADS und eines Spaltenadreßsigna­ les CADS, einem Serienadreßgenerator 22 zum Erzeugen eines se­ riellen Adreßsignales gemäß dem vom Adreßpuffer 20 ausgegebenen Spaltenadreßsignal CADS und einem extern anliegenden Taktsignal, einem Serienadreßdecodierer 24 zum Decodieren des vom Serien­ adreßgenerator 22 ausgegebenen seriellen Adreßsignales, einem Zeilendecodierer 26 zum Decodieren des von dem Adreßpuffer 20 ausgegebenen Zeilenadreßsignales RADS und zum Auswählen einer Wortleitung, einem Spaltendecodierer 28 zum Decodieren des von dem Adreßpuffer 20 ausgegebenen Spaltenadreßsignales CADS, ei­ ner Gate- bzw. Gattereinheit 30 zum Wählen einer Bitleitung ge­ mäß einem Ausgangssignal von dem Spaltendecodierer 28, einem Speicherzellenarray 32 zum Speichern der Daten in der Zelle ent­ sprechend der gewählten Wortleitung und Bitleitung oder zum Aus­ geben der gespeicherten Daten, einem wahlfreien Ausgangspuf­ fer 32 zum Zwischenspeichern oder Puffern der dort von dem Spei­ cherzellenarray 32 anliegenden Daten und zum externen Ausgeben der gespeicherten Daten gemäß dem von dem Lese/Schreibkon­ troller 12 ausgegebenen Steuersignal, einem wahlfreien Eingangs­ puffer 36 zum Puffern oder Zwischenspeichern der extern einge­ speisten Daten und zum Anlegen von diesen an das Speicherzel­ lenarray 32 gemäß dem von dem Lese/Schreibkontroller 12 ausgege­ benen Steuersignal, Serienzugriffspeichern 40 und 44 zum Einge­ ben/Ausgeben der seriellen Daten gemäß den dort von den Lei­ stungskontrollern 14 und 16 anliegenden Leistungssteuer­ signalen REG-P1 und REG-2, einer Übertragungseinheit 38 zum Durchführen einer Datenübertragung zwischen dem Speicher­ zellenarray 32 und dem Serienzugriffspeicher 40 gemäß der Steue­ rung des Übertragungskontrollers 10, einer Übertragungsein­ heit 42 zum Durchführen der Datenübertragung zwischen den Serien­ zugriffspeichern 40 und 44 gemäß der Steuerung des Übertra­ gungskontrollers 10, einer Gate- oder Gattereinheit 46 mit einer Vielzahl von Gattern, die durch den Serienadreßdecodierer 24 gewählt sind, um die dort von dem Serienzugriffspeicher 44 an­ liegenden seriellen Daten aus zugeben oder um die seriellen Daten an den Serienzugriffspeicher 44 zu legen, einem Serienausgangs­ puffer 48 zum Puffern oder Zwischenspeichern der von der Gatter­ einheit 46 ausgegebenen Daten und zur externen Ausgabe und einem Serieneingangspuffer 50 zum Anlegen der extern anliegenden seri­ ellen Daten an den Serienzugriffspeicher 44 über die Gatterein­ heit 46.

Wie in Fig. 2 gezeigt ist, umfaßt der Leistungskontroller 14 einen PMOS-Transistor 14a, dessen Source zur Beaufschlagung mit einer Hochpegelspannung Vcc angeschlossen ist, dessen Gate das Schreibfreigabesignal WEB1 empfängt, das vom Lese/Schreibkon­ troller 12 ausgegeben ist, und dessen Gate ein Leistungssteuer­ signal REG-P1 liefert, und einen PMOS-Transistor 14b, dessen Source zur Beaufschlagung mit einer Hochpegelspannung Vcc ange­ schlossen ist, dessen Gate eine Niederpegelspannung Vss emp­ fängt, und dessen Drain mit dem Drain des PMOS-Transistors 14a verbunden ist, um das Leistungssteuersignal REG-P1 abzugeben. Im vorliegenden Fall ist die Kapazität des PMOS-Transistors 14b größer als diejenige des PMOS-Transistors 14a, und der Leistungskontroller 16 hat den gleichen Aufbau wie der Leistungs­ kontroller 14.

Fig. 3 ist ein Schaltbild, das eine Serienzugriffspeicherzelle des Serienzugriffspeichers von Fig. 1 zeigt.

Wie darin dargestellt ist, umfassen die Serienzugriffspeicher 40 und 44 eine Vielzahl von Serienzugriffspeicherzellen. Jede Seri­ enzugriffspeicherzelle des Serienzugriffspeichers 40 umfaßt ei­ nen PMOS-Transistor 40a, dessen Source zum Empfang des von dem Leistungskontroller 14 ausgegebenen Leistungssteuersignales REG-P1 angeschlossen ist, dessen Gate mit einer Bitleitung BLB ver­ bunden ist, und dessen Drain an eine Bitleitung BL angeschlossen ist, einen NMOS-Transistor 40b, dessen Drain mit der Drain des PMOS-Transistors 40a und mit der Bitleitung BL verbunden ist, dessen Gate gemeinsam an das Gate des PMOS-Transistors 40a und die Bitleitung BLB angeschlossen ist, und dessen Source zur Be­ aufschlagung mit der Niederpegelspannung Vss verbunden ist, ei­ nen PMOS-Transistor 40c, dessen Source zum Empfang des von dem Leistungskontroller 14 ausgegebenen Leistungssteuersignales REG-P1 angeschlossen ist, dessen Source mit der Bitleitung BL ver­ bunden ist, und dessen Drain an die Bitleitung BLB angeschlossen ist, und einen NMOS-Transistor 40d, dessen Drain gemeinsam an die Drain des PMOS-Transistors 40c und an die Bitleitung BLB an­ geschlossen ist, dessen Gate gemeinsam mit dem Gate des PMOS-Transistors 40c und mit der Bitleitung BL verbunden ist, und dessen Source zur Beaufschlagung mit der Niederpegelspannung Vss verbunden ist. Hier bezeichnet der Kondensator C1 alle parasitä­ ren Kondensatoren, die mit der Bitleitung BL verbunden sind, und der Kondensator C2 bezeichnet alle parasitären Kondensatoren, die mit der Bitleitung BLB verbunden sind. Der Serienzu­ griffspeicher 44 hat den gleichen Aufbau wie der Serienzu­ griffspeicher 40.

Der Betrieb der herkömmlichen Serienzugriff-Speichervorrichtung wird nunmehr im folgenden anhand der zugehörigen Zeichnungen nä­ her erläutert.

Zunächst wird im Fall eines wahlfreien Eingang/Ausganges der wahlfreie Lese/Schreibmodus durch den Lese/Schreibkontroller 12 und den Kontroller 18 bestimmt, und der Adreßpuffer 20 legt das Zeilenadreßsignal RADS an den Zeilendecodierer 26 gemäß der Steuerung durch den Kontroller 18, und der Zeilendecodierer 26 decodiert das eingegebene Zeilenadreßsignal RADS und wählt eine Wortleitung. Zusätzlich wird die Bitleitung entsprechend der von dem Adreßpuffer 20 angelegten Spaltenadresse CADS durch den Spaltendecodierer 28 und die Gattereinheit 30 gewählt.

Im Fall eines wahlfreien Lesens unter den Speicherzellen des Speicherzellenarrays 32 werden die in der mit der gewählten Wort­ leitung verbundenen Speicherzelle gespeicherten Daten an den wahlfreien Ausgangspuffer 34 über die gewählte Bitleitung ge­ legt, und der wahlfreie Ausgangspuffer 34 speichert die gele­ senen Daten gemäß der Steuerung durch den Lese/Schreibkontrol­ ler 14 zwischen und gibt diese dann aus. Zusätzlich speichert im Fall eines wahlfreien Lesens der wahlfreie Eingangspuffer 36 die eingegebenen Daten gemäß der Steuerung des Lese/Schreibkon­ trollers 12 zwischen und legt diese an das Speicherzellen­ array 32 über die gewählte Bitleitung.

Inzwischen wird im Fall einer seriellen Eingabe/Ausgabe der se­ rielle Lesemodus durch den Kontroller 18 und den Lese/Schreib­ kontroller 12 bestimmt, und im Fall der wahlfreien Eingabe/Aus­ gabe werden die Wortleitung und die Bitleitung entsprechend der Steuerung durch den Kontroller 18 gewählt.

Wenn die Hochpegelspannung Vcc und die Niederpegelspannung Vss der gewählten Bitleitung zugeführt sind, schaltet der Übertra­ gungskontroller 10 die Übertragungseinheit 38 ein, und die Über­ tragungseinheit 38 überträgt die auf der gewählten Bitleitung geführten Daten zu dem Serienzugriffspeicher 40. Gleichzeitig legt der Lese/Schreibkontroller 12 das Schreibfreigabesi­ gnal WEB1 eines hohen Pegels an den Leistungskontroller 14, und der PMOS-Transistor 14a des Leistungskontrollers 14 wird abge­ schaltet; das Leistungssteuersignal REG-P1 einer hohen Pegels­ pannung Vcc, das der Source des PMOS-Transistors 14b zugeführt ist, wird an den Serienzugriffspeicher 40 gelegt, um so eine einfachere Datenübertragung zu ermöglichen.

Danach schaltet der Übertragungskontroller 10 die Übertragungs­ einheit 38 ab, und der Lese/Schreibkontroller 12 liefert das Schreibfreigabesignal WEB1 eines niedrigen Pegels, schaltet den PMOS-Transistor 14a des Leistungskontrollers 14 ein, stabili­ siert die in dem Serienzugriffspeicher 40 gespeicherten Daten und legt das Schreibfreigabesignal WEB2 eines hohen Pegels an den Leistungskontroller 16.

Ein PMOS-Transistor (nicht gezeigt) des Leistungskontrollers 16, der das Schreibfreigabesignal WEB2 eines hohen Pegels über das Gate hiervon empfängt, wird abgeschaltet, und der Übertragungs­ kontroller 10 schaltet die Übertragungseinheit 42 ein, so daß die Übertragungseinheit 42 die in dem Serienzugriffspeicher 40 gespeicherten Daten zu dem Serienzugriffspeicher 44 überträgt. Danach schaltet der Übertragungskontroller 10 die Übertragungs­ einheit 42 ab, und der Lese/Schreibkontroller 12 schaltet den (nicht gezeigten) PMOS-Transistor des Leistungskontrollers 16 ein und stabilisiert die in dem Serienzugriffspeicher 44 gespei­ cherten Daten.

Danach wird eine Wortleitung durch den Zeilendecodierer 26 wäh­ rend des Abschaltens der Übertragungseinheit 42 gewählt, und der Adreßpuffer 20 legt das Spaltenadreßsignal CADS an den Serien­ adreßgenerator 22.

Nachdem die Vorbereitung zum Durchführen eines seriellen Lesens abgeschlossen ist, liefert, wenn das Taktsignal CLK zu dem Se­ rienadreßgenerator 22 gespeist ist, der Serienadreßgenera­ tor 22 die Startadresse der seriellen Adresse zu dem Serien­ adreßdecodierer 24. Danach wählt der Serienadreßdecodierer 24 ein Gatter entsprechend der dort unter der Vielzahl von Gattern der Gattereinheit 46 eingegebenen seriellen Adressen, und sodann werden die Daten, die in dem Serienzugriffspeicher 44 gespei­ chert sind, zu dem Serienausgabespeicher 48 über das gewählte Gatter abgegeben. Zusätzlich speichert der serielle Ausgangspuf­ fer 48 die Daten zwischen und liefert diese gemäß der Steuerung des Lese/Schreibkontrollers 12.

Wenn das nächste Taktsignal CLK dem Serienadreßgenerator 22 zu­ geführt ist, der Serienadreßgenerator 22 die nächste serielle Adresse erzeugt, und wenn die Daten, die in Serie in "N"-Bits angegeben sind, so werden die Daten der in den seriellen Adreß­ speicher 44 gespeicherten "N"-Bits über den seriellen Ausgangs­ puffer 48 seriell in der oben beschriebenen Weise ausgegeben.

Während der Ausgabe der im Serienzugriffspeicher 44 gespeicher­ ten Daten empfängt der Zeilendecodierer 26 das von dem Adreßpuf­ fer 20 gemäß der Steuerung des Kontrollers 18 ausgegebene Zei­ lenadreßsignal RADS und wählt die nächste Wortleitung, und die Daten der gewählten Wortleitung werden zu dem Serienzugriffspei­ cher 40 über die Übertragungseinheit 38 abgeschaltet.

Wenn eine vorbestimmte Menge der in dem Serienzugriffspeicher 44 gespeicherten Daten ausgegeben wurde, wird die Übertragungsein­ heit 42 in Abhängigkeit von der Steuerung durch den Übertra­ gungskontroller 10 abgeschaltet, und sie überträgt die in dem Serienzugriffspeicher 40 gespeicherten Daten zu dem Serienzu­ griffspeicher 44, und sodann wird sie abgeschaltet. Danach wird eine neue Startadresse der von dem Serienadreßgenerator 22 aus­ gegebenen seriellen Adresse in den Serienadreßdecodierer 24 ein­ gespeist, und die Daten der "N"-Bits entsprechend der neuen Startadresse werden vom Serienzugriffspeicher 44 ausgegeben.

Weiterhin wird im Fall eines seriellen Schreibens der seriellen Eingabe/Ausgabe der serielle Schreibmodus durch den Lese-Schreibkontroller 12 und den Kontroller 18 bestimmt, und der Adreßpuffer 20 legt das Spaltenadreßsignal CADS an den Serien­ adreßgenerator 22 gemäß der Steuerung durch den Kontroller 18.

Nach einer Durchführungsvorbereitung wird das serielle Schreiben beendet, wenn das Taktsignal CLK dem Serienadreßgenerator 22 zugeführt ist und der serielle Adreßgenerator 22 die Start­ adresse der seriellen Adresse zu dem Serienadreßdecodierer 24 abgibt. Danach decodiert der Serienadreßdecodierer 24 die ein­ gegebenen Startadressen und wählt die "N"-Zahl der Gatter unter den Gattern der Gattereinheiten 46. Die seriellen Daten werden zu dem Serieneingabepuffer 50 gespeist und dadurch gemäß der Steuerung des Lese/Schreibkontrollers 12 zwischengespeichert, und sodann werden die Daten in die Serienzugriff-Speicherzelle des Serienzugriffspeichers 44 entsprechend dem gewählten Gatter der Gattereinheit 46 gespeist. Zu dieser Zeit wird der (nicht gezeigte) PMOS-Transistor des Leistungskontrollers 16, der das Schreibfreigabesignal WEB2 über das Gatter hiervon empfängt, ab­ geschaltet.

Wenn das nächste Taktsignal CLK dem Serienadreßgenerator 22 zu­ geführt ist, erzeugt der Serienadreßgenerator 22 die nächste serielle Adresse, und die seriellen Daten, die dort durch den Serieneingangspuffer 50 eingegeben sind, werden in die serielle Zugriffspeicherzelle des Serienzugriffspeichers 44 entsprechend der nächsten seriellen Adresse geschrieben.

Wenn gemäß dem oben beschriebenen Betrieb die seriellen Daten von "N"-Bits alle in den Serienzugriffspeicher 44 geschrieben werden, wird der (nicht gezeigte) PMOS-Transistor des Leistungs­ kontrollers 16 eingeschaltet, und der PMOS-Transistor 14a des Leistungskontrollers 14 wird abgeschaltet, und sodann wird die Übertragungseinheit 42 ebenfalls ausgeschaltet. Danach werden die seriellen Daten der "N"-Bits, die in dem Serienzugriffspei­ cher 14a gespeichert sind, zu dem Serienzugriffspeicher 40 über die Übertragungseinheit 42 übertragen, und die Übertragungsein­ heit 42 wird abgeschaltet, und der PMOS-Transistor 14a des Lei­ stungskontrollers 14 wird eingeschaltet.

Danach empfängt gemäß der Steuerung durch den Kontroller 18 der Zeilendecodierer 26 das von dem Adreßpuffer 20 zugeführte Zei­ lenadreßsignal RADS und wählt eine Wortleitung aus. Zu dieser Zeit ist die Übertragungseinheit 38 eingeschaltet und überträgt die in dem Serienzugriffspeicher 40 gespeicherten Daten zu dem Speicherzellenarray 32. Die so übertragenen Daten werden in der Speicherzelle der Speicherzellenanordnung 32 gespeichert, die mit der durch den Zeilendecodierer 26 gewählten Wortleitung ver­ bunden ist.

Nachdem daher danach die seriellen Daten der in dem Serienzu­ griffspeicher 44 gespeicherten "N"-Bits zu dem Serienzugriff­ speicher 40 über die Übertragungseinheit 42 übertragen sind, er­ zeugt der Serienadreßgenerator 22 eine neue Startadresse, so daß die extern anliegenden seriellen Daten in dem Speicherzel­ lenarray 32 in Reihe gespeichert werden können.

Jedoch hat die herkömmliche Serienzugriff-Speichervorrichtung Nachteile insoweit, daß dann, wenn die Übertragungseinheit 42 für eine Datenkommunikation zwischen dem Serienzugriffspei­ cher 40 und dem Serienzugriffspeicher 44 eingeschaltet wird, die Impedanz des Leistungskontrollers 14 und die Impedanz des Lei­ stungskontrollers 16 verschieden voneinander sein können. Daher können der Knoten der mit dem Serienzugriffspeicher 40 verbunde­ nen Bitleitung und der Knoten der mit dem Serienzugriffspei­ cher 44 verbundenen Bitleitung nicht den gleichen Zustand auf­ grund der parasitären Kapazität der Bitleitungen BL und BLB ha­ ben. Daher wird eine genaue Datenkommunikation nicht erzielt.

Es ist daher Aufgabe der vorliegenden Erfindung, eine Serien­ zugriff-Speichervorrichtung zu schaffen, die die bei der her­ kömmlichen Serienzugriff-Speichervorrichtung auftretenden Pro­ bleme überwindet und stabiler und rascher eine Datenübertragung zwischen einem Serienzellenarray und einem Serienzugriffspeicher oder Serienzugriffspeichern verarbeiten kann.

Zur Lösung dieser Aufgabe schafft die vorliegende Erfindung eine Serienzugriff-Speichervorrichtung mit den Merkmalen des Patent­ anspruches 1.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung ermöglicht also eine Serienzugriff-Speichervor­ richtung, die einen ersten Leistungskontroller zum Erzeugen ei­ nes ersten Leistungssteuersignales mit verschiedenen Pegeln und zum Anlegen des ersten Leistungssteuersignales an einen ersten Serienzugriffspeicher gemäß einem ersten Schreibfreigabesignal, das von einem Lese/Schreibkontroller zum Steuern eines Lese/ Schreibbetriebes eines Speicherzellenarrays ausgegeben ist, und einen zweiten Leistungskontroller zum Erzeugen eines zweiten Leistungssteuersignales mit verschiedenen Pegeln und zum Anlegen des zweiten Leistungssteuersignales an einen zweiten Serienzu­ griffspeicher gemäß einem zweiten Schreibfreigabesignal, das von dem Lese/Schreibkontroller ausgegeben ist, aufweist.

Die Erfindung schafft so eine verbesserte Serienzugriff­ speichervorrichtung, die stabiler und rascher eine Datenübertra­ gung zwischen einem Speicherzellenarray und einem Serienzu­ griffspeicher oder zwischen Serienzugriffspeichern verarbeiten kann und die einen ersten Leistungskontroller zum Erzeugen eines ersten Leistungssteuersignales mit verschiedenen Pegeln und zum Anlegen dieses Signales an den ersten Serienzugriffspeicher ge­ mäß einem ersten Schreibfreigabesignal, das von einem Lese­ schreibkontroller zum Steuern eines Lese/Schreibbetriebes eines Speicherzellenarrays ausgegeben ist, und einen zweiten Leistungs­ kontroller zum Erzeugen eines zweiten Leistungssteuersignales mit verschiedenen Pegeln und zum Anlegen dieses Signales an ei­ nen zweiten Serienzugriffspeicher gemäß einem zweiten Schreib­ freigabesignal, das von dem Lese/Schreibkontroller ausgegeben ist, aufweist.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher er­ läutert. Es zeigen:

Fig. 1 ein Blockschaltbild einer herkömmlichen Serienzugriff-Speichervorrichtung,

Fig. 2 ein Detailschaltbild mit einem Leistungskontroller der Serienzugriff-Speichervorrichtung von Fig. 1,

Fig. 3 ein Schaltbild mit einer Serienzugriff-Speicherzelle des Serienzugriffspeichers von Fig. 1,

Fig. 4 ein Detailschaltbild eines Leistungskontrollers einer Serienzugriff-Speichervorrichtung gemäß der vorliegen­ den Erfindung,

Fig. 5 ein Detailschaltbild eines Anstiegsflankendetektors des Leistungskontrollers von Fig. 4 gemäß der vorlie­ genden Erfindung, und

Fig. 6 ein Blockschaltbild eines Leistungskontrollers gemäß der vorliegenden Erfindung.

Wie in den Fig. 4 bis 6 gezeigt ist, umfaßt die erfindungs­ gemäße Serienzugriff-Speichervorrichtung erste und zweite Lei­ stungskontroller 14′ und 16′, wie diese in Fig. 6 gezeigt sind, um Schreibfreigabesignale WEB3 und WEB4 zu empfangen, anstelle der herkömmlichen Leistungskontroller 14 und 16 von Fig. 1. Die anderen Bauelemente mit Ausnahme der oben erwähnten Leistungs­ kontroller 14′ und 16′ sind die gleichen wie bei der herkömmli­ chen Speichervorrichtung von Fig. 1.

Der Leistungskontroller 14′ umfaßt einen Anstiegsflankendetek­ tor 60 zum Erfassen der Anstiegsflanke eines Schreibsigna­ les WEB3, eine Verzögerungseinheit 62 zum Verzögern des Schreib­ freigabesignales WEB3, einen Inverter 64 zum Invertieren des Ausgangssignales der Verzögerungseinheit 62, ein NOR-Gatter 66 zum NOR-Verknüpfen der Ausgangssignale des Inverters 64 und des Anstiegsflankendetektors 60, einen NMOS-Transistor 68, dessen Gate zum Empfang des Ausgangssignales des Anstiegsflankendetek­ tors 60 verbunden ist und dessen Source mit einer Niederpegels­ pannung Vss beaufschlagt ist, einen PMOS-Transistor 70, dessen Gate zum Empfang des Schreibfreigabesignales WEB3 verbunden ist, dessen Source mit einer Hochpegelspannung Vcc beaufschlagt ist und dessen Drain an Drain des NMOS-Transistors 68 angeschlossen ist, einen NMOS-Transistor 72, dessen Gate zum Empfang des Aus­ gangssignales des NOR-Gatters 66 verbunden ist, dessen Drain mit der Hochpegelspannung Vcc beaufschlagt ist und dessen Source ge­ meinsam an Drain des NMOS-Transistors 68 und an Drain des PMOS-Transistors 70 angeschlossen ist, um ein Leistungssteuersi­ gnal REG-P3 auszugeben.

Wie in Fig. 5 gezeigt ist, umfaßt der Anstiegsflankendetek­ tor 60 eine Verzögerungseinheit 60a zum Verzögern des Schreib­ freigabesignales WEB3, einen Inverter 60b zum Invertieren des Ausgangssignales der Verzögerungseinheit 60a, ein NAND-Gatter 60c zum NAND-Verknüpfen des Ausgangssignales des Inver­ ters 60b und des Schreibfreigabesignales WEB3 und einen Inver­ ter 60d zum Invertieren des Ausgangssignales des NAND-Gatters 60c.

Der Leistungskontroller 16′ hat den gleichen Aufbau wie der Lei­ stungskontroller 14′.

Der Betrieb und Vorteile der erfindungsgemäßen Serienzugriff­ speichervorrichtung werden nunmehr anhand der zugehörigen Zeich­ nungen näher erläutert.

Zunächst nimmt in Fig. 4 das Schreibfreigabesignal WEB3 einen hohen Pegel im seriellen Lesemodus an, und es nimmt einen nied­ rigen Pegel im seriellen Schreibmodus und im wahlfreien Modus an.

Wenn das Schreibfreigabesignal WEB3 einen niedrigen Pegel hat, wird der PMOS-Transistor 70 gemäß dem an seinem Gate liegenden Schreibfreigabesignal WEB3 mit niedrigem Pegel eingeschaltet, und der Anstiegsflankendetektor 60 legt das Niederpegelsignal an das NOR-Gatter 66 und an Gate des NMOS-Transistors 68. Insbe­ sondere wird, wie in Fig. 5 gezeigt ist, das Schreibfreigabe­ signal WEB3 in den Inverter 60b über die Verzögerungseinheit 60a des Anstiegsflankendetektors 60 eingespeist, und der Inver­ ter 60b gibt ein Hochpegelsignal ab. Das NAND-Gatter 60c unter­ wirft das von dem Inverter 60b ausgegebene Hochpegelsignal und das Niederpegel-Schreibfreigabesignal WEB3 einer NAND-Ver­ knüpfung und gibt ein Hochpegelsignal aus. Der Inverter 60d in­ vertiert das von dem NAND-Gatter 60c ausgegebene Hochpegelsignal und liefert das Niederpegelsignal.

Daher wird der NMOS-Transistor 68 gemäß dem vom Anstiegsflan­ kendetektor 60 ausgegebenen Niederpegelsignal abgeschaltet.

Die Verzögerungseinheit 62 verzögert das Schreibfreigabesignal WEB3 mit niedrigem Pegel, und der Inverter 64 invertiert das durch die Verzögerungseinheit 62 verzögerte Schreibfreigabe­ signal WEB3 und gibt ein Hochpegelsignal aus.

Das NOR-Gatter 66 unterwirft das von dem Anstiegsflankendetek­ tor 60 ausgegebene Niederpegelsignal und das von dem Inverter 64 ausgegebene Hochpegelsignal einer NOR-Verknüpfung und liefert ein Niederpegelsignal an Gate des NMOS-Transistors 72. Daher wird der NMOS-Transistor 72 ausgeschaltet.

Als Ergebnis ist das Leistungssteuersignal REG-P3 auf die an Source des PMOS-Transistors 70 liegende Hochspannung Vcc be­ zogen.

Wenn das Schreibfreigabesignal WEB3 von einem niedrigen Pegel auf einen hohen Pegel übergeht, schaltet der PMOS-Transistor 70 ab, und der Anstiegsflankendetektor 60 liefert ein Hochpegel-Impulssignal nach der Zeitverzögerungsperiode der Verzögerungs­ einheit 60a.

Insbesondere bezüglich des Anstiegesflankendetektors 60, wie dieser in Fig. 5 gezeigt ist, liegt das auf den hohen Pegel übergegangene Schreibfreigabesignal WEB3 direkt an einem Eingang des NAND-Gatters 60c und wird durch die Verzögerungseinheit 60a für eine vorbestimmte Zeit verzögert. Danach wird das so verzö­ gerte Signal durch den Inverter 60b invertiert und liegt am an­ deren Eingang des NAND-Gatters 60c.

Das NAND-Gatter 60c gibt ein Niederpegelsignal für eine vorbe­ stimmte Zeit ab, und der Inverter 60d liefert ein Hochpegel­ signal für eine vorbestimmte Zeit.

Daher wird der NMOS-Transistor 68 für eine vorbestimmte Zeit eingeschaltet, und das Leistungssteuersignal REG-P3 nimmt die Niederpegelspannung Vss an, und der Leistungskontroller 14′ legt das Leistungssteuersignal REG-P3 der Niederpegelspannung Vss an den Serienzugriffspeicher 40 für eine vorbestimmte Zeit.

Inzwischen empfängt die Verzögerungseinheit 62 das Schreibfrei­ gabesignal WEB3 und verzögert dieses, welches auf den hohen Pe­ gel übergegangen ist, und der Inverter 64 invertiert das durch die Verzögerungseinheit 62 verzögerte Signal und gibt ein Nie­ derpegelsignal ab. Hier ist die Verzögerungszeit der Verzöge­ rungseinheit 62 kürzer als diejenige der Verzögerungseinheit 60a des Anstiegsflankendetektors 60.

Daher wird der NMOS-Transistor 72 geschaltet, da das NOR-Gat­ ter 66 das Hochpegelsignal an Gate des NMOS-Transistors 72 nur dann legt, wenn das Niederpegelsignal von dem Anstiegsflanken­ detektor 60 und dem Inverter 64 ausgegeben ist. Zu dieser Zeit behält der NMOS-Transistor 68 einen ausgeschalteten Zustand bei. Das Ausgangssignal des Inverters 64 geht auf den hohen Pegel früher als Ausgangssignal des Anstiegsflankendetektors 60 über, das NOR-Gatter 66 liefert ein Niederpegelsignal, und der NMOS-Transistor 72 wird ausgeschaltet. Danach geht das Ausgangssignal des Anstiegsflankendetektors 60 auf den hohen Pegel über, und der NMOS-Transistor 68 wird eingeschaltet. Daher werden der NMOS-Transistor 68 und der NMOS-Transistor 72 nicht zur gleichen Zeit eingeschaltet.

Wenn daher der NMOS-Transistor 72 im eingeschalteten Zustand ist, bleibt der NMOS-Transistor 68 ausgeschaltet. Hier ist die Differenzspannung Vcc-Vtn zwischen der an Source des NMOS-Tran­ sistors 72 liegenden Hochpegelspannung Vcc und der Schwellen­ wertspannung Vt des NMOS-Transistors 68 auf das Leistungssteuer­ signal REG-P3 bezogen. Daher tritt hier eine vorbestimmte Span­ nungsdifferenz zwischen dem Leistungssteuersignal REG-P3, das vorliegt, wenn das Schreibfreigabesignal WEB3 von dem niedrigen Pegel auf den hohen Pegel übergeht, und dem Leistungssteuer­ signal REG-P3, das vorliegt, wenn das Schreibfreigabesignal WEB3 auf einem niederen Pegel bleibt, auf. Das Leistungssteuersi­ gnal REG-P3 mit dem verschiedenen Pegel gemäß dem Eingabe/-Ausgabemodus der Daten liegt an dem Serienzugriffspeicher 40, und das Leistungssteuersignal REG-P4 wird durch den Leistungs­ kontroller 16′ erzeugt und liegt dann ebenso an dem Serienzu­ griffspeicher 44.

Der Betrieb der Serienzugriff-Speichervorrichtung mit den Lei­ stungskontrollern 14′ und 16′ wird nunmehr in Einzelheiten er­ läutert.

Im seriellen Lesemodus liegt das Schreibfreigabesignal WEB3 ei­ nes niedrigen Pegels an dem Leistungskontroller 14′, und wenn das Schreibfreigabesignal WEB4 eines hohen Pegels dem Leistungs­ kontroller 16′ zugeführt ist, liefert der Leistungskontrol­ ler 14′ das Leistungssteuersignal REG-P3 bei der Hochpegelspan­ nung Vcc zu dem Serienzugriffspeicher 40, und der Leistungskon­ troller 16′ gibt das Leistungssteuersignal REG-P4 der Span­ nung Vcc-Vtn an den Serienzugriffspeicher 44 ab.

Wenn zu dieser Zeit Bitleitungen BL1 und BLB1 mit einer Serien­ zugriff-Speicherzelle des Serienzugriffspeichers 40 verbunden sind und Bitleitungen BL2 und BLB2 mit einer Serienzugriff-Speicherzelle des Serienzugriffspeichers 44 verbunden sind, wie dies in Fig. 3 gezeigt ist, so sind die Spannungspegel zwischen der Bitleitung BL1 und der Bitleitung BL2 verschieden.

Wenn insbesondere die Hochpegelspannung Vcc an der Bitlei­ tung BL1, die Niederpegelspannung Vss an der Bitleitung BLB1, die Niederpegelspannung Vss an der Bitleitung BL2 und die Span­ nung Vcc-Vtn an der Bitleitung BLB2 jeweils anliegen und wenn die Übertragungseinheit 42 eingeschaltet ist, so liegt die Span­ nung Vcc/2 an der Bitleitung BL2, und die Spannung (Vcc-Vtn)/2 liegt an der Bitleitung BLB2. Daher wird die Spannung der Bit­ leitung BL2 niedriger als diejenige der Bitleitung BLB2, und die Spannung Vcc der Bitleitung BL1 liegt an der Bitleitung BL2, und die Spannung Vss der Bitleitung BLB1 liegt an der Bitlei­ tung BLB2, so daß die in der Speicherzelle des Speichers 40 ge­ speicherten Daten zu der Speicherzelle des Serienzugriffspei­ chers 44 übertragen werden.

Nunmehr empfängt im seriellen Schreibmodus der Leistungskon­ troller 14′ das Hochpegel-Schreibfreigabesignal WEB3 und liefert das Leistungssteuersignal REG-P3 der Spannung Vcc-Vtn zu dem Se­ rienzugriffspeicher 40, und der Leistungskontroller 16′ empfängt das Niederpegel-Schreibfreigabesignal WEB4 und liefert das Lei­ stungssteuersignal REG-P4 zu dem Serienzugriffspeicher 44. Da­ nach werden die in der Speicherzelle des Serienzugriffspei­ chers 44 gespeicherten Daten zu der Speicherzelle des Spei­ chers 40 entsprechend dem gleichen Betrieb übertragen, wie die­ ser oben beschrieben ist.

Hier können die an den Serienzugriffspeichern 40 und 44 liegen­ den Spannungen Vcc und Vcc-Vtn durch die Spannungen Vcc und Vcc+Vtn ersetzt werden. Zusätzlich haben die zu den Serienzu­ griffspeichern 40 und 44 gespeisten Leistungssteuersignale REG-P3 und REG-P4 eine Pegeldifferenz nur dann, wenn ein vorbe­ stimmtes Datum zwischen den Serienzugriffspeichern 40 und 44 übertragen ist. Nach Übertragung des Datums können sie einge­ stellt werden, um den gleichen Pegel zu haben.

Wie oben beschrieben ist, ist die erfindungsgemäße Serienzu­ griff-Speichervorrichtung darauf gerichtet, eine stabilere Über­ tragung zwischen Serienzugriffspeichern zu ermöglichen, indem Leistungskontroller verwendet werden, um Leistungssteuersignale mit verschiedenen Pegeln zu Serienzugriffspeichern zu speisen, die eine Zweirichtungs-Charakteristik bzw. -Kennlinie gemäß dem Eingabe/Ausgabemodus der Daten haben.

Claims (8)

1. Serienzugriff-Speichervorrichtung mit einem ersten und einen zweiten Serienzugriffspeicher (40 bzw. 44), einem Spei­ cherzellenarray und einem Lese/Schreibkontroller (12) zum Steuern eines Lese/Schreibbetriebes des Speicherzellenarrays, gekennzeichnet durch:
einen ersten Leistungskontroller (14′) zum Erzeugen eines ersten Leistungssteuersignales mit verschiedenen Pegeln und zum Anlegen des ersten Leistungssteuersignales an den ersten Serienzugriff­ speicher (40) gemäß einem von dem Lese/Schreibkontroller (12) ausgegebenen ersten Schreibfreigabesignal, und
einen zweiten Leistungskontroller (16′) zum Erzeugen eines zweiten Leistungssteuersignales mit verschiedenen Pegeln und zum Anlegen des zweiten Leistungssteuersignales an den zweiten Serienzugriffspeicher (44) gemäß einem von dem Lese/Schreib­ kontroller (12) ausgegebenen zweiten Schreibfreigabesignal.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste und der zweite Leistungskontroller (14′, 16′) das erste und das zweite Leistungssteuersignal bei vorbestimmten Pegeln, die verschieden voneinander sind, abgeben, wenn serielle Daten zwischen dem ersten und dem zweiten Serienzugriffspei­ cher (40, 44) übertragen werden.

3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leistungskontroller (14′) das erste Leistungssteuer­ signal mit einem vorbestimmten Pegel abgibt, der höher als das zweite Leistungssteuersignal ist, das von dem zweiten Leistungs­ kontroller (16′) abgegeben ist, wenn serielle Daten aus dem Speicherzellenarray gelesen werden.

4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leistungskontroller (14′) das erste Leistungssteuer­ signal mit einem vorbestimmten Pegel abgibt, der niedriger als das zweite Leistungssteuersignal ist, das von dem zweiten Lei­ stungskontroller (16′) abgegeben wird, wenn serielle Daten in das Speicherzellenarray geschrieben werden.

5. Vorrichtung nach einem der Ansprüche 1 bis 4, dadurch ge­ kennzeichnet, daß der erste Leistungskontroller (14′) aufweist:
einen Anstiegsflankendetektor (60) zum Erfassen einer Anstiegs­ flanke des ersten Schreibfreigabesignales,
eine Verzögerungseinheit (62) zum Verzögern des ersten Schreib­ freigabesignales,
einen Inverter (64) zum Invertieren des Ausgangssignales der Verzögerungseinheit (62),
ein NOR-Gatter (66) zum NOR-Verknüpfen des Ausgangssignales des Inverters (64) und des Ausgangssignales des Anstiegsflanken­ detektors (60),
einen ersten NMOS-Transistor (68) mit einem Gate zum Empfangen des Ausgangssignales des Anstiegsflankendetektors (60) und einer Source zum Empfangen einer Niederpegelspannung (Vss),
einen PMOS-Transistor (70) mit einem Gate zum Empfangen des ersten Schreibfreigabesignales, einer Source zum Empfangen einer Hochpegelspannung und einer mit Drain des NMOS-Transistors (68) verbundenen Drain, und
einen zweiten NMOS-Transistor (72) mit einem Gate zum Empfangen des Ausgangssignales des NOR-Gatters (66), einer Drain zum Emp­ fangen des Hochpegelsignales und einer gemeinsam mit Drain des ersten NMOS-Transistors (68) und Drain des PMOS-Transistors (70) verbundenen Drain zum Ausgeben des ersten Leistungssteuersignales.

6. Vorrichtung nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, daß der zweite Leistungskontroller (16′) aufweist:
einen Anstiegsflankendetektor (60) zum Erfassen einer Anstiegs­ flanke des zweiten Schreibfreigabesignales,
eine Verzögerungseinheit (62) zum Verzögern des zweiten Schreib­ freigabesignales,
einen Inverter (64) zum Invertieren des Ausgangssignales der Verzögerungseinheit (62),
ein NOR-Gatter (66) zum NOR-Verknüpfen des Ausgangssignales des Inverters (64) und des Ausgangssignales des Anstiegsflanken­ detektors (60),
einen ersten NMOS-Transistor (68) mit einem Gate zum Empfangen des Ausgangssignales des Anstiegsflankendetektors (60) und einer Source zum Empfangen einer Niederpegelspannung (Vss),
einen PMOS-Transistor (70) mit einem Gate zum Empfangen des zweiten Schreibfreigabesignales, einer Source zum Empfangen einer Hochpegelspannung und einer mit Drain des ersten NMOS-Transistors (68) verbundenen Drain, und
einen zweiten NMOS-Transistor (72) mit einem Gate zum Empfangen des Ausgangssignales des NOR-Gatters (66), einer Drain zum Emp­ fangen der Hochpegelspannung und einer Source, die gemeinsam an Drain des ersten NMOS-Transistors (68) und Drain des PMOS-Tran­ sistors (70) angeschlossen ist, um das zweite Leistungssteuer­ signal zu liefern.

7. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Anstiegsflankendetektor (60) aufweist:
eine Verzögerungseinheit (60a) zum Verzögern des ersten Schreib­ freigabesignales,
einen ersten Inverter (60b) zum Invertieren des Ausgangssignales der Verzögerungseinheit (60a),
ein NAND-Gatter (60c) zum NAND-Verknüpfen des Ausgangssignales des ersten Inverters (60b) und des ersten Schreibfreigabe­ signales, und
einen zweiten Inverter (60d) zum Invertieren des Ausgangs­ signales des NAND-Gatters (60c).

8. Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der Anstiegsflankendetektor (60) aufweist:
eine Verzögerungseinheit (60a) zum Verzögern des zweiten Schreib­ freigabesignales,
einen ersten Inverter (60b) zum Invertieren des Ausgangssignales der Verzögerungseinheit (60a),
ein NAND-Gatter (60c) zum NAND-Verknüpfen des Ausgangssignales des ersten Inverters (60b) und des zweiten Schreibfreigabe­ signales, und
einen zweiten Inverter (60d) zum Invertieren des Ausgangs­ signales des NAND-Gatters (60c).