Hintergrund der Erfindung
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Die Erfindung betrifft eine Speicherschaltung, und
insbesondere eine statische Speicherschaltung des
asynchronen Typs.
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Asynchronische statische Speicher sind bekannt und werden
vielfältig als Hochgeschwindigkeitsspeicher verwendet. Der
asynchrone statische Speicher arbeitet ohne den Empfang
eines Taktsignals von der Außenseite des Speichers, sondern
er erzeugt Zeitsteuersignale zum Steuern der entsprechenden
Abschnitte in Übereinstimmung mit Änderungen der
Adressignale und eines Schreib-Freigabesignals. Bei der bekannten
Technik werden jedoch die entsprechenden
Peripherieschaltungen des Speichers in der gleichen Weise sowohl beim
Lesevorgangs als auch beim Schreibvorgang betrieben, und ein
Leseverstärker wird ebenfalls bei einem Schreibvorgang
freigegeben, obwohl eine Funktion des Leseverstärkers beim
Schreiben nicht erforderlich ist, was zu einem hohen
Stromverbrauch führt.
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Es ist ferner häufig erforderlich, dasselbe Datum, das in
eine ausgewählte Speicherzelle eingeschrieben wird, an
einen Ausgangsanschluß abzugeben. Aufgrunddessen wird nach
dem Schreibvorgang diesselbe Wortleitung erneut ausgewählt,
um einen Lesevorgang an derselben Speicherzelle
durchzuführen, die im vorhergehenden Schreibvorgang ausgewählt wurde.
Aufgrunddessen kann das Lesen des geschriebenen Datums
nicht mit hoher Geschwindigkeit durchgeführt werden, und
ein solcher Lesevorgang verbraucht eine große Leistung.
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Eine Speicherschaltung wie oben angegeben und mit allen
Merkmalen des Oberbegriffs des Anspruchs 1 ist aus der EP-
A-018 6906 bekannt und wird mit Bezug auf die Figuren 1 bis
14 beschrieben.
Zusammenfassung der Erfindung
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Es ist eine Aufgabe der Erfindung, eine Speicherschaltung
zu schaffen, die in einem Schreibmodus mit reduziertem
Leistungsverbrauch arbeiten kann.
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Es ist eine weitere Aufgabe der Erfindung, eine
Speicherschaltung zu schaffen, die dasselbe Datum, das in eine
ausgewählte Speicherzelle geschrieben wurde, mit hoher
Geschwindigkeit ausgeben kann.
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Diese Aufgaben werden durch eine Speichervorrichtung gemäß
Anspruch 1 gelöst; die abhängigen Ansprüche betreffen
weitere Entwicklungen der Erfindung.
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Erfindungsgemäß wird das interne Datensignal direkt in die
Halteschaltung eingeschrieben, und aufgrunddessen kann
dasselbe Datum als das interne Datensignal am Ausgangsanschluß
im selben Schreibzyklus ausgegeben werden.
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Erfindungsgemäß wird in einem Schreibmodus der
Leseverstärker nicht freigegeben, um den Leistungsverbrauch zu
reduzieren. Desweiteren wird ebenso ein Signal zur Auswahl
einer Wortleitung erzeugt, wenn ein Schreibfreigabesignal
freigegeben wird, selbst wenn ein Adressignal nicht
geändert wird.
Kurze Beschreibung der Zeichnungen
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Figur 1 ist ein schematisches Blockdiagramm einer bekannten
Speicherschaltung,
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Figur 2 ist ein schematisches Schaltungsdiagramm einer
Speicherzellenmatrix,
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Figur 3 ist ein schematisches Schaltungsdiagramm einer
Speicherzelle,
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Figur 4 ist ein schematisches Blockdiagramm eines
Adresspuffers,
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Figur 5 ist ein schematisches Blockdiagramm eines
Chip-Auswahl-Eingangspuffers,
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Figur 6 ist ein schematisches Blockdiagramm eines
Dateneingangepuffers,
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Figur 7 ist ein schematisches Blockdiagramm eines
Schreibsteuer-Signalpuffers,
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Figur 8 ist ein schematisches Blockdiagramm eines
Wortleitungstreibers,
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Figur 9 ist ein schematisches Blockdiagramm einer
Datenhalteschaltung,
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Figur 10 ist ein schematisches Blockdiagramm eines
Taktsignalgenerators,
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Figur 11 ist ein schematisches Blockdiagramm eines
Dateneingangstreibers,
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Figur 12 ist ein schematisches Blockdiagramm einer Schalt-
Schaltung,
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Figur 13 ist ein Signalverlaufsdiagramm für einen
Lesevorgang in der Schaltung der Figur 1,
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Figur 14 ist ein Signalverlaufsdiagramm für einen
Schreibvorgang in der Schaltung der Figur 1,
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Figur 15 ist ein schematisches Blockdiagramm eines
Speichers gemäß der Erfindung,
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Figur 16 ist ein schematisches Blockdiagramm eines
Taktgenerators, der in dem Speicher der Figur 15 verwendet wird,
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Figur 17 ist ein schematisches Blockdiagramm eines
Datenhalteabschnittes des Speichers der Figur 15,
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Figur 18 ist ein Signalverlaufsdiagramm zur Erläuterung des
Betriebs des Speichers der Figur 15,
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Figur 19 ist ein Blockdiagramm eines Datenhalteabschnittes
als einem weiteren Beispiel, der in dem Speicher der Figur
15 verwendet wird,
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Figur 20 ist ein Diagramm einer Spaltenauswahlschaltung als
weiteres Beispiel, das in dem Speicher der Figur 15
verwendet wird,
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Figur 21 ist ein schematisches Blockdiagramm einer Schalt-
Schaltung als ein weiteres Beispiel, das in dem Speicher
der Figur 15 verwendet wird.
Detaillierte Beschreibung der Erfindung
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Bezugnehmend auf Figur 1 wird eine bekannte
Speicherschaltung erläutert.
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Eine Speicherzellenmatrix 609 umfaßt eine Vielzahl
statischer Speicherzellen in bekannter Weise.
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Figur 2 zeigt die Hauptstruktur der Matrix 609.
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Wie in Figur 2 dargestellt ist, sind eine Anzahl von Paaren
von Bit-Leitungen (BL, ) parallel in Spaltenrichtung
angeordnet, während eine Anzahl von Wortleitungen (Wi) in
Reihenrichtung angeordnet sind. Jede der Bit-Leitungen ist
mit einem Versorgungsspannungsanschluß Vcc über einen
P-Kanal-Lasttransistor Q&sub9;&sub1; verbunden. In den Zeichnungen sind
p-Kanal-Transistoren durch das Symbol mit einem Kreis
bezeichnet, während n-Kanal-Transistoren lediglich durch das
Symbol ohne Kreis bezeichnet sind. Eine Vielzahl
Speicherzellen 901 sind an den Kreuzungen der Wortleitungen und der
Bit-Leitungspaare in bekannter Weise angeordnet. Jede
Speicherzelle 901 ist in Figur 3 dargestellt und aus einem
Paar Flip-Flop-Transistoren Q&sub9;&sub8;, einem Paar Widerstände R&sub9;&sub1;
und einem Paar Übertragungstor-Transistoren Q&sub9;&sub7;
zusammengesetzt.
Ein Spaltenauswahltor 902 ist zwischen jedem Paar
Bit-Leitungen BL, und einem Paar Datenbusleitungen DB,
DB vorgesehen. Jedes der Tore 902 umfaßt ein Paar C-MOS-
Schalter, die jeweils aus einem n-Kanal-Transistor Q&sub9;&sub2; und
einem p-Kanal-Transistor Q&sub9;&sub3; zusammengesetzt sind, die
durch ein Spaltenauswahlsignal wie Yo gesteuert werden, das
von einem Spaltendecoder 606 erzeugt wird. Ein
Leseverstärker 903 umfaßt einen Differenzverstärker aus Transistoren
Q&sub9;&sub4; bis Q&sub9;&sub6; und einen C-MOS-Inverter INV, von dem ein
Lesesignal PB erzeugt wird.
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Im Speicher der Figur 1, obwohl eine Vielzahl
Adresseingangspuffer verwendet wird, ist ein Adresseingangspuffer
601 für ein Adresseingangssignal Ai beispielsweise
dargestellt. Der Adresseingangspuffer 601 ist wie in Figur 4
dargestellt aufgebaut, wobei drei Inverter IVI-IV3
verwendet werden, um wahre und komplementäre Adressignale Ai' und
zu erzeugen, und eine Verzögerungsschaltung 701 und
logische Tore G1 bis G3 bilden eine Detektorschaltung zur
Erfassung einer Änderung des Adressignals Ai zur Erzeugung
eines Detektorsignals φi.
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Andere Adresspuffer haben diesselbe Struktur wie 601,
erhalten aber in bekannter Weise andere Adressignale. Ein
Reihendekoder 605 empfängt eine Vielzahl Reihenadressignale
wie Ai', vom Adresspuffer und erzeugt
Reihenauswahlsignale wie Xi in derselben Anzahl wie die Wortleitungen.
Unter den Reihenauswahlsignalen wird nur eins ausgewählt,
wobei die anderen nicht ausgewählt werden. Eine Wortleitungs-
Treiberschaltung 607 umfaßt eine Vielzahl von
Treibereinheiten, von denen jede durch ein UND-Tor, das das
Reihenauswahlsignal Xi und ein Treiberzeitsteuerungssignal Ix
erhält, aufgebaut, wobei ein Ausgang des UND-Tores mit der
Wortleitung Wi gekoppelt ist, wie in Figur 8 dargestellt
ist. Ein Chipauswahl-Signalpuffer 602 empfängt ein
Chipauswahlsignal CS und erzeugt ein internes Chipauswahlsignal
und ein Zeitsteuersignal φCS, wenn das Chipauswahlsignal
vom hohen inaktiven Pegel auf den niedrigen aktiven Pegel
geändert wird. Die Struktur des Puffers 602 ist in Figur 5
dargestellt, wobei Inverter IV4 und IV5 verwendet werden,
um das Signal CS zu invertieren, und eine
Verzögerungsschaltung 701, ein Inverter IV6 und ein UND-Tor G4 bilden
eine Detektorschaltung für die Änderung von . Ein
Dateneingangspuffer 603 puffert ein Eingangsdatum DIN zur
Erzeugung eines gepufferten Datensignals DIN, und ist wie in
Figur 6 dargestellt aufgebaut.
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Ein Schreibfreigabesignal wird dem Puffer 604
eingegeben, und ein internes Schreibsignal WE' wird von ihm
erzeugt. Der Puffer 604 ist durch drei Inverter aufgebaut,
wie in Figur 7 dargestellt ist.
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Eine Datenschreibschaltung (DIN) 608 empfängt das
gepufferte Datensignal D'IN und das interne Schreibsignal WE'
zur Erzeugung wahrer und komplementärer Schreibdatensignale
DB und , wenn WE' auf hohem Pegel ist. Die Schaltung 608
ist wie in Figur 11 dargestellt aufgebaut, wobei zwei C-
MOS-Inverter in einer Treiberstufe 801 angewendet werden.
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Eine Datenhalteschaltung 610 umfaßt ein Schreiblesesignal
RB über eine C-MOS-Übertragungsschaltung 802, wenn ein
Steuersignal φL auf hohem Pegel ist und hält das Signal RB
durch ein Flip-Flop 803. Der Zustand des Flip-Flops 803
wird einem Inverter eingegeben, und als gehaltenes Signal
LB ausgegeben. Eine Schalt-Schaltung 611 ist aus zwei C-
MOS-Übertragungstoren S11 und S12 aufgebaut, die durch ein
Steuersignal φSW gesteuert werden, und sein invertiertes
Signal wird durch einen Inverter IVC erzeugt, wie in Figur
12 dargestellt ist. Wenn das Steuersignal φSW auf hohem
Pegel ist, wird das Signal RB als Auswahlsignal SB über die
Übertragungstore S11 ausgegeben, während das Signal φSW auf
niedrigem Pegel ist, wird das gehaltene Signal wird über
das Übertragungstor S12 als Signal SB ausgegeben. Eine
Datenausgangsschaltung 612 erzeugt ein Ausgangssignal DOUT
in Übereinstimmung mit dem Signal SB, wenn CS auf niedrigem
Pegel und WE auf niedrigem Pegel sind.
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Ein Taktsignalgenerator 613 umfaßt ein ODER-Tor, das das
Signal , die Anzahl der Erfassungssignale φi von allen
Adresspuffern und das Adressignal φCS erhält, und eine
Vielzahl von Puffern B11 bis B14, von denen Steuersignale
φX, φS, φL und φSW mit vorgegebenen Zeitverzögerungen
erzeugt werden.
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Ein Lesevorgang des Speichers der Figur 1 wird mit Bezug
auf Figur 13 erläutert. Bei niedrigem Pegel von , d.h. im
aktiven Zustand des Speichers, wird zumindest ein
Adressignal Ai zum Zeitpunkt T&sub1; geändert. Anschließend werden die
gepufferten Signale A'i, im Pegel geändert. Desweiteren
wird das Detektorsignal φi mit hohem Pegel erzeugt. Die
Reihen- und Spaltendekoder 605 und 606 erzeugen den hohen
Pegel des Auswahlsignals Xi bzw. Yj. Anschließend werden
die Signale φX, φS, φSW und φL nacheinander durch den
Generator 613 erzeugt, wie in Figur 13 dargestellt ist. Die
Wortleitung Wi wird in Abhängigkeit vom Ansteigen von
ausgewählt, so daß der Zustand der Speicherzelle, die mit
der ausgewählten Wortleitung Wi verbunden ist, für die
entsprechenden Paare der Bit-Leitungen (BL, ) erzeugt wird,
und der Pegel der Bit-Leitungen einer Änderung des Pegels
ausgesetzt werden. Desweiteren ist nur eine der
Spaltenauswahlschaltungen 902 freigegeben, so daß der Zustand des
Bit-Leitungspaares, das mit dem freigegebenen
Übertragungstor 902 verbunden ist, dem Leseverstärker 903 über DB und
DB übertragen wird und das Lesesignal RB in Abhängigkeit
vom Signal φ entwickelt wird. Nachdem das Signal RB
entwickelt ist, wird das Signal φSW angehoben und das Signal
RB wird als Signal SB über die Schalt-Schaltung 611
übertragen. Anschließend erzeugt die Schaltung 612 ein
Ausgangssignal DOT entsprechend dem Signal SB. Das Signal φL
wird nach dem Zustand des Signals RB angehoben wird und die
Halteschaltung 610 hält das Signal RB durch das Flip-Flop
803, und das Haltesignal LB mit gleichem Pegel wie RB wird
erzeugt.
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In diesem Fall wird dementsprechend das Lesesignal RB
sowohl als Signal SB als auch Signal LB übertragen.
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In dem oben beschriebenen Speicher wird die Wortleitung Wi
während der Zeitspanne ausgewählt, in der das Signal φX auf
hohem Pegel ist, und nach dieser Zeitspanne wird das
Ausgangssignal DOUT durch den Zustand der Halteschaltung 610
gehalten, und die Signale φS, φL, φX und φSW werden
deaktiviert. Dementsprechend wird der Leistungsverbrauch nach der
Deaktivierung der Signale φS, φL, φX und φSW reduziert,
obwohl DOUT aufrechterhalten wird.
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Im Folgenden wird ein Schreibvorgang des Speichers der
Figur 1 mit Bezug auf Figur 14 erläutert.
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Bei aktivem Pegel des Signals CS (niedriger Pegel) und im
vorgegebenen fixierten Status des Adressignals, wird das
Schreibfreigabesignal WE vom inaktiven (hohen) Pegel zum
aktiven (niedrigen) Pegel zum Zeitpunkt t&sub1; geändert.
Anschließend wird das interne Schreibsignal WE' angehoben,
und der Taktgenerator 603 erzeugt das Steuersignal φX, φS,
φSW und φL werden in der in Figur 14 dargestellten
Reihenfolge angehoben. Nach der Änderung in WE wird das
Eingangsdatensignal DIN erfaßt. In Abhängigkeit vom Anheben von WE,
wird der Treiber 801 in der Schaltung 608 aktiviert, so daß
der Zustand der Signale DB und DB durch das gepufferte
Datensignal D'IN bestimmt ist, und die Signale DB und DB
werden in die ausgewählte Speicherzelle 901 eingeschrieben,
und anschließend wird der Zustand (LB) der Halteschaltung
610 ebenfalls in Abhängigkeit vom Ansteigen von φL gemäß
DIN bestimmt.
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Auf diese Weise wird der Schreibvorgang für DIN in die
ausgewählte Speicherzeile 901 durchgeführt, und das
Schreibfreigabesignal wird zum Zeitpunkt t&sub2; auf den inaktiven
Pegel zurückgeführt.
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Während des Schreibvorgangs wird die ausgewählte
Wortleitung Wi auf dem hohen Pegel gehalten, und ein Gleichstrom
fließt von Vcc über einen der Transistoren Q&sub9;&sub1; und die
ausgewählte Speicherzelle 901 in den entsprechenden
Bit-Leitungspaaren zu Masse, und der Leseverstärker 903 verbraucht
ebenfalls in dieser Zeitspanne Gleichstrom, da der
Verstärker 903 in Abhängigkeit von φS ebenfalls freigegeben ist.
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Der durch den Leseverstärker 903 fließende Strom ist ein
hinsichtlich der Schreibfunktion nicht erforderlicher
Strom.
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Wenn das in die ausgewählte Speicherzelle 901
eingeschriebene Datum zu lesen ist, wird die ausgewählte Wortleitung
Wi zunächst auf den niedrigen Pegel deaktiviert, und dann
wird diesselbe Wortleitung Wi erneut ausgewählt, um das
geschriebene Datum als das Ausgangssignal DOUT zu erzeugen.
Aufgrunddessen ist es erforderlich, die Auswahl der
Wortleitung doppelt durchzuführen, was zu einem Betrieb mit
geringer Geschwindigkeit und hohem Leistungsverbrauch führt.
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Eine Speicherschaltung gemäß einer Ausführungsform der
Erfindung wird im folgenden mit Bezug auf die Figuren 15 bis
17 erläutert.
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Die vorliegende Ausführungsform wird durch Ersetzen des
Taktgenerators 613 und der Halteschaltung 610 der Figuren
1, 10 und 9 durch einen Taktgenerator 613' und eine
Halteschaltung 610' erreicht, wie in Figur 15 dargestellt ist.
Die Halteschaltung 610' empfängt das Signal und das
gepufferte Eingangssignal DIN, zusätzlich zu φL und RB.
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Die detaillierte Struktur der Halteschaltung 610' ist in
Figur 17 angegeben. Insbesondere umfaßt die Halteschaltung
610' ferner eine Verzögerungsschaltung mit einem Eingang,
der mit D'IN versorgt wird, und ein C-MOS-Übertragungstor
302, das zwischen den Ausgang der Verzögerungsschaltung 301
und den Eingang der Halteschaltung 803 geschaltet ist,
zusätzlich zu dem Übertragungstor 802, das durch φL gesteuert
wird, und dem Flip-Flop 803, im Vergleich mit der
Halteschaltung 610. Das Übertragungstor 302 wird freigegeben,
um D'IN an das Flip-Flop zu übertragen, wenn WE' auf hohem
Pegel ist.
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Die detaillierte Struktur des Taktgenerators 613' ist in
Figur 16 dargestellt. Das interne Schreibfreigabesignal WE'
wird nicht einem ODER-Tor zugeführt, das die Signale φi und
φCS erhält, sondern an ein ODER-Tor G11, das das
Ausgangssignal des ODER-Tors G10 erhält. Das Signal φX zur Freigabe
des Wortleitungstreibers 607 wird vom ODER-Tor G11 erzeugt.
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Ein Lesevorgang der Schaltung der Figur 15 ist der gleiche
wie der des Speichers der Figur 1.
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Ein Schreibvorgang bei der vorliegenden Ausführungsform
wird mit Bezug auf die Figur 18 erläutert.
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Das Schreibfreigabesignal wird vom inaktiven (hohen)
Pegel auf den aktiven (niedrigen) Pegel zum Zeitpunkt t&sub1;
geändert. Anschließend wird das Signal WE' angehoben, und der
Zustand des Eingangsdatensignals DIN wird bestimmt. In
Abhängigkeit vom Ansteigen von WE' wird das Signal φX vom
ODER-Tor G11 des Taktgenerators 613' zum Zeitpunkt t&sub2;
erzeugt. In diesem Fall sind φS, φL, und φSW alle auf
niedrigem Pegel. Zum Zeitpunkt t&sub3; wird das gepufferte
Eingangssignal D'IN durch den Puffer 603 erzeugt, und die Schaltung
608 bestimmt die Pegel von DB und entsprechend dem Pegel
von D'IN, und der Zustand der Bit-Leitungen BL, wird zum
Zeitpunkt t&sub4; entsprechend D'IN ermittelt. Auf diese Weise
wird der Zustand der ausgewählten Speicherzelle 901 in
Übereinstimmung mit D'IN zum Zeitpunkt t&sub5; bestimmt.
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Zum Zeitpunkt t&sub4; erzeugt die Verzögerungsschaltung 301 der
Halteschaltung 610' an ihren Ausgangsknoten 31 ein
verzögertes Signal von D'IN, und der Ausgang 31 der
Verzögerungsschaltung 301 wird an das Flip-Flop 803 über
das Übertragungstor 302, das durch WE' freigegeben wird,
übertragen und dadurch gehalten. Insbesondere wird dasselbe
Datum, das in die ausgewählte Speicherzelle 901
eingeschrieben wird, ebenfalls durch das Flip-Flop 803 in der
Halteschaltung 610' gespeichert.
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Auf diese Weise wird der Schreibvorgang für die ausgewählte
Speicherzelle zum Zeitpunkt t&sub6; erreicht.
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In der oben beschriebenen Ausführungsform ist die
Verzögerungszeit der Verzögerungsschaltung auf einen solchen Wert
eingestellt, daß das Schreiben an die ausgewählte
Speicherzelle und die Bestimmung des Zustandes des Flip-Flops 803
gleichzeitig erreicht werden.
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Gemäß der oben beschriebenen Ausführungsform wird dasselbe
Datum, das in die ausgewählte Speicherzelle eingeschrieben
wird, gleichzeitig durch die Halteschaltung 610' gehalten
und als Signal LB erzeugt. Aufgrunddessen wird das von der
Halteschaltung 610' gehaltene Datum als Ausgangssignal DOUT
erzeugt, da die Schalt-Schaltung 611 das Signal LB in
Abhängigkeit vom niedrigen Pegel von φSW überträgt.
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Da das Signal φS beim Schreiben auf niedrigem Pegel
gehalten wird, wird der Leseverstärker 903 nicht freigegeben und
verhindert einen Gleichstromfluß im Leseverstärker 903, was
zu einem geringeren Leistungsverbrauch beim Schreibvorgang
führt.
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Da desweiteren das Schreibdatum als DOUT beim
Schreibvorgang ausgegeben wird, ist es nicht erforderlich, die
ausgewählte Wortleitung zum Lesen des geschriebenen Datums
erneut zu treiben.
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Die Figuren 19, 20 und 21 zeigen weitere Beispiele für die
Halteschaltung 610'', die Spaltenauswahlschaltung 902' und
die Schalter-Schaltung 611'. In den modifizierten
Schaltungen 610'', 902' und 611' haben die Transistoren Q101 bis
Q106 einen kleinen Wert für die Schwellspannung, wie
beispielsweise 0,3 Volt, und sie werden als Übertragungstore
anstatt der C-MOS-Übertragungstore in den vorstehenden
Ausführungsbeispiel verwendet. Die Arbeitsweise und die
Funktionen dieser Schaltungen 610'', 902' und 611' sind die
gleichen wie bei den vorher erläuterten Schaltungen 610',
902 und 611.