JPS59915B2 - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS59915B2 JPS59915B2 JP54154578A JP15457879A JPS59915B2 JP S59915 B2 JPS59915 B2 JP S59915B2 JP 54154578 A JP54154578 A JP 54154578A JP 15457879 A JP15457879 A JP 15457879A JP S59915 B2 JPS59915 B2 JP S59915B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch circuit
- output
- decoder
- column
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ回路特に集積度を上けても確実な読取
り出力が得られるようにしたスタティック型のランダム
アクセスメモリ（ＲＡＭ）回路に関する。
り出力が得られるようにしたスタティック型のランダム
アクセスメモリ（ＲＡＭ）回路に関する。
近年半導体メモリ装置の記憶密度は益々高くなる傾向に
あるが、この場合の問題点にメモリセルの情報レベルの
低下が挙けられる。
あるが、この場合の問題点にメモリセルの情報レベルの
低下が挙けられる。
これは高集積化に伴ないメモリセルサイズが小さくなり
、特にスタティック型のメモリセルの場合にはフリップ
フロップを構成するドライバトランジスタが小面積化さ
れてそのドライブ能力が低下することに起因する。メモ
リセルのドライブ能力が低下しても負荷となるデータバ
スライン等は変らないので、該バスライン等の電圧変化
が緩漫になり結局読出速度は遅くなる。本発明は、かゝ
る点を改善しようとするもので、メモリセルは単なる情
報保持素子として扱い、そして各コラム毎に当該コラム
所属メモリセルの情報を検出してこれをラッチ、増幅す
るラッチ回路を設け、データバスラインは充分なドライ
ブ能力を持つ該ラッチにより駆動するようにし、こうし
て記憶密度の増加に伴なうスタティックＲＡＭ読出速度
の低下を阻止しようとするものである。
、特にスタティック型のメモリセルの場合にはフリップ
フロップを構成するドライバトランジスタが小面積化さ
れてそのドライブ能力が低下することに起因する。メモ
リセルのドライブ能力が低下しても負荷となるデータバ
スライン等は変らないので、該バスライン等の電圧変化
が緩漫になり結局読出速度は遅くなる。本発明は、かゝ
る点を改善しようとするもので、メモリセルは単なる情
報保持素子として扱い、そして各コラム毎に当該コラム
所属メモリセルの情報を検出してこれをラッチ、増幅す
るラッチ回路を設け、データバスラインは充分なドライ
ブ能力を持つ該ラッチにより駆動するようにし、こうし
て記憶密度の増加に伴なうスタティックＲＡＭ読出速度
の低下を阻止しようとするものである。
即ち本発明は、スタティック型のメモリセルをマトリク
ス状に配し、そしてＸデコーダ回路およびＹデコーダ回
路の出力でその一つを選択するランダムアクセスメモリ
回路において、各コラム毎にラッチ回路を設けると共に
、アドレス信号の変化を検出する回路および該検出回路
の出力を一定時間遅延させる回路を設け、前記Ｘ、Ｙデ
コーダの出力により選択されたメモリセルとコラムを共
通にするラッチ回路を該遅延回路の出力で所定時間だけ
当該コラムに接続しそして前記Ｙデコーダ回路の遅延出
力により該所定時間の経過後にラッチ回路を作動状態に
して、該ラッチ回路を該コラムから切離した状態で該ラ
ッチ回路の出力をコラム出力とするようにしてなること
を特徴とするが、以下図示の実施例を参照しながらこれ
を詳細に説明する。第１図および第２図は本発明の一実
施例を示す構成図であり、前者はスタティック型ＲＡＭ
の概略構成を示し後者はタイミング回路の構成を示す。
ス状に配し、そしてＸデコーダ回路およびＹデコーダ回
路の出力でその一つを選択するランダムアクセスメモリ
回路において、各コラム毎にラッチ回路を設けると共に
、アドレス信号の変化を検出する回路および該検出回路
の出力を一定時間遅延させる回路を設け、前記Ｘ、Ｙデ
コーダの出力により選択されたメモリセルとコラムを共
通にするラッチ回路を該遅延回路の出力で所定時間だけ
当該コラムに接続しそして前記Ｙデコーダ回路の遅延出
力により該所定時間の経過後にラッチ回路を作動状態に
して、該ラッチ回路を該コラムから切離した状態で該ラ
ッチ回路の出力をコラム出力とするようにしてなること
を特徴とするが、以下図示の実施例を参照しながらこれ
を詳細に説明する。第１図および第２図は本発明の一実
施例を示す構成図であり、前者はスタティック型ＲＡＭ
の概略構成を示し後者はタイミング回路の構成を示す。
第１図でＭＣＯＯ−ＭＣＮＮはメモリセルであり、各各
はフリツプフロツプを要部として構成され、そしてマト
リクス状に配設される。ＷＯ−ＷＮはワード線であり、
Ｘデコーダ回路ＸＤＯ−ＸＤＮの出力ＸＯ−ＸＮで選択
される。ワード線Ｗ。−ＷＮと交叉するビツト線対Ｂ。
，ＢＯ−ＢＮ，ＢＮ間に各メモリセルＭＣＯＯ−ＭＣＮ
Ｎが設けられるが、本発明ではこれらビツト線対（コラ
ム）毎にラツチ回路ＲＡＯ−ＲＡＮを設ける。ラツチ回
路ＲＡＯ−ＲＡＮは同一構成であり、従つて以下では主
としてル！のみについて述べるが、他のラツチ回路につ
いて同様である。ラツチ回路ＲＡＯはフリツプフロツプ
を構成する負荷トランジスタＱｌ，Ｑ２およびドライバ
トランジスタＱ３，Ｑぃ並びにビツト線Ｂ。，ＢＯとの
間に介在するトランスフアーゲート用のトランジスタＱ
５，Ｑ６、さらにはトランジスタＱｌ，Ｑ２をゲート制
御するＹデコーダ回路（図示せぬ）の出力Ｙ。で同時に
オンオフ制御されるトランジスタＱ７を備える。これら
のラツチ回路ＲＡＯ−ＲＡＮの回路構成はメモリセルＭ
ＣＯＯ〜ＭＣＮＮと同一でよいが、そのドライバトラン
ジスタＱ３，Ｑ４のドライブ能力を該メモリセルより大
きくすることが重要である。ラツチ回路ＲＡＯ−ＲＡＮ
はＹデコーダ回路の遅延出力Ｙ。
はフリツプフロツプを要部として構成され、そしてマト
リクス状に配設される。ＷＯ−ＷＮはワード線であり、
Ｘデコーダ回路ＸＤＯ−ＸＤＮの出力ＸＯ−ＸＮで選択
される。ワード線Ｗ。−ＷＮと交叉するビツト線対Ｂ。
，ＢＯ−ＢＮ，ＢＮ間に各メモリセルＭＣＯＯ−ＭＣＮ
Ｎが設けられるが、本発明ではこれらビツト線対（コラ
ム）毎にラツチ回路ＲＡＯ−ＲＡＮを設ける。ラツチ回
路ＲＡＯ−ＲＡＮは同一構成であり、従つて以下では主
としてル！のみについて述べるが、他のラツチ回路につ
いて同様である。ラツチ回路ＲＡＯはフリツプフロツプ
を構成する負荷トランジスタＱｌ，Ｑ２およびドライバ
トランジスタＱ３，Ｑぃ並びにビツト線Ｂ。，ＢＯとの
間に介在するトランスフアーゲート用のトランジスタＱ
５，Ｑ６、さらにはトランジスタＱｌ，Ｑ２をゲート制
御するＹデコーダ回路（図示せぬ）の出力Ｙ。で同時に
オンオフ制御されるトランジスタＱ７を備える。これら
のラツチ回路ＲＡＯ−ＲＡＮの回路構成はメモリセルＭ
ＣＯＯ〜ＭＣＮＮと同一でよいが、そのドライバトラン
ジスタＱ３，Ｑ４のドライブ能力を該メモリセルより大
きくすることが重要である。ラツチ回路ＲＡＯ−ＲＡＮ
はＹデコーダ回路の遅延出力Ｙ。
−ＹＮと信号ＷＤＤとで選択される。第２図はこの信号
ＷＤＤを発生する回路例である。同図でＤＸＤはアドレ
ス変化検出回路であり、各アドレス信号ビツトＡ。，Ａ
Ｏ，・・・・・・ＡＮ，ＡＮの変化（立上りまたは立下
り）を検出してトリガパル′スＴ。
ＷＤＤを発生する回路例である。同図でＤＸＤはアドレ
ス変化検出回路であり、各アドレス信号ビツトＡ。，Ａ
Ｏ，・・・・・・ＡＮ，ＡＮの変化（立上りまたは立下
り）を検出してトリガパル′スＴ。
，ＴＯ′，・・・・・・ＴＮ，ＴＮを発生するトリガパ
ルス発生回路（例えば後縁トリガ回路）ＴＧと、これら
のパルスＴ。，ＴＯ７・・・・・・ＴＮ，ＴＮ′へ論理
和をとるオアゲート群０Ｇ０，・・・・・・０ＧＮ，０
Ｇ００と、オアゲート０Ｇ００の出力を反転するインバ
ータＩＮ．とからなる。この回路ではその構成から明ら
かなようにアドレス信号に変化があればインバータＩＮ
Ｖより出力パルスが発生するから該出力Ｔをアドレス変
化検出信号として用いることができる。ＴＤは遅延回路
であり、信号Ｔを一定時間遅延させて前述した信号ＷＤ
Ｄを得る。この信号ＷＤＤに与えられる遅延量は、Ｘデ
コーダＸＤＯ（ＸＤＮ）の出力Ｘ。（ＹＮ）がＨレベル
（選択レベノリになつてからそのＨレベルがワード線Ｗ
。（ＷＮ）の最遠端こ＼ではメモリセルＭＣＯＯ−ＭＣ
ＮＮが接続された部分まで達するに必要な時間である。
従つて遅延回路ＴＤとしては簡単にはワード線と平行に
張つた擬似ワード線を利用することができる。以下メモ
リセルＭＣＯＯを例として第３図のタイムチヤートを参
照しながら動作を説明する。メモリセルＭＣＯＯを選択
するためにはＸデコーダ回路ＸＤＯの出力Ｘ。がＨレベ
ルになり、そして図示しないＹデコーダの出力Ｙ。７も
Ｈレベルになるが、それに先立ちアドレス信号ビツトＡ
。
ルス発生回路（例えば後縁トリガ回路）ＴＧと、これら
のパルスＴ。，ＴＯ７・・・・・・ＴＮ，ＴＮ′へ論理
和をとるオアゲート群０Ｇ０，・・・・・・０ＧＮ，０
Ｇ００と、オアゲート０Ｇ００の出力を反転するインバ
ータＩＮ．とからなる。この回路ではその構成から明ら
かなようにアドレス信号に変化があればインバータＩＮ
Ｖより出力パルスが発生するから該出力Ｔをアドレス変
化検出信号として用いることができる。ＴＤは遅延回路
であり、信号Ｔを一定時間遅延させて前述した信号ＷＤ
Ｄを得る。この信号ＷＤＤに与えられる遅延量は、Ｘデ
コーダＸＤＯ（ＸＤＮ）の出力Ｘ。（ＹＮ）がＨレベル
（選択レベノリになつてからそのＨレベルがワード線Ｗ
。（ＷＮ）の最遠端こ＼ではメモリセルＭＣＯＯ−ＭＣ
ＮＮが接続された部分まで達するに必要な時間である。
従つて遅延回路ＴＤとしては簡単にはワード線と平行に
張つた擬似ワード線を利用することができる。以下メモ
リセルＭＣＯＯを例として第３図のタイムチヤートを参
照しながら動作を説明する。メモリセルＭＣＯＯを選択
するためにはＸデコーダ回路ＸＤＯの出力Ｘ。がＨレベ
ルになり、そして図示しないＹデコーダの出力Ｙ。７も
Ｈレベルになるが、それに先立ちアドレス信号ビツトＡ
。
，ＡＯ・・・・・・ＡＮ，ＡＮのうち少なくとも２つ（
あるビツトとその反転ビツト）はレベルが変化する。こ
れを第３図にＡで示す。この変化は立上りでも立下りで
もよい。アドレスが変化すると検出回路ＤＸＤから信号
Ｔが発生され、そして所要時間後に遅延回路ＴＤからの
遅延信号ＷＤＤがラツチ回路ＲＡＯ〜ＲＡＮのトランジ
スタＱ５，Ｑ５のゲートに印加される。信号ＷＤＤが発
生するまでにワード線Ｗ。の電位は最遠端まで上昇して
いるので、デコーダに最も近いメモリセルＭＣＯＯの情
報は当然ビツト線対Ｂ。，ＢＯに読出されている。この
状態で信号ＷＤＤが発生するとトランジスタＱ５，Ｑ６
はオンになつてメモリセルＭＣＯＯの情報がラツチ回路
ＲＡＯに入力される。図示のように信号ＷＤＤは短時間
後には立下るのでトランジスタＱ５，Ｑ６のオンは一時
的である。遅延Ｙデコーダアドレス信号ＹＯに信号ＷＤ
Ｄに続いて、該信号ＷＤＤが消成した後入力し、これに
よりラツチ回路ＲＡＯは電源を与えられて動作状態にな
り、トランジスタＱ，，Ｑ５のオンで与えられた入力即
ちビツト線Ｂ。，旧の電位に応じた状態をとる。このと
きラツチ回路はビツト線から切り離されているから、ラ
ツチ回路出力がビツト線電位を振る（決定する）ような
ことはない。こうしてビツト線Ｂ。−ＢＯの、電位状態
がラツチ回路ＲＡＯに取込まれる。信号ＷＤＤ及びＹ。
はメモリセルＭＣＯＯのデータ破壊を防止する上で必要
である。即ち、信号ＷＤＤを用いずにトランジスタＱ５
，Ｑ６を常時オンにしておさ、また信号Ｙ。を常時入力
してラツチ回路ＲＡＯを動作させておくと、メセリセル
ＭＣＯＯが選択された段階でその時のラツチ回路ＲＡＯ
の内容で定まるビツト線Ｂ。，ＢＯの電位により小容量
メモリセルＭＣＯＯは逆に書込みを行なわれてしまい、
セル内容が破壊される恐れがある。これを防ぐには上述
のようなタイミングにして、選択されたメモリセルがビ
ツト線電位を決定し、このビツト線電位を入力されてラ
ツチ回路がそのビツト線電位に応じた状態をとるように
する必要がある。ラツチ回路ＲＡＯの出力Ｄ，Ｄは図示
しないが通常のデータバスをドライブし、その端に接続
されたセンスアンプＳＡを駆動する。センスアンプ回路
例を第４図に示す。同図で、ＱｌＯ，Ｑｌ，は差動アン
プを構成するトランジスタ、Ｑｌ２，Ｑｌ３は負荷トラ
ンジスタ、Ｑｌ４は定電流源を構成するトランジスタで
ある。トランジスタＱ，Ｏ，Ｑｌ，のゲートに図示しな
いデータバスを通してラツチ回路ＲＡＯの出力Ｄ，Ｄが
印加され、そのオン、オフに応じた出力０，０がメモリ
読取り出力として取り出される。従来はビツト線Ｂ。，
ＢＯがデータバスに接続され、該データバスがセンスア
ンプＳＡのトランジスタＱｌＯ，Ｑｌｌのゲートに接続
されて、メモリセルＭＣＯＯのドライバトランジスタが
直接ビツト線およびデータバスを介してセンスアンプを
ドライブしていたので、記憶密度の上昇に伴ない該ドラ
イバトランジスタの駆動能力が低下すると、その小さな
駆動能力で大きな容量を持つビツト線、データバス、お
よびセンスアンプ系を充放電するのに時間がか＼り読出
速度が遅くなつたが、本発明ではラツチ回路ＲＡＯのド
ライバトランジスタＱ３，Ｑ４の面積を大きくして駆動
能力を上けたので、メモリセルサイズをそのままにして
読出速度を向上させることができる。勿論ラツチ回路Ｒ
ＡＯ−ＲＡＮは各コラムに１つでよいから、集積度をそ
れ程低下させることはない。また本発明ではラツチ回路
をアクテイブにする時点では該ラツチ回路をビツト線か
ら切り離すから、直ちに次のメモリセルを読出すことが
でき、高速読出しが可能になる。
あるビツトとその反転ビツト）はレベルが変化する。こ
れを第３図にＡで示す。この変化は立上りでも立下りで
もよい。アドレスが変化すると検出回路ＤＸＤから信号
Ｔが発生され、そして所要時間後に遅延回路ＴＤからの
遅延信号ＷＤＤがラツチ回路ＲＡＯ〜ＲＡＮのトランジ
スタＱ５，Ｑ５のゲートに印加される。信号ＷＤＤが発
生するまでにワード線Ｗ。の電位は最遠端まで上昇して
いるので、デコーダに最も近いメモリセルＭＣＯＯの情
報は当然ビツト線対Ｂ。，ＢＯに読出されている。この
状態で信号ＷＤＤが発生するとトランジスタＱ５，Ｑ６
はオンになつてメモリセルＭＣＯＯの情報がラツチ回路
ＲＡＯに入力される。図示のように信号ＷＤＤは短時間
後には立下るのでトランジスタＱ５，Ｑ６のオンは一時
的である。遅延Ｙデコーダアドレス信号ＹＯに信号ＷＤ
Ｄに続いて、該信号ＷＤＤが消成した後入力し、これに
よりラツチ回路ＲＡＯは電源を与えられて動作状態にな
り、トランジスタＱ，，Ｑ５のオンで与えられた入力即
ちビツト線Ｂ。，旧の電位に応じた状態をとる。このと
きラツチ回路はビツト線から切り離されているから、ラ
ツチ回路出力がビツト線電位を振る（決定する）ような
ことはない。こうしてビツト線Ｂ。−ＢＯの、電位状態
がラツチ回路ＲＡＯに取込まれる。信号ＷＤＤ及びＹ。
はメモリセルＭＣＯＯのデータ破壊を防止する上で必要
である。即ち、信号ＷＤＤを用いずにトランジスタＱ５
，Ｑ６を常時オンにしておさ、また信号Ｙ。を常時入力
してラツチ回路ＲＡＯを動作させておくと、メセリセル
ＭＣＯＯが選択された段階でその時のラツチ回路ＲＡＯ
の内容で定まるビツト線Ｂ。，ＢＯの電位により小容量
メモリセルＭＣＯＯは逆に書込みを行なわれてしまい、
セル内容が破壊される恐れがある。これを防ぐには上述
のようなタイミングにして、選択されたメモリセルがビ
ツト線電位を決定し、このビツト線電位を入力されてラ
ツチ回路がそのビツト線電位に応じた状態をとるように
する必要がある。ラツチ回路ＲＡＯの出力Ｄ，Ｄは図示
しないが通常のデータバスをドライブし、その端に接続
されたセンスアンプＳＡを駆動する。センスアンプ回路
例を第４図に示す。同図で、ＱｌＯ，Ｑｌ，は差動アン
プを構成するトランジスタ、Ｑｌ２，Ｑｌ３は負荷トラ
ンジスタ、Ｑｌ４は定電流源を構成するトランジスタで
ある。トランジスタＱ，Ｏ，Ｑｌ，のゲートに図示しな
いデータバスを通してラツチ回路ＲＡＯの出力Ｄ，Ｄが
印加され、そのオン、オフに応じた出力０，０がメモリ
読取り出力として取り出される。従来はビツト線Ｂ。，
ＢＯがデータバスに接続され、該データバスがセンスア
ンプＳＡのトランジスタＱｌＯ，Ｑｌｌのゲートに接続
されて、メモリセルＭＣＯＯのドライバトランジスタが
直接ビツト線およびデータバスを介してセンスアンプを
ドライブしていたので、記憶密度の上昇に伴ない該ドラ
イバトランジスタの駆動能力が低下すると、その小さな
駆動能力で大きな容量を持つビツト線、データバス、お
よびセンスアンプ系を充放電するのに時間がか＼り読出
速度が遅くなつたが、本発明ではラツチ回路ＲＡＯのド
ライバトランジスタＱ３，Ｑ４の面積を大きくして駆動
能力を上けたので、メモリセルサイズをそのままにして
読出速度を向上させることができる。勿論ラツチ回路Ｒ
ＡＯ−ＲＡＮは各コラムに１つでよいから、集積度をそ
れ程低下させることはない。また本発明ではラツチ回路
をアクテイブにする時点では該ラツチ回路をビツト線か
ら切り離すから、直ちに次のメモリセルを読出すことが
でき、高速読出しが可能になる。
以上述べたように本発明によれば、記憶密度の上昇に伴
ないメモリセルサイズが益々小面積化されるスタテイツ
クＲＡＭの読出速度低下を、さほど集積度を犠性にする
ことなく改善できる利点がある。
ないメモリセルサイズが益々小面積化されるスタテイツ
クＲＡＭの読出速度低下を、さほど集積度を犠性にする
ことなく改善できる利点がある。
第１図および第２図は本発明の一実施例を示す図で、第
１図はスタテイツク型ＲＡＭの概略構成図、第２図はダ
ミーＸデコーダ回路およびダミー遅延回路を示すプロツ
ク図、第３図はこれらの動作を説明するタイムチヤート
、第４図はセンスアンプの一例を示す回路図である。 図中、ＭＣＯＯ−ＭＣＮＮはメモリセル、ＸＤＯ〜ＸＤ
ＮはＸデコーダ、ＲＡＯ−ＲＡＮはラツチ回路、Ｑ３，
Ｑ４はそのドライバトランジスタ、ＤＸＤはダミーＸデ
コーダ回路、ＴＤはダミー遅延回路である。
１図はスタテイツク型ＲＡＭの概略構成図、第２図はダ
ミーＸデコーダ回路およびダミー遅延回路を示すプロツ
ク図、第３図はこれらの動作を説明するタイムチヤート
、第４図はセンスアンプの一例を示す回路図である。 図中、ＭＣＯＯ−ＭＣＮＮはメモリセル、ＸＤＯ〜ＸＤ
ＮはＸデコーダ、ＲＡＯ−ＲＡＮはラツチ回路、Ｑ３，
Ｑ４はそのドライバトランジスタ、ＤＸＤはダミーＸデ
コーダ回路、ＴＤはダミー遅延回路である。
Claims (1)
- １ スタティック型のメモリセルをマトリクス状に配し
、そしてＸデコーダ回路およびＹデコーダ回路の出力で
その一つを選択するランダムアクセスメモリ回路におい
て、各コラム毎にラッチ回路を設けると共に、アドレス
信号の変化を検出する回路および該検出回路の出力を一
定時間遅延させる回路を設け、前記Ｘ、Ｙデコーダの出
力により選択されたメモリセルとコラムを共通にするラ
ッチ回路を該遅延回路の出力で所定時間だけ当該コラム
に接続しそして前記Ｙデコーダ回路の遅延出力により該
所定時間の経過後に該ラッチ回路を作動状態にして、該
ラッチ回路を該コラムから切離した状態で該ラッチ回路
の出力をコラム出力とするようにしてなることを特徴と
する、スタティック型のランダムアクセスメモリ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54154578A JPS59915B2 (ja) | 1979-11-29 | 1979-11-29 | メモリ回路 |
| CA000364903A CA1174762A (en) | 1979-11-29 | 1980-11-18 | Semiconductor ram device |
| DE8080304189T DE3071458D1 (en) | 1979-11-29 | 1980-11-21 | Semiconductor ram device comprising a matrix of static memory cells |
| EP80304189A EP0031995B1 (en) | 1979-11-29 | 1980-11-21 | Semiconductor ram device comprising a matrix of static memory cells |
| IE2439/80A IE51438B1 (en) | 1979-11-29 | 1980-11-25 | Semiconductor ram device comprising a matrix of static memory cells |
| US06/210,663 US4400800A (en) | 1979-11-29 | 1980-11-26 | Semiconductor RAM device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54154578A JPS59915B2 (ja) | 1979-11-29 | 1979-11-29 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5677982A JPS5677982A (en) | 1981-06-26 |
| JPS59915B2 true JPS59915B2 (ja) | 1984-01-09 |
Family
ID=15587274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54154578A Expired JPS59915B2 (ja) | 1979-11-29 | 1979-11-29 | メモリ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4400800A (ja) |
| EP (1) | EP0031995B1 (ja) |
| JP (1) | JPS59915B2 (ja) |
| CA (1) | CA1174762A (ja) |
| DE (1) | DE3071458D1 (ja) |
| IE (1) | IE51438B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01174563U (ja) * | 1988-05-30 | 1989-12-12 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838873B2 (ja) * | 1980-10-15 | 1983-08-25 | 富士通株式会社 | センス回路 |
| JPS57141097A (en) * | 1981-02-25 | 1982-09-01 | Toshiba Corp | Storage circuit |
| US4764901A (en) * | 1984-08-03 | 1988-08-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device capable of being accessed before completion of data output |
| US4636991A (en) * | 1985-08-16 | 1987-01-13 | Motorola, Inc. | Summation of address transition signals |
| JPH0831275B2 (ja) * | 1986-09-09 | 1996-03-27 | 日本電気株式会社 | メモリ回路 |
| US5023842A (en) * | 1988-07-11 | 1991-06-11 | Kabushiki Kaisha Toshiba | Semiconductor memory having improved sense amplifiers |
| DE4107420C2 (de) * | 1991-03-08 | 2002-08-14 | Zentr Mikroelekt Dresden Gmbh | Schreib-Lese-Schaltung für einen statischen RAM |
| US7102946B2 (en) * | 2005-02-09 | 2006-09-05 | International Business Machines Corporation | Local bit select circuit with slow read recovery scheme |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3879621A (en) * | 1973-04-18 | 1975-04-22 | Ibm | Sense amplifier |
| JPS538528A (en) * | 1976-07-12 | 1978-01-26 | Nec Corp | Memory circuit |
| JPS5472641A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Voltage detection circuit |
-
1979
- 1979-11-29 JP JP54154578A patent/JPS59915B2/ja not_active Expired
-
1980
- 1980-11-18 CA CA000364903A patent/CA1174762A/en not_active Expired
- 1980-11-21 EP EP80304189A patent/EP0031995B1/en not_active Expired
- 1980-11-21 DE DE8080304189T patent/DE3071458D1/de not_active Expired
- 1980-11-25 IE IE2439/80A patent/IE51438B1/en not_active IP Right Cessation
- 1980-11-26 US US06/210,663 patent/US4400800A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01174563U (ja) * | 1988-05-30 | 1989-12-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4400800A (en) | 1983-08-23 |
| EP0031995A2 (en) | 1981-07-15 |
| DE3071458D1 (en) | 1986-04-03 |
| IE51438B1 (en) | 1986-12-24 |
| JPS5677982A (en) | 1981-06-26 |
| EP0031995B1 (en) | 1986-02-26 |
| CA1174762A (en) | 1984-09-18 |
| IE802439L (en) | 1981-05-29 |
| EP0031995A3 (en) | 1982-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2987193B2 (ja) | 半導体記憶装置 | |
| EP0090590B1 (en) | Semiconductor memory device | |
| US3678473A (en) | Read-write circuit for capacitive memory arrays | |
| JP3020345B2 (ja) | 半導体記憶回路 | |
| US7269075B2 (en) | Method and apparatus for simultaneous differential data sensing and capture in a high speed memory | |
| US6192003B1 (en) | Semiconductor memory device using a relatively low-speed clock frequency and capable of latching a row address and a column address with one clock signal and performing a page operation | |
| JPH08195085A (ja) | データメモリ内のセンス増幅 | |
| KR0127240B1 (ko) | 기억소자의 칼럼개시신호 발생장치 | |
| US4539661A (en) | Static-type semiconductor memory device | |
| JPS59915B2 (ja) | メモリ回路 | |
| KR100306511B1 (ko) | 반도체기억장치 | |
| JPH04360093A (ja) | ダイナミック型半導体記憶装置 | |
| EP0208316B1 (en) | Dynamic memory device | |
| US4653027A (en) | Semiconductor memory device | |
| KR910014938A (ko) | 향상된 di/dt 제어가 가능한 집적회로 메모리 | |
| US6067264A (en) | High speed semiconductor memory device | |
| JPH0757464A (ja) | 半導体記憶回路 | |
| US20010017787A1 (en) | Semiconductor memory device | |
| US7248520B2 (en) | Semiconductor memory and data read method of the same | |
| KR910008731A (ko) | 고속 스태틱 램 | |
| JP2664843B2 (ja) | マルチポートメモリ | |
| JP3298123B2 (ja) | マルチポートｓｒａｍ | |
| JP3596937B2 (ja) | 半導体記憶装置 | |
| JPH10283781A (ja) | マルチポートメモリ | |
| JPS6383992A (ja) | Ｌｓｉメモリ |