JPH0831275B2 - メモリ回路 - Google Patents
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- JPH0831275B2 JPH0831275B2 JP61213159A JP21315986A JPH0831275B2 JP H0831275 B2 JPH0831275 B2 JP H0831275B2 JP 61213159 A JP61213159 A JP 61213159A JP 21315986 A JP21315986 A JP 21315986A JP H0831275 B2 JPH0831275 B2 JP H0831275B2
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ回路に関し、特に非同期式のスタティ
ックメモリ回路に関する。
ックメモリ回路に関する。
従来、外部クロックを必要としない非同期式スタティ
ックメモリに於て、平均動作電流の低減を計るために、
ワード線及びセンスアンプを読み出しに必要な所要期間
だけ活性化するようにしたメモリ回路が種々提案されて
いる。まず、以下に代表的な従来例を示し、その構成，
動作について第６図乃至第13図を参照して説明する。
尚、第７図乃至第９図に示された各論理回路素子はCMOS
で構成されているとする。
ックメモリに於て、平均動作電流の低減を計るために、
ワード線及びセンスアンプを読み出しに必要な所要期間
だけ活性化するようにしたメモリ回路が種々提案されて
いる。まず、以下に代表的な従来例を示し、その構成，
動作について第６図乃至第13図を参照して説明する。
尚、第７図乃至第９図に示された各論理回路素子はCMOS
で構成されているとする。
まず、第６図を参照して説明する。アドレス入力信号
Ai（ｉ＝0,1,2,……,n）は、入力バッファ601に入力さ
れる。又、チップセレクト入力信号▲▼，データ入
力信号DIN及びライトイネーブル入力信号▲▼は、
それぞれ入力バッファ602,603及び604に入力される。入
力バッファ601乃至604の構成はそれぞれ第７図（ａ）乃
至（ｄ）に示す通りである。入力バッファ601に於て、
アドレス変換検知信号φｉは、アドレス入力信号Aiがロ
ウレベルからハイレベルへ、又はハイレベルからロウレ
ベルへ変化する時に、遅延回路701の遅延時間で決まる
所要時間だけハイレベルになる様な信号である。アドレ
ス入力信号Ai,アドレスバッファ信号Ai,▲▼及び
アドレス変化検知信号φｉのタイミング関係は第12図に
示す通りである。
Ai（ｉ＝0,1,2,……,n）は、入力バッファ601に入力さ
れる。又、チップセレクト入力信号▲▼，データ入
力信号DIN及びライトイネーブル入力信号▲▼は、
それぞれ入力バッファ602,603及び604に入力される。入
力バッファ601乃至604の構成はそれぞれ第７図（ａ）乃
至（ｄ）に示す通りである。入力バッファ601に於て、
アドレス変換検知信号φｉは、アドレス入力信号Aiがロ
ウレベルからハイレベルへ、又はハイレベルからロウレ
ベルへ変化する時に、遅延回路701の遅延時間で決まる
所要時間だけハイレベルになる様な信号である。アドレ
ス入力信号Ai,アドレスバッファ信号Ai,▲▼及び
アドレス変化検知信号φｉのタイミング関係は第12図に
示す通りである。
入力バッファ602は、第７図（ｂ）に示す様に、チッ
プセレクト変化検知信号φCS及びチップセレクトバッフ
ァ信号▲▼′を発生する。ここで、チップセレクト
変化検知信号φCSは、チップセレクト入力信号がハ
イレベルからロウレベルへ変化する時、即ちメモリ回路
が非選択状態から選択状態へ変化する時に、遅延回路70
1の遅延時間で決まる所要期間だけハイレベルになる様
な信号である。
プセレクト変化検知信号φCS及びチップセレクトバッフ
ァ信号▲▼′を発生する。ここで、チップセレクト
変化検知信号φCSは、チップセレクト入力信号がハ
イレベルからロウレベルへ変化する時、即ちメモリ回路
が非選択状態から選択状態へ変化する時に、遅延回路70
1の遅延時間で決まる所要期間だけハイレベルになる様
な信号である。
クロック信発部613は、第８図（ｅ）に示す様に各入
力バッファ601,602及び604からのアドレス変化検知信号
φｉ（ｉ＝0,1,2,……ｎ），チップセレクト変化検知信
号φCS及びライトイネーブルバッファ信号WE′の論理和
を採って、ワード線クロック信号φX，センスクロック
信号φS，スイッチングクロック信号φCS及びラッチク
ロック信号φLを発生する。ワード線クロック信号φX，
センスクロック信号φS，スイッチングクロック信号φ
SW及びラッチクロック信号φLのタイミング関係は、第1
2図に示す通りである。又、入力バッファ601でバッファ
された信号、即ちアドレスバッファ信号Ai′,Ai′に基
いて、Ｘアドレスデコーダ605及びＹアドレスデコーダ6
06が所望のメモリセル901を選択する。DIN制御部608,D
OUT制御部612は、それぞれデータの書き込み、読み出し
の制御を行なう。尚、DIN制御部608の回路を第８図
（ｂ）に示す。
力バッファ601,602及び604からのアドレス変化検知信号
φｉ（ｉ＝0,1,2,……ｎ），チップセレクト変化検知信
号φCS及びライトイネーブルバッファ信号WE′の論理和
を採って、ワード線クロック信号φX，センスクロック
信号φS，スイッチングクロック信号φCS及びラッチク
ロック信号φLを発生する。ワード線クロック信号φX，
センスクロック信号φS，スイッチングクロック信号φ
SW及びラッチクロック信号φLのタイミング関係は、第1
2図に示す通りである。又、入力バッファ601でバッファ
された信号、即ちアドレスバッファ信号Ai′,Ai′に基
いて、Ｘアドレスデコーダ605及びＹアドレスデコーダ6
06が所望のメモリセル901を選択する。DIN制御部608,D
OUT制御部612は、それぞれデータの書き込み、読み出し
の制御を行なう。尚、DIN制御部608の回路を第８図
（ｂ）に示す。
ワード制御部607は、第８図（ａ）に示す様にワード
線クロック信号φXがハイレベルの期間だけＸアドレス
デコーダ出力Xiをワード線Wiに伝達する。即ち、ワード
線クロック信号φXがロウレベルの時は、Ｘアドレスデ
コーダ出力Xiがハイレベルであっても、ワード線Wiはロ
ウレベルのままである。ワード線クロック信号φX,Xア
ドレスデコーダ出力Xi及びワード線Wiのタイミング関係
は第12図に示す通りである。
線クロック信号φXがハイレベルの期間だけＸアドレス
デコーダ出力Xiをワード線Wiに伝達する。即ち、ワード
線クロック信号φXがロウレベルの時は、Ｘアドレスデ
コーダ出力Xiがハイレベルであっても、ワード線Wiはロ
ウレベルのままである。ワード線クロック信号φX,Xア
ドレスデコーダ出力Xi及びワード線Wiのタイミング関係
は第12図に示す通りである。
スイッチング回路611は、第８図（ｄ）に示す様に、
スイッチングクロック信号φSWがロウレベルの期間は、
ラッチ出力LBをスイッチングバス線SBに接続し、スイッ
チングクロック信号φSWがハイレベルの期間は、センス
出力RBをスイッチングバス線SBに接続する。
スイッチングクロック信号φSWがロウレベルの期間は、
ラッチ出力LBをスイッチングバス線SBに接続し、スイッ
チングクロック信号φSWがハイレベルの期間は、センス
出力RBをスイッチングバス線SBに接続する。
データラッチ部610は、第８図（ｃ）に示す様に、ラ
ッチクロック信号φLがハイレベルの期間だけトランス
ファーゲートを導通させることにより、メモリセルマト
リックス部609からのセンス出力RB上のデータをフリッ
プフロップ803にラッチする。
ッチクロック信号φLがハイレベルの期間だけトランス
ファーゲートを導通させることにより、メモリセルマト
リックス部609からのセンス出力RB上のデータをフリッ
プフロップ803にラッチする。
スイッチング回路611及びデータラッチ部610の各部の
タイミング関係は、第12図に示す通りである。
タイミング関係は、第12図に示す通りである。
第９図は、メモリセルマトリックス部609を示す。複
数のワード線と複数のビット線の各交点にメモリセル90
1が配置されている。尚、各図面において第11図（ａ）
の記号はＰチャンネルトランジスタを、（ｂ）の記号は
Ｎチャンネルトランジスタを示す。ここで、メモリセル
901は、第10図に示すように基本的には２個の抵抗負荷
と４個のＮチャンネルトランジスタから成るメモリセル
とする。
数のワード線と複数のビット線の各交点にメモリセル90
1が配置されている。尚、各図面において第11図（ａ）
の記号はＰチャンネルトランジスタを、（ｂ）の記号は
Ｎチャンネルトランジスタを示す。ここで、メモリセル
901は、第10図に示すように基本的には２個の抵抗負荷
と４個のＮチャンネルトランジスタから成るメモリセル
とする。
次に、第９図に示すメモリセルマトリックス部609及
び第12図に示す動作波形図、等を参照して本従来例の読
み出し動作について説明する。
び第12図に示す動作波形図、等を参照して本従来例の読
み出し動作について説明する。
メモリ回路が選択時、即ちチップセレクト入力信号▲
▼がロウレベルの時、アドレス入力信号Aiが切り換
わることによって、Ｘアドレスデコーダ出力Xi及びＹア
ドレスデコーダYjが切り換わる。一方、アドレス入力信
号Aiの変化に伴って、アドレス変化検知信号φｉが発生
し、よってワード線クロック信号φX，センスクロック
信号φS，スイッチングクロック信号φSW，ラッチクロ
ック信号φLがこの順番でロウレベルからハイレベルに
立ち上る。まず、ワード線クロック信号φXが立ち上る
ことによって、既に選択されているＸアドレスデコーダ
出力Xiに接続されたワード線Wi,即ち、ただ一つのー導
線Wiだけがロウレベルからハイレベルに立ち上り、メモ
リセル901のトランスファーゲートQ97が開き、メモリセ
ル901の保持データがビット線BL,▲▼に現わる始め
る。一方、ただ一つのＹアドレスデコーダ出力Yjが選択
されて、ただ一つのトランスファーゲート902が開き、
結果としてただ一つのメモリセル901のデータだけが、
データバス線DB,▲▼に伝わる。さらに、センスク
ロック信号φSが立ち上ることによって、センスアンプ9
03が活性化され、センス出力RBにメモリセルデータが現
われる。尚、センスアンプ903が不活性の状態に於て
は、センス出力RBのロウレベルのままである。
▼がロウレベルの時、アドレス入力信号Aiが切り換
わることによって、Ｘアドレスデコーダ出力Xi及びＹア
ドレスデコーダYjが切り換わる。一方、アドレス入力信
号Aiの変化に伴って、アドレス変化検知信号φｉが発生
し、よってワード線クロック信号φX，センスクロック
信号φS，スイッチングクロック信号φSW，ラッチクロ
ック信号φLがこの順番でロウレベルからハイレベルに
立ち上る。まず、ワード線クロック信号φXが立ち上る
ことによって、既に選択されているＸアドレスデコーダ
出力Xiに接続されたワード線Wi,即ち、ただ一つのー導
線Wiだけがロウレベルからハイレベルに立ち上り、メモ
リセル901のトランスファーゲートQ97が開き、メモリセ
ル901の保持データがビット線BL,▲▼に現わる始め
る。一方、ただ一つのＹアドレスデコーダ出力Yjが選択
されて、ただ一つのトランスファーゲート902が開き、
結果としてただ一つのメモリセル901のデータだけが、
データバス線DB,▲▼に伝わる。さらに、センスク
ロック信号φSが立ち上ることによって、センスアンプ9
03が活性化され、センス出力RBにメモリセルデータが現
われる。尚、センスアンプ903が不活性の状態に於て
は、センス出力RBのロウレベルのままである。
センス出力RBにメモリセルデータが現われた後、スイ
ッチング信号φSWが立ち上り、センス出力RB上のデータ
がスイッチングバス線SBに伝わり、さらにDOUT制御部61
2を介して、メモり回路のDOUT端子にスイッチングバスS
Bと同相のデータが出力される。
ッチング信号φSWが立ち上り、センス出力RB上のデータ
がスイッチングバス線SBに伝わり、さらにDOUT制御部61
2を介して、メモり回路のDOUT端子にスイッチングバスS
Bと同相のデータが出力される。
一方、ラッチクロック信号φLは、スイッチングバス
線SBにセンス出力RBのデータが現われてから十分な時間
が経過した後に立ち上る。ラッチクロック信号φLが立
ち上がると、データラッチ部610に於て、トランスファ
ーゲート802が開き、フリップフロップ803にセンス出力
RB上のデータがラッチされ、さらにはラッチ出力LBにセ
ンス出力RBと同相のデータが出力される。従って、この
時ラッチ出力LBとスイッチングバス線SBの両方に、セン
ス出力RB上のデータ、即ち所望の読み出しデータが現わ
れる。
線SBにセンス出力RBのデータが現われてから十分な時間
が経過した後に立ち上る。ラッチクロック信号φLが立
ち上がると、データラッチ部610に於て、トランスファ
ーゲート802が開き、フリップフロップ803にセンス出力
RB上のデータがラッチされ、さらにはラッチ出力LBにセ
ンス出力RBと同相のデータが出力される。従って、この
時ラッチ出力LBとスイッチングバス線SBの両方に、セン
ス出力RB上のデータ、即ち所望の読み出しデータが現わ
れる。
ところで、ワード線Wiがハイレベルの時には、ビット
線BL,▲▼の片方に於て、ビット線の負荷トランジ
スタQ91からメモリセル901を通ってGNDへ貫通電流が流
れる。例えば、64キロビットの半導体メモリの場合、ビ
ット線BL,▲▼は256組あるから、１組当りの貫通電
流が0.15mAとすると、その総和は0.15×256＝38.4mAと
言う大きな値となる。又、センスアンプ903について
も、センスクロック信号φSがハイレベルの時には、Q94
→Q95→Q96の経路で貫通電流が流れる。例えば、８ビッ
ト系メモリの場合、センスアンプは８組必要であるか
ら、１組当りの貫通電流を2mAとすると、その総和は２
×８＝16mAと言う大きな値となる。本従来例は、ワード
線Wi及びセンスクロック信号φSを読み出し動作期間以
外に於て全てロウレベルにすることにより、前述の貫通
電流を遮断し、平均動作電流の低減を計っている。即
ち、第12図に示す様に、データラッチ部610にメモリセ
ルデータがラッチされた後、ラッチクロック信号φL，
スイッチングクロック信号φSW，センスクロック信号φ
S，ワード線クロック信号φXをこの順番で立ち下げるこ
とにより、ワード線Wiを立ち下げ、前述の貫通電流を遮
断し、結果として平均動作電流の大幅な低減を実現して
いる。
線BL,▲▼の片方に於て、ビット線の負荷トランジ
スタQ91からメモリセル901を通ってGNDへ貫通電流が流
れる。例えば、64キロビットの半導体メモリの場合、ビ
ット線BL,▲▼は256組あるから、１組当りの貫通電
流が0.15mAとすると、その総和は0.15×256＝38.4mAと
言う大きな値となる。又、センスアンプ903について
も、センスクロック信号φSがハイレベルの時には、Q94
→Q95→Q96の経路で貫通電流が流れる。例えば、８ビッ
ト系メモリの場合、センスアンプは８組必要であるか
ら、１組当りの貫通電流を2mAとすると、その総和は２
×８＝16mAと言う大きな値となる。本従来例は、ワード
線Wi及びセンスクロック信号φSを読み出し動作期間以
外に於て全てロウレベルにすることにより、前述の貫通
電流を遮断し、平均動作電流の低減を計っている。即
ち、第12図に示す様に、データラッチ部610にメモリセ
ルデータがラッチされた後、ラッチクロック信号φL，
スイッチングクロック信号φSW，センスクロック信号φ
S，ワード線クロック信号φXをこの順番で立ち下げるこ
とにより、ワード線Wiを立ち下げ、前述の貫通電流を遮
断し、結果として平均動作電流の大幅な低減を実現して
いる。
以上の様に、本従来例はワード線及びセンスアンプを
読み出しに必要な所要期間だけ活性化することにより、
平均動作電流の大幅な低減を実現している。
読み出しに必要な所要期間だけ活性化することにより、
平均動作電流の大幅な低減を実現している。
しかしながら、書き込み動作に於ては、本従来の如く
構成されたメモリ回路は、以下に述べる様に、前述の貫
通電流が流れてしまい、平均動作電流も読み出し動作に
比べて大きくなるという欠点がある。本従来例の書き込
み動作について以下に説明する。
構成されたメモリ回路は、以下に述べる様に、前述の貫
通電流が流れてしまい、平均動作電流も読み出し動作に
比べて大きくなるという欠点がある。本従来例の書き込
み動作について以下に説明する。
まず、ライトイネーブル入力信号▲▼が立ち下
り、ライトイネーブルバッファ信号WE′が立ち上り、ク
ロック発生部613によって、ワードクロック信号φX，セ
ンスクロックφS，スイッチングクロック信号φSW及び
ラッチクロック信号φLがこの順番で立ち上る。一方、
ライトイネーブルバッファ信号WE′が立ち上ることによ
って、DIN制御部608の書き込みドライバ801が活性化さ
れ、データバスDB,▲▼にデータバス入力信号DINの
データ、即ち書き込みデータが現われる。第13図に示さ
れるように、データバス線DB,▲▼上のデータが、
メモリセル901に書き込まれる。暫くして、ライトイネ
ーブル入力信号▲▼が立ち上り書き込み動作が完了
する。
り、ライトイネーブルバッファ信号WE′が立ち上り、ク
ロック発生部613によって、ワードクロック信号φX，セ
ンスクロックφS，スイッチングクロック信号φSW及び
ラッチクロック信号φLがこの順番で立ち上る。一方、
ライトイネーブルバッファ信号WE′が立ち上ることによ
って、DIN制御部608の書き込みドライバ801が活性化さ
れ、データバスDB,▲▼にデータバス入力信号DINの
データ、即ち書き込みデータが現われる。第13図に示さ
れるように、データバス線DB,▲▼上のデータが、
メモリセル901に書き込まれる。暫くして、ライトイネ
ーブル入力信号▲▼が立ち上り書き込み動作が完了
する。
ところで、書き込み期間中は、ワード線Wiはハイレベ
ルを保持しなければならない為、その期間中ビット線の
負荷トランジスタQ91からメモリセル901を通る前述の貫
通電流が流れる。
ルを保持しなければならない為、その期間中ビット線の
負荷トランジスタQ91からメモリセル901を通る前述の貫
通電流が流れる。
又、同一のアドレス番地で書き込み動作後、直ちに読
み出し動作を行なう場合があるので、書き込み期間中に
書き込みデータをデータラッチ部610にストアしておく
必要がある。本従来例では、第13図に示される様に書き
込み期間中にセンスアンプ903を活性化し、又、データ
ラッチ部610のトランスファーゲート802を開くことによ
り、上記の問題に対処している。しかしながら、この様
な構成の場合、書き込み期間中にセンスアンプ903に於
て前述の貫通電流が流れる。
み出し動作を行なう場合があるので、書き込み期間中に
書き込みデータをデータラッチ部610にストアしておく
必要がある。本従来例では、第13図に示される様に書き
込み期間中にセンスアンプ903を活性化し、又、データ
ラッチ部610のトランスファーゲート802を開くことによ
り、上記の問題に対処している。しかしながら、この様
な構成の場合、書き込み期間中にセンスアンプ903に於
て前述の貫通電流が流れる。
前述のメモリセルを流れる貫通電流は、書き込み動作
の性質上、本質的に回避できないものであるが、センス
アンプを流れる貫通電流は後述の様に回路的工夫により
回避できるものである。
の性質上、本質的に回避できないものであるが、センス
アンプを流れる貫通電流は後述の様に回路的工夫により
回避できるものである。
以上述べてきた様に、従来は書き込み期間中にセンス
アンプに貫通電流を流さなければならない。即ち書き込
み期間中の平均動作電流が大きいと言う欠点がある。
アンプに貫通電流を流さなければならない。即ち書き込
み期間中の平均動作電流が大きいと言う欠点がある。
本発明のメモリ回路は、複数のワード線、複数のビッ
ト線対ならびにこれらワード線およびビット線対の各々
の交点に配置された複数のメモリセルを有するメモリセ
ルマトリクスと、アドレス信号の変化又はチップセレク
ト信号の非選択レベルから選択レベルへの変化に応答し
て、それぞれがパルス状の第１、第２、第３および第４
の信号であってその順番に順次アクティブレベルに変化
する第１、第２、第３および第４の信号を発生する信号
発生手段と、前記複数のワード線のうちのアドレス信号
によって指定されたワード線を前記第１の信号がアクテ
ィブレベルをとっている期間活性化する手段と、データ
線対と、前記複数のビット線対のうちのアドレス信号に
よって指定されたビット線対を前記データ線対に接続す
る手段と、前記データ線対に接続された前記第２の信号
がアクティブレベルをとっている期間活性化されて前記
データ線対の電位差を増幅して出力するセンスアンプ
と、第１および第２のトランスファゲートと遅延回路と
フリップフロップとを含むデータラッチと、前記第３の
信号がアクティブレベルをとっている期間前記センスア
ンプの出力を選択しそれ以外の期間では前記データラッ
チの出力を選択するスイッチング回路と、ライトイネー
ブル信号がデータ書き込みモータを指定する書き込みレ
ベルをとることにより前記信号発生手段とは別に前記第
１の信号をアクティブレベルに変化させる手段と、前記
ライトイネーブル信号の前記書き込みレベルにより活性
化されて書き込むべきデータを示す電圧レベルで前記デ
ータ線対を駆動して選択されたメモリにデータを書き込
むデータ入力制御回路と、前記ライトイネーブル信号が
データ読み出しモードを指定する読み出しレベルをとる
ことにより活性化されて前記スイッチング回路の出力を
読み出しデータとして出力するデータ出力制御回路とを
備え、前記遅延回路は、前記書き込むべきデータの前記
選択されたメモリセルへの書き込み時刻と前記フリップ
フロップへの書き込み時刻とがほぼ同時になるように、
その遅延時間が設定され、前記書き込むデータを遅延し
て出力し、前記第１のトランスファゲートは、前記第４
の信号がアクティブレベルをとっている期間活性化され
て前記センスアンプの出力を前記フリップフロップに転
送し、前記第２のトランスファゲートは、前記ライトイ
ネーブル信号の前記書き込みレベルにより活性化されて
前記遅延回路の出力を前記フリップフロップに転送し、
前記フリップフロップの出力は、前記データラッチの出
力に接続されていることを特徴とする。
ト線対ならびにこれらワード線およびビット線対の各々
の交点に配置された複数のメモリセルを有するメモリセ
ルマトリクスと、アドレス信号の変化又はチップセレク
ト信号の非選択レベルから選択レベルへの変化に応答し
て、それぞれがパルス状の第１、第２、第３および第４
の信号であってその順番に順次アクティブレベルに変化
する第１、第２、第３および第４の信号を発生する信号
発生手段と、前記複数のワード線のうちのアドレス信号
によって指定されたワード線を前記第１の信号がアクテ
ィブレベルをとっている期間活性化する手段と、データ
線対と、前記複数のビット線対のうちのアドレス信号に
よって指定されたビット線対を前記データ線対に接続す
る手段と、前記データ線対に接続された前記第２の信号
がアクティブレベルをとっている期間活性化されて前記
データ線対の電位差を増幅して出力するセンスアンプ
と、第１および第２のトランスファゲートと遅延回路と
フリップフロップとを含むデータラッチと、前記第３の
信号がアクティブレベルをとっている期間前記センスア
ンプの出力を選択しそれ以外の期間では前記データラッ
チの出力を選択するスイッチング回路と、ライトイネー
ブル信号がデータ書き込みモータを指定する書き込みレ
ベルをとることにより前記信号発生手段とは別に前記第
１の信号をアクティブレベルに変化させる手段と、前記
ライトイネーブル信号の前記書き込みレベルにより活性
化されて書き込むべきデータを示す電圧レベルで前記デ
ータ線対を駆動して選択されたメモリにデータを書き込
むデータ入力制御回路と、前記ライトイネーブル信号が
データ読み出しモードを指定する読み出しレベルをとる
ことにより活性化されて前記スイッチング回路の出力を
読み出しデータとして出力するデータ出力制御回路とを
備え、前記遅延回路は、前記書き込むべきデータの前記
選択されたメモリセルへの書き込み時刻と前記フリップ
フロップへの書き込み時刻とがほぼ同時になるように、
その遅延時間が設定され、前記書き込むデータを遅延し
て出力し、前記第１のトランスファゲートは、前記第４
の信号がアクティブレベルをとっている期間活性化され
て前記センスアンプの出力を前記フリップフロップに転
送し、前記第２のトランスファゲートは、前記ライトイ
ネーブル信号の前記書き込みレベルにより活性化されて
前記遅延回路の出力を前記フリップフロップに転送し、
前記フリップフロップの出力は、前記データラッチの出
力に接続されていることを特徴とする。
次に、本発明の実施例について図面を参照して説明す
る。
る。
本発明の第一の実施例は、前述の従来例に於てクロッ
ク発生部613をクロック発生部101に置き換え、さらにデ
ータラッチ部610をデータラッチ部102に置き換えたメモ
リ回路である。以下に、本実施例を第１図乃至第４図を
参照して説明する。尚、第２図及び第３図に示された各
論理回路素子はCMOSで構成されているとする。
ク発生部613をクロック発生部101に置き換え、さらにデ
ータラッチ部610をデータラッチ部102に置き換えたメモ
リ回路である。以下に、本実施例を第１図乃至第４図を
参照して説明する。尚、第２図及び第３図に示された各
論理回路素子はCMOSで構成されているとする。
クロック発生部101はデータラッチ部102を除く各部の
回路は、前述の従来例と同じ構成であり、その動作もま
た同じであるので、とくにクロック発生部101及びデー
タラッチ部102について説明する。
回路は、前述の従来例と同じ構成であり、その動作もま
た同じであるので、とくにクロック発生部101及びデー
タラッチ部102について説明する。
クロック発生部101は、第２図に示す様に、アドレス
変化検知信号φｉ（ｉ＝0,1,2,……,n）及びチップセレ
クト変化検知信号φCSの論理和を採って、ワード線クロ
ック信号φX，センスクロック信号φS，スイッチングク
ロック信号φSW及びラッチクロック信号φLを発生す
る。但し、ワード線クロック信号φXは、書き込み期間
中はハイレベルになる様に、ライトイネーブルバッファ
信号WE′と論理和を採って出力されている。
変化検知信号φｉ（ｉ＝0,1,2,……,n）及びチップセレ
クト変化検知信号φCSの論理和を採って、ワード線クロ
ック信号φX，センスクロック信号φS，スイッチングク
ロック信号φSW及びラッチクロック信号φLを発生す
る。但し、ワード線クロック信号φXは、書き込み期間
中はハイレベルになる様に、ライトイネーブルバッファ
信号WE′と論理和を採って出力されている。
データラッチ部102は、第３図に示す様に、従来のデ
ータラッチ部610にデータ入力バッファ信号DIN′を入力
とする遅延回路301とトランスファーゲート302が追加さ
れた回路である。トランスファーゲート302はライトイ
ネーブルバッファ信号WE′がハイレベルの時、即ち書き
込み期間中だけ開く。
ータラッチ部610にデータ入力バッファ信号DIN′を入力
とする遅延回路301とトランスファーゲート302が追加さ
れた回路である。トランスファーゲート302はライトイ
ネーブルバッファ信号WE′がハイレベルの時、即ち書き
込み期間中だけ開く。
本実施例の読み出し動作は、前述の従来例と全く同様
であるので、書き込み動作について第４図等を参照して
説明する。
であるので、書き込み動作について第４図等を参照して
説明する。
まず、ライトイネーブル入力信号▲▼が立ち下
り、ライトイネーブルバッファ信号WE′が立ち上り、ク
ロック発生部101によってワード線クロック信号φXが立
ち上る。尚、センスクロック信号φX，スイッチングク
ロック信号φSW及びラッチクロック信号φLはロウレベ
ルのままで変化はしない。一方、ライトイネーブルバッ
ファ信号WE′が立ち上ることによって、DIN制御部608の
書き込みドライバ801が活性化され、データバスDB,▲
▼にデータ入力信号DINのデータ、即ち書き込みデー
タが現われる。第４図に示される様に、データバス線D
B,▲▼上のデータが、メモリセル901に書き込まれ
る。
り、ライトイネーブルバッファ信号WE′が立ち上り、ク
ロック発生部101によってワード線クロック信号φXが立
ち上る。尚、センスクロック信号φX，スイッチングク
ロック信号φSW及びラッチクロック信号φLはロウレベ
ルのままで変化はしない。一方、ライトイネーブルバッ
ファ信号WE′が立ち上ることによって、DIN制御部608の
書き込みドライバ801が活性化され、データバスDB,▲
▼にデータ入力信号DINのデータ、即ち書き込みデー
タが現われる。第４図に示される様に、データバス線D
B,▲▼上のデータが、メモリセル901に書き込まれ
る。
他方、ライトイネーブルバッファ信号WE′が立ち上る
ことによって、データラッチ部102内部のトランスファ
ーゲート302が開いて、データ入力バッファ信号DIN′の
遅延回路301を通った後の信号31がフリップフロップ803
にラッチされる。即ち、メモリセル901へ書き込んだデ
ータと同一のデータがフリップフロップ803にも書き込
まれる。
ことによって、データラッチ部102内部のトランスファ
ーゲート302が開いて、データ入力バッファ信号DIN′の
遅延回路301を通った後の信号31がフリップフロップ803
にラッチされる。即ち、メモリセル901へ書き込んだデ
ータと同一のデータがフリップフロップ803にも書き込
まれる。
暫くして、ライトイネーブル入力信号WEが立ち上り、
書き込み動作が完了するが、前述の同一アドレス番地で
書き込み動作後、直ちに読み出し動作をする場合でも、
既にフリップフロップ803に書き込みデータがストアさ
れているので、上記読み出し動作は単にフリップフロッ
プ803からデータ出力すれば良く、問題なく実行され
る。
書き込み動作が完了するが、前述の同一アドレス番地で
書き込み動作後、直ちに読み出し動作をする場合でも、
既にフリップフロップ803に書き込みデータがストアさ
れているので、上記読み出し動作は単にフリップフロッ
プ803からデータ出力すれば良く、問題なく実行され
る。
本実施例のメモリ回路に於ては、書き込み期間中、セ
ンスクロック信号φSがロウレベルのままであるから、
センスフンプ903もまた不活性状態にある。即ち、書き
込み期間中にセンスアンプを流れる貫通電流はなく、前
述の従来例に比べて書き込み時の平均動作電流が小さく
なる。例えば、８ビット系メモリの場合、センスアンプ
は８組必要であるから、１組当りの貫通電流を2mAとす
るそ、その総和は２×８＝16mAとなり、本実施例のメモ
リ回路の書き込み動作時の平均動作電流は、従来に比べ
約16mA程度と言う大幅な電流量の削減が可能となる。
ンスクロック信号φSがロウレベルのままであるから、
センスフンプ903もまた不活性状態にある。即ち、書き
込み期間中にセンスアンプを流れる貫通電流はなく、前
述の従来例に比べて書き込み時の平均動作電流が小さく
なる。例えば、８ビット系メモリの場合、センスアンプ
は８組必要であるから、１組当りの貫通電流を2mAとす
るそ、その総和は２×８＝16mAとなり、本実施例のメモ
リ回路の書き込み動作時の平均動作電流は、従来に比べ
約16mA程度と言う大幅な電流量の削減が可能となる。
尚、データラッチ部102内部の遅延回路301の遅延時間
を調整することにより、第13図に示す様に、メモリセル
901への書き込み時刻とフリップフロップ803への書き込
み時刻がほぼ同時になる様に調整されており、メモリセ
ルとフリップフロップの書き込み特性を揃えることがで
きる。
を調整することにより、第13図に示す様に、メモリセル
901への書き込み時刻とフリップフロップ803への書き込
み時刻がほぼ同時になる様に調整されており、メモリセ
ルとフリップフロップの書き込み特性を揃えることがで
きる。
以上述べてきた様に、本実施例は、従来と同程度の読
み出し及び書き込み特性を有しながら、書き込み動作時
の平均動作電流を著しく低減したメモリ回路を実現する
ものである。
み出し及び書き込み特性を有しながら、書き込み動作時
の平均動作電流を著しく低減したメモリ回路を実現する
ものである。
本発明の第二の実施例は、前述の第一の実施例に於
て、トランスファーゲート902,データラッチ部102及び
スイッチング回路611を、第５図に示すトランスファー
ゲート501,データラッチ部502及びスイッチング回路503
にそれぞれ置き換えたメモリ回路である。尚、第５図に
示された各論理回路素子はCMOSで構成されているとす
る。又、第５図を通して、第５図（ａ）の記号は第11図
（ｂ）に示す通常のＮチャンネルトランジスタより閾値
電圧の低いＮチャンネルトランジスタを示す。第５図か
らわかる様に、閾値電圧の低いＮチャンネルトランジス
タをメモリ回路の各トランスファーゲート部に用いるこ
とにより、第一の実施例に比べて素子数が少なく、ほぼ
同等の性能を有するトランスファーゲートを構成でき
る。
て、トランスファーゲート902,データラッチ部102及び
スイッチング回路611を、第５図に示すトランスファー
ゲート501,データラッチ部502及びスイッチング回路503
にそれぞれ置き換えたメモリ回路である。尚、第５図に
示された各論理回路素子はCMOSで構成されているとす
る。又、第５図を通して、第５図（ａ）の記号は第11図
（ｂ）に示す通常のＮチャンネルトランジスタより閾値
電圧の低いＮチャンネルトランジスタを示す。第５図か
らわかる様に、閾値電圧の低いＮチャンネルトランジス
タをメモリ回路の各トランスファーゲート部に用いるこ
とにより、第一の実施例に比べて素子数が少なく、ほぼ
同等の性能を有するトランスファーゲートを構成でき
る。
従って、本実施例もまた、第一の実施例と同様前述の
従来例の欠点である書き込み期間中にセンスアンプの貫
通電流が流れることが無く、書き込み時の平均動作電流
を小さな値に抑えたメモリ回路を実現するものである。
尚、閾値電圧の低いＮチャンネルトランジスタでなく、
閾値電圧の低いＰチャンネルトランジスタを用いても、
同様のメモリ回路が構成できることは言うまでもない。
従来例の欠点である書き込み期間中にセンスアンプの貫
通電流が流れることが無く、書き込み時の平均動作電流
を小さな値に抑えたメモリ回路を実現するものである。
尚、閾値電圧の低いＮチャンネルトランジスタでなく、
閾値電圧の低いＰチャンネルトランジスタを用いても、
同様のメモリ回路が構成できることは言うまでもない。
以上説明した様に、本発明は、ワード線及びセンスア
ンプを読み出しに必要な所要期間だけ活性化することに
より、平均動作電流の低減を計ったメモリ回路に於て、
データラッチ回路にセンスアンプを介さずに書き込みデ
ータを伝達する経路を設けることによって、書き込み時
のセンスアンプを流れる貫通電流を無くして平均動作電
流の著しい低減を計ったメモリ回路を実現することがで
きる。尚、前述の各実施例は、本発明によるCMOS構成の
メモリ回路の例であるが、NMOS構成の場合、NMOS−CMOS
混成の場合、バイポーラトランジスタ構成の場合等のメ
モリ回路も同様に本発明によって構成できる。その他、
本発明の主旨を満たす種々の応用例が可能であることは
言うまでもない。
ンプを読み出しに必要な所要期間だけ活性化することに
より、平均動作電流の低減を計ったメモリ回路に於て、
データラッチ回路にセンスアンプを介さずに書き込みデ
ータを伝達する経路を設けることによって、書き込み時
のセンスアンプを流れる貫通電流を無くして平均動作電
流の著しい低減を計ったメモリ回路を実現することがで
きる。尚、前述の各実施例は、本発明によるCMOS構成の
メモリ回路の例であるが、NMOS構成の場合、NMOS−CMOS
混成の場合、バイポーラトランジスタ構成の場合等のメ
モリ回路も同様に本発明によって構成できる。その他、
本発明の主旨を満たす種々の応用例が可能であることは
言うまでもない。
第１図乃至第３図はそれぞれ本発明の第一の実施例のメ
モリ回路及び各ブロックを示すブロック図、第４図は本
発明の第一の実施例の書き込み動作を示す信号波形図、
第５図は本発明の第二の実施例を示すメモリ回路のブロ
ック図である。第６図乃至第11図はそれぞれ従来例のメ
モリ回路及び各ブロック図、第12図及び第13図はそれぞ
れ従来例の読み出し動作、書き込み動作を示す信号波形
図である。 101……クロック発生部、102……データラッチ部、301
……遅延回路、302……トランスファーゲート、501……
トランスファーゲート、502……データラッチ部、503…
…スイッチング回路、601,602,603,604……入力バッフ
ァ、605……Ｘアドレスデコーダ、606……Ｙアドレスデ
コーダ、607……ワード制御部、608……DIN制御部、609
……メモリセルマトリックス部、610……データラッチ
部、611……スイッチング回路、612……DOUT制御部、61
3……クロック発生部、701……遅延回路、801……書き
込みドライバ、802……トランスファーゲート、803……
フリップフロップ、901……メモリセル、902……トラン
スファーゲート、903……センスアンプ。
モリ回路及び各ブロックを示すブロック図、第４図は本
発明の第一の実施例の書き込み動作を示す信号波形図、
第５図は本発明の第二の実施例を示すメモリ回路のブロ
ック図である。第６図乃至第11図はそれぞれ従来例のメ
モリ回路及び各ブロック図、第12図及び第13図はそれぞ
れ従来例の読み出し動作、書き込み動作を示す信号波形
図である。 101……クロック発生部、102……データラッチ部、301
……遅延回路、302……トランスファーゲート、501……
トランスファーゲート、502……データラッチ部、503…
…スイッチング回路、601,602,603,604……入力バッフ
ァ、605……Ｘアドレスデコーダ、606……Ｙアドレスデ
コーダ、607……ワード制御部、608……DIN制御部、609
……メモリセルマトリックス部、610……データラッチ
部、611……スイッチング回路、612……DOUT制御部、61
3……クロック発生部、701……遅延回路、801……書き
込みドライバ、802……トランスファーゲート、803……
フリップフロップ、901……メモリセル、902……トラン
スファーゲート、903……センスアンプ。
Claims (1)
- 【請求項１】複数のワード線、複数のビット線対ならび
にこれらワード線およびビット線対の各々の交点に配置
された複数のメモリセルを有するメモリセルマトリクス
と、アドレス信号の変化又はチップセレクト信号の非選
択レベルから選択レベルへの変化に応答して、それぞれ
がパルス状の第１、第２、第３および第４の信号であっ
てその順番に順次アクティブレベルに変化する第１、第
２、第３および第４の信号を発生する信号発生手段と、
前記複数のワード線のうちのアドレス信号によって指定
されたワード線を前記第１の信号がアクティブレベルを
とっている期間活性化する手段と、データ線対と、前記
複数のビット線対のうちのアドレス信号によって指定さ
れたビット線対を前記データ線対に接続する手段と、前
記データ線対に接続された前記第２の信号がアクティブ
レベルをとっている期間活性化されて前記データ線対の
電位差を増幅して出力するセンスアンプと、第１および
第２のトランスファゲートと遅延回路とフリップフロッ
プとを含むデータラッチと、前記第３の信号がアクティ
ブレベルをとっている期間前記センスアンプの出力を選
択しそれ以外の期間では前記データラッチの出力を選択
するスイッチング回路と、ライトイネーブル信号がデー
タ書き込みモータを指定する書き込みレベルをとること
により前記信号発生手段とは別に前記第１の信号をアク
ティブレベルに変化させる手段と、前記ライトイネーブ
ル信号の前記書き込みレベルにより活性化されて書き込
むべきデータを示す電圧レベルで前記データ線対を駆動
して選択されたメモリにデータを書き込むデータ入力制
御回路と、前記ライトイネーブル信号がデータ読み出し
モードを指定する読み出しレベルをとることにより活性
化されて前記スイッチング回路の出力を読み出しデータ
として出力するデータ出力制御回路とを備え、前記遅延
回路は、前記書き込むべきデータの前記選択されたメモ
リセルへの書き込み時刻と前記フリップフロップへの書
き込み時刻とがほぼ同時になるように、その遅延時間が
設定され、前記書き込むデータを遅延して出力し、前記
第１のトランスファゲートは、前記第４の信号がアクテ
ィブレベルをとっている期間活性化されて前記センスア
ンプの出力を前記フリップフロップに転送し、前記第２
のトランスファゲートは、前記ライトイネーブル信号の
前記書き込みレベルにより活性化されて前記遅延回路の
出力を前記フリップフロップに転送し、前記フリップフ
ロップの出力は、前記データラッチの出力に接続されて
いることを特徴とするメモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213159A JPH0831275B2 (ja) | 1986-09-09 | 1986-09-09 | メモリ回路 |
| US07/093,833 US4858188A (en) | 1986-09-09 | 1987-09-08 | Semiconductor memory with improved write function |
| DE8787113195T DE3784600T2 (de) | 1986-09-09 | 1987-09-09 | Halbleiterspeicher mit schreibfunktion. |
| EP87113195A EP0259862B1 (en) | 1986-09-09 | 1987-09-09 | Semiconductor memory with improved write function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61213159A JPH0831275B2 (ja) | 1986-09-09 | 1986-09-09 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6366786A JPS6366786A (ja) | 1988-03-25 |
| JPH0831275B2 true JPH0831275B2 (ja) | 1996-03-27 |
Family
ID=16634542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61213159A Expired - Lifetime JPH0831275B2 (ja) | 1986-09-09 | 1986-09-09 | メモリ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4858188A (ja) |
| EP (1) | EP0259862B1 (ja) |
| JP (1) | JPH0831275B2 (ja) |
| DE (1) | DE3784600T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900006293B1 (ko) * | 1987-06-20 | 1990-08-27 | 삼성전자 주식회사 | 씨모오스 디램의 데이터 전송회로 |
| JP2615088B2 (ja) * | 1987-11-06 | 1997-05-28 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH01241089A (ja) * | 1988-03-23 | 1989-09-26 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH01251496A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| DE69024109T2 (de) * | 1989-06-19 | 1996-07-11 | Nippon Electric Co | Halbleiterspeicheranordnung mit einer verbesserten Schreibsteuerschaltung |
| US5146427A (en) * | 1989-08-30 | 1992-09-08 | Hitachi Ltd. | High speed semiconductor memory having a direct-bypass signal path |
| KR100240523B1 (ko) * | 1989-08-30 | 2000-01-15 | 미다 가쓰시게 | 반도체 집적 회로 장치 |
| JPH03152794A (ja) * | 1989-11-09 | 1991-06-28 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| US5218241A (en) * | 1990-08-03 | 1993-06-08 | Matsushita Electric Industrial Co., Ltd. | AND circuit and address circuit employing the same |
| JPH0916470A (ja) | 1995-07-03 | 1997-01-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6231147B1 (en) | 1999-04-19 | 2001-05-15 | Texas Instruments Incorporated | Data storage circuits using a low threshold voltage output enable circuit |
| JP4216415B2 (ja) | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59915B2 (ja) * | 1979-11-29 | 1984-01-09 | 富士通株式会社 | メモリ回路 |
| JPS5814396A (ja) * | 1981-07-20 | 1983-01-27 | Hitachi Ltd | Ｍｏｓスタテイツク型ｒａｍ |
| JPS5853082A (ja) * | 1981-09-24 | 1983-03-29 | Hitachi Ltd | スタテイツク型ｒａｍ |
| JPS58128097A (ja) * | 1981-12-29 | 1983-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS58169383A (ja) * | 1982-03-30 | 1983-10-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS58220293A (ja) * | 1982-06-15 | 1983-12-21 | Nec Corp | 記憶装置 |
| JPS60170094A (ja) * | 1984-02-14 | 1985-09-03 | Toshiba Corp | 半導体装置の入出力回路 |
| JPS60175293A (ja) * | 1984-02-21 | 1985-09-09 | Toshiba Corp | 半導体メモリ |
| US4665507A (en) * | 1984-04-20 | 1987-05-12 | Hitachi, Ltd. | Semiconductor memory having load devices controlled by a write signal |
| JPS61105795A (ja) * | 1984-10-29 | 1986-05-23 | Nec Corp | メモリ回路 |
| US4766572A (en) * | 1984-12-27 | 1988-08-23 | Nec Corporation | Semiconductor memory having a bypassable data output latch |
-
1986
- 1986-09-09 JP JP61213159A patent/JPH0831275B2/ja not_active Expired - Lifetime
-
1987
- 1987-09-08 US US07/093,833 patent/US4858188A/en not_active Expired - Fee Related
- 1987-09-09 DE DE8787113195T patent/DE3784600T2/de not_active Expired - Fee Related
- 1987-09-09 EP EP87113195A patent/EP0259862B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6366786A (ja) | 1988-03-25 |
| DE3784600D1 (de) | 1993-04-15 |
| US4858188A (en) | 1989-08-15 |
| EP0259862B1 (en) | 1993-03-10 |
| EP0259862A1 (en) | 1988-03-16 |
| DE3784600T2 (de) | 1993-06-17 |
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