JP3082091B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3082091B2 JP3082091B2 JP02196859A JP19685990A JP3082091B2 JP 3082091 B2 JP3082091 B2 JP 3082091B2 JP 02196859 A JP02196859 A JP 02196859A JP 19685990 A JP19685990 A JP 19685990A JP 3082091 B2 JP3082091 B2 JP 3082091B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、多入力論理回路、さらには選択回路に適用
して有効な技術に関するもので、例えば半導体記憶装置
のサブワード線を選択駆動するアドレスデコーダに利用
して有効な技術に関するものである。
して有効な技術に関するもので、例えば半導体記憶装置
のサブワード線を選択駆動するアドレスデコーダに利用
して有効な技術に関するものである。
［従来の技術］ 例えば、メモリーマットが複数マットに分割形成され
た大容量のCMOS型SRAMでは、第３図にその一部を取り出
して示すように、各マット内のサブワード線SWをＸ選択
信号XSとマット選択信号MSとメインワード線信号MWの論
理積によって選択駆動するために、直列に縦積接続され
た複数のｎチャンネルMOSトランジスタN1,N2,N3の最上
段（N1）を共通のプルアップ回路をなすｐチャンネルMO
SトランジスタP1に接続することによって形成される多
入力論理回路１と、ｐチャンネルMOSトランジスタP4と
ｎチャンネルMOSトランジスタN4とによるCMOSインバー
タ２とが使用されていた。
た大容量のCMOS型SRAMでは、第３図にその一部を取り出
して示すように、各マット内のサブワード線SWをＸ選択
信号XSとマット選択信号MSとメインワード線信号MWの論
理積によって選択駆動するために、直列に縦積接続され
た複数のｎチャンネルMOSトランジスタN1,N2,N3の最上
段（N1）を共通のプルアップ回路をなすｐチャンネルMO
SトランジスタP1に接続することによって形成される多
入力論理回路１と、ｐチャンネルMOSトランジスタP4と
ｎチャンネルMOSトランジスタN4とによるCMOSインバー
タ２とが使用されていた。
この場合、サブワード線SWは、図では１つしか示して
いないが、Ｘ方向に多数布線され、そのいずれか１つだ
けがＨ（高レベル）に駆動され、他はＬ（低レベル）に
保たれるようになっている。これにより、いずれか１つ
の行のメモリーセルだけを選択してデータの読出／書込
を行なうことができるようになっている（例えば、特開
昭60−61996号公報［アドレスデコーダ回路］参照）。
いないが、Ｘ方向に多数布線され、そのいずれか１つだ
けがＨ（高レベル）に駆動され、他はＬ（低レベル）に
保たれるようになっている。これにより、いずれか１つ
の行のメモリーセルだけを選択してデータの読出／書込
を行なうことができるようになっている（例えば、特開
昭60−61996号公報［アドレスデコーダ回路］参照）。
なお、VccはＨレベル基準となる第１の電源電位、Vee
はＬレベル基準となる第２の電源電位、Vcsはｐチャン
ネルMOSトランジスタP1をプルアップ回路11として動作
させるためのゲート制御電圧である。
はＬレベル基準となる第２の電源電位、Vcsはｐチャン
ネルMOSトランジスタP1をプルアップ回路11として動作
させるためのゲート制御電圧である。
［発明が解決しようとする課題］ しかしながら、上述した技術には、次のような問題が
あることが本発明者らによってあきらかとされた。
あることが本発明者らによってあきらかとされた。
すなわち、第３図に示した従来の多入力論理回路１で
は、１つのプルアップ回路11に複数のｎチャンネルMOS
トランジスタN1,N2,N3が直列に縦積接続されて構成され
ているため、論理出力ＡをＬからＨに立ち上げる際のプ
ルアップ回路11の負荷が重くなっている。とくに、最下
段のｎチャンネルMOSトランジスタN3をオンからオフに
切り換えることによって論理出力ＡをＬからＨに立ち上
げる場合に、プルアップ回路11のｐチャンネルMOSトラ
ンジスタP1は、その最下段のMOSトランジスタN3だけで
なく、中間段のMOSトランジスタN1,N2も一緒にＨにプリ
チャージしなければらなくなる。これによって、第４図
（Ａ）に示すように、上記多入力論理回路１の論理出力
Ａの立ち上がりが立ち下がりに比べて鈍くなってしま
う。
は、１つのプルアップ回路11に複数のｎチャンネルMOS
トランジスタN1,N2,N3が直列に縦積接続されて構成され
ているため、論理出力ＡをＬからＨに立ち上げる際のプ
ルアップ回路11の負荷が重くなっている。とくに、最下
段のｎチャンネルMOSトランジスタN3をオンからオフに
切り換えることによって論理出力ＡをＬからＨに立ち上
げる場合に、プルアップ回路11のｐチャンネルMOSトラ
ンジスタP1は、その最下段のMOSトランジスタN3だけで
なく、中間段のMOSトランジスタN1,N2も一緒にＨにプリ
チャージしなければらなくなる。これによって、第４図
（Ａ）に示すように、上記多入力論理回路１の論理出力
Ａの立ち上がりが立ち下がりに比べて鈍くなってしま
う。
したがって、第３図に示したサブワード線選択回路で
は、第４図（Ｂ）に示すように、２つのサブワード線SW
1,SW2を交互に切換選択するような場合に、一方のサブ
ワード線SW1（またはSW2）のレベルが非選択レベルに確
実に立ち下がる前に、他方のサブワード線SW1（またはS
W2）のレベルが半選択レベルに立ち上がってしまうよう
になる。これによって、２つのサブワード線SW1,SW2が
同時に選択される二重選択が生じやすくなる。この二重
選択が生じると、記憶データの誤書込あるいは後読出が
生じる。
は、第４図（Ｂ）に示すように、２つのサブワード線SW
1,SW2を交互に切換選択するような場合に、一方のサブ
ワード線SW1（またはSW2）のレベルが非選択レベルに確
実に立ち下がる前に、他方のサブワード線SW1（またはS
W2）のレベルが半選択レベルに立ち上がってしまうよう
になる。これによって、２つのサブワード線SW1,SW2が
同時に選択される二重選択が生じやすくなる。この二重
選択が生じると、記憶データの誤書込あるいは後読出が
生じる。
以上のように、上述した従来の多入力論理回路では、
その論理出力の立ち上がりと立ち下がりの特性の均衡が
欠けていた。このため、例えば半導体記憶装置などにお
いて二重選択などの誤動作を生じさせやすくさせてい
た。
その論理出力の立ち上がりと立ち下がりの特性の均衡が
欠けていた。このため、例えば半導体記憶装置などにお
いて二重選択などの誤動作を生じさせやすくさせてい
た。
本発明の目的は、例えばワード線選択回路などにおい
て誤動作の原因となる論理出力の立ち上がり／立ち下が
りの特性の不均衡を是正し、二重選択などの誤動作を生
じにくくさせるという技術を提供することにある。
て誤動作の原因となる論理出力の立ち上がり／立ち下が
りの特性の不均衡を是正し、二重選択などの誤動作を生
じにくくさせるという技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添附図面から明らか
になるであろう。
については、本明細書の記述および添附図面から明らか
になるであろう。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、直列に縦積接続された複数のMOSトランジ
スタの最上段を共通のプルアップ回路に接続することに
よって形成される多入力論理回路にあって、下段側のMO
Sトランジスタを個別にプルアップ駆動するMOSトランジ
スタを設けるというものである。
スタの最上段を共通のプルアップ回路に接続することに
よって形成される多入力論理回路にあって、下段側のMO
Sトランジスタを個別にプルアップ駆動するMOSトランジ
スタを設けるというものである。
［作用］ 上記した手段によれば、論理出力をＬからＨに立ち上
げる際のプルアップ回路の負荷を軽くすることができ
る。
げる際のプルアップ回路の負荷を軽くすることができ
る。
これにより、例えばワード線選択回路などにおいて誤
動作の原因となる論理出力の立ち上がり／立ち下がりの
特性の不均衡を是正し、二重選択などの誤動作を生じに
くくさせるという目的が達成される。
動作の原因となる論理出力の立ち上がり／立ち下がりの
特性の不均衡を是正し、二重選択などの誤動作を生じに
くくさせるという目的が達成される。
［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明す
る。
る。
なお、各図中、同一符号は同一あるいは相当部分を示
す。
す。
第１図は本発明の技術が適用されたサブワード線選択
回路の要部における一実施例を示したものであって、１
はＸ選択信号XSとマット選択信号MSとメインワード線信
号MWの不定論理積を出力する多入力論理回路、２はこの
多入力論理回路１の論理出力Ａを論理反転してサブワー
ド線SWに与えるCMOSインバータである。
回路の要部における一実施例を示したものであって、１
はＸ選択信号XSとマット選択信号MSとメインワード線信
号MWの不定論理積を出力する多入力論理回路、２はこの
多入力論理回路１の論理出力Ａを論理反転してサブワー
ド線SWに与えるCMOSインバータである。
多入力論理回路１は、直列に縦積接続された複数のｎ
チャンネルMOSトランジスタN1,N2,N3の最上段に共通の
プルアップ回路11を接続することによって形成され、第
１の電源電位Vccと第２の電源電位Veeの間で動作する。
プルアップ回路11は、ｐチャンネルMOSトランジスタP1
に一定のゲート制御電圧Vcsを与えることによって形成
される。論理入力信号（XS,MS,MW）は、縦積接続された
ｎチャンネルMOSトランジスタN1,N2,N3の各ゲートに振
り分けられて与えられる。論理出力Ａは、最上段のｎチ
ャンネルMOSトランジスタN1とプルアップ回路11の間か
ら取り出される。
チャンネルMOSトランジスタN1,N2,N3の最上段に共通の
プルアップ回路11を接続することによって形成され、第
１の電源電位Vccと第２の電源電位Veeの間で動作する。
プルアップ回路11は、ｐチャンネルMOSトランジスタP1
に一定のゲート制御電圧Vcsを与えることによって形成
される。論理入力信号（XS,MS,MW）は、縦積接続された
ｎチャンネルMOSトランジスタN1,N2,N3の各ゲートに振
り分けられて与えられる。論理出力Ａは、最上段のｎチ
ャンネルMOSトランジスタN1とプルアップ回路11の間か
ら取り出される。
さらに、上記多入力論理回路１では、上述した構成に
加えて、下段側のｎチャンネルMOSトランジスタN2,N3が
それぞれの段において、ｐチャンネルMOSトランジスタP
2,P3と共にCMOSインバータを形成している。このｎチャ
ンネルMOSトランジスタN2,N3と共にCMOSインバートを形
成するｐチャンネルMOSトランジスタP2,P3はそれぞれ第
１の電源電位Vccに接続されている。これにより、下段
側のｎチャンネルMOSトランジスタN2,N3はそれぞれの段
において個別にプルアップ駆動されるようになってい
る。
加えて、下段側のｎチャンネルMOSトランジスタN2,N3が
それぞれの段において、ｐチャンネルMOSトランジスタP
2,P3と共にCMOSインバータを形成している。このｎチャ
ンネルMOSトランジスタN2,N3と共にCMOSインバートを形
成するｐチャンネルMOSトランジスタP2,P3はそれぞれ第
１の電源電位Vccに接続されている。これにより、下段
側のｎチャンネルMOSトランジスタN2,N3はそれぞれの段
において個別にプルアップ駆動されるようになってい
る。
CMOSインバータ２は、ｐチャンネルMOSトランジスタP
4とｎチャンネルMOSトランジスタN4とによって上記多入
力論理回路１の論理出力Ａを論理反転し、この反転出力
Ｂによってサブワード線SWを選択駆動する。
4とｎチャンネルMOSトランジスタN4とによって上記多入
力論理回路１の論理出力Ａを論理反転し、この反転出力
Ｂによってサブワード線SWを選択駆動する。
上述した多入力論理回路１では、直列に縦積接続され
た複数のｎチャンネルMOSトランジスタN1,N2,N3のう
ち、下段側のMOSトランジスタN2,N3はｐチャンネルMOS
トランジスタP2,P3によって、論理出力ＡがＬからＨに
立ち上げられるときにそれぞれ個別にプルアップ駆動さ
れる。これにより、論理出力ＡをＬからＨに立ち上げる
際のプルアップ回路11の負荷が大幅に軽減されるように
なる。この結果、第２図（Ａ）に示すように、論理出力
Ａの立ち上がりが選択的に速められて、その立ち下がり
と立ち上がりの特性が均衡させられるようになる。
た複数のｎチャンネルMOSトランジスタN1,N2,N3のう
ち、下段側のMOSトランジスタN2,N3はｐチャンネルMOS
トランジスタP2,P3によって、論理出力ＡがＬからＨに
立ち上げられるときにそれぞれ個別にプルアップ駆動さ
れる。これにより、論理出力ＡをＬからＨに立ち上げる
際のプルアップ回路11の負荷が大幅に軽減されるように
なる。この結果、第２図（Ａ）に示すように、論理出力
Ａの立ち上がりが選択的に速められて、その立ち下がり
と立ち上がりの特性が均衡させられるようになる。
したがって、第１図に示したサブワード線選択回路に
おいては、第２図（Ｂ）に示すように、例えば２つのサ
ブワード線SW1,SW2を交互に切換選択するような場合
に、一方のサブワード線SW1（またはSW2）のレベルが非
選択レベルに確実に立ち下がってから他方のサブワード
線SW1（またはSW2）のレベルが選択レベルに立ち上がる
ようにすることができる。これにより、二重選択による
誤書込あるいは誤読出が確実に防止されるようになる。
おいては、第２図（Ｂ）に示すように、例えば２つのサ
ブワード線SW1,SW2を交互に切換選択するような場合
に、一方のサブワード線SW1（またはSW2）のレベルが非
選択レベルに確実に立ち下がってから他方のサブワード
線SW1（またはSW2）のレベルが選択レベルに立ち上がる
ようにすることができる。これにより、二重選択による
誤書込あるいは誤読出が確実に防止されるようになる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、多入力論理回路１を形成する素子は、MOS
（金属−酸化物−半導体）以外のMIS（金属−絶縁物−
半導体）型の電界効果トランジスタであってもよい。
（金属−酸化物−半導体）以外のMIS（金属−絶縁物−
半導体）型の電界効果トランジスタであってもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である半導体記憶装置の
サブワード線選択回路に適用した場合について説明した
が、それに限定されるものではなく、例えば一般の論理
回路網における多入力論理回路にも適用できる。
明をその背景となった利用分野である半導体記憶装置の
サブワード線選択回路に適用した場合について説明した
が、それに限定されるものではなく、例えば一般の論理
回路網における多入力論理回路にも適用できる。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
すなわち、例えばワード線選択回路などにおいて誤作
動の原因となる論理出力の立ち上がり／立ち下がりの特
性の不均衡を是正し、二重選択などの誤作動を生じにく
くさせることができるという効果が得られる。
動の原因となる論理出力の立ち上がり／立ち下がりの特
性の不均衡を是正し、二重選択などの誤作動を生じにく
くさせることができるという効果が得られる。
第１図は本発明の技術が適用されたサブワード線選択回
路の一部を示す回路図、 第２図は第１図に示した回路の動作例を示す波形図、 第３図は従来の半導体記憶装置に用いられていたサブワ
ード線選択回路の一部を示す回路図、 第４図は第３図に示した回路の動作例を示す波形図であ
る。 XS……Ｘ選択信号、MS……マット選択信号、MW……メイ
ンワード線信号、１……多入力論理回路、11……共通の
プルアップ回路、Ａ……多入力論理回路の出力、２……
CMOSインバータ、Ｂ……CMOSインバータ２の出力、SW…
…サブワード線、P1〜P4……ｐチャンネルMOSトランジ
スタ、N1〜N4……ｎチャンネルMOSトランジスタ。
路の一部を示す回路図、 第２図は第１図に示した回路の動作例を示す波形図、 第３図は従来の半導体記憶装置に用いられていたサブワ
ード線選択回路の一部を示す回路図、 第４図は第３図に示した回路の動作例を示す波形図であ
る。 XS……Ｘ選択信号、MS……マット選択信号、MW……メイ
ンワード線信号、１……多入力論理回路、11……共通の
プルアップ回路、Ａ……多入力論理回路の出力、２……
CMOSインバータ、Ｂ……CMOSインバータ２の出力、SW…
…サブワード線、P1〜P4……ｐチャンネルMOSトランジ
スタ、N1〜N4……ｎチャンネルMOSトランジスタ。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419
Claims (2)
- 【請求項１】第１信号と第２信号との入力を受けてその
論理積に相当する信号を出力する多入力論理回路と、該
多入力論理回路の出力を論理反転してワード線を選択駆
動するCMOSインバータとを含む半導体集積回路であっ
て、 上記多入力論理回路は、上記第１信号がそのゲートに入
力される第1MOSトランジスタと、 上記第1MOSトランジスタと直列に接続され、上記第２信
号がそのゲートに入力される第2MOSトランジスタと、 上記第1MOSトランジスタをプルアップするプルアップ回
路と、 そのソース・ドレイン経路が上記第2MOSトランジスタの
ソース・ドレイン経路と直列に接続され、そのゲートが
上記第2MOSトランジスタのゲートに接続され、上記第２
信号がそのゲートに入力されることにより上記第2MOSト
ランジスタをプルアップ駆動する第3MOSトランジスタ
と、 を有することを特徴とする半導体集積回路。 - 【請求項２】上記ワード線は、複数マットに分割された
SRAMのメモリマット内に配置されたサブワード線であ
り、 上記第１信号はＸ選択信号であり、上記第２信号はマッ
ト選択信号であることを特徴とする請求項１に記載の半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02196859A JP3082091B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02196859A JP3082091B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0489694A JPH0489694A (ja) | 1992-03-23 |
| JP3082091B2 true JP3082091B2 (ja) | 2000-08-28 |
Family
ID=16364846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02196859A Expired - Fee Related JP3082091B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082091B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030028827A (ko) | 2000-08-31 | 2003-04-10 | 닛뽄덴끼 가부시끼가이샤 | 반도체 기억장치 및 그 리프레싱 방법 |
| US7474557B2 (en) | 2001-06-29 | 2009-01-06 | International Business Machines Corporation | MRAM array and access method thereof |
| US7440354B2 (en) * | 2006-05-15 | 2008-10-21 | Freescale Semiconductor, Inc. | Memory with level shifting word line driver and method thereof |
-
1990
- 1990-07-25 JP JP02196859A patent/JP3082091B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0489694A (ja) | 1992-03-23 |
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Legal Events
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|---|---|---|---|
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