KR950000029B1 - 기생용량에 의해 야기된 오동작을 방지하기 위한 eprom의 디코더 회로 - Google Patents

기생용량에 의해 야기된 오동작을 방지하기 위한 eprom의 디코더 회로 Download PDF

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Abstract

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Description

기생용량에 의해 야기된 오동작을 방지하기 위한 EPROM의 디코더 회로
제 1 도는 종래의 디코더회로를 보인 회로도.
제 2 도는 제 1 도에서 보인 종래의 디코더회로에서 오동작을 설명하기 위한 파형도.
제 3 도는 본 발명에 따른 디코더회로의 첫 번째 실시예를 보인 회로도.
제 4 도는 본 발명에 따른 디코더회로의 두 번째 실시예를 보인 회로도.
제 5 도는 본 발명의 디코더회로를 응용하는 EPROM을 보인 회로도.
본 발명은 디코더회로에 관한 것이고, 특히 메모리 셀로서 다수의 플로우팅 게이트 애벌란치 주입 MOS(FAMOS) 트랜지스터를 갖는 PROM(EPROM 또는 OTPROM(one time programmable read only memory)를 포함)의 디코더회로에 관한 것이다.
일반적으로, EPROM은 메모리 소자(메모리 셀)로서 다수의 FAMOS 트랜지스터에 의해 형성된 셀 매트릭스부(메모리 셀 어레이), 특정 메모리 셀을 선택하기 위한 비트라인과, 워드라인, 그것들을 구동시키기 위한 디코더회로로 이루어졌다. EPROM의 디코더회로에서는, 전원전압은 읽어내기 시에 저전압(예를 들면, 5V)으로 되고, 어드레스 신호(전압값, 예를 들면 0V 또는 5V)에 대응하는 메모리 셀이 선택되고, 데이터는 그곳으로부터 출력된다. 한편, 써넣기시에 전원전압은 고전압(예를 들면, 12.5V)으로 되고 써넣기 동작은 그것에 의해 실행된다. 즉, FAMOS 트랜지스터의 메모리 셀은 12.5V의 고전압을 사용함으로써 기록된다.
최근에, EPROM의 디코더회로는 부하 트랜지스터와 다수의 디코더 트랜지스터, 제안된 NAND 게이트 회로의 출력을 수신하는 CMOS 인버터회로(예를 들면, 일본에서 미심사된 특허 공개번호 61-45496)를 포함하는 NAND 게이트회로로 이루어졌다. 이 디코더회로에서, NAND 게이트회로는 정전류원으로 사용되는 부하 트랜지스터로 이루어지고, 고전압 Vpp(12.5V)와 저전압 Vcc(5V)사이에서 변할 수 있는 전원전압으로 공급되므로, 써넣기 동작을 위한 부스터회로는 NAND 게이트회로와 CMOS 인버터회로 사이에 제공되지 않는다. 즉, EPROM의 써넣기 경우에, 디코더회로의 NAND 게이트회로의 출력은 고전압 Vpp를 수신함으로써 이미 고전압레벨 Vpp에 있어 고전압레벨 Vpp에서 NAND 게이트회로의 출력(저전압레벨 Vcc)를 부스팅하기 위한 부스터회로는 요구되지 않는다. 그러므로, 이 디코더회로(예를 들면, JPP′496에 도시)는 EPROM의 대규모 집적화에 대해 바람직하고, 부스터회로는 요구되지 않는다.
부가적으로, NAND 게이트회로에서 다수의 기생용량은 디코더 트랜지스터중에서 접속점에 형성된다. 부하 트랜지스터의 전류를 공급하기 위한 능력은 크지 않고, 다수의 기생용량이 충전되는 경우에 NAND 게이트회로의 출력에서의 전위 강하가 야기되고 EPROM의 오동작이 또한 야기된다.
본 발명의 목적은 엑세스타임과 전력소비의 증가없이 기생용량에 의해 야기되는 디코더회로의 오동작을 방지하기 위한 EPROM의 디코더회로를 제공하는 것이다.
본 발명에 따라서, 고전압과 저전압 사이에서 변할 수 있는 전압을 공급하기 위한 첫 번째 고전위 전원선 ; 저전위전원선 : 첫 번째 고전위 전원선과 디코드된 출력단자 사이에서 접속된 부하(load) 장치 ; 디코드된 출력단자와 저전위 전원선 사이에서 직렬로 접속된 다수의 디코더 트랜지스터, 입력신호로 공급되는 디코더 트랜지스터 게이트 ; 디코드된 출력단자의 근접한 디코더 트랜지스터를 제외한 적어도 하나의 디코더 트랜지스터가 OFF로 될 때 적어도 하나의 접속점에 전류를 공급하기 위하여 디코더 트랜지스터의 다수의 접속점중 적어도 하나에 접속되는 전류 공급장치로 이루어진 PROM에서 사용되는 디코더회로를 제공한다.
전류 공급장치는 다수의 접속점중 하나의 점에 접속될 수 있다. 전류 공급장치는 접속점에서 디코드된 출력단자의 근접한 접속점에 연결될 수 있다.
디코더 트랜지스터는 첫 번째 전도형 MOS 트랜지스터 ; 첫 번째 전도형에 반대쪽의 두 번째 전도형 MOS 트랜지스터에 의해 형성된 다수의 전류 공급 트랜지스터, 저전압을 공급하기 위하여 두 번째 고전위 전원선에 접속되는 전류 공급 트랜지스터의 소오스들, 적어도 하나의 접속점에 접속되는 전류 공급 트랜지스터의 드레인들, 디코드된 출력단자의 가장 근접한 트랜지스터에 의해 수신되는 가장 근접한 입력신호를 제외한 입력신호로 공급되는 전류 공급 트랜지스터의 게이트들에 의해 형성된다.
전류 공급 트랜지스터의 모든 드레인은 다수의 접속점중 하나의 점에 일반적으로 접속된다. 전류 공급 트랜지스터의 모든 드레인은 접속점에서 디코드된 출력단자의 가장 근접한 접속점에 연결된다.
전류 공급 트랜지스터의 각각의 드레인은 대응하는 접속점에 각각 접속되고, 특정 디코더 트랜지스터가 OFF될 때 특정 디코드 트랜지스터에서 디코드된 출력단자로의 접속점은 가장 근접한 입력신호를 제외한 입력신호에 따라 전류 공급 트랜지스터에 의한 전류로 공급된다. 대응 접속점은 디코더 트랜지스터의 드레인으로서 결정되고 그 게이트들은 전류 공급 트랜지스터의 게이트에 공급되는 디코더된 출력단의 가장 근접한 입력 신호를 제외한 동일 입력 신호로 공급된다. 부하 장치는 정전류원으로서 사용될 수 있다. 부하 장치는 공핍 모드 n채널 MOS 트랜지스터에 의해 형성될 수 있다.
더욱이, 본 발명에 따라서, 다수의 비트선, 다수의 워드선, 각각의 비트선과 각각의 워드선 사이에 접속되는 다수의 메모리 셀을 갖는 셀 메트릭스부 ; 어드레스 신호에 따라 하나의 비트선을 선택하기 위하여 비트선을 통해 셀 매트릭스부에 접속된 칼럼디코더 ; 어드레스 신호에 따라 하나의 워드선을 선택하기 위하여 워드선을 통해 셀 매트릭스부에 접속된 로우 디코더 ; 선택된 메모리 셀의 내용을 보내기 위하여 비트선들을 통해 셀 매트릭스부에 접속된 센스 증폭기 ; 셀 매트릭스부에 써넣기 데이터를 공급하고 써넣기 데이터를 지정하기 위하여 비트선들을 통하여 셀 매트릭스부에 접속된 데이터 입력 버퍼와 프로그램 제어회로 ; 그것들을 제어하기 위하여 데이터 입력 버퍼와 프로그램 제어회로, 칼럼 디코더, 로우 디코더, 센스 증폭기에 접속된 출력 인에블과 칩 인에이블회로 ; 고전위 전원선을 통하여 읽어내기 시간과 써넣기 시간 사이의 고전압과 저전압을 선택적으로 공급하기 위한 고전위 전원장치로 이루어지고, 여기서 로우 디코더는 저전위 전원선 : 디코드된 출력단자와 첫 번째 고전위 전원선 사이에 접속된 부하 장치 ; 저전위 전원선과 디코드된 출력단자 사이에서 직렬로 접속된 다수의 디코더 트랜지스터, 입력 신호로 공급되는 디코더 트랜지스터의 게이트들 ; 디코드된 출력단자의 가장 인접한 디코더 트랜지스터를 제외한 적어도 하나의 디코더 트랜지스터가 OFF로 될 때 적어도 하나의 접속점에 전류를 공급하기 위하여 디코더 트랜지스터의 다수의 접속점중 적어도 하나에 접속되는 전류 공급 장치로 이루어진 디코더회로로 이루어진 프로그램가능한 ROM(이하 "PROM"이라 함)을 제공하는 것이다.
바람직한 실시예를 일층 이해 할 수 있도록, 종래 기술에 따른 디코더회로와 그 문제는 제 1 도와 제 2 도에 의거하여 설명한다.
제 1 도는 종래기술에 따른 종래의 디코더회로를 보인 회로도이다.
제 1 도에서, 1은 CMOS 인버터회로, 3은 디코더회로의 출력, 또는 워드선 출력, 4는 고전압(Vpp)과 저전압(Vcc)사이에서 변화 가능한 전원 공급선, 5는 접지선, 6은 NAND 게이트회로를 나타낸다.
디코더회로는 NAND 게이트회로는 NAND 게이트회로 6과 CMOS 인버터회로 1로 이루어졌다. NAND 게이트회로 6은 공급 모드 n채널 MOS 트랜지스터(부하 트랜지스터) D21, 다수의 증가모드 n채널 MOS 트랜지스터(디코더 트랜지스터) Q21-Q24로 이루어졌고, CMOS 인버터회로 1은 증가 모드 p채널 MOS 트랜지스터 Q26과 증가모드 n채널 트랜지스터 Q27로 이루어졌다.
부하 트랜지스터 D21는 고전위 전원선 4와 디코드된 출력단자 X 사이에 접속되고, 디코더 트랜지스터 Q21-Q24는 디코드된 출력단자 X와 저전원 전원선 5사이에서 직렬로 접속된다. 디코더 트랜지스터 Q21-Q24의 게이트들을 입력신호 a0-a3으로 공급된다. 입력신호 a0-a3은 어드레스 신호이거나 미리 디코드된 어드레스 신호다. 더욱이 P1-P3은 디코더 트랜지스터 Q21-Q24중에서 접속점(배선점)을 나타내고, C1-C3은 접속점 P1-P3사이에서 기생적으로 형성되는 기생용량을 나타낸다.
NAND 게이트회로 6의 출력된 디코드된 출력단자 X는 CMOS 인버터회로 1의 입력에 접속된다. 디코더회로 출력인 CMOS 인버터회로 6과 CMOS 인버터회로 1의 전원전압은 써넣기 시에 고전압 Vpp(12.5V)이고, 읽어내기 시에 저전압 Vcc(5V)으로 변한다.
최근에, 반도체 기억장치(EPROM), 다수의 어드레스 신호 또는 다수의 입력 비트는 기어용량을 크게함에 따라 증가함으로 NAND 게이트회로 6을 구성하는 다수의 트랜지스터는 크게 된다. 그러므로 종래의 디코더회로에서, 디코더회로의 오동작이 제 1 도의 점선으로 나타난 기생용량 C1-C3에 의해 야기되는 것을 발견하였다. 이 디코더회로의 오동작은 제 2 도에 의거하여 설명한다.
제 2 도는 제 1 도에 도시한 종래의 디코더회로에서 오동작을 설명하기 위한 파형도이다. 제 2 도에서 a0와 a3는 입력신호의 전압레벨이고, X는 CMOS 인버터회로 1의 입력전압레벨이다. 전원 전압은 읽어내기 시간에 5V로 결정된다.
종래의 EPROM의 읽어내기 동작에서, 입력신호 a0가 로우레벨(0V)에 있고 입력신호 a1-a3가 하이레벨(5V)에 있을 때, 즉, 디코더 트랜지스터 Q21의 게이트가 로우레벨 신호 "L"로 공급되고 디코더 트랜지스터 Q22-Q24의 게이트들이 하이레벨 신호 "H"로 공급될 때, 디코더 트랜지스터 Q22-Q24는 ON된다. 그러므로, 디코드된 출력단자 X(X-점)는 하이레벨 "H"에 있고, 워드선 출력인 CMOS 인버터회로 1의 출력은 로우레벨 "L"로 있는다. NAND 게이트회로 6에서, 디코더 트랜지스터 Q21은 OFF상태로 유지되고, 디코더 트랜지스터 Q22-Q24는 ON상태로 유지된다. 따라서 기생용량 C1-C3의 전하는 접지 GND(저전위 전원선 5)에서 방전된다.
그후에, 입력신호 a0을 하이레벨 "H"로 변화시키고 입력신호을 로우레벨 "L"로 변화시키거나, 입력신호 a0-a2가 하이레벨 "H"에 있고 입력신호 a3가 로우레벨 "L"에 있을 때, 즉 디코더 트랜지스터 Q21-Q23의 게이트들이 하이레벨 신호 "H"로 공급되고 디코더 트랜지스터 Q24의 게이트가 로우레벨 신호 "L"로 공급될 때, 디코더 트랜지스터 Q21-Q23은 ON되고 디코더 트랜지스터 Q24는 OFF된다. 이 순간, 부하 트랜지스터 D21로부터 접속점 P1-P3에서 기생적으로 형성되는 기생용량 C1-C3에 전류가 흘러, 기생용량 C1-C3이 충전된다. 그럼에도 불구하고, 부하 트랜지스터 D21로 부터의 전류 공급 능력은 적으므로 X 점에서의 전위, 즉 CMOS 인버터회로 1의 입력전압은 순간 강하된다. 이 전위 강하는 NAND 게이트회로 6을 구성하는 다수의 디코더 트랜지스터에 따라 크게 된다.
제 2 도에 도시된 바와 같이, 워드선 출력인 CMOS 인버터회로 1의 출력은 로우레벨 "L"에서 하이레벨 "H"로 변하고, 메모리 셀을 선택하기 위한 선택레벨 신호는 순간의 전위 강하에 의해 일시적으로 출력된다. 결과적으로, 본래 선택되지 않아야 할 워드선은 순간의 전위 강하에 의해 오선택된다. 즉, 오동작은 디코더 트랜지스터 Q22-Q24중 점속점 P1-P3에서 형성되는 기생용량 C1-C3에 의해 EPROM에서 야기된다.
EPROM의 오동작을 방지하기 위하여, 기생용량 C1-C3이 완전히 충전된 후에 감지동작이 실행되어야 한다. 그러나, 이 시도에 따르면, 어드레스입력에 데이터출력까지의 동작시간이 길게되고 예를 들면, 액세스타임이 약 20nsec로 지연된다.
더욱이, 기생용량 C1-C3를 신속히 충전시키기 위하여 부하 트랜지스터 D21의 저항값을 감소시키는 경우에는, 디코더회로의 전력소비는 크게 된다.
본 발명에 따른 디코더회로의 바람직한 실시예는 제 3 도 내지 제 5 도에 의거하여 설명한다.
제 3 도는 본 발명에 따른 디코더회로의 첫 번째 실시예를 도시한 회로도이다. EPROM에서의 디코더회로(제 5 도의 로우 디코더에 형성된 워드선 디코더회로)의 첫 번째 실시예는 제 3 도에 의거하여 설명한다. 본 발명의 디코더회로는 EPROM에 인가될 뿐만 아니라 OIPROM에도 인가된다.
제 3 도에서, 1은 CMOS 인버터회로, 2는 전류 공급회로, 3은 디코더회로의 출력 또는 워드선 출력, 4는 고전압(Vpp)과 저전압(Vcc)사이에서 변할 수 있는 전원선, 5는 접지선, 6은 NAND 게이트회로를 나타낸다. 전원선 4는 써넣기 시에 고전압 Vpp(12.5V)로 되고, 읽어내기 시에 저전압 Vcc(5V)로 된다.
디코더회로는 NAND 게이트회로 6, CMOS 인버터회로 1, 전류 공급회로 2로 이루어졌다. NAND 게이트회로 6은 공핍모드 n채널 트랜지스터(부하 트랜지스터) D1, 다수의 인헨스먼트 모드 n채널 MOS 트랜지스터(디코더 트랜지스터) Q1-Q4로 이루어졌다. CMOS 인버터회로 1은 인헨스먼트 모드 P채널 MOS 트랜지스터 Q6과 인헨스먼트 모드 n채널 MOS 트랜지스터 Q7로 이루어졌다. 전류 공급회로 2는 다수의 인헨스먼트 모드 P채널 MOS 트랜지스터(전류 공급 트랜지스터) Q8-Q10으로 이루어졌다.
부하 트랜지스터 D1은 고전위 전원선 4와 디코드된 출력단자 x사이에 접속되고, 디코더 트랜지스터 Q1-Q4는 디코드된 출력단자 X와 저전위 전원선 5사이에서 직렬로 접속된다. 디코더 트랜지스터 Q1-Q4의 게이트들을 입력신호 a1-a3으로 공급되고, 더욱이 전원 트랜지스터 Q8-Q10의 게이트들은 입력신호 a1-a2로 공급된다. 즉, 디코더 트랜지스터 Q2와 전원 트랜지스터 Q8은 입력 신호 a1에 의해 제어되고, 디코더 트랜지스터 Q3과 전원 트랜지스터 Q9는 입력신호 a2에 의해 제어되고, 디코더 트랜지스터 Q4와 전원 트랜지스터 Q10은 입력신호 a3에 의해 제어된다. 더욱이, 전원 트랜지스터 Q8-Q10의 소오스들은 저전압 Vcc(5V)를 공급하기만 하는 전원선 7에 접속되고, 전원 트랜지스터 Q8-Q10의 드레인들은 접속점 P1에 접속된다. 입력신호 a0-a3는 어드레스 신호이거나 어드레스 신호를 다시 디코딩함으로써 발생되는 신호들이다. 더욱이, 디코더 트랜지스터 Q1-Q4의 게이트들에 공급되는 입력신호 a0-a3의 전압레벨들은 하이레벨 "H"(12.5V) 또는 로우레벨 "L"(5V)에서 결정된다. 추가로, P1-P3는 디코더 트랜지스터 Q1-Q4중에서의 접속점, C1-C3은 접속점 P1-P3에서 기생적으로 형성되는 기생용량을 나타낸다.
NAND 게이트회로 6의 출력인 디코드된 출력단자 X는 CMOS 인버터회로 1의 입력에 접속된다. 디코더회로의 출력 3인 CMOS 인버터회로 2의 출력은 EPROM에서 메모리 셀 어레이의 워드선 WL에 접속된다.
디코더회로를 포함하는 EPROM의 구성은 제 5 도에 의거하여 설명한다.
이 디코더회로에서, NAND 게이트회로 6의 부하 트랜지스터 D1은 공핍모드 트랜지스터이고, 정전류원으로서 사용된다. NAND 게이트회로 6과 CMOS 인버터회로 1의 전원전압은 써넣기 시에 고전압 Vpp(12.5V)로 설정되고, 읽어내기 시에 저전압 Vcc(5V)로 변화된다.
설명의 편의상, 이 실시예에서, 4개의 입력신호 a0-a3가 있지만, 실제의 응용에서는 예를 들면, 2048 입력신호가 있다고 가정한다. 즉, 제 5 도에 도시한 바와 같이, 11개 어드레스 신호(A8-A18)는 EPROM로우디코더 104에 입력되고, 예를 들면, 디코더회로에 대한 2048(Z11) 입력신호(a0-a3) 신호가 있다. 그러므로 실제의 응용에서 복수의 어드레스 신호를 사용할 수 있고 다수의 디코터 트랜지스터는 다수의 액세스 신호에 따라 복수이다.
이하, 첫 번째 실시예의 디코더회로에서 오동작을 피하기 위한 처리가 설명된다.
첫째, 디코더회로의 첫 번째 실시예의 읽어내기 시간의 동작이 설명된다. 입력신호 a0가 로우레벨 "L"(0V)에 있고 입력신호 a1-a3가 하이레벨 "H"(5V)에 있을 때, 즉, 디코더 트랜지스터 Q1의 게이트가 로우레벨 신호 "L"로 공급되고 디코더 트랜지스터 Q2-Q4의 게이트들이 하이레벨 신호 "H"로 공급될 때, 디코더 트랜지스터 Q1은 OFF로 되고 디코더 트랜지스터 Q2-Q4는 ON된다.
그러므로, 디코드된 출력단자 X(X-포인트)는 하이레벨 "H"에 있고 워드선 출력인 CMOS 인버터회로 1의 출력은 로우레벨 "L"에 있다. NAND 게이트회로 6에서, 디코더 트랜지스터 Q1은 OFF 상태로 유지되고 디코더 트랜지스터 Q2-Q4는 ON상태로 유지된다. 따라서 기생용량 C1-C3의 전하는 접지 GND(저전원 전원선 5)에서 방전된다. 이 경우에, 전류 공급회로 2는 모든 전류 공급 트랜지스터 Q8-Q10이 OFF되므로 접속점 P1에 전류를 공급하지 않는다. 그 후에 하이레벨 "H"로 입력신호 a0를 변화시키고 로우레벨 "L"로 입력신호 a3을 변화시킬 때, 또는 입력신호 a0-a2가 하이레벨 "H"에 있고 입력신호 a3가 로우레벨 "L"에 있을 때, 즉 디코더 트랜지스터 Q1-Q3의 게이트들은 하이레벨 신호 "H"로 공급되고, 디코더 트랜지스터 Q4의 게이트가 로우레벨 신호 "L"로 공급될 때 디코더 트랜지스터 Q1-Q3은 ON되고 디코더 트랜지스터 Q4는 OFF된다.
이때에, 전류는 부하 트랜지스터 D1에서 접속점 P1-P3에서 기생적으로 형성되는 기생용량 C1-C3로 흐르므로 기생용량 C1-C3가 충전된다. 더욱이, 입력신호 a3가 로우레벨 "L"에 있을 때, 전류 공급 트랜지스터 Q10은 ON되고, 전류 공급 트랜지스터 Q10으로부터의 전류는 접속점 P1을 통하여 기생용량 C1-C3에 공급되므로 기생용량 C1-C3는 부하 트랜지스터 D1과 전류 공급 트랜지스터 Q10(전류 공급회로 2)의 전류에 의해 충전된다.
언급한 바와 같이 본 발명에 따른 디코더회로에 첫 번째 실시에 따라 기생용량 C1-C3의 충전동작은 부하 트랜지스터 D1에 의해 실행될뿐만 아니라 전류 공급 트랜지스터 Q8-Q10(전류 공급회로 2)에 의해 또한 실행된다. 그러므로 디코드된 출력단자 X(X-포인트)의 전위 강하 또는 CMOS 인버터회로 1의 출력전압의 순간적인 강하는 감소될 수 있으므로 오동작으로 순간 선택되는 비선택 워드선이 방지된다.
더욱이, 입력신호 a0-a3이 레벨 "L","H","H","H"에서 레벨 "H","L","H","L"로 변할 때, 디코더 트랜지스터 Q2와 Q4는 OFF된다. 이 경우에 전류 공급 트랜지스터 Q8과 Q10은 ON되고 기생용량 C1은 부하 트랜지스터 D1과 전류 공급 트랜지스터 Q8, Q10전류에 의해 충전되므로 X포인트의 전위 강하는 언급한 방법과 같이 방지된다.
즉, 입력신호 a0-a3의 레벨이 변할 때 X포인트의 디코더 출력은 비선택 레벨이고 기생용량 C1-C3의 충전동작은 필요하다. 입력신호 a0-a3중 적어도 하나가 로우레벨 "L"에 있고 전류 공급 트랜지스터 Q8-Q10중 적어도 하나가 ON되므로 기생용량 C1-C3는 부하 트랜지스터 D1과 전류 공급 트랜지스터 Q8-Q10(전류 공급회로 2)중 적어도 하나를 사용함으로써 충전된다.
위의 설명에 있어서, 입력신호 a0-a3가 레벨 "L","H","H","H"에 있을 때, 즉, X점이 비선택 레벨에 있을 때 트랜지스터 Q8-Q10은 ON되지 않으나 기생용량 C1-C3는 OFF된 디코더 트랜지스터 Q1로부터 전기적으로 차단된다. 그러므로 이와 같은 경우에 기생용량에 관한 문제가 없다.
다음, 써넣기 시의 동작을 설명한다.
써넣기 시에, 고전원선의 전압은 고전압 Vpp(12.5V)에 있고, 즉 NAND 게이트회로 6과 CMOS 인버터회로 1의 전원전압은 고전압 Vpp(12.5V)으로 된다. 그러므로, CMOS 인버터회로 1의 논리 임계값은 약 Vpp/2(볼트)로 되고, 즉, 비록 X-점의 전압이 기생용량 C1-C3의 충전동작에 의해 일시적으로 강하될지라도 CMOS 인버터회로 1의 논리 임계값이 읽어내기 시간보다 높다. 그러므로 오동작이 야기되지 않는다.
전원전압 고전압 Vpp(12.5V)에 있고, 저전압 Vcc(5V)은 전류 공급 트랜지스터 Q8-Q10에 인가된다. 예를 들면, 입력신호 a0-a3가 레벨 "H","L","L","L"에 있을 때 전류 공급 트랜지스터 Q8은 ON되고, 트랜지스터 Q1의 소오스인 접속점 P1은 약 5V에 있는다. 입력신호 a0가 5V이기 때문에, 트랜지스터 Q1은 전위차를 갖지 않는 게이트-소오스 전압 Vgs에 의해 OFF된다. 그러므로, 전류는 고전압 Vpp의 전원선 4로부터 부하 트랜지스터 D1, 디코더 트랜지스터 Q1, 접속점 P1을 통하여 트랜지스터 Q8-Q10의 전원선 7(Vcc)에 흐르지 않는다. 따라서, 써넣기 시에, NAND 게이트회로 6상에서 영향을 받는 전류 공급회로 2를 구성하는 추가된 트랜지스터 Q8-Q10으로 문제가 없다.
언급한 바와 같이 본 발명의 첫 번째 실시예에서, 전류 공급회로 2의 출력은 디코더 트랜지스터 Q1과 Q2사이의 접속점 P1에 접속되나, 전류 공급회로 2의 출력은 디코더 트랜지스터 Q2와 Q3또는 Q3과 Q4사이의 접속점 P2또는 P3에 또한 접속된다. 이 경우에, 부하 트랜지스터의 D1은 충분한 전류 공급 능력을 갖도록 요구되므로, 전류 공급회로 2의 전속점(P2또는 P3)보다 부하 트랜지스터 D1에 근접한 기생용량이 충전될 때 CMOS 인버터회로 1의 출력은 CMOS 인버터회로 1의 임계 전압을 초과함으로써 반전된다. 더욱이, 써넣기 동작이 실행될 때 전류 공급회로 2의 출력이 X-점에 접속되는 경우에, NAND 게이트회로 6의 고전원선 6의 전압은 고전압 Vpp(12.5V)로 되고, 전류 공급회로 2의 전원선 7의 전압은 5V(Vcc)로 되고, 입력신호 a0-a3는 0V와 5V사이에서 변하므로, 전류는 고전원선 4로부터 ON되는 전류 공급 트랜지스터를 통하여 전원 7로 흐르고, 그것에 의해서 래치동작이 야기될 수 있다. 그러므로, 전류 공급회로 2의 출력은 X-포인트에 접속되지 않아야 한다.
본 발명의 두 번째 실시예는 제 4 도에 의거하여 설명한다.
제 4 도는 본 발명의 디코더회로의 두 번째 실시예를 보인 회로도이다. 제 4 도에 도시한 디코더회로의 구성은 제 3 도에 도시한 디코더회로의 구성과 같다.
제 4 도에서, 제 3 도에 도시한 동일 부분은 동일 참조번호로 나타낸다. 두 번째 실시예는 전류 공급회로 2를 구성하는 전류 공급 트랜지스터 Q8-Q10의 드레인이 NAND 게이트회로 6의 디코더 트랜지스터 Q1-Q4중에서 접속점 P1-P3에 접속되는 특징을 갖는다. 인헨스먼트 모드 P채널 MOS 트랜지스터에 의해 형성되는 전류 트랜지스터 Q8-Q10은 전류 공급회로 2로 구성된다.
두 번째 실시예의 디코더회로에서 어드레스가 비선택 어드레스에서 다른 비선택 어드레스로 변할 때 OFF로 n채널 디코더 트랜지스터 Q1-4Q의 드레인에 접속되는 기생용량은 on된 p채널 전류 공급 트랜지스터 Q8-Q10에 의해 각각 충전된다.
그러므로, 첫 번째 실시예와 유사하게 입력신호 a0-a3이 레벨 "L","H","H","H"에 레벨 "H","L","H","L"로 변하고, 디코더 트랜지스터 Q2와 Q4가 OFF로 되는 경우에, 기생용량 C1과 C3은 ON된 전류 공급 트랜지스터 Q8과 Q10으로 부터의 전류를 공급하므로, X-포인트 X에서 일시적인 전위강하는 감소될 수 있다. 언급한 경우에, 기생용량 C3는 X-포인트의 전위강하로 관계되지 않고, 디코더 트랜지스터 Q2는 OFF되거나, 입력신호 a0-a3가 레벨 "H","H","H","L"로 변할 때 기생용량 C3는 그 기산에 이미 충전된다. 그러므로, 본 발명의 두 번째 실시예에서, NAND 게이트회로 6을 구성하는 디코더 트랜지스터 Q2-Q3는 OFF되고, 트랜지스터 Q2-Q4의 드레인에 접속된 기생용량 C1-C3는 전류 공급 트랜지스터 Q8-Q10에 의해 자동적으로 충전된다.
위에 설명한 바와 같이, 디코더 트랜지스터 Q1-Q4중에서 접속점 P1-P3에서 형성된 기생용량 C1-C3각각이 방전 상태에서 충전상태로 변할 때, 기생용량 C1-C3는 부하 트랜지스터 D1으로 충전될 뿐만 아니라 전류 공급회로 2에 의해 충전되므로 NAND 게이트회로 6의 출력(CMOS 인버터회로 1의 입력전압)은 순간적으로 강하되지 않는다. 그러므로, 어드레스가 변할 때, 선택신호는 비선택신호를 출력시간에 출력하지 않고, 디코더회로의 오동작을 방지할 수 있다.
이 실시예의 디코더회로는 종래의 디코더회로보다 전류 공급회로 2를 구성하기 위한 다수의 소자를 포함하나, P채널 트랜지스터 Q8-Q10과 트랜지스터 Q1-Q4는 나란히 배열될 수 있으므로 (CMOS 구성) 디코더회로의 폭은 종래의 디코더회로의 폭보다 더 크게 확대될 수 있다.
제 5 도는 본 방법의 디코더회로를 응용하는 EPROM을 보인 회로도이다.
제 5 도에 도시한 바와 같이, EPROM은 셀 매트릭스부 106, 칼럼디코더 103, 로우 디코더 104, 센스증폭기 105, 데이터 입력 버퍼와, 프로그램 제어회로 102, 출력 인에이블 및 칩 인에이블회로 101, 고전위전원수단 107로 이루어졌다. 본 발명의 디코더회로는 로우 디코더 104에 포함된다. 더욱이, 본 발명의 디코더회로는 칼럼 디코더 103과 로우 디코더 104 둘다에 포함될 수 있다.
제 3 도와 제 5 도에 도시한 바와 같이, 셀 매트릭스부 106은 다수의 워드라인 WL, 각각의 비트라인 BL, 각각의 워드라인과 각각의 비트라인 사이에서 접속되는 다수의 메모리 셀을 포함한다. 각각의 메모리 셀 MC는 게이트 애벌란치 주입 MOS 트랜지스터(FAMOS 트랜지스터)를 플로우팅시키므로써 형성된다. 칼럼디코더 103은 어드레스 신호 A0-A7에 따라 하나의 비트라인을 선택하기 위하여 비트라인 BL을 통하여 셀 매트릭스부 106에 접속된다. 구체적으로, 칼럼 디코더 103으로부터의 신호선들은 센스증폭기(출력버퍼) 105와 셀 매트릭스부 106에서의 각 메모리 셀 MC사이의 접속을 제어하기 위하여 트랜스퍼 게이트 트랜지스터 TG의 게이트에 접속된다. NAND 게이트회로 6의 입력신호 a0-a3는 어드레스 신호 A0-A18이거나 어드레스 신호 A8-A18를 미리 디코딩함으로써 발생된 신호이다.
로우 디코더 104 는 어드레스 신호 A8-A18에 따라 상기 워드라인의 하나를 선택하기 위하여 워드라인 WL을 통하여 셀 매트릭스부 106에 접속된다. 상기 언급한 바와 같이, 본 발명의 디코더회로는 로우 디코더 104에 제공된다. 센스증폭기 105는 선택된 메모리 셀 MC의 내용을 감지하기 위하여 트랜스퍼 게이트 트랜지스터 TG와 비트라인 BL을 통하여 셀 매트릭스부 106에 접속된다. 데이터 입력버퍼와 프로그램 제어회로 102는 셀 매트릭스부 106에 써넣기 데이터를 공급하고 써넣기 데이터를 기억하기 위하여 트랜스퍼 게이트 트랜지스터 TG와 비트라인 BL을 통하여 셀 매트릭스부 106에 접속된다. 출력 인에이블 및 칩 인에이블회로 101은 데이터 입력 버퍼 및 프로그램 제어회로 102, 컬럼 디코더 103, 로우 디코더 104, 그것들을 제어하기 위한 센스 증폭기 105에 접속된다. 고전위 전원 장치 107은 고전위 전원선 4를 통하여 써넣기 시간과 읽어내기 시간 사이에서 고전압 Vpp와 저전압 Vcc를 선택적으로 공급하도록 사용된다.
설명한 바와 같이, 본 발명의 디코더회로는 로우 디코더 104에 제공되고, 로우 디코더 104에서 NAND 게이트회로 (6)에서의 디코더 트랜지스터의 수는 복수이거나, 기생용량의 수가 복수로 되어, 기생용량에 의해 야기된 오동작 원인이 된다. 칼럼 디코더 103의 어드레스 신호의 수는 로우 디코더 104의 수보다 적거나 칼럼 디코더 103에서 NAND 게이트회로의 기생용량의 수는 로우 디코더 104보다 적고, 칼럼 디코더 103에서 기생용량에 의해 야기된 오동작은 로우 디코더 104에서 그것으로부터 감소된다. 그럼에도 불구하고, 본 발명의 디코더회로는 로우 디코더 104에 제공될 뿐만 아니라 칼럼 디코더 103에 제공된다.
설명한 바와 같이, 본 발명에 있어서, 디코더 트랜지스터중에서 접속점에서 기생적으로 형성된 용량은 부하 트랜지스터로부터 전류에 의해 충전될 뿐만 아니라 입력신호에 의해 제어되는 전류 공급회로로부터의 전류에 의해 충전된다. 그러므로, 기생용량에 의해 야기된 디코더회로의 오동작은 액세스 타임과 그의 전력소비를 증가시키지 않고 방지할 수 있다.
본 발명의 다양한 다른 실시에는 본 발명의 범위와 정신에서 벗어남이 없이 구성될 수 있고, 본 발명은 첨부된 청구범위에 규정된 것을 제외하고는 본 명세서에서 설명한 특정 실시예에 제한되지 않는다.

Claims (21)

  1. PROM에 사용되는 디코더회로에 있어서, 고전압(Vpp)과 저전압(Vcc)사이에서 변할 수 있는 전압을 공급하기 위한 첫 번째 고전위 전원선(4), 저전위 전원선(5 ; GND), 상기 첫 번째 고전위 전원선(4 ; Vpp, Vcc)과 디코드된 출력단자(x)사이에서 접속되는 부하수단(D1), 상기 디코드된 출력단자(X)와 상기 저전위 전원선(5) 사이에서 직렬로 접속되는 다수의 디코더 트랜지스터(Q1-Q4)와 입력신호(a0-a3)로 공급되는 상기 디코더 트랜지스터(Q1-Q4)의 게이트들, 상기 디코드된 출력단자(X)의 인접한 트랜지스터(Q1)를 제외한 상기 디코더 트랜지스터(Q1-Q4)중 적어도 하나가 OFF될 때 접속점(P1-P3)의 적어도 하나에 전류를 공급하기 위하여 상기 디코더 트랜지스터(Q1-Q4)의 다수의 접속점(P1-P3)중 적어도 하나에 접속되는 전류 공급수단(2)로 이루어진 디코더회로.
  2. 청구범위 제 1 항에 있어서, 상기 전류 공급수단(2)이 상기 다수의 접속점(P1-P3)중 하나의 접속점에 접속되는 디코더회로.
  3. 청구범위 제 2 항에 있어서, 상기 전류 공급수단(2)이 상기 접속점(P1-P3)에서 상기 디코드된 출력단자(X)의 인접한 접속점(P1)에 접속되는 디코더회로.
  4. 청구범위 제 1 항에 있어서, 상기 디코더 트랜지스터(Q1-Q4)가 첫 번째 전도형 MOS 트랜지스터에 의해 형성되고, 상기 전류공급수단(2)이 상기 첫 번째 전도형에 반대쪽의 두 번째 전도형 MOS 트랜지스터에 의해 형성된 다수의 전류 공급 트랜지스터(Q8-Q10)로 이루어지고, 상기 전류 공급 트랜지스터(Q8-Q10)의 소스는 저전압(Vcc)을 공급하기 위하여 두 번째 고전위 전원선에 접속되고, 상기 전류 공급 트랜지스터(Q8-Q10)의 드레인은 상기 접속점(P1-P3)중 적어도 하나에 접속되며, 상기 전류 공급 트랜지스터(Q8-Q10)의 게이트는 상기 디코드된 출력단자(x)의 인접한 디코더 트랜지스터(Q1)에 의해 수신되는 인접한 입력신호(a0)를 제외한 입력신호(a1-a3)로 공급되는 디코더회로.
  5. 청구범위 제 4 항에 있어서, 상기 전류 공급 트랜지스터(Q8-Q10)이 모든 드레인이 상기 다수의 접속 (P1-P3)중 하나의 접속점에 공통적으로 접속되는 디코더회로.
  6. 청구범위 제 5 항에 있어서, 상기 전류 공급 트랜지스터(Q8-Q10)의 모든 드레인이 상기 접속점(P1-P3)에서 상기 디코드된 출력단자(X)의 인접 접속점(P1)에 공통적으로 접속되는 디코더회로.
  7. 청구범위 제 4 항에 있어서, 상기 전류 공급 트랜지스터(Q8-Q10)의 각각의 드레인이 대응 접속점(P1-P3)에 각각 접속되고, 특정 디코더 트랜지스터가OFF될 때 상기 특정 디코더 트랜지스터에서 상기 디코드된 출력단자(X)로의 접속점이 인접 입력번호(a0)를 제외한 입력신호(a0-a3)에 따라 상기 전류 공급 트랜지스터(Q8-Q10)에 의해 전류로 공급되는 디코더회로.
  8. 청구범위 제 7 항에 있어서, 상기 대응 접속점(P1-P3)이 상기 디코더 트랜지스터(Q1-Q4)의 드레인으로 결정되고 그의 게이트가 상기 전류 공급 트랜지스터(Q8-Q10)의 게이트에 공급되는 상기 디코드된 출력단자(x)의 인접 입력신호(a0)를 제외한 동일한 입력신호(a0-a3)로 공급되는 디코더회로.
  9. 청구범위 제 1 항에 있어서, 상기 부하수단(D1)이 정전류원으로 사용되는 디코더회로.
  10. 청구범위 제 1 항에 있어서, 상기 부하수단(D1)이 공핍 모드 n채널 MOS 트랜지스터에 의해 형성되는 디코더회로.
  11. 청구범위 제 1 항에 있어서, 상기 디코더회로가 상기 PROM의 로우 디코더(104)에 제공되는 디코더회로.
  12. 다수의 워드라인(WL), 다수의 비트라인(BL), 각각의 상기 워드라인(WL)과 각각의 상기 비트라인(BL)사이에서 접속되는 다수의 메모리 셀을 갖는 셀 매트릭스부(106), 어드레스 신호(A0-A7)에 따라 상기 비트라인(BL)중 하나를 선택하기 위하여 상기 비트라인(BL)을 통하여 상기 셀 매트릭스부(106)에 접속되는 칼럼 디코더(103), 어드레스 신호(A8-A18)에 따라 상기 워드라인(WL)중 하나를 선택하기 위하여 상기 워드라인(WL)을 통하여 상기 매트릭스부(106)에 접속되는 로우 디코더(104), 선택된 메모리 셀의 내용을 감지하기 위하여 상기 비트라인(BL)을 통하여 상기 셀 매트릭스부(106)에 접속되는 센스 증폭기(105), 써넣기 데이터를 기억시키고 상기 셀 매트릭스부(106)에 상기 써넣기 데이터를 공급하기 위하여 상기 비트라인(BL)을 통하여 상기 셀 매트릭스부(106)에 접속되는 데이터 입력 버퍼 및 프로그램 제어회로(102), 상기 데이터 입력 버퍼 및 이들을 제어하기 위하여 프로그램 제어회로(102), 상기 칼럼 디코더(103), 상기 로우 디코더(104), 상기 센스 증폭기(105)에 접속되는 출력 인에이블 및 칩 인에이블회로(101), 고전위 전원선(4)을 통하여 써넣기 시간과 읽어내기 시간 사이에 고전압(Vpp)과 저전압(Vcc)를 선택적으로 공급하기 위한 고전위 전원수단(107)로 이루어진 PROM에 있어서, 상기 로우 디코더가 저전위 전원선(5 ; GND), 상기 첫 번째 고전위 전원선(4 ; Vpp, Vcc)과 디코드된 출력단자(X)사이에 접속되는 부하 수단(D1), 상기 디코드된 출력단자(X)와 상기 저전위 전원선(5)사이에서 직렬로 접속된 다수의 디코더 트랜지스터(Q1-Q4)와 입력신호(a0-a3)로 공급되는 상기 디코더 트랜지스터(Q1-Q4)의 게이트, 상기 디코드된 출력단자(X)의 인접 디코더 트랜지스터(Q1)을 제외한 상기 디코더 트랜지스터(Q2-Q4)중 적어도 하나가 OFF 될 때 상기 접속점(P1-P3)중 적어도 하나에 전류를 공급하기 위하여 상기 디코더 트랜지스터(Q1-Q4)의 다수의 접속점(P1-P3)중 적어도 하나에 접속되는 전류 공급수단(2)으로 이루어진 디코더회로를 포함하는 것을 특징으로 하는 PROM.
  13. 청구범위 제 12 항에 있어서, 상기 전류 공급수단(2)이 상기 다수의 접속점(P1-P3)중 하나의 접속점에 접속되는 RPOM.
  14. 청구범위 제 13 항에 있어서, 상기 전류 공급수단(2)이 상시 접속점(P1-P3)에서 상기 디코드된 출력단자(X)의 인접한 접속점(P1)에 접속되는 PROM.
  15. 청구범위 제 12 항에 있어서, 상기 디코더 트랜지스터(Q1-Q4)가 첫 번째 전도형 MOS트랜지스터에 의해 형성되고, 상기 전류 공급수단(2)이 상기 첫 번째 전도형에 반대쪽의 두 번째 전도형 MOS트랜지스터에 의해 형성되고, 상기 전류 공급 트랜지스터(Q8-Q10)의 소자 상기 저전압(Vcc)를 공급하기 위하여 두 번째 고전위 전원선에 접속되고, 상기 전류 공급 트랜지스터(Q8-Q10)의 드레인이 상기 접속점(P1-P3)중 적어도 하나에 접속되며, 상기 전류 공급 트랜지스터(Q8-Q10)의 게이트가 상기 디코드된 출력단자(x)의 인접한 디코더 트랜지스터(Q1)에 의해 수신된 인접한 입력신호(a0)을 제외한 입력신호(a1-a3)로 공급되는 PROM.
  16. 청구범위 제 15 항에 있어서, 상기 전류 공급 트랜지스터(Q8-Q10)의 모든 드레인이 상기 다수의 접속점(P1-P3)중 하나의 접속점에 공통적으로 접속되는 PROM.
  17. 청구범위 제 16 항에 있어서, 상기 전류 공급 트랜지스터(Q8-Q10)의 모든 드레인이 상기 접속점(P1-P3)에서 상기 디코드된 출력단자(X)의 인접 접속점(P1)에 공통적으로 접속되는 PROM.
  18. 청구범위 제 15 항에 있어서, 상기 전류 공급 트랜지스터(Q8-Q10)의 각각의 드레인이 대응 접속점(P1-P3)에 각각 접속되고, 특정 디코더 트랜지스터가 OFF될 때 상기 특정 디코더 트랜지스터에서 상기 디코드된 출력단자(X)의 접속점은 인접 입력신호(a0)를 제외한 입력신호(a1-a3)에 따라 상기 전류 공급 트랜지스터(Q8-Q10)의 의해 전류도 공급되는 PROM.
  19. (정정) 청구범위 제 18 항에 있어서, 상기 대응 접속점(P1-P3)이 상기 디코더 트랜지스터(Q1-Q4)의 드레인으로서 결정되고 그 게이트가 상기 전류 공급 트랜지스터(Q8-Q10)의 게이트에 공급되는 상기 디코드된 출력단자(X)의 인접 입력신호(a0) 제외한 동일한 입력신호(a1-a3)로 공급되는 PROM.
  20. 청구범위 제 12 항에 있어서, 상기 부하 수단(D1)이 공핍모드 n채널 트랜지스터로 형성되는 PROM.
  21. 청구범위 제 12 항에 있어서, 상기 메모리 셀 각각이 게이트 에벌란치 주입 MOS 트랜지스터를 플로우팅시킴으로써 형성되는 PROM.
KR1019900014949A 1989-09-20 1990-09-20 기생용량에 의해 야기된 오동작을 방지하기 위한 eprom의 디코더 회로 KR950000029B1 (ko)

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JP1-243909 1989-09-20

Publications (2)

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DE (1) DE69024299T2 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9007791D0 (en) 1990-04-06 1990-06-06 Foss Richard C High voltage boosted wordline supply charge pump and regulator for dram
GB9007790D0 (en) 1990-04-06 1990-06-06 Lines Valerie L Dynamic memory wordline driver scheme
US5751643A (en) * 1990-04-06 1998-05-12 Mosaid Technologies Incorporated Dynamic memory word line driver
GB2243233A (en) * 1990-04-06 1991-10-23 Mosaid Inc DRAM word line driver
US5506803A (en) * 1992-04-01 1996-04-09 Intel Corporation Apparatus and method for minimizing verify time in a semiconductor memory by constantly charging n-well capacitance
JPH0684354A (ja) * 1992-05-26 1994-03-25 Nec Corp 行デコーダ回路
US5497475A (en) * 1993-02-05 1996-03-05 National Semiconductor Corporation Configurable integrated circuit having true and shadow EPROM registers
JPH06338193A (ja) * 1993-05-28 1994-12-06 Hitachi Ltd 不揮発性半導体記憶装置
EP0954101B1 (en) * 1998-04-30 2006-11-02 Texas Instruments Incorporated Hybrid data and clock precharging techniques in domino logic circuits minimizes charge sharing during evaluation
US6964077B2 (en) * 2003-04-14 2005-11-15 Red Cedar Plastics, Llc Pipe cleaning and deburring tool
JP4426361B2 (ja) * 2004-03-31 2010-03-03 パナソニック株式会社 不揮発性半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6061996A (ja) * 1983-09-14 1985-04-09 Toshiba Corp 不揮発性メモリのアドレスデコ−ダ回路
JPS6145496A (ja) * 1984-08-08 1986-03-05 Fujitsu Ltd デコ−ダ回路
US4700086A (en) * 1985-04-23 1987-10-13 International Business Machines Corporation Consistent precharge circuit for cascode voltage switch logic
FR2596595B1 (fr) * 1986-03-28 1988-05-13 Radiotechnique Compelec Porte logique mos du type domino
US4819212A (en) * 1986-05-31 1989-04-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with readout test circuitry
JPS63228494A (ja) * 1987-03-18 1988-09-22 Fujitsu Ltd ダイナミツク型デコ−ダ回路
JPH0821849B2 (ja) * 1988-10-25 1996-03-04 富士通株式会社 半導体記憶装置

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