JPS6061996A - 不揮発性メモリのアドレスデコ−ダ回路 - Google Patents
不揮発性メモリのアドレスデコ−ダ回路Info
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- JPS6061996A JPS6061996A JP58169891A JP16989183A JPS6061996A JP S6061996 A JPS6061996 A JP S6061996A JP 58169891 A JP58169891 A JP 58169891A JP 16989183 A JP16989183 A JP 16989183A JP S6061996 A JPS6061996 A JP S6061996A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電気的書込可能なプログラマツルリードオン
リーメモリ(以下、EPROMと略記する)等の不揮発
性メモリに係シ、特にCMOS (相補型絶縁ダート型
トランジスタ)からなるアドレスデコーダ回路に関する
。
リーメモリ(以下、EPROMと略記する)等の不揮発
性メモリに係シ、特にCMOS (相補型絶縁ダート型
トランジスタ)からなるアドレスデコーダ回路に関する
。
第1図は従来のEFROMの一部を示しており、1はア
ドレスデコーダ部の出力ノード、2および3はワード線
駆動部の入力ノードおよび出力ノード、乳はワード線、
BLはビット線、MCは不揮発性メモリセルである。
ドレスデコーダ部の出力ノード、2および3はワード線
駆動部の入力ノードおよび出力ノード、乳はワード線、
BLはビット線、MCは不揮発性メモリセルである。
上記アドレスデコーダ部においては、それぞれNチャン
ネルエンハンスメント型のアドレス信月入力用のたとえ
社3個のMOS型FET (電界効果トランジスタ、以
下卑にトランジスタと略記する) Ql〜Q3が直列接
続され、その一端はv8s電位(接地電位)に接続され
、他端は負荷用のPfキャンルエンハンスメント型のM
OS )ランジスタQ4のドレインに接続され、このト
ランジスタQ4のダートは接地され、ソースおよび基板
は固定(′fcとえば+5V)の通常電源vccに接続
されている。上記アドレスデコーダ部の出力ノード1と
前記ワード線駆動部の入力ノード2との間にはNチャン
ネルエンハンスメント型のMOS )ランジスタQsか
ら々るトランスファゲートが挿入されており、このトラ
ンジスタ。6のダートは前記通常電源Vccに接続され
、その基板は接地されている。前記ワード線駆動部にお
いては、Nチャンネルエンハンスメント型MOS )ラ
ンジスタQ6およびPチャンネルエンハンスメント型M
O8)ランジスタQ7がCMOSインバータIを形成し
ておル、それぞれのr−)が入力ノード2に接続され、
ドレイン相互が接続され、一方のMOS )ランジスタ
Q6のソースが接地され、他方のMOS )ランジスタ
Qγのソースが可変電源■swに接続されている。さら
に、ゾルアップ用および帰還用のPチャンネルエンハン
スメント型MO8)ランジスタQsが設けられており、
そのドレインは前記入力ノード2に接続され、ソースお
よび基板は前記可変電源v8wに接続され、ダートは前
記MOB )ランジスタQ6およびQ7のドレイン相互
接続点(出力ノード3)に接続されている。
ネルエンハンスメント型のアドレス信月入力用のたとえ
社3個のMOS型FET (電界効果トランジスタ、以
下卑にトランジスタと略記する) Ql〜Q3が直列接
続され、その一端はv8s電位(接地電位)に接続され
、他端は負荷用のPfキャンルエンハンスメント型のM
OS )ランジスタQ4のドレインに接続され、このト
ランジスタQ4のダートは接地され、ソースおよび基板
は固定(′fcとえば+5V)の通常電源vccに接続
されている。上記アドレスデコーダ部の出力ノード1と
前記ワード線駆動部の入力ノード2との間にはNチャン
ネルエンハンスメント型のMOS )ランジスタQsか
ら々るトランスファゲートが挿入されており、このトラ
ンジスタ。6のダートは前記通常電源Vccに接続され
、その基板は接地されている。前記ワード線駆動部にお
いては、Nチャンネルエンハンスメント型MOS )ラ
ンジスタQ6およびPチャンネルエンハンスメント型M
O8)ランジスタQ7がCMOSインバータIを形成し
ておル、それぞれのr−)が入力ノード2に接続され、
ドレイン相互が接続され、一方のMOS )ランジスタ
Q6のソースが接地され、他方のMOS )ランジスタ
Qγのソースが可変電源■swに接続されている。さら
に、ゾルアップ用および帰還用のPチャンネルエンハン
スメント型MO8)ランジスタQsが設けられており、
そのドレインは前記入力ノード2に接続され、ソースお
よび基板は前記可変電源v8wに接続され、ダートは前
記MOB )ランジスタQ6およびQ7のドレイン相互
接続点(出力ノード3)に接続されている。
なお、上記EFROMにおいては、第2図に示すように
読み出し時は可変宵1源v8wの電圧は通常電源■cc
の電圧であシ、書き込み時には可変電源■swの電圧は
高電圧v、(たとえば+20V)になる。この高電圧V
、は、アドレス信号入力後のチッゾイネーブル信号CE
入力に同期して生成される。
読み出し時は可変宵1源v8wの電圧は通常電源■cc
の電圧であシ、書き込み時には可変電源■swの電圧は
高電圧v、(たとえば+20V)になる。この高電圧V
、は、アドレス信号入力後のチッゾイネーブル信号CE
入力に同期して生成される。
」1記構成のEFROMにおいて、アドレス信号入力A
1〜A3が全て″1″のときには、ノード1のデコード
出力が″0#、ノード2が″0#となシ、ワード線駆動
部の出力ノード3はv8W電位になシ、ワード線肌が選
択されて駆動される。これに対して、アドレス信号入力
AI−’−Asのうちいずれかが″0#のときには、ノ
ード1のデコード出力が″1#、ノード2が″1”とな
)、ワード線駆動部の出力ノード3は@0′′になシ、
ワード線肌は非選択状態になる。
1〜A3が全て″1″のときには、ノード1のデコード
出力が″0#、ノード2が″0#となシ、ワード線駆動
部の出力ノード3はv8W電位になシ、ワード線肌が選
択されて駆動される。これに対して、アドレス信号入力
AI−’−Asのうちいずれかが″0#のときには、ノ
ード1のデコード出力が″1#、ノード2が″1”とな
)、ワード線駆動部の出力ノード3は@0′′になシ、
ワード線肌は非選択状態になる。
ところで、前記ワード線肌が選択状態から非選択状態に
なるときにアドレスデコーダ部の出力ノード1の電位が
′0”からvc、になるが、このときトランスファゲー
ト用のNチャンネルトランジスタQsの基板・ソース間
および基板・ドレイン間が逆バイアス状態になってしま
う。そシテ、基板バイアス効果にょシ上記トランジスタ
QsO閾値電圧が上昇するので、このトランジスタQs
のコンダクタンスが低下し、ノード2の電位の立ち上り
が遅くなり、ワード線駆動部の出力ノード3の立ち下り
が遅くカリ、ワード線肌の選択→非選択状態への反転が
遅くなる欠点があった。また、上記トランジスタQsの
閾値電圧が上昇するのでノード2の電位がvccよシ上
記閾値電圧分だけ低くなJ)、VCCの変動によって上
記ノード2の電位が低くなシ過ぎると駆動用インバータ
のトランジスタQ6をオン駆動できないおそれが生じ、
電源マージンが小さいという問題があった。
なるときにアドレスデコーダ部の出力ノード1の電位が
′0”からvc、になるが、このときトランスファゲー
ト用のNチャンネルトランジスタQsの基板・ソース間
および基板・ドレイン間が逆バイアス状態になってしま
う。そシテ、基板バイアス効果にょシ上記トランジスタ
QsO閾値電圧が上昇するので、このトランジスタQs
のコンダクタンスが低下し、ノード2の電位の立ち上り
が遅くなり、ワード線駆動部の出力ノード3の立ち下り
が遅くカリ、ワード線肌の選択→非選択状態への反転が
遅くなる欠点があった。また、上記トランジスタQsの
閾値電圧が上昇するのでノード2の電位がvccよシ上
記閾値電圧分だけ低くなJ)、VCCの変動によって上
記ノード2の電位が低くなシ過ぎると駆動用インバータ
のトランジスタQ6をオン駆動できないおそれが生じ、
電源マージンが小さいという問題があった。
本発明は上記の事情に鑑みてなされたもので、不揮発性
メモリセル選択線を選択駆動するための駆動回路を選択
状態から非選択状態へ高速に反転させることができ、電
源電圧変動マージンが大きく、しかも構成を簡易化でき
パターン面積を縮小化し得る不揮発性メモリのアドレス
デコーダ回路を提供するものである。
メモリセル選択線を選択駆動するための駆動回路を選択
状態から非選択状態へ高速に反転させることができ、電
源電圧変動マージンが大きく、しかも構成を簡易化でき
パターン面積を縮小化し得る不揮発性メモリのアドレス
デコーダ回路を提供するものである。
即ち、本発明の不揮発性メモリのアドレスデコーダ回路
は、アドレス信号入力がダートに印加され、一端が接地
されたアドレス入力用の1個もしくは直列接続された複
数個の第1導電形のMOSトランジスタと、このMOS
)ランジスタの他端と通常電源との間に挿入接続され
、r−ト・ドレイン相互が接続され、基板が上記通常電
源の電圧もしくはこれより高い書き込み電圧に設定され
る可変電源に接続される負荷用の第2導電5形のMOS
)ランジスタと、この負荷用のMOS )ランジスタ
と前記アドレス入力用のMOSトランジスタとの接続点
に入力ノードが接続され、前記可変電源を動作電源とす
る不揮発性メモリセル選折線駆動用のCMOSインバー
タと、このCMOSインバータの出力ノードにダートが
接続され、ソースおよび基板が前記可変電源に接続され
、ドレインが上記CMOSインノぐ一部の入力ノードに
接続された帰還用の第2導電形のMOS )ランジスタ
とを具備することを特徴とするものである。
は、アドレス信号入力がダートに印加され、一端が接地
されたアドレス入力用の1個もしくは直列接続された複
数個の第1導電形のMOSトランジスタと、このMOS
)ランジスタの他端と通常電源との間に挿入接続され
、r−ト・ドレイン相互が接続され、基板が上記通常電
源の電圧もしくはこれより高い書き込み電圧に設定され
る可変電源に接続される負荷用の第2導電5形のMOS
)ランジスタと、この負荷用のMOS )ランジスタ
と前記アドレス入力用のMOSトランジスタとの接続点
に入力ノードが接続され、前記可変電源を動作電源とす
る不揮発性メモリセル選折線駆動用のCMOSインバー
タと、このCMOSインバータの出力ノードにダートが
接続され、ソースおよび基板が前記可変電源に接続され
、ドレインが上記CMOSインノぐ一部の入力ノードに
接続された帰還用の第2導電形のMOS )ランジスタ
とを具備することを特徴とするものである。
v下、゛図面を参照j7て本発明の一実施例を詳細に説
明する。
明する。
第3図はEPROMの一部を示しており、第1図を参照
して前述した従来のEPROMに比べてトランスファゲ
ート(第1図Qs)を省略した点およびアドレスデコー
ダ部におけるPチャンネルトランジスタロ4のff−)
をドレインに接続すると共に基板を可変電圧v8wに接
続するように変更した点が異なり、その他は同じである
ので第3図中第1図と同一部分には同一符号を付してそ
の説明を省略し、以下異なる部分を中心に説明する。
して前述した従来のEPROMに比べてトランスファゲ
ート(第1図Qs)を省略した点およびアドレスデコー
ダ部におけるPチャンネルトランジスタロ4のff−)
をドレインに接続すると共に基板を可変電圧v8wに接
続するように変更した点が異なり、その他は同じである
ので第3図中第1図と同一部分には同一符号を付してそ
の説明を省略し、以下異なる部分を中心に説明する。
上記構成において、可変電源vswの電圧がvccのと
き、ノード1のデコード出力が@0#の状態からアドレ
ス信号入力A!〜A3のうちたとえばA3がw O″に
なると、ノード1および2の電位はvcc I vTH
P lまでプルアップされる。ここで、vTHPはPチ
ャンネルトランジスタロ4の閾値電圧である。このとき
、ワード線駆動部のインバータIは反転して出力ノード
3はv88電位となり、トランジスタQsはオンとなシ
、前記ノード1の電位はvcctでゾルアップされる。
き、ノード1のデコード出力が@0#の状態からアドレ
ス信号入力A!〜A3のうちたとえばA3がw O″に
なると、ノード1および2の電位はvcc I vTH
P lまでプルアップされる。ここで、vTHPはPチ
ャンネルトランジスタロ4の閾値電圧である。このとき
、ワード線駆動部のインバータIは反転して出力ノード
3はv88電位となり、トランジスタQsはオンとなシ
、前記ノード1の電位はvcctでゾルアップされる。
これに対して、アドレス信号入力A3が”1”になると
、直列接続されたNチャンネルトランジスタQ*−Qs
の直列コンダクタンスが帰還用トランジスタQ$のコン
ダクタンスよりも十分大キいように設計しておけば、ノ
ード1の電位はv0付近(“0″レベル)まで低下し、
ワード線駆動部のインバータ■は反転し、出力ノード3
はvccまで上昇し、帰還用トランジスタQ8はオフに
なる。
、直列接続されたNチャンネルトランジスタQ*−Qs
の直列コンダクタンスが帰還用トランジスタQ$のコン
ダクタンスよりも十分大キいように設計しておけば、ノ
ード1の電位はv0付近(“0″レベル)まで低下し、
ワード線駆動部のインバータ■は反転し、出力ノード3
はvccまで上昇し、帰還用トランジスタQ8はオフに
なる。
次に、可変電源■8wの電圧が通常電圧(低電圧)■o
cから書き込み電圧(高電圧)■pまで変化する場合に
ついて考察する。ノード1の電位カ■88付近のときイ
ンバータのPチャンネルトランジスタQ7はオンであシ
、このときに■8Wがvccから■、マで上昇すると、
それにつれてインバータ■の出力ノード3も上昇し、帰
還用トランジスタQ8はそのf −)電圧の上昇によシ
オフの状態が保持される。また、負有用のトランジスタ
Q4はそのダート電圧がv811付近であるのでオン状
態のままであるが、その基板バイアスはv8Wの上昇に
つれて増加し、そのコンダクタンスは基板バイアス効果
によシ低下し、ノード1は■□の上昇につれてよ!”■
88電位に近づく。
cから書き込み電圧(高電圧)■pまで変化する場合に
ついて考察する。ノード1の電位カ■88付近のときイ
ンバータのPチャンネルトランジスタQ7はオンであシ
、このときに■8Wがvccから■、マで上昇すると、
それにつれてインバータ■の出力ノード3も上昇し、帰
還用トランジスタQ8はそのf −)電圧の上昇によシ
オフの状態が保持される。また、負有用のトランジスタ
Q4はそのダート電圧がv811付近であるのでオン状
態のままであるが、その基板バイアスはv8Wの上昇に
つれて増加し、そのコンダクタンスは基板バイアス効果
によシ低下し、ノード1は■□の上昇につれてよ!”■
88電位に近づく。
これに対して、ノード1の電位がvccのとき帰還用の
トランジスタQsはオンであり、このときに78wがv
ccからv、tで上昇すると、それにつれて上記ノード
1の電位も上昇し、Pチャンネルトランジスタロ4−Q
7はそれぞれのダート電圧の上昇によりオフ状態が保持
される。
トランジスタQsはオンであり、このときに78wがv
ccからv、tで上昇すると、それにつれて上記ノード
1の電位も上昇し、Pチャンネルトランジスタロ4−Q
7はそれぞれのダート電圧の上昇によりオフ状態が保持
される。
即ち、上述したように本実施例のアドレスデコーダ回路
によれけ、デコード出力ノード1の電位がvl18→■
、。に上昇するとき、上記ノード1の電位は最初に負荷
用のPチャンネルトランジスタQ4によってプルアップ
され、ワード線駆動用インバータlが反転した後は帰還
用のPチャンネルトランジスタロ8によってグルアップ
される。このとき、上記トランジスタQa、Qaの基板
電圧はV。Cであってそれぞれのソース電圧と同じであ
るので、基板バイアス効果は発生せず、前記ノード1は
急速にvCcまでグルアップされる。したがって、本実
施例によれば、従来例に比べてワード線駆動用インバー
タIの反転動作が速くなり、出力ノード3の電位の立ち
下シが速く々す、ワード線肌の選択状態から非選択状態
への反転が速くなる。また、ノード1の電位はvcc−
1vTHP1(但しvT□2はPチャンネルトランジス
タQ4の閾値電圧)までプルアップされ、I■THP
Iはノード1の電圧の上昇に伴って増加しないので、ワ
ード線駆動用インバータIの反転動作が可能な範囲で許
容し得るvcc電源電圧の変動(低下)マージンが従来
例に比べて大きくなる。また、従来例で必要とされたト
ランスファダート用トランジスタ(第1図Qs )が省
略されているので、本実施例は回路構成の簡易化、回路
ノ9ターン面積の縮小化が可能である。
によれけ、デコード出力ノード1の電位がvl18→■
、。に上昇するとき、上記ノード1の電位は最初に負荷
用のPチャンネルトランジスタQ4によってプルアップ
され、ワード線駆動用インバータlが反転した後は帰還
用のPチャンネルトランジスタロ8によってグルアップ
される。このとき、上記トランジスタQa、Qaの基板
電圧はV。Cであってそれぞれのソース電圧と同じであ
るので、基板バイアス効果は発生せず、前記ノード1は
急速にvCcまでグルアップされる。したがって、本実
施例によれば、従来例に比べてワード線駆動用インバー
タIの反転動作が速くなり、出力ノード3の電位の立ち
下シが速く々す、ワード線肌の選択状態から非選択状態
への反転が速くなる。また、ノード1の電位はvcc−
1vTHP1(但しvT□2はPチャンネルトランジス
タQ4の閾値電圧)までプルアップされ、I■THP
Iはノード1の電圧の上昇に伴って増加しないので、ワ
ード線駆動用インバータIの反転動作が可能な範囲で許
容し得るvcc電源電圧の変動(低下)マージンが従来
例に比べて大きくなる。また、従来例で必要とされたト
ランスファダート用トランジスタ(第1図Qs )が省
略されているので、本実施例は回路構成の簡易化、回路
ノ9ターン面積の縮小化が可能である。
力お、本発明は上記実施例に限定されるものではなく、
本発明の技術的思想を逸脱しガい範囲で種々変形実施し
得る。第4図に示すlPROMのアドレスデコーダ回路
においては、第3図のアドレスデコーダ回路に比べて負
荷用トランジスタQ4のソースと通常電源vccとの間
にそれぞれのf−)に対応してアドレス信号入力A1〜
A3が印加され、それぞれの基板が可変電源vl1wに
接続された負荷用のPチャンネルエンハンスメント型M
O8)ランジスタQtt〜Chsを並列接続して挿入し
た点が異な)、その他は同一である。
本発明の技術的思想を逸脱しガい範囲で種々変形実施し
得る。第4図に示すlPROMのアドレスデコーダ回路
においては、第3図のアドレスデコーダ回路に比べて負
荷用トランジスタQ4のソースと通常電源vccとの間
にそれぞれのf−)に対応してアドレス信号入力A1〜
A3が印加され、それぞれの基板が可変電源vl1wに
接続された負荷用のPチャンネルエンハンスメント型M
O8)ランジスタQtt〜Chsを並列接続して挿入し
た点が異な)、その他は同一である。
このようなアドレスデコーダ回路によれば、アドレス信
号入力A!〜A3がそれぞれ′1#であってデコード出
力ノード1がv!lsになるときでも負荷用のトランジ
スタQll〜Qsa がそれぞれオフになるので、貫通
電流が流れることがなく、消費電力が低くなる利点があ
る。
号入力A!〜A3がそれぞれ′1#であってデコード出
力ノード1がv!lsになるときでも負荷用のトランジ
スタQll〜Qsa がそれぞれオフになるので、貫通
電流が流れることがなく、消費電力が低くなる利点があ
る。
また、第5図に示すEPROMのアドレスデコーダ回路
においては、複数(本例では2個)のアドレスデコーダ
回路でアドレス信号入力の一部(A1−As )が同じ
である場合に、同じアドレス信号入力A1〜Asが印加
されるトランジスタQ1〜Q3を接地側に集めて直列接
続することによって複数のアドレスデコーダ回路で共有
している。そして、残りのアドレス信号A4 e A4
がそれぞれ対応して印加されるNチャンネルエンハンス
メント型MO8)ランジスタQ141Q14’の各一端
を上記共有の直列トランジスタQl−Qs の一端に接
続し、上記MO8)ランラスタ9口+ Q14’の各他
端1,1′にそれぞれ対応して負荷用トランジスタQ4
1Q4’を接続し、さらに各組のデコード出力ノード1
.1′に対応してワード線駆動部用トランジスタ(Qs
、Qa 、Qs ) 、(Qs’、Qa’、Qa’)
を接続したものであJ) 、WL、 WL’ はワード
線である。このように、複数のアドレスデコーダ回路の
一部を共有化することによって、EPROM集積回路の
パターン面積の縮小が可能になる。
においては、複数(本例では2個)のアドレスデコーダ
回路でアドレス信号入力の一部(A1−As )が同じ
である場合に、同じアドレス信号入力A1〜Asが印加
されるトランジスタQ1〜Q3を接地側に集めて直列接
続することによって複数のアドレスデコーダ回路で共有
している。そして、残りのアドレス信号A4 e A4
がそれぞれ対応して印加されるNチャンネルエンハンス
メント型MO8)ランジスタQ141Q14’の各一端
を上記共有の直列トランジスタQl−Qs の一端に接
続し、上記MO8)ランラスタ9口+ Q14’の各他
端1,1′にそれぞれ対応して負荷用トランジスタQ4
1Q4’を接続し、さらに各組のデコード出力ノード1
.1′に対応してワード線駆動部用トランジスタ(Qs
、Qa 、Qs ) 、(Qs’、Qa’、Qa’)
を接続したものであJ) 、WL、 WL’ はワード
線である。このように、複数のアドレスデコーダ回路の
一部を共有化することによって、EPROM集積回路の
パターン面積の縮小が可能になる。
上述したように本発明の不揮発性メモリのアドレスデコ
ーダ回路によれば、不揮発性メモリセル選択線を選択駆
動するための駆動回路を選択状態から非選択状態へ高速
に反転させることができ、電源電圧変動マージンが大き
く、シかも構成を簡易化できノfターン面積の縮小化し
得るガどの利点がある。
ーダ回路によれば、不揮発性メモリセル選択線を選択駆
動するための駆動回路を選択状態から非選択状態へ高速
に反転させることができ、電源電圧変動マージンが大き
く、シかも構成を簡易化できノfターン面積の縮小化し
得るガどの利点がある。
第1図は従来のEFROMの一部を示す回路図、第2図
は第1図のlPROMの動作タイミングの一例を示すタ
イミング図、第3図は本発明に係る不揮発性メモリのア
ドレスデコーダ回路の一実施例を示す回路図、第4図お
よび第5図はそれぞれ本発明の他の実施例を示す回路図
である。 Ql〜Q4・Q6〜Qs+Qxs〜Q14・Q14’
−MOS )ランジスタ、■・・・インバータ、w、w
’・・・ワード線、MC・・・不揮発性メモリセル、v
cc・・・通常電源、vsW・・・可変電源。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 Vsw −−−−一−−−−−−−−−−−−−−−−
−−15− 第3図 第4図 りら町イ“ 第5図
は第1図のlPROMの動作タイミングの一例を示すタ
イミング図、第3図は本発明に係る不揮発性メモリのア
ドレスデコーダ回路の一実施例を示す回路図、第4図お
よび第5図はそれぞれ本発明の他の実施例を示す回路図
である。 Ql〜Q4・Q6〜Qs+Qxs〜Q14・Q14’
−MOS )ランジスタ、■・・・インバータ、w、w
’・・・ワード線、MC・・・不揮発性メモリセル、v
cc・・・通常電源、vsW・・・可変電源。 出願人代理人 弁理士 鈴 江 武 彦第1図 第2図 Vsw −−−−一−−−−−−−−−−−−−−−−
−−15− 第3図 第4図 りら町イ“ 第5図
Claims (3)
- (1) アドレス信号入力がダートに印加され、一端が
接地されたアドレス入力用の1個もしくは直列接続され
た複数個の第1導電形のMOS トランジスタと、この
MOS )ランジスタの他端と通常電源との間に挿入接
続され、ダート・ドレイン相互が接続され、基板が上記
通常電源の電圧もしくはこれよシ高い書き込み電圧に設
定される可変電源に接続される負荷用の第2導電形のM
OS )ランジスタと、この負荷用のMOS )ランジ
スタと前記アドレス入力用のMOS )ランジスタとの
接続点に入力ノードが接続され、前記可変電源を動作電
源、とする不揮発性メモリセル選択線駆動用のCMOS
インバータと、このCMOSインバータの出力ノードに
ダートが接続され、ソースおよび基板が前記可変電源に
接続され、ドレインが上記CMOSインバータの入力ノ
ードに接続された帰還用の第2導電形のMOS )ラン
ジスタとを具備することを特徴とする不揮発性メモリの
アドレスデコーダ回路。 - (2)前記負荷用の第2導電形のMOS )ランジスタ
のソースと通常電源との間に、前記アドレス信号入力が
ダートに印加され、基板が前記可変電源に共通接続され
て々る負荷用の1個もしくは並列接続された複数個の第
2導電形のMOSトランジスタが挿入接続されてなるこ
とを特徴とする特許 性メモリのアドレスデコーダ回路。 - (3)複数個のアドレスデコーダ回路それぞれにおける
アドレス入力用の複数個のMOS }ランジスタのうち
、同じアドレス信号入力が印加される一部のMOS }
ランジスタを接地側に集めて複数個のアドレスデコーダ
回路で共有化してなることを特徴とする前記特許請求の
範囲第1項記載の不揮発性メモリのアドレスデコーダ回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58169891A JPS6061996A (ja) | 1983-09-14 | 1983-09-14 | 不揮発性メモリのアドレスデコ−ダ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58169891A JPS6061996A (ja) | 1983-09-14 | 1983-09-14 | 不揮発性メモリのアドレスデコ−ダ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6061996A true JPS6061996A (ja) | 1985-04-09 |
JPS6322396B2 JPS6322396B2 (ja) | 1988-05-11 |
Family
ID=15894873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58169891A Granted JPS6061996A (ja) | 1983-09-14 | 1983-09-14 | 不揮発性メモリのアドレスデコ−ダ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6061996A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0322002A2 (en) * | 1987-12-01 | 1989-06-28 | STMicroelectronics S.r.l. | Voltage supply switching device for nonvolatile memories in MOS technology |
JPH02108293A (ja) * | 1988-10-15 | 1990-04-20 | Sony Corp | 不揮発性メモリのアドレスデコーダ回路 |
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Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS56163587A (en) * | 1980-05-19 | 1981-12-16 | Toshiba Corp | Semiconductor memory |
-
1983
- 1983-09-14 JP JP58169891A patent/JPS6061996A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS56163587A (en) * | 1980-05-19 | 1981-12-16 | Toshiba Corp | Semiconductor memory |
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US5606530A (en) * | 1994-11-30 | 1997-02-25 | Texas Instruments Incorporated | High speed ROM decode circuit |
Also Published As
Publication number | Publication date |
---|---|
JPS6322396B2 (ja) | 1988-05-11 |
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