JPH03105797A - デコーダ回路 - Google Patents
デコーダ回路Info
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- JPH03105797A JPH03105797A JP1243909A JP24390989A JPH03105797A JP H03105797 A JPH03105797 A JP H03105797A JP 1243909 A JP1243909 A JP 1243909A JP 24390989 A JP24390989 A JP 24390989A JP H03105797 A JPH03105797 A JP H03105797A
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- 230000003071 parasitic effect Effects 0.000 description 26
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- XUFQPHANEAPEMJ-UHFFFAOYSA-N famotidine Chemical compound NC(N)=NC1=NC(CSCCC(N)=NS(N)(=O)=O)=CS1 XUFQPHANEAPEMJ-UHFFFAOYSA-N 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
メモリのデコーダ回路に関し、
寄生容量によるデコーダ回路の誤動作を、アクセスタイ
ムの増加や消費電力が増加を招くことなく、防止するデ
コーダ回路の提供を目的とし、高電位側の電源線（４）
とデコード出力端（３）高電位側の間に接続された負荷
素子（Ｄ１）と、該デコード出力端（３）高電位側、該
デコード出力端（Ｘ）との間に直列に接続された複数の
デコード用トランジスタ（Ｑ，〜Ｑ．）と、前記複数の
デコード用トランジスタ（Ｑ． −Ｑゎ）の相互接続点
のうち前記デコード出力端（Ｘ）に最も近い位置の相互
接続点に接続された電流供給手段（２）とを具備し、 前記複数のデコード用トランジスタ（Ｑ１〜Ｑｎ）はそ
れぞれ対応する入力信号によって制御され、 前記複数のデコード用トランジスタ（Ｑ． −Ｑ７）の
うち、前記デコード出力端（Ｘ）に最も近いデコード用
トランジスタ以外の少なくともｌつのデコード用トラン
ジスタが非導通のときに、前記電流供給手段（２）が電
流供給を行うように構威されている。
ムの増加や消費電力が増加を招くことなく、防止するデ
コーダ回路の提供を目的とし、高電位側の電源線（４）
とデコード出力端（３）高電位側の間に接続された負荷
素子（Ｄ１）と、該デコード出力端（３）高電位側、該
デコード出力端（Ｘ）との間に直列に接続された複数の
デコード用トランジスタ（Ｑ，〜Ｑ．）と、前記複数の
デコード用トランジスタ（Ｑ． −Ｑゎ）の相互接続点
のうち前記デコード出力端（Ｘ）に最も近い位置の相互
接続点に接続された電流供給手段（２）とを具備し、 前記複数のデコード用トランジスタ（Ｑ１〜Ｑｎ）はそ
れぞれ対応する入力信号によって制御され、 前記複数のデコード用トランジスタ（Ｑ． −Ｑ７）の
うち、前記デコード出力端（Ｘ）に最も近いデコード用
トランジスタ以外の少なくともｌつのデコード用トラン
ジスタが非導通のときに、前記電流供給手段（２）が電
流供給を行うように構威されている。
本発明は、メモリのデコーダ回路に関する。
書き込み時に高電圧を必要とするメモリには、例えばＥ
ＦＲＯＭ （電気的にプログラム可能なメモリ）がある
。ＥＦＲＯＭは、例えばＦＡＭＯＳのトランジスタで形
威された記憶素子のマトリクスと、記憶素子を選択する
ためのビット線、ワード線と、これを駆動するデコーダ
回路からなる。
ＦＲＯＭ （電気的にプログラム可能なメモリ）がある
。ＥＦＲＯＭは、例えばＦＡＭＯＳのトランジスタで形
威された記憶素子のマトリクスと、記憶素子を選択する
ためのビット線、ワード線と、これを駆動するデコーダ
回路からなる。
通常、このようなＥＦＲＯＭのデコーダ回路では、読み
出し時には電源電圧が低電圧（５ｖ）となり、アドレス
（Ｏ又は５Ｖ）に対する記憶素子を選択してデータの出
力を行う。一方、書き込み時には、電源電圧を高電圧（
１２．５Ｖ）として、書き込みを行う。
出し時には電源電圧が低電圧（５ｖ）となり、アドレス
（Ｏ又は５Ｖ）に対する記憶素子を選択してデータの出
力を行う。一方、書き込み時には、電源電圧を高電圧（
１２．５Ｖ）として、書き込みを行う。
従来のＥＰＲＯＭ用のデコーダ回路（例えば特開昭６１
−４５４９６号公報参照）を第３図に示す。
−４５４９６号公報参照）を第３図に示す。
？中、１はＣＭＯＳインバータ、３はワード線出力、５
はグランド、６はナンドゲート回路、４は高電圧Ｖ■及
び低電圧ＶＣＣの切り替え可能な電源線、ＶＣＣは低電
圧電源線、Ｄｔはデブレッション型のｎチャネルＭＯＳ
｝ランジスタ、Ｑ２１〜Ｑ２４， ＱＺ？はエンハン
スメント型のｎチャネルＭＯＳトランジスタ、Ｑ０はエ
ンハンスメント型のｐチャネルＭＯＳトランジスタ、ａ
０〜ａ３はアドレス信号、Ｘ ， Ａ Ｉ”” Ａ ｓ
は接続点、Ｃ，−Ｃ３は寄生容量である。
はグランド、６はナンドゲート回路、４は高電圧Ｖ■及
び低電圧ＶＣＣの切り替え可能な電源線、ＶＣＣは低電
圧電源線、Ｄｔはデブレッション型のｎチャネルＭＯＳ
｝ランジスタ、Ｑ２１〜Ｑ２４， ＱＺ？はエンハン
スメント型のｎチャネルＭＯＳトランジスタ、Ｑ０はエ
ンハンスメント型のｐチャネルＭＯＳトランジスタ、ａ
０〜ａ３はアドレス信号、Ｘ ， Ａ Ｉ”” Ａ ｓ
は接続点、Ｃ，−Ｃ３は寄生容量である。
このデコーダ回路では、ナンドゲート回路６の負荷トラ
ンジスタＤｔはデブリション型トランジスタであり、定
電流源として働く。ナンドゲート回路及びＣＭＯＳイン
バータの電源電圧は、書き込み時には高電圧ＶＰＰ （
１ ２． ５ Ｖ）とし、読み込み時には低電圧Ｖｃ
ｃ（５Ｖ）に切り換える構或になっている。ＣＭＯＳイ
ンバータ１の出力は、例えばワード線に接続される。
ンジスタＤｔはデブリション型トランジスタであり、定
電流源として働く。ナンドゲート回路及びＣＭＯＳイン
バータの電源電圧は、書き込み時には高電圧ＶＰＰ （
１ ２． ５ Ｖ）とし、読み込み時には低電圧Ｖｃ
ｃ（５Ｖ）に切り換える構或になっている。ＣＭＯＳイ
ンバータ１の出力は、例えばワード線に接続される。
ところが、最近の半導体記憶装置では、記憶容量の増大
に伴うアドレス入力ビット数の増加により、ナンドゲー
ト回路を構或するトランジスタ数も増加している． そのため、従来のデコーダ回路では、第３図中の破線で
示されるような、寄生容量Ｃ，〜Ｃ，がデコーダ回路を
誤動作させることが分かった．それを、第４図を参照に
して説明する。第４図は従来のデコーダ回路の誤動作を
説明するための波形図である．図中、ａ．，ａ．はアド
レス信号の電位レベル、ＸはＣＭＯＳインバータの人力
電位レベルを示している．なお、電源電圧はＶＣＣ（５
■）とする． アドレスａ．に”Ｌ″ （Ｏ■）、ａ，〜ａ３に”Ｈ″
（５ｖ）が入力しているとき、Ｑｚ＋はオフ、Ｑ．〜
Ｑｔａはオンであり、Ｘ点は″Ｈ”、インバータの出力
は”Ｌ”となる．このとき、ナンドゲート回路のトラン
ジスタＱ！ｚはオフ状態、トランジスタＱ０〜Ｑｘｓは
オン状態であるので、寄生容量Ｃ Ｉ− Ｃ ｓの電荷
はグランドに放電される．？の後、アドレスが、ａ０〜
ａ３が“Ｈ”、ａ４が“Ｌ”に変化すると、トランジス
タＱ．．−Ｑ２，がオン、Ｑ２４がオフと変化する．そ
の瞬間、負荷トランジスタＤ２から寄生容量Ｃ，〜Ｃ，
へ電流が流れ、寄生容量Ｃ，〜Ｃ，が充電される。この
とき、Ｄ２からの電流供給能力は小さいため、Ｘ点の電
位、即ち、インバータの入力電圧を瞬間低下させる。こ
の電圧低下は、ナンドゲート回路を構威するトランジス
タ数が多くなる程顕著になる。
に伴うアドレス入力ビット数の増加により、ナンドゲー
ト回路を構或するトランジスタ数も増加している． そのため、従来のデコーダ回路では、第３図中の破線で
示されるような、寄生容量Ｃ，〜Ｃ，がデコーダ回路を
誤動作させることが分かった．それを、第４図を参照に
して説明する。第４図は従来のデコーダ回路の誤動作を
説明するための波形図である．図中、ａ．，ａ．はアド
レス信号の電位レベル、ＸはＣＭＯＳインバータの人力
電位レベルを示している．なお、電源電圧はＶＣＣ（５
■）とする． アドレスａ．に”Ｌ″ （Ｏ■）、ａ，〜ａ３に”Ｈ″
（５ｖ）が入力しているとき、Ｑｚ＋はオフ、Ｑ．〜
Ｑｔａはオンであり、Ｘ点は″Ｈ”、インバータの出力
は”Ｌ”となる．このとき、ナンドゲート回路のトラン
ジスタＱ！ｚはオフ状態、トランジスタＱ０〜Ｑｘｓは
オン状態であるので、寄生容量Ｃ Ｉ− Ｃ ｓの電荷
はグランドに放電される．？の後、アドレスが、ａ０〜
ａ３が“Ｈ”、ａ４が“Ｌ”に変化すると、トランジス
タＱ．．−Ｑ２，がオン、Ｑ２４がオフと変化する．そ
の瞬間、負荷トランジスタＤ２から寄生容量Ｃ，〜Ｃ，
へ電流が流れ、寄生容量Ｃ，〜Ｃ，が充電される。この
とき、Ｄ２からの電流供給能力は小さいため、Ｘ点の電
位、即ち、インバータの入力電圧を瞬間低下させる。こ
の電圧低下は、ナンドゲート回路を構威するトランジス
タ数が多くなる程顕著になる。
この瞬時の電圧低下が、インバータの■出力を“Ｌ″か
ら０Ｈ”へ反転して、一時的に選択レベルを出力してし
まう．そのため、本来選択すべきでないワード線が誤選
択されてしまい、ＥＰＲＯＭ−ｔ−誤動作させる。これ
を防ぐには、寄生容量が完全に充電された時間を見計ら
ってセンス動作をさせれば良いが、それではアドレス入
力からデータ出力までの読み出しタイミングが長くなり
、ときには約２０ｎｓもアクセスタイムが遅くなる。
ら０Ｈ”へ反転して、一時的に選択レベルを出力してし
まう．そのため、本来選択すべきでないワード線が誤選
択されてしまい、ＥＰＲＯＭ−ｔ−誤動作させる。これ
を防ぐには、寄生容量が完全に充電された時間を見計ら
ってセンス動作をさせれば良いが、それではアドレス入
力からデータ出力までの読み出しタイミングが長くなり
、ときには約２０ｎｓもアクセスタイムが遅くなる。
また、負荷の抵抗値を下げて、寄生容量を速やかに充電
することも考えられるが、それでは消費電力が増加して
しまう． 従って、本発明は、寄生容量によるデコーダ回路の誤動
作を、アクセスタイムの増加や消費電力が増加を招くこ
となく、防止するデコーダ回路の提供を目的とする． （課題を解決するための手段） 本発明の目的は、高電位側の電源線４とデコード出力端
Ｘとの間に接続された負荷素子Ｄ１と、デコード出力端
Ｘと低電位側の電源線５との間に直列に接続された複数
のデコード用トランジスタＱ１〜Ｑ７と、複数のデコー
ド用トランジスタＱ１〜Ｑ７の相互接続点のうちデコー
ド出力端Ｘに最も近い位置の相互接続点に接続された電
流供給千段２とを具備し、複数のデコード用トランジス
タＱ，〜Ｑ７はそれぞれ対応する入力信号によって制御
され、複数のデコード用トランジスタＱ，〜Ｑ．のうち
、デコード出力端Ｘに最も近いデコード用トランジスタ
以外の少なくとも１つのデコ一ド用トランジスタが非導
通のときに、電流供給手段２が電流供給を行うように構
或されることで達戒できる。
することも考えられるが、それでは消費電力が増加して
しまう． 従って、本発明は、寄生容量によるデコーダ回路の誤動
作を、アクセスタイムの増加や消費電力が増加を招くこ
となく、防止するデコーダ回路の提供を目的とする． （課題を解決するための手段） 本発明の目的は、高電位側の電源線４とデコード出力端
Ｘとの間に接続された負荷素子Ｄ１と、デコード出力端
Ｘと低電位側の電源線５との間に直列に接続された複数
のデコード用トランジスタＱ１〜Ｑ７と、複数のデコー
ド用トランジスタＱ１〜Ｑ７の相互接続点のうちデコー
ド出力端Ｘに最も近い位置の相互接続点に接続された電
流供給千段２とを具備し、複数のデコード用トランジス
タＱ，〜Ｑ７はそれぞれ対応する入力信号によって制御
され、複数のデコード用トランジスタＱ，〜Ｑ．のうち
、デコード出力端Ｘに最も近いデコード用トランジスタ
以外の少なくとも１つのデコ一ド用トランジスタが非導
通のときに、電流供給手段２が電流供給を行うように構
或されることで達戒できる。
このとき、複数のデコード用トランジスタＱ１〜Ｑ，１
は一導電チャネルＭＯＳ｝ランジスタで構威され、電流
供給手段２は、デコード出力端Ｘに−最も近い接続点と
高電位側の電源線と間に接続された反対導電チャネルＭ
ＯＳ｝ランジスタを具備し、デコード出力端Ｘに最も近
いデコード用トランジスタが受ける入力信号以外の入力
信号によって、反対導電チャネルＭＯＳトランジスタが
制御されてもよい。
は一導電チャネルＭＯＳ｝ランジスタで構威され、電流
供給手段２は、デコード出力端Ｘに−最も近い接続点と
高電位側の電源線と間に接続された反対導電チャネルＭ
ＯＳ｝ランジスタを具備し、デコード出力端Ｘに最も近
いデコード用トランジスタが受ける入力信号以外の入力
信号によって、反対導電チャネルＭＯＳトランジスタが
制御されてもよい。
また、電流供給手段２の出力は、高電位側の電源線と複
数のデコード用トランジスタＱ１〜Ｑｎの各相互接続点
との間に接続され、デコード出力端Ｘに最も近いデコー
ド用トランジスタが受ける入力信号以外の入力信号によ
って、デコード用トランジスタが非導通となるときに、
非導通となるデコード用トランジスタよりもデコード出
力端Ｘに最も近い相互接続点に電流を供給するようにし
でもよい． 〔作用〕 本発明では、ナンドゲート回路を構或する直列接続され
たデコードトランジスタ間に寄生的に形威される容量を
、負荷トランジスタからの電流のみで充電をせず、デコ
ードトランジスタに入力するアドレス信号で制御される
電流供給回路からも充電するようにする。
数のデコード用トランジスタＱ１〜Ｑｎの各相互接続点
との間に接続され、デコード出力端Ｘに最も近いデコー
ド用トランジスタが受ける入力信号以外の入力信号によ
って、デコード用トランジスタが非導通となるときに、
非導通となるデコード用トランジスタよりもデコード出
力端Ｘに最も近い相互接続点に電流を供給するようにし
でもよい． 〔作用〕 本発明では、ナンドゲート回路を構或する直列接続され
たデコードトランジスタ間に寄生的に形威される容量を
、負荷トランジスタからの電流のみで充電をせず、デコ
ードトランジスタに入力するアドレス信号で制御される
電流供給回路からも充電するようにする。
具体的には、複数のアドレス信号で制御される反対導電
型トランジスタをナンドゲートを形威する一導電型のデ
コードトランジスタ間に接続して電流供給回路とする。
型トランジスタをナンドゲートを形威する一導電型のデ
コードトランジスタ間に接続して電流供給回路とする。
これにより、寄生容量へ流れ込む電流は、負荷トランジ
スタ及び電流供給回路から充電される。
スタ及び電流供給回路から充電される。
第１の実施例
第１図に本発明の第１実施例であるＥＰＲＯＭにおける
ワード線デコーダ回路を示す。図において、電源線４は
書き込み時に高電圧ＶＦＦ（１２．５Ｖ）となり、読み
出し時に低電圧Ｖｃｃ（５Ｖ）となるものである。５は
グランド、Ｄ，はｎチャネルのデブレッション型ＭＯＳ
｝ランジスタで構威された負荷、Ｑ，〜Ｑ４はｎチャネ
ルのエンハンスメント型ＭＯＳ｝ランジスタであり、各
々のトランジスタのゲートにはアドレス信号ａ．”−ａ
，が入力する。Ａ，〜Ａ３はＭＯＳ｝ランジスタＱ，−
Ｑ．間の接続点である。１はＣＭＯＳインバータ回路で
あり、ｐチャネルＭＯＳ｝ランジスタＱ＆ ｒ ｎチ
ャネルＭＯＳ｝ランジスタＱ７を直列に接続し、かつそ
の入力をＭＯＳＩ−ランジスタＱ１のドレインに接続し
て、出力をワード線に接続している。
ワード線デコーダ回路を示す。図において、電源線４は
書き込み時に高電圧ＶＦＦ（１２．５Ｖ）となり、読み
出し時に低電圧Ｖｃｃ（５Ｖ）となるものである。５は
グランド、Ｄ，はｎチャネルのデブレッション型ＭＯＳ
｝ランジスタで構威された負荷、Ｑ，〜Ｑ４はｎチャネ
ルのエンハンスメント型ＭＯＳ｝ランジスタであり、各
々のトランジスタのゲートにはアドレス信号ａ．”−ａ
，が入力する。Ａ，〜Ａ３はＭＯＳ｝ランジスタＱ，−
Ｑ．間の接続点である。１はＣＭＯＳインバータ回路で
あり、ｐチャネルＭＯＳ｝ランジスタＱ＆ ｒ ｎチ
ャネルＭＯＳ｝ランジスタＱ７を直列に接続し、かつそ
の入力をＭＯＳＩ−ランジスタＱ１のドレインに接続し
て、出力をワード線に接続している。
２は電流供給回路であり、ここでは、各ゲートにアドレ
スａｌ”−ａ＝が接続され、ソースが電源Ｖｃｃ（５Ｖ
）に接続され、ドレインが共通に接続点Ａ，に接続され
たｐチャネルエンハンスメント型ＭＯＳ｝ランジスタ（
Ｑ．〜Ｑ．．）で構威されている。
スａｌ”−ａ＝が接続され、ソースが電源Ｖｃｃ（５Ｖ
）に接続され、ドレインが共通に接続点Ａ，に接続され
たｐチャネルエンハンスメント型ＭＯＳ｝ランジスタ（
Ｑ．〜Ｑ．．）で構威されている。
また、アドレスａｏ〜ａ３には、″Ｈ” （５Ｖ）或い
は“Ｌ” （ＯＶ）のレベルの信号が入力する。
は“Ｌ” （ＯＶ）のレベルの信号が入力する。
なお、本実施例では、説明を簡単にするためにアドレス
信号はａ０〜ａ３の４本としているが、実際にはアドレ
ス信号は２本以上、何本でもよく、それに対応するｎチ
ャネルＭＯＳ｝ランジスタも２個以上、何個であっても
よい。
信号はａ０〜ａ３の４本としているが、実際にはアドレ
ス信号は２本以上、何本でもよく、それに対応するｎチ
ャネルＭＯＳ｝ランジスタも２個以上、何個であっても
よい。
以下に、第１実施例のデコーダ回路の誤動作防止につい
て説明する。
て説明する。
まず、読み出し時の動作を説明する。
アドレス信号ａ０が゛Ｌ″、アドレス信号ａ１〜ａ３が
゛Ｈ“の場合、ＭＯＳトランジスタＱ．はオフ、Ｑ２〜
Ｑ４はオンとなって、ＣＭＯＳインバータには“Ｈ”が
入力し、出力端子３には”゜Ｌ”が出力する。このとき
、ＭＯＳ｝ランジスタＱ１〜Ｑ４間の寄生容３ｉ ｃ
Ｉ− Ｃ ：Ｉは全て放電状態である。電流供給回路２
は、トランジスタＱ８〜ＱＩ０が全てオフのため、接続
点Ａへの電流の供給を行わない。
゛Ｈ“の場合、ＭＯＳトランジスタＱ．はオフ、Ｑ２〜
Ｑ４はオンとなって、ＣＭＯＳインバータには“Ｈ”が
入力し、出力端子３には”゜Ｌ”が出力する。このとき
、ＭＯＳ｝ランジスタＱ１〜Ｑ４間の寄生容３ｉ ｃ
Ｉ− Ｃ ：Ｉは全て放電状態である。電流供給回路２
は、トランジスタＱ８〜ＱＩ０が全てオフのため、接続
点Ａへの電流の供給を行わない。
その後、アドレス信号ａ０〜ａ２が″Ｈ”、アドレス信
号ａ，が“Ｌ”に変化すると、ＭＯＳトランジスタＱ１
〜Ｑｎはオン、Ｑ４はオフとなり、出力端子３には“Ｌ
”が出力する。
号ａ，が“Ｌ”に変化すると、ＭＯＳトランジスタＱ１
〜Ｑｎはオン、Ｑ４はオフとなり、出力端子３には“Ｌ
”が出力する。
このとき、アドレス信号ａ，が“Ｌ”であるから電流供
給回路２のトランジスタＱ１。はオンし、接続点Ａから
の寄生容量Ｃ，〜Ｃ，の充電を補助する。
給回路２のトランジスタＱ１。はオンし、接続点Ａから
の寄生容量Ｃ，〜Ｃ，の充電を補助する。
従って、本発明によれば、寄生容量Ｃ Ｉ”’ Ｃ ３
の充電は、負荷であるトランジスタＤ１に加えてトラン
ジスタＱｓ ＝Ｑ＋ｏによっても行われるので、Ｘ点の
電位、即ちＣＭＯＳインバータ回路１の人力の電圧の瞬
時の落ち込みは低減される。その結果、非選択であるべ
きワード線が一時的に誤って選択することは防がれる。
の充電は、負荷であるトランジスタＤ１に加えてトラン
ジスタＱｓ ＝Ｑ＋ｏによっても行われるので、Ｘ点の
電位、即ちＣＭＯＳインバータ回路１の人力の電圧の瞬
時の落ち込みは低減される。その結果、非選択であるべ
きワード線が一時的に誤って選択することは防がれる。
また、アドレス信号ａ０〜ａ３が“Ｌ”Ｈ″，“′Ｈ“
， “Ｈ”が入力している状態から、アドレス信号ａ０
〜ａ，が１１ Ｈ ｍ，“′Ｌ”Ｈ”，”Ｌ”変化した
ときは、トランジスタＱ２Ｑ４はオフとなる。このとき
は、トランジスタ？．がオンして、寄生容１ｃｘの充電
が行われるため、前述の場合と同様にＸ点の電位の瞬時
の落ち込みは低減される． この様に、アドレス信号ａ０〜ａ，が変わっても、Ｘ点
のデコーダ出力が非選択出力をすべき場合で、かつ寄生
容量ＣＩ−Ｃｓの充電が必要なる場合には、少なくとも
アドレス信号ａ０〜ａ，の内の１つが“Ｌ”であるから
、トランジスタＱ，〜ＱＩ０のいずれかがオンして寄生
容量Ｃ，〜Ｃ，の充電が補助される． なお、アドレス信号１。〜ａ，が”Ｌ”，Ｈ”，“Ｈ”
，″Ｈ”でＸ点の出力が非選択レベルであるときは、ト
ランジスタＱ●〜Ｑｌ６はオンしないが、このときは、
寄生容量Ｃ Ｉ”’ Ｃ ｘはＸ点から切り離されてい
るから支障はない。
， “Ｈ”が入力している状態から、アドレス信号ａ０
〜ａ，が１１ Ｈ ｍ，“′Ｌ”Ｈ”，”Ｌ”変化した
ときは、トランジスタＱ２Ｑ４はオフとなる。このとき
は、トランジスタ？．がオンして、寄生容１ｃｘの充電
が行われるため、前述の場合と同様にＸ点の電位の瞬時
の落ち込みは低減される． この様に、アドレス信号ａ０〜ａ，が変わっても、Ｘ点
のデコーダ出力が非選択出力をすべき場合で、かつ寄生
容量ＣＩ−Ｃｓの充電が必要なる場合には、少なくとも
アドレス信号ａ０〜ａ，の内の１つが“Ｌ”であるから
、トランジスタＱ，〜ＱＩ０のいずれかがオンして寄生
容量Ｃ，〜Ｃ，の充電が補助される． なお、アドレス信号１。〜ａ，が”Ｌ”，Ｈ”，“Ｈ”
，″Ｈ”でＸ点の出力が非選択レベルであるときは、ト
ランジスタＱ●〜Ｑｌ６はオンしないが、このときは、
寄生容量Ｃ Ｉ”’ Ｃ ｘはＸ点から切り離されてい
るから支障はない。
次に、書き込み時の動作について説明する。
書き込み時は、ナンドゲート回路６とＣＭＯＳインバー
タの電源電圧は高電圧Ｖｒｒ（１２．５■）となる．こ
れにより、ＣＭＯＳインバータｌの論理しきい値は約Ｖ
■／２ （Ｖ）となり読み出し時よりも高くなるので、
寄生容量Ｃ１〜Ｃ，の充電によるＸ点の電圧の瞬時の落
ち込みがあっても語動作には至らない。
タの電源電圧は高電圧Ｖｒｒ（１２．５■）となる．こ
れにより、ＣＭＯＳインバータｌの論理しきい値は約Ｖ
■／２ （Ｖ）となり読み出し時よりも高くなるので、
寄生容量Ｃ１〜Ｃ，の充電によるＸ点の電圧の瞬時の落
ち込みがあっても語動作には至らない。
なお、電源電圧が高電圧ＶＰＰ、トランジスタＱ，〜Ｑ
ｌｏには低電圧ＶＣＣ（５Ｖ）が印加されているため
、例えば、アドレス信号ａ１〜ａ３に“′Ｈ”，“Ｌ”
，“Ｉ， ＩＩ，“Ｌ”が入力されているとき、トラン
ジスタＱ．がオンしてＡＩ点、つまりトランジスタＱ，
のソース電位はほぼ５■になる。アドレス信号ａ０は５
Ｖであるので、トランジスタＱ，は、そのゲート・ソー
ス間電圧Ｖ ｇｓに電位差がないためにオフとなる。従
って、高電圧ＶＰＰの電源線からトランジスタＤ＋及び
接続点八６を介してトランジスタＱ８〜Ｑ ｌｏの電源
線へは電流は流れない。
ｌｏには低電圧ＶＣＣ（５Ｖ）が印加されているため
、例えば、アドレス信号ａ１〜ａ３に“′Ｈ”，“Ｌ”
，“Ｉ， ＩＩ，“Ｌ”が入力されているとき、トラン
ジスタＱ．がオンしてＡＩ点、つまりトランジスタＱ，
のソース電位はほぼ５■になる。アドレス信号ａ０は５
Ｖであるので、トランジスタＱ，は、そのゲート・ソー
ス間電圧Ｖ ｇｓに電位差がないためにオフとなる。従
って、高電圧ＶＰＰの電源線からトランジスタＤ＋及び
接続点八６を介してトランジスタＱ８〜Ｑ ｌｏの電源
線へは電流は流れない。
従って、書き込み時において、電流供給回路２であるト
ランジスタＱ８〜Ｑ ｌｏをナンドゲート回路６に付加
することに対し、不都合は生じない。
ランジスタＱ８〜Ｑ ｌｏをナンドゲート回路６に付加
することに対し、不都合は生じない。
第２の実施例
第２図に本発明の第２の実施例を示す．図は、第１実施
例と同様、ＥＦＲＯＭにおけるワード線デコーダ回路を
示しており、図中、第１図と同一のものには同一の記号
を付けている． 第２実施例の特徴は、電流供給回路を構或する各ｐチャ
ネルトランジスタＱ．〜Ｑ，。のドレインが、トランジ
スタＱ１〜Ｑ４の各トランジスタ間（ Ａ Ｉ−Ａ ３
）に接続されていることである。
例と同様、ＥＦＲＯＭにおけるワード線デコーダ回路を
示しており、図中、第１図と同一のものには同一の記号
を付けている． 第２実施例の特徴は、電流供給回路を構或する各ｐチャ
ネルトランジスタＱ．〜Ｑ，。のドレインが、トランジ
スタＱ１〜Ｑ４の各トランジスタ間（ Ａ Ｉ−Ａ ３
）に接続されていることである。
このデコーダ回路の動作は、アドレスが非選択アドレス
から別の非選択アドレスに変わったときにデコーダ用の
トランジスタＱ１〜Ｑｎの内、オフとなるトランジスタ
のドレイン側の寄生容量を、ｐチャネルトランジスタＱ
８〜Ｑ ｌ ６によって個々に充電するものである． これにより、第１実施例のアドレス信号ａ６〜ａ３が゜
’Ｌ” ＩＩＨ″ ＵＨ”，″Ｈ”の状態から、ア
ドレスａ０〜ａ，が“Ｈ″ ″Ｌ″ “Ｈ”．“Ｌ
”の状態に変化し、トランジスタＱ，Ｑ４はオフの状態
でも、寄生容量Ｃ’ｌ，Ｃ４への電流の供給ができ、Ｘ
点の電位の瞬時の落ち込みの影響を小さくすることが可
能となる．このように、本実施例では、ナンドゲート回
路６を形戒するトランジスタＱ２〜Ｑ４がオフするとき
には、それらのドレイン側の寄生容量Ｃ１〜Ｃ，がトラ
ンジスタＱ８〜Ｑ ＋ ６により自動的に充電される。
から別の非選択アドレスに変わったときにデコーダ用の
トランジスタＱ１〜Ｑｎの内、オフとなるトランジスタ
のドレイン側の寄生容量を、ｐチャネルトランジスタＱ
８〜Ｑ ｌ ６によって個々に充電するものである． これにより、第１実施例のアドレス信号ａ６〜ａ３が゜
’Ｌ” ＩＩＨ″ ＵＨ”，″Ｈ”の状態から、ア
ドレスａ０〜ａ，が“Ｈ″ ″Ｌ″ “Ｈ”．“Ｌ
”の状態に変化し、トランジスタＱ，Ｑ４はオフの状態
でも、寄生容量Ｃ’ｌ，Ｃ４への電流の供給ができ、Ｘ
点の電位の瞬時の落ち込みの影響を小さくすることが可
能となる．このように、本実施例では、ナンドゲート回
路６を形戒するトランジスタＱ２〜Ｑ４がオフするとき
には、それらのドレイン側の寄生容量Ｃ１〜Ｃ，がトラ
ンジスタＱ８〜Ｑ ＋ ６により自動的に充電される。
以上の通り、アドレスが入力される各デコード用トラン
ジスタ間に形威された寄生容量が放電状態から充電状態
になるとき、負荷トランジスタのみでなく、電流供給回
路からも寄生容量を充電し、ナンドゲート回路６の出力
、即ち、ＣＭＯＳインバータ回路の入力電圧の瞬時の落
ち込みを小さくしているので、アドレスが切り換わって
も、本来非選択出力を出力すべきときに、一時的に選択
出力が出力されることが無くなり、デコーダ回路の誤動
作を低減できる。
ジスタ間に形威された寄生容量が放電状態から充電状態
になるとき、負荷トランジスタのみでなく、電流供給回
路からも寄生容量を充電し、ナンドゲート回路６の出力
、即ち、ＣＭＯＳインバータ回路の入力電圧の瞬時の落
ち込みを小さくしているので、アドレスが切り換わって
も、本来非選択出力を出力すべきときに、一時的に選択
出力が出力されることが無くなり、デコーダ回路の誤動
作を低減できる。
なお、本実施例のデコーダ回路は従来のデコーダ回路と
比べて素子数は増えている。しかし、ｐチャネルトラン
ジスタをＱ．−Ｑ，。と、電流供給回路のトランジスタ
Ｑ，〜Ｑ４と並べてレイアウトできるので、デコーダの
幅は従来と比べてそれ程増加させなくてすむ． 上述においては、第１実施例では電源供給回路の出力を
、デコード用トランジスタＱ，．Ｑ．間に接続している
が、デコード用トランジスタＱｚＱ３間、またはＱ．．
Ｑ．間に接続してもよい。
比べて素子数は増えている。しかし、ｐチャネルトラン
ジスタをＱ．−Ｑ，。と、電流供給回路のトランジスタ
Ｑ，〜Ｑ４と並べてレイアウトできるので、デコーダの
幅は従来と比べてそれ程増加させなくてすむ． 上述においては、第１実施例では電源供給回路の出力を
、デコード用トランジスタＱ，．Ｑ．間に接続している
が、デコード用トランジスタＱｚＱ３間、またはＱ．．
Ｑ．間に接続してもよい。
但し、その場合は、負荷トランジスタＤ．が、その電源
供給回路の出力された接続点よりも負荷トランジスタＤ
，に近いトランジスタ間の寄生容量を充電しても、ＣＭ
ＯＳインバータ回路のしきい値を越えて反転しないよう
な、十分な電流供給能力を持っていることが必要である
。また、本実施例では、デコーダ回路をＥＰＲＯＭに採
用したときの例で説明しているが、電源電圧がＶＣＣで
あって切り換えがないＳＲＡＭ等に採用してもよい．〔
発明の効果〕 以上のように、本発明では、アドレスが入力するデコー
ダ用の各トランジスタ間に寄生的に形威される容量を、
負荷トランジスタからの電流に加えて、アドレス信号で
制御される電流供給回路からも充電するようにしている
．そのため、アクセスタイムの増加や消費電力の増加を
招くことなく、寄生容量によるデコーダ回路の誤動作を
防止することができる。
供給回路の出力された接続点よりも負荷トランジスタＤ
，に近いトランジスタ間の寄生容量を充電しても、ＣＭ
ＯＳインバータ回路のしきい値を越えて反転しないよう
な、十分な電流供給能力を持っていることが必要である
。また、本実施例では、デコーダ回路をＥＰＲＯＭに採
用したときの例で説明しているが、電源電圧がＶＣＣで
あって切り換えがないＳＲＡＭ等に採用してもよい．〔
発明の効果〕 以上のように、本発明では、アドレスが入力するデコー
ダ用の各トランジスタ間に寄生的に形威される容量を、
負荷トランジスタからの電流に加えて、アドレス信号で
制御される電流供給回路からも充電するようにしている
．そのため、アクセスタイムの増加や消費電力の増加を
招くことなく、寄生容量によるデコーダ回路の誤動作を
防止することができる。
第１図は第１実施例であるデコーダ回路図、第２図は第
２実施例であるデコーダ回路図、第３図は従来のデコー
ダ回路図、第４図は従来のデコーダ回路の誤動作を説明
するための波形図である。 図において、１はＣＭＯＳインバータ、２は電流供給回
路、３はワード線出力、４は電源線、５はグランド、６
はナンドゲート回路、ＶＰＰ／ＶＣＣは高電圧及び低電
圧の切り替え可能な電源、ＶＣＣは低電圧電源線、Ｄ，
，Ｄ，はデプレッション型のｎチャネルＭＯＳ｝ランジ
スタ、Ｑ．−’−’Ｑ４，Ｑ？ ｒ Ｑ ｔ ｔ 〜
Ｑ ｚ ａ ｒ Ｑ ２ ｑはエンハンスメント型の
ｎチャネルＭＯＳトランジスタ、Ｑ．，Ｑ．〜Ｑ１１１
， Ｑｚｂはエンハンスメント型のＰチャネルＭ○Ｓト
ランジスタ、ａ０〜ａ，はアドレス信号、Ａ，〜Ａ７は
接続点、Ｃ，〜Ｃ，は寄生容量を示している。
２実施例であるデコーダ回路図、第３図は従来のデコー
ダ回路図、第４図は従来のデコーダ回路の誤動作を説明
するための波形図である。 図において、１はＣＭＯＳインバータ、２は電流供給回
路、３はワード線出力、４は電源線、５はグランド、６
はナンドゲート回路、ＶＰＰ／ＶＣＣは高電圧及び低電
圧の切り替え可能な電源、ＶＣＣは低電圧電源線、Ｄ，
，Ｄ，はデプレッション型のｎチャネルＭＯＳ｝ランジ
スタ、Ｑ．−’−’Ｑ４，Ｑ？ ｒ Ｑ ｔ ｔ 〜
Ｑ ｚ ａ ｒ Ｑ ２ ｑはエンハンスメント型の
ｎチャネルＭＯＳトランジスタ、Ｑ．，Ｑ．〜Ｑ１１１
， Ｑｚｂはエンハンスメント型のＰチャネルＭ○Ｓト
ランジスタ、ａ０〜ａ，はアドレス信号、Ａ，〜Ａ７は
接続点、Ｃ，〜Ｃ，は寄生容量を示している。
Claims (3)
- （１）高電位側の電源線（４）とデコード出力端（Ｘ）
との間に接続された負荷素子（Ｄ＿１）と、該デコード
出力端（Ｘ）と低電位側の電源線（５）との間に直列に
接続された複数のデコード用トランジスタ（Ｑ＿１〜Ｑ
＿ｎ）と、 前記複数のデコード用トランジスタ（Ｑ＿１〜Ｑ＿ｎ）
の相互接続点のうち前記デコード出力端（Ｘ）に最も近
い位置の相互接続点に接続された電流供給手段（２）と
を具備し、 前記複数のデコード用トランジスタ（Ｑ＿１〜Ｑ＿ｎ）
はそれぞれ対応する入力信号によって制御され、 前記複数のデコード用トランジスタ（Ｑ＿１〜Ｑ＿ｎ）
のうち、前記デコード出力端（Ｘ）に最も近いデコード
用トランジスタ以外の少なくとも１つのデコード用トラ
ンジスタが非導通のときに、前記電流供給手段（２）が
電流供給を行うように構成されていることを特徴とする
デコーダ回路。 - （２）前記複数のデコード用トランジスタ（Ｑ＿１〜Ｑ
＿ｎ）は一導電チャネルＭＯＳトランジスタよりなり、 前記電流供給手段（２）は、前記デコード出力端（Ｘ）
に最も近い接続点と前記高電位側の電源線と間に接続さ
れた反対導電チャネルＭＯＳトランジスタを具備し、 前記デコード出力端（Ｘ）に最も近いデコード用トラン
ジスタが受ける入力信号以外の入力信号によって、前記
反対導電チャネルＭＯＳトランジスタが制御されること
を特徴とする請求項（１）記載のデコーダ回路。 - （３）高電位側の電源線（４）とデコード出力端（Ｘ）
との間に接続された負荷素子（Ｄ＿１）と、該デコード
出力端（Ｘ）と低電位側の電源線（５）との間に直列に
接続された複数のデコード用トランジスタ（Ｑ＿１〜Ｑ
＿ｍ）と、 前記高電位側の電源線と前記複数のデコード用トランジ
スタ（Ｑ＿１〜Ｑ＿ｍ）の各相互接続点との間に接続さ
れた電流供給手段（２）とを具備し、前記複数のデコー
ド用トランジスタ（Ｑ＿１〜Ｑ＿ｎ）はそれぞれ対応す
る入力信号によって制御され、 前記デコード出力端（Ｘ）に最も近いデコード用トラン
ジスタが受ける入力信号以外の入力信号によって、デコ
ード用トランジスタが非導通となるときに、非導通とな
るデコード用トランジスタよりも前記デコード出力端（
Ｘ）に近い相互接続点に電流を供給するようにしたこと
特徴とするデコーダ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24390989A JPH0793026B2 (ja) | 1989-09-20 | 1989-09-20 | デコーダ回路 |
| DE69024299T DE69024299T2 (de) | 1989-09-20 | 1990-09-18 | Dekodierschaltung für ein Prom |
| EP90310208A EP0420477B1 (en) | 1989-09-20 | 1990-09-18 | A decoder circuit for a PROM |
| US07/584,956 US5038327A (en) | 1989-09-20 | 1990-09-18 | Decoder circuit of erasable programmable read only memory for avoiding erroneous operation caused by parasitic capacitors |
| KR1019900014949A KR950000029B1 (ko) | 1989-09-20 | 1990-09-20 | 기생용량에 의해 야기된 오동작을 방지하기 위한 eprom의 디코더 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24390989A JPH0793026B2 (ja) | 1989-09-20 | 1989-09-20 | デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03105797A true JPH03105797A (ja) | 1991-05-02 |
| JPH0793026B2 JPH0793026B2 (ja) | 1995-10-09 |
Family
ID=17110811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24390989A Expired - Lifetime JPH0793026B2 (ja) | 1989-09-20 | 1989-09-20 | デコーダ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5038327A (ja) |
| EP (1) | EP0420477B1 (ja) |
| JP (1) | JPH0793026B2 (ja) |
| KR (1) | KR950000029B1 (ja) |
| DE (1) | DE69024299T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373479A (en) * | 1992-05-26 | 1994-12-13 | Nec Corporation | Low-power consumption simple row addressing system incorporated in semiconductor memory device for boosting selected word line over power voltage level |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751643A (en) * | 1990-04-06 | 1998-05-12 | Mosaid Technologies Incorporated | Dynamic memory word line driver |
| US5214602A (en) * | 1990-04-06 | 1993-05-25 | Mosaid Inc. | Dynamic memory word line driver scheme |
| GB9007791D0 (en) | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| GB9007790D0 (en) | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
| US5506803A (en) * | 1992-04-01 | 1996-04-09 | Intel Corporation | Apparatus and method for minimizing verify time in a semiconductor memory by constantly charging n-well capacitance |
| US5497475A (en) * | 1993-02-05 | 1996-03-05 | National Semiconductor Corporation | Configurable integrated circuit having true and shadow EPROM registers |
| JPH06338193A (ja) * | 1993-05-28 | 1994-12-06 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| DE69933813T2 (de) * | 1998-04-30 | 2007-04-12 | Texas Instruments Inc., Dallas | Hybridvorladungstechniken für Daten und Takt in dominologischen Schaltungen , welche die Ladungsverteilung während der Bewertung verkleinern |
| US6964077B2 (en) * | 2003-04-14 | 2005-11-15 | Red Cedar Plastics, Llc | Pipe cleaning and deburring tool |
| JP4426361B2 (ja) * | 2004-03-31 | 2010-03-03 | パナソニック株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6061996A (ja) * | 1983-09-14 | 1985-04-09 | Toshiba Corp | 不揮発性メモリのアドレスデコ−ダ回路 |
| JPS6145496A (ja) * | 1984-08-08 | 1986-03-05 | Fujitsu Ltd | デコ−ダ回路 |
| US4700086A (en) * | 1985-04-23 | 1987-10-13 | International Business Machines Corporation | Consistent precharge circuit for cascode voltage switch logic |
| FR2596595B1 (fr) * | 1986-03-28 | 1988-05-13 | Radiotechnique Compelec | Porte logique mos du type domino |
| US4819212A (en) * | 1986-05-31 | 1989-04-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with readout test circuitry |
| JPS63228494A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | ダイナミツク型デコ−ダ回路 |
| JPH0821849B2 (ja) * | 1988-10-25 | 1996-03-04 | 富士通株式会社 | 半導体記憶装置 |
-
1989
- 1989-09-20 JP JP24390989A patent/JPH0793026B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-18 DE DE69024299T patent/DE69024299T2/de not_active Expired - Fee Related
- 1990-09-18 US US07/584,956 patent/US5038327A/en not_active Expired - Fee Related
- 1990-09-18 EP EP90310208A patent/EP0420477B1/en not_active Expired - Lifetime
- 1990-09-20 KR KR1019900014949A patent/KR950000029B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5373479A (en) * | 1992-05-26 | 1994-12-13 | Nec Corporation | Low-power consumption simple row addressing system incorporated in semiconductor memory device for boosting selected word line over power voltage level |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950000029B1 (ko) | 1995-01-07 |
| DE69024299D1 (de) | 1996-02-01 |
| EP0420477A2 (en) | 1991-04-03 |
| DE69024299T2 (de) | 1996-05-15 |
| EP0420477B1 (en) | 1995-12-20 |
| EP0420477A3 (en) | 1991-07-10 |
| US5038327A (en) | 1991-08-06 |
| JPH0793026B2 (ja) | 1995-10-09 |
| KR910006997A (ko) | 1991-04-30 |
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