JPH0355913B2 - - Google Patents

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JPH0355913B2
JPH0355913B2 JP61006383A JP638386A JPH0355913B2 JP H0355913 B2 JPH0355913 B2 JP H0355913B2 JP 61006383 A JP61006383 A JP 61006383A JP 638386 A JP638386 A JP 638386A JP H0355913 B2 JPH0355913 B2 JP H0355913B2
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type mos
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements

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  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、連想記憶用メモリセルに関し、特
に低消費電力化及び高速化を向上した連想記憶用
メモリせるに関する。
［発明の技術的背景とその問題点］ 近年の電子技術の発展により、電子装置に用い
られている記憶装置にあつては、多様な機能を有
するものが普及しはじめており、例えば、連想記
憶メモリもその一つである。
第１３図は連想記憶装置に用いられている
CMOSスタテイツク型記憶セル（詳細は1985，
FFB ISSCC（International Solid−State
Circuit Conference）P45参照）の一従来例を示
す構成図である。同図に示す記憶セルは、通常の
記憶動作を行なうセル部１０１と、検索動作を行
なうexclusive NOR部（図中はE.NOR部）１０
３とから構成されている。
セル部１０１はフリツプフロツプ動作を行なう
ように接続された２つのCMOSインバータ回路
と、ゲート端子がワード線WLに接続されたＮチ
ヤンネルMOS型トランジスタ（以下
「NMOSTr1」と記述する。）を用いて、それぞ
れインバータ回路とそれぞれのビツト線BL，
との情報の伝達を行なうトランスフアゲート１０
５，１０７とにより構成されている。E.NOR部
１０３はワイヤード・アンドとなるように接続さ
れたNMOSTrで構成されている。
このように構成された記憶セルを用いた連想記
憶装置において、連想記憶装置の基本機能である
検索動作を行なう場合には、検索動作を行なう前
に予めビツト線BL，をロウレベル状態として
マツチ線SEを電源電位（VDD電位）にプリチヤー
ジしておき、検索情報とこの情報と極性が逆とな
る反転検索情報とがそれぞれグランドレベル（通
常OV）にプリデイスチヤージされたビツト線
BL，に供給される。そして、ビツト線BL，
BLに供給された検索情報とセル部１０１に記憶
されている記憶情報とが一致した場合には、セン
ス線SEはVDD電位に保持されて、このセンス線
SEに接続された記憶セルに検索情報と同一の情
報が記憶されていることになる。
また、セル部１０１に記憶されている情報をビ
ツト線BL，に読み出す動作を行なう場合に
は、通常は読み動作を開始する前に予めビツト線
をVDD電位にプリチヤージしておき、ビツト線
BL，BLのプリチヤージが終了した後に、トラン
スフアゲート１０５，１０７のゲート端子に接続
されたワード線WLをハイレベル状態にすること
により、トランスフアゲート１０５，１０７が導
通状態となり、このトランスフアゲート１０５，
１０７を介してセル部１０１に記憶されている情
報がビツト線BL，に伝達されて読み出される
ことになる。
このように、読み出し動作開始前におけるビツ
ト線BL，の電位はVDD電位にプリチヤージさ
れているが、検索動作開始前におけるビツト線
BL，はグランドレベルにプリデイスチヤージ
されている。すなわち、ビツト線BL，は連想
記憶装置の動作モードが変わる毎に、プリチヤー
ジされたりプリデイスチヤージされたりすること
になる。このために、このプリチヤージ、プリデ
イスチヤージを行なうための電力及び時間が、動
作モードが変わる毎に必要となり、低消費電力
化、高速化の障害となつていた。
ところで、読み出し動作開始前に、ビツト線
BL，のVDD電位へのプリチヤージを行なわず、
ビツト線BL，がグランドレベルにデイスチヤ
ージされた状態であつても、セル部１０１に記憶
された情報の読み出し動作を行なうことはでき
る。しかしながら、例えばハイレベルの記憶情報
がインバータ回路の出力端子からトランスフアゲ
ート１０５を介してビツト線BL，に送出され
る場合には、トランスフアゲート１０５は
NMOSTrを用いているために、ビツト線BL，
BLがグランドレベル（通常OV）から（VDD−
VT）電位（VTはNMOSTrのスレツシヨルド電
圧）まで上昇すると、トランスフアゲート１０５
は非導通状態となる。また、トランスフアゲート
１０５のソース端子電位が上昇するために、バツ
クゲートバイアス効果によりVTが大きくなる。
このために、ビツト線BL，は余裕を持つた読
み出し動作を行なうために必要な電位まで上昇し
ないことになる。さらに、ビツト線BL，の電
位が上昇して、トランスフアゲート１０５のソー
ス・ドレイン間の電位差が小さくなると、ビツト
線BL，の電位上昇速度が遅くなる。このため
に、セル部１０１からのビツト線BL，への情
報の送出が遅れ、読み出し速度が遅くなり特性の
低下を招くことにもなる。
したがつて、読み出し動作開始前のビツト線
BL，のプリチヤージを行なわず、ビツト線
BL，がグランドレベル状態で、読み出し動作
を行なう場合には、動作モード毎にビツト線BL，
BLをプリチヤージする必要はなくなる反面、上
述した特性の低下を考慮した設計を行なわなけれ
ばならず、大きな動作マージンをとることが困難
となる。
［発明の目的］ この発明は、上記に鑑みなされたものであり、
その目的とするところは、低消費電力化及び高速
化を図り、読み出し動作を安定かつ確実に行なう
ことができる連想記憶用メモリセルを提供するこ
とにある。
［発明の概要］ 上記目的を達成するために、この発明は、一端
が一方のビツト線に接続されてワード線の電位に
より導通制御される第１の導電型MOSトランジ
スタと、一端が他方のビツト線に接続されてワー
ド線の電位により導通制御される第１の導電型
MOSトランジスタと、それぞれの前記第１の導
電型MOSトランジスタを介して、それぞれのビ
ツト線との情報の伝達が行なわれ情報が記憶され
る情報保持回路と、第２の導電型MOSトランジ
スタで構成され、前記情報保持回路に記憶された
情報とそれぞれのビツト線に与えられた情報との
比較を行ない、前記２つの情報が一致した場合に
はマツチ線の電位を保持し、前記２つの情報が不
一致の場合にはマツチ線の電位を反転させる検索
回路とを有することを要旨とする。
［発明の効果］ この発明によれば、検索回路を構成するトラン
ジスタと、情報保持回路とビツト線との情報の伝
達を行なうトランジスタとを逆の導電型のMOS
トランジスタを用いたので、安定して確実に情報
保持回路に記憶されている情報を読み出すことが
できる。
また、情報保持回路に記憶された情報とそれぞ
れのビツト線に与えられた情報との検索動作が、
検索回路により行なわれる前に予め設定されるそ
れぞれのビツト線の電位と、情報保持回路への情
報の書き込み動作及び情報保持回路に記憶された
情報の読み出し動作が行なわれる前に予め設定さ
れるそれぞれのビツト線の電位とを同じにしたの
で、それぞれの動作が、開始される前毎にビツト
線の電位を変更する必要がなくなる。したがつ
て、前記動作の変更を消費電力の低減を図り高速
に行なうことができる。
［発明の実施例］ 以下、図面を用いてこの発明の実施例を説明す
る。
第１図はこの発明の第１の実施例に係る連想記
憶用メモリセルの構成を示す図である。この連想
記憶用メモリセルは、情報保持回路１、トランス
フアゲート３，５、検索回路７、ワード線WL、
ビツト線BL，、マツチ線MAとから構成され
ている。
情報保持回路１はトランスフアゲート３を介し
てビツト線BLに接続されているとともに、トラ
ンスフアゲート５を介してビツト線に接続さ
れている。この情報保持回路１は、書き込み動作
時においてビツト線BLから与えられる情報及び
ビツト線BLから与えられる前記情報と極性が逆
となる情報とが記憶されるものである。さらに、
情報保持回路１は、読み出し動作時においてこの
情報保持回路１に記憶された情報がトランスフア
ゲート３，５を介してビツト線BL，に送出さ
れるものである。
トランスフアゲート３，５は、Ｐチヤンネル
MOS型トランジスタ（以下「PMOSTr」と記述
する。）が用いられ、そのゲート端子はリード線
WLに接続されて、ワード線WLから与えられる
信号により導通、非導通が制御されており、情報
保持回路１とビツト線BL，との情報の伝達を
行なうものである。
検索回路７はNMOSOTrで構成されている。
NMOSTr９は、そのゲート端子がトランスフア
ゲート５のソース端子に接続され、ソース端子が
グランドに接続されており、ドレイン端子が
NMOSTr１１のソース端子に接続されている。
NMOSTr１１は、そのゲート端子がビツト線BL
に接続され、ドレイン端子がマツチ線MAに接続
されている。
NMOSTr１３は、そのゲート端子がトランス
フアゲート３のソース端子に接続され、ソース端
子がグランドに接続されており、ドレイン端子が
NMOSTr１５のソース端子に接続されている。
NMOSTr１５は、そのゲート端子がビツト線
に接続されており、ドレイン端子がマツチ線MA
に接続されている。
次に、このように構成された連想記憶用メモリ
セルの検索動作及び書き込み動作、読み出し動作
を説明する。
まず、はじめに検索動作について説明する。
検索動作が開始される前には、ビツト線BL，
BLは予めグランド電位（通常OV）にプリデイ
スチヤージされている。さらに、ビツト線BL，
BLのプリデイスチヤージが行なわれた後に、マ
ツチ線MAはVDD電位（電源電位）にプリチヤー
ジされる。また、情報保持回路１に例えばロウレ
ベルの情報が記憶されている場合には、
NMOSTr９のゲート端子はハイレベル状態、
NMOSTr１３のゲート端子はロウレベル状態と
なり、NMOSTr９は導通状態、NMOSTr１３
は非導通状態となつている。
このようにビツト線BL，がプリデイスチヤ
ージ、マツチ線MAがプリチヤージされた状態
で、検索情報がビツト線BLに与えられるととも
に、この検索情報と極性が逆となる反転検索情報
がビツト線に与えられることにより検索動作
が行なわれる。例えば、ビツト線BLにハイレベ
ルの検索情報、ビツト線にロウレベルの反転
検索情報が与えられると、NMOSTr１１のゲー
ト端子はハイレベル状態となりNMOSTr１１は
導通状態となる。したがつて、マツチ線MAから
NMOSTr１１及びNMOSTr９を介してグラン
ドに電流が流れ込み、マツチ線MAの電位はグラ
ンド電位となる。
一方、ビツト線BLにロウレベルの検索情報、
ビツト線にハイレベルの反転検索情報が与え
られると、NMOSTr１１のゲート端子はロウレ
ベル状態、NMOSTr１５のゲート端子はハイレ
ベル状態となり、NMOSTr１１は非導通状態、
NMOSTr１５は導通状態となり、マツチ線MA
の電位はVDD電位に保持された状態のままとな
る。
したがつて、検索情報と情報保持回路１に記憶
された記憶情報が一致した場合は、マツチ線MA
の電位はVDD電位に保持され、検索情報と記憶情
報が一致しない場合には、マツチ線MAの電位は
グランド電位となる。このようにして、検索情報
と一致する情報が記憶された記憶セルを探し出し
て検索動作が行なわれる。
次に、書き込み動作について説明する。
書き込み動作において、ビツト線BL，をグ
ランド電位にプリデイスチヤージしておく。そし
て、ワード線WLをロウレベル状態にすること
で、トランスフアゲート３，５を導通状態にし
て、書き込み情報がビツト線BLに与えられると
ともに、書き込み情報と極性が逆となる書き込み
反転情報がビツト線に与えられ、書き込み情
報がトランスフアゲート３を介して、また書き込
み反転情報がトランスフアゲート５を介して情報
保持回路１に与えられて、書き込み情報及び書き
込み反転情報が情報保持回路２に書き込まれるこ
とになる。
読み出し動作においても、予めビツト線BL，
BLにプリデイスチヤージを行ない、情報保持回
路１に記憶された情報はそれぞれトランスフアゲ
ート３，５を介してビツト線BL，に送出さ
れ、ビツト線BL，に接続された出力回路（図
示せず）を経て読み出される。
このような読み出し動作において、トランスフ
アゲート３，５はPMOSTrを用いているために、
トランスフアゲート３，５はそのゲート端子がロ
ウレベル状態において導通状態となる。このた
め、例えばVDD電位の情報が情報保持回路１か
ら、トランスフアゲート３を介してビツト線BL
に送出される場合には、トランスフアゲート３の
ゲート端子とソース端子あるいはドレイン端子間
の電位差は常にVT（トランスフアゲート３のスレ
ツシヨルド電圧）以上となるために、トランスフ
アゲート３のゲート端子がロウレベル状態であれ
ば、ビツト線BLの電位にかかわらずトランスフ
アゲート３は導通状態となる。したがつて、トラ
ンスフアゲート３が導通状態となり、VDD電位の
読み出し情報がビツト線BLに送出されると、ビ
ツト線BLはグランド電位から確実にVDD電位ま
で上昇することになり、読み出し動作を正確かつ
安定に行なうことができる。
以上説明したように、トランスフアゲート３，
５にPMOSTrを用いたことにより、読み出し動
作時においてビツト線BL，を確実にVDD電位
まで上昇させて、読み出し動作を確実かつ安定に
行なうようにしたので、ビツト線BL，をプリ
デイスチヤージの状態において、検索動作、読み
出し動作及び書き込み動作を開始することが可能
となる。
第２図はこの発明の第２の実施例に係る連想記
憶用メモリセルの構成を示す図である。第１図で
示した記憶セルにおいて、検索動作時にそれぞれ
のビツト線BL，に検索情報及び、反転検索情
報が与えられると、ビツト線BLにゲート端子が
接続されているNMOSTr１１あるいはビツト線
BLにゲート端子が接続されているNMOSTr１５
のどちらか一方は必ず導通状態となる。このため
に、検索情報と記憶情報が一致した場合において
も、NMOSTr９のドレイン端子とNMOSTr１
１のソース端子との接続点及びNMOSTr１３の
ドレイン端子とNMOSTr１５のソース端子との
接続点に、MOSトランジスタの製造工程におい
て形成されてしまう容量１７，１９に、検索動作
開始前に予めプリチヤージされたマツチ線MAに
蓄積された電荷の一部が、導通状態にある
NMOSTr１１を介して容量１７に、あるいは
NMOSTr１５を介して容量１９に流れ込み、マ
ツチ線MAの電位が低下して誤動作するおそれが
ある。
そこで、第２図に示した記憶セルは、上述した
検索情報と記憶情報との一致時におけるマツチ線
MAの電位の低下を防止したとを特徴とするもの
であり、このマツチ線の電位の低下を防止するた
めに、この記憶セルの検索回路７を構成する
NMOSTr９及びNMOSTr１３のゲート端子は
それぞれビツト線BL，に接続されており、
NMOSTr１１及びNMOSTr１５のゲート端子
はそれぞれトランスフアゲート３及びトランスフ
アゲート５のソース端子に接続されている。
検索回路７をこのような構成とすることによ
り、例えば情報保持回路１にロウレベルの情報が
記憶されている場合には、NMOSTr１１は導通
状態にあるので、マツチ線MAのプリチヤージを
行なつた時に、容量１７も同時に充電されること
になる。このために、ビツト線BLにロウレベル
の検索情報が与えられて、検索情報と記憶情報が
一致してNMOSTr１１が導通状態になつても、
プリチヤージされたマツチ線MAから電荷が
NMOSTr１１を介して容量１７に流れ込まず、
マツチ線MAはVDD電位を保持することになる。
また、情報保持回路１にハイレベルの情報が記憶
され、ビツト線にロウレベルの検索情報が与
えられて、検索情報と記憶情報が一致した場合に
おいても、上述したことから明らかなように、マ
ツチ線MAはVDD電位を保持することになる。
なお、第２図に示した記憶セルの検索動作、読
み出し動作及び書き込み動作においては、第１図
に示した記憶セルと同様に行なわれる。また、第
１図に示したものと同符号のものは同一物を示し
その説明は省略した。
第３図はこの発明の第３の実施例に係る連想記
憶用メモリセルの構成を示す図である。この記憶
セルの特徴とするところは、第１図に示した記憶
セルのトランスフアゲート３，５をNMOSTr２
１，２３で構成するとともに、検索回路７を構成
するそれぞれのNMOSTr９〜１５をそれぞれ
PMOSTr２５〜３１で構成して、ビツト線BL，
BLをVDD電位にプリチヤージした状態で、読み
出し及び書き込み動作を行ない、ビツト線BL，
BLのプリチヤージを行ないPMOSTr２７，３１
を非導通状態にした後、マツチ線MAをグランド
電位にプリデイスチヤージした状態で検索動作を
行なうようにしたことにある。
このような構成とすることにより、検索動作に
おいて検索情報と記憶情報とが不一致の場合は、
マツチ線MAの電位はグランド電位からVDD電位
に上昇し、検索情報と記憶情報が一致した場合に
は、マツチ線MAの電位はグランド電位を保持し
た状態となる。
読み出し及び書き込み動作においては、トラン
スフアゲート２１，２３はワード線WLがハイレ
ベル状態、すなわちトランスフアゲート２１，２
３のゲート端子がハイレベル状態で導通状態とな
る。このため、情報保持回路１とビツト線BL，
BLとのロウレベル情報の伝達を行なう場合は、
トランスゲート２１，２３はカツトオフ状態とは
ならず、トランスフアゲート２１，２３に
PMOSTrを用いてもハイレベル情報はもちろん
のこと、ロウレベル情報も確実に伝達することが
可能となり、第１図に示した記憶セルと同様の効
果を得ることができる。
第４図はこの発明の第４の実施例に係る連想記
憶用メモリセルの構成を示す図である。この実施
例は第１の実施例に対して第２の実施例を行なつ
たと同様に、第３の実施例に対して第２の実施例
と同様に検索回路７を構成したことを特徴とす
る。
このような構成とすることにより、第１の実施
例と同様にPMOSTr２５のドレイン端子と
PMOSTr２７のソース端子との間に形成される
容量（図示せず）あるいはPMOSTr２９のドレ
イン端子とPMOSTr３１のソース端子との間に
形成されて容量（図示せず）に蓄積された電荷
が、検索動作時における記憶情報と検索情報とが
一致した場合に導通状態となるPMOSTr２７あ
るいはPMOOSTr３１を介して、マツチ線MAに
流れ込むことによるマツチ線MAの電位上昇を防
止することができる。なお、第４図において前記
第３図と同符号のものは同一物を示しその説明は
省略した。
第５図〜第８図はそれぞれこの発明の第５〜第
８の実施例に係る連想記憶用メモリセルの構成を
示すものである。第５〜第８のそれぞれの実施例
の特徴とするところは、第１〜第４の実施例にお
ける記憶セルの情報保持回路１を、お互の入力端
子と出力端子とがそれぞれ接続されたインバータ
回路３３，３４で構成したことにあり、それぞれ
の作用動作はそれぞれ第１図〜第４図に示したも
のと同様であり、同一の効果を得ることができ
る。なお、第５図〜第８図において前記第１図〜
第４図と同符号のものは同一物を示しその説明は
省略した。
第９図〜第１２図はそれぞれこの発明の第９〜
第12の実施例に係る連想記憶用メモリセルの構成
を示すものである。第９〜第12のそれぞれの実施
例の特徴とするところは、第５〜第８の実施例に
おけるメモリセルのインバータ回路３３，３４を
CMOS構造で構成したものであり、それぞれの
作用動作はそれぞれ第１図〜第４図に示したもの
と同様であり、同一の効果を得ることができる。
ところで、第５〜第８の実施例における情報保持
回路１を構成するインバータ回路３３，３４は例
えば高抵抗負荷あるいはエンハンスメントおよび
デプレツシヨン型のMOSトランジスタを用いて
構成することも可能である。なお、第９図〜第１
２図において前記第１図〜第４図と同符号のもの
は同一物を示しその説明は省略した。
【図面の簡単な説明】
第１図〜第１２図はこの発明の第１〜第12の実
施例に係る連想記憶用メモリセルの構成を示す図
であり、第１３図は連想記憶用メモリセルの一従
来例を示すものである。 （図の主要な部分を表わす符号の説明）、１…
…情報保持回路、３，５……トランスフアゲー
ト、７……検索回路。

Claims (1)

  1. 【特許請求の範囲】 １ 一端が一方のビツト線に接続されてワード線
    の電位により導通制御される第１の導電型MOS
    トランジスタと、一端が他方のビツト線に接続さ
    れてワード線の電位により導通制御される第１の
    導電型MOSトランジスタと、それぞれの前記第
    １の導電型MOSトランジスタを介して、それぞ
    れのビツト線との情報の伝達が行なわれて情報が
    記憶される情報保持回路と、第２の導電型MOS
    トランジスタで構成され、前記情報保持回路に記
    憶された情報とそれぞれのビツト線に与えられた
    情報との比較を行ない、前記２つの情報が一致し
    た場合にはマツチ線の電位を保持し、前記２つの
    情報が不一致の場合にはマツチ線の電位を反転さ
    せる検索回路とを有することを特徴とする連想記
    憶用メモリセル。 ２ 前記情報保持回路は入力端子と出力端子とが
    互いに接続されたインバータ回路を用いたことを
    特徴とする特許請求の範囲第１項に記載の連想記
    憶用メモリセル。 ３ 前記情報保持回路はCMOSトランジスタで
    構成されたインバータ回路を用いたことを特徴と
    する特許請求の範囲第１項に記載の連想記憶用メ
    モリセル。 ４ 前記検索回路は高位電圧源とマツチ線との間
    で直列に接続されて一方のビツト線の電位により
    導通制御される第２の導電型MOSトランジスタ
    及び前記情報保持回路に記憶された一方の情報に
    より導通制御される第２の導電型MOSトランジ
    スタと、高位電圧源とマツチ線との間で直列に接
    続されて他方のビツト線の電位により導通制御さ
    れる第２の導電型MOSトランジスタ及び前記情
    報保持回路に記憶された他方の情報により導通制
    御される第２の導電型MOSトランジスタとによ
    り構成したことを特徴とする特許請求の範囲第１
    項に記載の連想記憶用メモリセル。 ５ 前記検索回路は低位高圧源とマツチ線との間
    に直列に接続されて一方のビツト線の電位により
    導通制御される第２の導電型MOSトランジスタ
    及び前記情報保持回路に記憶された一方の情報に
    より導通制御される第２の導電型MOSトランジ
    スタと、低位電圧源とマツチ線との間で直列に接
    続されて他方のビツト線の電位により導通制御さ
    れる第２の導電型MOSトランジスタ及び前記情
    報保持回路に記憶された他方の情報により導通制
    御される第２の導電型MOSトランジスタとによ
    り構成したことを特徴とする特許請求の範囲第１
    項に記載の連想記憶用メモリセル。
JP61006383A 1986-01-17 1986-01-17 連想記憶用メモリセル Granted JPS62165794A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP61006383A JPS62165794A (ja) 1986-01-17 1986-01-17 連想記憶用メモリセル
US06/941,772 US4833643A (en) 1986-01-17 1986-12-15 Associative memory cells
EP87100147A EP0233453B1 (en) 1986-01-17 1987-01-08 Associative memory cells
DE8787100147T DE3767729D1 (de) 1986-01-17 1987-01-08 Assoziativspeicherzelle.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61006383A JPS62165794A (ja) 1986-01-17 1986-01-17 連想記憶用メモリセル

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Publication Number Publication Date
JPS62165794A JPS62165794A (ja) 1987-07-22
JPH0355913B2 true JPH0355913B2 (ja) 1991-08-26

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ID=11636861

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JP61006383A Granted JPS62165794A (ja) 1986-01-17 1986-01-17 連想記憶用メモリセル

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