JPS595986B2 - Ｍｏｓランダムアクセスメモリ - Google Patents
ＭｏｓランダムアクセスメモリInfo
- Publication number
- JPS595986B2 JPS595986B2 JP51072909A JP7290976A JPS595986B2 JP S595986 B2 JPS595986 B2 JP S595986B2 JP 51072909 A JP51072909 A JP 51072909A JP 7290976 A JP7290976 A JP 7290976A JP S595986 B2 JPS595986 B2 JP S595986B2
- Authority
- JP
- Japan
- Prior art keywords
- latch circuit
- digit line
- mos transistor
- random access
- access memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は高速かつ低消費電力の動作を可能としたＭＯ
Ｓランダムアクセスメモリに関する。
Ｓランダムアクセスメモリに関する。
ＭＯＳトランジスタを集積して構成するメモリ 。のう
ち、特に相補型ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔ＆ワＭＯ
Ｓ）以下ＣＭＯＳと略称）を用いたものは低消電力かつ
高速動作が可能であることから注目されている。現在Ｃ
ＭＯＳを用いたメモリはその大部分がメモリセルとして
完全スタティック型セルを利用したランダムアクセスメ
モリ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、以下Ｒ
ＡＭと略称）である。スタティック型ＣＭＯＳ／ＲＡＭ
において１個のメモリセルは、通常６個のトランジスタ
、即ち２組のインバータと２個のトランスファゲート用
トランジスタとから構成される。この場合、メモリセル
には１本の語線と２本のディジット線が接続される。高
集積化を考えた場合、メモリセルを構成するトランジス
タの数を減らすことが望ましい。このことは原理的に可
能で１個のメモリセルは５個のトランジスタ、即ち２組
のインバータと１個のトランスファゲート用トランジス
タから構成され得る。この場合、メモリセルには１本の
語線と１本のディジット線が接続される。この様な５ト
ランジスタ／セル構成のＣＭＯＳ／ＲＡＭでは、書込み
、読出しの各サイクルにおいて６トランジスタ／セルと
は異なつたメモリセル駆動方法および読出し方法が要求
される。例えば６トランジスタ／セルの構成では、ディ
ジット線が２本あるため読出し回路に２入力のセット・
リセットＦ／Ｆを用いることが可能である。
ち、特に相補型ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔ＆ワＭＯ
Ｓ）以下ＣＭＯＳと略称）を用いたものは低消電力かつ
高速動作が可能であることから注目されている。現在Ｃ
ＭＯＳを用いたメモリはその大部分がメモリセルとして
完全スタティック型セルを利用したランダムアクセスメ
モリ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、以下Ｒ
ＡＭと略称）である。スタティック型ＣＭＯＳ／ＲＡＭ
において１個のメモリセルは、通常６個のトランジスタ
、即ち２組のインバータと２個のトランスファゲート用
トランジスタとから構成される。この場合、メモリセル
には１本の語線と２本のディジット線が接続される。高
集積化を考えた場合、メモリセルを構成するトランジス
タの数を減らすことが望ましい。このことは原理的に可
能で１個のメモリセルは５個のトランジスタ、即ち２組
のインバータと１個のトランスファゲート用トランジス
タから構成され得る。この場合、メモリセルには１本の
語線と１本のディジット線が接続される。この様な５ト
ランジスタ／セル構成のＣＭＯＳ／ＲＡＭでは、書込み
、読出しの各サイクルにおいて６トランジスタ／セルと
は異なつたメモリセル駆動方法および読出し方法が要求
される。例えば６トランジスタ／セルの構成では、ディ
ジット線が２本あるため読出し回路に２入力のセット・
リセットＦ／Ｆを用いることが可能である。
またＮＯＲ型のセット・リセットＦ／Ｆでは２つの入力
が低レベルになつた場合Ｆ／Ｆの内容が変化しないとい
う特徴を有するため、Ｆ／Ｆの出力をその入力に帰還さ
せ、読出し後すぐに次のサイクルの待機状態に入るよう
な動作を行わせることも可能である。しかし、５トラン
ジスタ／セルの構成ではディジット線が１本であるため
読出し回路に前述のような２入力のセット・リセットＦ
／Ｆを用いることは難しい。この発明は上記した５トラ
ンジスタ／セル構成のＣＭＯＳ／ＲＡＭの１メモリセル
に対して１本のディジットが設けられるメモリであつて
、新規な読出し回路を備えたものを提供することを目的
とする。
が低レベルになつた場合Ｆ／Ｆの内容が変化しないとい
う特徴を有するため、Ｆ／Ｆの出力をその入力に帰還さ
せ、読出し後すぐに次のサイクルの待機状態に入るよう
な動作を行わせることも可能である。しかし、５トラン
ジスタ／セルの構成ではディジット線が１本であるため
読出し回路に前述のような２入力のセット・リセットＦ
／Ｆを用いることは難しい。この発明は上記した５トラ
ンジスタ／セル構成のＣＭＯＳ／ＲＡＭの１メモリセル
に対して１本のディジットが設けられるメモリであつて
、新規な読出し回路を備えたものを提供することを目的
とする。
この発明に係るＭＯＳランダムアクセスメモリは、ＭＯ
Ｓトランジスタを集積して構成され、電源電圧Ｖ。
Ｓトランジスタを集積して構成され、電源電圧Ｖ。
Ｏに予備充電された１本のデイジット線の電位変化によ
りメモリセル情報を読出すものである。この場合センス
回路として、ソースに電源電圧Ｖ。Ｏが与えられゲート
がデイジツト線に接続されたＥタイプ、ＰチヤネルＭＯ
Ｓトランジスタを設け、更ｌとこのＭＯＳトランジスタ
のドレインに入力端が接続されたラツチ回路、およびこ
のラツチ回路の出力により制御されて前記デイジツト線
の電位を読出し前の状態に復帰させる充電回路を備えた
ことを特徴とする。第１図にこの発明の一実施例の要部
構成を示す。
りメモリセル情報を読出すものである。この場合センス
回路として、ソースに電源電圧Ｖ。Ｏが与えられゲート
がデイジツト線に接続されたＥタイプ、ＰチヤネルＭＯ
Ｓトランジスタを設け、更ｌとこのＭＯＳトランジスタ
のドレインに入力端が接続されたラツチ回路、およびこ
のラツチ回路の出力により制御されて前記デイジツト線
の電位を読出し前の状態に復帰させる充電回路を備えた
ことを特徴とする。第１図にこの発明の一実施例の要部
構成を示す。
メモリセルＭはＣＰｌｆＯＳトランジスタＱ，ｌ，Ｑｌ
，からなるインバータ、同じくＣＭＯＳトランジスタＱ
，ｌ，Ｑ２２からなるインバータと、一方のインバータ
の出力端とデイジツト線ｄの間に設けられたトランスフ
アゲート用ｎチヤネルＭＯＳトランジスタＱ，とから構
成されている。ＭＯＳトランジスタＱ，のゲートは語源
ｗに接続されている。即ち、語源デコーダ／ドライバＷ
Ｄにより語源ｗを選択し、デイジツト線デコーダ／ドラ
イバＤＤＩＩＣよりデイジツト線ｄを選択することでメ
モリセルＭを選択するものである。図では１個のメモリ
セルＭしか示してないが、勿論通常は複数本の語源デイ
ジット線に沿つてマトリクス状に多数のメモリセルが配
列される。なお、メモリセルＭの情報を読出すのが１本
のデイジツト線ｄであることが、従来一般のＣＭＯＳ／
ＲＡＭと基本的に異なるところである。デイジツト線ｄ
は高抵抗Ｒ１を介して電源ＶＤＤに接続され、読出しサ
イクル前には高レベルに保たれている。
，からなるインバータ、同じくＣＭＯＳトランジスタＱ
，ｌ，Ｑ２２からなるインバータと、一方のインバータ
の出力端とデイジツト線ｄの間に設けられたトランスフ
アゲート用ｎチヤネルＭＯＳトランジスタＱ，とから構
成されている。ＭＯＳトランジスタＱ，のゲートは語源
ｗに接続されている。即ち、語源デコーダ／ドライバＷ
Ｄにより語源ｗを選択し、デイジツト線デコーダ／ドラ
イバＤＤＩＩＣよりデイジツト線ｄを選択することでメ
モリセルＭを選択するものである。図では１個のメモリ
セルＭしか示してないが、勿論通常は複数本の語源デイ
ジット線に沿つてマトリクス状に多数のメモリセルが配
列される。なお、メモリセルＭの情報を読出すのが１本
のデイジツト線ｄであることが、従来一般のＣＭＯＳ／
ＲＡＭと基本的に異なるところである。デイジツト線ｄ
は高抵抗Ｒ１を介して電源ＶＤＤに接続され、読出しサ
イクル前には高レベルに保たれている。
また、デイジツト線ｄは制御信号ＣＥおよび後述するラ
ツチ回路のＯ出力によりそれぞれ制御される直列接続さ
れたｐチヤネルＭＯＳトランジスタＱ，，Ｑ，を介して
やはり電源Ｖ。ＯｌｌＣ接続されている。デイジツト線
ｄはセンス回路としてのｐチヤネルＭＯＳトランジスタ
Ｑ６を介してラツチ回路ＬＣの入力端に導かれる。
ツチ回路のＯ出力によりそれぞれ制御される直列接続さ
れたｐチヤネルＭＯＳトランジスタＱ，，Ｑ，を介して
やはり電源Ｖ。ＯｌｌＣ接続されている。デイジツト線
ｄはセンス回路としてのｐチヤネルＭＯＳトランジスタ
Ｑ６を介してラツチ回路ＬＣの入力端に導かれる。
即ち、ＭＯＳトランジスタＱ６はＥタイプであつて、そ
のソースに電源電圧ヵ゛を与え、ゲートをデイジツト線
ｄに接続して、ドレインをラツチ回路ＬＣの入力端に接
続している。ラツチ回路ＬＣの入力端は高抵抗Ｒ，を介
して接地されると共に、直列接続されたｎチヤネルＭＯ
ＳトランジスタＱ，，Ｑ８を介して接地されている。Ｍ
ＯＳトランジスタＱ７のゲートにはラツチ回路ＬＣの一
方の出力４をインバータＩで反転して入力し、またＭＯ
ＳトランジスタＱ８のゲートには制御信号σ百を入れる
ようになつており、これによりラツチ回路ＬＣの出力を
その入力端に帰還して入力端電位を読出し前の状態に復
帰させるものである。またデイジツト線ｄにはｎチヤネ
ルＭＯＳトランジスタＱ，，Ｑ，からなる充電回路が設
けられ、ラツチ回路ＬＣの出力がこの充電回路に帰還さ
れるようになつている。ラツチ回路ＬＣをＣＭＯＳを用
いて構成した例を第２図に示す。これは、クロツクド・
インバータと通常のＣＭＯＳインバータを直列接続し、
後段のインバータの入出力端間に更にクロツクド・イン
バータを設けたもので、この構成はよく知られている。
このように構成されたメモリの読出し動作を次に説明す
る。
のソースに電源電圧ヵ゛を与え、ゲートをデイジツト線
ｄに接続して、ドレインをラツチ回路ＬＣの入力端に接
続している。ラツチ回路ＬＣの入力端は高抵抗Ｒ，を介
して接地されると共に、直列接続されたｎチヤネルＭＯ
ＳトランジスタＱ，，Ｑ８を介して接地されている。Ｍ
ＯＳトランジスタＱ７のゲートにはラツチ回路ＬＣの一
方の出力４をインバータＩで反転して入力し、またＭＯ
ＳトランジスタＱ８のゲートには制御信号σ百を入れる
ようになつており、これによりラツチ回路ＬＣの出力を
その入力端に帰還して入力端電位を読出し前の状態に復
帰させるものである。またデイジツト線ｄにはｎチヤネ
ルＭＯＳトランジスタＱ，，Ｑ，からなる充電回路が設
けられ、ラツチ回路ＬＣの出力がこの充電回路に帰還さ
れるようになつている。ラツチ回路ＬＣをＣＭＯＳを用
いて構成した例を第２図に示す。これは、クロツクド・
インバータと通常のＣＭＯＳインバータを直列接続し、
後段のインバータの入出力端間に更にクロツクド・イン
バータを設けたもので、この構成はよく知られている。
このように構成されたメモリの読出し動作を次に説明す
る。
アドレス信号は例えば第３図のように変化し、時刻ｔ１
〜Ｔ３がメモリセルＭの読出しサイクルであるとする。
そして、この読出しサイクルにおいて、時刻ｔ１〜Ｔ，
の間、制御信号ＣＥが高レベルになるものとする。いま
、メモリセルＭの内容が、トランジスタＱｌ，およびＱ
２ｌがオン状態であつたとする。
〜Ｔ３がメモリセルＭの読出しサイクルであるとする。
そして、この読出しサイクルにおいて、時刻ｔ１〜Ｔ，
の間、制御信号ＣＥが高レベルになるものとする。いま
、メモリセルＭの内容が、トランジスタＱｌ，およびＱ
２ｌがオン状態であつたとする。
語線デコーダ／ドライバＷＤによりこのメモリセルＭが
選択され、トランスフアゲート用ＭＯＳトランジスタＱ
，がオンすると、読出し前に高レベルにあつたデイジツ
ト線ｄの電励はメモリセルＭの内容に従つて下がり始め
る。そして、デイジツト線ｄの電位変化分がＭＯＳトラ
ンジスタＱ６の閾値電圧を越えるとこのＭＯＳトランジ
スタＱ６はオンし、高抵抗Ｒ２を介して低レベルに保た
れていたラツチ回路ＬＣの入力端電位は高レベルになる
。また、制御信号ＣＥがＴ，〜Ｔ，の期間高レベルにな
ることによりラツチ回路ＬＣの入出力が導通状態となり
、Ｑ出力が高レベルに変化する。そして、このＱ出力が
後続する出力回路へ導かれる。ラッチ回路ＬＣｆ）Ｑ出
力はｐチヤネルＭＯＳトランジスタＱ，に帰還され、こ
れをオンにする。また、ｐチヤネルＭＯＳトランジスタ
Ｑ４は制御信号ＣＥによりやはりｔ１〜Ｔ，の間オンで
ある。従つて、読出しにより下がつたデイジツト線ｄの
電位はこれらＭＯＳトランジスタＱ４，Ｑ，を通して電
源。により読出し前の高レベル状態に復帰する。またラ
ツチ回路ＬＣｆ）Ｑ出力はインバータＩを介してＭＯＳ
トランジスタＱ，に帰還される。
選択され、トランスフアゲート用ＭＯＳトランジスタＱ
，がオンすると、読出し前に高レベルにあつたデイジツ
ト線ｄの電励はメモリセルＭの内容に従つて下がり始め
る。そして、デイジツト線ｄの電位変化分がＭＯＳトラ
ンジスタＱ６の閾値電圧を越えるとこのＭＯＳトランジ
スタＱ６はオンし、高抵抗Ｒ２を介して低レベルに保た
れていたラツチ回路ＬＣの入力端電位は高レベルになる
。また、制御信号ＣＥがＴ，〜Ｔ，の期間高レベルにな
ることによりラツチ回路ＬＣの入出力が導通状態となり
、Ｑ出力が高レベルに変化する。そして、このＱ出力が
後続する出力回路へ導かれる。ラッチ回路ＬＣｆ）Ｑ出
力はｐチヤネルＭＯＳトランジスタＱ，に帰還され、こ
れをオンにする。また、ｐチヤネルＭＯＳトランジスタ
Ｑ４は制御信号ＣＥによりやはりｔ１〜Ｔ，の間オンで
ある。従つて、読出しにより下がつたデイジツト線ｄの
電位はこれらＭＯＳトランジスタＱ４，Ｑ，を通して電
源。により読出し前の高レベル状態に復帰する。またラ
ツチ回路ＬＣｆ）Ｑ出力はインバータＩを介してＭＯＳ
トランジスタＱ，に帰還される。
いまの場合寛の出力は低レベルであるから、これが反転
され、ｎチヤネルＭＯＳトランジスタＱ７をオンにする
。このＭＯＳトランジスタＱ，と直列に接続されたｎチ
ヤネルＭＯＳトランジスタＱ８はゲートに制御信号ＣＥ
が入つているから、ｔ１〜Ｔ，の間はオフである。そし
て、Ｔ，を過ぎるとこのＭＯＳトランジスタＱ８もオン
し、読出しにより高レベルになつたラツチ回路ＬＣの入
力端電位を低レベルに復帰させる。この場合、ラッチ回
路ＬＣは、制御信号、ＣＥが低レベルになるためその内
容を保持する。即ちラツチ回路ＬＣの入力端電位を読出
し前の状態に戻す帰還動作によつて、ラツチ回路ＬＣの
内容は何ら影響を受けない。次に、メモリセルＭの内容
がＭＯＳトランジスタＱ，，，Ｑ２ｌがオフの状態であ
つたとすると、読出し動作によりデイジツト線ｄの電位
変化はない。従つてラツチ回路ＬＣの入力端電位も低レ
ペルのままであつて、これが制御信号ＣＥによつてＱ出
力にそのまま得られる。この場合、デイジツト線ｄおよ
びラツチ回路ＬＣの入力端への帰還回路は作動しなぃ。
読出し動作によりデイジツト線ｄおよびラツチ回路ＬＣ
の入力端の電位変化はないので、帰還回路が作動する必
要はないものである。以上に述べたＭＯＳ／ＲＡＭでは
、従来のものと比べてメモリセルの素子数が少なく、か
つメモリセルの情報を読出すデイジツト線は１本である
から、高集積化が可能である。しかも、Ｅタイプ、Ｐチ
ヤネルＭＯＳトランジスタを用いて、そのしまい値電圧
分に相当する微小な電位変化で端報検出を行う極めて簡
単なセンス回路を構成しており、これとラツチ回路を組
合せることにより高速読出しができる。なお、この発明
は上記実施例に限られるものではない。
され、ｎチヤネルＭＯＳトランジスタＱ７をオンにする
。このＭＯＳトランジスタＱ，と直列に接続されたｎチ
ヤネルＭＯＳトランジスタＱ８はゲートに制御信号ＣＥ
が入つているから、ｔ１〜Ｔ，の間はオフである。そし
て、Ｔ，を過ぎるとこのＭＯＳトランジスタＱ８もオン
し、読出しにより高レベルになつたラツチ回路ＬＣの入
力端電位を低レベルに復帰させる。この場合、ラッチ回
路ＬＣは、制御信号、ＣＥが低レベルになるためその内
容を保持する。即ちラツチ回路ＬＣの入力端電位を読出
し前の状態に戻す帰還動作によつて、ラツチ回路ＬＣの
内容は何ら影響を受けない。次に、メモリセルＭの内容
がＭＯＳトランジスタＱ，，，Ｑ２ｌがオフの状態であ
つたとすると、読出し動作によりデイジツト線ｄの電位
変化はない。従つてラツチ回路ＬＣの入力端電位も低レ
ペルのままであつて、これが制御信号ＣＥによつてＱ出
力にそのまま得られる。この場合、デイジツト線ｄおよ
びラツチ回路ＬＣの入力端への帰還回路は作動しなぃ。
読出し動作によりデイジツト線ｄおよびラツチ回路ＬＣ
の入力端の電位変化はないので、帰還回路が作動する必
要はないものである。以上に述べたＭＯＳ／ＲＡＭでは
、従来のものと比べてメモリセルの素子数が少なく、か
つメモリセルの情報を読出すデイジツト線は１本である
から、高集積化が可能である。しかも、Ｅタイプ、Ｐチ
ヤネルＭＯＳトランジスタを用いて、そのしまい値電圧
分に相当する微小な電位変化で端報検出を行う極めて簡
単なセンス回路を構成しており、これとラツチ回路を組
合せることにより高速読出しができる。なお、この発明
は上記実施例に限られるものではない。
例えばラツチ回路として第４図あるいは第５図のような
構成のものを用いてもよい。第４図は、２段のＣＭＯＳ
インバータの間にクロックで制御されるやはりＣＭＯＳ
からなるトランスフアゲート介在させ、後段のＣＭＯＳ
インバータの入出力端間にＣＭＯＳトランスフアゲート
とＣＭＯＳインバータを直列に設けたものである。また
第５図はより少い素子数で構成した例で、これはトラン
ジスタ基板が互いに絶縁分離されたもので実現できる。
即ち、電源端子にクロツクパルスを入れるようにしたＣ
ＭＯＳインバータと通常のＣＭＯＳインバータを縦続し
、後段のＣＭＯＳインバータの入出力端間に電源端子に
クロックパルスを入れるようにしたＣＭＯＳインバータ
を設けたものである。その他この発明はその趣旨を逸脱
しない範囲で種々変形実施することが可能である。
構成のものを用いてもよい。第４図は、２段のＣＭＯＳ
インバータの間にクロックで制御されるやはりＣＭＯＳ
からなるトランスフアゲート介在させ、後段のＣＭＯＳ
インバータの入出力端間にＣＭＯＳトランスフアゲート
とＣＭＯＳインバータを直列に設けたものである。また
第５図はより少い素子数で構成した例で、これはトラン
ジスタ基板が互いに絶縁分離されたもので実現できる。
即ち、電源端子にクロツクパルスを入れるようにしたＣ
ＭＯＳインバータと通常のＣＭＯＳインバータを縦続し
、後段のＣＭＯＳインバータの入出力端間に電源端子に
クロックパルスを入れるようにしたＣＭＯＳインバータ
を設けたものである。その他この発明はその趣旨を逸脱
しない範囲で種々変形実施することが可能である。
第１図はこの発明の一実施例におけるＣＭＯＳ／ＲＡＭ
ｆ）要部構成を示す図、第２図は第１図におけるラツチ
回路ＬＣの具体的構成例を示す図、第３図は第１図のＣ
ＭＯＳ／ＲＡＭの読出し動作を説明するための図、第４
図および第５図はラツチ回路の他の構成を示す図である
。 Ｍ・・・・・・ＣＭＯＳメモリセル、ｄ・・・・・・デ
イジット線、ｗ・・・・・・語線、ＤＤ・・・・・・デ
イジツト線デコーダ／ドライバ、ＷＤ・・・・・・語線
デコーダ／ドライバ、ＬＣ・・・・・・ラツチ回路、Ｉ
・・・・・・インバータ、Ｑ，・・・・・・ｎチヤネル
ＭＯＳトランジスタ（トランスフアゲート）、Ｑ４，Ｑ
「・・・・・ＰチヤネルＭＯＳトランジスタ（帰還用）
Ｑ６・・・・・・ｐチヤネルＭＯＳトランジスタ（セン
ス回路）、Ｑ，，Ｑ８・・・・・・ｎチヤネルＭＯＳト
ランジスタ（帰還用）。
ｆ）要部構成を示す図、第２図は第１図におけるラツチ
回路ＬＣの具体的構成例を示す図、第３図は第１図のＣ
ＭＯＳ／ＲＡＭの読出し動作を説明するための図、第４
図および第５図はラツチ回路の他の構成を示す図である
。 Ｍ・・・・・・ＣＭＯＳメモリセル、ｄ・・・・・・デ
イジット線、ｗ・・・・・・語線、ＤＤ・・・・・・デ
イジツト線デコーダ／ドライバ、ＷＤ・・・・・・語線
デコーダ／ドライバ、ＬＣ・・・・・・ラツチ回路、Ｉ
・・・・・・インバータ、Ｑ，・・・・・・ｎチヤネル
ＭＯＳトランジスタ（トランスフアゲート）、Ｑ４，Ｑ
「・・・・・ＰチヤネルＭＯＳトランジスタ（帰還用）
Ｑ６・・・・・・ｐチヤネルＭＯＳトランジスタ（セン
ス回路）、Ｑ，，Ｑ８・・・・・・ｎチヤネルＭＯＳト
ランジスタ（帰還用）。
Claims (1)
- １ ＭＯＳトランジスタを集積して構成され、メモリセ
ルの情報を電源電圧Ｖ＿Ｄ＿Ｄに予備充電された１本の
ディジット線の電位変化により読出すようにしたランダ
ムアクセスメモリにおいて、ソースに電源電圧Ｖ＿Ｄ＿
Ｄが与えられゲートがディジット線に接続されたＥタイ
プ、Ｐチャンネルのセンス用ＭＯＳトランジスタと、こ
のＭＯＳトランジスタのドレインに入力端が接続された
ラッチ回路と、このラッチ回路の出力により制御されて
前記デイジエット線の電位を続出し前の状態に復帰させ
る充電回路とを備えたことを特徴とするＭＯＳランダム
アクセスメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51072909A JPS595986B2 (ja) | 1976-06-21 | 1976-06-21 | Ｍｏｓランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51072909A JPS595986B2 (ja) | 1976-06-21 | 1976-06-21 | Ｍｏｓランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52155927A JPS52155927A (en) | 1977-12-24 |
| JPS595986B2 true JPS595986B2 (ja) | 1984-02-08 |
Family
ID=13502936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51072909A Expired JPS595986B2 (ja) | 1976-06-21 | 1976-06-21 | Ｍｏｓランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595986B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177767U (ja) * | 1986-05-01 | 1987-11-11 | ||
| WO1991015856A1 (en) * | 1990-03-30 | 1991-10-17 | Kabushiki Kaisha Toshiba | Output circuit of sense amplifier used in semiconductor memory |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2796644B2 (ja) * | 1990-09-20 | 1998-09-10 | 三菱電機株式会社 | 半導体論理回路装置 |
-
1976
- 1976-06-21 JP JP51072909A patent/JPS595986B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177767U (ja) * | 1986-05-01 | 1987-11-11 | ||
| WO1991015856A1 (en) * | 1990-03-30 | 1991-10-17 | Kabushiki Kaisha Toshiba | Output circuit of sense amplifier used in semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52155927A (en) | 1977-12-24 |
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