JPH04238197A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH04238197A JPH04238197A JP3005485A JP548591A JPH04238197A JP H04238197 A JPH04238197 A JP H04238197A JP 3005485 A JP3005485 A JP 3005485A JP 548591 A JP548591 A JP 548591A JP H04238197 A JPH04238197 A JP H04238197A
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- Japan
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- 230000005669 field effect Effects 0.000 claims description 25
- 230000000694 effects Effects 0.000 claims description 3
- 230000005684 electric field Effects 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000007599 discharging Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はセンスアンプ回路に関し
、特に読出し時間が短縮されたＲＯＭのセンスアンプ回
路に関する。
、特に読出し時間が短縮されたＲＯＭのセンスアンプ回
路に関する。
【０００２】
【従来の技術】従来のセンスアンプ回路は、一例が図４
に示されるように、端子６１より一定のバイアス電圧Ｖ
Ｂ が与えられ、端子６３より所定の電源電圧ＶＤＤを
供給されて定電流源として作用するＰＭＯＳトランジス
タ１５と、ｎ（正の整数）個のＲＯＭセル１６−１，１
６−２，……，１６−ｎとにより構成されている。図に
おいて、定電流源を形成するＰＭＯＳトランジスタ１５
と、ｎ個のＲＯＭセル１６−１，１６−２，……，１６
−ｎとの接続点における寄生容量の放電および充電によ
る読出し動作を介して、指定されるＲＯＭセルから読出
されるデータは、端子６２より外部に出力される。
に示されるように、端子６１より一定のバイアス電圧Ｖ
Ｂ が与えられ、端子６３より所定の電源電圧ＶＤＤを
供給されて定電流源として作用するＰＭＯＳトランジス
タ１５と、ｎ（正の整数）個のＲＯＭセル１６−１，１
６−２，……，１６−ｎとにより構成されている。図に
おいて、定電流源を形成するＰＭＯＳトランジスタ１５
と、ｎ個のＲＯＭセル１６−１，１６−２，……，１６
−ｎとの接続点における寄生容量の放電および充電によ
る読出し動作を介して、指定されるＲＯＭセルから読出
されるデータは、端子６２より外部に出力される。
【０００３】
【発明が解決しようとする課題】上述した従来のセンス
アンプ回路においては、ＲＯＭセルを小さくするために
、定電流源を形成するＰＭＯＳトランジスタ１５と、ｎ
個のＲＯＭセル１６−１，１６−２，……，１６−ｎと
の接続点における寄生容量を放電することにより可能と
なる読出し動作の所要時間が長くなるという欠点がある
。
アンプ回路においては、ＲＯＭセルを小さくするために
、定電流源を形成するＰＭＯＳトランジスタ１５と、ｎ
個のＲＯＭセル１６−１，１６−２，……，１６−ｎと
の接続点における寄生容量を放電することにより可能と
なる読出し動作の所要時間が長くなるという欠点がある
。
【０００４】また、ＲＯＭセル１６−１，１６−２，…
…，１６−ｎとＰＭＯＳトランジスタ１５との接続点に
おける寄生容量の電荷を充電することによって可能とな
る読出し時間を短縮するためには、定電流源を形成する
ＰＭＯＳタトランジスタの電流値を大きい電流値に設定
して回路設計を行う必要があり、消費電力が増大すると
いう欠点がある。
…，１６−ｎとＰＭＯＳトランジスタ１５との接続点に
おける寄生容量の電荷を充電することによって可能とな
る読出し時間を短縮するためには、定電流源を形成する
ＰＭＯＳタトランジスタの電流値を大きい電流値に設定
して回路設計を行う必要があり、消費電力が増大すると
いう欠点がある。
【０００５】
【課題を解決するための手段】本発明のセンスアンプ回
路は、一端が高電位側の第１の電源に接続され、所定の
バイアス電圧により当該定電流値を制御される定電流源
と、前記定電流源の他端と、低電位側の第２の電源との
間に並列接続される複数のＲＯＭセルと、前記第１の電
源と、前記定電流源と前記ＲＯＭセルの接続点との間に
挿入接続される第１の第１種電界効果型トランジスタと
、前記定電流源と前記ＲＯＭセルの接続点と、前記第２
の電源との間において、高電位側から順次直列に挿入接
続される第１および第２の第２種電界効果型トランジス
タと、入力端子が、前記定電流源と前記ＲＯＭセルの接
続点に接続されるとともに、出力端子が、前記第２の第
２種電界効果型トランジスタのゲートに接続されるイン
バータと、前記第１の第１種電界効果型トランジスタの
ゲートおよび前記第１の第２種電界効果型トランジスタ
のゲートに共通接続されるプリチャージ信号入力端子と
、を備えて構成される。
路は、一端が高電位側の第１の電源に接続され、所定の
バイアス電圧により当該定電流値を制御される定電流源
と、前記定電流源の他端と、低電位側の第２の電源との
間に並列接続される複数のＲＯＭセルと、前記第１の電
源と、前記定電流源と前記ＲＯＭセルの接続点との間に
挿入接続される第１の第１種電界効果型トランジスタと
、前記定電流源と前記ＲＯＭセルの接続点と、前記第２
の電源との間において、高電位側から順次直列に挿入接
続される第１および第２の第２種電界効果型トランジス
タと、入力端子が、前記定電流源と前記ＲＯＭセルの接
続点に接続されるとともに、出力端子が、前記第２の第
２種電界効果型トランジスタのゲートに接続されるイン
バータと、前記第１の第１種電界効果型トランジスタの
ゲートおよび前記第１の第２種電界効果型トランジスタ
のゲートに共通接続されるプリチャージ信号入力端子と
、を備えて構成される。
【０００６】また、本発明のセンスアンプ回路は、一端
が高電位側の第１の電源に接続され、所定のバイアス電
圧により当該定電流値を制御される定電流源と、前記定
電流源の他端と、低電位側の第２の電源との間に接続さ
れる第１の第２種電界効果型トランジスタと、前記第１
の第２種電界効果型トランジスタと、前記第２の電源と
の間に接続される複数のＲＯＭセルと、前記第１の電源
と、前記定電流源と前記第１の第２種電界効果型トラン
ジスタの接続点との間に挿入接続される第１の第１種電
界効果型トランジスタと、前記定電流源と前記第１の第
２種電界効果型トランジスタの接続点と、前記第２の電
源との間において、高電位側から順次直列に挿入接続さ
れる第２および第３の第２種電界効果型トランジスタと
、入力端子が、前記定電流源と前記第１の第２種電界効
果型トランジスタの接続点に接続されるとともに、出力
端子が、前記第３の第２種電界効果型トランジスタのゲ
ートに接続されるインバータと、前記第１の第１種電界
効果型トランジスタのゲートおよび前記第２の第２種電
界効果型トランジスタのゲートに共通接続されるプリチ
ャージ信号入力端子と、を備えて構成してもよい。
が高電位側の第１の電源に接続され、所定のバイアス電
圧により当該定電流値を制御される定電流源と、前記定
電流源の他端と、低電位側の第２の電源との間に接続さ
れる第１の第２種電界効果型トランジスタと、前記第１
の第２種電界効果型トランジスタと、前記第２の電源と
の間に接続される複数のＲＯＭセルと、前記第１の電源
と、前記定電流源と前記第１の第２種電界効果型トラン
ジスタの接続点との間に挿入接続される第１の第１種電
界効果型トランジスタと、前記定電流源と前記第１の第
２種電界効果型トランジスタの接続点と、前記第２の電
源との間において、高電位側から順次直列に挿入接続さ
れる第２および第３の第２種電界効果型トランジスタと
、入力端子が、前記定電流源と前記第１の第２種電界効
果型トランジスタの接続点に接続されるとともに、出力
端子が、前記第３の第２種電界効果型トランジスタのゲ
ートに接続されるインバータと、前記第１の第１種電界
効果型トランジスタのゲートおよび前記第２の第２種電
界効果型トランジスタのゲートに共通接続されるプリチ
ャージ信号入力端子と、を備えて構成してもよい。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、定電
流源１と、ＲＯＭセル２−１，２−２，……，２−ｎと
、ＰＭＯＳトランジスタ３と、ＮＭＯＳトランジスタ４
および５と、インバータ６とを備えて構成される。
ク図である。図１に示されるように、本実施例は、定電
流源１と、ＲＯＭセル２−１，２−２，……，２−ｎと
、ＰＭＯＳトランジスタ３と、ＮＭＯＳトランジスタ４
および５と、インバータ６とを備えて構成される。
【０００９】図１において、先ず、ＲＯＭセルからのデ
ータ読出し周期の前半において、データ読出しのＲＯＭ
セルのアドレスが決定されると同時に、端子５５より、
プリチャージ信号ＰＣＢが入力されてプリチャージ動作
が実行される。ここで、ＲＯＭセルのアドレス決定とは
、データ読出しの対象として、ＲＯＭセル２−１，２−
２，……，２−ｎから、どのＲＯＭセルを選択するかを
意味しており、また、プリチャージ動作とは、図１にお
ける端子５５から入力され、ＰＭＯＳトランジスタ３お
よびＮＭＯＳトランジスタ４のゲートに印加されるプリ
チャージ信号ＰＣＢをローレベルにすることを意味して
いる。このローレベルのプリチャージ信号ＰＣＢの入力
により、ＰＭＯＳトランジスタ３は導通状態となり、イ
ンバータ６の入力端子にはハイレベルが入力される。
ータ読出し周期の前半において、データ読出しのＲＯＭ
セルのアドレスが決定されると同時に、端子５５より、
プリチャージ信号ＰＣＢが入力されてプリチャージ動作
が実行される。ここで、ＲＯＭセルのアドレス決定とは
、データ読出しの対象として、ＲＯＭセル２−１，２−
２，……，２−ｎから、どのＲＯＭセルを選択するかを
意味しており、また、プリチャージ動作とは、図１にお
ける端子５５から入力され、ＰＭＯＳトランジスタ３お
よびＮＭＯＳトランジスタ４のゲートに印加されるプリ
チャージ信号ＰＣＢをローレベルにすることを意味して
いる。このローレベルのプリチャージ信号ＰＣＢの入力
により、ＰＭＯＳトランジスタ３は導通状態となり、イ
ンバータ６の入力端子にはハイレベルが入力される。
【００１０】ＲＯＭ２−１，２−２，……，２−ｎは、
それぞれ、例えば、図２に示されるように、ワード線１
０１に対応するＮＭＯＳトランジスタ７により形成され
ている。この場合には、ＮＭＯＳトランジスタ７の有無
によって“０”または“１”の何れかのデータを対応さ
せることが可能である。従って、図２のＮＭＯＳトラン
ジスタ７が存在する場合は、ＲＯＭセルの書込みデータ
が“１”であるものと判断される。
それぞれ、例えば、図２に示されるように、ワード線１
０１に対応するＮＭＯＳトランジスタ７により形成され
ている。この場合には、ＮＭＯＳトランジスタ７の有無
によって“０”または“１”の何れかのデータを対応さ
せることが可能である。従って、図２のＮＭＯＳトラン
ジスタ７が存在する場合は、ＲＯＭセルの書込みデータ
が“１”であるものと判断される。
【００１１】上述のプリチャージ動作により、図１に示
されるインバータ６の入力端子にハイレベルが印加され
た後に、残りの半周期において、選択されたＲＯＭセル
に対する読出し動作が実行される。例えば、選択された
ＲＯＭセルにおける書込み状態が“１”、即ち、図２に
示されるように、ＮＭＯＳトランジスタ７が存在する場
合には、ワード線１０１がハイレベルになっているので
、ＮＭＯＳトランジスタ７が導通状態となり、図１に示
されるインバータ６の入力端子のレベルは、ローレベル
に引込まれる。一方、ＲＯＭセルにおける書込み状態が
“０”、即ち、図２に示されるＮＭＯＳトランジスタ７
が存在しない場合には、図１に示されるインバータ６の
入力端子のハイレベルの状態が保持される。ここで、図
１におけるインバータ６の入力側における寄生容量をハ
イレベルにプリチャージする場合には、定常電流が流れ
ないようにＲＯＭセルのワード線が選択されないように
処理される。
されるインバータ６の入力端子にハイレベルが印加され
た後に、残りの半周期において、選択されたＲＯＭセル
に対する読出し動作が実行される。例えば、選択された
ＲＯＭセルにおける書込み状態が“１”、即ち、図２に
示されるように、ＮＭＯＳトランジスタ７が存在する場
合には、ワード線１０１がハイレベルになっているので
、ＮＭＯＳトランジスタ７が導通状態となり、図１に示
されるインバータ６の入力端子のレベルは、ローレベル
に引込まれる。一方、ＲＯＭセルにおける書込み状態が
“０”、即ち、図２に示されるＮＭＯＳトランジスタ７
が存在しない場合には、図１に示されるインバータ６の
入力端子のハイレベルの状態が保持される。ここで、図
１におけるインバータ６の入力側における寄生容量をハ
イレベルにプリチャージする場合には、定常電流が流れ
ないようにＲＯＭセルのワード線が選択されないように
処理される。
【００１２】図１に示されるインバータ６の入力端子は
、上述のように予めプリチャージされているために、イ
ンバータ６の入力端子をハイレベルにするための時間は
必要としないが、ローレベルに引降すために要する時間
は、ＲＯＭセル２−２，２−２，……，２−ｎを形成す
るＮＭＯＳトランジスタのｇｍ に依存しており、この
時間を短縮するためには、ＲＯＭセルの占有面積を大き
くすることが必要となる。そのために、図１に示される
第１の実施例においては、インバータ６のしきい値電位
を、ある程度（例えば、ハイレベルとローレベルの電位
の２／３程度）高く設定し、インバータ６の入力端子の
電位が、ある程度低下したところでインバータ６の出力
をハイレベルに引上げ、その出力レベルをＮＭＯＳトラ
ンジスタ５のゲートに印加することによりＮＭＯＳトラ
ンジスタ５を動作させて、急速に、インバータ６の入力
端子の電位を低下させる。この回路において、ＮＭＯＳ
トランジスタ４は、プリチャージ期間における定常電流
パスを無くするために用いられている。
、上述のように予めプリチャージされているために、イ
ンバータ６の入力端子をハイレベルにするための時間は
必要としないが、ローレベルに引降すために要する時間
は、ＲＯＭセル２−２，２−２，……，２−ｎを形成す
るＮＭＯＳトランジスタのｇｍ に依存しており、この
時間を短縮するためには、ＲＯＭセルの占有面積を大き
くすることが必要となる。そのために、図１に示される
第１の実施例においては、インバータ６のしきい値電位
を、ある程度（例えば、ハイレベルとローレベルの電位
の２／３程度）高く設定し、インバータ６の入力端子の
電位が、ある程度低下したところでインバータ６の出力
をハイレベルに引上げ、その出力レベルをＮＭＯＳトラ
ンジスタ５のゲートに印加することによりＮＭＯＳトラ
ンジスタ５を動作させて、急速に、インバータ６の入力
端子の電位を低下させる。この回路において、ＮＭＯＳ
トランジスタ４は、プリチャージ期間における定常電流
パスを無くするために用いられている。
【００１３】次に、図３を参照して、本発明の第２の実
施例について説明する。図３に示されるように、本実施
例は、定電流源８と、ＲＯＭセル１０−１，１０−２，
……，１０−ｎと、ＰＭＯＳトランジスタ１１と、ＮＭ
ＯＳトランジスタ９，１２および１３と、インバータ１
４とを備えて構成される。
施例について説明する。図３に示されるように、本実施
例は、定電流源８と、ＲＯＭセル１０−１，１０−２，
……，１０−ｎと、ＰＭＯＳトランジスタ１１と、ＮＭ
ＯＳトランジスタ９，１２および１３と、インバータ１
４とを備えて構成される。
【００１４】図３において明らかなように、本実施例の
第１の実施例との相違点は、定電流源８とＲＯＭセル１
０−１，１０−２，……，１０−ｎとの間に、ＮＭＯＳ
トランジスタ９が挿入接続されていることであり、この
ＮＭＯＳトランジスタ９はセレクタとして作用する。即
ち、このセレクタにより、大枠においてＲＯＭセルを選
択し、ＲＯＭセルを構成するＮＭＯＳトランジスタ７の
ゲートに接続されるワード線１０１（図２参照）によっ
て、細部におけるＲＯＭセルの選択が行われる。本実施
例におけるセンスアンプ回路としての他の一般動作につ
いては、前述の第１の実施例の場合と同様であり、その
説明は省略する。
第１の実施例との相違点は、定電流源８とＲＯＭセル１
０−１，１０−２，……，１０−ｎとの間に、ＮＭＯＳ
トランジスタ９が挿入接続されていることであり、この
ＮＭＯＳトランジスタ９はセレクタとして作用する。即
ち、このセレクタにより、大枠においてＲＯＭセルを選
択し、ＲＯＭセルを構成するＮＭＯＳトランジスタ７の
ゲートに接続されるワード線１０１（図２参照）によっ
て、細部におけるＲＯＭセルの選択が行われる。本実施
例におけるセンスアンプ回路としての他の一般動作につ
いては、前述の第１の実施例の場合と同様であり、その
説明は省略する。
【００１５】以上の実施例においては、ＲＯＭセルの構
成を１種類に止めているが、このＲＯＭセルの構成とし
ては、その他、種々のＲＯＭセルに対しても、同様に対
応することが可能であることは云うまでもない。
成を１種類に止めているが、このＲＯＭセルの構成とし
ては、その他、種々のＲＯＭセルに対しても、同様に対
応することが可能であることは云うまでもない。
【００１６】
【発明の効果】以上説明したように、本発明は、寄生容
量か大きく、且つ電圧振幅が大きい定電流源とＲＯＭセ
ルとの接続点をプリチャージする機能を備えるとともに
、ＲＯＭセルにより電荷放電することに加えて、更に電
荷放電を促進する回路を備えることにより、ＲＯＭセル
を大きくすることなしに、低消費電力、且つ高速のセン
スアンプ回路を提供することができるという効果ある。
量か大きく、且つ電圧振幅が大きい定電流源とＲＯＭセ
ルとの接続点をプリチャージする機能を備えるとともに
、ＲＯＭセルにより電荷放電することに加えて、更に電
荷放電を促進する回路を備えることにより、ＲＯＭセル
を大きくすることなしに、低消費電力、且つ高速のセン
スアンプ回路を提供することができるという効果ある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】ＭＯＳセルの一例のＮＭＯＳトランジスタを示
す図である。
す図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来例を示す回路図である。
１，８ 定電流源
２−１，２−２，……，２−ｎ，１０−１，１０−２，
……，１０−ｎ，１６−１，１６−２，……，１６−ｎ
ＲＯＭセル ３，１１，１５ ＰＭＯＳトランジスタ４，５，
７，９，１２，１３ ＮＭＯＳトランジスタ６，
１４ インバータ
……，１０−ｎ，１６−１，１６−２，……，１６−ｎ
ＲＯＭセル ３，１１，１５ ＰＭＯＳトランジスタ４，５，
７，９，１２，１３ ＮＭＯＳトランジスタ６，
１４ インバータ
Claims (2)
- 【請求項１】 一端が高電位側の第１の電源に接続さ
れ、所定のバイアス電圧により当該定電流値を制御され
る定電流源と、前記定電流源の他端と、低電位側の第２
の電源との間に並列接続される複数のＲＯＭセルと、前
記第１の電源と、前記定電流源と前記ＲＯＭセルの接続
点との間に挿入接続される第１の第１種電界効果型トラ
ンジスタと、前記定電流源と前記ＲＯＭセルの接続点と
、前記第２の電源との間において、高電位側から順次直
列に挿入接続される第１および第２の第２種電界効果型
トランジスタと、入力端子が、前記定電流源と前記ＲＯ
Ｍセルの接続点に接続されるとともに、出力端子が、前
記第２の第２種電界効果型トランジスタのゲートに接続
されるインバータと、前記第１の第１種電界効果型トラ
ンジスタのゲートおよび前記第１の第２種電界効果型ト
ランジスタのゲートに共通接続されるプリチャージ信号
入力端子と、を備えることを特徴とするセンスアンプ回
路。 - 【請求項２】 一端が高電位側の第１の電源に接続さ
れ、所定のバイアス電圧により当該定電流値を制御され
る定電流源と、前記定電流源の他端と、低電位側の第２
の電源との間に接続される第１の第２種電界効果型トラ
ンジスタと、前記第１の第２種電界効果型トランジスタ
と、前記第２の電源との間に接続される複数のＲＯＭセ
ルと、前記第１の電源と、前記定電流源と前記第１の第
２種電界効果型トランジスタの接続点との間に挿入接続
される第１の第１種電界効果型トランジスタと、前記定
電流源と前記第１の第２種電界効果型トランジスタの接
続点と、前記第２の電源との間において、高電位側から
順次直列に挿入接続される第２および第３の第２種電界
効果型トランジスタと、入力端子が、前記定電流源と前
記第１の第２種電界効果型トランジスタの接続点に接続
されるとともに、出力端子が、前記第３の第２種電界効
果型トランジスタのゲートに接続されるインバータと、
前記第１の第１種電界効果型トランジスタのゲートおよ
び前記第２の第２種電界効果型トランジスタのゲートに
共通接続されるプリチャージ信号入力端子と、を備える
ことを特徴とするセンスアンプ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005485A JPH04238197A (ja) | 1991-01-22 | 1991-01-22 | センスアンプ回路 |
| US07/819,261 US5247483A (en) | 1991-01-22 | 1992-01-10 | Sense amplifier circuit |
| DE69223427T DE69223427T2 (de) | 1991-01-22 | 1992-01-15 | Leseverstärkerschaltung |
| EP92300328A EP0496523B1 (en) | 1991-01-22 | 1992-01-15 | Sense amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005485A JPH04238197A (ja) | 1991-01-22 | 1991-01-22 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04238197A true JPH04238197A (ja) | 1992-08-26 |
Family
ID=11612549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005485A Pending JPH04238197A (ja) | 1991-01-22 | 1991-01-22 | センスアンプ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5247483A (ja) |
| EP (1) | EP0496523B1 (ja) |
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