JPS5834628A - Ｍｏｓインバ−タ回路 - Google Patents
Ｍｏｓインバ−タ回路Info
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- JPS5834628A JPS5834628A JP56131522A JP13152281A JPS5834628A JP S5834628 A JPS5834628 A JP S5834628A JP 56131522 A JP56131522 A JP 56131522A JP 13152281 A JP13152281 A JP 13152281A JP S5834628 A JPS5834628 A JP S5834628A
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- Japan
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- mos
- circuit
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＯＳインバータ回路に関し、特に放電特性
を改良したインバータ回路に関するものである。
を改良したインバータ回路に関するものである。
第１ 図４２、ｎチャネル・エンハンスメント型ＭＯ８
）ランジスタを用いたＭＯＳ −ＲＯＭの構成図である
。
）ランジスタを用いたＭＯＳ −ＲＯＭの構成図である
。
第１図では、Ｘ、−Ｘ、、の行とＹ、〜Ｙｌｌの列から
なるメモリＭＯ８）ランジスタ・マトリクス、データ纏
ＤＬの出力側Ｋ１１絖された１７７回路ＳＮ８、および
出力バッファ回路ＯＢが示されている。メモリＭ０８ト
ランジスタは、例えばＦＡＭ０８トランジスタから構成
される。
なるメモリＭＯ８）ランジスタ・マトリクス、データ纏
ＤＬの出力側Ｋ１１絖された１７７回路ＳＮ８、および
出力バッファ回路ＯＢが示されている。メモリＭ０８ト
ランジスタは、例えばＦＡＭ０８トランジスタから構成
される。
いま、ゲート端子Ｘ３．”Ｙ、に正電圧レベルの選択信
号が印加されると、行Ｘ、と列Ｙ１が選択され、それ虻
よって決まる１つのメモリＭＯ８）ランジスタがデータ
線り’ＬＣ結合されることになる。選択されたメモリＭ
Ｑ８）ランジスタＱ。
号が印加されると、行Ｘ、と列Ｙ１が選択され、それ虻
よって決まる１つのメモリＭＯ８）ランジスタがデータ
線り’ＬＣ結合されることになる。選択されたメモリＭ
Ｑ８）ランジスタＱ。
がゲート端子Ｘ、ｖｃ印加される正電位によってオン状
態になるような比較的低いしきい値電圧を持っているな
らば、これに応じてデータ纏ＤＬは低電位にされる。こ
の場合、データ＠ＤＬ＃′Ｃおける信号電圧の立下り速
度は、それにおける浮遊容量０番、カラムゲートＭ０８
トランジスタＱＣＩのオン抵抗、メモリＭＯ８）ランジ
スタＱ１のオン抵抗によって制限される。すなわち、容
量Ｃ，に蓄積されている電Ｔ７Ｉは選択されたメモリＭ
（ｌ）ランジスタＱｗａ １を経由してデイスチヤージ
されることＫなるが、その場合のディスチャージの速度
は、メモリＭＯ８）ランジスタＱ１のオン抵抗等によっ
て制限されることＩＩＣなる。
態になるような比較的低いしきい値電圧を持っているな
らば、これに応じてデータ纏ＤＬは低電位にされる。こ
の場合、データ＠ＤＬ＃′Ｃおける信号電圧の立下り速
度は、それにおける浮遊容量０番、カラムゲートＭ０８
トランジスタＱＣＩのオン抵抗、メモリＭＯ８）ランジ
スタＱ１のオン抵抗によって制限される。すなわち、容
量Ｃ，に蓄積されている電Ｔ７Ｉは選択されたメモリＭ
（ｌ）ランジスタＱｗａ １を経由してデイスチヤージ
されることＫなるが、その場合のディスチャージの速度
は、メモリＭＯ８）ランジスタＱ１のオン抵抗等によっ
て制限されることＩＩＣなる。
なお、メモリＭＯ８）ランジスタと、データ線ＤＬＶＣ
４ｌ続されたディプレッジ冒ン型の負荷トランジスタＴ
、と１２、実債的にインバータを構成するこトニなる。
４ｌ続されたディプレッジ冒ン型の負荷トランジスタＴ
、と１２、実債的にインバータを構成するこトニなる。
このインバータの出力は、センス回路８Ｎ８で増幅され
て出力パツファ回路０ＢＫ一旦格納された後、出力され
る。
て出力パツファ回路０ＢＫ一旦格納された後、出力され
る。
ところで、メモリ・マトリクるをできるだけ小型に構成
するためＫは、メモリＭＯ８）ランジスタの寸法を小さ
くする必要がある。この場合、メモＩＪＭＯ８）ランジ
スタのオン抵抗４１［は、ソノＷ／Ｌ （チャネル幅／
チャネル長）Ｋ比例する。
するためＫは、メモリＭＯ８）ランジスタの寸法を小さ
くする必要がある。この場合、メモＩＪＭＯ８）ランジ
スタのオン抵抗４１［は、ソノＷ／Ｌ （チャネル幅／
チャネル長）Ｋ比例する。
したがって、チャネル幅Ｗを小さくすることによってメ
モリＭＯ８）ランジスタの寸法を小さくするような場合
、メモリＭＯ８）ランジスタは、そのオン抵抗が大きく
なってしまうこと＃／ｃなる。
モリＭＯ８）ランジスタの寸法を小さくするような場合
、メモリＭＯ８）ランジスタは、そのオン抵抗が大きく
なってしまうこと＃／ｃなる。
また、半導体メモリにおいては、１つのデータ＠ＤＬＫ
多数のメモリ列が結合されるので、データＩＩＤ Ｌ
ｐｃおける浮遊容量Ｃｏは比較的大きくなってし１５゜ このように、メモリＭＯ８）ランジスタのオン抵抗が比
較的太き（なってし宣うこと、および浮遊容量ｃｏが比
較的大きくなってしまうこと、０２つの原因によりこの
容量Ｃ０Ｋ蓄積されている電荷が選択された１個のメモ
リＭＯ８）ランジスタを介して所定のレベルにディスチ
ャージされるｆでＫは比較的長時間が必要となる。
多数のメモリ列が結合されるので、データＩＩＤ Ｌ
ｐｃおける浮遊容量Ｃｏは比較的大きくなってし１５゜ このように、メモリＭＯ８）ランジスタのオン抵抗が比
較的太き（なってし宣うこと、および浮遊容量ｃｏが比
較的大きくなってしまうこと、０２つの原因によりこの
容量Ｃ０Ｋ蓄積されている電荷が選択された１個のメモ
リＭＯ８）ランジスタを介して所定のレベルにディスチ
ャージされるｆでＫは比較的長時間が必要となる。
選択された１個のメモリＭＯ８）ランジスタＴ。
と、浮遊容量ｃｏと、負荷ＭＯ８）ランジスタＴ。
のみを示すと、第２図（ａ）のような構成になる。
第２図（ａＫ示すようなエンハンスメン）ＭＯ８トラン
ジスタＴ１ とディプレッジ■ンＭＯ８）ランジスタＴ
０とによって構成された回路での放電特性は、ＭＯＳ）
ランジスタＴ、の電流能力すなわちオン抵抗で決定され
る。ここで、ＭＯＳ）ランジス声Ｔ、がオン状ｍにされ
ることによってａ点の電位が下がり始めた場合には、負
荷ＭＯ８）ランジスタＴ・の電流も１選択されたＭＯＳ
）ランジスタＴＩで受は持つことになる。この場合、Ｗ
／Ｌの小ざなＭＯＳ）ランジスタＴ、では、電流能力が
大きくないため、容量Ｃ０の放電電流・１弱められる。
ジスタＴ１ とディプレッジ■ンＭＯ８）ランジスタＴ
０とによって構成された回路での放電特性は、ＭＯＳ）
ランジスタＴ、の電流能力すなわちオン抵抗で決定され
る。ここで、ＭＯＳ）ランジス声Ｔ、がオン状ｍにされ
ることによってａ点の電位が下がり始めた場合には、負
荷ＭＯ８）ランジスタＴ・の電流も１選択されたＭＯＳ
）ランジスタＴＩで受は持つことになる。この場合、Ｗ
／Ｌの小ざなＭＯＳ）ランジスタＴ、では、電流能力が
大きくないため、容量Ｃ０の放電電流・１弱められる。
第２図（ｂ）は、ＭＯＳ）ランジスタＴ、がオン状＠Ｖ
Ｃされた場合の等価回路を示す図である。
Ｃされた場合の等価回路を示す図である。
第２図（１）（ｂｌに示す回路は、次のような問題をも
持っている。ｊＴｘわち、ＦＡＭＯ８（Ｆｌｏａｔｉｎ
ｇｇａｔｅ Ａｖａｌａｎｃｈｅ １ｎｊｅｃｔｉ
ｏｎ ＭＱ８）のようなメモリでは、ＭＯＳ）ランジス
タＴ、に流れる電流ははソ一定に制限される。ａ点の電
位が下がったとき＃ｊは、第２図中）に示すように、容
量Ｃ・の電荷の放電電ｒｌｌＩ ＋ と、負荷ＮＯ８）
ランジスタＴｏの電流１．を加えた電流が、ＭＯＳ ）
ランジスタＴ、に流れようとする。しかし、Ｗ／Ｌの小
さなＭＯＳ）ランジスタＴ、に流れる電流はその大きい
オン抵抗によって太き（制限されるため、ａ点の電位は
制限されることになる。つまりａ点のロー・レベルは、
負荷ＭＯ８）ランジスタＴＯとＭＯＳ）ランジスタＴ、
との大きさの比によって制限される。
持っている。ｊＴｘわち、ＦＡＭＯ８（Ｆｌｏａｔｉｎ
ｇｇａｔｅ Ａｖａｌａｎｃｈｅ １ｎｊｅｃｔｉ
ｏｎ ＭＱ８）のようなメモリでは、ＭＯＳ）ランジス
タＴ、に流れる電流ははソ一定に制限される。ａ点の電
位が下がったとき＃ｊは、第２図中）に示すように、容
量Ｃ・の電荷の放電電ｒｌｌＩ ＋ と、負荷ＮＯ８）
ランジスタＴｏの電流１．を加えた電流が、ＭＯＳ ）
ランジスタＴ、に流れようとする。しかし、Ｗ／Ｌの小
さなＭＯＳ）ランジスタＴ、に流れる電流はその大きい
オン抵抗によって太き（制限されるため、ａ点の電位は
制限されることになる。つまりａ点のロー・レベルは、
負荷ＭＯ８）ランジスタＴＯとＭＯＳ）ランジスタＴ、
との大きさの比によって制限される。
もし、ａ点のロー・レベルであるべき電位が十分に低下
させられない場合には、センス・アンプ８Ｎ８等の誤動
作の原因となる。
させられない場合には、センス・アンプ８Ｎ８等の誤動
作の原因となる。
本発明の目的は、このような従来の欠点を除去するため
、読み出しデータ線の電位が下がった場合に、浮遊容量
の電荷を短時間ですべて放電できるようなＭＯＢインバ
ータ回路な提供することにある。
、読み出しデータ線の電位が下がった場合に、浮遊容量
の電荷を短時間ですべて放電できるようなＭＯＢインバ
ータ回路な提供することにある。
以下、本発明の実施例を、第３図により説明する。
第３図は、本発明の実施例を示すＭＯ８インノく一タ回
路の要部構成図である。
路の要部構成図である。
第３図に示すように、読み出しデータ線ＤＬＬ放電高速
化回路Ｄ８ｖ１１絖すること罠より、放電電流を増加さ
せて、浮遊容量Ｃ・のチャージを短時間ですべて放電で
きるようＫｊるととも罠、データ線ＤＬのレベルが充分
に低下するよう［ｊる。
化回路Ｄ８ｖ１１絖すること罠より、放電電流を増加さ
せて、浮遊容量Ｃ・のチャージを短時間ですべて放電で
きるようＫｊるととも罠、データ線ＤＬのレベルが充分
に低下するよう［ｊる。
放電高速化回路Ｄ８は、イン・く−夕を形成するＭＯＳ
）ランジスタＴＩ、ＴＹと放電電流の側路な形成するＭ
ＯＳ）ランジスタＴ８からなる。
）ランジスタＴＩ、ＴＹと放電電流の側路な形成するＭ
ＯＳ）ランジスタＴ８からなる。
ａ点がｏ−・レベルになると１％ＱＢト５ン−）スタＴ
がオフとなり、これによりトランジスタ！ ＴＹのドレインがハイ・レベル［７ｊるた、めＮＱ＆ト
ランジスタＴ８がオンする。ＭＯ８）ランジスタＴ、が
オンすると、浮遊容量Ｃ・の電荷は、トランジスタＴ、
のみならず、トランジスタＴ８を介して放電するので、
放電電流は増加し、短時間で放電が完了して容量ＣｏＫ
電荷は残らない。
がオフとなり、これによりトランジスタ！ ＴＹのドレインがハイ・レベル［７ｊるた、めＮＱ＆ト
ランジスタＴ８がオンする。ＭＯ８）ランジスタＴ、が
オンすると、浮遊容量Ｃ・の電荷は、トランジスタＴ、
のみならず、トランジスタＴ８を介して放電するので、
放電電流は増加し、短時間で放電が完了して容量ＣｏＫ
電荷は残らない。
放電高速化回路ＤＳのインバータＴＩ、ＴＹと、負荷Ｍ
０８トランジスタＴｏ、メモリＭＱ８）ランジスタＴ、
よりなるインバータとでラッチ回路を構成し、トラ
ンジスタＴ８の帰還回路を設けることによって、１点の
電位が下がるとこの帰還回路により放電Ｗ流を増加させ
ている。したがって、ＭＯ８）ランジスタＴ１の大きさ
が規制されている場合に、放電の＾連化が可能となる。
０８トランジスタＴｏ、メモリＭＱ８）ランジスタＴ、
よりなるインバータとでラッチ回路を構成し、トラ
ンジスタＴ８の帰還回路を設けることによって、１点の
電位が下がるとこの帰還回路により放電Ｗ流を増加させ
ている。したがって、ＭＯ８）ランジスタＴ１の大きさ
が規制されている場合に、放電の＾連化が可能となる。
ＭＯＳ Ｉ ＣＫは、基板と配線の間、ゲートとソース
あるいはドレインの間部に構造上避けがたい容量が形成
される。このため、設計時点で寄生容量を子側して回路
の動作が影響を受けないよＩ５にすることが必要である
。しかし、ＭＯ８メモリでは、メモリＭＯ８）ランジス
タのＷ／Ｌを小さくしなければならないという畳重があ
り、選択されたメモリＭＯ８）ランジスタのゲート電圧
とドレイン電圧とで電流がはＶ定まってしまう。そこで
、本発明では、第３図に示すように放電電流増加のため
の帰還回路を設けて、ＭＯ８メモリが誤動作しない程度
に放電を援助するのである。
あるいはドレインの間部に構造上避けがたい容量が形成
される。このため、設計時点で寄生容量を子側して回路
の動作が影響を受けないよＩ５にすることが必要である
。しかし、ＭＯ８メモリでは、メモリＭＯ８）ランジス
タのＷ／Ｌを小さくしなければならないという畳重があ
り、選択されたメモリＭＯ８）ランジスタのゲート電圧
とドレイン電圧とで電流がはＶ定まってしまう。そこで
、本発明では、第３図に示すように放電電流増加のため
の帰還回路を設けて、ＭＯ８メモリが誤動作しない程度
に放電を援助するのである。
以上説明したように、本発明によれば、読み出しデータ
線の電位降下を検知するためのＭＯ８インバータと、こ
のＭＯ８インバータの検知出力により導通状態が制御さ
れて、データ線の浮遊容量に蓄積される電荷の放電助成
路を形成する帰還用Ｍ０８トランジスタとを付加したの
で、特にＨｐＲＯＭ等のセンス・アンプ回路に適用すれ
ば放電の高速化が可能となり、きわめて有効である。
線の電位降下を検知するためのＭＯ８インバータと、こ
のＭＯ８インバータの検知出力により導通状態が制御さ
れて、データ線の浮遊容量に蓄積される電荷の放電助成
路を形成する帰還用Ｍ０８トランジスタとを付加したの
で、特にＨｐＲＯＭ等のセンス・アンプ回路に適用すれ
ば放電の高速化が可能となり、きわめて有効である。
第１図は従来のｎチャネル・エンハンスメントｍｌ！Ｍ
Ｏ８）ランジスタを用いたＭＯ８・ＲＯＭの構成図、第
２図は第１図におけるＲＱＭの読み出しデータ線の浮遊
容量に蓄積された電荷の放電回路の説明図、第３図は本
発明の実施例を示すインバータ回路の要部構成図である
。 Ｔｏ・・・負荷ＭＯ８）ランジスタ、Ｔ、・・・選択さ
れｒｌｌＪＯ８）ランジスタ、Ｃ０・・・データ線の浮
遊容量、８ＮＳ・・・センス・アンプ、Ｔｘ、ＴＹ・・
インバータを構成するＭＯ８）ランジスタ、Ｔ２・・
・放電電流側路用のＭＯ８）ランジスタ、Ｄ８・・・放
電高速化回路。 代理人 弁理士 薄 １）利 幸 第 １ 図
Ｏ８）ランジスタを用いたＭＯ８・ＲＯＭの構成図、第
２図は第１図におけるＲＱＭの読み出しデータ線の浮遊
容量に蓄積された電荷の放電回路の説明図、第３図は本
発明の実施例を示すインバータ回路の要部構成図である
。 Ｔｏ・・・負荷ＭＯ８）ランジスタ、Ｔ、・・・選択さ
れｒｌｌＪＯ８）ランジスタ、Ｃ０・・・データ線の浮
遊容量、８ＮＳ・・・センス・アンプ、Ｔｘ、ＴＹ・・
インバータを構成するＭＯ８）ランジスタ、Ｔ２・・
・放電電流側路用のＭＯ８）ランジスタ、Ｄ８・・・放
電高速化回路。 代理人 弁理士 薄 １）利 幸 第 １ 図
Claims (1)
- 所定の信号Ｓに、該信号線の電位降下を検知するＭＯＳ
インバータと、該ＭＯＳインバータの出力により導通状
態が制御され、上記信号ｆｉｌｖｃ存在する容量に蓄積
された電荷の放電助成路を形成する帰還用ＭＯ８）ラン
ジスタとを付加してなるＭＯＳインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131522A JPS5834628A (ja) | 1981-08-24 | 1981-08-24 | Ｍｏｓインバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56131522A JPS5834628A (ja) | 1981-08-24 | 1981-08-24 | Ｍｏｓインバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5834628A true JPS5834628A (ja) | 1983-03-01 |
Family
ID=15060018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56131522A Pending JPS5834628A (ja) | 1981-08-24 | 1981-08-24 | Ｍｏｓインバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834628A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170129A (ja) * | 1985-01-24 | 1986-07-31 | Seikosha Co Ltd | 出力インバ−タの貫通電流防止回路 |
| JPS61187198A (ja) * | 1985-02-13 | 1986-08-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63188896A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS63188897A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS63134042U (ja) * | 1987-02-25 | 1988-09-01 | ||
| JPH04238197A (ja) * | 1991-01-22 | 1992-08-26 | Nec Corp | センスアンプ回路 |
| JPH0554652A (ja) * | 1991-08-29 | 1993-03-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1981
- 1981-08-24 JP JP56131522A patent/JPS5834628A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170129A (ja) * | 1985-01-24 | 1986-07-31 | Seikosha Co Ltd | 出力インバ−タの貫通電流防止回路 |
| JPH0351334B2 (ja) * | 1985-01-24 | 1991-08-06 | Seikosha Kk | |
| JPS61187198A (ja) * | 1985-02-13 | 1986-08-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63188896A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS63188897A (ja) * | 1987-01-31 | 1988-08-04 | Toshiba Corp | 不揮発性半導体メモリ |
| JPS63134042U (ja) * | 1987-02-25 | 1988-09-01 | ||
| JPH04238197A (ja) * | 1991-01-22 | 1992-08-26 | Nec Corp | センスアンプ回路 |
| JPH0554652A (ja) * | 1991-08-29 | 1993-03-05 | Mitsubishi Electric Corp | 半導体記憶装置 |
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