JPS5856198B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5856198B2
JPS5856198B2 JP55133559A JP13355980A JPS5856198B2 JP S5856198 B2 JPS5856198 B2 JP S5856198B2 JP 55133559 A JP55133559 A JP 55133559A JP 13355980 A JP13355980 A JP 13355980A JP S5856198 B2 JPS5856198 B2 JP S5856198B2
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    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
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  • Static Random-Access Memory (AREA)

Description

【発明の詳細な説明】 この発明は動作の高速化を計った半導体記憶装置に関す
る。
第１図は一般的な情報読出し専用半導体記憶装置いわゆ
るＲＯＭの構成を示すものである。
図において１は列デコーダ、２，２．・・・・・・は列
線、３゜３、・・・・・・は列選択用のＭＯＳトランジ
スタ、４は行デコーダ、５，５．・・・・・・は行線、
６，６．・・・・・・は各行線５，５．・・・・・・に
よって駆動されるメモリセルとなるＭＯＳトランジスタ
、７は上記各列線２．２．・・・・・・を充電するため
の負荷用のＭＯＳトランジスタ、８は出力バッファ機能
を持つセンスアンプであり、上記トランジスタ３，６と
してエンハンスメント型のものが、またトランジスタ７
としてデプレッション型のものがそれぞれ用いられる。
このような構成のＲＯＭの動作は次の通りである。
まず、列デコーダ１によって任意の列選択用のトランジ
スタ３が選択される。
一方、行デコーダ４によって任意の列線５が選択される
と、列線２とこの選択された行線５との交点に位置する
一つのトランジスタ６が行線５によって駆動され、セン
ス点Ｓおよび列線２はこのトランジスタ６の記憶情報に
応じて充電あるいは放電される。
するとセンス点Ｓに接続されている出力バッファ機能を
兼ね備えたセンスアンプ８が列線２の電位を検出し、選
択されたメモリセル用トランジスタ６の記憶情報を出力
する。
メモリセル用ＭＯＳトランジスタ６の情報は、そのドレ
インが列線２に接続されるか否かにより決められる。
今行デコーダ及び列デコーダにより、ドレインが列線２
に接続されたメモリセル用ＭＯＳトランジスタ６が選択
されたとする、この時列線２は、ＭＯＳトランジスタ６
を通して放電される。
ドレインが列線に接続されていないメモリセル用ＭＯＳ
トランジスタ６が選ばれた場合は、列線２及びセンス点
Ｓはトランジスタ７により充電される。
この様に、選択されたメモリセルにより列線が放電状態
にあるか、充電状態にあるかの二つの状態を前記センス
アンプ兼出力バッファ８で検出し記憶情報の ０ 。
１ を出力する。
ところで上記ＲＯＭにおいて、負荷用のトランジスタ７
の導通抵抗が小さければ、このトランジスタ７は列線２
を迅速に充電する。
ところがこのトランジスタ７は列線２の放電動作をさま
たげるので、導通抵抗が小さければ列線２の放電速度は
遅くなる。
このように列線２を充電する場合には上記トランジスタ
７の導通抵抗は小さいほうが望ましく、また放電をする
場合には大きいほうが望ましいが、両方同時に満足させ
ることはできない。
このため列線２の充放電時間は許容できる程度で妥協す
る必要がある。
また従来、列線２の電位を検出するセンスアンプ８は、
この列線２の低論理レベルに対応する電位と高論理レベ
ルに対応する電位との中間電位を固定的にセンス電位と
しているため、たとえば高論理レベルが＋５■、低論理
レベルがＯ■の場合、＋２．５Ｖをセンスレベルとして
いるため、列線２を充放電する際に列線電位が上記セン
スレベルに達する時間が長くなり、したがって従来では
情報の読出し速度が遅く、高速動作させることができな
いという欠点がある。
またセンスレベルを＋２．５■以外のレベルに設定して
も、一点の電位をセンスレベルとしているため、充電が
速く検知出来た時は放電レベルの検知が遅れ、又放電が
速く検知出来た時は充電レベルの検知が遅れるだけであ
った。
この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、高速動作が可能な半導
体記憶装置を提供することにある。
以下図面を参照してこの発明の一実施例を説明する。
第２図は第１図中のセンス点Ｓとセンスアンプ８との間
に設けられる新たなセンスアンプの構成を示すものであ
る。
図において１１はそれぞれ２個のエンハンスメント型Ｍ
ＯＳトランジスタ１２．１３、デプレッション型ＭＯＳ
トランジスタ１４，１５からなり、前記センス点Ｓの電
位■ｓとこのセンス点Ｓにおいて高論理レベルに相当す
る電位子Ｅとを比較する電圧比較回路であるこの電圧比
較回路ＵではＶｓが十Ｅと一致したときにその出力信号
ａが高論理 １ レヘルトなり、Ｖｓが＋Ｅよりもわず
かに低下すると低論理ＩＩ ＯＩＩレベルに反転するよ
うに各トランジスタ１２〜１５の寸法が設定されている
。
１６は前記メモリセルとするＭＯＳトランジスタ６と同
じ寸法に設定され、そのゲートに十Ｅが与えられていて
常にオン状態にあるエンハンスメント型ＭＯＳトランジ
スタ１７、前記列選択用のＭＯＳトランジスタ３と同じ
寸法に設定され、そのゲートに＋Ｅが与えられていて常
にオン状態にアルエンハンスメント型ＭＯＳトランジス
タ１８および前記負荷用のＭＯＳトランジスタ７と同じ
寸法に設定されたデプレッション型ＭＯ８Ｉ−ランジス
タ１９からなり、前記センス点Ｓにおいて低論理レベル
に相当する電位■Ｌを出力する低論理電位発生回路であ
る。
２０はそれぞれ２個のエンノ）ンスメント型ＭＯＳトラ
ンジスタ２１，２１．デプレッション型ＭＯＳトランジ
スタ２３．２４からなり、前記センス点Ｓの電位Ｖｓと
上記低論理電位発生回路１６から出力される電位■Ｌと
を比較する電圧比較回路である。
そしてこの電圧比較回路２０ではＶｓが■Ｌと一致した
ときにその出力信号すが ０ レヘルとなり、Ｖｓが■
Ｌよりもわずかに高くなると ルベルに反転するように
各トランジスタ２１〜２４の寸法が設定されている。
２５．２６，２７それぞれは２個のエンハンスメント型
ＭＯＳトランジスタ２Ｂ 、２９とデフ１／ツシヨン型
ＭＯ８Ｉ−ランジスタ３０とから構成されているＮＯＲ
論理回路である。
このうち一つのＮＯＲ論理回路２５には前記一方の電圧
比較回路１１（７）出力信号ａと後述する反転回路の出
力信号ｇがそれぞれ入力される。
また上記の他のＮＯＲ論理回路回路こは上記ＮＯＲ論理
回路２５（７）出力信号Ｃともう一つのＮＯＲ論理回路
２７（７）出力信号ｄがそれぞれ入力される。
そしてこのＮＯＲ論理回路２６の出力信号ｅは前記セン
スアンプ８に入力される。
ざらにＮＯＲ論理回路２７には前記電圧比較回路２０の
出力信号すど後述する遅延回路の出力信号ｆがそれぞれ
入力される。
３１はエンハンスメント型ＭＯ８Ｉ−ランジスタ３２、
デプレッション型ＭＯＳトランジスタ３３、抵抗３４お
よびコンデンサ３５からなる遅延段を１１１．３！９ｉ
の２段直列接続して構成した遅延回路である。
この遅延回路Ｉ−は前記ＮＯＲ論理回路２１の出力信号
ｅを、前記列線２の充放電時、この充放電がほぼ完全に
終了するまでの期間遅延し、その遅延出力信号ｆは前記
ＮＯＲ論理回路２１および反転回路３７にそれぞれ入力
される。
反転回路３７はエンノ）ンスメント型ＭＯＳトランジス
タ３８とデプレッション型ＭＯ８Ｉ−ランジスタ３９と
で構成され、その出力信号ｇは前記ＮＯＲ論理回路２５
に入力される。
なお上記各トランジスタはすべてＮチャンネルのもので
あるとする。
」次に動作を第３図に示す
波形図を用いて説明する。
ｔ−ｒセンス点Ｓの電位ｖｓが＋Ｅ（１レヘルニ相当）
となっている場合、電圧比較回路１１の出力信号ａは
１ レベル、またもう一つの電圧比較回路２１の出力信
号すも １ レヘルとなる。
したがってこのとき＋１ルベルの信号ａが入力するＮＯ
Ｒ論理回路λ玉の出力信号Ｃは信号ｇにかかわらず＋０
ルベル、これと同じように１１ルベルの信号すが入力す
るＮＯＲ論理回路２７の出力信号ｄは信号ｆにかかわら
ず ０ レベルとなり、またこれら両ＮＯＲ論理回路２
５゜ＬＬの出力信号ｃ、ｄが入力するＮＯＲ論理回路２
６の出力信号ｅは１１１□レベルとなる。
このとき遅延回路１４の出力信号ｆも＋１１レベル、ま
たこれに続く反転回路３７の出力信号ｇは Ｏレベルと
なっている。
次ニ前記メモリセルとなるドレインが列線２に接続され
た一つのトランジスタ６が一つの行線５によって駆動さ
れ、センス点Ｓの放電が始まりその電位Ｖｓが＋Ｅから
れずかに低下すると、いままで １ レベルになってい
た電圧比較回路１１１ の出力信号ａが＋０ルベルに反転する。
このとき信号ｇはまだ１０ルベルになっているため、上
記信号ａが＋Ｏｌレベルに反転するとこの後ＮＯＲ論理
回路２互の出力信号Ｃは １ レヘルに反転する。
上記信号Ｃが反転して １ レヘルになると、ＮＯＲ論
理回路２６の出力信号ｅは信号ｄにかかわらず１０ルベ
ルに反転する。
このようにセンス点Ｓの電位■Ｓが＋Ｅよりもわずかに
低下すると信号ｅが １ レベルから１０１−レベルに
反転するため、この信号Ｅが入力される前記センスアン
プ８ではメモリセルにおける記憶情報の高論理レベルか
ら低論理レベルへの変化を速やかに検出することができ
る。
次に信号ｅが反転してＩ ｏ ｌレベルとなった後、セ
ンス点Ｓの放電がほぼ完了しＶｓがｖＬに達すると、遅
延回路１１の出力信号ｆが Ｏレヘルに、またこれに続
く反転回路１１の出力信号ｇが１１ルベルに反転する。
一方、電圧比較回路２１の出力信号すはＶｓがｖＬに達
した後にＯレベルに反転しているため、上記信号ｆが
Ｏレベルに反転すると、ＮＯＲ論理回路２ヱの出力信号
ｄは１１ルベルに反転する。
またこのとき（ｉ号ａは Ｏレベルのままになっている
ため、上記信号ｇが １ レヘルに反転した後に信号Ｃ
は１０ルベルに反転する。
しかし信号ｄがルベルに反転しているため信号ｅは ０
レヘルのままとなって変化しない。
そしてこのとき電圧比較回路２１の出力信号すの状態が
信号ｅとしてセンスアンプ８に入力されている状態とな
っている。
次ニ前記メモリセルとなるドレインが列線２と切り放さ
れている他のトランジスタ６が一つの行線５によって駆
動され、センス点Ｓの充電が始まりその電位ＶｓがｖＬ
よりわずかに上昇すると、いままで１０ルベルになって
いた電圧比較回路２０の出力信号すが＋１１レベルに反
転する。
上記信号すが反転して＋１ルベルになると、この後ＮＯ
Ｒ論理回路２７の出力信号ｄは信号ｆにかかわりなく１
０ルベルに反転する。
このとき信号ａｔｇは変化せずＮＯＲ論理回路２５の出
力信号Ｃも変化せず、 ０ レヘルになっているため、
上記信号ｄが ０ レヘルに反転した直後にＮＯＲ論理
回路２１の出力信号ｅは １ レヘルに反転する。
このようにセンス点Ｓの電位■ＳがｖＬよりもわずかに
上昇すると信号ｅが１０ルベルから１１ルベルに反転す
るため、この信号ｅが入力される前記センスアンプ８で
メモリセルにおける記憶情報の低論理レベルから高論理
レベルへの変化を速やかに検出することができる。
次に信号ｅが反転して１１ルベルになった後、センス点
Ｓの充電がほぼ完了し■Ｓが＋Ｅに達すると、遅延回路
Ｕの出力信号ｆが １ レヘルに、またこれに続く反転
回路１１の出力信号ｇがｌ ｏ ｌレベルに反転する。
一方、電圧比較回路Ｕの出力信号ａはＶｓが十Ｅに達し
た後に１レベルに反転し、また電圧比較回路２０の出力
信号すは既に １ レヘルに反転しているため、信号ｆ
が′１ルベルにまた信号ｇが１０ルベルにそれぞれ反転
してもＮＯＲ論理回路２５ 、２７の出力信号ｃ、ｄは
変化せずともに１０ルベルのままになる。
したがって、これに続＜ＮＯＲ論理回路２１の出力信号
ｅも１１ルベルのまま変化しない。
そしてこのときには電圧比較回路Ｌ１の出力信号ａの状
態が信号ｅとしてセンスアンプ８に入力されている状態
となっている。
このように上記実施例では、センス点Ｓが１１トレベル
に相当する電位子Ｅに充電された状態にあるときは、そ
の検出電位を十Ｅにおき、センス点Ｓの電位がこれより
もわずかに低下すればこれにより Ｏレヘルを検出し、
またセンス点ＳがＯレヘルに相当する電位ＶＬに放電さ
れた状態にあるときには、その検出電位をＶＬにおき、
センス点Ｓの電位がこれよりもわずかに上昇すればこれ
により １ レヘルを検出するようにしたので、センス
点Ｓにおける充放電速度にかかわらず速やかに情報の検
出を行なうことができる。
なお、この発明は上記した実施例に限定されるものでは
なく、たとえば信号ａ、ｂ、ｆ２ｇをＮＯＲ論理回路２
５，２６，２７によって処理することにより信号ｅを得
る場合について説明したが、これは他の論理回路を用い
て行なってもよい。
また上記実施例では低論理電位発生回路−１１内のトラ
ンジスタ１７，１８は常にオン状態にしてよく場合につ
いて説明したが、これはトランジスタ１７．１８に行デ
コーダ４および列デコーダ１の動作タイミングに同期し
た信号を入力してオンさせるようにしてもよい。
さらに上記実施例ではトランジスタはすべてＮチャンネ
ルのものである場合について説明したが、これはＰチャ
ンネルのトランジスタを用いた場合にも実施可能である
ことはいうまでもない。
また、第２図の様なセンス回路を用いた場合その出力ｅ
は直接出力バッファ回路へ入力してもよいことは言うま
でもない。
この実施例ではメモリセルとなるＭＯＳトランジスタ６
のドレインを列線に接続するか、否かで、情報の ０，
１ を記憶したが、例えば、メモリセルのＭＯＳトラ
ンジスタのシキイ電圧を低くするか、高くするかにより
情報の”Ｏｎ 、 ＩＩ 、 ＩＩを記憶させるように
してもよい。
以上説明したように、この発明によれば、異なる２つの
検出電位のうち選択されたメモリセルの記憶情報に応じ
た一方の検出電位と列線の電位とを比較してメモリセル
の記憶情報を検出するようにしたので、速やかに情報の
検出が行え、したがって高速動作が可能な半導体記憶装
置が提供できる。
【図面の簡単な説明】
第１図は一般的なＲＯＭの構成国、第２図はこの発明の
一実施例を示す回路構成図、第３図はその動作を説明す
るための波形図である。 １・・・・・・列デコーダ、２・・・・・・列線、３・
・・・・・列選択用のＭＯＳトランジスタ、４・・・・
・・行デコーダ、５・・・・・・行線、６・・・・・・
メモリセル用のＭＯＳトランジスタ、７・・・・・・負
荷用のＭＯＳトランジスタ、８・・・・・・センスアン
プ、１１，２０・・・・・・電圧比較回路、１６・・・
・・・低論理電位発生回路、２５，２６，２７・・・・
・・ＮＯＲ論理回路、３１・・・・・・遅延回路、３７
・・・・・・反転回路。

Claims (1)

  1. 【特許請求の範囲】 １ 行線と、この行線により選択的に駆動されるメモリ
    セルと、このメモリセルに接続される列線と、この列線
    を充電する手段と、異なる二つの検出電位のうち上記選
    択されたメモリセルの記憶情報に応じた一方の検出電位
    と上記列線の電位とを比較してメモリセルの記憶情報を
    検出する手段とを具備したことを特徴とする半導体記憶
    装置。 ２ 前記メモリセルの記憶情報を検出する手段は、前記
    列線の電位と高論理レベルに相当する電位とを比較する
    第１の比較回路と、前記列線の電位と低論理レベルに相
    当する電位とを比較する第２の比較回路と、上記第１の
    比較回路の比較出力が入力される第１の論理回路と、上
    記第２の比較回路の比較出力が入力される第２の論理回
    路と、上記第１、第２の論理回路の出力が並列的に入力
    される第３の論理回路と、この第３の論理回路の出力を
    遅延する遅延回路とからなり、この遅延回路の出力の上
    記第２の論理回路に入力しかつこの遅延回路の出力の反
    転信号を上記第１の論理回路に入力し、上記第３の論理
    回路から前記メモリセルの記憶情報を出力するように構
    成されている特許請求の範囲第１項に記載の半導体記憶
    装置。
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